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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023047712
(43)【公開日】2023-04-06
(54)【発明の名称】レベルシフタ
(51)【国際特許分類】
H03K 19/0185 20060101AFI20230330BHJP
【ＦＩ】
H03K19/0185 210
【審査請求】未請求
【請求項の数】3
【出願形態】ＯＬ
(21)【出願番号】P 2021156797
(22)【出願日】2021-09-27
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】110002000
【氏名又は名称】弁理士法人栄光事務所
(72)【発明者】
【氏名】三添 公義
【テーマコード（参考）】
5J056
【Ｆターム（参考）】
5J056AA38
5J056BB02
5J056BB52
5J056CC01
5J056CC02
5J056CC11
5J056DD13
5J056DD29
5J056DD56
5J056FF08
(57)【要約】
【課題】回路規模を大きくすることなく、出力信号のレベルの遷移時間を短くすることができるレベルシフタを提供する。
【解決手段】スピードアップ回路１７が、コンデンサＣ１を有し、ＭＯＳトランジスタＭＤｎ１がオンしている間に、コンデンサＣ１の－側に電圧ＶＬを接続し、＋側に電圧ＶＨを接続して、コンデンサＣ１をチャージし、ＭＯＳトランジスＭＤｎ１がオフすると、コンデンサＣ１の－側に電圧ＶＨを接続し、－側にインバータＩＮＶ１の入力を接続する。
【選択図】図２
【解決手段】スピードアップ回路１７が、コンデンサＣ１を有し、ＭＯＳトランジスタＭＤｎ１がオンしている間に、コンデンサＣ１の－側に電圧ＶＬを接続し、＋側に電圧ＶＨを接続して、コンデンサＣ１をチャージし、ＭＯＳトランジスＭＤｎ１がオフすると、コンデンサＣ１の－側に電圧ＶＨを接続し、－側にインバータＩＮＶ１の入力を接続する。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１の低電圧と第１の高電圧の振幅を持つ入力信号を、第２の低電圧と第２の高電圧の振幅を持つ出力信号に変換するレベルシフタであって、
入力に供給される電圧と閾値とを比較して、前記出力信号を出力する出力部と、
前記第２の高電圧を供給するハイサイド電圧源の正極及び前記出力部の入力の間に設けられ、前記出力部の入力に定電流を供給して、前記出力部の入力電圧を前記第２の高電圧に引き上げる定電流回路と、
ツェナーダイオードを有し、前記出力部の入力電圧を前記第２の高電圧から前記ツェナーダイオードのツェナー電圧を差し引いた値にクランプするクランプ回路と、
前記入力信号の電圧に応じてオンオフし、オンオフすることにより前記クランプ回路のクランプ機能をオンオフするＭＯＳトランジスタと、
コンデンサを有し、前記ＭＯＳトランジスタがオンしている間に、前記コンデンサの一端に前記第２の低電圧を供給するハイサイド電圧源の負極を接続し、他端に前記ハイサイド電圧源の正極を接続して、前記コンデンサをチャージし、前記ＭＯＳトランジスがオフすると、前記コンデンサの一端に前記ハイサイド電圧源の正極を接続し、他端に前記出力部の入力を接続するスピードアップ回路と、を備えた
レベルシフタ。
入力に供給される電圧と閾値とを比較して、前記出力信号を出力する出力部と、
前記第２の高電圧を供給するハイサイド電圧源の正極及び前記出力部の入力の間に設けられ、前記出力部の入力に定電流を供給して、前記出力部の入力電圧を前記第２の高電圧に引き上げる定電流回路と、
ツェナーダイオードを有し、前記出力部の入力電圧を前記第２の高電圧から前記ツェナーダイオードのツェナー電圧を差し引いた値にクランプするクランプ回路と、
前記入力信号の電圧に応じてオンオフし、オンオフすることにより前記クランプ回路のクランプ機能をオンオフするＭＯＳトランジスタと、
コンデンサを有し、前記ＭＯＳトランジスタがオンしている間に、前記コンデンサの一端に前記第２の低電圧を供給するハイサイド電圧源の負極を接続し、他端に前記ハイサイド電圧源の正極を接続して、前記コンデンサをチャージし、前記ＭＯＳトランジスがオフすると、前記コンデンサの一端に前記ハイサイド電圧源の正極を接続し、他端に前記出力部の入力を接続するスピードアップ回路と、を備えた
レベルシフタ。
【請求項2】
請求項１に記載のレベルシフタであって、
前記コンデンサの他端にアノードが接続され、前記ハイサイド電圧源の正極にカソードが接続されるダイオードを備えた
レベルシフタ。
前記コンデンサの他端にアノードが接続され、前記ハイサイド電圧源の正極にカソードが接続されるダイオードを備えた
レベルシフタ。
【請求項3】
請求項１又は２に記載のレベルシフタであって、
前記スピードアップ回路は、
ゲートが前記出力部の入力に接続され、ソースが前記ハイサイド電圧源の正極に接続された第１のＰＭＯＳトランジスタと、
ゲートが前記出力部の入力に接続され、ソースが前記ハイサイド電圧源の負極に接続され、ドレインが前記第１のＰＭＯＳトランジスタに接続された第１のＮＭＯＳトランジスタと、
ゲートが前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのドレインに接続され、ソースが前記ハイサイド電圧源の正極に接続された第２のＰＭＯＳトランジスタと、
ゲートが前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのドレインに接続され、ソースが前記ハイサイド電圧源の負極に接続され、ドレインが前記第２のＰＭＯＳトランジスタのドレインに接続された第２のＮＭＯＳトランジスタと、
ゲートが前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのドレインに接続され、ソースが前記ハイサイド電圧源の正極に接続された第３のＰＭＯＳトランジスタと、
ゲートが前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのドレインに接続され、ソースが前記ハイサイド電圧源の負極に接続され、ドレインが前記第３のＰＭＯＳトランジスタのドレインに接続された第３のＮＭＯＳトランジスタと、
ソースが前記ハイサイド電圧源の正極に接続され、ゲートが前記第３のＰＭＯＳトランジスタ及び前記第３のＮＭＯＳトランジスタのドレインに接続された第４のＰＭＯＳトランジスタと、
ゲートが前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのドレインに接続され、ソースが前記第４のＰＭＯＳトランジスタのドレインに接続され、ドレインが前記出力部の入力に接続された第５のＰＭＯＳトランジスタと、を有し、
前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタのドレインに前記コンデンサの一端が接続され、前記第４のＰＭＯＳトランジスタのドレイン及び前記第５のＰＭＯＳトランジスタのソースが、前記コンデンサの他端に接続された
レベルシフタ。
前記スピードアップ回路は、
ゲートが前記出力部の入力に接続され、ソースが前記ハイサイド電圧源の正極に接続された第１のＰＭＯＳトランジスタと、
ゲートが前記出力部の入力に接続され、ソースが前記ハイサイド電圧源の負極に接続され、ドレインが前記第１のＰＭＯＳトランジスタに接続された第１のＮＭＯＳトランジスタと、
ゲートが前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのドレインに接続され、ソースが前記ハイサイド電圧源の正極に接続された第２のＰＭＯＳトランジスタと、
ゲートが前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのドレインに接続され、ソースが前記ハイサイド電圧源の負極に接続され、ドレインが前記第２のＰＭＯＳトランジスタのドレインに接続された第２のＮＭＯＳトランジスタと、
ゲートが前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのドレインに接続され、ソースが前記ハイサイド電圧源の正極に接続された第３のＰＭＯＳトランジスタと、
ゲートが前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのドレインに接続され、ソースが前記ハイサイド電圧源の負極に接続され、ドレインが前記第３のＰＭＯＳトランジスタのドレインに接続された第３のＮＭＯＳトランジスタと、
ソースが前記ハイサイド電圧源の正極に接続され、ゲートが前記第３のＰＭＯＳトランジスタ及び前記第３のＮＭＯＳトランジスタのドレインに接続された第４のＰＭＯＳトランジスタと、
ゲートが前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのドレインに接続され、ソースが前記第４のＰＭＯＳトランジスタのドレインに接続され、ドレインが前記出力部の入力に接続された第５のＰＭＯＳトランジスタと、を有し、
前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタのドレインに前記コンデンサの一端が接続され、前記第４のＰＭＯＳトランジスタのドレイン及び前記第５のＰＭＯＳトランジスタのソースが、前記コンデンサの他端に接続された
レベルシフタ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、レベルシフタに関する。
【背景技術】
【0002】
従来、レベルシフタとしては、特許文献１に記載されたものが提案されている。特許文献１に記載されたレベルシフタは、Ｈレベル（＝ＶＤＤ３）とＬレベル（＝０Ｖ）の振幅を持つ入力電圧を、Ｈレベル（＝ＶＤＤ１）とＬレベル（＝ＶＤＤ１－ＶＤＤ２）の振幅を持つ出力電圧に変換する。
【0003】
また、特許文献１に記載されたレベルシフタは、出力信号のＬレベルからＨレベルへの遷移時間を短くする第１の電流リミッタ回路と、出力信号のＨレベルからＬレベルへの遷移時間を短くする第２の電流リミッタ回路、ロジックレベル確定回路及びレベル変換補助回路から構成されている。上述したレベル変換補助回路は、ロジック回路から構成されている。このため、従来のレベルシフタは、回路規模が大きい、という問題があった。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特許第５８８１４３２号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は、上述した事情に鑑みてなされたものであり、その目的は、回路規模を大きくすることなく、出力信号のレベルの遷移時間を短くすることができるレベルシフタを提供することにある。
【課題を解決するための手段】
【0006】
前述した目的を達成するために、本発明に係るレベルシフタは、下記［１］～［３］を特徴としている。
［１］
第１の低電圧と第１の高電圧の振幅を持つ入力信号を、第２の低電圧と第２の高電圧の振幅を持つ出力信号に変換するレベルシフタであって、
入力に供給される電圧と閾値とを比較して、前記出力信号を出力する出力部と、
前記第２の高電圧を供給するハイサイド電圧源の正極及び前記出力部の入力の間に設けられ、前記出力部の入力に定電流を供給して、前記出力部の入力電圧を前記第２の高電圧に引き上げる定電流回路と、
ツェナーダイオードを有し、前記出力部の入力電圧を前記第２の高電圧から前記ツェナーダイオードのツェナー電圧を差し引いた値にクランプするクランプ回路と、
前記入力信号の電圧に応じてオンオフし、オンオフすることにより前記クランプ回路のクランプ機能をオンオフするＭＯＳトランジスタと、
コンデンサを有し、前記ＭＯＳトランジスタがオンしている間に、前記コンデンサの一端に前記第２の低電圧を供給するハイサイド電圧源の負極を接続し、他端に前記ハイサイド電圧源の正極を接続して、前記コンデンサをチャージし、前記ＭＯＳトランジスがオフすると、前記コンデンサの一端に前記ハイサイド電圧源の正極を接続し、他端に前記出力部の入力を接続するスピードアップ回路と、を備えた
レベルシフタであること。
［２］
［１］に記載のレベルシフタであって、
前記コンデンサの他端にアノードが接続され、前記ハイサイド電圧源の正極にカソードが接続されるダイオードを備えた
レベルシフタであること。
［３］
［１］又は［２］に記載のレベルシフタであって、
前記スピードアップ回路は、
ゲートが前記出力部の入力に接続され、ソースが前記ハイサイド電圧源の正極に接続された第１のＰＭＯＳトランジスタと、
ゲートが前記出力部の入力に接続され、ソースが前記ハイサイド電圧源の負極に接続され、ドレインが前記第１のＰＭＯＳトランジスタに接続された第１のＮＭＯＳトランジスタと、
ゲートが前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのドレインに接続され、ソースが前記ハイサイド電圧源の正極に接続された第２のＰＭＯＳトランジスタと、
ゲートが前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのドレインに接続され、ソースが前記ハイサイド電圧源の負極に接続され、ドレインが前記第２のＰＭＯＳトランジスタのドレインに接続された第２のＮＭＯＳトランジスタと、
ゲートが前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのドレインに接続され、ソースが前記ハイサイド電圧源の正極に接続された第３のＰＭＯＳトランジスタと、
ゲートが前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのドレインに接続され、ソースが前記ハイサイド電圧源の負極に接続され、ドレインが前記第３のＰＭＯＳトランジスタのドレインに接続された第３のＮＭＯＳトランジスタと、
ソースが前記ハイサイド電圧源の正極に接続され、ゲートが前記第３のＰＭＯＳトランジスタ及び前記第３のＮＭＯＳトランジスタのドレインに接続された第４のＰＭＯＳトランジスタと、
ゲートが前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのドレインに接続され、ソースが前記第４のＰＭＯＳトランジスタのドレインに接続され、ドレインが前記出力部の入力に接続された第５のＰＭＯＳトランジスタと、を有し、
前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタのドレインに前記コンデンサの一端が接続され、前記第４のＰＭＯＳトランジスタのドレイン及び前記第５のＰＭＯＳトランジスタのソースが、前記コンデンサの他端に接続された
レベルシフタであること。
［１］
第１の低電圧と第１の高電圧の振幅を持つ入力信号を、第２の低電圧と第２の高電圧の振幅を持つ出力信号に変換するレベルシフタであって、
入力に供給される電圧と閾値とを比較して、前記出力信号を出力する出力部と、
前記第２の高電圧を供給するハイサイド電圧源の正極及び前記出力部の入力の間に設けられ、前記出力部の入力に定電流を供給して、前記出力部の入力電圧を前記第２の高電圧に引き上げる定電流回路と、
ツェナーダイオードを有し、前記出力部の入力電圧を前記第２の高電圧から前記ツェナーダイオードのツェナー電圧を差し引いた値にクランプするクランプ回路と、
前記入力信号の電圧に応じてオンオフし、オンオフすることにより前記クランプ回路のクランプ機能をオンオフするＭＯＳトランジスタと、
コンデンサを有し、前記ＭＯＳトランジスタがオンしている間に、前記コンデンサの一端に前記第２の低電圧を供給するハイサイド電圧源の負極を接続し、他端に前記ハイサイド電圧源の正極を接続して、前記コンデンサをチャージし、前記ＭＯＳトランジスがオフすると、前記コンデンサの一端に前記ハイサイド電圧源の正極を接続し、他端に前記出力部の入力を接続するスピードアップ回路と、を備えた
レベルシフタであること。
［２］
［１］に記載のレベルシフタであって、
前記コンデンサの他端にアノードが接続され、前記ハイサイド電圧源の正極にカソードが接続されるダイオードを備えた
レベルシフタであること。
［３］
［１］又は［２］に記載のレベルシフタであって、
前記スピードアップ回路は、
ゲートが前記出力部の入力に接続され、ソースが前記ハイサイド電圧源の正極に接続された第１のＰＭＯＳトランジスタと、
ゲートが前記出力部の入力に接続され、ソースが前記ハイサイド電圧源の負極に接続され、ドレインが前記第１のＰＭＯＳトランジスタに接続された第１のＮＭＯＳトランジスタと、
ゲートが前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのドレインに接続され、ソースが前記ハイサイド電圧源の正極に接続された第２のＰＭＯＳトランジスタと、
ゲートが前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのドレインに接続され、ソースが前記ハイサイド電圧源の負極に接続され、ドレインが前記第２のＰＭＯＳトランジスタのドレインに接続された第２のＮＭＯＳトランジスタと、
ゲートが前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのドレインに接続され、ソースが前記ハイサイド電圧源の正極に接続された第３のＰＭＯＳトランジスタと、
ゲートが前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのドレインに接続され、ソースが前記ハイサイド電圧源の負極に接続され、ドレインが前記第３のＰＭＯＳトランジスタのドレインに接続された第３のＮＭＯＳトランジスタと、
ソースが前記ハイサイド電圧源の正極に接続され、ゲートが前記第３のＰＭＯＳトランジスタ及び前記第３のＮＭＯＳトランジスタのドレインに接続された第４のＰＭＯＳトランジスタと、
ゲートが前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのドレインに接続され、ソースが前記第４のＰＭＯＳトランジスタのドレインに接続され、ドレインが前記出力部の入力に接続された第５のＰＭＯＳトランジスタと、を有し、
前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタのドレインに前記コンデンサの一端が接続され、前記第４のＰＭＯＳトランジスタのドレイン及び前記第５のＰＭＯＳトランジスタのソースが、前記コンデンサの他端に接続された
レベルシフタであること。
【発明の効果】
【0007】
本発明によれば、回路規模を大きくすることなく、出力信号のレベルの遷移時間を短くすることができるレベルシフタを提供することができる。
【0008】
以上、本発明について簡潔に説明した。更に、以下に説明される発明を実施するための形態（以下、「実施形態」という。）を添付の図面を参照して通読することにより、本発明の詳細は更に明確化されるであろう。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
本発明に関する具体的な実施形態について、各図を参照しながら以下に説明する。
【0011】
本発明のレベルシフタは、図１に示すＤＣ／ＤＣコンバータ１に用いられる。ＤＣ／ＤＣコンバータ１は、パワーＭＯＳトランジスタＭＰＷＨ、ＭＰＷＬのオンオフにより入力電圧源から供給される直流の入力電圧ＶＩＮを降圧して出力端ＯＵＴから出力電圧ＶＯＵＴとして出力する。ＤＣ／ＤＣコンバータ１は、パワーＭＯＳトランジスタＭＰＷＨ、ＭＰＷＬと、コイルＬＯＵＴ１と、コンデンサＣＯＵＴ１と、電圧検出用抵抗ＲＢ１、ＲＢ２と、パワーＭＯＳトランジスタＭＰＷＨ、ＭＰＷＬのオンオフを制御する制御ＩＣ２とを備えている。
【0012】
ハイサイド側のＭＯＳトランジスタとしてのパワーＭＯＳトランジスタＭＰＷＨは、Ｐチャンネルの電界効果トランジスタから構成されている。パワーＭＯＳトランジスタＭＰＷＨは、ソースが入力電圧源の正極に接続され、ドレインが後述するコイルＬＯＵＴ１の一端及びパワーＭＯＳトランジスタＭＰＷＬのドレインに接続され、ゲートが抵抗ＲＨを介して後述する制御ＩＣ２に接続される。
【0013】
パワーＭＯＳトランジスタＭＰＷＬは、Ｎチャンネルの電界効果トランジスタから構成されている。パワーＭＯＳトランジスタＭＰＷＬは、ドレインがパワーＭＯＳトランジスタＭＰＷＨのドレイン及びコイルＬＯＵＴ１の一端に接続され、ソースがグランドに接続され、ゲートが抵抗ＲＬを介して後述する制御ＩＣ２に接続される。
【0014】
コイルＬＯＵＴ１は、一端がパワーＭＯＳトランジスタＭＰＷＨ、ＭＰＷＬのドレインに接続され、他端が出力端ＯＵＴの正極側に接続される。コンデンサＣＯＵＴ１及び電圧検出用抵抗ＲＢ１、ＲＢ２は、一対の出力端ＯＵＴの間に互いに並列に接続される。詳しくは、コンデンサＣＯＵＴ１は、その一端がコイルＬＯＵＴ１の他端及び出力端ＯＵＴの正極側に接続され、他端がグランドに接続される。
【0015】
電圧検出用抵抗ＲＢ１、ＲＢ２は、互いに直列接続される。電圧検出用抵抗ＲＢ１は、一端がコイルＬＯＵＴ１の他端及び出力端ＯＵＴの正極側に接続され、他端が電圧検出用抵抗ＲＢ２に接続される。電圧検出用抵抗ＲＢ２は、一端が電圧検出用抵抗ＲＢ１に接続され、他端がグランドに接続されている。出力電圧ＶＯＵＴを電圧検出用抵抗ＲＢ１、ＲＢ２で分圧した検出電圧ＶＯＵＴＳが制御ＩＣ２に供給される。
【0016】
上述したパワーＭＯＳトランジスタＭＰＷＨをオン、パワーＭＯＳトランジスタＭＰＷＬをオフしたときにコイルＬＯＵＴ１に入力電圧ＶＩＮからのエネルギーが蓄積される。一方、パワーＭＯＳトランジスタＭＰＷＨをオフ、パワーＭＯＳトランジスタＭＰＷＬをオンしたときにコイルＬＯＵＴ１に蓄積したエネルギーに対応する電流がグランドからコイルＬＯＵＴ１に送られ、コンデンサＣＯＵＴ１により平滑化された出力電圧ＶＯＵＴが出力される。
【0017】
制御ＩＣ２は、検出電圧ＶＯＵＴＳが基準値となるようにパワーＭＯＳトランジスタＭＰＷＨ、ＭＰＷＬをオンオフする。制御ＩＣ２は、ＰＷＭ制御部３と、発振器４と、デッドタイム制御部５と、ハイサイド駆動部６と、ローサイド駆動部７と、レギュレータ８とを有している。
【0018】
ＰＷＭ制御部３は、検出電圧ＶＯＵＴＳと基準値との差分である誤差信号と、発振器４から出力されるクロックに同期したスロープ信号との比較に応じたデューティのＰＷＭ信号をデッドタイム制御部５に対して出力する。デッドタイム制御部５は、パワーＭＯＳトランジスタＭＰＷＨ、ＭＰＷＬが同時にオンしないようにデッドタイムを設けたＰＷＭ信号をそれぞれハイサイド駆動部６及びローサイド駆動部７に出力する。
【0019】
ハイサイド駆動部６は、デッドタイム制御部５から出力されるＰＷＭ信号に応じて、ハイサイド側のパワーＭＯＳトランジスタＭＰＷＨのゲートに駆動電圧を出力する。
【0020】
ハイサイド駆動部６は、トランジスタＭ１Ｈ、Ｍ２Ｈと、ハイサイドレギュレータ９と、レベルシフタ１０と、プリドライバ１１とを有している。トランジスタＭ１Ｈは、Ｐチャンネルの電界効果トランジスタから構成されている。トランジスタＭ１Ｈは、ソースが入力電圧源の正極に接続され、ドレインが抵抗ＲＨを介してパワーＭＯＳトランジスタＭＰＷＨのゲートに接続され、ゲートが後述するプリドライバ１１に接続される。トランジスタＭ２Ｈは、Ｎチャンネルの電界効果トランジスタから構成されている。トランジスタＭ２Ｈは、ソースがハイサイドレギュレータ９の出力端に接続され、ドレインが抵抗ＲＨを介してパワーＭＯＳトランジスタＭＰＷＨのゲートに接続され、ゲートが後述するプリドライバ１１に接続される。
【0021】
ハイサイドレギュレータ９は、出力電圧（ＶＩＮ－ＶＨＲＥＧ）を生成する。レベルシフタ１０は、デッドタイム制御部５から出力されるＬレベルが０Ｖ（第１の低電圧）、Ｈレベルが電圧ＶＲＥＧ（第１の高電圧）の振幅を持つＰＷＭ信号（入力信号）をＨレベルが電圧ＶＨ（＝ＶＩＮ：第２の高電圧）、Ｌレベルが電圧ＶＬ（＝ＶＩＮ－ＶＨＲＥＧ：第２の低電圧）の振幅を持つ出力信号に変換してプリドライバ１１に供給する。レベルシフタ１０については後述する。プリドライバ１１は、レベルシフトされたＰＷＭ信号をトランジスタＭ１Ｈ、Ｍ２Ｈのゲートに出力する。
【0022】
これにより、ＬレベルのＰＷＭ信号が出力されると、トランジスタＭ１Ｈがオン、トランジスタＭ２Ｈがオフして、パワーＭＯＳトランジスタＭＰＷＨのゲートに入力電圧ＶＩＮが供給され、パワーＭＯＳトランジスタＭＰＷＨがオフする。一方、ＨレベルのＰＷＭ信号が出力されると、トランジスタＭ１Ｈがオフ、トランジスタＭ２Ｈがオンして、パワーＭＯＳトランジスタＭＰＷＨのゲートにハイサイドレギュレータ９の出力電圧（ＶＩＮ－ＶＨＲＥＧ）が供給され、パワーＭＯＳトランジスタＭＰＷＨがオンする。
【0023】
ローサイド駆動部７は、デッドタイム制御部５から出力されるＰＷＭ信号に応じて、ローサイド側のパワーＭＯＳトランジスタＭＰＷＬのゲートに駆動電圧を出力する。
【0024】
ローサイド駆動部７は、トランジスタＭ１Ｌ、Ｍ２Ｌと、ローサイドレギュレータ１２と、レベルシフタ１３と、プリドライバ１４とを有している。トランジスタＭ１Ｌは、Ｐチャンネルの電界効果トランジスタから構成されている。トランジスタＭ１Ｌは、ソースがローサイドレギュレータ１２の出力端に接続され、ドレインがパワーＭＯＳトランジスタＭＰＷＬのゲートに抵抗ＲＬを介して接続され、ゲートが後述するプリドライバ１４に接続される。トランジスタＭ２Ｌは、Ｎチャンネルの電界効果トランジスタから構成されている。トランジスタＭ２Ｌは、ソースがグランドに接続され、ドレインがパワーＭＯＳトランジスタＭＰＷＬのゲートに抵抗ＲＬを介して接続され、ゲートが後述するプリドライバ１４に接続される。
【0025】
ローサイドレギュレータ１２は、出力電圧ＶＬＲＥＧを生成する。レベルシフタ１３は、デッドタイム制御部５から出力されるＰＷＭ信号についてＨレベルをＶＬＲＥＧ、Ｌレベルをグランド（０Ｖ）となるようにレベルシフトしてプリドライバ１４に供給する。プリドライバ１４は、レベルシフトされたＰＷＭ信号をトランジスタＭ１Ｌ、Ｍ２Ｌのゲートに出力する。
【0026】
これにより、ＬレベルのＰＷＭ信号が出力されると、トランジスタＭ１Ｌがオン、トランジスタＭ２Ｌがオフして、パワーＭＯＳトランジスタＭＰＷＬのゲートにローサイドレギュレータ１２の出力電圧ＶＬＲＥＧが供給され、パワーＭＯＳトランジスタＭＰＷＬがオンする。一方、ＨレベルのＰＷＭ信号が出力されると、トランジスタＭ１Ｌがオフ、トランジスタＭ２Ｌがオンして、パワーＭＯＳトランジスタＭＰＷＬのゲートに０Ｖが供給され、パワーＭＯＳトランジスタＭＰＷＬがオフする。
【0027】
レギュレータ８は、上述したＰＷＭ制御部３、発振器４、デッドタイム制御部５、レベルシフタ１０、レベルシフタ１３に供給する出力電圧ＶＲＥＧを生成する。
【0028】
次に、上述したハイサイド側のレベルシフタ１０の詳細について図２を参照して説明する。レベルシフタ１０は、インバータＩＮＶ１（出力部）と、カレントミラー回路１５（定電流回路）と、クランプ回路１６と、ＭＯＳトランジスタＭＤｎ１と、バッファＢＵＦ１と、スピードアップ回路１７とを備えている。
【0029】
インバータＩＮＶ１は、ハイサイド電圧源９から供給される電圧ＶＨＲＥＧにより動作する。インバータＩＮＶ１は、入力に供給される電圧が第１閾値ＶＴＨ１（閾値）を下回るとＨレベル（ＶＨ＝ＶＩＮ）を出力し、入力電圧が第１閾値ＶＴＨ１よりも大きい第２閾値ＶＴＨ２（閾値）を上回るとＬレベル（ＶＬ＝ＶＩＮ－ＶＨＲＥＧ）を出力する。このインバータＩＮＶ１の出力が、レベルシフタ１０の出力端ＯＵＴとなる。なお、第１閾値ＶＴＨ１、第２閾値ＶＴＨ２は、電圧ＶＨと電圧ＶＬとの間に設定されている。また、ハイサイド電圧源９は、図１に示すハイサイドレギュレータ９を表しており、ハイサイド電圧源９の負極はハイサイドレギュレータ９の出力端である。
【0030】
カレントミラー回路１５は、後述するクランプ回路１６が機能していないときにインバータＩＮＶ１の入力に供給する電圧を電圧ＶＨに引き上げる回路である。カレントミラー回路１５は、ＭＯＳトランジスタＭｐ６及びＭｐ７と、電流源１５１とを有している。ＭＯＳトランジスタＭｐ６及びＭｐ７は、Ｐチャンネルの電界効果トランジスタから構成されている。ＭＯＳトランジスタＭｐ６は、ソースがハイサイド電圧源９の正極に接続され、ドレインが電流源１５１に接続され、ゲートがドレインに接続されている。
【0031】
ＭＯＳトランジスタＭｐ７は、ソースがハイサイド電圧源９の正極に接続され、ドレインがインバータＩＮＶ１の入力に接続され、ゲートがＭＯＳトランジスタＭｐ６のゲートに接続されている。電流源１５１は、ＭＯＳトランジスタＭｐ６のドレイン、ハイサイド電圧源９の負極の間に接続され、ＭＯＳトランジスタＭｐ６に電流Ｉｒｅｆ１のドレイン電流を流す。この電流Ｉｒｅｆ１がＭＯＳトランジスタＭｐ７によりコピーされ、インバータＩＮＶ１の入力電圧が電圧ＶＨとなる。
【0032】
クランプ回路１６は、インバータＩＮＶ１の入力電圧を電圧ＶＬにクランプする回路である。クランプ回路１６は、ツェナーダイオードＺＤ１と、ＭＯＳトランジスタＭＤｐ１及びＭＤｐ２と、電流源１６１とを有している。ツェナーダイオードＺＤ１は、カソードがハイサイド電圧源９の正極に接続され、アノードが後述するＭＯＳトランジスタＭＤｐ１のソースに接続されている。
【0033】
ＭＯＳトランジスタＭＤｐ１及びＭＤｐ２は、Ｐチャンネルの電界効果トランジスタから構成されている。ＭＯＳトランジスタＭＤｐ１は、ソースがツェナーダイオードＺＤ１のアノードに接続され、ドレインが電流源１６１に接続され、ゲートがドレインに接続されている。ＭＯＳトランジスタＭＤｐ２は、ソースがインバータＩＮＶの入力に接続され、ドレインが後述するＭＯＳトランジスタＭＤｎ１のドレインに接続され、ゲートがＭＯＳトランジスタＭＤｐ１のゲートに接続されている。
【0034】
電流源１６１は、ＭＯＳトランジスタＭＤｐ１のドレインとグランドとの間に接続され、ＭＯＳトランジスタＭＤｐ１に電流Ｉｒｅｆ２のドレイン電流を流す。以上の構成により、クランプ回路１６は、ツェナーダイオードＺＤ１に電流Ｉｒｅｆ２を流すと、ＭＯＳトランジスタＭＤｐ１及びＭＤｐ２のソースが、電圧ＶＨからツェナーダイオードＺＤ１のツェナー電圧ＶＺＤを差し引いた電圧（ＶＨ－ＶＺＤ）にクランプされる。ツェナーダイオードＺＤ１のツェナー電圧ＶＺＤを電圧ＶＨＲＥＧと等しくすれば、ＭＯＳトランジスタＭＤｐ２のソースに接続されたインバータＩＮＶ１の入力電圧を電圧ＶＬにクランプすることができる。
【0035】
ＭＯＳトランジスタＭＤｎ１は、クランプ回路１６のクランプ機能をオンオフする。ＭＯＳトランジスタＭＤｎ１は、Ｎチャンネルの電界効果トランジスタから構成されている。ＭＯＳトランジスタＭＤｎ１は、ドレインがＭＯＳトランジスタＭＤｐ２のドレインに接続されている。ＭＯＳトランジスタＭＤｎ１をオンすると、トランジスタＭＤｐ２に電流Ｉｒｅｆ２がコピーされ、クランプ回路１６が機能し、インバータＩＮＶ１の入力電圧が電圧ＶＬとなる。一方、ＭＯＳトランジスタＭＤｎ１がオフすると、ＭＯＳトランジスタＭＤｐ２のドレイン電流が遮断され、クランプ回路１６が機能せずに、インバータＩＮＶ１の入力電圧は、カレントミラー回路１５により電圧ＶＨとなる。
【0036】
上述したＭＯＳトランジスタＭＤｎ１のゲートは、バッファＢＵＦ１の出力に接続されている。バッファＢＵＦ１は、レギュレータ８からの出力電圧ＶＲＥＧの供給を受けて動作し、入力がレベルシフタ１０の入力端ＩＮとなる。この入力端ＩＮにＰＷＭ信号が入力される。
【0037】
詳しく説明すると、Ｈレベル（ＶＲＥＧ）のＰＷＭ信号がバッファＢＵＦ１に入力されると、バッファＢＵＦ１のＨレベル（ＶＲＥＧ）の出力信号をＭＯＳトランジスタＭＤｎ１のゲートに入力する。この入力により、ＭＯＳトランジスタＭＤｎ１がオンして、クランプ回路１６が機能し、インバータＩＮＶ１の入力電圧が電圧ＶＬとなり、インバータＩＮＶ１はＨレベルの電圧（ＶＨ）を出力する。一方、Ｌレベル（０Ｖ）のＰＷＭ信号がバッファＢＵＦ１に入力されると、バッファＢＵＦ１がＬレベル（０Ｖ）の出力信号をＭＯＳトランジスタＭＤｎ１のゲートに入力する。この入力により、ＭＯＳトランジスタＭＤｎ１がオフして、クランプ回路１６が機能せず、カレントミラー回路１５により、インバータＩＮＶ１の入力電圧が電圧ＶＨに引き上げられ、インバータＩＮＶ１はＬレベルの電圧（ＶＬ）を出力する。これにより、レベルシフタ１０は、ＰＷＭ信号のＨレベル（ＶＲＥＧ）をＨレベル（ＶＨ＝ＶＩＮ）にレベルシフトし、Ｌレベル（０Ｖ）をＬレベル（ＶＬ＝ＶＩＮ－ＶＨＲＥＧ）にレベルシフトすることができる。
【0038】
ＰＷＭ信号がＬレベルからＨレベルに切り替わり、ＭＯＳトランジスタＭＤｎ１がオフからオンするときは、ＭＯＳトランジスタＭＤｎ１のドライブ能力が大きいため、インバータＩＮＶ１の入力電圧はすぐに電圧ＶＨから電圧ＶＬに下がる。これにより、インバータＩＮＶ１の出力電圧もすぐにＬレベルからＨレベルに切り替わる。しかしながら、ＰＷＭ信号がＨレベルからＬレベルに切り替わり、ＭＯＳトランジスタＭＤｎ１がオンからオフするときは、インバータＩＮＶ１の入力の寄生容量にカレントミラー回路１５のＭＯＳトランジスタＭｐ７から電流Ｉｒｅｆ１を供給して、インバータＩＮＶ１の入力電圧を電圧ＶＨに引き上げるため、インバータＩＮＶの出力電圧はすぐにＨレベルからＬレベルに切り替えることができない。
【0039】
そこで、本実施形態では、ＰＷＭ信号がＨレベルからＬレベルに切り替わったときにインバータＩＮＶ１の入力電圧をすぐに電圧ＶＨに引き上げるべくスピードアップ回路１７が設けられている。
【0040】
スピードアップ回路１７は、コンデンサＣ１と、ＭＯＳトランジスタＭｐ１及びＭｎ１と、ＭＯＳトランジスタＭｐ２及びＭｎ２と、ＭＯＳトランジスタＭｐ３及びＭｎ３と、ＭＯＳトランジスタＭｐ４及びＭｐ５と、ダイオードＤ２とを有している。
【0041】
ＭＯＳトランジスタＭｐ１、Ｍｎ１、Ｍｐ２、Ｍｎ２、Ｍｐ３、Ｍｎ３、Ｍｐ４、Ｍｐ５は、ＰＷＭ信号がＨレベル（ＭＯＳトランジスタＭＤｎ１がオン）の間、コンデンサＣ１に電圧ＶＨＲＥＧをチャージさせる。また、ＭＯＳトランジスタＭｐ１、Ｍｎ１、Ｍｐ２、Ｍｎ２、Ｍｐ３、Ｍｎ３、Ｍｐ４、Ｍｐ５は、ＰＷＭ信号がＬレベル（ＭＯＳトランジスタＭＤｎ１がオフ）になると、電圧ＶＨＲＥＧがチャージされたコンデンサＣ１の＋側をインバータＩＮＶ１の入力に接続し、コンデンサＣ１の－側をハイサイド電圧源９の正極に接続する。これにより、ＰＷＭ信号がＨレベルからＬレベルになると、インバータＩＮＶ１の入力の寄生容量に、コンデンサＣ１からの電流も供給できるため、インバータＩＮＶ１の入力電圧がＶＨ＋ＶＨＲＥＧに急激に上昇し、インバータＩＮＶ１の出力電圧をすぐにＨレベルからＬレベルに切り替えることができる。
【0042】
次に、ＭＯＳトランジスタＭｐ１、Ｍｎ１、Ｍｐ２、Ｍｎ２、Ｍｐ３、Ｍｎ３、Ｍｐ４、Ｍｐ５の詳細について説明する。ＭＯＳトランジスタＭｐ１、Ｍｐ２、Ｍｐ３、Ｍｐ４、Ｍｐ５は、Ｐチャンネルの電界効果トランジスタから構成されている。ＭＯＳトランジスタＭｎ１、Ｍｎ２、Ｍｎ３は、Ｎチャンネルの電界効果トランジスタから構成されている。ＭＯＳトランジスタＭｐ１（第１のＰＭＯＳトランジスタ）は、ソースがハイサイド電圧源９の正極に接続され、ゲートがインバータＩＮＶ１の入力に接続され、ドレインが後述するＭＯＳトランジスタＭｎ１のドレインに接続されている。ＭＯＳトランジスタＭｎ１（第２のＮＭＯＳトランジスタ）は、ソースがハイサイド電圧源９の負極に接続され、ゲートがインバータＩＮＶ１の入力に接続され、ドレインがＭＯＳトランジスタＭｐ１のドレインに接続されている。なお、ＭＯＳトランジスタＭｐ１は、オンからオフへ遷移するゲート閾値電圧が低く設定され、ＭＯＳトランジスタＭｎ１は、オフからオンへ遷移するゲート閾値電圧が低く設定される。
【0043】
ＭＯＳトランジスタＭｐ２（第２のＰＭＯＳトランジスタ）は、ソースがハイサイド電圧源９の正極に接続され、ドレインが後述するＭＯＳトランジスタＭｎ２のドレインに接続され、ゲートがＭＯＳトランジスタＭｐ１及びＭｎ１のドレインに接続されている。ＭＯＳトランジスタＭｎ２（第２のＮＭＯＳトランジスタ）は、Ｎチャンネルの電界効果トランジスタから構成されている。ＭＯＳトランジスタＭｎ２は、ソースがハイサイド電圧源９の負極に接続され、ドレインがＭＯＳトランジスタＭｐ２のドレインに接続され、ゲートがＭＯＳトランジスタＭｐ１及びＭｎ１のドレインに接続されている。このＭＯＳトランジスタＭｐ２及びＭｎ２のドレインにコンデンサＣ１の－側（一端）が接続されている。
【0044】
ＭＯＳトランジスタＭｐ３（第３のＰＭＯＳトランジスタ）は、ソースがハイサイド電圧源９の正極に接続され、ドレインが後述するＭＯＳトランジスタＭｎ３のドレインに接続され、ゲートがトランジスタＭｐ１及びＭｎ１のドレインに接続されている。ＭＯＳトランジスタＭｎ３（第３のＮＭＯＳトランジスタ）は、ソースがハイサイド電圧源９の負極に接続され、ドレインがＭＯＳトランジスタＭｐ３のドレインに接続され、ゲートがトランジスタＭｐ１及びＭｎ１のドレインに接続されている。
【0045】
ＭＯＳトランジスタＭｐ４（第４のＰＭＯＳトランジスタ）は、ソースが電圧ＶＨハイサイド電圧源９の正極に接続され、ドレインが後述するＭＯＳトランジスタＭｐ５のソースに接続され、ゲートがトランジスタＭｐ３及びＭｎ３のドレインに接続されている。ＭＯＳトランジスタＭｐ５（第５のＰＭＯＳトランジスタ）は、ソースがＭＯＳトランジスタＭｐ４のドレインに接続され、ドレインがインバータＩＮＶ１の入力に接続され、ゲートがＭＯＳトランジスタＭｐ１及びＭｎ１のドレインに接続されている。
【0046】
また、ＭＯＳトランジスタＭｐ４のドレイン、ＭＯＳトランジスタＭｐ５のソースは、コンデンサＣ１の＋側（他端）に接続されている。ダイオードＤ２は、カソードがハイサイド電圧源９の正極に接続され、アノードがコンデンサＣ１の＋側、ＭＯＳトランジスタＭｐ４のドレイン、ＭＯＳトランジスタＭｐ５のソースに接続される。
【0047】
次に、上述した構成のレベルシフタ１０の動作について図３のタイムチャートを参照して以下説明する。まず、入力端ＩＮに入力されるＰＷＭ信号がＬレベルからＨレベルに切り替わった場合について説明する。バッファＢＵＦ１に入力されるＰＷＭ信号がＬレベルからＨレベルに切り替わると、バッファＢＵＦ１の出力信号がＬレベルからＨレベルに切り替わる。これにより、バッファＢＵＦ１の出力がゲートに接続されるＭＯＳトランジスタＭＤｎ１がオフからオンに切り替わる。このため、クランプ回路１６が機能し、インバータＩＮＶ１の入力電圧は、電圧ＶＨから電圧ＶＬに引き下げられる。このとき、ＭＯＳトランジスタＭＤｎ１のドライブ能力が高いため、インバータＩＮＶ１の入力電圧は、電圧ＶＨから電圧ＶＬにすぐに引き下げられる。
【0048】
インバータＩＮＶ１の入力電圧が引き下げられると、インバータＩＮＶ１の入力が第１閾値ＶＴＨ１を下回り、インバータＩＮＶ１の出力端ＯＵＴの出力電圧が電圧ＶＬから電圧ＶＨに切り替わる。
【0049】
なお、インバータＩＮＶ１の入力電圧が電圧ＶＬのとき、ＭＯＳトランジスタＭｐ１がオンし、ＭＯＳトランジスタＭｎ１がオフし、ＭＯＳトランジスタＭｐ１、Ｍｎ１のドレインの電圧が電圧ＶＨとなる。ＭＯＳトランジスタＭｐ１、Ｍｎ１のドレインの電圧が電圧ＶＨとなると、ＭＯＳトランジスタＭｐ２がオフし、ＭＯＳトランジスタＭｎ２がオンし、ＭＯＳトランジスタＭｐ２、Ｍｎ２のドレインの電圧が電圧ＶＬとなる。よって、ＭＯＳトランジスタＭｐ２、Ｍｎ２のドレインに接続されたコンデンサＣ１の－側に電圧ＶＬが印加される。
【0050】
また、ＭＯＳトランジスタＭｐ１、Ｍｎ１のドレインの電圧が電圧ＶＨのときは、ＭＯＳトランジスタＭｐ３がオフし、ＭＯＳトランジスタＭｎ３がオンし、ＭＯＳトランジスタＭｐ３及びＭｎ３のドレインの電圧が電圧ＶＬとなる。ＭＯＳトランジスタＭｐ３及びＭｎ３のドレインの電圧が電圧ＶＬになると、ＭＯＳトランジスタＭｐ４がオンする。一方、ＭＯＳトランジスタＭｐ１、Ｍｎ１のドレインの電圧が電圧ＶＨのときは、ＭＯＳトランジスタＭｐ５がオフする。このため、ＭＯＳトランジスタＭｐ４及びＭｐ５のドレインの電圧が電圧ＶＨとなる。よって、ＭＯＳトランジスタＭｐ４及びＭｐ５に接続されたコンデンサＣ１には＋側に電圧ＶＨが印加され、コンデンサＣ１は、＋側がプラス、－側がマイナスとなるように電圧ＶＨＲＥＧがチャージされる。
【0051】
次に、ＰＷＭ信号がＨレベルからＬレベルに切り替わった場合について説明する。バッファＢＵＦ１に入力されるＰＷＭ信号がＨレベルからＬレベルに切り替わると、バッファＢＵＦ１の出力信号がＨレベルからＬレベルに切り替わる。これにより、バッファＢＵＦ１の出力がゲートに接続されるＭＯＳトランジスタＭＤｎ１がオンからオフに切り替わる。このため、クランプ回路１６が機能しなくなり、インバータＩＮＶ１の入力は、カレントミラー回路１５を構成するＭＯＳトランジスタＭｐ７の電流Ｉｒｅｆ１で徐々に電圧ＶＬから電圧ＶＨに向かって上昇する（図３のＡ部）。
【0052】
インバータＩＮＶ１の入力電圧が上昇すると、インバータＩＮＶ１の入力電圧が第２閾値ＶＴＨ２を上回る前に、ゲート閾値電圧が低く設定されたＭＯＳトランジスタＭｐ１がオフ、ＭＯＳトランジスタＭｎ１がオンし、ＭＯＳトランジスタＭｐ１及びＭｎ１のドレインの電圧が電圧ＶＬとなる。
【0053】
ＭＯＳトランジスタＭｐ１及びＭｎ１のドレインが電圧ＶＬになると、ＭＯＳトランジスタＭｐ２がオンし、ＭＯＳトランジスタＭｎ２がオフして、図３のＢ部に示すように、ＭＯＳトランジスタＭｐ２、Ｍｎ２のドレインの電圧が電圧ＶＬから電圧ＶＨに切り替わると共に、コンデンサＣ１の－側がハイサイド電圧源９の正極に接続される。また、ＭＯＳトランジスタＭｐ１及びＭｎ１のドレインの電圧が電圧ＶＬになると、ＭＯＳトランジスタＭｐ３がオンし、ＭＯＳトランジスタＭｎ３がオフして、ＭＯＳトランジスタＭｐ３及びＭｎ３のドレインの電圧が電圧ＶＨとなる。
【0054】
ＭＯＳトランジスタＭｐ３及びＭｎ３のドレインが電圧ＶＨとなると、ＭＯＳトランジスタＭｐ４がオフする。また、ＭＯＳトランジスタＭｐ１及びＭｎ１のドレインの電圧が電圧ＶＬとなると、ＭＯＳトランジスタＭｐ５がオンする。即ち、ＭＯＳトランジスタＭｐ４がオフし、ＭＯＳトランジスタＭｐ５がオンするため、コンデンサＣ１の＋側はインバータＩＮＶ１の入力に接続される。
【0055】
これにより、インバータＩＮＶ１の入力電圧は、図３のＣ部に示すように、電圧（ＶＨ＋ＶＨＲＥＧ）に向かって急激に上昇する。このため、ＰＷＭ信号がＨレベルからＬレベルに切り替わった後、インバータＩＮＶ１の入力電圧はすぐに第２閾値ＶＴＨ２を超えるため、図３のＤ部に示すように、インバータＩＮＶ１の出力であるレベルシフタ１０の出力端ＯＵＴの出力信号はＨレベルからＬレベルにすぐに切り替わることができる。なお、コンデンサＣ１はダイオードＤ２により放電され、インバータＩＮＶ１の入力電圧は図３中のＥ部に示すように、すぐに電圧ＶＨに戻る。
【0056】
上述した実施形態によれば、スピードアップ回路１７の働きにより、入力端ＩＮに入力されるＰＷＭ信号がＨレベルからＬレベルに切り替わったとき、出力端ＯＵＴの出力信号がＨレベルからＬレベルに遷移する遷移時間を短くすることができる。スピードアップ回路１７がない場合は、インバータＩＮＶ１の入力電圧は、図３中の破線（Ｆ部）に示すように、ＭＯＳトランジスタＭｐ７のドレイン電流Ｉｒｅｆ１によりゆっくりと電圧ＶＨに向かって上昇する。このため、図３中の破線（Ｇ部）で示すように、出力端ＯＵＴの出力信号がＨレベルからＬレベルに遷移する遷移時間が長くなる。これに対して、本実施形態では、入力端ＩＮに入力されるＰＷＭ信号がＨレベルからＬレベルに切り替わったとき、コンデンサＣ１によりインバータＩＮＶ１の入力電圧が急上昇するため、図３中のＤ部に示すように、出力信号がＨレベルからＬレベルに遷移する遷移時間を短くすることができる。これにより、回路規模を大きくすることなく、出力信号のレベルの遷移時間を短くすることができる。
【0057】
なお、本発明は、上述した実施形態に限定されるものではなく、適宜、変形、改良、等が可能である。その他、上述した実施形態における各構成要素の材質、形状、寸法、数、配置箇所、等は本発明を達成できるものであれば任意であり、限定されない。
【0058】
上述した実施形態によれば、ダイオードＤ２を設けていたが、ダイオードＤ２は必須ではなく、なくてもよい。
【0059】
上述した実施形態によれば、スピードアップ回路１７は、ＭＯＳトランジスタＭｐ１～Ｍｐ５、Ｍｎ１～Ｍｎ３から構成されていたが、これに限ったものではない。スピードアップ回路１７としては、ＭＯＳトランジスタＭＤｎ１がオンしている間に、コンデンサＣ１の－側にハイサイド電圧源９の負極、＋側にハイサイド電圧源９の正極を接続し、コンデンサＣ１を電圧ＶＨＲＥＧ（＝ＶＨ－ＶＬ）の電圧でチャージし、ＭＯＳトランジスタＭＤｎ１がオフすると、コンデンサＣ１の－側にハイサイド電圧源９の正極を接続し、＋側にインバータＩＮＶ１の入力を接続する構成であればよい。
【0060】
また、上述した実施形態によれば、レベルシフタ１０はＤＣ／ＤＣコンバータ１に用いられていたが、これに限ったものではない。レベルシフタ１０としては別の装置に用いられていてもよい。
【0061】
また、上述した実施形態によれば、出力部としてはインバータＩＮＶ１を用いていたが、これに限ったものではない。出力部として、バッファを用いてもよい。
【符号の説明】
【0062】
１０ レベルシフタ
１５ 定電流回路
１６ クランプ回路
１７ スピードアップ回路
Ｃ１ コンデンサ
Ｄ２ ダイオード
ＩＮＶ１ インバータ（出力部）
ＭＤｎ１ ＭＯＳトランジスタ
Ｍｐ１ ＭＯＳトランジスタ（第１のＰＭＯＳトランジスタ）
Ｍｐ２ ＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）
Ｍｐ３ ＭＯＳトランジスタ（第３のＰＭＯＳトランジスタ）
Ｍｐ４ ＭＯＳトランジスタ（第４のＰＭＯＳトランジスタ）
Ｍｐ５ ＭＯＳトランジスタ（第５のＰＭＯＳトランジスタ）
Ｍｎ１ ＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）
Ｍｎ２ ＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）
Ｍｎ３ ＭＯＳトランジスタ（第３のＮＭＯＳトランジスタ）
ＶＲＥＧ 電圧（第１の高電圧）
ＶＨ 電圧（第２の高電圧）
ＶＬ 電圧（第２の低電圧）
ＶＴＨ１ 第１閾値（閾値）
ＶＴＨ２ 第２閾値（閾値）
ＶＺＤ ツェナー電圧
ＺＤ１ ツェナーダイオード
１５ 定電流回路
１６ クランプ回路
１７ スピードアップ回路
Ｃ１ コンデンサ
Ｄ２ ダイオード
ＩＮＶ１ インバータ（出力部）
ＭＤｎ１ ＭＯＳトランジスタ
Ｍｐ１ ＭＯＳトランジスタ（第１のＰＭＯＳトランジスタ）
Ｍｐ２ ＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）
Ｍｐ３ ＭＯＳトランジスタ（第３のＰＭＯＳトランジスタ）
Ｍｐ４ ＭＯＳトランジスタ（第４のＰＭＯＳトランジスタ）
Ｍｐ５ ＭＯＳトランジスタ（第５のＰＭＯＳトランジスタ）
Ｍｎ１ ＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）
Ｍｎ２ ＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）
Ｍｎ３ ＭＯＳトランジスタ（第３のＮＭＯＳトランジスタ）
ＶＲＥＧ 電圧（第１の高電圧）
ＶＨ 電圧（第２の高電圧）
ＶＬ 電圧（第２の低電圧）
ＶＴＨ１ 第１閾値（閾値）
ＶＴＨ２ 第２閾値（閾値）
ＶＺＤ ツェナー電圧
ＺＤ１ ツェナーダイオード
【図1】
【図2】
【図3】