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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023058172
(43)【公開日】2023-04-25
(54)【発明の名称】高周波増幅器
(51)【国際特許分類】
H03F 1/32 20060101AFI20230418BHJP
H03F 3/193 20060101ALI20230418BHJP
【ＦＩ】
H03F1/32
H03F3/193
【審査請求】未請求
【請求項の数】3
【出願形態】ＯＬ
(21)【出願番号】P 2021167992
(22)【出願日】2021-10-13
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】100099818
【弁理士】
【氏名又は名称】安孫子 勉
(72)【発明者】
【氏名】菅 信朗
【テーマコード（参考）】
5J500
【Ｆターム（参考）】
5J500AA01
5J500AC22
5J500AF17
5J500AH10
5J500AH25
5J500AH29
5J500AH33
5J500AM08
5J500AM13
5J500AT02
5J500NG06
5J500NH16
5J500NM02
5J500NN05
(57)【要約】 （修正有）
【課題】高利得を確保しつつ、３次相互変調ひずみ（ＩＭＤ３）の確実に低減する高周波増幅器を提供する。
【解決手段】高周波増幅器は、第１のトランジスタ１０１にゲートバイアスを供給する下段ゲートバイアス回路５０１と、第２のトランジスタ１０２にゲートバイアスを供給する上段ゲートバイアス回路５０２には、第２のトランジスタ１０２のドレインを介してバイアス電源が供給される。上段ゲートバイアス回路５０２は、バイアス電源端子１４と接地との間に、上段抵抗器２０１と下段抵抗器２０２が直列接続されると共に、上段抵抗器２０１に第１のダイオード接続トランジスタ１０３が並列接続されてなる。第１のダイオード接続トランジスタ１０３によりＩＭＤ３の低減が図られ、高線形性の高周波増幅器の提供を可能としている。
【選択図】図１
【解決手段】高周波増幅器は、第１のトランジスタ１０１にゲートバイアスを供給する下段ゲートバイアス回路５０１と、第２のトランジスタ１０２にゲートバイアスを供給する上段ゲートバイアス回路５０２には、第２のトランジスタ１０２のドレインを介してバイアス電源が供給される。上段ゲートバイアス回路５０２は、バイアス電源端子１４と接地との間に、上段抵抗器２０１と下段抵抗器２０２が直列接続されると共に、上段抵抗器２０１に第１のダイオード接続トランジスタ１０３が並列接続されてなる。第１のダイオード接続トランジスタ１０３によりＩＭＤ３の低減が図られ、高線形性の高周波増幅器の提供を可能としている。
【選択図】図１
【特許請求の範囲】
【請求項1】
ソース接地された第１のトランジスタのドレインに第２のトランジスタのゲートがキャパシタを介して接続されると共に、前記第２のトランジスタのソースがインダクタを介して接続され、前記第２のトランジスタのソースは、シャントキャパシタを介して高周波接地されて、前記第２のトランジスタのドレインから高周波出力可能に前記第１及び第２のトランジスタによりスタック構成された高周波増幅器において、
前記第１のトランジスタにゲートバイアスを供給する下段ゲートバイアス回路と、
前記第２のトランジスタにゲートバイアスを供給する上段ゲートバイアス回路が、それぞれ設けられ、
前記上段ゲートバイアス回路は、バイアス電源端子と接地との間に、上段抵抗器と下段抵抗器が直列接続されると共に、前記上段抵抗器に第１のダイオード接続トランジスタが並列接続されてなり、前記上段抵抗器と前記下段抵抗器の相互の接続点の電圧が前記第２のトランジスタにゲートバイアスとして供給可能に構成され、
前記第１のダイオード接続トランジスタは、ドレインとゲートが前記上段抵抗器の一端に接続されると共に、ソースが前記上段抵抗器と前記下段抵抗器の接続点に接続され、
前記下段ゲートバイアス回路及び前記上段ゲートバイアス回路は、前記第２のトランジスタのドレインを介してバイアス電源が供給されることを特徴とする高周波増幅器。
前記第１のトランジスタにゲートバイアスを供給する下段ゲートバイアス回路と、
前記第２のトランジスタにゲートバイアスを供給する上段ゲートバイアス回路が、それぞれ設けられ、
前記上段ゲートバイアス回路は、バイアス電源端子と接地との間に、上段抵抗器と下段抵抗器が直列接続されると共に、前記上段抵抗器に第１のダイオード接続トランジスタが並列接続されてなり、前記上段抵抗器と前記下段抵抗器の相互の接続点の電圧が前記第２のトランジスタにゲートバイアスとして供給可能に構成され、
前記第１のダイオード接続トランジスタは、ドレインとゲートが前記上段抵抗器の一端に接続されると共に、ソースが前記上段抵抗器と前記下段抵抗器の接続点に接続され、
前記下段ゲートバイアス回路及び前記上段ゲートバイアス回路は、前記第２のトランジスタのドレインを介してバイアス電源が供給されることを特徴とする高周波増幅器。
【請求項2】
前記第２のトランジスタのドレインから前記下段ゲートバイアス回路を介して前記第１のトランジスタのゲートへ至る下段フィードバック経路、及び、前記第２のトランジスタのドレインから前記上段ゲートバイアス回路を介して前記第２のトランジスタのゲートへ至る上段フィードバック経路の各々の経路上に、フィルタ回路が設けられてなることを特徴とする請求項１記載の高周波増幅器。
【請求項3】
前記第１のダイオード接続トランジスタと逆向きとなる第２のダイオード接続トランジスタが、前記第１のダイオード接続トランジスタに並列接続されてなることを特徴とする請求項１、又は、請求項２記載の高周波増幅器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、無線通信機器に用いられる高周波増幅器に係り、特に、線形性の向上等を図った低雑音増幅器ＭＭＩＣ（Monolithic Microwave Integrated Circuit：モノリシックマイクロ波集積回路）に関する。
【背景技術】
【0002】
近年の携帯電話システムは利用周波数帯の増大に加えて、ＯＦＤＭ（Orthogonal Frequency-Division Multiplexing:直交周波数分割多重方式）やMassive MIMO（Multiple-Input and Multiple-Output）などの周波数帯内での信号多重化技術によりデータ通信帯域幅の拡大を実現している。このような状況において、無線デバイスには、より高い線形性が求められると同時に、無線通信のチェーン数増加、すなわち基地局のＲＦ（Radio Frequency:無線周波数）フロントエンド部の数量増加に対応するため、基地局用半導体デバイスにおいても小型化、コストダウンが求められている。
【0003】
ＲＦフロントエンド受信部には、通常、ＬＮＡ（Low Noise Amplifier:低雑音増幅器）が設けられるが、このＬＮＡの特性の良否を判断する一つの指標として、線形性を評価するＩＰ３もしくはＴＯＩ（3rd order Intercept Point）と称される指標がよく使用されているが、その導出は、次述するように行われる。
まず、２トーン入出力電力線形特性グラフ（Pin-Pout）に、基本波であるｆ１，ｆ２カーブと、ＩＭＤ３（3rd order Intermodulation distortion:３次相互変調ひずみ）カーブを各々プロットする。小信号時の基本波は、傾き１、ＩＭＤ３は傾き３の直線近似で表され、この直線をグラフに重ねてプロットする。
まず、２トーン入出力電力線形特性グラフ（Pin-Pout）に、基本波であるｆ１，ｆ２カーブと、ＩＭＤ３（3rd order Intermodulation distortion:３次相互変調ひずみ）カーブを各々プロットする。小信号時の基本波は、傾き１、ＩＭＤ３は傾き３の直線近似で表され、この直線をグラフに重ねてプロットする。
【0004】
基本波とＩＭＤ３の近似直線が交差する点がＩＰ３であり、これを、入力パワーで読み出す場合はＩＩＰ３（Input 3rd order Intercept Point）と、出力パワーで読み出す場合はＯＩＰ３（Output 3rd order Intercept Point）と称する。ＩＰ３を向上させるには、ＩＭＤ３レベルを低減する必要がある。
線形性のもう一つの指標に、Ｐ－１ｄＢ（1dB compression Point：１ｄＢ圧縮ポイント）があるが、Ｐ－１ｄＢは、大信号時の線形性指標であるのに対して、ＩＰ３は、小信号時のＩＭＤ３から導出される線形性指標であり、直線性の高いデバイスや小信号デバイスの線形性の評価によく用いられる。一般に、増幅トランジスタのＤＣ静特性カーブを考慮して動作点を最適化することによりＩＭＤ３レベルが最小化されることが知られている。
線形性のもう一つの指標に、Ｐ－１ｄＢ（1dB compression Point：１ｄＢ圧縮ポイント）があるが、Ｐ－１ｄＢは、大信号時の線形性指標であるのに対して、ＩＰ３は、小信号時のＩＭＤ３から導出される線形性指標であり、直線性の高いデバイスや小信号デバイスの線形性の評価によく用いられる。一般に、増幅トランジスタのＤＣ静特性カーブを考慮して動作点を最適化することによりＩＭＤ３レベルが最小化されることが知られている。
【0005】
さらなる高線形化のため、増幅器のＩＭＤ３レベルを低減する方法の一つとして、増幅トランジスタのサイズを拡大することが考えられる。例えば、２つの増幅器を並列動作させれば、増幅器１回路あたりの入力レベルが３ｄＢ低下すると共にＩＭＤ３レベルが９ｄＢ低下する一方、増幅器２回路の出力合成により３ｄＢ増加し、最終的なＩＭＤ３は６ｄＢ低下する。この原則は、増幅器１回路内の増幅トランジスタのサイズ拡大の際にも、適切な回路設計を行うことにより成立するものである。しかしながら、この方法には、トランジスタサイズ拡大によるコストアップとＬＮＡで重要な特性であるＮＦ（Noise Figure：雑音指数）を劣化させる傾向にあるという欠点がある。
【0006】
また、増幅器のＩＭＤ３レベルを低減する他の方法として、フィードバックがある。増幅器の入出力端子間を接続する直接フィードバックによって非線形ひずみを低減することは、オーディオ周波数帯でよく用いられる手法である。高周波増幅器は、半導体チップレイアウトやパッケージ組み立て時のボンディングワイヤ等に起因する意図しない帰還経路がよく形成されることに加えて、半導体チップやパッケージ内で高周波の位相を大きく回転させることが容易であるという特徴がある。この手法を高周波増幅器に適用する場合、非線形性ひずみが明らかに大きく低減するほどフィードバック量を大きくすると、予期しない正帰還を発生させ、発振のリスクが高くなる。また、フィードバック量を大きくするには、増幅トランジスタの利得に十分な余裕が必要であるが、高周波増幅器の場合、そのような余裕が無いのが通常である。このため、高周波増幅器における直接フィードバックは、利得安定化のため、フィードバック量を小さくして利用されることが多い。
【0007】
高周波増幅器の非線形ひずみ低減にフィードバックを利用する技術としては、例えば、特許文献１に開示されたものがある。
この特許文献１には、高周波増幅器の回路トポロジーとして、ダーリントン接続トランジスタを用いた技術が開示されている。同文献の図２に示された回路においては、ダーリントン接続を構成する入力トランジスタＭ１と出力トランジスタＭ２から発生するＩＭＤ３を並列フィードバックで高周波入力端子へ帰還させると同時に、入力トランジスタＭ１のソース出力のＩＭＤ３がＲＣチューニング回路を経てバイアストランジスタＭ３に入力された位相、振幅を変化させながら高周波入力端子に混合される結果、高周波出力端子のＩＭＤ３レベルが低減されるものとなっている。この場合、増幅器の高周波主経路の信号量に対してバイアス回路の高周波経路の信号量が十分小さいため、高周波増幅器の主要特性に影響を与えることなくＩＭＤ３レベルを低減することが可能である。
この特許文献１には、高周波増幅器の回路トポロジーとして、ダーリントン接続トランジスタを用いた技術が開示されている。同文献の図２に示された回路においては、ダーリントン接続を構成する入力トランジスタＭ１と出力トランジスタＭ２から発生するＩＭＤ３を並列フィードバックで高周波入力端子へ帰還させると同時に、入力トランジスタＭ１のソース出力のＩＭＤ３がＲＣチューニング回路を経てバイアストランジスタＭ３に入力された位相、振幅を変化させながら高周波入力端子に混合される結果、高周波出力端子のＩＭＤ３レベルが低減されるものとなっている。この場合、増幅器の高周波主経路の信号量に対してバイアス回路の高周波経路の信号量が十分小さいため、高周波増幅器の主要特性に影響を与えることなくＩＭＤ３レベルを低減することが可能である。
【0008】
図１０には、ＲＦフロントエンド受信部に配されるＬＮＡとして使用されているＦＥＴ増幅器の従来例が示されており、以下、同図を参照しつつ、この従来回路について説明する。
まず、従来、この種の増幅器においては、電流再利用のため、トランジスタを２段縦積みする構成が採られており、下段アンプトランジスタがソース接地（ＣＳ：Common Source）、上段アンプトランジスタがゲート接地（ＣＧ：Common Gate）となっており、カスコード接続増幅器と称されるものであることは良く知られている通りである。
まず、従来、この種の増幅器においては、電流再利用のため、トランジスタを２段縦積みする構成が採られており、下段アンプトランジスタがソース接地（ＣＳ：Common Source）、上段アンプトランジスタがゲート接地（ＣＧ：Common Gate）となっており、カスコード接続増幅器と称されるものであることは良く知られている通りである。
【0009】
これに対して、図１０に示された従来回路では、下段アンプトランジスタ１０１Ｘ、上段アンプトランジスタ１０２Ｘ共にソース接地であり、以下、説明の便宜上、この従来回路の構成を、”ＣＳ－ＣＳスタック構成増幅器”と称することとする。同様に、上述のカスコード接続増幅器を”ＣＳ－ＣＧスタック構成増幅器”と称することとする。
【0010】
従来回路のアンプトランジスタ１０１Ｘ，１０２Ｘのサイズは、上段、下段共に、総ゲート幅１ｍｍで、主要特性は、動作電圧５Ｖ、動作電流５０ｍＡ、動作周波数範囲３．３～５．０ＧＨｚ、動作周波数３．６ＧＨｚにおいて電力利得２６ｄＢ、雑音指数０．５ｄＢ、Ｐ－１ｄＢ＝１９ｄＢｍが得られるものである。
【0011】
図１１には、従来回路における２トーン入出力電力線形特性の実測結果の一例が示されており、以下、同図について説明する。
まず、図１１において、実線は基本波出力の変化特性を表す特性線、一点鎖線はＩＭＤ３の変化特性を表す特性線である。また、点線はＩＩＰ３及びＯＩＰ３を導出するための補助線であり、動作周波数４．０ＧＨｚにおいてＯＩＰ３＝３５．４ｄＢｍと計算される。
まず、図１１において、実線は基本波出力の変化特性を表す特性線、一点鎖線はＩＭＤ３の変化特性を表す特性線である。また、点線はＩＩＰ３及びＯＩＰ３を導出するための補助線であり、動作周波数４．０ＧＨｚにおいてＯＩＰ３＝３５．４ｄＢｍと計算される。
【0012】
図１０に示された従来回路は、上述のように下段アンプトランジスタ１０１Ｘと上段アンプトランジスタ１０２Ｘを用いたＣＳ－ＣＳスタック構成増幅器であり、下段アンプトランジスタ１０１Ｘは、ゲートバイアス回路５０１Ｘにより、上段アンプトランジスタ１０２Ｘは、ゲートバイアス回路５０２Ｘにより、それぞれのゲートバイアスを受けるものとなっている。
【0013】
また、ゲートバイアス回路５０１Ｘ，５０２Ｘの間には、双方を高周波分断するバイパスキャパシタ３０５Ｘを用いたフィルタ回路５０３Ｘが設けられている。なお、この従来回路において、トランジスタには、電界効果トランジスタの一種であるエンハンスメント型GaAs pHEMT（Pseudomorphic High Electron Mobility Transistor）が用いられている。
【0014】
次に、かかる構成の従来回路の動作について説明する。
最初に、ＤＣ動作について説明する。
ＣＳ－ＣＳスタック構成増幅器の動作電流ＩＤＤは、電源端子ＶＤＤからチョークインダクタ４０１Ｘを経て上段アンプトランジスタ１０２Ｘのドレイン・ソース間を流れた後、チョークインダクタ４０２Ｘを経て下段アンプトランジスタ１０１Ｘのドレイン・ソース間を流れる。電流再利用により、２段アンプでありながら、アンプ１段分の電流で動作可能となる一方、動作電圧ＶＤＤを２段アンプで分圧するため、Ｐ－１ｄＢは通常の２段アンプより低下する。
最初に、ＤＣ動作について説明する。
ＣＳ－ＣＳスタック構成増幅器の動作電流ＩＤＤは、電源端子ＶＤＤからチョークインダクタ４０１Ｘを経て上段アンプトランジスタ１０２Ｘのドレイン・ソース間を流れた後、チョークインダクタ４０２Ｘを経て下段アンプトランジスタ１０１Ｘのドレイン・ソース間を流れる。電流再利用により、２段アンプでありながら、アンプ１段分の電流で動作可能となる一方、動作電圧ＶＤＤを２段アンプで分圧するため、Ｐ－１ｄＢは通常の２段アンプより低下する。
【0015】
また、ゲートバイアス回路は、カスコード接続増幅器と同様で、ゲートバイアス回路５０１Ｘは下段アンプトランジスタ１０１Ｘとカレントミラー回路を構成してバイアス供給を可能としており、ゲートバイアス回路５０２Ｘは、抵抗分割回路による上段アンプトランジスタ１０２Ｘへのバイアス供給を可能としている。
【0016】
次に、ＲＦ動作について説明する。
ＣＳ－ＣＳスタック構成増幅器の高周波信号は、高周波入力端子ＲＦＩＮからＤＣカットキャパシタ３０１Ｘを経て下段アンプトランジスタ１０１Ｘのゲートに入力され、さらに同ドレインに出力された後、ＤＣカットキャパシタ３０４Ｘを経て上段アンプトランジスタ１０２Ｘのゲートに入力される。そして、上段アンプトランジスタ１０２Ｘのゲートに入力された高周波信号は、ドレインに出力されると共に、ＤＣカットキャパシタ３０２Ｘを経て高周波出力端子ＲＦＯＵＴへ至る。ＣＳ－ＣＳスタック構成増幅器は、上段アンプがソース接地であることから、ＣＳーＣＧスタック構成増幅器と比べて高利得が得られる特徴がある。なお、このようなＣＳ－ＣＳスタック構成増幅器は、例えば、特許文献２に開示されたものなどが従来から良く知られている。
ＣＳ－ＣＳスタック構成増幅器の高周波信号は、高周波入力端子ＲＦＩＮからＤＣカットキャパシタ３０１Ｘを経て下段アンプトランジスタ１０１Ｘのゲートに入力され、さらに同ドレインに出力された後、ＤＣカットキャパシタ３０４Ｘを経て上段アンプトランジスタ１０２Ｘのゲートに入力される。そして、上段アンプトランジスタ１０２Ｘのゲートに入力された高周波信号は、ドレインに出力されると共に、ＤＣカットキャパシタ３０２Ｘを経て高周波出力端子ＲＦＯＵＴへ至る。ＣＳ－ＣＳスタック構成増幅器は、上段アンプがソース接地であることから、ＣＳーＣＧスタック構成増幅器と比べて高利得が得られる特徴がある。なお、このようなＣＳ－ＣＳスタック構成増幅器は、例えば、特許文献２に開示されたものなどが従来から良く知られている。
【先行技術文献】
【特許文献】
【0017】
【特許文献1】米国特許第８３９０３８０号明細書
【特許文献2】特開平９－１０２７１７号公報
【発明の概要】
【発明が解決しようとする課題】
【0018】
上述したようにＣＳ－ＣＳスタック構成増幅器は、ＣＳ－ＣＧスタック構成増幅器より高利得が得られるが、前記２つの構成の共通事項として、ＬＮＡの特性の指標となる線形性とＮＦの改善は、一般的にトレードオフの関係という問題がある。
【0019】
本発明は、上記実状に鑑みてなされたもので、高利得を確保しつつ、ＮＦを劣化させずに３次相互変調ひずみ（ＩＭＤ３）の確実な低減を可能とする高周波増幅器を提供するものである。
【課題を解決するための手段】
【0020】
上記本発明の目的を達成するため、本発明に係る高周波増幅器は、
ソース接地された第１のトランジスタのドレインに第２のトランジスタのゲートがキャパシタを介して接続されると共に、前記第２のトランジスタのソースがインダクタを介して接続され、前記第２のトランジスタのソースは、シャントキャパシタを介して高周波接地されて、前記第２のトランジスタのドレインから高周波出力可能に前記第１及び第２のトランジスタによりスタック構成された高周波増幅器において、
前記第１のトランジスタにゲートバイアスを供給する下段ゲートバイアス回路と、
前記第２のトランジスタにゲートバイアスを供給する上段ゲートバイアス回路が、それぞれ設けられ、
前記上段ゲートバイアス回路は、バイアス電源端子と接地との間に、上段抵抗器と下段抵抗器が直列接続されると共に、前記上段抵抗器に第１のダイオード接続トランジスタが並列接続されてなり、前記上段抵抗器と前記下段抵抗器の相互の接続点の電圧が前記第２のトランジスタにゲートバイアスとして供給可能に構成され、
前記第１のダイオード接続トランジスタは、ドレインとゲートが前記上段抵抗器の一端に接続されると共に、ソースが前記上段抵抗器と前記下段抵抗器の接続点に接続され、
前記下段ゲートバイアス回路及び前記上段ゲートバイアス回路は、前記第２のトランジスタのドレインを介してバイアス電源が供給されてなるものである。
ソース接地された第１のトランジスタのドレインに第２のトランジスタのゲートがキャパシタを介して接続されると共に、前記第２のトランジスタのソースがインダクタを介して接続され、前記第２のトランジスタのソースは、シャントキャパシタを介して高周波接地されて、前記第２のトランジスタのドレインから高周波出力可能に前記第１及び第２のトランジスタによりスタック構成された高周波増幅器において、
前記第１のトランジスタにゲートバイアスを供給する下段ゲートバイアス回路と、
前記第２のトランジスタにゲートバイアスを供給する上段ゲートバイアス回路が、それぞれ設けられ、
前記上段ゲートバイアス回路は、バイアス電源端子と接地との間に、上段抵抗器と下段抵抗器が直列接続されると共に、前記上段抵抗器に第１のダイオード接続トランジスタが並列接続されてなり、前記上段抵抗器と前記下段抵抗器の相互の接続点の電圧が前記第２のトランジスタにゲートバイアスとして供給可能に構成され、
前記第１のダイオード接続トランジスタは、ドレインとゲートが前記上段抵抗器の一端に接続されると共に、ソースが前記上段抵抗器と前記下段抵抗器の接続点に接続され、
前記下段ゲートバイアス回路及び前記上段ゲートバイアス回路は、前記第２のトランジスタのドレインを介してバイアス電源が供給されてなるものである。
【発明の効果】
【0021】
本発明によれば、第２のトランジスタからフィードバックされるＩＭＤ３が上段ゲートバイアス回路に設けられたダイオード接続トランジスタを通過することで変調され、第１のトランジスタを通過したＩＭＤ３と混合されることでひずみが低減され、ＩＭＤ３レベルの確実な低減が図られた高周波増幅出力を得ることができるという効果を奏するものである。
また、上段及び下段フィードバック経路のそれぞれにフィルタ回路を設け、フィルタ回路によるフィードバック量を調整可能とすることで、ＩＭＤ３特性の動作周波数最適化が容易となる。
さらに、上段ゲートバイアス回路に、逆並列接続のダイオード接続トランジスタを設けることで、ダイオード接続トランジスタを一つ設けた場合に比して、ダイオード接続トランジスタのサイズを実質的に縮小したと等価となるため、回路の調整範囲を拡大しつつ、ＩＭＤ３レベルの低減を図ることができる。
また、上段及び下段フィードバック経路のそれぞれにフィルタ回路を設け、フィルタ回路によるフィードバック量を調整可能とすることで、ＩＭＤ３特性の動作周波数最適化が容易となる。
さらに、上段ゲートバイアス回路に、逆並列接続のダイオード接続トランジスタを設けることで、ダイオード接続トランジスタを一つ設けた場合に比して、ダイオード接続トランジスタのサイズを実質的に縮小したと等価となるため、回路の調整範囲を拡大しつつ、ＩＭＤ３レベルの低減を図ることができる。
【図面の簡単な説明】
【0022】
【図1】本発明の実施の形態における高周波増幅器の基本回路構成例を示す回路図である。
【図2】本発明の実施の形態における高周波増幅器の２トーン入出力電力線形特性の実測結果を示す特性線図である。
【図3】本発明の実施の形態における高周波増幅器のＯＩＰ３周波数特性の実測結果を従来回路の特性例と共に示す特性線図である。
【図4】本発明の実施の形態における高周波増幅器の第１の具体回路構成例を示す回路図である。
【図5】本発明の実施の形態における高周波増幅器の第２の具体回路構成例を示す回路図である。
【図6】本発明の実施の形態における高周波増幅器の第３の具体回路構成例を示す回路図である。
【図7】本発明の実施の形態における高周波増幅器の第４の具体回路構成例を示す回路図である。
【図8】本発明の実施の形態における高周波増幅器の第５の具体回路構成例を示す回路図である。
【図9】本発明の実施の形態における高周波増幅器の第６の具体回路構成例を示す回路図である。
【図10】従来の高周波増幅器の一例を示す回路図である。
【発明を実施するための形態】
【0023】
以下、本発明の実施の形態について、図１乃至図９を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における高周波増幅器の基本回路構成例について、図１を参照しつつ説明する。
本発明の実施の形態における高周波増幅器は、共にソース接地の下段アンプトランジスタ１０１と上段アンプトランジスタ１０２とが２段縦積み構成されてなるものである。
本発明の実施の形態において、第１のトランジスタとしての下段アンプトランジスタ１０１、及び、第２のトランジスタとしての上段アンプトランジスタ１０２は、共に電界効果トランジスタであって、例えば、エンハンスメント型GaAs pHEMT（Pseudomorphic High Electron Mobility Transistor）が用いられる。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における高周波増幅器の基本回路構成例について、図１を参照しつつ説明する。
本発明の実施の形態における高周波増幅器は、共にソース接地の下段アンプトランジスタ１０１と上段アンプトランジスタ１０２とが２段縦積み構成されてなるものである。
本発明の実施の形態において、第１のトランジスタとしての下段アンプトランジスタ１０１、及び、第２のトランジスタとしての上段アンプトランジスタ１０２は、共に電界効果トランジスタであって、例えば、エンハンスメント型GaAs pHEMT（Pseudomorphic High Electron Mobility Transistor）が用いられる。
【0024】
下段アンプをなす下段アンプトランジスタ１０１は、ソースが接地される一方、ゲートはゲート抵抗器２０５を介して下段ゲートバイアス回路５０１と接続されると共に、ＤＣカットキャパシタ３０１を介して高周波入力端子（図１においては「ＲＦＩＮ」と表記）１１に接続されている。
下段ゲートバイアス回路５０１は、特定の回路構成に限定される必要はなく、例えば、後述するカレントミラーや抵抗給電などの従来から良く知られている回路構成のものである。
なお、下段ゲートバイアス回路５０１によるゲートバイアス動作に必要な電圧は、後述するように上段アンプトランジスタ１０２のドレインからバイアス電源端子（図１においては「ＶＢＩＡＳ」と表記）１４を介して供給されるようになっている。従来回路においては、バイアス電源端子に外部からバイアス電源が供給される構成となっていたが、本発明の実施の形態においては、外部からバイアス電源を供給する必要はなく、電源端子（図１においては「ＶＤＤ」と表記）１３からチョークインダクタンス４０１を介して上段アンプトランジスタ１０２のドレイン及びバイアス分配抵抗器２０６にバイアス供給されてバイアス電源端子のバイアス電圧が供給されている。
下段ゲートバイアス回路５０１は、特定の回路構成に限定される必要はなく、例えば、後述するカレントミラーや抵抗給電などの従来から良く知られている回路構成のものである。
なお、下段ゲートバイアス回路５０１によるゲートバイアス動作に必要な電圧は、後述するように上段アンプトランジスタ１０２のドレインからバイアス電源端子（図１においては「ＶＢＩＡＳ」と表記）１４を介して供給されるようになっている。従来回路においては、バイアス電源端子に外部からバイアス電源が供給される構成となっていたが、本発明の実施の形態においては、外部からバイアス電源を供給する必要はなく、電源端子（図１においては「ＶＤＤ」と表記）１３からチョークインダクタンス４０１を介して上段アンプトランジスタ１０２のドレイン及びバイアス分配抵抗器２０６にバイアス供給されてバイアス電源端子のバイアス電圧が供給されている。
【0025】
上段アンプをなす上段アンプトランジスタ１０２は、ソースがシャントキャパシタ３０３を介して高周波接地されると共に、直流経路としてチョークインダクタ４０２を介して下段アンプトランジスタ１０１のドレインと接続されている。
また、下段アンプトランジスタ１０１のドレインは、ＤＣカットキャパシタ３０４を介して上段アンプトランジスタ１０２のゲートに接続されており、下段アンプトランジスタ１０１のドレイン出力が上段アンプトランジスタ１０２のゲートに入力されるようになっている。
また、下段アンプトランジスタ１０１のドレインは、ＤＣカットキャパシタ３０４を介して上段アンプトランジスタ１０２のゲートに接続されており、下段アンプトランジスタ１０１のドレイン出力が上段アンプトランジスタ１０２のゲートに入力されるようになっている。
【0026】
さらに、上段アンプトランジスタ１０２のドレインは、ＤＣカットキャパシタ３０２を介して高周波出力端子（図１においては「ＲＦＯＵＴ」と表記）１２に接続されると共に、チョークインダクタ４０１を介して電源端子（図１においては「ＶＤＤ」と表記）１３に接続されている。
そして、上段アンプトランジスタ１０２のゲートは、ゲート抵抗器２０３を介して上段ゲートバイアス回路５０２に接続されて、上段ゲートバイアス回路５０２によるゲートバイアスを受けるようになっている。
そして、上段アンプトランジスタ１０２のゲートは、ゲート抵抗器２０３を介して上段ゲートバイアス回路５０２に接続されて、上段ゲートバイアス回路５０２によるゲートバイアスを受けるようになっている。
【0027】
上段ゲートバイアス回路５０２は、上段抵抗器２０１と、下段抵抗器２０２と、ダイオード接続トランジスタ１０３とを具備し、抵抗分割回路が構成されたものとなっている。
すなわち、上段抵抗器２０１の一端は、バイアス電源端子１４に接続される一方、上段抵抗器２０１の他端は、下段抵抗器２０２の一端と接続され、下段抵抗器２０２の他端が接地されて、上段抵抗器２０１と下段抵抗器２０２が、バイアス電源端子１４と接地との間に直列接続で設けられている。そして、上段抵抗器２０１と下段抵抗器２０２の相互の接続点に、ゲート抵抗器２０３の一端が接続されている。
すなわち、上段抵抗器２０１の一端は、バイアス電源端子１４に接続される一方、上段抵抗器２０１の他端は、下段抵抗器２０２の一端と接続され、下段抵抗器２０２の他端が接地されて、上段抵抗器２０１と下段抵抗器２０２が、バイアス電源端子１４と接地との間に直列接続で設けられている。そして、上段抵抗器２０１と下段抵抗器２０２の相互の接続点に、ゲート抵抗器２０３の一端が接続されている。
【0028】
また、ダイオード接続トランジスタ１０３は、ソースが上段抵抗器２０１と下段抵抗器２０２の相互の接続点に接続される一方、ドレインとゲートが相互に接続されて、その接続点が上段抵抗器２０１の一端、すなわち、バイアス電源端子１４に接続されている。
【0029】
また、下段ゲートバイアス回路５０１と上段ゲートバイアス回路５０２との間には、フィルタ回路５０３が設けられている。
すなわち、フィルタ回路５０３は、シャントキャパシタ３０５を用いて構成されており、シャントキャパシタ３０５の一端がバイアス電源端子１４に接続される一方、他端が接地されたものとなっている。
さらに、バイアス電源端子１４には、上段アンプトランジスタ１０２のドレインがバイアス分配抵抗器２０６を介して接続されており、電源端子１３に接続されたドレインから下段ゲートバイアス回路５０１と上段ゲートバイアス回路５０２への電源電圧の供給が行われるようになっている。
すなわち、フィルタ回路５０３は、シャントキャパシタ３０５を用いて構成されており、シャントキャパシタ３０５の一端がバイアス電源端子１４に接続される一方、他端が接地されたものとなっている。
さらに、バイアス電源端子１４には、上段アンプトランジスタ１０２のドレインがバイアス分配抵抗器２０６を介して接続されており、電源端子１３に接続されたドレインから下段ゲートバイアス回路５０１と上段ゲートバイアス回路５０２への電源電圧の供給が行われるようになっている。
【0030】
次に、上記構成における基本回路の動作について説明する。
まず、高周波入力端子１１に入力された高周波信号は、下段アンプトランジスタ１０１、上段アンプトランジスタ１０２により従来同様に増幅され高周波出力端子１２に出力される。
この従来同様の増幅動作と共に、上段アンプトランジスタ１０２のドレイン出力が、下段ゲートバイアス回路５０１、上段ゲートバイアス回路５０２を介して、下段アンプトランジスタ１０１、上段アンプトランジスタ１０２各々のゲートへ至るフィードバックループが形成される。
まず、高周波入力端子１１に入力された高周波信号は、下段アンプトランジスタ１０１、上段アンプトランジスタ１０２により従来同様に増幅され高周波出力端子１２に出力される。
この従来同様の増幅動作と共に、上段アンプトランジスタ１０２のドレイン出力が、下段ゲートバイアス回路５０１、上段ゲートバイアス回路５０２を介して、下段アンプトランジスタ１０１、上段アンプトランジスタ１０２各々のゲートへ至るフィードバックループが形成される。
【0031】
上段ゲートバイアス回路５０２は、上段抵抗器２０１とダイオード接続トランジスタ１０３が並列接続されているため、ダイオード接続トランジスタ１０３の印加電圧と、上段抵抗器２０１とダイオード接続トランジスタ１０３の各々に流れる電流の比によって上段フィードバック経路（上段アンプトランジスタ１０２のドレインから上段ゲートバイアス回路５０２を経て上段アンプトランジスタ１０２のゲートへフィードバックされる経路）を通過するＩＭＤ３の変調度が調整されることとなる。
【0032】
回路定数の具体例を示せば、例えば、上段抵抗器２０１が２ＫΩ、下段抵抗器２０２が８ＫΩ、ダイオード接続トランジスタ１０３がゲート幅５μｍである。
この場合、ダイオード接続トランジスタ１０３のゲート・ソース間電圧Ｖｇｓは、下段アンプトランジスタ１０１、上段アンプトランジスタ１０２のゲート・ソース間電圧Ｖｇｓに近づける必要がある。
上段フィードバック経路と下段フィードバック経路（上段アンプトランジスタ１０２のドレインから下段ゲートバイアス回路５０１を経て下段アンプトランジスタ１０１のゲートへフィードバックされる経路）の経路上にフィルタ回路５０３を設けることでフィードバック量の調整が可能となる。なお、フィルタとして機能するのは、フィルタ回路５０３に止まらず、抵抗器２０３、２０５、２０６もフィルタとしての機能を果たすものとなっている。
この場合、ダイオード接続トランジスタ１０３のゲート・ソース間電圧Ｖｇｓは、下段アンプトランジスタ１０１、上段アンプトランジスタ１０２のゲート・ソース間電圧Ｖｇｓに近づける必要がある。
上段フィードバック経路と下段フィードバック経路（上段アンプトランジスタ１０２のドレインから下段ゲートバイアス回路５０１を経て下段アンプトランジスタ１０１のゲートへフィードバックされる経路）の経路上にフィルタ回路５０３を設けることでフィードバック量の調整が可能となる。なお、フィルタとして機能するのは、フィルタ回路５０３に止まらず、抵抗器２０３、２０５、２０６もフィルタとしての機能を果たすものとなっている。
【0033】
フィルタ回路５０３を構成するシャントキャパシタ３０５の影響によりフィードバック量に周波数特性が生じるが、その結果、最終的なＩＰ３特性にも周波数ピークが発現する。下段フィードバック経路を通過するＩＭＤ３は、下段アンプで増幅され、上段フィードバック経路を通過するＩＭＤ３と混合される。上段フィードバック経路におけるＩＭＤ３の変調は、位相の回転を伴っており、下段アンプのＩＭＤ３出力とベクトル合成されたＩＭＤ３が上段アンプで増幅される。
このように上下のアンプ各段で発生するＩＭＤ３とフィードバック経路を経由したＩＭＤ３が混合される結果、上段アンプ出力のＩＭＤ３レベルが低減されることとなる。
このように上下のアンプ各段で発生するＩＭＤ３とフィードバック経路を経由したＩＭＤ３が混合される結果、上段アンプ出力のＩＭＤ３レベルが低減されることとなる。
【0034】
図２には、本発明の実施の形態における高周波増幅器における２トーン入出力電力線形特性の実測結果を示す特性線図が示されており、以下、同図について説明する。
同図において、横軸は入力電力ＰINの変化を示し、縦軸は出力電力ＰOUTの変化及びＩＭＤ３の変化を示している。
また、図２において、実線の特性線は基本波出力の変化特性を、一点鎖線の特性線はＩＭＤ３の変化特性を、点線の特性線はＩＩＰ３及びＯＩＰ３を導出するための補助線である。
同図によれば、動作周波数４．０ＧＨｚにおいて、ＯＩＰ３＝４０．０ｄＢｍと計算される。
同図において、横軸は入力電力ＰINの変化を示し、縦軸は出力電力ＰOUTの変化及びＩＭＤ３の変化を示している。
また、図２において、実線の特性線は基本波出力の変化特性を、一点鎖線の特性線はＩＭＤ３の変化特性を、点線の特性線はＩＩＰ３及びＯＩＰ３を導出するための補助線である。
同図によれば、動作周波数４．０ＧＨｚにおいて、ＯＩＰ３＝４０．０ｄＢｍと計算される。
【0035】
図３には、本発明の実施の形態における高周波増幅器におけるＯＩＰ３周波数特性の実測結果を示す特性線が従来回路（図１０参照）の同様な特性線と共に示されており、以下、同図について説明する。
図３において、横軸は周波数を、縦軸はＯＩＰ３の信号レベルを、それぞれ示している。
また、同図において、実線の特性線は本発明の実施の形態における高周波増幅器の入力周波数の変化に対するＯＩＰ３の変化特性を示しており、二点鎖線の特性線は従来回路（図１０参照）の同様な変化特性を示している。
同図によれば、本発明の実施の形態における高周波増幅器は、従来回路に比してＯＩＰ３が向上されていることが確認できると共に、ＯＩＰ３特性に従来と異なり周波数ピークが発現することが確認できる。
図３において、横軸は周波数を、縦軸はＯＩＰ３の信号レベルを、それぞれ示している。
また、同図において、実線の特性線は本発明の実施の形態における高周波増幅器の入力周波数の変化に対するＯＩＰ３の変化特性を示しており、二点鎖線の特性線は従来回路（図１０参照）の同様な変化特性を示している。
同図によれば、本発明の実施の形態における高周波増幅器は、従来回路に比してＯＩＰ３が向上されていることが確認できると共に、ＯＩＰ３特性に従来と異なり周波数ピークが発現することが確認できる。
【0036】
次に、本発明の実施の形態における高周波増幅器の第１の具体回路構成例について、図４を参照しつつ説明する。
なお、図１に示された回路構成例における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第１の具体回路構成例は、カレントミラーで構成された下段ゲートバイアス回路５０１Ａを用いた例であり、残余の部分は、図１に示された基本回路と基本的に同一の構成を有してなるものである。
なお、図１に示された回路構成例における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第１の具体回路構成例は、カレントミラーで構成された下段ゲートバイアス回路５０１Ａを用いた例であり、残余の部分は、図１に示された基本回路と基本的に同一の構成を有してなるものである。
【0037】
すなわち、下段ゲートバイアス回路５０１Ａは、ミラートランジスタ１０６とミラー抵抗器２０４を有して構成されている。
ミラートランジスタ１０６は、ゲートとドレインが相互に接続されてダイオード接続状態とされると共に、ゲートは、ゲート抵抗器２０５を介して下段アンプトランジスタ１０１のゲートに接続されている。
また、ミラートランジスタ１０６のソースは接地される一方、ドレインは、ミラー抵抗器２０４を介してバイアス電源端子１４に接続されている。
ミラートランジスタ１０６は、ゲートとドレインが相互に接続されてダイオード接続状態とされると共に、ゲートは、ゲート抵抗器２０５を介して下段アンプトランジスタ１０１のゲートに接続されている。
また、ミラートランジスタ１０６のソースは接地される一方、ドレインは、ミラー抵抗器２０４を介してバイアス電源端子１４に接続されている。
【0038】
かかる構成において、ミラートランジスタ１０６は入力段となり、カレントミラーの出力段となる下段アンプトランジスタ１０１に対してバイアス電流をミラーするものとなっている。
このような構成は、スタック構成のＬＮＡにあっては一般的である。
このような構成は、スタック構成のＬＮＡにあっては一般的である。
【0039】
次に、本発明の実施の形態における高周波増幅器の第２の具体回路構成例について、図５を参照しつつ説明する。
なお、図１、図４に示された回路構成例における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の具体回路構成例は、逆並列接続された２つのダイオード接続トランジスタを用いた構成の上段ゲートバイアス回路５０２Ａが設けられたもので、残余の部分は、図４に示された第１の具体回路構成例と基本的に同一の構成を有してなるものである。
なお、図１、図４に示された回路構成例における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の具体回路構成例は、逆並列接続された２つのダイオード接続トランジスタを用いた構成の上段ゲートバイアス回路５０２Ａが設けられたもので、残余の部分は、図４に示された第１の具体回路構成例と基本的に同一の構成を有してなるものである。
【0040】
すなわち、上段ゲートバイアス回路５０２Ａには、ダイオード接続トランジスタ１０３（以下、説明の便宜上「第１のダイオード接続トランジスタ」と称する）と逆並列接続された第２のダイオード接続トランジスタ１０４が設けられており、第２のダイオード接続トランジスタ１０４は、ゲートとドレインが相互に接続されてダイオード接続状態とされると共に、その接続点は、第１のダイオード接続トランジスタ１０３のソースに接続されている。
【0041】
一方、第２のダイオード接続トランジスタ１０４のソースは、第１のダイオード接続トランジスタ１０３のドレインに接続されている。
かかる構成において、第２のダイオード接続トランジスタ１０４のゲート幅は、先に述べたダイオード接続トランジスタ１０３同様、５μｍ程度の小さい値に設定される。
このように第１のダイオード接続トランジスタ１０３と逆向きの第２のダイオード接続トランジスタ１０４を並列接続することにより、上段フィードバック経路におけるＩＭＤ３の変調に関してダイオード接続トランジスタのサイズが実質的に縮小されたと同様な効果が生ずるため、レイアウトの最小寸法やトランジスタの耐圧といった回路設計上の制約回避が可能となる。
かかる構成において、第２のダイオード接続トランジスタ１０４のゲート幅は、先に述べたダイオード接続トランジスタ１０３同様、５μｍ程度の小さい値に設定される。
このように第１のダイオード接続トランジスタ１０３と逆向きの第２のダイオード接続トランジスタ１０４を並列接続することにより、上段フィードバック経路におけるＩＭＤ３の変調に関してダイオード接続トランジスタのサイズが実質的に縮小されたと同様な効果が生ずるため、レイアウトの最小寸法やトランジスタの耐圧といった回路設計上の制約回避が可能となる。
【0042】
次に、本発明の実施の形態における高周波増幅器の第３の具体回路構成例について、図６を参照しつつ説明する。
なお、図１、図４に示された回路構成例における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の具体回路構成例は、ＲＣ直列回路を用いたフィルタ回路５０３Ａに加えて、第２及び第３のフィルタ回路５０３Ｂ，５０３Ｃが設けられ、残余の部分は、図４に示された第１の具体回路構成例と基本的に同一の構成を有してなるものである。
なお、図１、図４に示された回路構成例における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の具体回路構成例は、ＲＣ直列回路を用いたフィルタ回路５０３Ａに加えて、第２及び第３のフィルタ回路５０３Ｂ，５０３Ｃが設けられ、残余の部分は、図４に示された第１の具体回路構成例と基本的に同一の構成を有してなるものである。
【0043】
すなわち、まず、フィルタ回路５０３Ａは、シャントキャパシタ３０５とフィルタ抵抗器２０９とがバイアス電源端子１４と接地との間に、バイアス電源端子１４側からシャントキャパシタ３０５、フィルタ抵抗器２０９の順で直列接続されて、ＲＣ直列回路が構成されたものとなっている。
また、第２のフィルタ回路５０３Ｂは、ゲート抵抗器２０３と、これに並列接続されたフィルタキャパシタ３０６によるＲＣ並列回路が構成されたものとなっている。
また、第２のフィルタ回路５０３Ｂは、ゲート抵抗器２０３と、これに並列接続されたフィルタキャパシタ３０６によるＲＣ並列回路が構成されたものとなっている。
【0044】
なお、ゲート抵抗器２０３は、本来、動作帯域外の低周波域における発振の防止を目的とするものであるので、フィルタ特性の調整の自由度は低いため、フィルタキャパシタ３０６でフィードバック量を調整するのが好適である。
【0045】
また、第３のフィルタ回路５０３Ｃは、バイアス分配抵抗器２０６と、これに並列接続されたフィルタキャパシタ３０７によるＲＣ並列回路が構成されたものとなっている。
なお、バイアス分配抵抗器２０６は、本来、バイアス電源端子のバイアス電圧供給を目的とするものであるので、フィルタ特性の調整の自由度は低いため、フィルタキャパシタ３０７でフィードバック量を調整するのが好適である。
なお、ＮＦ劣化防止の観点から、下段フィードバック経路には、フィルタキャパシタ３０６，３０７のような並列接続のキャパシタを設けないことが望ましい。
なお、バイアス分配抵抗器２０６は、本来、バイアス電源端子のバイアス電圧供給を目的とするものであるので、フィルタ特性の調整の自由度は低いため、フィルタキャパシタ３０７でフィードバック量を調整するのが好適である。
なお、ＮＦ劣化防止の観点から、下段フィードバック経路には、フィルタキャパシタ３０６，３０７のような並列接続のキャパシタを設けないことが望ましい。
【0046】
次に、本発明の実施の形態における高周波増幅器の第４の具体回路構成例について、図７を参照しつつ説明する。
なお、図１、図４に示された回路構成例における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第４の具体回路構成例は、インダクタを用いたフィルタ回路５０３Ｄ，５０３Ｅが設けられたもので、残余の部分は、図４に示された第１の具体回路構成例と基本的に同一の構成を有してなるものである。
具体的には、まず、フィルタ回路５０３Ｄは、インダクタ４０３を用いてなり、ゲート抵抗器２０３（図４参照）に代えて、上段ゲートバイアス回路５０２と上段アンプトランジスタ１０２のゲートとの間に直列接続されて設けられている。ゲート抵抗器２０３は、本来、動作帯域外の低周波域における発振の防止を目的とするものであるので、それが不要な場合はインダクタを用いてフィードバック量を調整することも可能である。
なお、図１、図４に示された回路構成例における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第４の具体回路構成例は、インダクタを用いたフィルタ回路５０３Ｄ，５０３Ｅが設けられたもので、残余の部分は、図４に示された第１の具体回路構成例と基本的に同一の構成を有してなるものである。
具体的には、まず、フィルタ回路５０３Ｄは、インダクタ４０３を用いてなり、ゲート抵抗器２０３（図４参照）に代えて、上段ゲートバイアス回路５０２と上段アンプトランジスタ１０２のゲートとの間に直列接続されて設けられている。ゲート抵抗器２０３は、本来、動作帯域外の低周波域における発振の防止を目的とするものであるので、それが不要な場合はインダクタを用いてフィードバック量を調整することも可能である。
【0047】
次に、フィルタ回路５０３Ｅは、ゲート抵抗器２０５とインダクタ４０４とを有して構成されている。
すなわち、ゲート抵抗器２０５の一端は、下段ゲートバイアス回路５０１のミラートランジスタ１０６のゲートに接続される一方、ゲート抵抗器２０５の他端は、インダクタ４０４の一端に接続されている。そして、インダクタ４０４の他端は、下段アンプトランジスタ１０１のゲートに接続されている。
このように、フィードバック経路にインダクタを追加することで、下段アンプトランジスタ１０１、上段アンプトランジスタ１０２のＤＣ動作点を変えることなく、フィードバック量の調整が可能となる。
すなわち、ゲート抵抗器２０５の一端は、下段ゲートバイアス回路５０１のミラートランジスタ１０６のゲートに接続される一方、ゲート抵抗器２０５の他端は、インダクタ４０４の一端に接続されている。そして、インダクタ４０４の他端は、下段アンプトランジスタ１０１のゲートに接続されている。
このように、フィードバック経路にインダクタを追加することで、下段アンプトランジスタ１０１、上段アンプトランジスタ１０２のＤＣ動作点を変えることなく、フィードバック量の調整が可能となる。
【0048】
次に、本発明の実施の形態における高周波増幅器の第５の具体回路構成例について、図８を参照しつつ説明する。
なお、図１、図４に示された回路構成例における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第５の具体回路構成例は、図４に示された構成の上段ゲートバイアス回路５０２に代えて、次述する構成を有してなる上段ゲートバイアス回路５０２Ｂを用いた構成のもので、残余の部分は、図４に示された第１の具体回路構成例と基本的に同一の構成を有してなるものである。
なお、図１、図４に示された回路構成例における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第５の具体回路構成例は、図４に示された構成の上段ゲートバイアス回路５０２に代えて、次述する構成を有してなる上段ゲートバイアス回路５０２Ｂを用いた構成のもので、残余の部分は、図４に示された第１の具体回路構成例と基本的に同一の構成を有してなるものである。
【0049】
すなわち、上段ゲートバイアス回路５０２Ｂは、上段抵抗器２０１と、下段抵抗器２０２と、２つのダイオード接続トランジスタ１０３，１０５とを具備して構成されたものとなっている。
すなわち、上段抵抗器２０１と下段抵抗器２０２が直列接続され、上段抵抗器２０１の一端がバイアス電源端子１４に接続される点は、図４に示された構成例と同様であるが、下段抵抗器２０２と接地との間には、ダイオード接続トランジスタ１０５が設けられたものとなっている。
ダイオード接続トランジスタ１０５は、ゲート及びドレインが相互に接続されて、その接続点が下段抵抗器２０２に接続される一方、ソースが接地された構成となっている。
すなわち、上段抵抗器２０１と下段抵抗器２０２が直列接続され、上段抵抗器２０１の一端がバイアス電源端子１４に接続される点は、図４に示された構成例と同様であるが、下段抵抗器２０２と接地との間には、ダイオード接続トランジスタ１０５が設けられたものとなっている。
ダイオード接続トランジスタ１０５は、ゲート及びドレインが相互に接続されて、その接続点が下段抵抗器２０２に接続される一方、ソースが接地された構成となっている。
【0050】
上段抵抗器２０１と並列接続されたダイオード接続トランジスタ１０３は、プロセスばらつきによってピンチオフ電圧にばらつきが生ずるが、それによって、上段アンプトランジスタ１０２のゲート電圧も同様にばらつきを生じてしまう。
この構成例の場合、上段抵抗器２０１側のダイオード接続トランジスタ１０３のピンチオフ電圧のばらつきと、下段抵抗器２０１側のダイオード接続トランジスタ１０５のピンチオフ電圧のばらつきが連動する結果、下段抵抗器２０２側のダイオード接続トランジスタ１０５が無い場合に比して、上段アンプトランジスタ１０２のゲート電圧が安定して供給されることとなる。
この構成例の場合、上段抵抗器２０１側のダイオード接続トランジスタ１０３のピンチオフ電圧のばらつきと、下段抵抗器２０１側のダイオード接続トランジスタ１０５のピンチオフ電圧のばらつきが連動する結果、下段抵抗器２０２側のダイオード接続トランジスタ１０５が無い場合に比して、上段アンプトランジスタ１０２のゲート電圧が安定して供給されることとなる。
【0051】
次に、本発明の実施の形態における高周波増幅器の第６の具体回路構成例について、図９を参照しつつ説明する。
なお、図１、図４に示された回路構成例における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第６の具体回路構成例は、図４に示された構成の下段ゲートバイアス回路５０１Ａに代えて、次述する構成を有してなる下段ゲートバイアス回路５０１Ｂが用いられている。
なお、図１、図４に示された回路構成例における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第６の具体回路構成例は、図４に示された構成の下段ゲートバイアス回路５０１Ａに代えて、次述する構成を有してなる下段ゲートバイアス回路５０１Ｂが用いられている。
【0052】
さらに、バイアス電源端子１４と、下段ゲートバイアス回路５０１Ｂと上段ゲートバイアス回路５０２の各々との間に、バッファトランジスタ１０７が挿入されると共に、バッファトランジスタ１０７の動作制御のためのロジック回路５０４が設けられた構成となっており、残余の部分は、図４に示された第１の具体回路構成例と基本的に同一の構成を有してなるものである。
【0053】
まず、下段ゲートバイアス回路５０１Ｂは、カレントミラーを用いて構成されたものとなっており、図９におけるカレントミラーの構成は、例えば、特許第６５０２６２３号公報に開示されたものと基本的に同一のものである。
すなわち、下段ゲートバイアス回路５０１Ｂは、ミラートランジスタ１０６、ミラー抵抗器２０４、ゲート抵抗器２０５、ドレイン・ゲート抵抗器２０７、及び、シャント抵抗器２０８を有して構成されている。
すなわち、下段ゲートバイアス回路５０１Ｂは、ミラートランジスタ１０６、ミラー抵抗器２０４、ゲート抵抗器２０５、ドレイン・ゲート抵抗器２０７、及び、シャント抵抗器２０８を有して構成されている。
【0054】
ミラー抵抗器２０４の一端は、バッファトランジスタ１０７のソースに接続され、バッファトランジスタ１０７のドレインは、バイアス電源端子１４に接続されている。
【0055】
また、ミラー抵抗器２０４の他端は、ミラートランジスタ１０６のドレインに接続されており、このドレインは、ドレイン・ゲート抵抗器２０７及びゲート抵抗器２０５を介してミラートランジスタ１０６のゲートと接続されている。なお、ドレイン・ゲート抵抗器２０７とゲート抵抗器２０５との相互の接続点は、下段アンプトランジスタ１０１のゲートに接続されている。
そして、ミラートランジスタ１０６のゲートは、シャント抵抗器２０８を介して接地されると共に、ミラートランジスタ１０６のソースは直接接地されている。
かかる構成のカレントミラーを用いることで、動作電流ＩＤＤのプロセスばらつきの低減が可能となる。
そして、ミラートランジスタ１０６のゲートは、シャント抵抗器２０８を介して接地されると共に、ミラートランジスタ１０６のソースは直接接地されている。
かかる構成のカレントミラーを用いることで、動作電流ＩＤＤのプロセスばらつきの低減が可能となる。
【0056】
また、バッファトランジスタ１０７のゲートには、ロジック回路５０４が接続されている。このロジック回路５０４は、バッファトランジスタ１０７をオン・オフ動作させるに必要なゲート電圧を生成、出力するもので、この種の良く知られている従来回路と同様の構成を有してなるものである。
このようにロジック回路５０４を用いてバッファトランジスタ１０７の導通・非導通を制御することでＬＮＡにシャットダウン機能を付加することが可能となり、より実用的なＬＮＡを提供することができる。
このようにロジック回路５０４を用いてバッファトランジスタ１０７の導通・非導通を制御することでＬＮＡにシャットダウン機能を付加することが可能となり、より実用的なＬＮＡを提供することができる。
【産業上の利用可能性】
【0057】
高利得、高線形を確保しつつ、３次相互変調ひずみの確実な低減が所望される高周波増幅器に適用できる。
【符号の説明】
【0058】
１０１…下段アンプトランジスタ
１０２…上段アンプトランジスタ
１０３…ダイオード接続トランジスタ
１０４…ダイオード接続トランジスタ
２０６…バイアス分配抵抗器
５０１，５０１Ａ，５０１Ｂ…下段ゲートバイアス回路
５０２，５０２Ａ，５０２Ｂ…上段ゲートバイアス回路
１０２…上段アンプトランジスタ
１０３…ダイオード接続トランジスタ
１０４…ダイオード接続トランジスタ
２０６…バイアス分配抵抗器
５０１，５０１Ａ，５０１Ｂ…下段ゲートバイアス回路
５０２，５０２Ａ，５０２Ｂ…上段ゲートバイアス回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】