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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023060653
(43)【公開日】2023-04-28
(54)【発明の名称】Ｄ級増幅回路
(51)【国際特許分類】
H03F 3/217 20060101AFI20230421BHJP
H03F 3/68 20060101ALI20230421BHJP
【ＦＩ】
H03F3/217 130
H03F3/68 210
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2021170369
(22)【出願日】2021-10-18
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】遠藤 康之
【テーマコード（参考）】
5J500
【Ｆターム（参考）】
5J500AA02
5J500AA23
5J500AA27
5J500AA41
5J500AA66
5J500AC36
5J500AC54
5J500AC73
5J500AC95
5J500AF12
5J500AF14
5J500AF15
5J500AF18
5J500AH02
5J500AH10
5J500AH17
5J500AH25
5J500AH33
5J500AK02
5J500AK05
5J500AK10
5J500AK15
5J500AK28
5J500AK33
5J500AK35
5J500AK42
5J500AK47
5J500AK53
5J500AK62
5J500AM19
5J500AM20
5J500AM21
5J500AS05
5J500AT01
5J500AT03
5J500AT06
5J500WU01
5J500WU09
(57)【要約】
【課題】容量性負荷駆動アプリケーションにおいて、実装面積を抑制し、かつ、消費電力を低減すること。
【解決手段】実施形態に係るＤ級増幅回路は、ＰＷＭ変調回路と、第１の出力ドライバ及び第２の出力ドライバとを備える。ＰＷＭ変調回路は、Ｎ値（Ｎは３以上の奇数）の出力論理を有する。第１の出力ドライバ及び第２の出力ドライバは、ＰＷＭ変調回路の出力論理に応じた（Ｎ－１）／２＋１段階の出力電圧レベルをそれぞれ有する。第１の出力ドライバ及び第２の出力ドライバの出力電圧レベルが等しい場合、第１の出力ドライバ及び第２の出力ドライバによる出力抵抗は、それぞれ第１の出力抵抗である。第１の出力ドライバ及び第２の出力ドライバの出力電圧レベルが異なる場合、第１の出力ドライバ及び第２の出力ドライバの少なくとも一方による出力抵抗は、第１の出力抵抗より大きい第２の出力抵抗である。
【選択図】図１
【解決手段】実施形態に係るＤ級増幅回路は、ＰＷＭ変調回路と、第１の出力ドライバ及び第２の出力ドライバとを備える。ＰＷＭ変調回路は、Ｎ値（Ｎは３以上の奇数）の出力論理を有する。第１の出力ドライバ及び第２の出力ドライバは、ＰＷＭ変調回路の出力論理に応じた（Ｎ－１）／２＋１段階の出力電圧レベルをそれぞれ有する。第１の出力ドライバ及び第２の出力ドライバの出力電圧レベルが等しい場合、第１の出力ドライバ及び第２の出力ドライバによる出力抵抗は、それぞれ第１の出力抵抗である。第１の出力ドライバ及び第２の出力ドライバの出力電圧レベルが異なる場合、第１の出力ドライバ及び第２の出力ドライバの少なくとも一方による出力抵抗は、第１の出力抵抗より大きい第２の出力抵抗である。
【選択図】図１
【特許請求の範囲】
【請求項1】
Ｎ値（Ｎは３以上の奇数）の出力論理を有するＰＷＭ変調回路と、
前記ＰＷＭ変調回路の出力論理に応じた（Ｎ－１）／２＋１段階の出力電圧レベルをそれぞれ有する、第１の出力ドライバ及び第２の出力ドライバと
を備え、
前記第１の出力ドライバ及び前記第２の出力ドライバの出力電圧レベルが等しい場合、前記第１の出力ドライバ及び前記第２の出力ドライバによる出力抵抗は、それぞれ第１の出力抵抗であり、
前記第１の出力ドライバ及び前記第２の出力ドライバの出力電圧レベルが異なる場合、前記第１の出力ドライバ及び前記第２の出力ドライバの少なくとも一方による出力抵抗は、前記第１の出力抵抗より大きい第２の出力抵抗である、
Ｄ級増幅回路。
前記ＰＷＭ変調回路の出力論理に応じた（Ｎ－１）／２＋１段階の出力電圧レベルをそれぞれ有する、第１の出力ドライバ及び第２の出力ドライバと
を備え、
前記第１の出力ドライバ及び前記第２の出力ドライバの出力電圧レベルが等しい場合、前記第１の出力ドライバ及び前記第２の出力ドライバによる出力抵抗は、それぞれ第１の出力抵抗であり、
前記第１の出力ドライバ及び前記第２の出力ドライバの出力電圧レベルが異なる場合、前記第１の出力ドライバ及び前記第２の出力ドライバの少なくとも一方による出力抵抗は、前記第１の出力抵抗より大きい第２の出力抵抗である、
Ｄ級増幅回路。
【請求項2】
前記第１の出力ドライバ及び前記第２の出力ドライバの少なくとも一方の前記第２の出力抵抗とする出力ドライバにおけるジャンクション温度の変化に応じて、前記第２の出力抵抗が一定に保たれるように前記出力ドライバによる出力抵抗を制御する出力抵抗制御回路をさらに備える、請求項１に記載のＤ級増幅回路。
【請求項3】
前記第１の出力ドライバ及び前記第２の出力ドライバの出力電圧レベルが異なるパルス数をカウントし、前記パルス数が予め定められたカウント数に達するまでは、前記第１の出力ドライバ及び前記第２の出力ドライバによる出力抵抗を、それぞれ第１の出力抵抗とし、パルス数が予め定められたカウント数に達したとき、前記第１の出力ドライバ及び前記第２の出力ドライバによる出力抵抗を、それぞれ前記第２の出力抵抗とする論理回路構成をさらに備える、請求項１又は請求項２に記載のＤ級増幅回路。
【請求項4】
前記第１の出力ドライバ及び前記第２の出力ドライバからの出力電流を検出する負荷電流検出回路をさらに備え、
前記出力電流が予め定められた期間、予め定められたしきい値以下であるとき、前記第１の出力ドライバ及び前記第２の出力ドライバの出力電圧レベルによらず、前記第１の出力ドライバ及び前記第２の出力ドライバによる出力抵抗は、前記第２の出力抵抗である、
請求項１から請求項３のうちのいずれか一項に記載のＤ級増幅回路。
前記出力電流が予め定められた期間、予め定められたしきい値以下であるとき、前記第１の出力ドライバ及び前記第２の出力ドライバの出力電圧レベルによらず、前記第１の出力ドライバ及び前記第２の出力ドライバによる出力抵抗は、前記第２の出力抵抗である、
請求項１から請求項３のうちのいずれか一項に記載のＤ級増幅回路。
【請求項5】
前記第１の出力ドライバ及び前記第２の出力ドライバの出力電圧レベルが等しくなってからの経過時間を計測し、前記経過時間が予め定められた時間に達するまでは、前記第１の出力ドライバ及び前記第２の出力ドライバによる出力抵抗を、それぞれ第１の出力抵抗とし、前記経過時間が予め定められた時間に達したとき、前記第１の出力ドライバ及び前記第２の出力ドライバによる出力抵抗を、それぞれ前記第２の出力抵抗とする論理回路構成をさらに備える、請求項１から請求項４のうちのいずれか一項に記載のＤ級増幅回路。
【請求項6】
スイッチング動作開始時から予め定められた時間が経過するまで、前記第１の出力ドライバ及び前記第２の出力ドライバの出力電圧レベルによらず、前記第１の出力ドライバ及び前記第２の出力ドライバによる出力抵抗を、前記第２の出力抵抗とする論理回路構成をさらに備える、請求項１から請求項５のうちのいずれか一項に記載のＤ級増幅回路。
【請求項7】
前記第１の出力ドライバ及び前記第２の出力ドライバの出力電圧レベルが等しい場合、前記第１の出力ドライバ及び前記第２の出力ドライバの出力電圧レベルは、それぞれ最低電圧レベルである、請求項１に記載のＤ級増幅回路。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書の実施形態は、Ｄ級増幅回路に関する。
【背景技術】
【0002】
近年、オーディオアンプなどの増幅回路においては、環境への負荷を低減する観点から、電力効率が高いことが好ましい。例えばＤ級増幅回路は、他の増幅回路に比べて損失が小さく、高効率であることが知られている。
【0003】
例えば、誘導性のダイナミックスピーカやアクチュエータに代えて、圧電スピーカや圧電アクチュエータなどの容量性負荷を用いて低消費電力化を図るＤ級増幅回路の容量性負荷駆動アプリケーションがある。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許第６，６１４，２９７号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、大容量の容量性負荷を搭載する容量性負荷駆動アプリケーションにおいては、印加電圧及び入力周波数が大きい場合、出力側のＬＣフィルタの共振を抑えるために定格電流及び許容損失の大きな部品を搭載する必要があり、実装面積が大きくなるという問題があった。また、当該部品による電力消費に起因して消費電力の低減が困難であるという問題があった。
【0006】
本発明の目的は、上記に鑑みてなされたものであって、容量性負荷駆動アプリケーションにおいて、実装面積を抑制し、かつ、消費電力を低減することである。
【課題を解決するための手段】
【0007】
上述した課題を解決し、目的を達成するために、実施形態に係るＤ級増幅回路は、ＰＷＭ変調回路と、第１の出力ドライバ及び第２の出力ドライバとを備える。前記ＰＷＭ変調回路は、Ｎ値（Ｎは３以上の奇数）の出力論理を有する。前記第１の出力ドライバ及び前記第２の出力ドライバは、前記ＰＷＭ変調回路の出力論理に応じた（Ｎ－１）／２＋１段階の出力電圧レベルをそれぞれ有する。前記第１の出力ドライバ及び前記第２の出力ドライバの出力電圧レベルが等しい場合、前記第１の出力ドライバ及び前記第２の出力ドライバによる出力抵抗は、それぞれ第１の出力抵抗である。前記第１の出力ドライバ及び前記第２の出力ドライバの出力電圧レベルが異なる場合、前記第１の出力ドライバ及び前記第２の出力ドライバの少なくとも一方による出力抵抗は、前記第１の出力抵抗より大きい第２の出力抵抗である。
【発明の効果】
【0008】
本発明によれば、容量性負荷駆動アプリケーションにおいて、実装面積を抑制し、かつ、消費電力を低減することができる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
以下、図面を参照しながら、Ｄ級増幅回路の実施形態について詳細に説明する。以下の実施形態では、同一の参照符号を付した部分は同様の動作を行うものとして、重複する説明は適宜省略する。なお、以下の実施形態において、「接続」とは、「電気的な接続」を意味するものとする。
【0011】
（第１の実施形態）
図１は、第１の実施形態に係るＤ級増幅回路１０１の構成の一例を示す図である。
図１は、第１の実施形態に係るＤ級増幅回路１０１の構成の一例を示す図である。
【0012】
Ｄ級増幅回路１０１の入力端子ＩＮは、図１に示すように、入力信号源Ｖ１０１を介して、グラウンド電位に接続される。入力端子ＩＮには、例えばオーディオ信号など、入力信号源Ｖ１０１からの入力信号が入力される。
【0013】
Ｄ級増幅回路１０１の出力端子ＯＵＴＰ，ＯＵＴＮには、図１に示すように、ＬＣフィルタが接続される。ＬＣフィルタは、出力端子ＯＵＴＰ，ＯＵＴＮから出力される信号をフィルタリングしてアナログ信号に平滑するように構成される。具体的には、ＬＣフィルタは、インダクタＬ１０１Ｐ及び容量性負荷ＣＬＯＡＤを有する。容量性負荷ＣＬＯＡＤは、一端がインダクタＬ１０１Ｐを介して正側の出力端子ＯＵＴＰに接続され、他の一端が負側の出力端子ＯＵＴＮに接続される。
【0014】
Ｄ級増幅回路１０１は、外部電源（図示しない）からの電源電圧を用いて入力信号源Ｖ１０１からの入力信号を増幅し、増幅されたパルス信号を出力端子ＯＵＴＰ，ＯＵＴＮから出力するように構成される。なお、以下の説明では、外部電源（図示しない）に接続されるプラス側の電源端子の電位をＶＤＤと記載する場合もある。同様に、マイナス側の電源端子の電位をＶＳＳ又はグラウンドと記載する場合もある。
【0015】
Ｄ級増幅回路１０１は、図１に示すように、３値ＰＷＭ変調回路Ｘ１０２、ＸＯＲゲートＸ１０５、インバータＸ１０３，Ｘ１０４，Ｘ１０６、ＯＲゲートＸ１０７，Ｘ１０９、ＡＮＤゲートＸ１０８，Ｘ１１０、ＰＭＯＳトランジスタＭ１０１，Ｍ１０３，Ｍ１０５，Ｍ１０７及びＮＭＯＳトランジスタＭ１０２，Ｍ１０４，Ｍ１０６，Ｍ１０８を有する。ここで、ＸＯＲゲートＸ１０５、インバータＸ１０３，Ｘ１０６、ＯＲゲートＸ１０７、ＡＮＤゲートＸ１０８、ＰＭＯＳトランジスタＭ１０１，Ｍ１０３及びＮＭＯＳトランジスタＭ１０２，Ｍ１０４は、第１の出力ドライバの一例である。また、ＸＯＲゲートＸ１０５、インバータＸ１０４，Ｘ１０６、ＯＲゲートＸ１０９、ＡＮＤゲートＸ１１０、ＰＭＯＳトランジスタＭ１０５，Ｍ１０７及びＮＭＯＳトランジスタＭ１０６，Ｍ１０８は、第２の出力ドライバの一例である。
【0016】
３値ＰＷＭ変調回路Ｘ１０２の入力端は、入力端子ＩＮに接続される。３値ＰＷＭ変調回路Ｘ１０２は、３値の出力論理を有するＰＷＭ変調回路である。３値ＰＷＭ変調回路Ｘ１０２は、入力信号源Ｖ１０１からの入力信号に応じて、当該入力信号の振幅に応じたパルス幅のＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）信号を出力する。本実施形態では、プラス側の出力端から出力されるＰＷＭ信号とマイナス側の出力端から出力されるＰＷＭ信号とを、それぞれ、出力信号ＰＷＭＰ，ＰＷＭＮとする。
【0017】
ＸＯＲゲートＸ１０５の一対の入力端は、３値ＰＷＭ変調回路Ｘ１０２の一対の出力端にそれぞれ接続される。
【0018】
インバータＸ１０３の入力端は、３値ＰＷＭ変調回路Ｘ１０２のハイサイド側の出力端に接続される。インバータＸ１０４の入力端は、３値ＰＷＭ変調回路Ｘ１０２のローサイド側の出力端に接続される。インバータＸ１０６の入力端は、ＸＯＲゲートＸ１０５の出力端に接続される。
【0019】
ＯＲゲートＸ１０７の一対の入力端は、ＸＯＲゲートＸ１０５の出力端とインバータＸ１０３の出力端とに接続される。ＯＲゲートＸ１０９の一対の入力端は、ＸＯＲゲートＸ１０５の出力端とインバータＸ１０４の出力端とに接続される。
【0020】
ＡＮＤゲートＸ１０８の一対の入力端は、インバータＸ１０３，Ｘ１０６の各出力端に接続される。ＡＮＤゲートＸ１１０の一対の入力端は、インバータＸ１０４，Ｘ１０６の各出力端に接続される。
【0021】
ＰＭＯＳトランジスタＭ１０１及びＮＭＯＳトランジスタＭ１０２は、それぞれハイサイド側のパワートランジスタである。ＰＭＯＳトランジスタＭ１０１及びＮＭＯＳトランジスタＭ１０２の各ゲートは、インバータＸ１０３の出力端（Ｎ１０１）に接続される。ＰＭＯＳトランジスタＭ１０１のソースは、外部電源（図示しない）のプラス側の電源端子に接続される。ＮＭＯＳトランジスタＭ１０２のソースは、外部電源（図示しない）のマイナス側の電源端子に接続される。ＰＭＯＳトランジスタＭ１０１及びＮＭＯＳトランジスタＭ１０２の各ドレインの接続点は、プラス側の出力端子ＯＵＴＰに接続される。
【0022】
ＰＭＯＳトランジスタＭ１０５及びＮＭＯＳトランジスタＭ１０６は、それぞれローサイド側のパワートランジスタである。ＰＭＯＳトランジスタＭ１０５及びＮＭＯＳトランジスタＭ１０６の各ゲートは、インバータＸ１０４の出力端（Ｎ１０４）に接続される。ＰＭＯＳトランジスタＭ１０５のソースは、外部電源（図示しない）のプラス側の電源端子に接続される。ＮＭＯＳトランジスタＭ１０６のソースは、外部電源（図示しない）のマイナス側の電源端子に接続される。ＰＭＯＳトランジスタＭ１０５及びＮＭＯＳトランジスタＭ１０６の各ドレインの接続点は、マイナス側の出力端子ＯＵＴＮに接続される。
【0023】
ＰＭＯＳトランジスタＭ１０３は、ソースが外部電源（図示しない）のプラス側の電源端子に接続され、ゲートがＯＲゲートＸ１０７の出力端（Ｎ１０２）に接続される。ＮＭＯＳトランジスタＭ１０４は、ソースが外部電源（図示しない）のマイナス側の電源端子に接続されゲートがＡＮＤゲートＸ１０８の出力端（Ｎ１０３）に接続される。ＰＭＯＳトランジスタＭ１０３及びＮＭＯＳトランジスタＭ１０４の各ドレインの接続点は、プラス側の出力端子ＯＵＴＰに接続される。
【0024】
ＰＭＯＳトランジスタＭ１０７は、ソースが外部電源（図示しない）のプラス側の電源端子に接続され、ゲートがＯＲゲートＸ１０９の出力端（Ｎ１０５）に接続される。ＮＭＯＳトランジスタＭ１０８は、ソースが外部電源（図示しない）のマイナス側の電源端子に接続されゲートがＡＮＤゲートＸ１１０の出力端（Ｎ１０６）に接続される。ＰＭＯＳトランジスタＭ１０７及びＮＭＯＳトランジスタＭ１０８の各ドレインの接続点は、マイナス側の出力端子ＯＵＴＮに接続される。
【0025】
ＰＭＯＳトランジスタＭ１０１，Ｍ１０５及びＮＭＯＳトランジスタＭ１０２，Ｍ１０６は、それぞれ高オン抵抗に設定されている。
【0026】
【0027】
３値ＰＷＭ変調回路Ｘ１０２は、入力端子ＩＮからの入力信号に応じて、プラス側の出力信号ＰＷＭＰと、マイナス側の出力信号ＰＷＭＮとを出力する。
【0028】
インバータＸ１０３は、プラス側の出力信号ＰＷＭＰの論理反転信号（Ｎ１０１）を出力し、ハイサイド側のパワートランジスタであるＰＭＯＳトランジスタＭ１０１及びＮＭＯＳトランジスタＭ１０２の各ゲートを駆動する。
【0029】
ＯＲゲートＸ１０７は、３値ＰＷＭ変調回路Ｘ１０２からの各出力信号ＰＷＭＰ，ＰＷＭＮの排他的論理和信号と、インバータＸ１０３からのプラス側の出力信号ＰＷＭＰの論理反転信号（Ｎ１０１）との論理和信号（Ｎ１０２）を出力し、ＰＭＯＳトランジスタＭ１０３のゲートを駆動する。
【0030】
ＡＮＤゲートＸ１０８は、インバータＸ１０６からの出力信号ＰＷＭＰ，ＰＷＭＮの排他的論理和信号の論理反転信号と、インバータＸ１０３からのプラス側の出力信号ＰＷＭＰの論理反転信号（Ｎ１０１）との論理積信号（Ｎ１０３）を出力し、ＮＭＯＳトランジスタＭ１０４のゲートを駆動する。
【0031】
インバータＸ１０４は、マイナス側の出力信号ＰＷＭＮの論理反転信号（Ｎ１０４）を出力し、ローサイド側のパワートランジスタであるＰＭＯＳトランジスタＭ１０５及びＮＭＯＳトランジスタＭ１０６の各ゲートを駆動する。
【0032】
ＯＲゲートＸ１０９は、３値ＰＷＭ変調回路Ｘ１０２からの各出力信号ＰＷＭＰ，ＰＷＭＮの排他的論理和信号と、インバータＸ１０４からのマイナス側の出力信号ＰＷＭＰの論理反転信号（Ｎ１０４）との論理和信号（Ｎ１０５）を出力し、ＰＭＯＳトランジスタＭ１０７のゲートを駆動する。
【0033】
ＡＮＤゲートＸ１１０は、インバータＸ１０６からの出力信号ＰＷＭＰ，ＰＷＭＮの排他的論理和信号の論理反転信号と、インバータＸ１０４からのマイナス側の出力信号ＰＷＭＰの論理反転信号（Ｎ１０４）との論理積信号（Ｎ１０６）を出力し、ＮＭＯＳトランジスタＭ１０８のゲートを駆動する。
【0034】
プラス側の出力端子ＯＵＴＰは、ＰＭＯＳトランジスタＭ１０１及びＮＭＯＳトランジスタＭ１０２の接続点の電位と、ＰＭＯＳトランジスタＭ１０３及びＮＭＯＳトランジスタＭ１０４の接続点の電位とに応じて、２値の出力電圧レベルを出力する。
【0035】
マイナス側の出力端子ＯＵＴＮは、ＰＭＯＳトランジスタＭ１０５及びＮＭＯＳトランジスタＭ１０６の接続点の電位と、ＰＭＯＳトランジスタＭ１０７及びＮＭＯＳトランジスタＭ１０８の接続点の電位とに応じて、２値の出力電圧レベルを出力する。
【0036】
Ｄ級増幅回路１０１の出力端子ＯＵＴＰ，ＯＵＴＮからの出力信号は、インダクタＬ１０１Ｐを介し、容量性負荷ＣＬＯＡＤをＢＴＬ（Ｂｒｉｄｇｅｄ ＴｒａｎｓＬｅｓｓ）で駆動する。
【0037】
一般に、オーディオアンプなどの増幅回路においては、環境への負荷を低減する観点から、電力効率が高いことが好ましい。例えばＤ級増幅回路は、他の増幅回路に比べて損失が小さく、高効率であることが知られている。
【0038】
例えば、誘導性のダイナミックスピーカやアクチュエータに代えて、圧電スピーカや圧電アクチュエータなどの容量性負荷を用いて低消費電力化を図るＤ級増幅回路の容量性負荷駆動アプリケーションがある。ここで、容量性負荷駆動アプリケーションの一例として、一般的なＤ級増幅回路１２０１について、図３～図５を参照しつつ説明する。ここでは、図１のＤ級増幅回路１０１との相違点を主に説明する。図３は、実施形態に係るＤ級増幅回路１０１とは異なり、３値ＰＷＭ変調回路Ｘ１２０２からの出力信号ＰＷＭＰ，ＰＷＭＮの出力論理に応じてオン抵抗状態が変化しない、一般的なＤ級増幅回路１２０１の構成の一例を示す図である。図４は、図３のＤ級増幅回路１２０１の各部の動作波形の一例を示す図である。図５は、図３のＤ級増幅回路１２０１のＬＣフィルタの周波数特性の一例を示す図である。
【0039】
図３のＤ級増幅回路１２０１は、図１の実施形態に係るＤ級増幅回路１０１と同様に、３値ＰＷＭ変調回路Ｘ１２０２、インバータＸ１２０３，Ｘ１２０４、ＰＭＯＳトランジスタＭ１２０１，Ｍ１２０３及びＮＭＯＳトランジスタＭ１２０２，Ｍ１２０４を有する。
【0040】
ここで、図３の３値ＰＷＭ変調回路Ｘ１２０２は、図１の３値ＰＷＭ変調回路Ｘ１０２に相当する。図３のインバータＸ１２０３，Ｘ１２０４は、それぞれ、図１のインバータＸ１０３，Ｘ１０４に相当する。図３のＰＭＯＳトランジスタＭ１２０１，Ｍ１２０３は、それぞれ、図１のＰＭＯＳトランジスタＭ１０１，Ｍ１０５に相当する。図３のＮＭＯＳトランジスタＭ１２０２，Ｍ１２０４は、それぞれ、図１のＮＭＯＳトランジスタＭ１０２，Ｍ１０６に相当する。
【0041】
ただし、図３のＤ級増幅回路１２０１において、ＰＭＯＳトランジスタＭ１２０１，Ｍ１２０３及びＮＭＯＳトランジスタＭ１２０２，Ｍ１２０４は、図１の実施形態に係るＤ級増幅回路１０１とは異なり、それぞれ低オン抵抗に設定されている。一例として、図３のＰＭＯＳトランジスタＭ１２０１のオン抵抗は、図１のＰＭＯＳトランジスタＭ１０１，Ｍ１０３が共にオン状態であるときのオン抵抗に相当する。また、図３のＮＭＯＳトランジスタＭ１２０２のオン抵抗は、図１のＮＭＯＳトランジスタＭ１０２，Ｍ１０４が共にオン状態であるときのオン抵抗に相当する。また、図３のＰＭＯＳトランジスタＭ１２０３のオン抵抗は、図１のＰＭＯＳトランジスタＭ１０５，Ｍ１０７が共にオン状態であるときのオン抵抗に相当する。また、図３のＮＭＯＳトランジスタＭ１２０４のオン抵抗は、図１のＮＭＯＳトランジスタＭ１０６，Ｍ１０８が共にオン状態であるときのオン抵抗に相当する。つまり、図１の実施形態に係るＤ級増幅回路１０１におけるパワートランジスタであるＰＭＯＳトランジスタＭ１０１，Ｍ１０３あるいはＮＭＯＳトランジスタＭ１０２，Ｍ１０４が共にオン状態かオフ状態かの制御のみであるため、第１の出力ドライバの出力抵抗（オン抵抗状態）は変化しない。同様に、パワートランジスタであるＰＭＯＳトランジスタＭ１０５，Ｍ１０７あるいはＮＭＯＳトランジスタＭ１０６，Ｍ１０８が共にオン状態かオフ状態かの制御のみであるため、第２の出力ドライバの出力抵抗（オン抵抗状態）は変化しない。
【0042】
図３のＤ級増幅回路１２０１の出力端子ＯＵＴＰ，ＯＵＴＮには、図３に示すように、ＬＣフィルタが接続される。ＬＣフィルタは、出力端子ＯＵＴＰ，ＯＵＴＮから出力される信号をフィルタリングしてアナログ信号に平滑するように構成される。具体的には、ＬＣフィルタは、インダクタＬ１２０１，Ｌ１２０２及び容量性負荷ＣＬＯＡＤを有する。容量性負荷ＣＬＯＡＤは、一端がインダクタＬ１２０１を介して正側の出力端子ＯＵＴＰに接続され、他の一端がインダクタＬ１２０２を介して負側の出力端子ＯＵＴＮに接続される。
【0043】
【0044】
図３のＤ級増幅回路１２０１において、ＰＭＯＳトランジスタＭ１２０１及びＮＭＯＳトランジスタＭ１２０２の各ゲートは、インバータＸ１２０３の出力端（図４のＮ１２０１）に接続される。インバータＸ１２０３の入力端は、３値ＰＷＭ変調回路Ｘ１２０２のプラス側の出力端に接続される。また、ＰＭＯＳトランジスタＭ１２０３及びＮＭＯＳトランジスタＭ１２０４の各ゲートは、インバータＸ１２０４の出力端（図４のＮ１２０２）に接続される。インバータＸ１２０４の入力端は、３値ＰＷＭ変調回路Ｘ１２０２のマイナス側の出力端に接続される。ＰＭＯＳトランジスタＭ１２０１，Ｍ１２０３の各ソースは、外部電源（図示しない）のプラス側の電源端子に接続される。ＮＭＯＳトランジスタＭ１２０２，Ｍ１２０４の各ソースは、外部電源（図示しない）のマイナス側の電源端子に接続される。ＰＭＯＳトランジスタＭ１２０１及びＮＭＯＳトランジスタＭ１２０２の各ドレインの接続点は、プラス側の出力端子ＯＵＴＰに接続される。また、ＰＭＯＳトランジスタＭ１２０３及びＮＭＯＳトランジスタＭ１２０４の各ドレインの接続点は、マイナス側の出力端子ＯＵＴＮに接続される。
【0045】
図３のＤ級増幅回路１２０１において、３値ＰＷＭ変調回路Ｘ１２０２は、入力端子ＩＮからの入力信号に応じて、プラス側の出力信号ＰＷＭＰと、マイナス側の出力信号ＰＷＭＮとを出力する。インバータＸ１２０３は、プラス側の出力信号ＰＷＭＰの論理反転信号（図４のＮ１２０１）を出力し、ハイサイド側のパワートランジスタであるＰＭＯＳトランジスタＭ１２０１及びＮＭＯＳトランジスタＭ１２０２の各ゲートを駆動する。インバータＸ１２０４は、マイナス側の出力信号ＰＷＭＮの論理反転信号（図４のＮ１２０２）を出力し、ローサイド側のパワートランジスタであるＰＭＯＳトランジスタＭ１２０３及びＮＭＯＳトランジスタＭ１２０４の各ゲートを駆動する。
【0046】
出力端子ＯＵＴＰ，ＯＵＴＮからの出力信号は、インダクタＬ１２０１，Ｌ１２０２及び外付け抵抗Ｒ１２０１，Ｒ１２０２を介し、容量性負荷ＣＬＯＡＤをＢＴＬで駆動する。このとき、出力端子ＯＵＴＰ，ＯＵＴＮからの出力信号が矩形波であるため、直接容量性負荷ＣＬＯＡＤを駆動すると大きな電流が流れる。このため、図３のＤ級増幅回路１２０１は、インダクタＬ１２０１，Ｌ１２０２及び容量性負荷ＣＬＯＡＤを含むＬＣフィルタにより高調波成分を除去するように構成されている。また、ＬＣフィルタでは、図５に示すように、ＬＣ共振周波数にて共振ピークが生じる。このため、図３のＤ級増幅回路１２０１は、ＬＣフィルタに直列に外付け抵抗Ｒ１２０１，Ｒ１２０２を接続することにより、共振ピークのＱ値を低減するように構成されている。ここで、外付けのインダクタＬ１２０１，Ｌ１２０２のインダクタンスをＬ、容量性負荷ＣＬＯＡＤの負荷容量をＣ、外付け抵抗の抵抗値をＲＯＵＴ、パワートランジスタであるＰＭＯＳトランジスタＭ１２０１，Ｍ１２０３及びＮＭＯＳトランジスタＭ１２０２，Ｍ１２０４の各オン抵抗をＲＯＮとしたとき、ＢＴＬ出力における共振周波数のＱ値は以下の式で表される。
【0047】
【数1】
【0048】
ＰＭＯＳトランジスタＭ１２０１，Ｍ１２０３及びＮＭＯＳトランジスタＭ１２０２，Ｍ１２０４の各オン抵抗をＲＯＮは、上述したように十分に小さい値であるため、Ｑ値の調整においては、ＲＯＵＴの値が支配的である。また、外部電源の電源電圧をＶＳＵＰとし、角周波数をωとしたとき、出力電圧のピーク値が電源電圧と等しくなるときの容量性負荷駆動時の消費電力ＰＳＵＰは、以下の式で表すことができる。
【0049】
【数2】
【0050】
しかしながら、大容量の容量性負荷を搭載する容量性負荷駆動アプリケーションにおいては、印加電圧及び入力周波数が大きい場合、出力側のＬＣフィルタの共振を抑えるために定格電流及び許容損失の大きな部品を搭載する必要があり、実装面積が大きくなるという問題があった。例えば、上記のＤ級増幅回路１２０１においては、外付け抵抗Ｒ１２０１，Ｒ１２０２が搭載されている。また、外付け抵抗Ｒ１２０１，Ｒ１２０２による電力消費など、出力側のＬＣフィルタの共振を抑えるための部品による電力消費に起因して消費電力の低減が困難であるという問題があった。
【0051】
そこで、本実施形態に係るＤ級増幅回路１０１は、Ｄ級増幅回路１０１の出力端子ＯＵＴＰ，ＯＵＴＮからの出力抵抗を、３値ＰＷＭ変調回路Ｘ１０２からの各出力信号ＰＷＭＰ，ＰＷＭＮの論理に応じて、高オン抵抗状態ＨＳ（第２の出力抵抗）と低オン抵抗状態ＬＳ（第１の出力抵抗）との間で遷移させるように構成されている。
【0052】
例えば、３値ＰＷＭ変調回路Ｘ１０２からの各出力信号ＰＷＭＰ，ＰＷＭＮの論理が異なる場合、ＸＯＲゲートＸ１０５の出力信号は、「Ｈ」になる。このため、インバータＸ１０３（Ｎ１０１），Ｘ１０４（Ｎ１０４）からの出力信号「Ｈ」（「Ｌ」）によらず、ＯＲゲートＸ１０７（Ｎ１０２），Ｘ１０９（Ｎ１０５）がそれぞれ「Ｈ」を出力する。また、インバータＸ１０６の出力信号が「Ｌ」であるから、インバータＸ１０３（Ｎ１０１），Ｘ１０４（Ｎ１０４）からの出力信号「Ｈ」（「Ｌ」）によらず、ＡＮＤゲートＸ１０８（Ｎ１０３），Ｘ１１０（Ｎ１０６）がそれぞれ「Ｌ」の出力信号を出力する。これにより、ＰＭＯＳトランジスタＭ１０１，Ｍ１０５及びＮＭＯＳトランジスタＭ１０２，Ｍ１０６にそれぞれ並列に接続されているＰＭＯＳトランジスタＭ１０３，Ｍ１０７及びＮＭＯＳトランジスタＭ１０４，Ｍ１０８は、いずれもオフ状態になる。上述したように、ＰＭＯＳトランジスタＭ１０１，Ｍ１０５及びＮＭＯＳトランジスタＭ１０２，Ｍ１０６は、それぞれ高オン抵抗に設定されている。つまり、３値ＰＷＭ変調回路Ｘ１０２からの各出力信号ＰＷＭＰ，ＰＷＭＮの論理が異なる場合、Ｄ級増幅回路１０１の出力端子ＯＵＴＰ，ＯＵＴＮからの出力抵抗は、高オン抵抗状態ＨＳである。
【0053】
一方で、３値ＰＷＭ変調回路Ｘ１０２からの各出力信号ＰＷＭＰ，ＰＷＭＮの論理が等しい場合、ＸＯＲゲートＸ１０５の出力信号は、ローレベル「Ｌ」になる。
【0054】
したがって、３値ＰＷＭ変調回路Ｘ１０２からの各出力信号ＰＷＭＰ，ＰＷＭＮが共にハイレベル「Ｈ」であるときには、インバータＸ１０３（Ｎ１０１），Ｘ１０４（Ｎ１０４）からの出力信号「Ｌ」に応じて、ＯＲゲートＸ１０７（Ｎ１０２），Ｘ１０９（Ｎ１０５）がそれぞれ「Ｌ」の出力信号を出力する。また、インバータＸ１０６の出力信号が「Ｈ」であるから、インバータＸ１０３（Ｎ１０１），Ｘ１０４（Ｎ１０４）からの出力信号「Ｌ」に応じて、ＡＮＤゲートＸ１０８（Ｎ１０３），Ｘ１１０（Ｎ１０６）がそれぞれ「Ｌ」の出力信号を出力する。これにより、オン状態のＰＭＯＳトランジスタＭ１０１，Ｍ１０５にそれぞれ並列に接続されているＰＭＯＳトランジスタＭ１０３，Ｍ１０７がオン状態になる。つまり、ＰＭＯＳトランジスタＭ１０１，Ｍ１０３，Ｍ１０５，Ｍ１０７がオン状態になるため、Ｄ級増幅回路１０１の出力端子ＯＵＴＰ，ＯＵＴＮからの出力抵抗を、低オン抵抗状態ＬＳに遷移させることができる。
【0055】
同様に、３値ＰＷＭ変調回路Ｘ１０２からの各出力信号ＰＷＭＰ，ＰＷＭＮが共に「Ｌ」であるときには、インバータＸ１０３（Ｎ１０１），Ｘ１０４（Ｎ１０４）からの出力信号「Ｈ」に応じて、ＯＲゲートＸ１０７（Ｎ１０２），Ｘ１０９（Ｎ１０５）がそれぞれ「Ｈ」の出力信号を出力する。また、インバータＸ１０６の出力信号が「Ｈ」であるから、インバータＸ１０３（Ｎ１０１），Ｘ１０４（Ｎ１０４）からの出力信号「Ｈ」に応じて、ＡＮＤゲートＸ１０８（Ｎ１０３），Ｘ１１０（Ｎ１０６）がそれぞれ「Ｈ」の出力信号を出力する。これにより、オン状態のＮＭＯＳトランジスタＭ１０２，Ｍ１０６にそれぞれ並列に接続されているＮＭＯＳトランジスタＭ１０４，Ｍ１０８がオン状態になる。つまり、ＮＭＯＳトランジスタＭ１０２，Ｍ１０４，Ｍ１０６，Ｍ１０８がオン状態になるため、Ｄ級増幅回路１０１の出力端子ＯＵＴＰ，ＯＵＴＮからの出力抵抗を、低オン抵抗状態ＬＳに遷移させることができる。
【0056】
このように、実施形態に係るＤ級増幅回路１０１は、出力端子ＯＵＴＰ，ＯＵＴＮからの出力抵抗を、３値ＰＷＭ変調回路Ｘ１０２からの各出力信号ＰＷＭＰ，ＰＷＭＮの論理に応じて遷移させるように構成されている。換言すれば、ＰＷＭ信号の１周期内で低オン抵抗状態と高オン抵抗状態とが現れるため、共振電流が高オン抵抗状態の時に低減され、外付け抵抗を設けることなく、等価的にＬＣフィルタのＱ値を抑えることができる。したがって、実施形態に係るＤ級増幅回路１０１によれば、外付け抵抗を不要とすることができるため、実装面積を抑制することができる。
【0057】
ここで、高オン抵抗状態におけるオン抵抗をＲＯＮ０、低オン抵抗状態におけるオン抵抗をＲＯＮ１、容量性負荷ＣＬＯＡＤの負荷容量をＣ、電源電圧をＶＳＵＰとしたとき、容量性負荷ＣＬＯＡＤを駆動するときの消費電力ＰＤは以下の式で表すことができる。
【0058】
【数3】
【0059】
このように、式（３）に示す図１のＤ級増幅回路１０１の消費電力ＰＤは、式（２）に示す図３のＤ級増幅回路１２０１の消費電力ＰＳＵＰに比べて低消費電力となる。これは、容量性負荷の場合、出力電圧と出力電流との位相が９０度ずれているため、実施形態に係るＤ級増幅回路１０１においては、負荷電流が大きい時にはオン抵抗がＲＯＮ１である低オン抵抗状態で駆動する期間が大きいためである。つまり、実施形態に係るＤ級増幅回路１０１によれば、図３のＤ級増幅回路１２０１による消費電力ＰＳＵＰに比べて低消費電力化が可能となる。
【0060】
【0061】
例えば高オン抵抗状態では、ＭＯＳトランジスタにおける発熱が大きく、ジャンクション温度が上昇する。ジャンクション温度が上昇すると、通常のＭＯＳトランジスタのオン抵抗は大きくなる。このため、さらにジャンクション温度が上昇し、ＭＯＳトランジスタなどが焼損に至る場合があり得る。そこで、第２の実施形態では、ジャンクション温度に応じて出力端子ＯＵＴＰ，ＯＵＴＮからの出力抵抗を制御することができるＤ級増幅回路３０１について説明する。
【0062】
本実施形態に係るＤ級増幅回路３０１は、図６に示すように、ゲート制御回路Ｘ３０１～Ｘ３０４を有すること以外は、図１の第１の実施形態に係るＤ級増幅回路１０１と同様である。具体的には、ハイサイド側のゲート制御回路Ｘ３０１は、ＰＭＯＳトランジスタＭ１０１のゲートとインバータＸ１０３の出力端とに接続される。ハイサイド側のゲート制御回路Ｘ３０２は、ＮＭＯＳトランジスタＭ１０２のゲートとインバータＸ１０３の出力端とに接続される。ローサイド側のゲート制御回路Ｘ３０３は、ＰＭＯＳトランジスタＭ１０５のゲートとインバータＸ１０４の出力端とに接続される。ローサイド側のゲート制御回路Ｘ３０４は、ＮＭＯＳトランジスタＭ１０６のゲートとインバータＸ１０４の出力端とに接続される。ここで、ゲート制御回路Ｘ３０１～Ｘ３０４は、それぞれ出力抵抗制御回路の一例である。
【0063】
図７は、図６のＤ級増幅回路３０１におけるハイサイド側のゲート制御回路Ｘ３０１の構成の一例を示す図である。なお、ハイサイド側のゲート制御回路Ｘ３０３の構成は、図示しないが、図７の構成と同様である。また、ローサイド側のゲート制御回路Ｘ３０２，Ｘ３０４は、図示しないが、図７の構成において極性のみを変更した構成とすればよい。以下の説明の簡単のために、ハイサイド側のゲート制御回路Ｘ３０１を例示して説明を続ける。
【0064】
ハイサイド側のゲート制御回路Ｘ３０１は、図７に示すように、電流源Ｉ４０１，Ｉ４０２、バイポーラトランジスタＱ４０１、アンプＸ４０１、ＮＭＯＳトランジスタＭ４０１，Ｍ４０２，Ｍ４０３、ＰＭＯＳトランジスタＭ４０４，Ｍ４０５、抵抗Ｒ４０１，Ｒ４０２を有する。
【0065】
電流源Ｉ４０１，Ｉ４０２は、それぞれ外部電源（図示しない）のプラス側の電源端子に接続される。バイポーラトランジスタＱ４０１は、エミッタが電流源Ｉ４０１の出力端に接続され、コレクタとベースとがグラウンドに接続されている。アンプＸ４０１の非反転入力端子（＋）は、バイポーラトランジスタＱ４０１のエミッタと電流源Ｉ４０１の出力端との接続点に接続される。アンプＸ４０１の反転入力端子（－）は、抵抗Ｒ４０１を介してグラウンドに接続される。ＮＭＯＳトランジスタＭ４０１は、ゲートがアンプＸ４０１の出力端に接続され、ドレインが電流源Ｉ４０２の出力端に接続され、ソースがアンプＸ４０１の反転入力端子（－）と抵抗Ｒ４０１との接続点に接続される。
【0066】
ＮＭＯＳトランジスタＭ４０２，Ｍ４０３は、カレントミラー回路を構成する。具体的には、ＮＭＯＳトランジスタＭ４０２は、ゲートがＮＭＯＳトランジスタＭ４０３のゲートに接続され、ドレインが電流源Ｉ４０２の出力端に接続され、ソースがグラウンドに接続される。ＮＭＯＳトランジスタＭ４０２，Ｍ４０３の各ゲートの接続点は、ＮＭＯＳトランジスタＭ４０２のドレインに接続される。ＮＭＯＳトランジスタＭ４０３のソースは、グラウンドに接続される。
【0067】
ＰＭＯＳトランジスタＭ４０４，Ｍ４０５は、ソースフォロア回路を構成する。具体的には、ＰＭＯＳトランジスタＭ４０４は、ゲートがＰＭＯＳトランジスタＭ４０５のゲートに接続され、ドレインがＮＭＯＳトランジスタＭ４０３のドレインに接続され、ソースが抵抗Ｒ４０２を介して外部電源（図示しない）のプラス側の電源端子に接続される。ＰＭＯＳトランジスタＭ４０４，Ｍ４０５の各ゲートの接続点は、ＰＭＯＳトランジスタＭ４０４のドレインに接続される。ＰＭＯＳトランジスタＭ４０５は、ソースがＰＭＯＳトランジスタＭ１０１のゲートに接続され、ドレインがグラウンドに接続される。
【0068】
本実施形態に係るＤ級増幅回路３０１において、ゲート制御回路Ｘ３０１は、ジャンクション温度をバイポーラトランジスタＱ４０１でモニターし、抵抗Ｒ４０１にてジャンクション温度の上昇に反比例した電流を生成する。カレントミラー回路は、抵抗Ｒ４０１に発生した電流と、定電流源としての電流源Ｉ４０２からの電流との差をカレントミラーし、抵抗Ｒ４０２でジャンクション温度に比例した電圧を生成する。ソースフォロア回路は、抵抗Ｒ４０２に発生した電圧をＰＭＯＳトランジスタＭ１０１のゲートに入力する。なお、ゲート制御回路Ｘ３０２～Ｘ３０４においても、ゲート制御回路Ｘ３０１と同様にして、各ＭＯＳトランジスタのゲートへ出力する電圧がジャンクション温度に応じて制御される。したがって、ＰＭＯＳトランジスタＭ１０１，Ｍ１０５及びＮＭＯＳトランジスタＭ１０２，Ｍ１０６のそれぞれに関して、ジャンクション温度の上昇に伴いゲート－ソース間電圧が大きくなるため、ジャンクション温度の上昇に伴いオン抵抗を低下させることができる。
【0069】
このように、本実施形態に係るＤ級増幅回路３０１は、ジャンクション温度に応じて出力端子ＯＵＴＰ，ＯＵＴＮからの出力抵抗が制御されるように構成されている。具体的には、本実施形態に係るＤ級増幅回路３０１は、ジャンクション温度の上昇に伴いオン抵抗が増加したとき、ＭＯＳトランジスタのゲート－ソース間電圧をジャンクション温度の上昇に応じて大きくするように構成されている。この構成によれば、ジャンクション温度の上昇に伴い増加したオン抵抗を低下させ、オン抵抗を一定に保とうとする制御を実現することができる。
【0070】
【0071】
第１の実施形態では、各出力信号ＰＷＭＰ，ＰＷＭＮの論理が異なる場合には高オン抵抗状態に遷移するＤ級増幅回路１０１を例示したが、これに限らない。例えば、各出力信号ＰＷＭＰ，ＰＷＭＮの論理が異なる場合であっても、共振電流を抑制してＬＣフィルタのＱ値を抑えることができる範囲内であれば、出力抵抗を低オン抵抗状態に遷移させてもよい。
【0072】
本実施形態に係るＤ級増幅回路５０１は、図８に示すように、カウンタＸ５０１及びＡＮＤゲートＸ５０２を含む論理回路構成を有すること以外は、図１の第１の実施形態に係るＤ級増幅回路１０１と同様である。カウンタＸ５０１及びＡＮＤゲートＸ５０２を含む論理回路構成は、ＸＯＲゲートＸ１０５の出力端に接続される。具体的には、ＡＮＤゲートＸ５０２の一対の入力端は、いずれか一方がカウンタＸ５０１を介して、共にＸＯＲゲートＸ１０５の出力端に接続される。ＡＮＤゲートＸ５０２の出力端は、図１の第１の実施形態に係るＤ級増幅回路１０１におけるＸＯＲゲートＸ１０５の出力端と同様に、インバータＸ１０６及びＯＲゲートＸ１０７，Ｘ１０９に接続される。
【0073】
本実施形態に係るＤ級増幅回路５０１において、カウンタＸ５０１は、各出力信号ＰＷＭＰ，ＰＷＭＮの論理が異なる場合のパルス数、すなわちＸＯＲゲートＸ１０５からの「Ｈ」の出力をカウントする。カウンタＸ５０１は、ＸＯＲゲートＸ１０５からの「Ｈ」のカウントが予め定められたカウント数に達していないときには「Ｈ」を出力し、カウントが予め定められたカウント数に達したときには「Ｌ」を出力するように構成される。つまり、本実施形態に係るＤ級増幅回路５０１においては、各出力信号ＰＷＭＰ，ＰＷＭＮの論理が異なる場合のうち所定の頻度で、出力端子ＯＵＴＰ，ＯＵＴＮからの出力抵抗を、低オン抵抗状態に遷移させることができる。
【0074】
なお、カウンタＸ５０１による「Ｈ」のカウント数は、共振電流を抑えることができる範囲で高オン抵抗状態が現れる頻度を低下させることができるように予め定められている。つまり、カウンタＸ５０１による「Ｈ」のカウント数は、高オン抵抗状態による共振電流の抑制と、低オン抵抗状態による消費電力の低減とのバランスを考慮しつつ、任意に設定可能である。例えば、高オン抵抗状態が現れる頻度を１／Ｍ倍に低下させる場合、容量性負荷ＣＬＯＡＤを駆動するときの消費電力ＰＤは、以下の式で表すことができる。
【0075】
【数4】
【0076】
このように、本実施形態に係るＤ級増幅回路５０１は、共振電流を抑制してＬＣフィルタのＱ値を抑えることができる範囲内で、各出力信号ＰＷＭＰ，ＰＷＭＮの論理が異なる場合のうち所定の期間、出力抵抗を低オン抵抗状態に遷移させるように構成されている。この構成によれば、式（３）に示す図１のＤ級増幅回路１０１の消費電力ＰＤに比べて、さらなる低消費電力化が可能となる。
【0077】
なお、第３の実施形態に係る技術は、上述の各実施形態に係る技術と適宜組み合わせることができる。
【0078】
（第４の実施形態）
図９は、第４の実施形態に係るＤ級増幅回路６０１の構成の一例を示す図である。図１０は、図９のＤ級増幅回路６０１の各部の動作波形の一例を示す図である。ここでは、図１の第１の実施形態に係るＤ級増幅回路１０１との相違点を主に説明する。
図９は、第４の実施形態に係るＤ級増幅回路６０１の構成の一例を示す図である。図１０は、図９のＤ級増幅回路６０１の各部の動作波形の一例を示す図である。ここでは、図１の第１の実施形態に係るＤ級増幅回路１０１との相違点を主に説明する。
【0079】
第１の実施形態では、ＰＭＯＳトランジスタＭ１０１，Ｍ１０５及びＮＭＯＳトランジスタＭ１０２，Ｍ１０６を高オン抵抗に設定し、各出力信号ＰＷＭＰ，ＰＷＭＮの論理に応じてＰＭＯＳトランジスタＭ１０３，Ｍ１０７及びＮＭＯＳトランジスタＭ１０４，Ｍ１０８のオン／オフを制御することにより、オン抵抗の状態を遷移するＤ級増幅回路１０１を例示したが、これに限らない。本実施形態では、各出力信号ＰＷＭＰ，ＰＷＭＮの論理に応じてオン抵抗の状態を遷移させる他の構成について説明する。
【0080】
本実施形態に係るＤ級増幅回路６０１は、図９に示すように、３値ＰＷＭ変調回路Ｘ１０２、ＸＯＲゲートＸ６０１、インバータＸ６０２，Ｘ６０３，Ｘ６０６、ＯＲゲートＸ６０４，Ｘ６０５、ＰＭＯＳトランジスタＭ６０１，Ｍ６０３及びＮＭＯＳトランジスタＭ６０２，Ｍ６０４を有する。ここで、ＸＯＲゲートＸ６０１、インバータＸ６０２，Ｘ６０６、ＯＲゲートＸ６０４、ＰＭＯＳトランジスタＭ６０１及びＮＭＯＳトランジスタＭ６０２は、第１の出力ドライバの一例である。また、ＸＯＲゲートＸ６０１、インバータＸ６０３，Ｘ６０６、ＯＲゲートＸ６０５、ＰＭＯＳトランジスタＭ６０３及びＮＭＯＳトランジスタＭ６０４は、第２の出力ドライバの一例である。
【0081】
ここで、図９のＸＯＲゲートＸ６０１は、図１のＸＯＲゲートＸ１０５に相当する。図９のインバータＸ６０２，Ｘ６０３は、それぞれ、図１のインバータＸ１０３，Ｘ１０４に相当する。図９のＯＲゲートＸ６０４，Ｘ６０５は、それぞれ、図１のＯＲゲートＸ１０７，Ｘ１０９に相当する。図９のインバータＸ６０６は、図１のインバータＸ１０６に相当する。図９のＰＭＯＳトランジスタＭ６０１は、図１のＰＭＯＳトランジスタＭ１０１，Ｍ１０３の組に相当する。図９のＮＭＯＳトランジスタＭ６０２は、図１のＮＭＯＳトランジスタＭ１０２，Ｍ１０４の組に相当する。図９のＰＭＯＳトランジスタＭ６０３は、図１のＰＭＯＳトランジスタＭ１０５，Ｍ１０７の組に相当する。図９のＮＭＯＳトランジスタＭ６０４は、図１のＮＭＯＳトランジスタＭ１０６，Ｍ１０８の組に相当する。一方で、図９のＤ級増幅回路６０１は、図１のＡＮＤゲートＸ１０８，Ｘ１１０に相当する構成は有していない。
【0082】
本実施形態に係るＤ級増幅回路６０１において、ＰＭＯＳトランジスタＭ６０１，Ｍ６０３は、それぞれ高オン抵抗に設定されている。一方で、ＮＭＯＳトランジスタＭ６０２，Ｍ６０４は、それぞれ低オン抵抗に設定されている。
【0083】
図９のＤ級増幅回路６０１において、ＸＯＲゲートＸ６０１の出力端は、インバータＸ６０６を介して、図１のＸＯＲゲートＸ１０５の出力端と同様に、各ＯＲゲートＸ６０４，Ｘ６０５の入力端の一方にそれぞれ接続される。ＯＲゲートＸ６０４の出力端（Ｎ６０１）は、ＰＭＯＳトランジスタＭ６０１及びＮＭＯＳトランジスタＭ６０２の各ゲートに接続される。ＰＭＯＳトランジスタＭ６０１及びＮＭＯＳトランジスタＭ６０２の各ドレインの接続点は、プラス側の出力端子ＯＵＴＰに接続される。ＯＲゲートＸ６０５の出力端（Ｎ６０２）は、ＰＭＯＳトランジスタＭ６０３及びＮＭＯＳトランジスタＭ６０４の各ゲートに接続される。ＰＭＯＳトランジスタＭ６０３及びＮＭＯＳトランジスタＭ６０４の各ドレインの接続点は、マイナス側の出力端子ＯＵＴＮに接続される。
【0084】
実施形態に係るＤ級増幅回路６０１において、３値ＰＷＭ変調回路Ｘ１０２からの各出力信号ＰＷＭＰ，ＰＷＭＮの論理が異なる場合、ＸＯＲゲートＸ６０１の出力信号が「Ｈ」であるため、インバータＸ６０６の出力信号は「Ｌ」である。ＯＲゲートＸ６０４（Ｎ６０１），Ｘ６０５（Ｎ６０２）は、３値ＰＷＭ変調回路Ｘ１０２からの各出力信号ＰＷＭＰ，ＰＷＭＮの論理に応じて、いずれか一方の出力信号が「Ｈ」となり、他方の出力信号が「Ｌ」となる。
【0085】
例えば出力信号ＰＷＭＰが「Ｈ」であり、かつ、出力信号ＰＷＭＮが「Ｌ」であるとき、ＯＲゲートＸ６０４の出力信号（Ｎ６０１）が「Ｈ」となり、ＯＲゲートＸ６０５の出力信号（Ｎ６０２）が「Ｌ」となる。このとき、プラス側の出力端子ＯＵＴＰに関して、ＰＭＯＳトランジスタＭ６０１がオフ状態であり、ＮＭＯＳトランジスタＭ６０２がオン状態である。また、マイナス側の出力端子ＯＵＴＮに関して、ＰＭＯＳトランジスタＭ６０３がオン状態であり、ＮＭＯＳトランジスタＭ６０４がオフ状態である。
【0086】
また、例えば出力信号ＰＷＭＰが「Ｌ」であり、かつ、出力信号ＰＷＭＮが「Ｈ」であるとき、ＯＲゲートＸ６０４の出力信号（Ｎ６０１）が「Ｌ」となり、ＯＲゲートＸ６０５の出力信号（Ｎ６０２）が「Ｈ」となる。このとき、プラス側の出力端子ＯＵＴＰに関して、ＰＭＯＳトランジスタＭ６０１がオン状態であり、ＮＭＯＳトランジスタＭ６０２がオフ状態である。また、マイナス側の出力端子ＯＵＴＮに関して、ＰＭＯＳトランジスタＭ６０３がオフ状態であり、ＮＭＯＳトランジスタＭ６０４がオン状態である。
【0087】
したがって、実施形態に係るＤ級増幅回路６０１において、３値ＰＷＭ変調回路Ｘ１０２からの各出力信号ＰＷＭＰ，ＰＷＭＮの論理が異なる場合、出力端子ＯＵＴＰ，ＯＵＴＮのいずれか一方に関して、高オン抵抗に設定されたＰＭＯＳトランジスタがオン状態になる。
【0088】
一方で、実施形態に係るＤ級増幅回路６０１において、３値ＰＷＭ変調回路Ｘ１０２からの各出力信号ＰＷＭＰ，ＰＷＭＮの論理が等しい場合、ＸＯＲゲートＸ６０１の出力信号が「Ｌ」であるため、インバータＸ６０６の出力信号は「Ｈ」である。このため、ＯＲゲートＸ６０４（Ｎ６０１），Ｘ６０５（Ｎ６０２）の出力信号は、３値ＰＷＭ変調回路Ｘ１０２からの各出力信号ＰＷＭＰ，ＰＷＭＮの論理によらず共に「Ｈ」となる。したがって、３値ＰＷＭ変調回路Ｘ１０２からの各出力信号ＰＷＭＰ，ＰＷＭＮの論理が等しい場合、出力端子ＯＵＴＰ，ＯＵＴＮの両方に関して、低オン抵抗に設定されたローサイド側のＭＯＳトランジスタがオン状態になる。換言すれば、３値ＰＷＭ変調回路Ｘ１０２からの各出力信号ＰＷＭＰ，ＰＷＭＮの論理が等しい場合、出力端子ＯＵＴＰ，ＯＵＴＮからの出力電圧レベルは、それぞれ最低電圧レベルである。
【0089】
このように、実施形態に係るＤ級増幅回路６０１は、３値ＰＷＭ変調回路Ｘ１０２からの各出力信号ＰＷＭＰ，ＰＷＭＮの論理に応じて、高オン抵抗に設定されたＰＭＯＳトランジスタと、低オン抵抗に設定されたＮＭＯＳトランジスタとの駆動を制御するように構成されている。この構成では、ＰＭＯＳトランジスタＭ６０１，Ｍ６０３は、高オン抵抗状態のみで使用されるため、高オン抵抗状態の実現に必要な程度までＰＭＯＳパワートランジスタを小さく設計することができ、実装面積をさらに低減できるという効果が得られる。
【0090】
【0091】
容量性負荷駆動で入力周波数が小さい信号を扱う場合、駆動電流が小さく、パワートランジスタのスイッチング電流が消費電流の支配的要素となる場合がある。そこで、本実施形態では、パワートランジスタのスイッチング電流に応じて出力端子ＯＵＴＰ，ＯＵＴＮからの出力抵抗を制御するように構成されたＤ級増幅回路８０１について説明する。
【0092】
本実施形態に係るＤ級増幅回路８０１は、図１１に示すように、負荷電流検出回路Ｘ８０１及びＯＲゲートＸ８０２をさらに有すること以外は、図１の第１の実施形態に係るＤ級増幅回路１０１と同様である。負荷電流検出回路Ｘ８０１は、出力端子ＯＵＴＰ，ＯＵＴＮにおける駆動電流を検出するように構成されている。具体的には、負荷電流検出回路Ｘ８０１は、予め定められた一定期間、駆動電流が小さい状態、すなわち予め定められたしきい値以下の駆動電流を検出したときに「Ｈ」を出力するように構成されている。ＯＲゲートＸ８０２は、一対の入力端の一方がＸＯＲゲートＸ１０５の出力端に接続され、他方が負荷電流検出回路Ｘ８０１の出力端に接続される。ＯＲゲートＸ８０２の出力端は、図１の第１の実施形態に係るＤ級増幅回路１０１におけるＸＯＲゲートＸ１０５の出力端と同様に、インバータＸ１０６及びＯＲゲートＸ１０７，Ｘ１０９に接続される。
【0093】
本実施形態に係るＤ級増幅回路５０１において、負荷電流検出回路Ｘ８０１で一定期間駆動電流が小さい状態が検出されていない場合、負荷電流検出回路Ｘ８０１からＯＲゲートＸ８０２に出力される信号は「Ｌ」である。このため、負荷電流検出回路Ｘ８０１で一定期間駆動電流が小さい状態が検出されていない場合、ＯＲゲートＸ８０２の出力は、ＸＯＲゲートＸ１０５の出力と同じである。つまり、本実施形態に係るＤ級増幅回路５０１は、負荷電流検出回路Ｘ８０１で一定期間駆動電流が小さい状態が検出されていない場合には、図１の第１の実施形態に係るＤ級増幅回路１０１と同様に動作する。
【0094】
一方で、本実施形態に係るＤ級増幅回路５０１において、負荷電流検出回路Ｘ８０１で一定期間駆動電流が小さい状態が検出された場合、負荷電流検出回路Ｘ８０１からＯＲゲートＸ８０２に「Ｈ」が出力される。このとき、ＯＲゲートＸ８０２の出力は、ＸＯＲゲートＸ１０５の出力によらず「Ｈ」である。つまり、本実施形態に係るＤ級増幅回路５０１は、負荷電流検出回路Ｘ８０１で一定期間駆動電流が小さい状態が検出された場合、各出力信号ＰＷＭＰ，ＰＷＭＮの論理によらず、ＰＭＯＳトランジスタＭ１０３，Ｍ１０７及びＮＭＯＳトランジスタＭ１０４，Ｍ１０８をオフ状態とする。これにより、出力端子ＯＵＴＰ，ＯＵＴＮからの出力抵抗は、高オン抵抗状態に遷移する。
【0095】
このように、本実施形態に係るＤ級増幅回路８０１は、入力周波数が小さい信号を扱う場合など、駆動電流が小さい場合には、出力端子ＯＵＴＰ，ＯＵＴＮからの出力抵抗を、高オン抵抗状態に遷移させる。この構成によれば、容量性負荷ＣＬＯＡＤから見たＤ級増幅回路８０１のインピーダンスが小さい場合のように低オン抵抗状態に遷移させる必要性が低い場合には、出力端子ＯＵＴＰ，ＯＵＴＮからの出力抵抗を、高オン抵抗状態に遷移させることができる。また、ＰＭＯＳトランジスタＭ１０３，Ｍ１０７及びＮＭＯＳトランジスタＭ１０４，Ｍ１０８をオフ状態とすることによりパワートランジスタのスイッチング電流を小さくすることができる。
【0096】
なお、第５の実施形態に係る技術は、第１～第３の各実施形態に係る技術と適宜組み合わせることができる。
【0097】
（第６の実施形態）
図１２は、第６の実施形態に係るＤ級増幅回路９０１の構成の一例を示す図である。図１３は、図１２のＤ級増幅回路９０１の各部の動作波形の一例を示す図である。ここでは、図１の第１の実施形態に係るＤ級増幅回路１０１との相違点を主に説明する。
図１２は、第６の実施形態に係るＤ級増幅回路９０１の構成の一例を示す図である。図１３は、図１２のＤ級増幅回路９０１の各部の動作波形の一例を示す図である。ここでは、図１の第１の実施形態に係るＤ級増幅回路１０１との相違点を主に説明する。
【0098】
本実施形態に係るＤ級増幅回路９０１は、図１２に示すように、タイマーＸ９０１及びＯＲゲートＸ９０２を含む論理回路構成を有すること以外は、図１の第１の実施形態に係るＤ級増幅回路１０１と同様である。タイマーＸ９０１及びＯＲゲートＸ９０２を含む論理回路構成は、ＸＯＲゲートＸ１０５の出力端に接続される。具体的には、ＯＲゲートＸ９０２の一対の入力端は、いずれか一方がタイマーＸ９０１を介して、共にＸＯＲゲートＸ１０５の出力端に接続される。換言すれば、ＯＲゲートＸ９０２の一対の入力端のいずれか一方は、タイマーＸ９０１の出力端（Ｎ９０１）に接続される。ＯＲゲートＸ９０２の出力端は、図１の第１の実施形態に係るＤ級増幅回路１０１におけるＸＯＲゲートＸ１０５の出力端と同様に、インバータＸ１０６及びＯＲゲートＸ１０７，Ｘ１０９に接続される。
【0099】
本実施形態に係るＤ級増幅回路９０１において、タイマーＸ９０１は、出力端子ＯＵＴＰ，ＯＵＴＮにおける負荷両端電圧ＶＬＯＡＤがゼロレベル付近となってからの経過時間に応じて、「Ｈ」又は「Ｌ」を出力するように構成される。
【0100】
容量性負荷駆動でバースト信号のようなオーディオ信号を扱う場合、図１３に示すように、出力電圧と出力電流との位相が９０度ずれているため、負荷両端電圧ＶＬＯＡＤがゼロレベルとなっても負荷電流ＩＬＯＡＤは最大値の状態であり、インダクタＬ１０１Ｐと負荷容量ＣＬＯＡＤのＬＣ共振周波数で共振する。このため、負荷両端電圧ＶＬＯＡＤがゼロレベル付近となり低オン抵抗駆動の頻度が多くなると、電流経路の電力消費が非常に小さいため、ＬＣ共振電流が小さくならず、不要な信号が発生することになる。ここで、負荷両端電圧ＶＬＯＡＤがゼロレベル付近となる場合とは、入力端子ＩＮからの入力信号がゼロレベル付近となることに伴い、３値ＰＷＭ変調回路Ｘ１０２の出力信号ＰＷＭＰ，ＰＷＭＮの論理が等しい状態が異なる状態より多く、低オン抵抗駆動の頻度が多くなる場合である。
【0101】
そこで、本実施形態に係るＤ級増幅回路９０１において、タイマーＸ９０１は、ＸＯＲゲートＸ１０５から「Ｌ」が出力されてからの経過時間を計測し、経過時間が予め定められた所定の時間に達するまでは「Ｌ」を出力し、予め定められた所定の時間に達したときに「Ｈ」を出力するように構成される。タイマーＸ９０１の出力（Ｎ９０１）が「Ｈ」となることに伴い、ＰＭＯＳトランジスタＭ１０３，Ｍ１０７及びＮＭＯＳトランジスタＭ１０４，Ｍ１０８はオフ状態になる。つまり、本実施形態に係るＤ級増幅回路９０１においては、負荷両端電圧ＶＬＯＡＤがゼロレベル付近となってからの経過時間に応じて、具体的にはタイマーＸ９０１で設定したある一定期間、入力信号がゼロレベル付近となる場合には、高オン抵抗駆動状態となるため、共振電流は低下する。
【0102】
このように、本実施形態に係るＤ級増幅回路９０１は、負荷両端電圧ＶＬＯＡＤがゼロレベル付近となった場合には、高オン抵抗駆動の頻度を増加させるように構成される。これにより、電流経路の電力消費が増加するため、共振電流を熱として消費させ、共振電流を低下させることができる。
【0103】
なお、第６の実施形態に係る技術は、第１～第３，第５の各実施形態に係る技術と適宜組み合わせることができる。
【0104】
【0105】
本実施形態に係るＤ級増幅回路１１０１は、図１４に示すように、タイマーＸ１１０１及びＯＲゲートＸ１１０２を含む論理回路構成を有し、負荷端にＬＣフィルタが追加されていること以外は、図１の第１の実施形態に係るＤ級増幅回路１０１と同様である。
【0106】
タイマーＸ１１０１及びＯＲゲートＸ１１０２を含む論理回路構成は、ＸＯＲゲートＸ１０５の出力端に接続される。具体的には、ＯＲゲートＸ１１０２の一対の入力端は、いずれか一方がタイマーＸ１１０１の出力端（Ｎ１１０１）に接続され、他方がＸＯＲゲートＸ１０５の出力端に接続される。ＯＲゲートＸ１１０２の出力端は、図１の第１の実施形態に係るＤ級増幅回路１０１におけるＸＯＲゲートＸ１０５の出力端と同様に、インバータＸ１０６及びＯＲゲートＸ１０７，Ｘ１０９に接続される。
【0107】
出力端子ＯＵＴＰ，ＯＵＴＮには、輻射ノイズを考慮して、ＬＣフィルタが接続される。図１４に示す例では、プラス側の出力端子ＯＵＴＰと容量性負荷ＣＬＯＡＤとの間に、インダクタＬ１０１Ｐ及びキャパシタＣ１１０１を含むＬＣフィルタが接続される。同様に、容量性負荷ＣＬＯＡＤとマイナス側の出力端子ＯＵＴＮとの間に、インダクタＬ１０１Ｎ及びキャパシタＣ１１０２を含むＬＣフィルタが接続される。
【0108】
図１４に示すように、輻射ノイズを考慮して出力端子ＯＵＴＰ，ＯＵＴＮにＬＣフィルタが接続された場合、第６の実施形態で説明した場合と同様に、インダクタＬ１０１Ｐ，Ｌ１０１Ｎと、キャパシタＣ１１０１，Ｃ１１０２とでＬＣ共振が起き、不要な信号が発生することになる。
【0109】
そこで、本実施形態に係るＤ級増幅回路１１０１において、タイマーＸ１１０１は、Ｄ級増幅回路９０１が起動されてスイッチングが開始されてから予め定められた所定の時間が経過するまでは「Ｈ」の出力信号を出力し、予め定められた所定の時間が経過した後には「Ｌ」の出力信号を出力するように構成される。これにより、スイッチング開始からの一定期間では、タイマーＸ１１０１の出力信号（Ｎ１１０１）が「Ｈ」となることに伴い、ＰＭＯＳトランジスタＭ１０３，Ｍ１０７及びＮＭＯＳトランジスタＭ１０４，Ｍ１０８はオフ状態になる。
【0110】
このように、本実施形態に係るＤ級増幅回路１１０１においては、スイッチング動作開始時からの一定期間では高オン抵抗状態ＨＳとなるため、起動時のＬＣフィルタ共振を抑制することができる。
【0111】
なお、第７の実施形態に係る技術は、第１～第３，第５～第６の各実施形態に係る技術と適宜組み合わせることができる。
【0112】
なお、上述の各実施形態では、３値の出力論理を有する３値ＰＷＭ変調回路Ｘ１０２が使用される場合を例示したが、５値以上の出力論理を有するマルチレベルＰＷＭ変調回路が使用されても構わない。例えば、ＰＷＭ変調回路がＮ値（Ｎは３以上の奇数）の出力論理を有する場合、出力端子ＯＵＴＰ，ＯＵＴＮからの出力電圧レベルは、それぞれ（Ｎ－１）／２＋１段階の出力電圧レベルとなる。
【0113】
また、上述の各実施形態では、例えば図１に示すように、プラス側の出力端子ＯＵＴＰ及びマイナス側の出力端子ＯＵＴＮに接続されるパワートランジスタをＰＭＯＳトランジスタ及びＮＭＯＳトランジスタにより構成する場合を例示したが、これに限らない。ＰＭＯＳトランジスタに代えてＮＭＯＳトランジスタにより構成してもよく、この場合であっても、上述の各実施形態と同様に、同等のオン抵抗を小さいチップ面積で実現することができる。
【0114】
また、上述の各実施形態に係るＤ級増幅回路に対して、ＧａＮ ＦＥＴなどのパワートランジスタを外付けで接続してもよい。この構成によれば、上述の各実施形態に係るＤ級増幅回路のさらなる低オン抵抗化を図ることができる。
【0115】
以上説明した少なくとも１つの実施形態によれば、容量性負荷駆動アプリケーションにおいて、実装面積を抑制し、かつ、消費電力を低減することができる。
【0116】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0117】
１０１，３０１，５０１，６０１，８０１，９０１，１１０１ Ｄ級増幅回路
ＣＬＯＡＤ 容量性負荷
Ｉ４０１，Ｉ４０２ 電流源
ＩＮ 入力端子
Ｌ１０１Ｐ，Ｌ１０１Ｎ インダクタ
Ｍ１０１，Ｍ１０３，Ｍ１０５，Ｍ１０７，Ｍ６０１，Ｍ６０３ ＰＭＯＳトランジスタ
Ｍ１０２，Ｍ１０４，Ｍ１０６，Ｍ１０８，Ｍ６０２，Ｍ６０４ ＮＭＯＳトランジスタ
ＯＵＴＰ，ＯＵＴＮ 出力端子
Ｖ１０１ 入力信号源
Ｘ１０２ ３値ＰＷＭ変調回路
Ｘ１０３，Ｘ１０４，Ｘ１０６，Ｘ６０２，Ｘ６０３，Ｘ６０６ インバータ
Ｘ１０５，Ｘ６０１ ＸＯＲゲート
Ｘ１０７，Ｘ１０９，Ｘ６０４，Ｘ６０５，Ｘ８０２，Ｘ９０２，Ｘ１１０２ ＯＲゲート
Ｘ１０８，Ｘ１１０，Ｘ５０２ ＡＮＤゲート
Ｘ３０１，Ｘ３０３，Ｘ３０２，Ｘ３０４ ゲート制御回路
Ｘ５０１ カウンタ
Ｘ８０１ 負荷電流検出回路
Ｘ９０１，Ｘ１１０１ タイマー
ＣＬＯＡＤ 容量性負荷
Ｉ４０１，Ｉ４０２ 電流源
ＩＮ 入力端子
Ｌ１０１Ｐ，Ｌ１０１Ｎ インダクタ
Ｍ１０１，Ｍ１０３，Ｍ１０５，Ｍ１０７，Ｍ６０１，Ｍ６０３ ＰＭＯＳトランジスタ
Ｍ１０２，Ｍ１０４，Ｍ１０６，Ｍ１０８，Ｍ６０２，Ｍ６０４ ＮＭＯＳトランジスタ
ＯＵＴＰ，ＯＵＴＮ 出力端子
Ｖ１０１ 入力信号源
Ｘ１０２ ３値ＰＷＭ変調回路
Ｘ１０３，Ｘ１０４，Ｘ１０６，Ｘ６０２，Ｘ６０３，Ｘ６０６ インバータ
Ｘ１０５，Ｘ６０１ ＸＯＲゲート
Ｘ１０７，Ｘ１０９，Ｘ６０４，Ｘ６０５，Ｘ８０２，Ｘ９０２，Ｘ１１０２ ＯＲゲート
Ｘ１０８，Ｘ１１０，Ｘ５０２ ＡＮＤゲート
Ｘ３０１，Ｘ３０３，Ｘ３０２，Ｘ３０４ ゲート制御回路
Ｘ５０１ カウンタ
Ｘ８０１ 負荷電流検出回路
Ｘ９０１，Ｘ１１０１ タイマー
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】