(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023066285
(43)【公開日】2023-05-15
(54)【発明の名称】接合型半導体ウェーハの製造方法
(51)【国際特許分類】
H01L 21/02 20060101AFI20230508BHJP
H01L 21/20 20060101ALI20230508BHJP
【ＦＩ】
H01L21/02 B
H01L21/20
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2021176922
(22)【出願日】2021-10-28
(71)【出願人】
【識別番号】000190149
【氏名又は名称】信越半導体株式会社
(74)【代理人】
【識別番号】100102532
【弁理士】
【氏名又は名称】好宮 幹夫
(74)【代理人】
【識別番号】100194881
【弁理士】
【氏名又は名称】小林 俊弘
(74)【代理人】
【識別番号】100215142
【弁理士】
【氏名又は名称】大塚 徹
(72)【発明者】
【氏名】石崎 順也
【テーマコード（参考）】
5F152
【Ｆターム（参考）】
5F152LM09
5F152LP01
5F152LP08
5F152MM18
5F152NN05
5F152NN07
5F152NN13
5F152NN14
5F152NN16
5F152NN18
5F152NP05
5F152NP06
5F152NP13
5F152NP19
5F152NQ05
(57)【要約】 （修正有）
【課題】素子分離溝に接合材が染み出して犠牲層エッチングが阻害されることを防止する接合型半導体ウェーハの製造方法を提供する。
【解決手段】接合型半導体ウェーハの製造方法は、出発基板１１上に、犠牲層１２と、半導体機能層を有するエピタキシャル層とをエピタキシャル成長することによりエピタキシャルウェーハを作製する工程と、選択エッチング法にて犠牲層が露出するように素子分離溝を形成する工程と、少なくとも犠牲層が露出した表面にパッシベーション膜２２を形成する工程と、エピタキシャル層と、透明な被接合基板３１とを、熱硬化型接合材２４を介して接合して接合基板３０を作製する工程と、接合基板のパッシベーション膜をエッチングして除去する工程と、接合基板の素子分離溝にエッチング液を供給して犠牲層をエッチングすることで出発基板とエピタキシャル層を分離する工程と、を有する。
【選択図】図６
【解決手段】接合型半導体ウェーハの製造方法は、出発基板１１上に、犠牲層１２と、半導体機能層を有するエピタキシャル層とをエピタキシャル成長することによりエピタキシャルウェーハを作製する工程と、選択エッチング法にて犠牲層が露出するように素子分離溝を形成する工程と、少なくとも犠牲層が露出した表面にパッシベーション膜２２を形成する工程と、エピタキシャル層と、透明な被接合基板３１とを、熱硬化型接合材２４を介して接合して接合基板３０を作製する工程と、接合基板のパッシベーション膜をエッチングして除去する工程と、接合基板の素子分離溝にエッチング液を供給して犠牲層をエッチングすることで出発基板とエピタキシャル層を分離する工程と、を有する。
【選択図】図６
【特許請求の範囲】
【請求項1】
出発基板上に犠牲層をエピタキシャル成長する工程と、
前記犠牲層上に半導体機能層を有するエピタキシャル層をエピタキシャル成長することによりエピタキシャルウェーハを作製する工程と、
選択エッチング法にて前記エピタキシャルウェーハの一部領域に前記犠牲層が露出するように素子分離溝を形成する工程と、
前記素子分離溝の少なくとも前記犠牲層が露出した表面にパッシベーション膜を形成する工程と、
前記エピタキシャルウェーハの前記エピタキシャル層と、可視光に対して透明な被接合基板とを、熱硬化型接合材を介して接合して接合基板を作製する工程と、
前記接合基板の前記パッシベーション膜をエッチングして除去する工程と、
前記接合基板の前記素子分離溝にエッチング液を供給して前記犠牲層をエッチングすることで前記出発基板と前記エピタキシャル層を分離する工程と
を有することを特徴とする接合型半導体ウェーハの製造方法。
前記犠牲層上に半導体機能層を有するエピタキシャル層をエピタキシャル成長することによりエピタキシャルウェーハを作製する工程と、
選択エッチング法にて前記エピタキシャルウェーハの一部領域に前記犠牲層が露出するように素子分離溝を形成する工程と、
前記素子分離溝の少なくとも前記犠牲層が露出した表面にパッシベーション膜を形成する工程と、
前記エピタキシャルウェーハの前記エピタキシャル層と、可視光に対して透明な被接合基板とを、熱硬化型接合材を介して接合して接合基板を作製する工程と、
前記接合基板の前記パッシベーション膜をエッチングして除去する工程と、
前記接合基板の前記素子分離溝にエッチング液を供給して前記犠牲層をエッチングすることで前記出発基板と前記エピタキシャル層を分離する工程と
を有することを特徴とする接合型半導体ウェーハの製造方法。
【請求項2】
前記被接合基板を、サファイア、合成石英、石英、ガラス、ＳｉＣ、ＬｉＴａＯ３、ＬｉＮｂＯ３のいずれかの材料からなるものとすることを特徴とする請求項１に記載の接合型半導体ウェーハの製造方法。
【請求項3】
前記熱硬化型接合材を、シリコーン樹脂、エポキシ樹脂、ベンゾシクロブテン、スピンオングラス、ポリイミド、フッ素樹脂のいずれか一種類以上の材料とすることを特徴とする請求項１又は請求項２に記載の接合型半導体ウェーハの製造方法。
【請求項4】
前記熱硬化型接合材の厚さを、０．０１μｍ以上０．６μｍ以下とすることを特徴とする請求項１から請求項３のいずれか１項に記載の接合型半導体ウェーハの製造方法。
【請求項5】
前記熱硬化型接合材は熱硬化されていないことを特徴とする請求項１から請求項４のいずれか１項に記載の接合型半導体ウェーハの製造方法。
【請求項6】
前記パッシベーション膜を、シリコン酸化膜とすることを特徴とする請求項１から請求項５のいずれか１項に記載の接合型半導体ウェーハの製造方法。
【請求項7】
前記接合型半導体ウェーハをマイクロＬＥＤ用とすることを特徴とする請求項１から請求項６のいずれか１項に記載の接合型半導体ウェーハの製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、接合型半導体ウェーハの製造方法に関する。
【背景技術】
【0002】
出発基板からエピタキシャル機能層等の半導体機能層のみを分離し、別の基板へ移載する技術は、出発基板の物性に起因する制約を緩和し、デバイスシステムの設計自由度を上げるために重要な技術である。
【0003】
この移載を実現するためには、エピタキシャル機能層を永久基板に接合後、出発基板を除去し、移載を実現する技術が必要である。
【0004】
特許文献１では、半導体エピタキシャル基板と仮支持基板とを誘電体層を介して熱圧着接合する技術とウェットエッチングで仮支持基板とエピタキシャル機能層を分離する技術が開示されている。
【0005】
特許文献２では素子分離溝を形成して犠牲層露出後、接合を行い、犠牲層エッチングを実施して出発基板を分離する技術が開示されている。
【0006】
しかし、この技術においては、接合材が固形材である必要がある。柔軟な、あるいは液状の材料で接合界面を形成した場合、接合時の圧力で接合層が変形し、素子分離溝に染み出すことが発生する。染み出した接合材は素子分離溝を埋め、その結果、素子分離溝形成の目的である犠牲層が接合材で被覆されてしまい、犠牲層エッチングが進まなくなるという問題がある。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開２０２１－２７３０１号公報
【特許文献2】国際公開第ＷＯ２０１４／０２０９０６号
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明は、上記問題点に鑑みてなされたものであって、エピタキシャルウェーハに素子分離溝を形成し、かつ、柔軟な接合材を介して被接合基板と接合する接合型半導体ウェーハの製造方法において、素子分離溝に接合材が染み出して犠牲層エッチングが阻害されることを防止する接合型半導体ウェーハの製造方法を提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明は、上記目的を達成するためになされたものであり、出発基板上に犠牲層をエピタキシャル成長する工程と、前記犠牲層上に半導体機能層を有するエピタキシャル層をエピタキシャル成長することによりエピタキシャルウェーハを作製する工程と、選択エッチング法にて前記エピタキシャルウェーハの一部領域に前記犠牲層が露出するように素子分離溝を形成する工程と、前記素子分離溝の少なくとも前記犠牲層が露出した表面にパッシベーション膜を形成する工程と、前記エピタキシャルウェーハの前記エピタキシャル層と、可視光に対して透明な被接合基板とを、熱硬化型接合材を介して接合して接合基板を作製する工程と、前記接合基板の前記パッシベーション膜をエッチングして除去する工程と、前記接合基板の前記素子分離溝にエッチング液を供給して前記犠牲層をエッチングすることで前記出発基板と前記エピタキシャル層を分離する工程とを有することを特徴とする接合型半導体ウェーハの製造方法を提供する。
【0010】
このような接合型半導体ウェーハの製造方法であれば、接合の際、素子分離溝の少なくとも犠牲層表面にパッシベーション（ＰＳＶ）膜が形成されているので素子分離溝に接合材が染み出して犠牲層表面を覆ってしまうことで犠牲層エッチングが阻害されることを防止することができる。
【0011】
この場合、前記被接合基板を、サファイア、合成石英、石英（天然石英）、ガラス、ＳｉＣ、ＬｉＴａＯ３、ＬｉＮｂＯ３のいずれかの材料からなるものとすることが好ましい。
【0012】
このような被接合基板は、特にレーザーに対する透過性が高くするように選択することができ、本発明の接合型半導体ウェーハの製造方法の被接合基板に適している。
【0013】
また、前記熱硬化型接合材を、シリコーン樹脂、エポキシ樹脂、ベンゾシクロブテン、スピンオングラス、ポリイミド、フッ素樹脂のいずれか一種類以上の材料とすることが好ましい。
【0014】
これらのような熱硬化型接合材は、接合型半導体ウェーハの製造方法における接合材として好適に用いることができる。
【0015】
また、前記熱硬化型接合材の厚さを、０．０１μｍ以上０．６μｍ以下とすることが好ましい。
【0016】
このような接着層厚さであれば厚すぎることによる厚さむらも問題とならず、また、接着するのに必要十分な厚さを確保できる。
【0017】
また、前記熱硬化型接合材は熱硬化されていないものとすることができる。
【0018】
このように、熱硬化型接合材が熱硬化されていないようにすれば、剥離を行う際、容易に剥離することができる。
【0019】
また、前記パッシベーション膜を、シリコン酸化膜とすることが好ましい。
【0020】
このように、本発明で用いるパッシベーション膜をシリコン酸化膜とすれば、形成するのも除去するのも比較的容易に行うことができる。また、シリコン酸化膜除去エッチングはフッ素系溶液を用いることで犠牲層エッチングと兼ねることもできる。
【0021】
また、前記接合型半導体ウェーハをマイクロＬＥＤ用とすることが好ましい。
【0022】
このように、本発明の接合型半導体ウェーハの製造方法はマイクロＬＥＤに用いられるようなサイズの小さな素子を製造する際に特に有利である。
【発明の効果】
【0023】
本発明の接合型半導体ウェーハの製造方法であれば、エピタキシャルウェーハに素子分離溝を形成し、かつ、柔軟な熱硬化型接合材を介して被接合基板と接合する接合型半導体ウェーハの製造方法において、パッシベーション膜の存在により、素子分離溝に接合材が染み出して犠牲層エッチングが阻害されることを防止することができる。そのため、接合型半導体ウェーハにおいて、素子製造の歩留まりを向上させることができる。
【図面の簡単な説明】
【0024】
【図1】本発明の接合型半導体ウェーハの製造方法の第一の実施形態の一部を示す概略断面図である。
【図2】本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。
【図3】本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。
【図4】本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。
【図5】本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。
【図6】本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。
【図7】本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。
【図8】本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。
【図9】本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。
【図10】本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。
【図11】本発明の接合型半導体ウェーハの製造方法の第一の実施形態で得られる接合型半導体ウェーハの一例の概略断面図である。
【図12】本発明の接合型半導体ウェーハの製造方法の第二の実施形態の一部を示す概略断面図である。
【図13】本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。
【図14】本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。
【図15】本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。
【図16】本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。
【図17】本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。
【図18】本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。
【図19】本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。
【図20】本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。
【図21】本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。
【図22】本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。
【図23】本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。
【図24】本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。
【図25】本発明の接合型半導体ウェーハの製造方法の第二の実施形態で得られる接合型半導体ウェーハの一例の概略断面図である。
【図26】本発明の接合型半導体ウェーハの製造方法の第三の実施形態の一部を示す概略断面図である。
【図27】本発明の接合型半導体ウェーハの製造方法の第三の実施形態の他の一部を示す概略断面図である。
【図28】本発明の接合型半導体ウェーハの製造方法の第三の実施形態の他の一部を示す概略断面図である。
【図29】本発明の接合型半導体ウェーハの製造方法の第三の実施形態の他の一部を示す概略断面図である。
【図30】本発明の接合型半導体ウェーハの製造方法の第三の実施形態の他の一部を示す概略断面図である。
【図31】本発明の接合型半導体ウェーハの製造方法の第三の実施形態の他の一部を示す概略断面図である。
【図32】本発明の接合型半導体ウェーハの製造方法の第三の実施形態の他の一部を示す概略断面図である。
【図33】本発明の接合型半導体ウェーハの製造方法の第三の実施形態の他の一部を示す概略断面図である。
【図34】本発明の接合型半導体ウェーハの製造方法の第三の実施形態の他の一部を示す概略断面図である。
【図35】本発明の接合型半導体ウェーハの製造方法の第三の実施形態の他の一部を示す概略断面図である。
【図36】本発明の接合型半導体ウェーハの製造方法の第三の実施形態の他の一部を示す概略断面図である。
【図37】本発明の接合型半導体ウェーハの製造方法の第三の実施形態の他の一部を示す概略断面図である。
【図38】本発明の接合型半導体ウェーハの製造方法の第三の実施形態で得られる接合型半導体ウェーハの一例の概略断面図である。
【図39】本発明の接合型半導体ウェーハの製造方法の第四の実施形態の一部を示す概略断面図である。
【図40】本発明の接合型半導体ウェーハの製造方法の第四の実施形態の他の一部を示す概略断面図である。
【図41】本発明の接合型半導体ウェーハの製造方法の第四の実施形態の他の一部を示す概略断面図である。
【図42】本発明の接合型半導体ウェーハの製造方法の第四の実施形態の他の一部を示す概略断面図である。
【図43】本発明の接合型半導体ウェーハの製造方法の第四の実施形態の他の一部を示す概略断面図である。
【図44】本発明の接合型半導体ウェーハの製造方法の第四の実施形態の他の一部を示す概略断面図である。
【図45】本発明の接合型半導体ウェーハの製造方法の第四の実施形態の他の一部を示す概略断面図である。
【図46】本発明の接合型半導体ウェーハの製造方法の第四の実施形態の他の一部を示す概略断面図である。
【図47】本発明の接合型半導体ウェーハの製造方法の第四の実施形態の他の一部を示す概略断面図である。
【図48】本発明の接合型半導体ウェーハの製造方法の第四の実施形態の他の一部を示す概略断面図である。
【図49】本発明の接合型半導体ウェーハの製造方法の第四の実施形態の他の一部を示す概略断面図である。
【図50】本発明の接合型半導体ウェーハの製造方法の第四の実施形態の他の一部を示す概略断面図である。
【図51】本発明の接合型半導体ウェーハの製造方法の第四の実施形態の他の一部を示す概略断面図である。
【図52】本発明の接合型半導体ウェーハの製造方法の第四の実施形態で得られる接合型半導体ウェーハの一例の概略断面図である。
【図53】比較例の接合型半導体ウェーハの製造方法の一部を示す概略断面図である。
【図54】比較例の接合型半導体ウェーハの製造方法の他の一部を示す概略断面図である。
【図55】比較例の接合型半導体ウェーハの製造方法の他の一部を示す概略断面図である。
【図56】比較例の接合型半導体ウェーハの製造方法の他の一部を示す概略断面図である。
【図57】比較例の接合型半導体ウェーハの製造方法の他の一部を示す概略断面図である。
【図58】比較例の接合型半導体ウェーハの製造方法の他の一部を示す概略断面図である。
【図59】比較例の接合型半導体ウェーハの製造方法の他の一部を示す概略断面図である。
【図60】比較例の接合型半導体ウェーハの製造方法の他の一部を示す概略断面図である。
【図61】比較例の接合型半導体ウェーハの製造方法の他の一部を示す概略断面図である。
【図62】比較例の接合型半導体ウェーハの製造方法の他の一部を示す概略断面図である。
【図63】比較例の接合型半導体ウェーハの製造方法で得られた接合型半導体ウェーハの一例の概略断面図である。
【図64】実施例１～４及び比較例の歩留まりを示したグラフである。
【発明を実施するための形態】
【0025】
以下、本発明を詳細に説明するが、本発明はこれらに限定されるものではない。
【0026】
本発明は、出発基板上に犠牲層をエピタキシャル成長する工程と、前記犠牲層上に半導体機能層を有するエピタキシャル層をエピタキシャル成長することによりエピタキシャルウェーハを作製する工程と、選択エッチング法にて前記エピタキシャルウェーハの一部領域に前記犠牲層が露出するように素子分離溝を形成する工程と、前記素子分離溝の少なくとも前記犠牲層が露出した表面にパッシベーション膜を形成する工程と、前記エピタキシャルウェーハの前記エピタキシャル層と、可視光に対して透明な被接合基板とを、熱硬化型接合材を介して接合して接合基板を作製する工程と、前記接合基板の前記パッシベーション膜をエッチングして除去する工程と、前記接合基板の前記素子分離溝にエッチング液を供給して前記犠牲層をエッチングすることで前記出発基板と前記エピタキシャル層を分離する工程とを有することを特徴とする接合型半導体ウェーハの製造方法である。
【0027】
以下、本発明の態様を第一の実施形態～第四の実施形態を例示して説明する。それぞれの実施形態で類似の構成要素は図面中に同一の符号を付して説明する。また、重複する説明は一部省略する。
【0028】
［第一の実施形態］
第一の実施形態を説明する。まず、図１に示すように出発基板１１上に、順次エピタキシャル成長を行い、各層を形成し、エピタキシャルウェーハ２０を作製する。これにより、犠牲層１２や、半導体機能層１８を有するエピタキシャル層を作製する。より具体的には、以下のようにして各層のエピタキシャル成長を行うことができる。
第一の実施形態を説明する。まず、図１に示すように出発基板１１上に、順次エピタキシャル成長を行い、各層を形成し、エピタキシャルウェーハ２０を作製する。これにより、犠牲層１２や、半導体機能層１８を有するエピタキシャル層を作製する。より具体的には、以下のようにして各層のエピタキシャル成長を行うことができる。
【0029】
図１に示すように第一導電型の例えばＧａＡｓからなる出発基板１１上に、犠牲層１２をエピタキシャル成長させる。犠牲層１２は、例えば、第一導電型のＧａＡｓバッファ層を積層した後、第一導電型のＧａＩｎＰ第一エッチストップ層、第一導電型のＧａＡｓ第二エッチストップ層を成長させることにより形成することができる。さらに、犠牲層１２上に、例えば、第一導電型のＡｌＧａＩｎＰ第一クラッド層１３、ノンドープのＡｌＧａＩｎＰ活性層１４、第二導電型のＡｌＧａＩｎＰ第二クラッド層１５、第二導電型のＧａＩｎＰ中間層（不図示）、第二導電型のＧａＰ窓層１６を順次成長して、半導体機能層（エピタキシャル機能層）１８として発光素子構造を有するエピタキシャルウェーハ２０を準備する。ここで第一クラッド層１３から第二クラッド層１５までをダブルヘテロ（ＤＨ）構造部と称する（図１）。なお、半導体機能層（エピタキシャル機能層）１８の材料はこれらに限定されない。半導体機能層１８は、上記のように発光素子構造を有するものとすることができ、その場合に、特に本発明の接合型半導体ウェーハの製造方法を好適に適用することができる。
【0030】
次に図２に示すように、選択エッチング法にてエピタキシャルウェーハ２０の一部領域に犠牲層１２が露出するように素子分離溝２１を形成する。より具体的には、フォトリソグラフィー法にてマスクを形成し、ＧａＰ窓層１６から少なくとも第一クラッド層１３までをエッチング（選択エッチング）し、素子分離溝２１を形成する素子分離工程を実施する（図２）。
【0031】
なお、図２では犠牲層１２が露出し（露出部１２ａ）、エッチングされていない状態を図示しているが、この状態に限定されるものではない。例えば、素子分離パターンにわたって犠牲層１２がエッチングされていてもよく、エッチング溝の深さが出発基板１１に達していてもよい。このような状態であっても犠牲層１２は、素子分離パターンの側面の一部として露出する。その場合にも本発明を適用することができる。
【0032】
次に、図３に示すように、素子分離溝２１の少なくとも犠牲層１２が露出した表面（露出部１２ａ）にパッシベーション膜２２を形成する。より具体的には、図３に示すようにウェーハ最表面を構成する表面（図３の場合、窓層１６の表面）及び素子分離溝２１の内部にＳｉＯ２（シリコン酸化膜）などのパッシベーション（ＰＳＶ）膜２２を形成することができる（図３）。
【0033】
【0034】
このように素子分離溝２１にパッシベーション膜２２を形成することで、後述するように接合材を介して被接合基板（被接合ウェーハ）を接合する際に接合材が素子分離溝２１に染み出して、溝が接合材で封鎖されることで犠牲層エッチングが阻害されることを防止することができる。
【0035】
次に、図５、６に示すように、エピタキシャルウェーハ２０の半導体機能層１８を有するエピタキシャル層と、可視光に対して透明な被接合基板３１とを、熱硬化型接合材２４を介して接合して接合基板３０を作製する。より具体的には、まず、図５に示すように、エピタキシャルウェーハ上に熱硬化型接合材として例えばベンゾシクロブテン（ＢＣＢ）をスピンコートする（図５）。次に、図６に示すように、被接合基板３１である例えばサファイアウェーハと対向させて重ね合わせ、熱圧着することでエピタキシャルウェーハ２０とサファイアウェーハ３１とを熱硬化型接合材２４（ＢＣＢ）を介して接合した接合基板（エピタキシャル接合基板）３０を作製する（図６）。スピンコートにて熱硬化型接合材（ＢＣＢ）を塗布する際、設計膜厚は０．０１μｍ以上０．６μｍ以下とすることが好ましい。また、熱硬化型接合材２４は熱硬化されていないようにすることもできる。熱硬化型接合材２４が熱硬化されていないようにすれば、剥離を行う際、容易に剥離することができる。
【0036】
なお、被接合基板３１はサファイアに限定されるものではなく、平坦性が担保されて、かつエキシマレーザー光の吸収率の低い材料であればどのような材料も選択可能である。サファイアの他、合成石英、石英（天然石英）、ガラス、ＳｉＣ、ＬｉＴａＯ３、ＬｉＮｂＯ３を選択することができる。
【0037】
また、熱硬化型接合材２４としてはＢＣＢに限定されるものではなく、熱硬化性を有するものであれば、どのような材料でも選択可能である。ＢＣＢの他、シリコーン樹脂、エポキシ樹脂、スピンオングラス（ｓｐｉｎ－ｏｎ－ｇｌａｓｓ、ＳＯＧ）、ポリイミド（Ｐｏｌｙｉｍｉｄｅ、ＰＩ）、フッ素樹脂などを用いてもよい。フッ素樹脂としては、サイトップ（登録商標）等のアモルファスフッ素系樹脂を用いることができる。
【0038】
次に、図７に示すように、接合基板３０のパッシベーション膜２２をエッチングして除去する。より具体的には、例えば、フッ素系溶液でパッシベーション膜２２をエッチングすることができる（図７）。図７の例では、紙面に対して垂直に近い方向からエッチング液が供給される。このエッチングにより、パッシベーション膜２２が除去されて素子分離溝２１が現れる。
【0039】
次に、図８に示したように、接合基板３０の素子分離溝２１にエッチング液を供給して犠牲層１２をエッチングすることで出発基板１１とエピタキシャル層（半導体機能層１８を有する）を分離する。より具体的には、フッ素系溶液で犠牲層１２をエッチングすることで出発基板１１を剥離することができる（図８）。なお、図７、図８で示したように、パッシベーション膜除去工程と犠牲層エッチング工程を別々の工程として記載しているが、パッシベーション膜２２も犠牲層１２もフッ素系溶液で選択的にエッチングされる材料を選択することにより、事実上、一連の工程として行うことができる。パッシベーション膜２２としてフッ素系溶液で選択的にエッチングされる材料は、例えば、上記のようなＳｉＯ２である。犠牲層１２としてフッ素系溶液で選択的にエッチングされる材料は、例えば、上記のようなＧａＩｎＰやＧａＡｓである。
【0040】
以上のようにして、接合型半導体ウェーハ３５を製造することができる。図８に示した接合型半導体ウェーハ３５は、マイクロＬＥＤ用とすることができる。また、以下のように、続けて各素子の電極等を形成することができる。
【0041】
【0042】
次に、図１０に示すように、表面にＳｉＯ２などのパッシベーション（ＰＳＶ）膜４２を形成し、素子分離溝２１の端部、露出した活性層１４の側面を被覆し、第一クラッド層１３および第二クラッド層１５の一部が露出するように加工したＰＳＶパターン膜を作製する（図１０）。
【0043】
【0044】
［第二の実施形態］
次に、本発明の第二の実施形態について説明する。まず、第一の実施形態と同様に、出発基板１１上に、順次エピタキシャル成長を行い、各層を形成し、犠牲層１２や、半導体機能層１８を有するエピタキシャル層を有するエピタキシャルウェーハ２０を作製する。より具体的には、以下のようにして各層のエピタキシャル成長を行うことができる。
次に、本発明の第二の実施形態について説明する。まず、第一の実施形態と同様に、出発基板１１上に、順次エピタキシャル成長を行い、各層を形成し、犠牲層１２や、半導体機能層１８を有するエピタキシャル層を有するエピタキシャルウェーハ２０を作製する。より具体的には、以下のようにして各層のエピタキシャル成長を行うことができる。
【0045】
まず、図１２に示すように第一導電型の例えばＧａＡｓからなる出発基板１１上に、犠牲層１２をエピタキシャル成長させる。犠牲層１２は、例えば、第一導電型のＧａＡｓバッファ層を積層した後、第一導電型のＧａＩｎＰ第一エッチストップ層、第一導電型のＧａＡｓ第二エッチストップ層を成長させることにより形成することができる。さらに、犠牲層１２上に、例えば、第一導電型のＡｌＧａＩｎＰ第一クラッド層１３、ノンドープのＡｌＧａＩｎＰ活性層１４、第二導電型のＡｌＧａＩｎＰ第二クラッド層１５、第二導電型のＧａＩｎＰ中間層（不図示）、第二導電型のＧａＰ窓層１６を順次成長して、半導体機能層（エピタキシャル機能層）１８として発光素子構造を有するエピタキシャルウェーハ２０を準備する。ここで第一クラッド層１３から第二クラッド層１５までをダブルヘテロ（ＤＨ）構造部と称する（図１２）。なお、半導体機能層（エピタキシャル機能層）１８の材料はこれらに限定されない。半導体機能層１８は、上記のように発光素子構造を有するものとすることができる。
【0046】
次に図１３に示すように、選択エッチング法にてエピタキシャルウェーハ２０の一部領域に犠牲層１２が露出するように素子分離溝２１を形成する。より具体的には、フォトリソグラフィー法にてマスクを形成し、ＧａＰ窓層１６から少なくとも第一クラッド層１３までをエッチング（選択エッチング）し、素子分離溝２１を形成する素子分離工程を実施する（図１３）。これにより、犠牲層１２が露出する（露出部１２ａ）。
【0047】
次に図１４に示すようにエピタキシャルウェーハ２０上に熱硬化型接合材として例えばベンゾシクロブテン（ＢＣＢ）をスピンコートし（図１４）、２５０℃１時間の熱を印加してＢＣＢ膜を硬化させる（図中では、硬化した熱硬化型接合材を、硬化接合材２５として示す）。
【0048】
【0049】
次に図１６に示すように表面にＳｉＯ２などのパッシベーション（ＰＳＶ）膜２２を形成し（図１６）、図１７に示すように素子分離溝２１以外の領域のパッシベーション膜２２を除去したＰＳＶパターン基板を作製する（図１７）。
【0050】
【0051】
次に図１９に示すように被接合基板３１である例えばサファイアウェーハと対向させて重ね合わせ、熱圧着することでエピタキシャルウェーハ２０とサファイアウェーハ３１とを熱硬化型接合材２４（ＢＣＢ）を介して接合した接合基板（エピタキシャル接合基板）５０を作製する（図１９）。スピンコートにて熱硬化型接合材（ＢＣＢ）を塗布する際、設計膜厚は０．０１μｍ以上０．６μｍ以下とすることが好ましい。
【0052】
なお、被接合基板３１はサファイアに限定されるものではなく、平坦性が担保されて、かつエキシマレーザー光の吸収率の低い材料であればどのような材料も選択可能である。サファイアの他、合成石英、石英（天然石英）、ガラス、ＳｉＣ、ＬｉＴａＯ３、ＬｉＮｂＯ３を選択することができる。
【0053】
また、熱硬化型接合材２４はＢＣＢに限定されるものではなく、熱硬化性を有するものであれば、どのような材料でも選択可能である。ＢＣＢの他、シリコーン樹脂、エポキシ樹脂、スピンオングラス（ｓｐｉｎ－ｏｎ－ｇｌａｓｓ、ＳＯＧ）、ポリイミド（Ｐｏｌｙｉｍｉｄｅ、ＰＩ）、フッ素樹脂などを用いてもよい。
【0054】
次に、図２０に示すように、接合基板５０のパッシベーション膜２２をエッチングして除去する。より具体的には、例えば、フッ素系溶液でパッシベーション膜２２をエッチングすることができる（図２０）。図２０の例では、紙面に対して垂直に近い方向からエッチング液が供給される。このエッチングにより、パッシベーション膜２２が除去されて素子分離溝２１が現れる。
【0055】
次に、図２１に示したように、接合基板５０の素子分離溝２１にエッチング液を供給して犠牲層１２をエッチングすることで出発基板１１とエピタキシャル層（半導体機能層１８を有する）を分離する。より具体的には、図２１に示すようにフッ素系溶液で犠牲層１２をエッチングすることで出発基板１１を剥離する（図２１）。なお、図２１、図２２で示したように、パッシベーション膜除去工程と犠牲層エッチング工程を別々の工程として記載しているが、パッシベーション膜２２も犠牲層１２もフッ素系溶液で選択的にエッチングされる材料を選択することにより、事実上、一連の工程として行うことができる。
【0056】
以上のようにして、接合型半導体ウェーハ５５を製造することができる。図２１に示した接合型半導体ウェーハ５５は、マイクロＬＥＤ用とすることができる。また、以下のように、続けて各素子の電極等を形成することができる。
【0057】
まず、図２２に示すようにフォトリソグラフィー法にて第二クラッド層１５の一部を露出させる（図２２）。そして図２３に示すようにスパイク状になった硬化接合材２５（ＢＣＢ硬化部）をリフトオフ等の方法で物理的に除去する（図２３）。ここでは、５ｋｇｆ／ｃｍ２程度の圧力の液流でスパイク状の硬化接合材２５（ＢＣＢ硬化部）を除去することができるが、この方法には限定されず、アッシング法やＲＩＥ（反応性イオンエッチング）法を用いてもよい。アッシング法やＲＩＥ法では等方的に硬化接合材２５（ＢＣＢ硬化膜）が侵されるが、スパイク状になっているＢＣＢ硬化部は膜状のＢＣＢ硬化部より侵食速度が速いため、時間条件を整えれば、スパイク状ＢＣＢ硬化部のみを除去することは可能である。
【0058】
次に図２４に示すように表面にＳｉＯ２などのパッシベーション（ＰＳＶ）膜４２を形成し、露出した活性層１４の側面を被覆し、第一クラッド層１３および第二クラッド層１５の一部が露出するように加工したＰＳＶパターン膜を作製する（図２４）。
【0059】
【0060】
［第三の実施形態］
次に、本発明の第三の実施形態について説明する。まず、第一、第二の実施形態と同様に、出発基板１１上に、順次エピタキシャル成長を行い、各層を形成し、犠牲層１２や、半導体機能層１８を有するエピタキシャル層を有するエピタキシャルウェーハ２０を作製する。より具体的には、以下のようにして各層のエピタキシャル成長を行うことができる。
次に、本発明の第三の実施形態について説明する。まず、第一、第二の実施形態と同様に、出発基板１１上に、順次エピタキシャル成長を行い、各層を形成し、犠牲層１２や、半導体機能層１８を有するエピタキシャル層を有するエピタキシャルウェーハ２０を作製する。より具体的には、以下のようにして各層のエピタキシャル成長を行うことができる。
【0061】
まず、図２６に示すように第一導電型の例えばＧａＡｓからなる出発基板１１上に、犠牲層１２をエピタキシャル成長させる。犠牲層１２は、例えば、第一導電型のＧａＡｓバッファ層を積層した後、第一導電型のＧａＩｎＰ第一エッチストップ層、第一導電型のＧａＡｓ第二エッチストップ層を成長させることにより形成することができる。さらに、犠牲層１２上に、例えば、第一導電型のＡｌＧａＩｎＰ第一クラッド層１３、ノンドープのＡｌＧａＩｎＰ活性層１４、第二導電型のＡｌＧａＩｎＰ第二クラッド層１５、第二導電型のＧａＩｎＰ中間層（不図示）、第二導電型のＧａＰ窓層１６を順次成長して、半導体機能層（エピタキシャル機能層）１８として発光素子構造を有するエピタキシャルウェーハ２０を準備する。ここで第一クラッド層１３から第二クラッド層１５までをダブルヘテロ（ＤＨ）構造部と称する（図２６）。なお、半導体機能層（エピタキシャル機能層）１８の材料はこれらに限定されない。半導体機能層１８は、上記のように発光素子構造を有するものとすることができる。
【0062】
次に図２７に示すように、選択エッチング法にてエピタキシャルウェーハ２０の一部領域に犠牲層１２が露出するように素子分離溝２１を形成する。より具体的には、フォトリソグラフィー法にて、マスクを形成し、ＧａＰ窓層１６から少なくとも第一クラッド層１３までをエッチング（選択エッチング）し、素子分離溝２１を形成する素子分離工程を実施する（図２７）。これにより、犠牲層１２が露出する（露出部１２ａ）。
【0063】
次に図２８に示すようにエピタキシャルウェーハ２０上に熱硬化型接合部材として例えばベンゾシクロブテン（ＢＣＢ）をスピンコートし（図２８）、２５０℃１時間の熱を印加してＢＣＢ膜を硬化させる（図中では、硬化した熱硬化型接合材を、硬化接合材２５として示す）。なお、一般的な傾向として、素子分離溝２１の幅や深さなどのアスペクト比が０．１より大きい（深い）場合、ＢＣＢが素子分離溝の底に達することなく、素子分離溝２１の底部はＤＨ構造部の一部や犠牲層１２が露出した状態になっている。
【0064】
【0065】
次に図３０に示すように表面にＳｉＯ２などのパッシベーション（ＰＳＶ）膜２２を形成し（図３０）、その後、図３１に示すように素子分離溝２１以外の領域のパッシベーション膜２２を除去したＰＳＶパターン基板を作製する（図３１）。
【0066】
次に図３２に示すようにエピタキシャルウェーハ２０上に熱硬化型接合材２４として例えばベンゾシクロブテン（ＢＣＢ）をスピンコートし（図３２）、図３３に示すように被接合基板３１である例えばサファイアウェーハと対向させて重ね合わせ、熱圧着することでエピタキシャルウェーハ２０とサファイアウェーハ３１とを熱硬化型接合材（ＢＣＢ）を介して接合した接合基板（エピタキシャル接合基板）６０を作製する。スピンコートにて熱硬化型接合材（ＢＣＢ）を塗布する際、設計膜厚は０．０１μｍ以上０．６μｍ以下とすることが好ましい（図３３）。
【0067】
なお、被接合基板３１は、サファイアに限定されるものではなく、平坦性が担保されて、かつエキシマレーザー光の吸収率の低い材料であればどのような材料も選択可能である。サファイアの他、合成石英、石英（天然石英）、ガラス、ＳｉＣ、ＬｉＴａＯ３、ＬｉＮｂＯ３を選択することができる。
【0068】
また、熱硬化型接合材２４は、ＢＣＢに限定されるものではなく、熱硬化性を有するものであれば、どのような材料でも選択可能である。ＢＣＢの他、シリコーン樹脂、エポキシ樹脂、スピンオングラス（ｓｐｉｎ－ｏｎ－ｇｌａｓｓ、ＳＯＧ）、ポリイミド（Ｐｏｌｙｉｍｉｄｅ、ＰＩ）、フッ素樹脂などを用いてもよい。
【0069】
次に、図３４に示すように、接合基板６０のパッシベーション膜２２をエッチングして除去する。より具体的には、例えば、フッ素系溶液でパッシベーション膜２２をエッチングすることができる（図３４）。図３４の例では、紙面に対して垂直に近い方向からエッチング液が供給される。このエッチングにより、パッシベーション膜２２が除去されて素子分離溝２１が現れる。
【0070】
次に、図３５に示したように、接合基板６０の素子分離溝２１にエッチング液を供給して犠牲層１２をエッチングすることで出発基板１１とエピタキシャル層（半導体機能層１８を有する）を分離する。より具体的には、図３５に示すようにフッ素系溶液で犠牲層１２をエッチングすることで出発基板１１を剥離する（図３５）。なお、図３４、図３５で示したように、パッシベーション膜除去工程と犠牲層エッチング工程を別々の工程として記載しているが、パッシベーション膜２２も犠牲層１２もフッ素系溶液で選択的にエッチングされる材料を選択することにより、事実上、一連の工程として行うことができる。
【0071】
以上のようにして、接合型半導体ウェーハ６５を製造することができる。図３５に示した接合型半導体ウェーハ６５は、マイクロＬＥＤ用とすることができる。また、以下のように、続けて各素子の電極等を形成することができる。
【0072】
【0073】
次に図３７に示すように表面にＳｉＯ２などのパッシベーション（ＰＳＶ）膜４２を形成し、素子分離溝２１の端部、露出した活性層１４の側面を被覆し、第一クラッド層１３および第二クラッド層１５の一部が露出するように加工したＰＳＶパターン膜を作製する（図３７）
【0074】
【0075】
［第四の実施形態］
次に、本発明の第四の実施形態について説明する。まず、第一～第三の実施形態と同様に、出発基板１１上に、順次エピタキシャル成長を行い、各層を形成し、犠牲層１２や、半導体機能層１８を有するエピタキシャル層を有するエピタキシャルウェーハ２０を作製する。より具体的には、以下のようにして各層のエピタキシャル成長を行うことができる。
次に、本発明の第四の実施形態について説明する。まず、第一～第三の実施形態と同様に、出発基板１１上に、順次エピタキシャル成長を行い、各層を形成し、犠牲層１２や、半導体機能層１８を有するエピタキシャル層を有するエピタキシャルウェーハ２０を作製する。より具体的には、以下のようにして各層のエピタキシャル成長を行うことができる。
【0076】
まず、図３９に示すように第一導電型の例えばＧａＡｓからなる出発基板１１上に、犠牲層１２をエピタキシャル成長させる。犠牲層１２は、例えば、第一導電型のＧａＡｓバッファ層を積層した後、第一導電型のＧａＩｎＰ第一エッチストップ層、第一導電型のＧａＡｓ第二エッチストップ層を成長させることにより形成することができる。さらに、犠牲層１２上に、例えば、第一導電型のＡｌＧａＩｎＰ第一クラッド層１３、ノンドープのＡｌＧａＩｎＰ活性層１４、第二導電型のＡｌＧａＩｎＰ第二クラッド層１５、第二導電型のＧａＩｎＰ中間層（不図示）、第二導電型のＧａＰ窓層１６を順次成長して、半導体機能層（エピタキシャル機能層）１８として発光素子構造を有するエピタキシャルウェーハ２０を準備する。ここで第一クラッド層１３から第二クラッド層１５までをダブルヘテロ（ＤＨ）構造部と称する（図３９）。なお、半導体機能層（エピタキシャル機能層）１８の材料はこれらに限定されない。半導体機能層１８は、上記のように発光素子構造を有するものとすることができる。
【0077】
次に図４０に示すように、選択エッチング法にてエピタキシャルウェーハ２０の一部領域に犠牲層１２が露出するように素子分離溝２１を形成する。より具体的には、フォトリソグラフィー法にて、マスクを形成し、ＧａＰ窓層１６から少なくとも第一クラッド層１３までをエッチング（選択エッチング）し、素子分離溝２１を形成する素子分離工程を実施する（図４０）。これにより、犠牲層１２が露出する（露出部１２ａ）。
【0078】
次に図４１に示すようにエピタキシャルウェーハ２０上に熱硬化型接合材としてベンゾシクロブテン（ＢＣＢ）をスピンコートし（図４１）、２５０℃１時間の熱を印加してＢＣＢ膜を硬化させる（図中では、硬化した熱硬化型接合材を、硬化接合材２５として示す）。
【0079】
一般的な傾向として、素子分離溝２１の幅や深さなどのアスペクト比が０．１より大きい（深い）場合、ＢＣＢが素子分離溝が完全には埋まらない状態になっている。
【0080】
【0081】
次に図４３に示すように表面にＳｉＯ２などのパッシベーション（ＰＳＶ）膜２２を形成し（図４３）、図４４に示すように素子分離溝２１以外の領域のパッシベーション膜を除去したＰＳＶパターン基板を作製する（図４４）。
【0082】
次に図４５に示すようにエピタキシャルウェーハ２０上に熱硬化型接合材２４として例えばベンゾシクロブテン（ＢＣＢ）をスピンコートし（図４５）、図４６に示すように被接合基板３１であるサファイアウェーハと対向させて重ね合わせ、熱圧着することでエピタキシャルウェーハ２０とサファイアウェーハ３１とを熱硬化型接合材（ＢＣＢ）を介して接合した接合基板（エピタキシャル接合基板）７０を作製する。スピンコートにて熱硬化型接合材（ＢＣＢ）を塗布する際、設計膜厚は０．０１μｍ以上０．６μｍ以下とすることが好ましい（図４６）。
【0083】
なお、被接合基板３１は、サファイアに限定されるものではなく、平坦性が担保されて、かつエキシマレーザー光の吸収率の低い材料であればどのような材料も選択可能である。サファイアの他、合成石英、石英（天然石英）、ガラス、ＳｉＣ、ＬｉＴａＯ３、ＬｉＮｂＯ３を選択することができる。
【0084】
また、熱硬化型接合材２４としては、ＢＣＢに限定されるものではなく、熱硬化性を有するものであれば、どのような材料でも選択可能である。ＢＣＢの他、シリコーン樹脂、エポキシ樹脂、スピンオングラス（ｓｐｉｎ－ｏｎ－ｇｌａｓｓ、ＳＯＧ）、ポリイミド（Ｐｏｌｙｉｍｉｄｅ、ＰＩ）、フッ素樹脂などを用いてもよい。
【0085】
次に、図４７に示すように、接合基板７０のパッシベーション膜２２をエッチングして除去する。より具体的には、例えば、フッ素系溶液でパッシベーション膜２２をエッチングすることができる（図４７）。図４７の例では、紙面に対して垂直に近い方向からエッチング液が供給される。このエッチングにより、パッシベーション膜２２が除去されて素子分離溝２１が現れる。
【0086】
次に、図４８に示したように、接合基板７０の素子分離溝２１にエッチング液を供給して犠牲層１２をエッチングすることで出発基板１１とエピタキシャル層（半導体機能層１８を有する）を分離する。より具体的には、図４８に示すようにフッ素系溶液で犠牲層１２をエッチングすることで出発基板１１を剥離する（図４８）。なお、図４７、図４８で示したように、パッシベーション膜除去工程と犠牲層エッチング工程を別々の工程として記載しているが、パッシベーション膜２２も犠牲層１２もフッ素系溶液で選択的にエッチングされる材料を選択することにより、事実上、一連の工程として行うことができる。
【0087】
以上のようにして、接合型半導体ウェーハ７５を製造することができる。図４８に示した接合型半導体ウェーハ７５は、マイクロＬＥＤ用とすることができる。また、以下のように、続けて各素子の電極等を形成することができる。
【0088】
【0089】
次に図５０に示すようにスパイク状になった硬化接合材２５（ＢＣＢ硬化部）をリフトオフ等の方法で物理的に除去する（図５０）。本実施形態においては、５ｋｇｆ／ｃｍ２程度の圧力の液流でスパイク状ＢＣＢ硬化部を除去することができるが、この方法に限定されないことは言うまでもない。アッシング法を用いてもよいし、ＲＩＥ法を用いてもよい。アッシング法やＲＩＥ法では等方的に硬化接合材２５（ＢＣＢ硬化膜）が侵されるが、スパイク状になっているＢＣＢ硬化部は膜状のＢＣＢ硬化部より侵食速度が速いため、時間条件を整えれば、スパイク状ＢＣＢ硬化部のみを除去することは可能である。
【0090】
次に図５１に示すように表面にＳｉＯ２などのパッシベーション（ＰＳＶ）膜４２を形成し、露出した活性層１４の側面を被覆し、第一クラッド層１３および第二クラッド層１５の一部が露出するように加工したＰＳＶパターン膜を作製する（図５１）。
【0091】
【実施例0092】
以下、実施例及び比較例を挙げて本発明について詳細に説明するが、これらは本発明を限定するものではない。
【0093】
（実施例１）
まず、図１に示したように、第一導電型のＧａＡｓ出発基板１１上に、第一導電型のＧａＡｓバッファ層積層後、第一導電型のＧａｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６）第一エッチストップ層を０．３μｍ、第一導電型のＧａＡｓ第二エッチストップ層を０．３μｍをエピタキシャル成長し、犠牲層１２とした。さらに、第一導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第一クラッド層１３を１．０μｍ、ノンドープの（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０≦ｙ≦０．６）活性層１４、第二導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第二クラッド層１５を１．０μｍ、第二導電型のＧａＩｎＰ中間層（不図示）を０．１μｍ、第二導電型のＧａＰ窓層１６を４μｍ、順次成長して、半導体機能層（エピタキシャル機能層）１８としての発光素子構造を有するエピタキシャルウェーハ２０を準備した（図１）。
まず、図１に示したように、第一導電型のＧａＡｓ出発基板１１上に、第一導電型のＧａＡｓバッファ層積層後、第一導電型のＧａｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６）第一エッチストップ層を０．３μｍ、第一導電型のＧａＡｓ第二エッチストップ層を０．３μｍをエピタキシャル成長し、犠牲層１２とした。さらに、第一導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第一クラッド層１３を１．０μｍ、ノンドープの（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０≦ｙ≦０．６）活性層１４、第二導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第二クラッド層１５を１．０μｍ、第二導電型のＧａＩｎＰ中間層（不図示）を０．１μｍ、第二導電型のＧａＰ窓層１６を４μｍ、順次成長して、半導体機能層（エピタキシャル機能層）１８としての発光素子構造を有するエピタキシャルウェーハ２０を準備した（図１）。
【0094】
次に、フォトリソグラフィー法にて、レジストマスク形成し、塩素系プラズマを用いたドライエッチング法にて、第一クラッド層１３からＧａＰ窓層１６までをエッチングし、素子分離溝２１を形成する素子分離工程を実施した（図２）。
【0095】
【0096】
次にエピタキシャルウェーハ２０上に熱硬化型接合材２４としてベンゾシクロブテン（ＢＣＢ）をスピンコートし（図５）、被接合基板３１であるサファイアウェーハと対向させて重ね合わせ、熱圧着することでエピタキシャルウェーハ２０とサファイアウェーハ３１とをＢＣＢ２４を介して接合した接合基板（エピタキシャル接合基板）３０を作製した。スピンコートにてＢＣＢを塗布する際、設計膜厚は０．６μｍとした（図６）。ＢＣＢの軟化点である温度１５０℃に到達後、室温まで温度を下げて接合した。次にフッ素系溶液で素子分離溝２１の内部のＳｉＯ２膜をエッチングした（図７）。次にフッ素系溶液で犠牲層１２をエッチングしてＧａＡｓ出発基板１１を剥離した（図８）。次にフォトリソグラフィー法にて、レジストマスクを形成し、塩素系プラズマを用いたドライエッチング法にて、第二クラッド層１５の一部を露出させた（図９）。
【0097】
次に表面にパッシベーション膜４２としてＳｉＯ２膜を形成し、素子分離溝２１の端部、露出した活性層１４の側面を被覆し、第一クラッド層１３および第二クラッド層１５の一部が露出するように加工した（図１０）。
【0098】
次にパッシベーション膜４２であるＳｉＯ２膜の露出部に電極４４としてＰ型層近傍０．１μｍの領域にＡｕＢｅ合金層を、Ｎ型層近傍０．２μｍの領域にＡｕＧｅ合金層を設けた。熱処理を施してオーミック接触を実現した（図１１）。
【0099】
（実施例２）
まず、図１２に示したように、第一導電型のＧａＡｓ出発基板１１上に、第一導電型のＧａＡｓバッファ層積層後、第一導電型のＧａｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６）第一エッチストップ層を０．３μｍ、第一導電型のＧａＡｓ第二エッチストップ層を０．３μｍをエピタキシャル成長し、犠牲層１２とした。さらに、第一導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第一クラッド層１３を１．０μｍ、ノンドープの（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０≦ｙ≦０．６）活性層１４、第二導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第二クラッド層１５を１．０μｍ、第二導電型のＧａＩｎＰ中間層（不図示）を０．１μｍ、第二導電型のＧａＰ窓層１６を４μｍ、順次成長して、半導体機能層（エピタキシャル機能層）１８としての発光素子構造を有するエピタキシャルウェーハ２０を準備した（図１２）。
まず、図１２に示したように、第一導電型のＧａＡｓ出発基板１１上に、第一導電型のＧａＡｓバッファ層積層後、第一導電型のＧａｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６）第一エッチストップ層を０．３μｍ、第一導電型のＧａＡｓ第二エッチストップ層を０．３μｍをエピタキシャル成長し、犠牲層１２とした。さらに、第一導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第一クラッド層１３を１．０μｍ、ノンドープの（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０≦ｙ≦０．６）活性層１４、第二導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第二クラッド層１５を１．０μｍ、第二導電型のＧａＩｎＰ中間層（不図示）を０．１μｍ、第二導電型のＧａＰ窓層１６を４μｍ、順次成長して、半導体機能層（エピタキシャル機能層）１８としての発光素子構造を有するエピタキシャルウェーハ２０を準備した（図１２）。
【0100】
次に、フォトリソグラフィー法にて、レジストマスクを形成し、塩素系プラズマを用いたドライエッチング法にて、第一クラッド層１３からＧａＰ窓層１６までをエッチングし、素子分離溝２１を形成する素子分離工程を実施した（図１３）。
【0101】
次にエピタキシャルウェーハ２０上にベンゾシクロブテン（ＢＣＢ）をスピンコートすることで表面及び素子分離溝２１の内部にＢＣＢを供給し（図１４）、２５０℃１時間の熱を印加してＢＣＢ膜を硬化させた（硬化接合材２５）。
【0102】
次にフォトリソグラフィー法により、素子分離溝２１の一部の硬化接合材２５（硬化ＢＣＢ部）を除去し、犠牲層１２を露出させた（図１５）。
【0103】
【0104】
次に、エピタキシャルウェーハ２０上に熱硬化型接合材２４としてベンゾシクロブテン（ＢＣＢ）をスピンコートし（図１８）、被接合基板３１であるサファイアウェーハと対向させて重ね合わせ、熱圧着することでエピタキシャルウェーハ２０とサファイアウェーハ３１とをＢＣＢ２４を介して接合した接合基板（エピタキシャル接合基板）５０を作製した。スピンコートにてＢＣＢを塗布する際、設計膜厚は０．６μｍとした（図１９）。
【0105】
次にフッ素系溶液で素子分離溝２１の内部のパッシベーション膜２２（ＳｉＯ２膜）をエッチングした（図２０）。
【0106】
次にフッ素系溶液で犠牲層１２をエッチングしてＧａＡｓ出発基板１１を剥離した（図２１）。フォトリソグラフィー法にて、レジストマスクを形成し、塩素系プラズマを用いたドライエッチング法にて、第二クラッド層１５の一部を露出させた（図２２）。
【0107】
次に、スパイク状になった硬化接合材２５（ＢＣＢ硬化部）を５ｋｇｆ／ｃｍ２程度の圧力の液流で除去した（図２３）。
【0108】
表面にパッシベーション膜４２としてＳｉＯ２膜を形成し、露出した活性層１４の側面を被覆し、第一クラッド層１３および第二クラッド層１５の一部が露出するように加工した（図２４）。
【0109】
次にパッシベーション膜４２であるＳｉＯ２膜露出部に電極４４としてＰ型層近傍０．１μｍの領域にＡｕＢｅ合金層を、Ｎ型層近傍０．２μｍの領域にＡｕＧｅ合金層を設けた。熱処理を施してオーミック接触を実現した（図２５）。
【0110】
（実施例３）
まず、図２６に示したように、第一導電型のＧａＡｓ出発基板１１上に、第一導電型のＧａＡｓバッファ層積層後、第一導電型のＧａｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６）第一エッチストップ層を０．３μｍ、第一導電型のＧａＡｓ第二エッチストップ層を０．３μｍをエピタキシャル成長し、犠牲層１２とした。さらに、第一導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第一クラッド層１３を１．０μｍ、ノンドープの（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０≦ｙ≦０．６）活性層１４、第二導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第二クラッド層１５を１．０μｍ、第二導電型のＧａＩｎＰ中間層（不図示）を０．１μｍ、第二導電型のＧａＰ窓層１６を４μｍ、順次成長して、半導体機能層（エピタキシャル機能層）１８としての発光素子構造を有するエピタキシャルウェーハ２０を準備した（図２６）。
まず、図２６に示したように、第一導電型のＧａＡｓ出発基板１１上に、第一導電型のＧａＡｓバッファ層積層後、第一導電型のＧａｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６）第一エッチストップ層を０．３μｍ、第一導電型のＧａＡｓ第二エッチストップ層を０．３μｍをエピタキシャル成長し、犠牲層１２とした。さらに、第一導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第一クラッド層１３を１．０μｍ、ノンドープの（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０≦ｙ≦０．６）活性層１４、第二導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第二クラッド層１５を１．０μｍ、第二導電型のＧａＩｎＰ中間層（不図示）を０．１μｍ、第二導電型のＧａＰ窓層１６を４μｍ、順次成長して、半導体機能層（エピタキシャル機能層）１８としての発光素子構造を有するエピタキシャルウェーハ２０を準備した（図２６）。
【0111】
フォトリソグラフィー法にて、レジストマスクを形成し、塩素系プラズマを用いたドライエッチング法にて、第一クラッド層１３からＧａＰ窓層１６までをエッチングし、素子分離溝２１を形成する素子分離工程を実施した（図２７）。
【0112】
エピタキシャルウェーハ２０上にベンゾシクロブテン（ＢＣＢ）をスピンコートすることで表面及び素子分離溝２１の内部の一部にＢＣＢを供給し（図２８）、２５０℃１時間の熱を印加してＢＣＢ膜を硬化させた（硬化接合材２５）。
【0113】
フォトリソグラフィー法により、レジストマスクを形成し、フッ素系プラズマを用いたドライエッチング法にて、素子分離溝２１の一部の硬化接合材２５（硬化ＢＣＢ部）を除去し、犠牲層１２を露出させた（図２９）。
【0114】
【0115】
次に、エピタキシャルウェーハ２０上に熱硬化型接合材２４としてベンゾシクロブテン（ＢＣＢ）をスピンコートし（図３２）、被接合基板３１であるサファイアウェーハと対向させて重ね合わせ、熱圧着することでエピタキシャルウェーハ２０とサファイアウェーハ３１とをＢＣＢ２４を介して接合した接合基板（エピタキシャル接合基板）６０を作製した。スピンコートにてＢＣＢを塗布する際、設計膜厚は０．６μｍとした（図３３）。
【0116】
次にフッ素系溶液で素子分離溝２１の内部のパッシベーション膜２２（ＳｉＯ２膜）をエッチングした（図３４）。
【0117】
次にフッ素系溶液で犠牲層１２をエッチングしてＧａＡｓ出発基板１１を剥離した（図３５）。
【0118】
次にレジストマスクを形成し、塩素系プラズマを用いたドライエッチング法にて、第二クラッド層１５の一部を露出させた（図３６）。
【0119】
表面にパッシベーション膜４２としてＳｉＯ２膜を形成し、素子分離溝２１の端部、露出した活性層１４の側面を被覆し、第一クラッド層１３および第二クラッド層１５の一部が露出するように加工した（図３７）。
【0120】
次にパッシベーション膜４２であるＳｉＯ２膜露出部に電極４４としてＰ型層近傍０．１μｍの領域にＡｕＢｅ合金層を、Ｎ型層近傍０．２μｍの領域にＡｕＧｅ合金層を設けた。熱処理を施してオーミック接触を実現した（図３８）。
【0121】
（実施例４）
まず、図３９に示したように、第一導電型のＧａＡｓ出発基板１１上に、第一導電型のＧａＡｓバッファ層積層後、第一導電型のＧａｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６）第一エッチストップ層を０．３μｍ、第一導電型のＧａＡｓ第二エッチストップ層を０．３μｍをエピタキシャル成長し、犠牲層１２とした。さらに、第一導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第一クラッド層１３を１．０μｍ、ノンドープの（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０≦ｙ≦０．６）活性層１４、第二導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第二クラッド層１５を１．０μｍ、第二導電型のＧａＩｎＰ中間層（不図示）を０．１μｍ、第二導電型のＧａＰ窓層１６を４μｍ、順次成長して半導体機能層（エピタキシャル機能層）１８としての発光素子構造を有するエピタキシャルウェーハを準備した（図３９）。
まず、図３９に示したように、第一導電型のＧａＡｓ出発基板１１上に、第一導電型のＧａＡｓバッファ層積層後、第一導電型のＧａｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６）第一エッチストップ層を０．３μｍ、第一導電型のＧａＡｓ第二エッチストップ層を０．３μｍをエピタキシャル成長し、犠牲層１２とした。さらに、第一導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第一クラッド層１３を１．０μｍ、ノンドープの（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０≦ｙ≦０．６）活性層１４、第二導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第二クラッド層１５を１．０μｍ、第二導電型のＧａＩｎＰ中間層（不図示）を０．１μｍ、第二導電型のＧａＰ窓層１６を４μｍ、順次成長して半導体機能層（エピタキシャル機能層）１８としての発光素子構造を有するエピタキシャルウェーハを準備した（図３９）。
【0122】
フォトリソグラフィー法にて、レジストマスクを形成し、塩素系プラズマを用いたドライエッチング法にて、第一クラッド層１３からＧａＰ窓層１６までをエッチングし、素子分離溝２１を形成する素子分離工程を実施した（図４０）。
【0123】
エピタキシャルウェーハ２０上にベンゾシクロブテン（ＢＣＢ）をスピンコートすることで表面及び素子分離溝２１の内部（壁面）にＢＣＢを供給し（図４１）、２５０℃１時間の熱を印加してＢＣＢ膜を硬化させた（硬化接合材２５）。
【0124】
フォトリソグラフィー法にて、レジストマスクを形成し、フッ素系プラズマを用いたドライエッチング法にて、素子分離溝の一部の硬化接合材２５（硬化ＢＣＢ部）を除去し、犠牲層１２を露出させた（図４２）。
【0125】
次に、窓層１６の表面及び素子分離溝２１に犠牲層１２を覆うようにパッシベーション膜２２としてＳｉＯ２膜を形成し（図４３）、素子分離溝２１以外の領域のパッシベーション膜２２（ＳｉＯ２膜）を除去した（図４４）。
【0126】
次に、エピタキシャルウェーハ２０上に熱硬化型接合材２４としてベンゾシクロブテン（ＢＣＢ）をスピンコートすることで表面及び素子分離溝２１の内部の一部にＢＣＢを供給し（図４５）、被接合基板３１であるサファイアウェーハと対向させて重ね合わせ、熱圧着することでエピタキシャルウェーハ２０とサファイアウェーハ３１とをＢＣＢ２４を介して接合した接合基板（エピタキシャル接合基板）７０を作製した。スピンコートにてＢＣＢを塗布する際、設計膜厚は０．６μｍとした（図４６）。
【0127】
次にフッ素系溶液で素子分離溝２１の内部のパッシベーション膜２２（ＳｉＯ２膜）をエッチングした（図４７）。
【0128】
次にフッ素系溶液で犠牲層１２をエッチングしてＧａＡｓ出発基板１１を剥離した（図４８）。
【0129】
次にレジストマスクを形成し、塩素系プラズマを用いたドライエッチング法にて、第二クラッド層１５の一部を露出させた（図４９）。
【0130】
スパイク状になったＢＣＢ硬化部を５ｋｇｆ／ｃｍ２程度の圧力の液流で除去した（図５０）。
【0131】
表面にパッシベーション膜４２としてＳｉＯ２膜を形成し、露出した活性層の側面を被覆し、第一クラッド層１３および第二クラッド層１５の一部が露出するように加工した（図５１）。
【0132】
次にパッシベーション膜４２であるＳｉＯ２膜露出部に電極４４としてＰ型層近傍０．１μｍの領域にＡｕＢｅ合金層を、Ｎ型層近傍０．２μｍの領域にＡｕＧｅ合金層を設けた。熱処理を施してオーミック接触を実現した（図５２）。
【0133】
（比較例）
図５３に示すように、第一導電型のＧａＡｓ出発基板１１１上に、第一導電型のＧａＡｓバッファ層積層後、第一導電型のＧａｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６）第一エッチストップ層を０．３μｍ、第一導電型のＧａＡｓ第二エッチストップ層を０．３μｍをエピタキシャル成長し、犠牲層１１２とした。さらに、第一導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第一クラッド層１１３を１．０μｍ、ノンドープの（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０≦ｙ≦０．６）活性層１１４、第二導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第二クラッド層１１５を１．０μｍ、第二導電型のＧａＩｎＰ中間層（不図示）を０．１μｍ、第二導電型のＧａＰ窓層１１６を４μｍ、順次成長した半導体機能層（エピタキシャル機能層）１１８としての発光素子構造を有するエピタキシャルウェーハ１２０を準備した（図５３）。
図５３に示すように、第一導電型のＧａＡｓ出発基板１１１上に、第一導電型のＧａＡｓバッファ層積層後、第一導電型のＧａｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６）第一エッチストップ層を０．３μｍ、第一導電型のＧａＡｓ第二エッチストップ層を０．３μｍをエピタキシャル成長し、犠牲層１１２とした。さらに、第一導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第一クラッド層１１３を１．０μｍ、ノンドープの（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０≦ｙ≦０．６）活性層１１４、第二導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第二クラッド層１１５を１．０μｍ、第二導電型のＧａＩｎＰ中間層（不図示）を０．１μｍ、第二導電型のＧａＰ窓層１１６を４μｍ、順次成長した半導体機能層（エピタキシャル機能層）１１８としての発光素子構造を有するエピタキシャルウェーハ１２０を準備した（図５３）。
【0134】
フォトリソグラフィー法にて、レジストマスクを形成し、塩素系プラズマを用いたドライエッチング法にて、第一クラッド層１１３からＧａＰ窓層１１６までをエッチングし、素子分離溝１２１を形成する素子分離工程を実施した（図５４）。これにより、犠牲層１１２の表面１１２ａが露出した。
【0135】
次に、サファイアウェーハ１３１上にＢＣＢ１２２をスピンコート（図５５）し、素子分離溝１２１が形成されたエピタキシャルウェーハと対向させて重ね合わせ、熱圧着することでエピタキシャルウェーハとサファイアウェーハとをＢＣＢを介して接合したエピタキシャル接合基板を作製した。スピンコートにてＢＣＢを塗布する際、設計膜厚は０．６μｍとした（図５６）。
【0136】
接合の際、素子分離溝１２１に侵入するＢＣＢ接合剤１２２の量は制御できないため、部分的に埋まる箇所がある一方、露出した犠牲層１１２表面までＢＣＢ接合剤１２２が埋まる領域も生じた（図５６参照）。
【0137】
犠牲層１１２をウェットエッチングで除去し、ＧａＡｓ出発基板１１１とエピタキシャル層を分離した。ＢＣＢ接合剤１２２が素子分離溝１２１を埋めた箇所は犠牲層エッチャントが侵入しないため、犠牲層１１２がエッチングされず、部分的に残留した（図５７）。部分的に残留した犠牲層を符号１６２で示した。
【0138】
ＧａＡｓ出発基板１１１をエピタキシャル層から剥離した際、犠牲層１１２がエッチングされていない箇所のＧａＡｓ出発基板１１１の一部が残留してしまった（図５８）。部分的に残留した出発基板の一部を符号１６１で示した。
【0139】
次に、素子分離溝１２１を埋めているＢＣＢ１２２の一部を除去し、分離溝を形成した（図５９）。
【0140】
第一クラッド層１１３および活性層１１４の一部領域を除去し、第二クラッド層１１５を露出させた（図６０）。第二クラッド層１１５露出後、スパイク状になっているＢＣＢ接合剤１２２をリフトオフの手法で選択的に除去した（図６１）。次に、表面にパッシベーション膜４２としてＳｉＯ２膜を形成し、素子分離端部、露出した活性層１１４の側面を被覆し、第一クラッド層１１３および第二クラッド層１１５の一部が露出するように加工した（図６２）。このとき、ＳｉＯ２膜の一部１９２が残留した出発基板１６１に付着した。
【0141】
次にＳｉＯ２膜露出部に電極１４４としてＰ型層近傍０．１μｍの領域にＡｕＢｅ合金層を、Ｎ型層近傍０．２μｍの領域にＡｕＧｅ合金層を設けた。熱処理を施してオーミック接触を実現した（図６３）。このとき、電極材料の一部１９４が残留した出発基板１６１に付着した。
【0142】
（実施例と比較例との比較）
犠牲層エッチング後、出発基板（ＧａＡｓ）がエピタキシャル層に付着せず、エピタキシャル層と出発基板が完全に分離した面積を良品面積と定義し、設計面積との比率を歩留まりとし、実施例と比較例における比較を示したものを図６４に示す。
犠牲層エッチング後、出発基板（ＧａＡｓ）がエピタキシャル層に付着せず、エピタキシャル層と出発基板が完全に分離した面積を良品面積と定義し、設計面積との比率を歩留まりとし、実施例と比較例における比較を示したものを図６４に示す。
【0143】
図６１から判るように実施例での実施の場合、いずれも９０％以上の剥離良品面積を示す。一方、比較例において、歩留まりは大きく低下している。この歩留まりの差は、素子分離溝を有するゆえの犠牲層エッチング時間の差異にも起因している。分離溝を設けたいずれも実施例の場合も、犠牲層エッチング時間は１時間以内である。一方、比較例において、犠牲層エッチング時間は室温において数十時間を要する。
【0144】
実施例においては、素子分離溝を介してエッチング液が容易に侵入するため、ウェーハ全面において同時にエッチングが進むため、犠牲層がエッチングされる過程での応力の偏在が少なく、エピタキシャル層が破壊されにくい。そのため、犠牲層エッチング後の歩留まりが良好である。
【0145】
その一方、比較例においてはウェーハ外周からエッチングが進むため、犠牲層エッチングの過程で偏在した応力がエピタキシャル層に掛かりやすい。その結果、エピタキシャル層にクラック等が入りやすく、結果として歩留まりの低下を招いた。
【0146】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【符号の説明】
【0147】
１１…出発基板、
１２…犠牲層、 １２ａ…犠牲層の露出表面、
１３…第一クラッド層、 １４…活性層、 １５…第二クラッド層、 １６…窓層、
１８…半導体機能層、 ２０…エピタキシャルウェーハ、
２１…素子分離溝、 ２２…パッシベーション膜、 ２４…熱硬化型接合材、
２５…硬化接合材、 ２６…熱硬化型接合材の開口、
３０…接合基板、 ３１…被接合基板、 ３５…接合型半導体ウェーハ
４２…パッシベーション膜、 ４４…電極、
５０…接合基板、 ５５…接合型半導体ウェーハ、
６０…接合基板、 ６５…接合型半導体ウェーハ、
７０…接合基板、 ７５…接合型半導体ウェーハ。
１２…犠牲層、 １２ａ…犠牲層の露出表面、
１３…第一クラッド層、 １４…活性層、 １５…第二クラッド層、 １６…窓層、
１８…半導体機能層、 ２０…エピタキシャルウェーハ、
２１…素子分離溝、 ２２…パッシベーション膜、 ２４…熱硬化型接合材、
２５…硬化接合材、 ２６…熱硬化型接合材の開口、
３０…接合基板、 ３１…被接合基板、 ３５…接合型半導体ウェーハ
４２…パッシベーション膜、 ４４…電極、
５０…接合基板、 ５５…接合型半導体ウェーハ、
６０…接合基板、 ６５…接合型半導体ウェーハ、
７０…接合基板、 ７５…接合型半導体ウェーハ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】
【図64】