(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023069592
(43)【公開日】2023-05-18
(54)【発明の名称】磁気抵抗素子を備える確率生成器および乱数生成器
(51)【国際特許分類】
G06F 7/58 20060101AFI20230511BHJP
H10N 50/10 20230101ALI20230511BHJP
【ＦＩ】
G06F7/58 680
H01L43/08 Z
H01L43/08 U
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2021181586
(22)【出願日】2021-11-08
(71)【出願人】
【識別番号】301021533
【氏名又は名称】国立研究開発法人産業技術総合研究所
(72)【発明者】
【氏名】福島 章雄
【テーマコード（参考）】
5F092
【Ｆターム（参考）】
5F092AB10
5F092AC12
5F092AD23
5F092AD25
5F092BB10
5F092BB23
5F092BB35
5F092BB36
5F092BB43
5F092BB55
5F092BC03
5F092BC07
5F092BC22
5F092DA03
(57)【要約】
【課題】新規で有用な確率生成器および乱数生成器を提供する。
【解決手段】‘０’または‘１’のビットの所定の生成確率を設定可能な確率生成器であって、ランダムなジッタを含む方形波を複数周期生成する発振部１１と、上記発振部から入力された上記方形波の電位を検出して、該電位に応じて‘０’または‘１’のビットを割当てる判定部１３と、を備え、上記発振部は、磁化自由層と、磁化固定層と、該磁化自由層と該磁化固定層との間にトンネル障壁層とを有する磁気抵抗素子を含む発振回路１６を有し、該磁気抵抗素子に電流を流すことで該磁化自由層の磁化の向きが反転可能であり、該磁化自由層の磁化の向きと該磁化固定層の磁化の向きとが平行状態または反平行状態であるかに応じて抵抗値が変化し、該抵抗値の変化のタイミングに基づいて上記ジッタが発生する、確率生成器が提供される。
【選択図】図１
【解決手段】‘０’または‘１’のビットの所定の生成確率を設定可能な確率生成器であって、ランダムなジッタを含む方形波を複数周期生成する発振部１１と、上記発振部から入力された上記方形波の電位を検出して、該電位に応じて‘０’または‘１’のビットを割当てる判定部１３と、を備え、上記発振部は、磁化自由層と、磁化固定層と、該磁化自由層と該磁化固定層との間にトンネル障壁層とを有する磁気抵抗素子を含む発振回路１６を有し、該磁気抵抗素子に電流を流すことで該磁化自由層の磁化の向きが反転可能であり、該磁化自由層の磁化の向きと該磁化固定層の磁化の向きとが平行状態または反平行状態であるかに応じて抵抗値が変化し、該抵抗値の変化のタイミングに基づいて上記ジッタが発生する、確率生成器が提供される。
【選択図】図１
【特許請求の範囲】
【請求項1】
‘０’または‘１’のビットの所定の生成確率を設定可能な確率生成器であって、
ランダムなジッタを含む方形波を複数周期生成する発振部と、
前記発振部から入力された前記方形波の電位を検出して、該電位に応じて‘０’または‘１’のビットを割当てる判定部と、を備え、
前記発振部は、磁化自由層と、磁化固定層と、該磁化自由層と該磁化固定層との間にトンネル障壁層とを有する磁気抵抗素子を含む発振回路を有し、該磁気抵抗素子に電流を流すことで該磁化自由層の磁化の向きが反転可能であり、該磁化自由層の磁化の向きと該磁化固定層の磁化の向きとが平行状態または反平行状態であるかに応じて抵抗値が変化し、該抵抗値の変化のタイミングに基づいて前記ジッタが発生する、前記確率生成器。
ランダムなジッタを含む方形波を複数周期生成する発振部と、
前記発振部から入力された前記方形波の電位を検出して、該電位に応じて‘０’または‘１’のビットを割当てる判定部と、を備え、
前記発振部は、磁化自由層と、磁化固定層と、該磁化自由層と該磁化固定層との間にトンネル障壁層とを有する磁気抵抗素子を含む発振回路を有し、該磁気抵抗素子に電流を流すことで該磁化自由層の磁化の向きが反転可能であり、該磁化自由層の磁化の向きと該磁化固定層の磁化の向きとが平行状態または反平行状態であるかに応じて抵抗値が変化し、該抵抗値の変化のタイミングに基づいて前記ジッタが発生する、前記確率生成器。
【請求項2】
前記判定部に接続され、‘０’および‘１’のビットの生成確率を前記所定の生成確率になるように制御する生成確率制御部をさらに備える、請求項１記載の確率生成器。
【請求項3】
前記発振部は、複数周期の制御信号を発生する制御信号発生部と、該制御信号に応じて前記発振回路の発振をオンまたはオフする発振制御部とをさらに有し、該発振回路が抵抗とコンデンサと前記磁気抵抗素子とからなる積分回路を含み、該積分回路が入力端子と所定の電位との間に前記抵抗と前記コンデンサとを直列接続し、前記コンデンサと前記磁気抵抗素子とを並列接続し、前記抵抗の一端を入力端子とし、前記抵抗の他端を前記コンデンサおよび前記磁気抵抗素子の一端と接続して出力端子とし、
前記判定部は、前記生成された方形波が入力される入力端子と前記制御信号に対して或る遅延時間後に発生するトリガ信号が入力される他の入力端子とを有し、該トリガ信号のタイミングに応じて前記方形波の電位を検出する、請求項２記載の確率生成器。
前記判定部は、前記生成された方形波が入力される入力端子と前記制御信号に対して或る遅延時間後に発生するトリガ信号が入力される他の入力端子とを有し、該トリガ信号のタイミングに応じて前記方形波の電位を検出する、請求項２記載の確率生成器。
【請求項4】
前記生成確率制御部は、前記判定部からの前記‘０’および‘１’のビットを受け取って平均値を求める演算部と、前記平均値に応じて前記所定の生成確率になるように前記遅延時間を調整する調節部と、前記制御信号に対して前記調整された遅延時間後に前記トリガ信号を発生するトリガ信号発生部とを有する、請求項３記載の確率生成器。
【請求項5】
前記発振回路は、直列に環状に接続された３個以上の奇数個のインバータ論理回路を有し、第１のインバータ論理回路の出力端子に前記積分回路の入力端子が接続され、前記積分回路の出力端子が第２のインバータ論理回路の入力端子に接続され、前記所定の電位が前記第２のインバータ論理回路の入力端子の第１の基準電位と第２の基準電位との間の電位であり、前記第１のインバータ論理回路以外のインバータ論理回路の出力端子から出力される前記方形波に前記ジッタが重畳する、請求項３または４記載の確率生成器。
【請求項6】
前記発振制御部は、前記奇数個のインバータ論理回路のうちの一つをＮＡＮＤゲートに置き換えたものであり、該ＮＡＮＤゲートの第１の入力端子に前段のインバータ論理回路の出力端子を接続し、第２の入力端子に前記制御信号が入力され、該制御信号に応じて前記発振器の発振をオンまたはオフする、請求項５記載の乱数生成器。
【請求項7】
前記発振回路は、前記積分回路を複数有する、請求項３～６のうちいずれか一項記載の確率生成器。
【請求項8】
前記発振部は、抵抗とコンデンサと前記磁気抵抗素子とからなる積分回路を含む前記発振回路と、該発振回路が生成した前記方形波を前記所定の生成確率に応じたデューティ比に設定するデューティ比設定部とを有し、該デューティ比に設定された方形波を前記判定部に出力し、
前記判定部は、前記デューティ比に設定された方形波が入力される入力端子と他のトリガ信号が入力される他の入力端子とを有し、該他のトリガ信号のタイミングに応じて前記方形波の電位を検出する、請求項１記載の確率生成器。
前記判定部は、前記デューティ比に設定された方形波が入力される入力端子と他のトリガ信号が入力される他の入力端子とを有し、該他のトリガ信号のタイミングに応じて前記方形波の電位を検出する、請求項１記載の確率生成器。
【請求項9】
前記判定部に接続され、‘０’および‘１’のビットの生成確率を前記所定の生成確率になるように制御する生成確率制御部をさらに備える、請求項８記載の確率生成器。
【請求項10】
前記生成確率制御部は、前記判定部からの前記‘０’および‘１’のビットを受け取って平均値を求める演算部と、前記平均値に応じて前記所定の生成確率に応じた前記デューティ比を決定するデューティ比決定部であって、該決定したデューティ比を前記デューティ比設定部に出力する該デューティ比決定部とを含む、請求項９記載の確率生成器。
【請求項11】
前記デューティ比設定部は、前記デューティ比決定部からの信号に基づいて前記発振部からの前記方形波のパルス幅を調整して前記決定したデューティ比に設定する機能を有する、請求項１０記載の確率生成器。
【請求項12】
前記デューティ比設定部は、前記所定の生成確率に応じた少なくとも一つの分周回路を有する、請求項８記載の確率生成器。
【請求項13】
請求項１～１２のうちいずれか一項に記載の確率生成器を備え、
前記‘１’のビットの生成確率が０．５になるように設定されてなる、乱数生成器。
前記‘１’のビットの生成確率が０．５になるように設定されてなる、乱数生成器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、磁化固定層の磁化に対する磁化自由層の磁化の相対的な角度に応じて抵抗値が変化する磁気抵抗素子を備える確率生成器および乱数生成器に関する。
【背景技術】
【0002】
磁気抵抗素子は、磁化固定層、中間層および磁化自由層の積層体からなる素子である。磁化固定層は磁化自由層に比べ大きな磁化を持ち、通常の動作範囲では、その磁化の向きは固定されている。それに対し、磁化自由層の磁化の向きは外部磁界や素子を流れる電流によって変えることができる。磁化自由層の磁化が一軸の異方性を持つとき、磁化固定層の磁化と磁化自由層の磁化との向きが平行のときと反平行のときに磁化のエネルギーが極小値となり、磁気抵抗素子は二つの安定状態を取る。磁気抵抗素子の抵抗値は、磁化の相対的な角度に依存し、平行のときに最も低くなり、反平行のとき最も高くなる。したがって、一軸の異方性を持つ磁気抵抗素子は二つの抵抗値を保持することができるため、不揮発メモリ素子として利用されている。
【0003】
磁気抵抗素子において、その面内形状を直径１００ナノメートル以下、磁化自由層の厚さを２ナノメートル程度にすると、磁化自由層を貫く直流電流によって、磁化の向きを反転させることができる。これが電流磁化反転と呼ばれる現象である。この反転をデータの書き込み法として用いた不揮発メモリがスピン注入磁化反転・磁気抵抗変化型メモリ（ＳＴＴ－ＭＲＡＭ）である。電流磁化反転において、磁化自由層の磁化を反転させるために必要なエネルギーは数十ｋBＴ（ｋB：ボルツマン定数、Ｔ：絶対温度）であり、室温のエネルギー（ｋBＴ）の数十倍である。言い換えると、電流磁化反転とは数十ｋBＴのエネルギー障壁で隔てられた２つの磁化状態間（平行と反平行状態）のスイッチングとみなすことができる。室温における電流磁化反転では、エネルギー障壁の高さに比べ熱擾乱の大きさが無視できず、磁化を反転させるための電流（反転電流）がばらつくことが知られている。この反転電流のばらつきを反転結果のばらつきに転化して、乱数源として利用する技術が開発されている（例えば、特許文献１、非特許文献１または２参照）。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特許第４６２５９３６号明細書
【非特許文献】
【0005】
【非特許文献1】Akio Fukushima et. al.; “Spin dice: A scalable truly random number generator based on spintronics”, Applied Physics Express 7, 083001(2014).
【非特許文献2】Won Ho Choi et. al., “A Magnetic Tunnel Junction based True Random Number Generator with conditional perturb and real-time output probability tracking”, IEDM2014 abstract 12.5.1 (2014).
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は、新規で有用な確率生成器および乱数生成器を提供することである。
【課題を解決するための手段】
【0007】
本発明の一態様によれば、‘０’または‘１’のビットの所定の生成確率を設定可能な確率生成器であって、ランダムなジッタを含む方形波を複数周期生成する発振部と、上記発振部から入力された上記方形波の電位を検出して、該電位に応じて‘０’または‘１’のビットを割当てる判定部と、を備え、上記発振部は、磁化自由層と、磁化固定層と、該磁化自由層と該磁化固定層との間にトンネル障壁層とを有する磁気抵抗素子を含む発振回路を有し、該磁気抵抗素子に電流を流すことで該磁化自由層の磁化の向きが反転可能であり、該磁化自由層の磁化の向きと該磁化固定層の磁化の向きとが平行状態または反平行状態であるかに応じて抵抗値が変化し、該抵抗値の変化のタイミングに基づいて上記ジッタが発生する、上記確率生成器が提供される。
【0008】
上記態様によれば、確率生成器は、発振回路に磁気抵抗素子を備えることで、確率的な磁化反転によるジッタを発生する。ジッタがランダムに生ずるので、そのジッタを含む方形波の電位を判定部で検出して、電位に応じて‘０’または‘１’を割当てて二値のビットを出力する。これにより、確率生成器は、ランダムに‘０’および‘１’のビットを生成できる。
【0009】
本発明の他の態様によれば、上記態様の確率生成器を備え、上記‘１’のビットの生成確率が０．５になるように設定されてなる、乱数生成器が提供される。
【0010】
上記他の態様によれば、上記態様の確率生成器がランダムに‘０’および‘１’のビットを生成でき、‘１’のビットの生成確率が０．５になるように設定することで、乱数生成器を提供できる。
【図面の簡単な説明】
【0011】
【図1】本発明の第１実施形態に係る確率生成器の概略構成を示すブロック図である。
【図2】発振回路に含まれる積分回路の構成図である。
【図3】磁気抵抗素子の概略断面図である。
【図4】電流磁化反転が起こる微小な磁気抵抗素子の電流－電圧特性図である。
【図5】第１実施形態に係る確率生成器の実施例１の構成図である。
【図6】実施例１のタイミングチャートである。
【図7】実施例１のビットの生成確率とトリガ信号の遅延時間との関係を示す図である。
【図8】実施例１および比較例１のビットの生成確率とトリガ信号の遅延時間との関係を示す図である。
【図9】第１実施形態に係る確率生成器の実施例２の構成図である。
【図10】実施例２－１、実施例２－２および比較例２の発振回路の出力のＦＦＴスペクトルである。
【図11】実施例２－１、実施例２－２および比較例２のビットの生成確率とトリガ信号の遅延時間との関係を示す図である。
【図12】本発明の第２実施形態に係る確率生成器の概略構成を示すブロック図である。
【図13】第２実施形態に係る確率生成器の実施例３の構成図である。
【図14】第２実施形態に係る確率生成器の実施例４の構成図である。
【図15】実施例４のタイミングチャートである。
【図16】実施例４のビットの生成確率を示す図である。
【発明を実施するための形態】
【0012】
以下、図面に基づいて本発明の実施形態を説明する。なお、複数の図面間において共通する要素については同じ符号を付し、その要素の詳細な説明の繰り返しを省略する。
【0013】
［第１実施形態に係る確率生成器］
図１は、本発明の第１実施形態に係る確率生成器の概略構成を示すブロック図である。図１を参照するに、確率生成器１０は、発振部１１と、生成確率制御部１２と、判定部１３とを有する。発振部１１はジッタを含む方形波を判定部１３に供給する。判定部１３は、生成確率制御部１２から供給されるトリガ信号のタイミングで、ジッタを含む方形波の電位を検出して、その電位に応じて‘０’または‘１’のビットを割当てて出力する。生成確率制御部１２は、判定部１３が出力した‘０’および‘１’を受け取って‘０’および‘１’の生成確率を求めて、所望の生成確率になるように発生タイミングを調整してトリガ信号を判定部１３に供給する。
図１は、本発明の第１実施形態に係る確率生成器の概略構成を示すブロック図である。図１を参照するに、確率生成器１０は、発振部１１と、生成確率制御部１２と、判定部１３とを有する。発振部１１はジッタを含む方形波を判定部１３に供給する。判定部１３は、生成確率制御部１２から供給されるトリガ信号のタイミングで、ジッタを含む方形波の電位を検出して、その電位に応じて‘０’または‘１’のビットを割当てて出力する。生成確率制御部１２は、判定部１３が出力した‘０’および‘１’を受け取って‘０’および‘１’の生成確率を求めて、所望の生成確率になるように発生タイミングを調整してトリガ信号を判定部１３に供給する。
【0014】
発振部１１は、制御信号発生部１４と、発振制御部１５と、発振回路１６とを含む。制御信号発生部１４は、複数周期の方形波の制御信号を発生し、発振制御部１５に供給する。発振制御部１５は、制御信号に応じて、例えば“ＨＩＧＨ”、“ＬＯＷ”に応じて、発振回路の発振のオンおよびオフのタイミングを決定する。発振回路１６は、ジッタが重畳された複数周期の方形波を発生し、判定部１３の入力端子１３ａに供給する。発振回路１６は、電流を流すことで確率的な磁化反転を生じる磁気抵抗素子を含む。発振回路１６は、磁気抵抗素子を含む積分回路を有することで、ジッタが重畳された複数周期の方形波を発生する。
【0015】
図２は、発振回路に含まれる積分回路の構成図である。図２を図１と合わせて参照するに、積分回路１８は、抵抗１９と、コンデンサ２０と、磁気抵抗素子２１とを有する。入力端子２２と所定の電位Ｖ1間に抵抗１９とコンデンサ２０とを直列接続し、コンデンサ２０と磁気抵抗素子２１とを並列接続する。抵抗１９の一端を入力端子２２と接続し、抵抗１９の他端をコンデンサ２０および磁気抵抗素子２１の一端と接続して出力端子２２とする。積分回路１８の時定数は、主として抵抗１９とコンデンサ２０により決まる。磁気抵抗素子２１は、薄膜の積層体による磁気デバイスである。この磁気抵抗素子２１は、充放電時においてコンデンサ２０からみて抵抗１９と並列のパスとなるため、積分回路１８の時定数を短くする効果がある。磁気抵抗素子２１の抵抗値が変化することで、積分回路１８の時定数が変化する。さらに、発振回路１６の発振周波数は積分回路１８の時定数により決まるため、磁気抵抗素子２１の抵抗が変化することで、発振回路１６の周波数も変化する。
【0016】
図３は、磁気抵抗素子の概略断面図である。図３を図２と合わせて参照するに、磁気抵抗素子２１は、下部電極層２３と上部電極層２４との間に、磁化自由層２５と磁化固定層２６とこれらの間にトンネル障壁層２８とが形成された積層をもつデバイスである。下部電極層２３および上部電極層２４は、Ｃｕ（銅）、Ａｕ（金）、アルミニウム（Ａｌ）等の金属層からなる。
【0017】
磁化自由層２５は、強磁性層からなり、例えばＣｏＦｅＢ層である。磁化自由層２５の磁化は、無磁場下において、磁化固定層２６に対して、平行・反平行の２つの安定状態をもつ。磁化自由層２５の下地にバッファ層として例えばＴａ（タンタル）層を設けてもよい。
【0018】
トンネル障壁層２８は、磁化自由層２５の上に形成され、酸化マグネシウム（ＭｇＯ）やスピネル（Ａｌ－Ｍｇ－Ｏ）のような絶縁材料からなる。
【0019】
磁化固定層２６は、磁化の向きが固定された強磁性層、または積層フェリ（ＳＡＦ）構造の強磁性層／中間層／強磁性層を有する。ＳＡＦ構造は２つの強磁性層が反強磁性的に結合し、各々の磁化が反平行に向いている構造である。中間層は薄膜の導電層である。磁化固定層２６の磁化の向きはほぼ同じ方向で固定されている。磁化の向きが積層方向に一致する場合を垂直磁化膜と呼び、磁化の向きが積層方向と直交する場合を面内磁化膜と呼ぶ。磁化固定層２６は、例えば、垂直磁化膜のＣｏＰｔ積層膜／Ｒｕ層／ＣｏＰｔ積層膜である。なお、磁化固定層２６の上に導電材料からなるキャップ層（不図示）を形成してもよい。キャップ層は、例えば、Ｔａ層／Ｒｕ層である。
【0020】
磁気抵抗素子２１は、その形状を、膜面において直径１００ナノメートル以下、磁化自由層の厚さを２ナノメートル程度に微細化すると、この積層体を貫く電流を流すことで、磁化自由層２５の磁化を反転させることができる。この現象を電流磁化反転と呼ぶ。電流磁化反転は、上記特許文献１（特許第４６２５９３６号明細書）に記載されているように、熱擾乱の影響を受けるため、電流磁化反転が生じる電流（いわゆる、反転電流）に確率的にばらつきが生じる。
【0021】
図２に示す積分回路１８において、入力端子２２に電圧パルスを与えると、磁気抵抗素子２１に電流が流れ、その電流の大きさに応じて、磁化自由層２５の磁化の向きが反転する。磁化自由層２５の磁化と磁化固定層２６の磁化の向きが平行状態であるか反平行状態であるかによって、下部電極層２３と上部電極層２４との間の磁気抵抗素子２１の電気抵抗値（以下、「抵抗値」とも称する）が変化する。平行状態である場合が、反平行状態である場合よりも抵抗値が低い。
【0022】
図４は、電流磁化反転が起こる微小な磁気抵抗素子の電流－電圧特性図であり、横軸が磁気抵抗素子に印加する電圧であり、縦軸が磁気抵抗素子を流れる電流である。この特性を取得した磁気抵抗素子２１は、磁化自由層２５がＣｏＦｅＢ膜、磁化固定層２６がＦｅＢ膜、トンネル障壁層２８がＭｇＯ膜であり、概ね直径６０ｎｍに微細加工した素子である。磁気抵抗素子２１は、磁化自由層２５の磁化が磁化固定層２６の磁化と平行のとき（平行状態）の磁気抵抗素子２１の抵抗値がおよそ１３００Ω、反平行のとき（反平行状態）の抵抗値がおよそ２３００Ωの素子である。
【0023】
図４を図２および図３と合わせて参照するに、磁気抵抗素子２１に印加する電圧を－０．２Ｖから０．２Ｖの間で掃引すると、電流－電圧特性図は、ヒステリシスループを形成する。磁化自由層２５および磁化固定層２６の磁化の向きが反平行状態（ＡＰとも称する）の場合に電圧を－０．２Ｖから増加させると、０．０６３Ｖを付近の電圧（Ａ点）で磁化自由層２５の磁化反転が生じて平行状態（Ｐとも称する）になり、磁気抵抗素子２１の抵抗値が減少するのでステップ状に電流値が増加する。一方、平行状態の場合に電圧を０．２Ｖから減少させると、－０．１４０Ｖ付近の電圧（Ｂ点）で磁化自由層２５の磁化反転が生じて反平行状態になり磁気抵抗素子２１の抵抗値が増加するのでステップ状に電流値の絶対値が減少する。磁化自由層２５の磁化反転が起こる電圧値は、先に述べたように、熱擾乱の影響を受けるため確率的にばらつく。積分回路１８は、磁気抵抗素子２１の磁化反転による抵抗値の変化が生じる電圧値、つまり磁化反転が生じる電流値（反転電流値）のばらつきにより、積分回路１８の充放電時間がばらつき、それにより発振回路１６の出力にランダムなジッタが生じる。
【0024】
図１に戻り、生成確率制御部１２は、演算部３０と、調節部３１と、トリガ信号発生部３２とを含む。演算部３０は、判定部１３が出力した‘０’および‘１’のビットを受け取って、所定のビット数を単位に、ビット‘０’を０として、ビット‘１’を１として平均値を求め、その平均値を調節部３１に供給する。この平均値は、ビット‘１’の生成確率に相当する。
【0025】
調節部３１は、所望のビットの生成確率と判定部１３から受け取った平均値とを比較して、所望のビットの生成確率になるように制御信号発生部１４が発生する制御信号に対してトリガ信号発生部３２が発生するトリガ信号の遅延時間を調整する。所望の生成確率は調節部３１の外部から入力するようにしてもよく、予め調節部３１に設定できるように構成してもよい。
【0026】
トリガ信号発生部３２は、制御信号発生部１４からの制御信号に対して調節部３１で調整された遅延時間後にトリガ信号を発生して判定部１３の入力端子１３ｂに供給する。制御信号は複数周期の方形波であり、トリガ信号は制御信号の例えば立ち上がり毎に、立ち上がりから遅延時間後に例えば矩形波のトリガ信号を発生する。
【0027】
判定部１３は、発振回路１６から一方の入力端子１３ａにジッタを含む方形波が供給され、トリガ信号発生部３２から他方の入力端子１３ｂにトリガ信号が供給される。判定部１３は、トリガ信号の例えば立ち上がりタイミングでジッタを含む方形波の電位を検出して、その電位に応じて、０’または‘１’のビットを割当てて出力する。判定部１３は、フリップフロップ素子、電位判定回路、およびビット出力回路から構成してもよい。
【0028】
確率生成器１０は、発振回路１６に充放電時間が抵抗１９およびコンデンサ２０による時定数による決まる充放電時間を中心として磁気抵抗素子２１による確率的な磁化反転によるジッタを含む積分回路１８を含む。ジッタがランダムに生ずるのでそのジッタを含む方形波の電位を判定部１３で検出して、電位に応じて‘０’または‘１’のビットを割当てて出力する。これにより、確率生成器１０は、ランダムに‘０’および‘１’のビットを生成する。生成確率制御部１２は、判定部１３の出力端子１３ｃが出力した‘０’および‘１’のビットを受け取って平均値を求めてビット‘１’の生成確率を得る。生成確率制御部１２は、この平均値と所望の生成確率とを比較して、トリガ信号の制御信号に対する遅延時間を所望の生成確率になるように調整して、トリガ信号を判定部１３に供給する。判定部１３は、調節されたトリガ信号のタイミングでジッタを含む方形波の電位を検出して、電位に応じて‘０’または‘１’のビットを割当てて出力端子１３ｃから出力する。このように生成確率制御部１２に判定部１３から‘０’および‘１’のビットをフィードバックすることで、確率生成器１０は、‘０’および‘１’のビットを所望の生成確率で生成できる。
【0029】
図５は、第１実施形態に係る確率生成器の実施例１の構成図である。図５を図１と合わせて参照するに、実施例１の確率生成器４０は、磁気抵抗素子２１を含む発振回路１６としてリングオシレータを用いた例である。発振回路（リングオシレータ）１６は、積分回路４２と、直列に環状に接続されたＮＡＮＤゲート４１と２個のインバータ論理回路４３，４４とを有する。ＮＡＮＤゲート４１の出力端子に積分回路４２の入力端子である抵抗１９の一端を接続し、積分回路４２の出力端子がインバータ論理回路４３の入力端子に接続する。積分回路４２のコンデンサ２０および磁気抵抗素子２１の他端は（１／２）Ｖｃｃの電位点に接続されている。ここで図示していないが、ＶｃｃはＮＡＮＤゲート４１、インバータ論理回路４３，４４、フリップフロップ素子４５の電源電位である。
【0030】
ＮＡＮＤゲート４１の一方の入力端子４１ａは、インバータ論理回路４４の出力端子に接続される。他方の入力端子４１ｂは、２ｃｈ発振器４９のｃｈ１の出力端子４９ａに接続され、“ＨＩＧＨ”および“ＬＯＷ”の信号が入力される。ＮＡＮＤゲート４１は、図１における発振制御部１５に相当する。ＮＡＮＤゲート４１は、“ＨＩＧＨ”の場合、インバータ論理回路として機能し、発振回路１６が発振し、“ＬＯＷ”の場合は、発振が停止する。
【0031】
発振回路１６において、ＮＡＮＤゲート４１は“ＨＩＧＨ”とし、リングオシレータとしての特性を評価した。抵抗１９として４７０オーム、Ｖｃｃとして１．５ボルトとし、磁気抵抗素子を接続せず、コンデンサ２０の容量を変えて発振周波数を測定した。コンデンサ２０の容量が１ナノファラッドの場合、周波数は約５００ｋＨｚであった。コンデンサ２０の容量が１０ナノファラッドの場合、周波数は約２００ｋＨｚであった。コンデンサ２０の容量が１００ナノファラッドの場合、周波数は約１００ｋＨｚであった。コンデンサ２０を接続しなかった場合の周波数は約２ＭＨｚであり、この周波数はリングオシレータのＮＡＮＤゲート４１およびインバータ論理回路４３，４４の各々の浮遊容量により決まる周波数であると考えられる。コンデンサ２０の容量を１０倍にすると積分回路４２の時定数は約三分の一（１０の平方根倍の逆数倍）になるため、発振周波数は約３倍になることが期待される。発振回路１６では、コンデンサ２０の容量を１０倍にすると、発振周波数は２．５倍から２倍になっており、ほぼ期待される周波数の増加がみられている。発振回路１６において、コンデンサ２０の容量を１ナノファラッドとし、図４にその特性を示した磁気抵抗素子２１を接続した。得られた発振周波数は約５００ｋＨｚであり、発振の１周期は約２マイクロ秒であった。
【0032】
発振回路１６は、インバータ論理回路４４の出力端子が判定部のフリップフロップ素子４５のＤ入力端子に接続されている。発振回路１６の出力信号は、積分回路４２の抵抗１９およびコンデンサ２０による時定数Ｃ×Ｒと磁気抵抗素子２１による時定数の減少分を加味した発振周期のパルス幅を中心として、磁気抵抗素子２１の確率的にばらついた磁化反転によるジッタを含むという特性を有する。なお、発振回路１６は、ＮＡＮＤゲート４１およびインバータ論理回路４３，４４の総個数が、３個に限定されず、３個以上の奇数個であればよい。発振回路１６は、例えば、ＮＡＮＤゲート４１が１個とインバータ論理回路４３，４４が偶数個とを有してもよい。
【0033】
判定部１３は、フリップフロップ素子４５とデジタルマルチメータ４６とを有する。フリップフロップ素子４５のＤ入力端子には、上述したようにジッタを含む方形波が供給される。フリップフロップ素子４５のＣＫ入力端子は、２ｃｈ発振器４９のチャンネルｃｈ２の出力端子４９ｂが接続され、トリガ信号が供給される。フリップフロップ素子４５は、トリガ信号のタイミングにおけるジッタを含む方形波の電位に応じて、そのＱ出力端子が“ＨＩＧＨ”または“ＬＯＷ”の電位となる。デジタルマルチメータ４６は、Ｑ出力端子の電位を検出して、“ＨＩＧＨ”の場合にビット“１”、“ＬＯＷ”の場合にビット“０”を割り当て、出力端子４６ｂから出力する。この出力が、確率生成器４０の出力となる。
【0034】
ＰＣ（パソコン）４８は、生成確率制御部１２の演算部３０と調節部３１として機能する。ＰＣ４８は、その入力端子４８ａがデジタルマルチメータ４６の出力端子４６ｂに接続される。インターフェースは例えばシリアル・インターフェースである。ＰＣ４８は、ソフトウェアにより受け取ったビット‘０’を値０として、ビット‘１’を値１として所定のビット数、例えば２００００ビット毎に平均値を算出する。この平均値がビット‘１’の生成確率に等しい。
【0035】
ＰＣ４８には、確率生成器４０の０～１の間の所望のビットの生成確率が予め設定または入力される。ＰＣ４８は、ソフトウェアにより、所望の生成確率と算出された生成確率とを比較して、その差に応じてトリガ信号の制御信号に対する遅延時間を調節する。例えば、所望の生成確率と算出された生成確率との差が減少するように遅延時間を決定する。遅延時間の代わりとして、所望の生成確率と算出された生成確率との差が減少するように制御信号に対するトリガ信号の位相差を決定してもよい。ＰＣ４８は、出力端子４８ｂが２ｃｈ発振器４９に接続されており、決定した遅延時間または位相差を２ｃｈ発振器４９に供給する。
【0036】
２ｃｈ発振器４９は、チャンネルｃｈ１の出力端子４９ａがＮＡＮＤゲート４１の入力端子４１ｂに接続され、チャンネルｃｈ２の出力端子４９ｂがフリップフロップ素子４５のＣＫ入力端子に接続されている。チャンネルｃｈ１は、図１における制御信号発生部１４に相当し、チャンネルｃｈ２が、図１におけるトリガ信号発生部３２に相当する。２ｃｈ発振器４９は、ＰＣ４８から受け取った遅延時間または位相差をチャンネルｃｈ１の制御信号に対してチャンネルｃｈ２のトリガ信号に設定する。
【0037】
図６は、実施例１のタイミングチャートである。図６を図５と合わせて参照するに、図６（ａ）は、２ｃｈ発振器のｃｈ１の出力端子４９ａからＮＡＮＤゲート４１の入力端子４１ｂに供給された制御信号である。制御信号が“ＬＯＷ”から“ＨＩＧＨ”に立ち上がると、発振回路（リングオシレータ）１６が発振する。図６（ｂ）は発振信号である。発振信号は、インバータ論理回路４４の出力端子からフリップフロップ素子４５のＤ入力端子に供給される。発振信号は、方形波であり、磁気抵抗素子２１を含む積分回路４２により上述したようにランダムなジッタが重畳されている。図６（ｃ）はｃｈ２の出力端子４９ｂからフリップフロップ素子４５のＣＫ入力端子に供給されるトリガ信号である。２ｃｈ発振器４９は、図６（ａ）に示したｃｈ１の制御信号が立ち上がってから、図６（ｃ）に示すように、遅延時間分遅らせてトリガ信号が立ち上がるように構成される。トリガ信号の遅延時間は、所望のビットの生成確率に応じてＰＣ４８によって設定される。フリップフロップ素子４５は、トリガ信号の立ち上がりに同期してフリップフロップ素子４５のＤ入力端子に供給された発振信号の状態を保持し、発振信号の電位に応じて“ＬＯＷ”または“ＨＩＧＨ”を図６（ｄ）に示すように、Ｑ出力端子からデジタルマルチメータ４６の入力端子４６ａに出力する。図６（ｃ）のトリガ信号が立ち上がった際に発振信号が“ＨＩＧＨ”であるので、図６（ｄ）に示すように“ＨＩＧＨ”を出力する。デジタルマルチメータ４６は、入力端子４６ａに供給された信号の電位に応じてビットを割り当て、ここでは、“ＨＩＧＨ”の場合ビット“１”を、“ＬＯＷ”の場合ビット“０”を割り当てて出力する。
【0038】
図７は、実施例１のビットの生成確率とトリガ信号の遅延時間との関係を示す図である。図７を図５および図６と合わせて参照するに、ビットの生成確率は、デジタルマルチメータ４６からのビット“０”および“１”をそれぞれ値０、１として、所定の遅延時間毎に繰り返し測定し、その平均値として求めたものである。図６（ｂ）に示したように制御信号が“ＨＩＧＨ”になって約２．５μ秒後に発振回路（リングオシレータ）１６が発振を開始し、制御信号が“ＬＯＷ”になるまでの約１２．１μ秒後まで発振する。トリガ信号の遅延時間を、この発振している期間（約２．５μ秒後～約１２．１μ秒後）に、２ｃｈ発振器４９に対して設定することで、確率生成器４０のビットの生成確率が設定できる。図７には、遅延時間８．０μ秒から１１．０μ秒の間の遅延時間に対するビットの生成確率が示されている。特定の遅延時間の期間を選択することで、遅延時間に対するビットの生成確率が単純増加する関係が得られる。例えば遅延時間の期間を矢印で示す９．１１μ秒から９．２４μ秒に設定することで、遅延時間に対して生成確率が単純増加する関係が得られる。ＰＣ４８が予め図７に示す遅延時間とビットの生成確率を取得して記憶し、所望のビットの生成確率に応じて遅延時間を設定してもよい。代替案としては、ＰＣ４８がある遅延時間を設定してビットの生成確率を取得し、所望のビットの生成確率と比較して、その差を低減するように遅延時間を変更する動作を繰り返して、所望のビットの生成確率になる遅延時間を求めてもよい。
【0039】
図８は、実施例１および比較例１のビットの生成確率とトリガ信号の遅延時間との関係を示す図である。比較例１は、図５に示した実施例１の確率生成器４０において磁気抵抗素子２１を設けない場合である。図８の実施例１は図７の時間スケールを拡大したものである。図８を参照するに、実施例１は、生成確率が０から１への変化の時間が０．１３μ秒である。比較例１は、生成確率が０から１への変化の時間が０．０５３μ秒である。これにより、実施例１は、比較例１よりも、遅延時間に対する生成確率の曲線の傾きが小さくなっていることが分かる。これにより、実施例１は磁気抵抗素子２１を有することで重畳されるジッタにより、比較例１よりも生成確率に対する遅延時間の設定可能な範囲が広がっており、所望の生成確率により精確に合わせることができる。
【0040】
図９は、第１実施形態に係る確率生成器の実施例２の構成図である。図９を図１と合わせて参照するに、実施例２の確率生成器６０は、２組の磁気抵抗素子２１を含む積分回路６１，６２を含むリングオシレータを用いた例であり、実施例１の変形例である。
【0041】
確率生成器６０は、ＮＡＮＤゲート４１とインバータ論理回路４３との間に積分回路６１が接続され、インバータ論理回路４３とインバータ論理回路４４との間に積分回路６２が接続される。積分回路６１，６２は、図５に示した実施例１の積分回路４２と同様の構成を有する。実施例２は、他の構成は実施例１と同様であるので説明を省略する。
【0042】
実施例２の確率生成器６０は、２組の磁気抵抗素子２１を含む積分回路６１，６２を含むことで、発振回路１６（すなわちインバータ論理回路４４の出力端子）から出力される方形波が実施例１よりも、より大きなジッタを重畳することができる。これにより、遅延時間に対するビットの生成確率の変化が、よりなだらかに（傾きが小さく）なり、所望のビットの生成確率に合わせる制御が容易になる。
【0043】
実施例２の測定例として、図９に示した２組の磁気抵抗素子２１を含む積分回路６１，６２を含む確率生成器６０の場合を実施例２－１、これと比較するために、磁気抵抗素子２１を含む積分回路６１だけ（磁気抵抗素子１個）にした確率生成器（実施例１と同様の構成）を実施例２－２とした。また比較例２として、図９に示した確率生成器６０の積分回路６１，６２が磁気抵抗素子２１を含まない回路を比較例２とした。発振回路１６において、抵抗１９は１３００オーム、コンデンサ２０は１０ナノファラッド、Ｖｃｃは１．５ボルトとした。この回路において、磁気抵抗素子２１を接続しない場合のリングオシレータとしての発振周波数は約１９０ｋＨｚであった。磁気抵抗素子２１として、磁化が平行状態の抵抗値が約４５０オーム、反平行状態の抵抗値が約７５０オームの素子を用いて、確率生成器６０の実験を行った。実施例２－１の場合、用いた二つの磁気抵抗素子２１の抵抗値はほぼ同じ値であった。
【0044】
図１０は、実施例２－１、実施例２－２および比較例２の発振回路の出力のＦＦＴスペクトルである。発振信号は、図９に示した実施例２のインバータ論理回路４４の出力端子から取得して、オシロスコープ（キーサイト・テクノロジー社製モデルＤＳＯ９１０４Ａ）に接続した。ＮＡＮＤゲート４１の入力端子４１ｂに入力する制御信号を“ＨＩＧＨ”のままにして常時発振するようにした。図１０の（ａ）は実施例２－１、（ｂ）は実施例２－２、（ｃ）は比較例２である。
【0045】
図１０（ａ）～（ｃ）を参照するに、実施例２－１（磁気抵抗素子が２個の場合）は、２６３ｋＨｚ付近にメインピークが現れ、その半値幅は４９０Ｈｚであり、２５９ｋＨｚ付近と２６７ｋＨｚ付近にサブバンドが現れた。これに対して、実施例２－２（磁気抵抗素子が１個の場合）は、２２６ｋＨｚ付近にピークが現れ、その半値幅は４２０Ｈｚであった。比較例２（磁気抵抗素子がない場合）は、１９１ｋＨｚ付近にピークが現れ、その半値幅は３００Ｈｚであった。これらのことから、実施例２－１および実施例２－２では比較例２よりもスペクトルの幅が広がっていることが分かった。これは、磁気抵抗素子２１を含む積分回路６１，６２によりジッタが重畳されたことを示している。実施例２－１はサブバンドが現れているので、実施例２－２よりも周波数の揺らぎが大きくなったことが分かる。これは実施例２－１が磁気抵抗素子２１を含む積分回路を２組有することで、ジッタが実施例２－２よりも大きくなったことを示している。これにより、実施例２－１は実施例２－２よりも遅延時間に対するビットの生成確率の変化がより小さくなり、所望のビットの生成確率に合わせることが容易になる。
【0046】
図１１は実施例２－１、実施例２－２および比較例２のビットの生成確率とトリガ信号の遅延時間との関係を示す図である。横軸は、説明の便宜のため、生成確率がほぼ０．５となる遅延時間を基準（０）として、ｎ（ナノ）秒で表している。
【0047】
図１１（ａ）～（ｃ）を参照するに、実施例２－１（磁気抵抗素子が２個の場合）は、生成確率が０から１への変化の時間が８．３ｎ秒である。実施例２－２（磁気抵抗素子が１個の場合）は、生成確率が０から１への変化の時間が２．６ｎ秒である。比較例２は、生成確率が０から１への変化の時間が０．９ｎ秒またはそれ以下である。これにより、実施例２－１および実施例２－２は磁気抵抗素子２１を有することで重畳されるジッタにより、比較例２よりも生成確率に対する遅延時間の設定可能な範囲が広がっており、所望の生成確率により精確に合わせることができる。特に、実施例２－１は磁気抵抗素子２１を２つ有することで、生成確率が０から１への変化の時間に対して実施例２－２よりもなだらかになり、所望の生成確率により精確に合わせることができる。
【0048】
［第２実施形態に係る確率生成器］
図１２は、本発明の第２実施形態に係る確率生成器の概略構成を示すブロック図である。図１２を参照するに、確率生成器７０は、発振部７１と、生成確率制御部７２と、判定部１３とを有する。発振部７１はジッタを含む方形波を判定部１３に供給する。判定部１３は、生成確率制御部７２から供給されるトリガ信号のタイミングで、ジッタを含む方形波の電位を検出して、その電位に応じて‘０’または‘１’のビットを割当てて出力する。生成確率制御部７２は、発振部７１のジッタを含む方形波の周期よりも十分長い周期で繰り返しトリガ信号を供給する。生成確率制御部７２は、判定部１３が出力した‘０’および‘１’を受け取って‘０’および‘１’の生成確率を求めて、所望の生成確率になるように発振部７１の方形波のデューティ比を決定して発振部７１に供給する。発振部７１は生成確率制御部７２から供給されたデューティ比に設定して方形波を判定部１３に供給する。
図１２は、本発明の第２実施形態に係る確率生成器の概略構成を示すブロック図である。図１２を参照するに、確率生成器７０は、発振部７１と、生成確率制御部７２と、判定部１３とを有する。発振部７１はジッタを含む方形波を判定部１３に供給する。判定部１３は、生成確率制御部７２から供給されるトリガ信号のタイミングで、ジッタを含む方形波の電位を検出して、その電位に応じて‘０’または‘１’のビットを割当てて出力する。生成確率制御部７２は、発振部７１のジッタを含む方形波の周期よりも十分長い周期で繰り返しトリガ信号を供給する。生成確率制御部７２は、判定部１３が出力した‘０’および‘１’を受け取って‘０’および‘１’の生成確率を求めて、所望の生成確率になるように発振部７１の方形波のデューティ比を決定して発振部７１に供給する。発振部７１は生成確率制御部７２から供給されたデューティ比に設定して方形波を判定部１３に供給する。
【0049】
発振部７１は、発振回路７４とデューティ比設定部７５とを含む。発振回路７４は、ジッタが重畳された複数周期の方形波を発生し、デューティ比設定部７５に供給する。発振回路７４は、第１実施形態の図２および図３に示した、電流を流すことで確率的な磁化反転を生じる磁気抵抗素子２１を含む積分回路１８を有する。発振回路７４は、磁気抵抗素子２１を含む積分回路を有することで、ジッタが重畳された複数周期の方形波（第１方形波とも称する。）を発生する。デューティ比設定部７５は、発振回路７４から供給された第１方形波のデューティ比を生成確率制御部７２（より詳細には、デューティ比決定部７８）から供給されたデューティ比に変換する。デューティ比設定部７５は、デューティ比が変換されたジッタが重畳された複数周期の方形波（第２方形波とも称する。）を判定部１３の入力端子１３ａに供給する。なお、デューティ比は、方形波の１周期のうち“ＨＩＧＨ”の状態である時間的な割合である。
【0050】
生成確率制御部７２は、演算部７６と、デューティ比決定部７８と、トリガ信号発生部７９とを含む。演算部７６は、判定部１３が出力した‘０’および‘１’のビットを受け取って、所定のビット数を単位に、ビット‘０’を０として、ビット‘１’を１として平均値を求め、その平均値をデューティ比決定部７８に供給する。この平均値は、ビット‘１’の生成確率に相当する。
【0051】
デューティ比決定部７８は、所望のビットの生成確率と受け取った平均値とを比較して、所望のビットの生成確率になるようにデューティ比を決定する。この際、ビットの生成確率がデューティ比にほぼ等しく、トリガ信号の周期が十分長い場合はビットの生成確率がデューティ比に等しいという関係に基づいてデューティ比を決定する。
【0052】
トリガ信号発生部７９のトリガ信号は、判定部１３において第２方形波の電位のサンプリングのタイミングを決定する。トリガ信号は、上述した第２方形波の周期よりも長い周期を有する。トリガ信号の１周期の間に含まれる第２方形波の波数と、ジッタの幅（ビットの生成確率がなめらかに変化する時間範囲）の積が、第２方形波の周期よりも長くすることが好ましい。具体的には、トリガ信号発生部７９は、トリガ信号の周波数（すなわち判定部１３におけるサンプリング周波数）を、第２方形波の周波数の１０分の１以下の周波数に設定することが好ましく、更には１００分の１以下の周波数に設定することがさらに好ましい。これにより、ビットの生成確率がデューティ比に近づくようになる。
【0053】
判定部１３は、第１実施形態と同様の構成と機能を有し、その詳細の説明は省略する。
【0054】
デューティ比設定部７５の具体的な構成の例を示す。デューティ比設定部７５は、第１方形波のパルス幅を所定のデューティ比に変換できる回路ならば、特に限定されない。デューティ比設定部７５は、例えば、ＮＥ５５５タイマーＩＣ（例えば、テキサス・インスツルメンツ社製、以下「タイマーＩＣ」とも称する。）を用いることができる。ＮＥ５５５タイマーＩＣの“ＣＯＮＴ”端子にデューティ比決定部７８からデューティ比に応じた直流電圧を入力して、第１方形波のデューティ比を変換して、“ＯＵＴ”端子から第２方形波を判定部１３の入力端子１３ａに供給する。
【0055】
デューティ比設定部７５は、１個の分周回路または複数の分周回路を組み合わせて構成し、所望のデューティ比に設定してもよい。デューティ比設定部７５は、ビットの生成確率を０．５に設定する場合は、デューティ比を５０％にするように分周回路を構成する。この場合、発振回路７４の出力端子に１／２分周回路を接続して、その出力端子からデューティ比が５０％のジッタを含んだ方形波（第２方形波）を判定部１３の入力端子１３ａに供給する。
【0056】
デューティ比設定部７５は、ビットの生成確率を０．２５に設定する場合は、デューティ比を２５％にするように分周回路を構成する。デューティ比が２５％の場合、例えば、発振回路７４の出力端子に１／２分周回路と１／４分周回路とを並列に接続し、各々の出力端子をＡＮＤゲートの入力端子の各々に接続してＡＮＤの処理を行う。デューティ比設定部７５は、この構成により、発振回路７４の出力端子からの第１方形波のデューティ比によらず、デューティ比が２５％でジッタを含む第２方形波を判定部１３の入力端子１３ａに供給する。なお、デューティ比設定部７５を分周回路で構成する場合、生成確率制御部７２の演算部７６およびデューティ比決定部７８を省略してもよい。
【0057】
確率生成器７０は、発振回路７４に図２に示した積分回路１８を有する。発振回路７４は、磁気抵抗素子の確率的な磁化反転に起因するジッタをランダムに含む方形波（第１方形波）をデューティ比設定部７５に出力し、デューティ比設定部７５は所望のデューティ比に変換して、ジッタを含む方形波（第２方形波）を判定部１３に出力する。判定部１３は、第２方形波の電位を判定部１３で検出して、電位に応じて‘０’または‘１’のビットを割当てて出力する。ビット‘１’の生成確率は、第２方形波のデューティ比に等しくなるので、所望の生成確率のビットを生成できる。
【0058】
図１３は、第２実施形態に係る確率生成器の実施例３の構成図である。図１３を図１２と合わせて参照するに、実施例３の確率生成器８０は、磁気抵抗素子２１を含む発振回路７４としてリングオシレータと、デューティ比設定部７５としてタイマーＩＣ８２を有する。発振回路（リングオシレータ）７４は、図５のＮＡＮＤゲート４１の代わりにインバータ論理回路８１を有し、インバータ論理回路４４の出力端子をインバータ論理回路８１の入力端子８１ａに接続した以外は、図５に示した発振回路１６と同様の構成を有する。発振回路７４はジッタを含む方形波をデューティ比設定部７５に供給する。
【0059】
デューティ比設定部７５のタイマーＩＣ８２において、ＴＲＧ端子が発振回路７４の出力端子（インバータ論理回路４４の出力端子）に接続され、ＣＯＮＴ端子にＰＣ８３の決定したデューティ比（デューティ比に応じた直流電圧）を供給する出力端子８３ｂが接続される。タイマーＩＣ８１は、ＣＯＮＴ端子に供給されたデューティ比に応じた直流電圧に応じて、ＴＲＧ端子に供給されたジッタを含む方形波をそのデューティ比に変換して、ＯＵＴ端子から判定部１３のフリップフロップ素子４５のＤ端子に供給する。
【0060】
判定部１３のフリップフロップ素子４５およびデジタルマルチメータ４６の構成および動作は、図５に示した実施例１と同様である。デジタルマルチメータ４６は、Ｑ出力端子の電位を検出して、“ＨＩＧＨ”の場合にビット“１”、“ＬＯＷ”の場合にビット“０”を割り当て、出力端子４６ｂから出力する。この出力が、確率生成器８０の出力となる。
【0061】
ＰＣ８３は、生成確率制御部７２の演算部７６およびデューティ比決定部７８として機能する。ＰＣ８３は、その入力端子８３ａがデジタルマルチメータ４６の出力端子４６ｂに接続される。インターフェースは例えばシリアル・インターフェースである。ＰＣ８３は、ソフトウェアにより受け取ったビット‘０’を値０として、ビット‘１’を値１として所定のビット数、例えば２００００ビット毎に平均値を算出する。この平均値がビット‘１’の生成確率に等しい。
【0062】
ＰＣ８３には、確率生成器８０の０～１の間の所望の生成確率が予め設定または入力される。ＰＣ８３は、ソフトウェアにより、所望のビットの生成確率と算出された平均値とを比較して、その差が生じている場合はその差に応じてデューティ比としてデューティ比設定部７５のタイマーＩＣ８２のＣＯＮＴ端子に供給する直流電圧を決定する。
【0063】
なお、タイマーＩＣ８２が変換するデューティ比とＣＯＮＴ端子に供給する直流電圧との関係を予め計測等して、ルックアップテーブル等をＰＣ８３の記憶部（不図示）に記憶させて、そのルックアップテーブルを参照してタイマーＩＣ８２のＣＯＮＴ端子に供給する直流電圧を決定してもよい。
【0064】
図１４は、第２実施形態に係る確率生成器の実施例４の構成図である。図１４を参照するに、実施例４の確率生成器９０は、デューティ比設定部７５として１／２分周回路としてフリップフロップ素子９１（Ｄ－フリップフロップ７４７４）を設けた。実施例４は、それ以外は実施例３とほぼ同様の構成を有する。
【0065】
フリップフロップ素子９１において、ＣＫ端子には発振回路７４の出力端子（インバータ論理回路４４の出力端子）が接続され、Ｄ端子にはＱバー（Ｑ因子の反転出力）端子が接続され、ＣＬＲ端子およびＰＲ端子は電源電圧（“ＨＩＧＨ”）に設定される。この構成により、発振回路７４からのジッタを含む方形波（第１方形波）の立ち上がりに応じてＱ端子の出力が“ＨＩＧＨ”および“ＬＯＷ”が交互に切り替わり、第１方形波の１／２の周波数でかつジッタを含む方形波（第２方形波）が生成され、デューティ比は概ね５０％に変換される。なお、デューティ比設定部７５は、１／２分周回路のフリップフロップ素子９１を直列に２個接続して１／４分周回路を構成してもよく、Ｎ（Ｎは１以上の自然数）個直列接続して１／２N分周回路を構成してもよい。分周回路の段数を増やすことにより、分周後のデューティ比を５０％に近づけることが可能であり、これにより確率生成器８０のビット生成確率を０．５に極めて近づけることができる。
【0066】
図１５は、実施例４のタイミングチャートである。この実施例では、磁気抵抗素子を備えた積分回路４２として、実施例１に用いた回路と同一のものを用いた。図１５（ａ）は、図１４に示した発振回路７４の出力端子からフリップフロップ素子９１のＣＫ端子に供給された第１方形波の波形である。図１５（ｂ）は、１／２分周回路のフリップフロップ素子９１のＱ端子から出力された第２方形波の波形である。図１５（ａ）を参照するに、発振回路７４が発生した第１方形波の周波数は、約５００ｋＨｚである。第１方形波は、“ＬＯＷ（Ｌ）”よりも“ＨＩＧＨ（Ｈ）”の時間が長く、デューティ比が６４．４％であった。図１５（ｂ）を参照するに、第２方形波の周波数は約２５０ｋＨｚであり、周波数が１／２になっている。第２方形波は、デューティ比が５１．０％であり、５０％に近い値を示した。
【0067】
図１６は、実施例４の確率生成器のビットの生成確率を示す図である。トリガ信号の周波数は５ｋＨｚとし、２００００ビットを１パケットとして、ビットを生成した。図１６（ａ）はパケット毎の生成確率（平均値）を時間に対して示した図である。図１６（ｂ）はパケット毎の生成確率の頻度分布を示した図である。データの転送時間を含め、パケット毎の測定間隔は約８秒であった。
【0068】
図１６（ａ）を参照するに、実施例４の確率生成器８０は、パケット毎のビットの生成確率がほぼ０．５であり、時間的に安定していることが分かる。乱数評価の一手法として、パケット毎の平均値の分散（分布の幅）と、同じビット数での二項分布に従う二値乱数の平均値の分散（以下、二項分布での分散と呼ぶ）を比較するという手法がある。これは統計学におけるＦ（エフ）検定と言われる手法と同じである。生成した乱数が理想的な二値乱数とみなせる場合は、そのパケット毎の平均値の分散は、二項分布での分散に等しくなる。しかしながら、外部から生成確率を調節して乱数を生成する場合、設定した確率と生成した乱数の確率との間に有限の誤差が残ってしまうため、生成した乱数の分散は二項分布での分散に比べて大きくなる。磁気抵抗素子のスイッチングを用いた乱数生成器では、生成した乱数の平均値の分散の幅は、パケットのビット数に依存するが、二項分布での分散の数倍から数十倍である。
【0069】
図１６（ｂ）を参照するに、ビットの生成確率のパケット毎の分布はほぼガウス分布型のばらつきを示しており、その分散は二項分布での分散の２倍程度である。この結果は本実施例により、良質な物理乱数が生成できることの一つの傍証である。
【0070】
［乱数生成器］
本発明の実施形態に係る乱数生成器は、上述した第１実施形態および第２実施形態に係る確率生成器において、ビットの生成確率を０．５に設定して構成されたものである。
本発明の実施形態に係る乱数生成器は、上述した第１実施形態および第２実施形態に係る確率生成器において、ビットの生成確率を０．５に設定して構成されたものである。
【0071】
一実施形態に係る乱数生成器は、図１に示した確率生成器１０の構成を有する。図１を参照するに、乱数生成器は、確率生成器１０の生成確率制御部１２の調節部３１の所望のビットの生成確率（‘１’または‘０’のビットの生成確率）を０．５に設定する。調節部３１が判定部１３から受け取った平均値と０．５とを比較して、０．５のビットの生成確率になるように制御信号発生部１４が発生する制御信号に対してトリガ信号発生部３２が発生するトリガ信号の遅延時間を調整する。これにより、確率生成器１０の判定部１３の出力のビットの生成確率を０．５にすることができる。
【0072】
【0073】
他の実施形態に係る乱数生成器は、図１２に示した確率生成器７０の構成を有する。図１２を参照するに、乱数生成器は、確率生成器７０の生成確率制御部７２のデューティ比決定部７８のデューティ比を５０％に設定する。これにより、デューティ比設定部７５は、発振回路７４から供給された第１方形波のデューティ比を０．５になるように変換して、判定部１３に供給する。これにより、判定部１３の出力のビットの生成確率を０．５にすることができる。代替例としてはデューティ比設定部７５において、１個の分周回路または複数の分周回路を組み合わせてデューティ比が０．５になるように構成してもよい。
【0074】
乱数生成器は、より具体的には、図１３に示した実施例３の確率生成器８０において、ＰＣ８３に所望のビットの生成確率を０．５に設定することで、タイマーＩＣ８２がデューティ比０．５の第２方形波に変換し、判定部１３から出力するビットの生成確率を０．５にすることができる。
【0075】
乱数生成器は、図１４に示した実施例４の確率生成器９０のように、デューティ比設定部７５にデューティ比が０．５になるように１／２分周回路を設けて構成してもよい。これにより、判定部１３から出力するビットの生成確率を０．５にすることができる。乱数生成器は、より厳密にビットの生成確率を０．５にする場合は、さらに１／２分周回路を直列に接続してもよい。
【0076】
以上、本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、請求の範囲に記載された本発明の範囲内において、種々の変形・変更が可能であり、例えば、各実施形態および実施例を本発明の目的の効果を奏するように組み合わせて構成してもよい。
【符号の説明】
【0077】
１０，４０，６０，７０，８０，９０ 確率生成器
１１，７１ 発振部
１２，７２ 生成確率制御部
１３ 判定部
１４ 制御信号発生部
１５ 発振制御部
１６，７４ 発振回路
２１ 磁気抵抗素子
３０，７６ 演算部
３１ 調節部
３２，７９ トリガ信号発生部
４２ 積分回路
７５ デューティ比設定部
１１，７１ 発振部
１２，７２ 生成確率制御部
１３ 判定部
１４ 制御信号発生部
１５ 発振制御部
１６，７４ 発振回路
２１ 磁気抵抗素子
３０，７６ 演算部
３１ 調節部
３２，７９ トリガ信号発生部
４２ 積分回路
７５ デューティ比設定部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】