(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023071588
(43)【公開日】2023-05-23
(54)【発明の名称】ＣＭＯＳイメージセンサおよびその製造方法
(51)【国際特許分類】
H01L 27/146 20060101AFI20230516BHJP
H01L 21/336 20060101ALI20230516BHJP
H01L 21/8234 20060101ALI20230516BHJP
H01L 27/00 20060101ALI20230516BHJP
H01L 21/3205 20060101ALN20230516BHJP
【ＦＩ】
H01L27/146 A
H01L29/78 301P
H01L27/088 D
H01L27/088 E
H01L27/00 301B
H01L21/88 T
H01L21/88 S
【審査請求】有
【請求項の数】10
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2022139606
(22)【出願日】2022-09-02
(31)【優先権主張番号】63/278,253
(32)【優先日】2021-11-11
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/749,333
(32)【優先日】2022-05-20
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】500262038
【氏名又は名称】台湾積體電路製造股▲ふん▼有限公司
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８， Ｌｉ－Ｈｓｉｎ Ｒｄ．６， Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ， Ｈｓｉｎｃｈｕ， ＴＡＩＷＡＮ
(74)【代理人】
【識別番号】100147485
【弁理士】
【氏名又は名称】杉村 憲司
(74)【代理人】
【識別番号】230118913
【弁護士】
【氏名又は名称】杉村 光嗣
(74)【代理人】
【識別番号】100164448
【弁理士】
【氏名又は名称】山口 雄輔
(72)【発明者】
【氏名】劉 ▲チャオ▼徳
(72)【発明者】
【氏名】陳 思瑩
(72)【発明者】
【氏名】洪 志明
(72)【発明者】
【氏名】洪 瑞甫
(72)【発明者】
【氏名】楊 敦年
(72)【発明者】
【氏名】王 銓中
(72)【発明者】
【氏名】黄 冠傑
【テーマコード（参考）】
4M118
5F033
5F048
5F140
【Ｆターム（参考）】
4M118AA10
4M118AB01
4M118BA14
4M118CA03
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4M118FA28
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4M118GC07
4M118GC14
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4M118HA30
5F033HH08
5F033HH09
5F033HH11
5F033HH18
5F033HH21
5F033RR03
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5F048AC01
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5F140CC02
5F140CC03
5F140CC08
5F140CE07
(57)【要約】 （修正有）
【課題】高い画素密度を実現する集積回路を提供する。
【解決手段】ＣＭＯＳイメージセンサでは、第１、第２ゲート電極構造１０４ａ、１０４ｂが、半導体基板１０２の上に配置され、且つ、互いに横方向に間隔を空け、共通ソース／ドレイン領域５０２が、第１、第２ゲート電極構造間の半導体基板内に配置される。絶縁層８０２は、第１、第２ゲート電極構造を覆い、ソース／ドレインコンタクト９０４は、第１、第２ゲート電極構造の間の絶縁層を介して延伸し、共通ソース／ドレイン領域に接触する。ソース／ドレインコンタクトが第１幅ｗ１を有する場合、第１、第２側壁スペーサ構造は、それぞれ２つの凹み７０２ｂ、７０２ｃを有する。しかしながら、ソース／ドレインコンタクトが第２幅ｗ２を有する場合、第１、第２側壁スペーサ構造は、それぞれ３つの凹み７０２ａ、７０２ｂ、７０２ｃを有する。
【選択図】図９
【解決手段】ＣＭＯＳイメージセンサでは、第１、第２ゲート電極構造１０４ａ、１０４ｂが、半導体基板１０２の上に配置され、且つ、互いに横方向に間隔を空け、共通ソース／ドレイン領域５０２が、第１、第２ゲート電極構造間の半導体基板内に配置される。絶縁層８０２は、第１、第２ゲート電極構造を覆い、ソース／ドレインコンタクト９０４は、第１、第２ゲート電極構造の間の絶縁層を介して延伸し、共通ソース／ドレイン領域に接触する。ソース／ドレインコンタクトが第１幅ｗ１を有する場合、第１、第２側壁スペーサ構造は、それぞれ２つの凹み７０２ｂ、７０２ｃを有する。しかしながら、ソース／ドレインコンタクトが第２幅ｗ２を有する場合、第１、第２側壁スペーサ構造は、それぞれ３つの凹み７０２ａ、７０２ｂ、７０２ｃを有する。
【選択図】図９
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板の上に配置され、且つ互いに横方向に間隔を空けた第１および第２ゲート電極構造と、
前記第１および第２ゲート電極構造間の前記半導体基板内に配置された共通ソース／ドレイン領域と、
前記第１および第２ゲート電極構造を覆う絶縁層と、
前記第１および第２ゲート電極構造の間の前記絶縁層を介して延伸し、前記共通ソース／ドレイン領域に接触するソース／ドレインコンタクトと、
それぞれ前記第１および第２ゲート電極構造の外側壁に沿って配置され、それぞれ前記ソース／ドレインコンタクトに隣接する第１および第２外側壁を有する第１および第２側壁スペーサ構造と、
を含み、前記第１外側壁が、前記ソース／ドレインコンタクトの第１側に面する前記第１外側壁に沿って、少なくとも２つの凹みを含み、前記第２外側壁が、前記ソース／ドレインコンタクトの第２側に面する前記第２外側壁に沿って、少なくとも２つの凹みを含む集積回路。
前記半導体基板の上に配置され、且つ互いに横方向に間隔を空けた第１および第２ゲート電極構造と、
前記第１および第２ゲート電極構造間の前記半導体基板内に配置された共通ソース／ドレイン領域と、
前記第１および第２ゲート電極構造を覆う絶縁層と、
前記第１および第２ゲート電極構造の間の前記絶縁層を介して延伸し、前記共通ソース／ドレイン領域に接触するソース／ドレインコンタクトと、
それぞれ前記第１および第２ゲート電極構造の外側壁に沿って配置され、それぞれ前記ソース／ドレインコンタクトに隣接する第１および第２外側壁を有する第１および第２側壁スペーサ構造と、
を含み、前記第１外側壁が、前記ソース／ドレインコンタクトの第１側に面する前記第１外側壁に沿って、少なくとも２つの凹みを含み、前記第２外側壁が、前記ソース／ドレインコンタクトの第２側に面する前記第２外側壁に沿って、少なくとも２つの凹みを含む集積回路。
【請求項2】
前記第１側壁スペーサ構造が、
前記第１ゲート電極構造の前記第１外側壁に沿って、前記第１ゲート電極構造の上表面の上に横方向に延伸する第１共形層と、
前記第１共形層の上表面の上に延伸し、且つ前記第１ゲート電極構造の上の前記第１共形層の前記上表面の上に横方向に延伸する第２共形層と、
を含む請求項１に記載の集積回路。
前記第１ゲート電極構造の前記第１外側壁に沿って、前記第１ゲート電極構造の上表面の上に横方向に延伸する第１共形層と、
前記第１共形層の上表面の上に延伸し、且つ前記第１ゲート電極構造の上の前記第１共形層の前記上表面の上に横方向に延伸する第２共形層と、
を含む請求項１に記載の集積回路。
【請求項3】
前記少なくとも２つの凹みのうちの第１凹みが、前記第２共形層の横方向表面が前記第２共形層の側壁に接触する前記第２共形層の第１内部角部に対応する請求項２に記載の集積回路。
【請求項4】
前記少なくとも２つの凹みのうちの第２凹みが、前記第２共形層の第２内部角部に対応し、前記第２内部角部が、前記第１内部角部の上方に配置された請求項３に記載の集積回路。
【請求項5】
前記第１共形層が、ベース部分、および前記ベース部分から上向きに延伸するカラー部分を含み、前記ベース部分および前記カラー部分が、それぞれ前記第１ゲート電極構造を横方向に取り囲み、前記ベース部分が、前記カラー部分よりも幅が広いため、前記ベース部分の上表面が、レッジに対応する請求項２に記載の集積回路。
【請求項6】
前記カラー部分が、その側壁間に厚さを有し、前記第１および第２ゲート電極構造の最も近い外側壁が、横方向間隔によって分離され、前記横方向間隔に対する前記厚さの比率が、１：２０～３：２０の範囲である請求項５に記載の集積回路。
【請求項7】
前記レッジに配置され、且つ前記第１共形層と前記２共形層の一部の間に配置された窒化物側壁スペーサをさらに含む請求項５に記載の集積回路。
【請求項8】
前記第１外側壁が、前記第１外側壁に沿って、前記ソース／ドレインコンタクトの前記第１側に面する少なくとも３つの凹みを含み、前記第２外側壁が、前記第２外側壁に沿って、前記ソース／ドレインコンタクトの前記第２側に面する少なくとも３つの凹みを含む請求項１に記載の集積回路。
【請求項9】
前記第１側壁スペーサ構造が、前記第１ゲート電極構造の前記第１外側壁に沿った第１共形層と、前記第１共形層の上表面の上に延伸し、且つ前記第１ゲート電極構造の上表面の上に横方向に延伸する第２共形層と、を含み、さらに、
前記第２共形層の上に配置されたコンタクトエッチストップ層を含む請求項８に記載の集積回路。
前記第２共形層の上に配置されたコンタクトエッチストップ層を含む請求項８に記載の集積回路。
【請求項10】
前記第１外側壁が、前記第１外側壁に沿って、前記ソース／ドレインコンタクトの前記第１側に面する少なくとも４つの凹みを含み、前記第２外側壁が、前記第２外側壁に沿って、前記ソース／ドレインコンタクトの前記第２側に面する少なくとも４つの凹みを含む請求項１に記載の集積回路。
【請求項11】
前記半導体基板内に配置された光検出器をさらに含む請求項１に記載の集積回路。
【請求項12】
イメージセンサ基板と、
前記イメージセンサ基板の中に配置された光検出器と、
前記イメージセンサ基板の上または中に配置され、前記光検出器から電荷を選択的に検出するよう構成された画素装置と、
を含み、前記画素装置が、前記イメージセンサ基板の上に配置されたゲート電極構造、前記イメージセンサ基板の中に配置されたソース／ドレイン（Ｓ／Ｄ）領域、および前記ゲート電極構造の外側壁にある側壁スペーサ構造を含み、前記側壁スペーサ構造が、前記外側壁の断面外表面に沿って、少なくとも３つの凹みを含むイメージセンサ。
前記イメージセンサ基板の中に配置された光検出器と、
前記イメージセンサ基板の上または中に配置され、前記光検出器から電荷を選択的に検出するよう構成された画素装置と、
を含み、前記画素装置が、前記イメージセンサ基板の上に配置されたゲート電極構造、前記イメージセンサ基板の中に配置されたソース／ドレイン（Ｓ／Ｄ）領域、および前記ゲート電極構造の外側壁にある側壁スペーサ構造を含み、前記側壁スペーサ構造が、前記外側壁の断面外表面に沿って、少なくとも３つの凹みを含むイメージセンサ。
【請求項13】
前記光検出器が、前記イメージセンサ基板の中に配置された複数の光検出器のうちの１つであり、前記複数の光検出器が、前記イメージセンサ基板の中の一連の行および一連の列内に配置された請求項１２に記載のイメージセンサ。
【請求項14】
前記イメージセンサ基板の裏側から前記イメージセンサ基板の第１深さに向かって延伸し、隣接する光検出器を互いに横方向に分離し、前記光検出器の一部を通り過ぎて横方向に延伸し、第１深さにおいて湾曲した先端部を有する深トレンチ隔離構造と、
前記イメージセンサ基板の裏側の上に配置され、且つ前記深トレンチ隔離構造の上に揃えられた金属格子と、
をさらに含む請求項１３に記載のイメージセンサ。
前記イメージセンサ基板の裏側の上に配置され、且つ前記深トレンチ隔離構造の上に揃えられた金属格子と、
をさらに含む請求項１３に記載のイメージセンサ。
【請求項15】
前記イメージセンサ基板の上に配置され、台形の断面形状を有する撮像装置接合パッドを含む撮像装置内部接続構造と、
前記撮像装置内部接続構造の上に配置された論理半導体基板と、
前記論理半導体基板と前記撮像装置内部接続構造の間に配置され、逆台形の断面形状を有する論理装置接合パッドを含む論理内部接続構造と、
をさらに含み、前記論理装置接合パッドが、前記撮像装置接合パッドに直接接触するため、前記台形の断面形状と前記逆台形の断面形状の比較的長い辺が、互いに直接接触する請求項１４に記載のイメージセンサ。
前記撮像装置内部接続構造の上に配置された論理半導体基板と、
前記論理半導体基板と前記撮像装置内部接続構造の間に配置され、逆台形の断面形状を有する論理装置接合パッドを含む論理内部接続構造と、
をさらに含み、前記論理装置接合パッドが、前記撮像装置接合パッドに直接接触するため、前記台形の断面形状と前記逆台形の断面形状の比較的長い辺が、互いに直接接触する請求項１４に記載のイメージセンサ。
【請求項16】
半導体基板の上にゲート電極構造を形成することと、
前記ゲート電極構造の上表面の上に、且つ前記ゲート電極構造の側壁に沿って、第１共形層を形成することと、
前記第１共形層の上表面の上に、且つ前記第１共形層の外側壁に沿って、第２共形層を形成することと、
前記第２共形層を垂直にエッチバックする第１エッチングを行って、前記第２共形層の横方向部分を除去し、それにより、前記第１共形層の前記外側壁に沿って、レッジ上に窒化物側壁スペーサを残すことと、
前記第１共形層を横方向にエッチバックする第２エッチングを行って、前記窒化物側壁スペーサの最先端が前記第１共形層に接触する前記第１共形層の前記外側壁内に少なくとも１つの凹みを残すことと、
前記第１共形層が前記ゲート電極構造の前記外側壁沿いにあり、且つ前記窒化物側壁スペーサが前記レッジ上の所定の位置にある状態で、イオン注入を行い、それにより、前記半導体基板内にソース／ドレイン領域を形成することと、
前記イオン注入を行った後、前記窒化物側壁スペーサを少なくとも部分的に除去する第３エッチングを行うことと、
を含む方法。
前記ゲート電極構造の上表面の上に、且つ前記ゲート電極構造の側壁に沿って、第１共形層を形成することと、
前記第１共形層の上表面の上に、且つ前記第１共形層の外側壁に沿って、第２共形層を形成することと、
前記第２共形層を垂直にエッチバックする第１エッチングを行って、前記第２共形層の横方向部分を除去し、それにより、前記第１共形層の前記外側壁に沿って、レッジ上に窒化物側壁スペーサを残すことと、
前記第１共形層を横方向にエッチバックする第２エッチングを行って、前記窒化物側壁スペーサの最先端が前記第１共形層に接触する前記第１共形層の前記外側壁内に少なくとも１つの凹みを残すことと、
前記第１共形層が前記ゲート電極構造の前記外側壁沿いにあり、且つ前記窒化物側壁スペーサが前記レッジ上の所定の位置にある状態で、イオン注入を行い、それにより、前記半導体基板内にソース／ドレイン領域を形成することと、
前記イオン注入を行った後、前記窒化物側壁スペーサを少なくとも部分的に除去する第３エッチングを行うことと、
を含む方法。
【請求項17】
前記第２共形層および前記第１共形層をエッチバックして前記第２共形層を部分的に除去することにより、前記窒化物側壁スペーサを前記第１共形層の前記レッジ上に残し、さらに、
前記第１共形層に第３共形層を形成することを含む請求項１６に記載の方法。
前記第１共形層に第３共形層を形成することを含む請求項１６に記載の方法。
【請求項18】
前記第２共形層および前記第１共形層をエッチバックして前記第２共形層を完全に除去することにより、前記第１共形層の前記レッジを完全に消去し、さらに、
前記第１共形層に第３共形層を形成することを含む請求項１６に記載の方法。
前記第１共形層に第３共形層を形成することを含む請求項１６に記載の方法。
【請求項19】
前記第２共形層の上のコンタクトエッチストップ層を形成することと、前記コンタクトエッチストップ層の上に絶縁層を形成することと、をさらに含む請求項１６に記載の方法。
【請求項20】
前記絶縁層を介して延伸するソース／ドレインコンタクトを形成し、前記ソース／ドレイン領域にオーミック結合することをさらに含む請求項１９に記載の方法。
【発明の詳細な説明】
【背景技術】
【0001】
イメージセンサを有する集積回路（integrated circuit, IC）は、例えば、カメラや携帯電話等の現代の電子機器において幅広く使用されている。相補型金属酸化膜半導体（complementary metal-oxide semiconductor, CMOS）は、ＩＣイメージセンサとしてよく知られている。電荷結合素子（charge-coupled device, CCD）に比べ、ＣＭＯＳイメージセンサは、低消費電力、小型、高速データ処理、データの直接出力、および低製造コストであるため、ますます好まれるようになった。ある種のＣＭＯＳイメージセンサは、前面照射（front-side illuminated, FSI）型イメージセンサおよび裏面照射（back-side illuminated, BSI）型イメージセンサを含む。
【0002】
ＦＳＩイメージセンサは、比較的大きな画素を有する低コストの応用に好適な確立した技術である。ＦＳＩイメージセンサにおいて、光は、光検出器（photodetector）に収集される前に、ＩＣの前面に入って、バックエンド（back-end-of-line, BEOL）金属内部接続層のスタックを通過する。通常、ＢＥＯＬ金属層は、個々の光検出器の上に開口を有し、光検出器への光の伝達を改善する。反対に、ＢＳＩセンサでは、光がＩＣの裏面に入り、ＢＥＯＬ金属内部接続構造は、ＩＣの前面に配置されるため、光は、光検出器に収集される前に、ＢＥＯＬ金属内部接続のどの部分も通過しない。ＦＳＩおよびＢＳＩイメージセンサは、いずれも商業実施において使用される。
【発明の概要】
【発明が解決しようとする課題】
【0003】
ＦＳＩおよびＢＳＩイメージセンサは、半導体基板内に配置された光検出器のアレイを含む。トランジスタは、半導体基板に配置され、様々な光検出器間に動作結合（operative coupling）を提供する。いくつかの隣接するトランジスタは、隣接するトランジスタ間で共有され、且つそれぞれ隣接するトランジスタの隣接するゲート電極構造の間に配置された共通ソース／ドレイン領域を含む。光検出器およびトランジスタをスケーリングして、将来の技術世代においてさらに小さくするのが望ましいが、ゲート電極構造の最も近い側壁間の間隔は、ある面では、このスケーリングを行うための「ピンチポイント」の機能を果たす。
【課題を解決するための手段】
【0004】
本発明は、いくつかの実施形態において、半導体基板、半導体基板の上に配置され、且つ互いに横方向に間隔を空けた第１および第２ゲート電極構造、第１および第２ゲート電極構造間の半導体基板内に配置された共通ソース／ドレイン領域、第１および第２ゲート電極構造を覆う絶縁層、第１および第２ゲート電極構造の間の絶縁層を介して延伸し、共通ソース／ドレイン領域に接触するソース／ドレインコンタクト、およびそれぞれ第１および第２ゲート電極構造の外側壁に沿って配置され、それぞれソース／ドレインコンタクトに隣接する第１および第２外側壁を有する第１および第２側壁スペーサ構造を含む集積回路を提供する。第１外側壁は、ソース／ドレインコンタクトの第１側に面する第１外側壁に沿って、少なくとも２つの凹み（indentation）を含む。第２外側壁は、ソース／ドレインコンタクトの第２側に面する第２外側壁に沿って、少なくとも２つの凹みを含む。
【0005】
本発明は、また、いくつかの実施形態において、イメージセンサ基板、イメージセンサ基板の中に配置された光検出器、およびイメージセンサ基板の上または中に配置され、光検出器から電荷を選択的に検出するよう構成された画素装置を含むイメージセンサを提供する。画素装置は、イメージセンサ基板の上に配置されたゲート電極構造、イメージセンサ基板の中に配置されたソース／ドレイン（Ｓ／Ｄ）領域、およびゲート電極構造の外側壁にある側壁スペーサ構造を含む。側壁スペーサ構造は、外側壁の断面外表面に沿って、少なくとも３つの凹みを含む。
【0006】
本発明は、さらに、いくつかの実施形態において、方法を提供する。半導体基板の上にゲート電極構造を形成する。ゲート電極構造の上表面の上に、且つゲート電極構造の側壁に沿って、第１共形（conformal）層を形成する。第１共形層の上表面の上に、且つ第１共形層の外側壁に沿って、第２共形層を形成する。第２共形層を垂直にエッチバック（etch back）する第１エッチングを行って、第２共形層の横方向部分を除去し、それにより、第１共形層の外側壁に沿って、レッジ（ledge）上に窒化物側壁スペーサを残す。第１共形層を横方向にエッチバックする第２エッチングを行って、窒化物側壁スペーサの最先端が第１共形層に接触する第１共形層の外側壁内に少なくとも１つの凹みを残す。第１共形層がゲート電極構造の外側壁沿いにあり、且つ窒化物側壁スペーサがレッジ上の所定の位置にある状態で、イオン注入（ion implantation）を行い、それにより、半導体基板内のソース／ドレイン領域を形成する。イオン注入を行った後、窒化物側壁スペーサを少なくとも部分的に除去する第３エッチングを行う。
【発明の効果】
【0007】
側壁スペーサ構造は、製造中にエッチバックされて、隣接するゲート電極構造の最も近い側壁間の横方向間隔を「広げる」ため、「ピンチポイント」が除去され、この時、ゲート電極構造は、側壁スペーサ構造が引っ込む量とほぼ同じ量だけより密接することができる。そのため、この技術は、これまで達成できたよりも高い画素密度を有するＦＳＩおよびＢＳＩイメージデバイスを提供する。
【図面の簡単な説明】
【0008】
添付図面は、本発明の原理がさらに理解されるために含まれており、本明細書に組み込まれ、且つその一部を構成するものである。図面は、本発明の実施形態を例示しており、説明とともに、本発明の原理を説明する役割を果たしている。
【0009】
【発明を実施するための形態】
【0010】
本開示は、提供される主題の異なる特徴を実施するための多くの異なる実施形態または例を提供する。本開示を単純化するために、構成要素および配置の具体例を以下に記載する。これらはもちろん単なる例であり、限定することを意図しない。例えば、以下の説明における第１の特徴の上または第２の特徴の上への形成は、第１および第２の特徴が直接接触するように形成される実施形態を含み、また、第１と第２の特徴は直接接触せずに、追加の特徴が第１の特徴と第２の特徴との間に形成されるような実施形態も含み得る。さらに、本開示は、様々な例において参照番号および／または文字を繰り返すことがある。この繰り返しは、単純さと明瞭さの目的のためであって、それ自体は、議論された様々な実施形態間および／または構成間の関係を指示するものではない。
【0011】
さらに、「下に」、「下方に」、「下位に」、「上方に」、「上位に」などの空間的に相対的な用語は、図に示されるような１つの要素または特徴の別の要素または特徴に対する関係を記載するために、説明を容易にするためにここでは使用され得る。空間的に相対的な用語は、図に示されている方向に加えて、使用中または動作中の装置の異なる向きを包含することを意図している。装置は他の方向を向いていてもよく（９０度または他の方向に回転される）、本明細書で使用される空間的に相対的な記述はそれに応じて同様に解釈され得る。
【0012】
ＢＳＩおよびＦＳＩイメージセンサは、半導体基板内に配置された光検出器のアレイを含む。トランジスタは、半導体基板に配置され、且つ様々な光検出器間に動作結合を提供する。いくつかの隣接するトランジスタは、隣接するトランジスタ間で共有され、且つそれぞれ隣接するトランジスタの隣接するゲート電極構造間に配置された共通ソース／ドレイン領域を含む。本発明のいくつかの態様において理解されるように、光検出器およびトランジスタをスケーリングして、将来の技術世代においてさらに小さくするのが望ましいが、ゲート電極構造の最も近い側壁間の間隔は、ある面では、このスケーリングを行うための「ピンチポイント」の機能を果たす。したがって、本発明のいくつかの態様において、イメージセンサの製造中に、まず、隣接するゲート電極構造の最も近い側壁に沿って、側壁スペーサ構造を形成する。そして、側壁スペーサ構造が所定の位置にある状態で、イオン注入プロセスを用いて、側壁スペーサ構造の最も近い側壁間の基板内にソース／ドレイン領域を形成する。それから、ソース／ドレイン領域を形成した後、側壁スペーサ構造を横方向にエッチバックして、側壁スペーサ構造の最も近い側壁間の横方向間隔を「広げる」。追加の側壁スペーサ層および／またはコンタクトエッチストップ層を形成し、且つソース／ドレインコンタクトを形成して、ソース／ドレイン領域に接触する。側壁スペーサ構造は、製造中にエッチバックされて、隣接するゲート電極構造の最も近い側壁間の横方向間隔を「広げる」ため、「ピンチポイント」が除去され、この時、ゲート電極構造は、側壁スペーサ構造が引っ込む量とほぼ同じ量だけより密接することができる。そのため、この技術は、これまで達成できたよりも高い画素密度を有するＦＳＩおよびＢＳＩイメージデバイスを提供する。
【0013】
【0014】
図１において、半導体基板１０２を提供し、半導体基板１０２の上に高誘電率誘電体（high-k dielectric）等のゲート誘電体層を形成する。そして、ゲート誘電体層の上にゲート電極層を形成する。例えば、ゲート電極層の上にマスク（例えば、フォトレジストマスク）を形成し、且つマスクが所定の位置にある状態でエッチングすることによって、ゲート電極およびゲート誘電体をパターン化し、それにより、ゲート誘電体構造１０６によって半導体基板１０２から分離された第１および第２ゲート電極構造１０４ａ、１０４ｂを形成する。そして、例えば、イオン注入により、半導体基板１０２内に低濃度ドープドレイン（lightly doped drain, LDD）領域１０８を形成する。形成時、ＬＤＤ領域１０８は、第１ドーピング型を有し、第２ドーピング型を有する第１および第２ゲート電極構造１０４ａ、１０４ｂの下方にチャネル領域１１０を残す。例えば、第１ドーピング型は、ｎ型であってもよく、第２ドーピング型は、ｐ型であってもよいが、その逆も可能である。いくつかの実施形態において、第１および第２ゲート電極構造１０４ａ、１０４ｂの側壁に沿ってシール酸化物層（seal oxide layer）１１２が存在してもよい。このシール酸化物層１１２は、後続の図面において省略されているが、別の実施形態において、シール酸化物層を所定の位置に残し、後続の図面に記載してもよいことを理解されたい。
【0015】
図２において、第１および第２ゲート電極構造の上表面の上に、且つ第１および第２ゲート電極構造の側壁に沿って、第１共形層（first conformal layer）２０２を形成する。第１共形層２０２の上表面の上に、且つ第１共形層２０２の側壁に沿って、犠牲共形層（sacrificial conformal layer）２０４を形成する。いくつかの実施形態において、第１共形層２０２は、二酸化ケイ素等の酸化物を含み、犠牲共形層２０４は、窒化ケイ素等の窒化物を含む。
【0016】
図３において、第１エッチバック処理を行って、図２の犠牲共形層２０４の横方向部分を除去し、それにより、第１共形層２０２のベース部分の上表面に犠牲側壁スペーサ構造３０２ａ、３０２ｂを残す。犠牲側壁スペーサ構造３０２ａ、３０２ｂも、第１共形層２０２の外側壁に沿って配置される。いくつかの実施形態において、第１エッチバック処理は、図２の第１共形層２０２に対する第１選択性および犠牲共形層２０４に対する第２選択性を有し、第２選択性は、約５０：１の量だけ第１選択性よりも大きくてもよい。第１エッチバック処理は、ドライエッチングを含むことができる。
【0017】
図４において、第２エッチング処理を行い、第２エッチング処理は、ウェットエッチングを含むことができる。この第２エッチング処理は、第１共形層２０２のベース部分を薄くし、それにより、後続のソース／ドレインの形成に必要な注入エネルギーを減らす。第２エッチング処理は、また、第１共形層２０２の露出した上部分を横方向にエッチバックして、犠牲側壁スペーサ構造３０２ａ、３０２ｂの最先端が第１共形層２０２に接触する第１共形層２０２の外側壁内に凹み４０２を残す。いくつかの実施形態において、第２エッチング処理は、第１共形層２０２に対する第３選択性および犠牲側壁スペーサ構造３０２ａ、３０２ｂに対する第４選択性を有し、第３選択性は、約１００：１の量だけ第４選択性よりも大きくてもよい。いくつかの実施形態において、第１共形層２０２の残りの薄くなった部分は、第１高さＡを有し、第１共形層２０２の元の薄くなっていない部分は、犠牲側壁スペーサ構造３０２ａ、３０２ｂの下方に第２高さＢを有し、いくつかの実施形態において、比率Ａ：Ｂは、１：２０～４：５の範囲である。
【0018】
図５において、第１共形層２０２がゲート電極構造の外側壁沿いにあり、且つ犠牲側壁スペーサ構造３０２ａ、３０２ｂが第１共形層２０２のベース部分の所定の位置にある状態で、イオン注入を行う。共通ソース／ドレイン領域５０２は、通常、ＬＤＤ領域１０８よりも高いドーパント濃度を有するが、ある場合には、このイオン注入の後にアニール（anneal）を行って、ＬＤＤ領域１０８と同じ第１ドーピング型を有する共通ソース／ドレイン領域５０２を形成することができる。
【0019】
図６において、イオン注入の後、第３エッチング処理を行って、図５の犠牲側壁スペーサ構造３０２ａ、３０２ｂを少なくとも部分的に除去する。図６の例において、犠牲側壁スペーサ構造３０２ａ、３０２ｂおよび第１共形層の底部横方向部分が完全に除去され、それにより、第１ゲート電極構造１０４ａの外側壁に沿って第１内側層構造２０２ａを残し、第２ゲート電極構造１０４ｂの外側壁に沿って第２内側層構造２０２ｂを残す。これは、ウェットエッチングおよび／またはドライエッチングを行うことにより達成することができ、使用するエッチングは、第１共形層２０２および犠牲側壁スペーサ構造３０２ａ、３０２ｂに対して異なる選択性を有することができる。例えば、エッチングは、ある場合には、第１共形層２０２と犠牲側壁スペーサ構造３０２ａ、３０２ｂの間で１００：１よりも大きい、またはそれに等しい選択性を有することができる。そのため、第３エッチング処理の後、第１内側層構造２０２ａは、ベース部分６０２およびベース部分から上向きに延伸するカラー部分（collar portion）６０４を含むことができる。さらに、いくつかの実施形態において、カラー部分は、側壁厚さＣを有し、第１および第２ゲート電極構造１０４ａ、１０４ｂの最も近い外側壁間に横方向間隔Ｄが存在するため、この構造は、いくつかの実施形態において、１：２０～３：２０の範囲の比率Ｃ：Ｄを示す。この比率Ｃ：Ｄは、ソース／ドレインコンタクトが形成された時に、第１および第２ゲート電極構造１０４ａ、１０４ｂの最も近い外側壁が「ピンチポイント」の機能を果たすことのできる範囲である。そのため、この範囲において、犠牲側壁スペーサ構造３０２ａ、３０２ｂの幅を減らすことにより、このピンチポイントを減らし、より高い画素密度を有する集積回路を提供するのに役立つ。
【0020】
図７において、第１内側層構造２０２ａの上に、且つ第２内側層構造２０２ｂの上に、第２共形層７０２を形成する。共形特性により、第２共形層７０２は、その外側壁のそれぞれに沿って、少なくとも３つの凹み７０２ａ、７０２ｂ、７０２ｃを有し、第１および第２内側層構造２０２ａ、２０２ｂの凹みに対応する。いくつかの実施形態において、第２共形層７０２は、例えば、二酸化ケイ素等の酸化物であり、第１および第２内側層構造２０２ａ、２０２ｂの成分と同じ成分を有することができる。
【0021】
図８において、第２共形層７０２の上にコンタクトエッチストップ層８０２を形成し、コンタクトエッチストップ層８０２の上に低誘電率誘電体（low-k dielectric）層等の絶縁層８０４を形成する。絶縁層８０４の上表面にケミカルメカニカル平坦化（chemical mechanical planarization, CMP）操作を行って、平坦化された、または平らな上表面を提供することができる。
【0022】
図９において、絶縁層８０４、コンタクトエッチストップ層８０２、および第２共形層７０２を介して、ソース／ドレインコンタクト９０４を形成する。そのため、第１および第２側壁スペーサ構造は、ソース／ドレインコンタクト９０４の対向する側壁に面する外側壁を有し、且つそれぞれ第１および第２ゲート電極構造１０４ａ、１０４ｂの外側壁に沿って配置される。第１および第２側壁スペーサ構造の第１および第２外側壁は、それぞれ少なくとも２つの凹みを有する外側壁を有する。図９の例において、ソース／ドレインコンタクト９０４が第１幅ｗ１（図９の相対的に広いソース／ドレインコンタクト）を有する場合、第１および第２側壁スペーサ構造は、それぞれ２つの凹み７０２ｂ、７０２ｃを有する。しかしながら、ソース／ドレインコンタクトが第２幅ｗ２（図９の相対的に狭いソース／ドレインコンタクト）を有する場合、第１および第２側壁スペーサ構造は、それぞれ３つの凹み７０２ａ、７０２ｂ、７０２ｃを有する。
【0023】
図１０～図１８の方法は、図１～図９の方法に類似しているため、類似する構成要素を対応する参照番号で示す。しかしながら、図６において、犠牲スペーサ構造が完全に除去された例を示したが、図１５の実施形態では、犠牲スペーサ構造が部分的にしか除去されていない例を示している。そのため、図１５の犠牲スペーサ構造１５０２ａ、１５０２ｂは、図１４に比べて大きさが縮小されている（具体的には、犠牲スペーサ構造は、横方向に薄くなり、高さにおいて減少している）が、依然として、第１共形層のベース部分６０２のレッジに存在する。いくつかの実施形態において、図１５の各犠牲スペーサ構造１５０２ａ、１５０２ｂは、図１４の側壁スペーサ３０２ａ、３０２ｂの横幅の７０％より少ない、または図１４の横幅の５０％～１％の間の、または図１４の横幅の６０％～２０％の間の横幅を有する。そのため、図１５の犠牲スペーサ構造１５０２ａ、１５０２ｂは、第１共形層のレッジの幅の７０％より少なくてもよく、または図１４の第１共形層のレッジの幅の５０％～１％の間であってもよく、または図１４の第１共形層のレッジの幅の６０％～２０％の間であってもよい。さらに、図１６において第２共形層７０２が形成された時、第２共形層は、ゲート電極構造の各外側壁に沿って、少なくとも４つの凹み７０２ａ、７０２ｂ、７０２ｃ、７０２ｄを有する。
【0024】
図１９は、いくつかの実施形態に係るフローチャートを示したものである。以下の図１９の説明は、図１～図１８の断面図を例としたものである。しかしながら、図１～図１８および図１９は、一連の動作として説明したものであり、これらの図示および／または説明した動作は、限定的ではないため、別の実施形態において、動作の順序を変更してもよく、開示された方法は、他の構造にも応用可能であることを理解されたい。別の実施形態において、図示および／または説明したいくつかの動作は、全体的に、または部分的に省略してもよく、図示する必要のない他の動作を図１～図１９の製造フローに挿入してもよい。
【0025】
【0026】
１９０４において、ゲート電極の上表面の上に、且つゲート電極の側壁に沿って、第１共形層を形成する。１９０６において、第１共形層の上表面の上に、且つ第１共形層の側壁に沿って、犠牲共形層を形成する。そのため、動作１９０４および１９０６は、図２および／または図１１のいくつかの実施形態と一致してもよい。
【0027】
１９０８において、犠牲共形層を垂直にエッチバックする第１エッチングを行って、犠牲共形層の横方向部分を除去し、それにより、第１共形層の外側壁に沿って、犠牲スペーサを残す。そのため、動作１９０８は、図３および／または図１２のいくつかの実施形態と一致してもよい。
【0028】
１９１０において、第１共形層を横方向にエッチバックする第２エッチングを行って、犠牲スペーサの最先端が第１共形層に接触する第１共形層の外側壁内に凹みを残す。そのため、動作１９１０は、図４および／または図１３のいくつかの実施形態と一致してもよい。
【0029】
１９１２において、第１共形層が第１ゲート電極の外側壁沿いにあり、且つ犠牲スペーサが第１共形層のレッジ上の所定の位置にある状態で、イオン注入を行う。そのため、動作１９１２は、図５および／または図１４のいくつかの実施形態と一致してもよい。
【0030】
１９１４において、イオン注入を行った後、犠牲スペーサを少なくとも部分的に除去する第３エッチングを行う。ある場合には、図６のように、犠牲スペーサおよび第１共形層をエッチバックして犠牲スペーサを完全に除去することにより、第１共形層のレッジを完全に消去する。別の場合には、図１５に示すように、犠牲スペーサおよび第１共形層をエッチバックして犠牲スペーサを一部だけ除去することにより、犠牲スペーサの一部を第１共形層のレッジに残す。そのため、動作１９１４は、図６および／または図１５のいくつかの実施形態と一致してもよい。
【0031】
１９１６において、第１共形層に第２共形層を形成する。ある場合には、第２共形層は、第１共形層と同じ材料成分、例えば、酸化物（例えば、二酸化ケイ素）を有するが、別の実施形態において、第１および第２共形層は、異なる成分を有してもよい。そのため、動作１９１６は、図７および／または図１６のいくつかの実施形態と一致してもよい。
【0032】
１９１８において、第２共形層の上にコンタクトエッチストップ層（ＣＥＳＬ）を形成し、コンタクトエッチストップ層は、共形層であってもよい。そして、ＣＥＳＬの上に絶縁層を形成し、絶縁層の上表面にケミカルメカニカル平坦化（ＣＭＰ）操作を行うことができる。そのため、動作１９１８は、図８および／または図１７のいくつかの実施形態と一致してもよい。
【0033】
１９２０において、絶縁層、ＣＥＳＬ、および第２共形層を介してコンタクト開口を形成し、コンタクト開口内にソース／ドレイン領域にオーミック結合（ohmically couple）するソース／ドレインコンタクトを形成する。そのため、動作１９２０は、図９および／または図１８のいくつかの実施形態と一致してもよい。
【0034】
ある場合には、イメージセンサデバイスは、対応する回路を有するいくつもの光検出器を含むため、イメージセンサデバイスは、画素数の大きい画像を取り込むことができる。図２０Ａを参照すると、いくつかの実施形態に係る単一画素に対応するイメージセンサのいくつかの実施形態の回路図２０００Ａが提供されている。図に示されているように、フローティング拡散ノード（floating diffusion node, FDN）２００２は、転送トランジスタ（transfer transistor）２００６により光検出器２００４に選択的に結合される。ＦＤＮ２００２も、リセットトランジスタ（reset transistor）２０１０により電源２００８に選択的に結合される。光検出器２００４は、例えば、単一のフォトダイオード２００４ａであってもよく、および／または電源２００８は、例えば、ＶＤＤ線等の直流電流（direct current, DC）電源であってもよい。転送トランジスタ２００６は、光検出器２００４に蓄積された電荷をＦＤＮ２００２に選択的に転送するよう構成され、リセットトランジスタ２０１０は、ＦＤＮ２００２に保存された電荷を設定（例えば、消去またはプリチャージ）するよう構成される。ＦＤＮ２００２は、電源２００８を行選択トランジスタ（row select transistor）２０１４に選択的に結合するソースフォロワトランジスタ（source follower transistor）２０１２をゲートし、行選択トランジスタ２０１４は、ソースフォロワトランジスタ２０１２を出力（output）２０１６に選択的に結合する。ソースフォロワトランジスタ２０１２は、ＦＤＮ２００２に保存された電荷を非破壊的に読み取って増幅するよう構成され、行選択トランジスタ２０１４は、読み出すための画素センサを選択するよう構成される。
【0035】
図２０Ｂは、図２０Ａに類似する別の回路図２０００Ｂを示したものであるが、図２０Ｂの光検出器２００４は、図２０Ａに示した単一のフォトダイオード２００４ａの代わりに、４つのフォトダイオード２００４ａ～２００４ｄを含む。図２０Ｂの回路は、優れた集光能力を提供し、図２０Ａの回路は、よりコンパクトなレイアウトを提供するが、いずれも実装に応じて好適に選択される。別の数のフォトダイオードまたは別の光検出器を画素センサに含んでもよく、画素センサは、図示した４つのトランジスタよりも多い、または少ないトランジスタを含むことができる。例えば、イメージセンサの別の実施形態は、２つ、３つ、５つ、または６つのトランジスタを含んでもよい。
【0036】
ここで、図２１および図２２を同時に参照すると、図２０Ｂの概略図と一致するイメージセンサ２１００のいくつかの実施形態が示されている。具体的に説明すると、図２１は、イメージセンサ２１００の平面図であり、図２２は、区切り線Ａ-Ａ’で示したイメージセンサ２１００の断面図である。図２１および図２２は、簡素化された図面であり、実際の実装において、通常、他の図示されていない特徴も存在することを理解されたい。さらに、図２１は、ＦＤＮ２００２にほぼ対応する中心点の周りに、放射状に配置された４つの光検出器を示しているが、別の実施形態において、別の配置を使用してもよく、例えば、中心点の周りに３つの光検出器、５つの光検出器等を配置してもよく、あるいは、別の実施形態において、光検出器は、中心点がなくてもよい。
【0037】
イメージセンサ２１００は、半導体基板２１０４の中または上に配列された複数の画素装置を含み、いくつかの実施形態において、イメージセンサ基板とも称される。図示した例において、画素装置２１０２は、格子状に配列された第１画素装置２１０２ａ、第２画素装置２１０２ｂ、第３画素装置２１０２ｃ、および第４画素装置２１０２ｄを含むが、通常、任意の数の画素装置が存在してもよい。画素装置２１０２は、通常、互いに同じ特徴を有するため、個々の画素装置の各特徴を別々に説明せずに、第１画素装置２１０２ａを参照して以下に説明するが、説明した第１画素装置２１０２ａの各特徴は、他の個々の画素装置のそれぞれに適用可能であることを理解されたい。さらに、画素装置２１０２のそれぞれは、通常、互いに同じ特徴を有するが、例えば、画素装置２１０２を格子内に一緒に「並べる（tile）」ために、１つまたはそれ以上の画素装置（例えば、第１画素装置２１０２ａ）は、他の画素装置（例えば、第２画素装置２１０２ｂ、第３画素装置２１０２ｃ、および第４画素装置２１０２ｄ）のレイアウトに対して回転させた、および／またはわずかに変更したレイアウトを有してもよい。
【0038】
第１画素装置２１０２ａは、第１光検出器２００４ａを含む。第１光検出器２００４ａは、半導体基板２１０４の第１バルク領域（first bulk region）２１０７ａが第１コレクタ領域（first collector region）２１１０ａに接触する光接合（photojunction）によって定義される。第１バルク領域２１０７ａおよび第１コレクタ領域２１１０ａは、反対のドーピング型を有するため、第１光検出器２００４ａは、例えば、ＰＮ接合または他の適切な光接合に対応することができる。例えば、第１バルク領域２１０７ａは、ｐ型であってもよく、第１コレクタ領域２１１０ａは、ｎ型であってもよい。第２光検出器２００４ｂ、第３光検出器２００４ｃ、および第４光検出器２００４ｄは、それぞれ第２バルク領域２１０７ｂ、第３バルク領域２１０７ｃ、および第４バルク領域２１０７ｄ、および第２コレクタ領域２１１０ｂ、第３コレクタ領域２１１０ｃ、および第４コレクタ領域２１１０ｄを含む。
【0039】
第１画素装置２１０２ａは、さらに、第１光検出器２００４ａの上に配置された第１転送トランジスタ２１１２ａを含む。第１転送トランジスタ２１１２ａは、半導体基板２１０４の前側２１０４ｆの上に延伸する第１横方向部分２１１４ａおよび半導体基板２１０４の前側２１０４ｆの下方の第１深度に延伸する第１垂直部分２１１６ａを含む転送ゲート電極を含む。第１垂直部分２１１６ａは、第１コレクタ領域２１１０ａに突出するが、転送ゲート誘電体層２１１３によって第１コレクタ領域２１１０ａから分離される。転送ゲート誘電体層２１１３は、例えば、二酸化ケイ素、高誘電率誘電体、および／または他の適切な誘電体であってもよく、またはこれらを含むことができる。第１フローティングノード（first floating node）２１２０ａは、第１コレクタ領域２１１０ａと同じドーピング型および第１バルク領域２１０７ａとは反対のドーピング型を有するため、第１チャネル領域２１２１ａは、第１転送ゲート電極の第１垂直部分２１１６ａのそばにある第１バルク領域２１０７ａに延伸する。第１転送ゲート電極は、例えば、ドープされたポリシリコンおよび／またはいくつかの他の適切な導電材料、例えば、銅、タングステン、アルミニウムまたはその他を含む金属であってもよく、またはこれらを含むことができる。図示した実施形態は、それぞれ第２転送トランジスタ２１１２ｂ、第３転送トランジスタ２１１２ｃ、および第４転送トランジスタ２１１２ｄも図示しており、それぞれ第２横方向部分および垂直部分２１１４ｂ、２１１６ｂ、第３横方向部分および垂直部分２１１４ｃ、２１１６ｃ、および第４横方向部分および垂直部分２１１４ｄ、２１１６ｄを有する。
【0040】
裏側深トレンチ隔離構造２１２２は、半導体基板２１０４の裏側２１０４ｂから半導体基板２１０４の前側２１０４ｆの下方の第２深度に延伸するピラーまたはリングを含む。裏側深トレンチ隔離構造２１２２は、個々の光検出器の個々のバルク領域を横方向に取り囲み、且つ光検出器を互いに電気的および光学的に隔離する。そのため、裏側深トレンチ隔離構造２１２２は、半導体基板２１０４の裏側２１０４ｂから半導体基板２１０４の前側２１０４ｆに部分的に向かって延伸するが、半導体基板２１０４の全体の厚さを通過しない。裏側深トレンチ隔離構造２１２２は、例えば、二酸化ケイ素、および／または他の適切な誘電体であってもよく、またはこれらを含むことができる。図２２から分かるように、裏側深トレンチ隔離構造２１２２の各ピラーまたはリングは、湾曲した先端部（curved distal end）２１２２ａを含む。
【0041】
前側浅トレンチ隔離構造２１２３は、半導体基板２１０４の前側２１０４ｆから延伸するピラーまたはリングを含む。前側浅トレンチ隔離構造２１２３は、個々の光検出器の個々のバルク領域を横方向に取り囲み、且つ光検出器を互いに電気的および光学的に隔離する。そのため、前側浅トレンチ隔離構造２１２３は、半導体基板２１０４の前側２１０４ｆから半導体基板２１０４の裏側２１０４ｂに部分的に向かって延伸するが、半導体基板２１０４の全体の厚さを通過しない。前側浅トレンチ隔離構造２１２３は、通常、裏側深トレンチ隔離構造よりも高さが短い。前側浅トレンチ隔離構造２１２３は、例えば、二酸化ケイ素、および／または他の適切な誘電体であってもよく、またはこれらを含むことができる。
【0042】
撮像装置内部接続構造２１２４は、半導体基板２１０４の前側２１０４ｆの上に配置される。撮像装置内部接続構造２１２４は、転送トランジスタの上に積み重ねられた複数の導線（wire）２１２６、複数のコンタクト２１２８、および複数のビア２１３０を含む。導線２１２６および／またはビア２１３０は、同じ材料、アルミニウム銅、アルミニウム、銅、他のいくつかの適切な導電材料、あるいはこれらの任意の組み合わせであってもよく、またはこれらを含むことができる。コンタクト２１２８は、例えば、タングステン、銅、アルミニウム銅、他のいくつかの適切な導電材料、あるいはこれらの任意の組み合わせであってもよく、またはこれらを含むことができる。前側誘電体層２１３２は、導線２１２６、コンタクト２１２８、ビア２１３０、および半導体基板２１０４の前側にある他の構造を取り囲む。前側誘電体層２１３２は、例えば、二酸化ケイ素、低誘電率誘電体、炭化ケイ素、窒化ケイ素、他のいくつかの適切な導電材料、あるいはこれらの任意の組み合わせであってもよく、またはこれらを含むことができる。
【0043】
格子構造２１４３は、半導体基板２１４０の裏側２１０４ｂを覆う。格子構造２１４３は、金属、誘電体、および／または金属と誘電体の組み合わせで構成されてもよい。図示した例において、格子構造は、金属格子構造２１４０を含み、誘電体格子構造２１４２は、金属格子構造２１４０を覆う。別の実施形態において、金属格子構造２１４０および誘電体格子構造は、図示したように、互いに直接接触するのではなく、互いに対して垂直に「反転（flip）」させてもよく、および／または互いに垂直に間隔を空けてもよい。様々な実施形態において、格子構造２１４３は、複数の光検出器において対応する光検出器を直接覆う複数の開口を定義する側壁を含む。格子構造２１４３は、１つまたはそれ以上の金属層、および／または隣接する光検出器間のクロストークを減らすよう構成された１つまたはそれ以上の誘電体層を含む。さらに、格子構造２１４３は、内部全反射（total internal reflection, TIR）により入射光を対応する下層の光検出器に案内するよう構成され、それにより、光検出器のクロストークが減少し、量子効率（quantum efficiency, QE）が増加する。いくつかの実施形態において、格子構造２１４３は、深トレンチ隔離構造の高さよりも低い高さを有することができ、格子構造２１４３は、丸い先端部（rounded distal end）２１４１を有することができる。いくつかの実施形態において、図示した例において、金属格子構造２１４０は、例えば、タングステン、銅、アルミニウム、金、銀、または他のいくつかの適切な導電材料、あるいはこれらの任意の組み合わせであってもよく、またはこれらを含むことができ、および／または誘電体格子構造２１４２は、二酸化ケイ素、窒化ケイ素、または高誘電率誘電体等を含むことができる。
【0044】
さらに別の実施形態において、カラーフィルタ２１３４は、格子構造２１４３の開口内に配置される。カラーフィルタ２１３４は、入射光の特定の波長を伝達し、同時に、入射光の他の波長を遮断するよう構成される。さらに、複数のマイクロレンズ（micro-lens）２１３６は、カラーフィルタ２１３４を覆い、光検出器に向かって入射光の焦点を合わせるよう構成される。いくつかの実施形態において、光検出器２００４は、例えば、入射光の赤色光、緑色光、および青色光等の異なる波長を検出するよう構成される。この検出を容易にするために、様々なカラーフィルタ２１３４は、例えば、ベイヤーフィルターパターン（Bayer-filter pattern）に基づいて、異なる波長の光をフィルタリングするため、光検出器２００４は、異なる波長の光を検出することができる。そのため、例えば、操作している間、入射光２１３８は、第１マイクロレンズ２１３６ａに当たり、第１カラーフィルタ２１３４ａを介して案内されて入射光２１３８がフィルタリングされ、その後、フィルタリングされた光は、第１光検出器２００４ａに向かって進む。そして、フィルタリングされた光は、第１光検出器２００４ａと相互作用して電気信号に変換され、光検出器の回路（第１転送トランジスタ２１１２ａおよび撮像装置内部接続構造２１２４を含む）によって処理される。同様に、第２マイクロレンズ２１３６ｂは、第２カラーフィルタ２１３４ｂを介して、第２光検出器２００４ｂに向かって光を案内する。そのため、光検出器２００４は、これらの電気信号を介してデジタル画像データを共同で生成することができる。
【0045】
図２２から分かるように、バッファ層（buffer layer）２１４６を光検出器２００４とカラーフィルタ２１３４の間に配置することができる。いくつかの実施形態において、バッファ層２１４６は、二酸化ケイ素または低誘電率誘電体材料等の誘電体である。図示した実施形態において、遮光構造（light shield structure）２１５０は、バッファ層２１４６の中に配置されて、半導体基板２１０４の裏側２１０４ｂの上方にあり、格子構造２１４３の隣接する格子セグメントの間で横方向に延伸する。しかしながら、別の実施形態において、遮光構造２１５０は、格子として同じ平面に配置されてもよい。そのため、例えば、いくつかの実施形態において、遮光構造２１５０は、それぞれ格子構造２１４３の上表面および下表面とほぼ水平な、または同一平面上にある上表面および下表面を有することができる。別の実施形態において、遮光構造２１５０は、それぞれ金属格子構造２１４０の上表面および下表面とほぼ水平な、または同一平面上にある上表面および下表面を有することができ、および／またはそれぞれ誘電体格子構造２１４２の上表面および下表面とほぼ水平な、または同一平面上にある上表面および下表面を有することができる。遮光構造２１５０は、複数の光検出器内の第５光検出器２００４ｅを直接覆う。いくつかの実施形態において、遮光構造２１５０は、第１格子セグメントの下で終わる第１端を有し、第２格子セグメントの下で終わる第２端を有する。さらなる実施形態において、遮光構造２１５０は、例えば、金属材料（例えば、銅、アルミニウム、チタン、タンタル、別の金属材料、またはこれらの任意の組み合わせ）、金属酸化物（例えば、酸化アルミニウム（Ａｌ２Ｏ３）、酸化チタン（ＴｉＯ２）、酸化タンタル（Ｔａ２Ｏ５）、別の金属酸化物、またはこれらの任意の組み合わせ）、誘電体材料（例えば、二酸化ケイ素、または他の誘電体材料）、窒化物（例えば、窒化チタン、窒化タンタル、または他の窒化物）、ポリマー、有機材料、無機材料、別の適切な材料、またはこれらの任意の組み合わせを含む。遮光構造２１５０の材料、位置、および／または形状の理由で、遮光構造２１５０は、入射光の少なくとも一部が第５光検出器２００４ｅに到達しないように遮断する／妨げるよう構成される。さらに、遮光構造２１５０は、第１および第２光検出器２００４ａ、２００４ｂの少なくとも１つから横方向にずれているため、第１および第２光検出器２００４ａ、２００４ｂの上に直接配置された入射光２１３８は、遮光構造２１５０によって遮断されない。上から見ると、遮光構造２１５０は、画素領域の少なくとも１つの側に沿って全体的に延伸する。
【0046】
論理装置２１５２は、撮像装置内部接続構造２１２４の上に積み重ねることができ、論理半導体基板２１５４および論理内部接続構造２１５６を含むことができる。論理半導体基板２１５４は、単結晶基板、および／または半導体オンインシュレータ（semiconductor on insulator, SOI）基板等を含むことができ、いくつもの半導体装置、例えば、バイポーラ接合トランジスタ（bipolar junction transistor, BJT）、金属酸化物半導体電界効果トランジスタ（metal oxide semiconductor field effect transistor, MOSFET）を含み、横方向トランジスタ、垂直トランジスタ、またはＦｉｎＦＥＴ等として示すことができる。論理内部接続構造２１５６は、撮像装置接合パッド２１５８および論理装置接合パッド２１６０を介して撮像装置内部接続構造２１２４に電気結合される。撮像装置接合パッド２１５８は、台形の断面形状を有し、銅本体２１６２および銅本体を前側誘電体層２１３２から分離するバリア層２１６４を含む。同様に、論理装置接合パッド２１６０は、逆台形の断面形状を有し、銅本体２１６６および銅本体を論理内部接続誘電体構造２１７０から分離するバリア層２１６８を含む。撮像装置接合パッド２１５８が論理装置接合パッド２１６０に接触する接合界面において、撮像装置接合パッド２１５８は、論理内部接続誘電体構造２１７０の誘電体材料と部分的な界面を有することができ、同様に、論理装置接合パッド２１６０は、前側誘電体層２１３２の誘電体材料と部分的な界面を有することができる。
【0047】
図２２の右側に示すように、リセットトランジスタ２０１０は、隣接するゲート電極間に延伸するコンタクトを有することができ、それにより、ゲート電極の側壁スペーサは、本明細書の他の例（例えば、図２４～図３１、または本明細書で図示および／または説明する他の実施形態）で説明する側壁スペーサと一致する。
【0048】
図２３を参照すると、大きな画素数（例えば、６つの行および６つの列の画素を含む画素の格子、それぞれ図２１のイメージセンサ２１００に対する例に対応する）の平面図を見ることができる。図２３において、各画素は、裏側深トレンチ隔離（deep trench isolation, DTI）格子構造２３００（図２１の裏側深トレンチ隔離構造２１２２に対応する）、および点線で示した格子構造２３０２（例えば、図２１の格子構造２１４３に対応する）によって横方向に取り囲まれるように図示されている。そのため、より大きな縮尺で、ＤＴＩ格子構造２３００および格子構造２３０２は、それぞれ上から見た時に、互いに合体した一連のリング状構造で構成された格子形状を有することがわかる。各リング状構造は、対応する光検出器のバルク領域を横方向に取り囲み、リング状構造は、互いに合体して裏側トレンチ隔離構造を格子状幾何形状にする。各リング状構造の内部は、いくつかの実施形態において、湾曲した角部（curved corner）２３０４を有するため、上から見て、円形の中心開口、丸い角部を有する正方形の中心開口、楕円形の中心開口、または丸い角部を有する長方形の中心開口を有することができる。さらに、画素アレイ（例えば、２３０６）の中心領域において、ＤＴＩ格子構造２３００は、ｘ方向およびｙ方向において格子構造２３０２のリング状構造と実質的に揃ったリング状構造を有する。例えば、深トレンチ隔離構造２３００ａの第１リング状セグメントと対応する格子構造２３０２ａのリング状セグメントは、画素アレイの中心領域２３０６において揃う。しかしながら、中心領域２３０６からｙ方向のアレイの辺縁領域に向かって移動するにつれて、格子構造２３０２のセグメントは、ＤＴＩ格子構造２３００のセグメントからｙ方向にますますずれる（そして、中心領域からｙ方向にさらに移動するにつれ、中心領域に向かってさらにずれる）。同様に、中心領域からｘ方向のアレイの辺縁領域に向かって移動するにつれて、格子構造２３０２のセグメントは、ＤＴＩ格子構造２３００のセグメントからｘ方向にますますずれる（そして、中心領域からｘ方向にさらに移動するにつれ、中心領域に向かってさらにずれる）。例えば、右下の辺縁領域２３０８において、深トレンチ隔離構造２３００ｂのリング状セグメントと対応する格子構造２３０２ｂのリング状セグメントは、アレイの辺縁領域２３０８においてｘ方向およびｙ方向にずれる。入射光がアレイの中心領域の上の単一点から直接出ている場合、このｘ方向およびｙ方向における増加する横方向のずれにより、光が辺縁領域２３０８に近づいた時に格子構造（点線２３０２ｂ）がさらに多くの光を反射するのに役立つため、ある面では、より優れた性能を提供することができる。
【0049】
図２４は、いくつかの実施形態に係る集積回路２４００の断面側面図であり、図２５は、対応する平面図である。図２４～図２５に示すように、集積回路２４００は、半導体基板１０２、および半導体基板１０２の上に配置され、且つ互いに横方向に間隔を空けた第１および第２ゲート電極構造１０４ａ、１０４ｂを含む。第１および第２ゲート電極構造１０４ａ、１０４ｂは、高誘電率誘電体等のゲート誘電体構造１０６によって、基板のチャネル領域１１０から分離される。共通ソース／ドレイン領域５０２は、第１および第２ゲート電極構造１０４ａ、１０４ｂの間の半導体基板１０２内に配置され、絶縁層８０４は、コンタクトエッチストップ層８０２および第１および第２ゲート電極構造１０４ａ、１０４ｂを覆う。第１および第２側壁スペーサ構造２４００ａ、２４００ｂは、それぞれ第１および第２ゲート電極構造１０４ａ、１０４ｂの外側壁に沿って配置され、それぞれ共通ソース／ドレインコンタクト９０４に隣接する第１および第２外側壁を有する。第１および第２側壁スペーサ構造２４００ａ、２４００ｂは、それぞれ第１および第２ゲート電極構造１０４ａ、１０４ｂを横方向に取り囲む。共通ソース／ドレインコンタクト９０４は、第１および第２ゲート電極構造の間の絶縁層８０４を介して延伸し、共通ソース／ドレイン領域５０２に接触する。第１および第２別のソース／ドレインコンタクト９０４ａ、９０４ｂは、それぞれ別のソース／ドレイン領域５０２ａ、５０２ｂに結合される。
【0050】
第１側壁スペーサ構造２４００ａは、共通ソース／ドレインコンタクト９０４の第１側に面する少なくとも２つの凹みを含む共通ソース／ドレインコンタクト９０４に最も近い第１外側壁を有する。第２側壁スペーサ構造２４００ｂは、共通ソース／ドレインコンタクト９０４の第２側に面する少なくとも２つの凹みを含む共通ソース／ドレインコンタクト９０４に最も近い第２外側壁を有する。いくつかの実施形態において、第１および第２外側壁は、それぞれソース／ドレインコンタクトに面する外側壁に沿って、少なくとも３つの凹み（例えば、７０２ａ～７０２ｃおよび７０２ａ’～７０２ｃ’）または少なくとも４つの凹みを含む。さらに、図示した例において、第１および第２側壁スペーサ構造２４００ａ、２４００ｂは、対称的であるため、両方の外側壁に２つの凹みを有する。
【0051】
いくつかの実施形態において、第１および第２ゲート電極構造１０４ａ、１０４ｂは、ＣＭＯＳイメージセンサ回路のソースフォロワトランジスタ（例えば、図２０の２０１２）および行選択トランジスタ（例えば、図２０の２０１４）に対応することができ、および／または１つまたはそれ以上の転送トランジスタ（例えば、図２０の２００６）および／または１つまたはそれ以上のリセットトランジスタ（例えば、図２０の２０１０）の隣接するゲート電極構造に対応することができる。ただし、通常、ゲート電極構造は、任意の種類の回路における任意のトランジスタであってもよく、画素センサ回路に限定されない。
【0052】
図２６～図２９は、いくつかの実施形態に係る集積回路の追加例を示したものである。図２６～図２９において、第１側壁スペーサは、第１ゲート電極構造１０４ａの外側壁に沿って延伸し、且つ第１ゲート電極構造１０４ａの上表面の上に横方向に延伸する第１内部層構造２０２ａを含み、第２側壁スペーサは、第２ゲート電極構造１０４ｂの外側壁に沿って延伸し、且つ第２ゲート電極構造１０４ｂの上表面の上に横方向に延伸する第２内部層構造２０２ｂを含む。第１および第２内部層構造は、ベース部分６０２、およびベース部分から上向きに延伸するカラー部分６０４を含む。ベース部分およびカラー部分は、ゲート電極を横方向に取り囲む。ベース部分６０２は、カラー部分６０４よりも幅が広いため、ベース部分の上表面は、レッジに対応する。
【0053】
第１側壁スペーサ構造は、ある状況では、共形層７０２と称されてもよく、各側壁スペーサのベース部分６０２およびカラー部分６０４の上表面の上に延伸する。第１凹み７０２ａは、第１側壁スペーサ構造の横方向表面が第１側壁スペーサ構造の側壁に接触する第１側壁スペーサ構造の第１内部角部に対応する。第２凹み７０２ｂ、７０２ｃは、第１側壁スペーサ構造の第２内部角部に対応する。
【0054】
図２６～図２７において、第１側壁スペーサ構造７０２は、レッジを完全に覆うため、第１側壁スペーサ構造は、第１内部層構造の上表面を完全に覆う。第１側壁スペーサ構造の第１外側壁は、共通ソース／ドレインコンタクト９０４の第１側に面する第１外側壁に沿って３つの凹みを含み、第２外側壁は、共通ソース／ドレインコンタクト９０４の第２側に面する第２外側壁に沿って３つの凹みを含む。
【0055】
図２８～図２９において、窒化物側壁スペーサ構造１５０２ａ、１５０２ｂは、第１内部層構造のベース部分６０２のレッジに配置されるため、第１内部層構造２０２ａの一部と第１側壁スペーサ構造７０２の間に配置される。図２８において、第１外側壁は、第１外側壁に沿って、共通ソース／ドレインコンタクト９０４の第１側に面する４つの凹み７０２ａ～７０２ｄを含み、第２外側壁は、第２外側壁に沿って、共通ソース／ドレインコンタクト９０４の第２側に面する４つの凹みを含む。図２９において、第１外側壁は、第１外側壁に沿って、共通ソース／ドレインコンタクト９０４の第１側に面する３つの凹み７０２ｂ～７０２ｄを含み、第２外側壁は、第２外側壁に沿って、共通ソース／ドレインコンタクト９０４の第２側に面する３つの凹みを含む。
【0056】
図３０は、側壁スペーサの厚さを減らした集積回路の別の実施形態の断面図であり、図３１は、図３０と一致するいくつかの実施形態に係る平面図である。この例において、第１内部スペーサ構造は、約８ｎｍ～１５ｎｍの第１厚さｄ１を有し、いくつかの実施形態において、約１２ｎｍである。スペーサ構造は、最大高さの半分において約５ｎｍ～１０ｎｍの第２厚さｄ２を有し、いくつかの実施形態において、約７ｎｍである。共形層は、約５ｎｍ～２０ｎｍの第３厚さｄ３を有し、いくつかの実施形態において、約１０ｎｍである。そのため、第１内部スペーサ構造および共形層を含む側壁スペーサの第４厚さｄ４は、約１５ｎｍ～約３０ｎｍであってもよく、いくつかの実施形態において、約２３ｎｍである。コンタクトエッチストップ層は、約２０ｎｍ～４０ｎｍの範囲の第５厚さｄ５を有することができ、いくつかの実施形態において、約３０ｎｍである。第１および第２ゲート電極構造１０４ａ、１０４ｂの内辺縁は、約１２０ｎｍ～約１７０ｎｍの範囲の第６距離ｄ６だけ間隔を空けており、いくつかの実施形態において、約１４６ｎｍである。
【0057】
本発明の１つの態様に基づくと、集積回路は、半導体基板、半導体基板の上に配置され、且つ互いに横方向に間隔を空けた第１および第２ゲート電極構造、第１および第２ゲート電極構造の間の半導体基板内に配置された共通ソース／ドレイン領域、第１および第２ゲート電極構造を覆う絶縁層、第１および第２ゲート電極構造の間の絶縁層を介して延伸し、且つ共通ソース／ドレイン領域に接触するソース／ドレインコンタクト、およびそれぞれ第１および第２ゲート電極構造の外側壁に沿って配置され、それぞれソース／ドレインコンタクトに隣接する第１および第２外側壁を有する第１および第２側壁スペーサ構造を含む。第１外側壁は、ソース／ドレインコンタクトの第１側に面する第１外側壁に沿って少なくとも２つの凹みを含む。第２外側壁は、ソース／ドレインコンタクトの第２側に面する第２外側壁に沿って少なくとも２つの凹みを含む。
【0058】
本発明のいくつかの実施形態に基づき、第１側壁スペーサ構造は、第１ゲート電極構造の第１外側壁に沿って、第１ゲート電極構造の上表面の上に横方向に延伸する第１共形層、および第１共形層の上表面の上に延伸し、且つ第１ゲート電極構造の上の第１共形層の上表面の上に横方向に延伸する第２共形層を含む。
【0059】
本発明のいくつかの実施形態に基づき、少なくとも２つの凹みのうちの第１凹みは、第２共形層の横方向表面が第２共形層の側壁に接触する第２共形層の第１内部角部に対応する。
【0060】
本発明のいくつかの実施形態に基づき、少なくとも２つの凹みのうちの第２凹みは、第２共形層の第２内部角部に対応し、第２内部角部は、第１内部角部の上方に配置される。
【0061】
本発明のいくつかの実施形態に基づき、第１共形層は、ベース部分、およびベース部分から上向きに延伸するカラー部分を含み、ベース部分およびカラー部分は、それぞれ第１ゲート電極構造を横方向に取り囲む。ベース部分は、カラー部分よりも幅が広いため、ベース部分の上表面は、レッジに対応する。
【0062】
本発明のいくつかの実施形態に基づき、カラー部分は、その側壁間に厚さを有する。第１および第２ゲート電極構造の最も近い外側壁は、横方向間隔によって分離される。横方向間隔に対する厚さの比率は、１：２０～３：２０の範囲である。
【0063】
本発明のいくつかの実施形態に基づき、集積回路は、さらに、レッジに配置され、且つ第１共形層と第２共形層の一部の間に配置された窒化物側壁スペーサを含む。
【0064】
本発明のいくつかの実施形態に基づき、第１外側壁は、第１外側壁に沿って、ソース／ドレインコンタクトの第１側に面する少なくとも３つの凹みを含む。第２外側壁は、第２外側壁に沿って、ソース／ドレインコンタクトの第２側に面する少なくとも３つの凹みを含む。
【0065】
本発明のいくつかの実施形態に基づき、第１側壁スペーサ構造は、第１ゲート電極構造の第１外側壁に沿った第１共形層、および第１共形層の上表面の上に延伸し、且つ第１ゲート電極構造の上表面の上に横方向に延伸する第２共形層を含む。第１側壁スペーサ構造は、さらに、第２共形層の上に配置されたコンタクトエッチストップ層を含む。
【0066】
本発明のいくつかの実施形態に基づき、第１外側壁は、第１外側壁に沿って、ソース／ドレインコンタクトの第１側に面する少なくとも４つの凹みを含む。第２外側壁は、第２外側壁に沿って、ソース／ドレインコンタクトの第２側に面する少なくとも４つの凹みを含む。
【0067】
本発明のいくつかの実施形態に基づき、集積回路は、さらに、半導体基板内に配置された光検出器を含む。
【0068】
本発明の１つの態様に基づくと、イメージセンサは、イメージセンサ基板の中に配置された光検出器、およびイメージセンサ基板の上または中に配置され、且つ光検出器から電荷を選択的に検出するよう構成された画素装置を含み、画素装置は、イメージセンサ基板の上に配置されたゲート電極構造、イメージセンサ基板の中に配置されたソース／ドレイン（Ｓ／Ｄ）領域、およびゲート電極構造の外側壁にある側壁スペーサ構造を含む。側壁スペーサ構造は、外側壁の断面外表面に沿って、少なくとも３つの凹みを含む。
【0069】
本発明のいくつかの実施形態に基づき、光検出器は、イメージセンサ基板の中に配置された複数の光検出器のうちの１つであり、複数の光検出器は、イメージセンサ基板の中の一連の行および一連の列内に配置される。
【0070】
本発明のいくつかの実施形態に基づき、イメージセンサは、さらに、イメージセンサ基板の裏側からイメージセンサ基板の第１深さに向かって延伸し、隣接する光検出器を互いに横方向に分離し、光検出器の一部を通り過ぎて横方向に延伸し、第１深さにおいて湾曲した先端部を有する深トレンチ隔離構造、およびイメージセンサ基板の裏側の上に配置され、且つ深トレンチ隔離構造の上に揃えられた金属格子を含む。
【0071】
本発明のいくつかの実施形態に基づき、イメージセンサは、さらに、イメージセンサ基板の上に配置された撮像装置内部接続構造、撮像装置内部接続構造の上に配置された論理半導体基板、論理半導体基板と撮像装置内部接続構造の間に配置された論理内部接続構造を含む。撮像装置内部接続構造は、台形の断面形状を有する撮像装置接合パッドを含む。論理内部接続構造は、逆台形の断面形状を有する論理装置接合パッドを含む。論理装置接合パッドは、撮像装置接合パッドに直接接触するため、台形の断面形状と逆台形の断面形状の比較的長い辺は、互いに直接接触する。
【0072】
本発明の１つの態様に基づくと、方法は、半導体基板の上にゲート電極構造を形成することと、ゲート電極構造の上表面の上に、且つゲート電極構造の側壁に沿って、第１共形層を形成することと、第１共形層の上表面の上に、且つ第１共形層の外側壁に沿って、第２共形層を形成することと、第２共形層を垂直にエッチバックする第１エッチングを行って、第２共形層の横方向部分を除去し、それにより、第１共形層の外側壁に沿って、レッジ上に窒化物側壁スペーサを残すことと、第１共形層を横方向にエッチバックする第２エッチングを行って、窒化物側壁スペーサの最先端が第１共形層に接触する第１共形層の外側壁内に少なくとも１つの凹みを残すことと、第１共形層がゲート電極構造の外側壁沿いにあり、且つ窒化物側壁スペーサがレッジ上の所定の位置にある状態で、イオン注入を行い、それにより、半導体基板内にソース／ドレイン領域を形成することと、イオン注入を行った後、窒化物側壁スペーサを少なくとも部分的に除去する第３エッチングを行うことを含む。
【0073】
本発明のいくつかの実施形態に基づき、第２共形層および第１共形層をエッチバックして第２共形層を部分的に除去することにより、窒化物側壁スペーサを第１共形層のレッジ上に残す。この方法は、さらに、第１共形層に第３共形層を形成することを含む。
【0074】
本発明のいくつかの実施形態に基づき、第２共形層および第１共形層をエッチバックして第２共形層を完全に除去することにより、第１共形層のレッジを完全に消去する。この方法は、さらに、第１共形層に第３共形層を形成することを含む。
【0075】
本発明のいくつかの実施形態に基づき、この方法は、さらに、第２共形層の上のコンタクトエッチストップ層を形成すること、およびコンタクトエッチストップ層の上に絶縁層を形成することを含む。
【0076】
本発明のいくつかの実施形態に基づき、この方法は、さらに、絶縁層を介して延伸するソース／ドレインコンタクトを形成して、ソース／ドレイン領域にオーミック結合することを含む。
【0077】
当業者が本開示の態様をよりよく理解することができるように、前述のことはいくつかの実施形態の特徴を概説する。当業者は、本明細書に導入された実施形態の同じ目的を実行し、かつ／または同じ利点を達成するための他のプロセスおよび構造を設計または修正するための基礎として本開示を容易に使用できることを理解されたい。当業者はまた、そのような同等の構成が本開示の精神および範囲から逸脱しないこと、およびそれらが本開示の精神および範囲から逸脱することなく本明細書中の様々な変更、置換、および改変をなし得ることを理解すべきである。
【産業上の利用可能性】
【0078】
本技術は、これまで達成できたよりも高い画素密度を有するＦＳＩおよびＢＳＩイメージデバイスを提供する。
【符号の説明】
【0079】
１０２、２１０４ 半導体基板
１０４ａ 第１ゲート電極構造
１０４ｂ 第２ゲート電極構造
１０６ ゲート電極構造
１０８ 低濃度ドープドレイン（ＬＤＤ）領域
１１０ チャネル領域
１１２ シール酸化物層
２０２ 第１共形層
２０２ａ 第１内部層構造
２０２ｂ 第２内部層構造
２０４ 犠牲共形層
３０２ａ、３０２ｂ 犠牲側壁スペーサ構造
４０２、７０２ａ、７０２ｂ、７０２ｃ、７０２ａ‘、７０２ｂ’、７０２ｃ‘、７０２ｄ 凹み
５０２ 共通ソース／ドレイン領域
５０２ａ、５０２ｂ ソース／ドレイン領域
６０２ ベース部分
６０４ カラー部分
７０２ 第２共形層／共形層／第１側壁スペーサ構造
８０２ コンタクトエッチストップ層
８０４ 絶縁層
９０４ ソース／ドレインコンタクト
９０４ａ 第１別のソース／ドレインコンタクト
９０４ｂ 第２別のソース／ドレインコンタクト
１５０２ａ、１５０２ｂ 犠牲スペーサ構造／窒化物側壁スペーサ構造
１９０２、１９０４、１９０６、１９０８、１９１０、１９１２、１９１４、１９１６、１９１８、１９２０ 動作
２０００Ａ、２０００Ｂ 回路図
２００２ フローティング拡散ノード（ＦＤＮ）
２００４ 光検出器
２００４ａ フォトダイオード／第１光検出器
２００４ｂ フォトダイオード／第２光検出器
２００４ｃ フォトダイオード／第３光検出器
２００４ｄ フォトダイオード／第４光検出器
２００４ｅ 第５光検出器
２００６ 転送トランジスタ
２００８ 電源
２０１０ リセットトランジスタ
２０１２ ソースフォロワトランジスタ
２０１４ 行選択トランジスタ
２０１６ 出力
２１００ イメージセンサ
２１０２ 画素装置
２１０２ａ 第１画素装置
２１０２ｂ 第２画素装置
２１０２ｃ 第３画素装置
２１０２ｄ 第４画素装置
２１０４ｂ 裏側
２１０４ｆ 前側
２１０７ａ 第１バルク領域
２１０７ｂ 第２バルク領域
２１０７ｃ 第３バルク領域
２１０７ｄ 第４バルク領域
２１１０ａ 第１コレクタ領域
２１１０ｂ 第２コレクタ領域
２１１０ｃ 第３コレクタ領域
２１１０ｄ 第４コレクタ領域
２１１２ａ 第１転送トランジスタ
２１１２ｂ 第２転送トランジスタ
２１１２ｃ 第３転送トランジスタ
２１１２ｄ 第４転送トランジスタ
２１１３ 転送ゲート誘電体層
２１１４ａ 第１横方向部分
２１１４ｂ 第２横方向部分
２１１４ｃ 第３横方向部分
２１１４ｄ 第４横方向部分
２１１６ａ 第１垂直部分
２１１６ｂ 第２垂直部分
２１１６ｃ 第３垂直部分
２１１６ｄ 第４垂直部分
２１２０ａ 第１フローティングノード
２１２１ａ 第１チャネル領域
２１２２ 裏側深トレンチ隔離構造
２１２２ａ 湾曲した先端部
２１２３ 前側浅トレンチ隔離構造
２１２４ 撮像装置内部接続構造
２１２６ 導線
２１２８ コンタクト
２１３０ ビア
２１３２ 前側誘電体層
２１３４ カラーフィルタ
２１３４ａ 第１カラーフィルタ
２１３４ｂ 第２カラーフィルタ
２１３６ マイクロレンズ
２１３６ａ 第１マイクロレンズ
２１３６ｂ 第２マイクロレンズ
２１３８ 入射光
２１４０ 金属格子構造
２１４１ 丸い先端部
２１４２ 誘電体格子構造
２１４３、２３０２ 格子構造
２１４６ バッファ層
２１５０ 遮光構造
２１５２ 論理装置
２１５４ 論理半導体基板
２１５６ 論理内部接続構造
２１５８ 撮像装置接合パッド
２１６０ 論理装置接合パッド
２１６２、２１６６ 銅本体
２１６４、２１６８ バリア層
２１７０ 論理内部接続誘電体構造
２３００ 深トレンチ隔離（ＤＴＩ）格子構造
２３００ａ 第１リング状セグメント
２３００ｂ、２３０２ａ、２３０２ｂ リング状セグメント
２３０４ 湾曲した角部
２３０６ 中心領域
２３０８ 辺縁領域
２４００ 集積回路
２４００ａ 第１側壁スペーサ構造
２４００ｂ 第２側壁スペーサ構造
Ａ 第１高さ
Ｂ 第２高さ
Ｃ 側壁厚さ
Ｄ 横方向間隔
ｄ１ 第１厚さ
ｄ２ 第２厚さ
ｄ３ 第３厚さ
ｄ４ 第４厚さ
ｄ５ 第５厚さ
ｄ６ 第６厚さ
ｗ１ 第１幅
ｗ２ 第２幅
１０４ａ 第１ゲート電極構造
１０４ｂ 第２ゲート電極構造
１０６ ゲート電極構造
１０８ 低濃度ドープドレイン（ＬＤＤ）領域
１１０ チャネル領域
１１２ シール酸化物層
２０２ 第１共形層
２０２ａ 第１内部層構造
２０２ｂ 第２内部層構造
２０４ 犠牲共形層
３０２ａ、３０２ｂ 犠牲側壁スペーサ構造
４０２、７０２ａ、７０２ｂ、７０２ｃ、７０２ａ‘、７０２ｂ’、７０２ｃ‘、７０２ｄ 凹み
５０２ 共通ソース／ドレイン領域
５０２ａ、５０２ｂ ソース／ドレイン領域
６０２ ベース部分
６０４ カラー部分
７０２ 第２共形層／共形層／第１側壁スペーサ構造
８０２ コンタクトエッチストップ層
８０４ 絶縁層
９０４ ソース／ドレインコンタクト
９０４ａ 第１別のソース／ドレインコンタクト
９０４ｂ 第２別のソース／ドレインコンタクト
１５０２ａ、１５０２ｂ 犠牲スペーサ構造／窒化物側壁スペーサ構造
１９０２、１９０４、１９０６、１９０８、１９１０、１９１２、１９１４、１９１６、１９１８、１９２０ 動作
２０００Ａ、２０００Ｂ 回路図
２００２ フローティング拡散ノード（ＦＤＮ）
２００４ 光検出器
２００４ａ フォトダイオード／第１光検出器
２００４ｂ フォトダイオード／第２光検出器
２００４ｃ フォトダイオード／第３光検出器
２００４ｄ フォトダイオード／第４光検出器
２００４ｅ 第５光検出器
２００６ 転送トランジスタ
２００８ 電源
２０１０ リセットトランジスタ
２０１２ ソースフォロワトランジスタ
２０１４ 行選択トランジスタ
２０１６ 出力
２１００ イメージセンサ
２１０２ 画素装置
２１０２ａ 第１画素装置
２１０２ｂ 第２画素装置
２１０２ｃ 第３画素装置
２１０２ｄ 第４画素装置
２１０４ｂ 裏側
２１０４ｆ 前側
２１０７ａ 第１バルク領域
２１０７ｂ 第２バルク領域
２１０７ｃ 第３バルク領域
２１０７ｄ 第４バルク領域
２１１０ａ 第１コレクタ領域
２１１０ｂ 第２コレクタ領域
２１１０ｃ 第３コレクタ領域
２１１０ｄ 第４コレクタ領域
２１１２ａ 第１転送トランジスタ
２１１２ｂ 第２転送トランジスタ
２１１２ｃ 第３転送トランジスタ
２１１２ｄ 第４転送トランジスタ
２１１３ 転送ゲート誘電体層
２１１４ａ 第１横方向部分
２１１４ｂ 第２横方向部分
２１１４ｃ 第３横方向部分
２１１４ｄ 第４横方向部分
２１１６ａ 第１垂直部分
２１１６ｂ 第２垂直部分
２１１６ｃ 第３垂直部分
２１１６ｄ 第４垂直部分
２１２０ａ 第１フローティングノード
２１２１ａ 第１チャネル領域
２１２２ 裏側深トレンチ隔離構造
２１２２ａ 湾曲した先端部
２１２３ 前側浅トレンチ隔離構造
２１２４ 撮像装置内部接続構造
２１２６ 導線
２１２８ コンタクト
２１３０ ビア
２１３２ 前側誘電体層
２１３４ カラーフィルタ
２１３４ａ 第１カラーフィルタ
２１３４ｂ 第２カラーフィルタ
２１３６ マイクロレンズ
２１３６ａ 第１マイクロレンズ
２１３６ｂ 第２マイクロレンズ
２１３８ 入射光
２１４０ 金属格子構造
２１４１ 丸い先端部
２１４２ 誘電体格子構造
２１４３、２３０２ 格子構造
２１４６ バッファ層
２１５０ 遮光構造
２１５２ 論理装置
２１５４ 論理半導体基板
２１５６ 論理内部接続構造
２１５８ 撮像装置接合パッド
２１６０ 論理装置接合パッド
２１６２、２１６６ 銅本体
２１６４、２１６８ バリア層
２１７０ 論理内部接続誘電体構造
２３００ 深トレンチ隔離（ＤＴＩ）格子構造
２３００ａ 第１リング状セグメント
２３００ｂ、２３０２ａ、２３０２ｂ リング状セグメント
２３０４ 湾曲した角部
２３０６ 中心領域
２３０８ 辺縁領域
２４００ 集積回路
２４００ａ 第１側壁スペーサ構造
２４００ｂ 第２側壁スペーサ構造
Ａ 第１高さ
Ｂ 第２高さ
Ｃ 側壁厚さ
Ｄ 横方向間隔
ｄ１ 第１厚さ
ｄ２ 第２厚さ
ｄ３ 第３厚さ
ｄ４ 第４厚さ
ｄ５ 第５厚さ
ｄ６ 第６厚さ
ｗ１ 第１幅
ｗ２ 第２幅
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20A】
【図20B】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【手続補正書】
【提出日】2022-09-02
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板の上に配置され、且つ互いに横方向に間隔を空けた第１および第２ゲート電極構造と、
前記第１および第２ゲート電極構造間の前記半導体基板内に配置された共通ソース／ドレイン領域と、
前記第１および第２ゲート電極構造を覆う絶縁層と、
前記第１および第２ゲート電極構造の間の前記絶縁層を介して延伸し、前記共通ソース／ドレイン領域に接触するソース／ドレインコンタクトと、
それぞれ前記第１および第２ゲート電極構造の外側壁に沿って配置され、それぞれ前記ソース／ドレインコンタクトに隣接する第１および第２外側壁を有する第１および第２側壁スペーサ構造と、
を含み、前記第１外側壁が、前記ソース／ドレインコンタクトの第１側に面する前記第１外側壁に沿って、少なくとも２つの凹みを含み、前記第２外側壁が、前記ソース／ドレインコンタクトの第２側に面する前記第２外側壁に沿って、少なくとも２つの凹みを含む集積回路。
前記半導体基板の上に配置され、且つ互いに横方向に間隔を空けた第１および第２ゲート電極構造と、
前記第１および第２ゲート電極構造間の前記半導体基板内に配置された共通ソース／ドレイン領域と、
前記第１および第２ゲート電極構造を覆う絶縁層と、
前記第１および第２ゲート電極構造の間の前記絶縁層を介して延伸し、前記共通ソース／ドレイン領域に接触するソース／ドレインコンタクトと、
それぞれ前記第１および第２ゲート電極構造の外側壁に沿って配置され、それぞれ前記ソース／ドレインコンタクトに隣接する第１および第２外側壁を有する第１および第２側壁スペーサ構造と、
を含み、前記第１外側壁が、前記ソース／ドレインコンタクトの第１側に面する前記第１外側壁に沿って、少なくとも２つの凹みを含み、前記第２外側壁が、前記ソース／ドレインコンタクトの第２側に面する前記第２外側壁に沿って、少なくとも２つの凹みを含む集積回路。
【請求項2】
前記第１側壁スペーサ構造が、
前記第１ゲート電極構造の前記第１外側壁に沿って、前記第１ゲート電極構造の上表面の上に横方向に延伸する第１共形層と、
前記第１共形層の上表面の上に延伸し、且つ前記第１ゲート電極構造の上の前記第１共形層の前記上表面の上に横方向に延伸する第２共形層と、
を含む請求項１に記載の集積回路。
前記第１ゲート電極構造の前記第１外側壁に沿って、前記第１ゲート電極構造の上表面の上に横方向に延伸する第１共形層と、
前記第１共形層の上表面の上に延伸し、且つ前記第１ゲート電極構造の上の前記第１共形層の前記上表面の上に横方向に延伸する第２共形層と、
を含む請求項１に記載の集積回路。
【請求項3】
前記第１共形層が、ベース部分、および前記ベース部分から上向きに延伸するカラー部分を含み、前記ベース部分および前記カラー部分が、それぞれ前記第１ゲート電極構造を横方向に取り囲み、前記ベース部分が、前記カラー部分よりも幅が広いため、前記ベース部分の上表面が、レッジに対応する請求項２に記載の集積回路。
【請求項4】
前記第１外側壁が、前記第１外側壁に沿って、前記ソース／ドレインコンタクトの前記第１側に面する少なくとも３つの凹みを含み、前記第２外側壁が、前記第２外側壁に沿って、前記ソース／ドレインコンタクトの前記第２側に面する少なくとも３つの凹みを含む請求項１に記載の集積回路。
【請求項5】
前記第１外側壁が、前記第１外側壁に沿って、前記ソース／ドレインコンタクトの前記第１側に面する少なくとも４つの凹みを含み、前記第２外側壁が、前記第２外側壁に沿って、前記ソース／ドレインコンタクトの前記第２側に面する少なくとも４つの凹みを含む請求項１に記載の集積回路。
【請求項6】
イメージセンサ基板と、
前記イメージセンサ基板の中に配置された光検出器と、
前記イメージセンサ基板の上または中に配置され、前記光検出器から電荷を選択的に検出するよう構成された画素装置と、
を含み、前記画素装置が、前記イメージセンサ基板の上に配置されたゲート電極構造、前記イメージセンサ基板の中に配置されたソース／ドレイン（Ｓ／Ｄ）領域、および前記ゲート電極構造の外側壁にある側壁スペーサ構造を含み、前記側壁スペーサ構造が、前記外側壁の断面外表面に沿って、少なくとも３つの凹みを含むイメージセンサ。
前記イメージセンサ基板の中に配置された光検出器と、
前記イメージセンサ基板の上または中に配置され、前記光検出器から電荷を選択的に検出するよう構成された画素装置と、
を含み、前記画素装置が、前記イメージセンサ基板の上に配置されたゲート電極構造、前記イメージセンサ基板の中に配置されたソース／ドレイン（Ｓ／Ｄ）領域、および前記ゲート電極構造の外側壁にある側壁スペーサ構造を含み、前記側壁スペーサ構造が、前記外側壁の断面外表面に沿って、少なくとも３つの凹みを含むイメージセンサ。
【請求項7】
前記光検出器が、前記イメージセンサ基板の中に配置された複数の光検出器のうちの１つであり、前記複数の光検出器が、前記イメージセンサ基板の中の一連の行および一連の列内に配置された請求項６に記載のイメージセンサ。
【請求項8】
半導体基板の上にゲート電極構造を形成することと、
前記ゲート電極構造の上表面の上に、且つ前記ゲート電極構造の側壁に沿って、第１共形層を形成することと、
前記第１共形層の上表面の上に、且つ前記第１共形層の外側壁に沿って、第２共形層を形成することと、
前記第２共形層を垂直にエッチバックする第１エッチングを行って、前記第２共形層の横方向部分を除去し、それにより、前記第１共形層の前記外側壁に沿って、レッジ上に窒化物側壁スペーサを残すことと、
前記第１共形層を横方向にエッチバックする第２エッチングを行って、前記窒化物側壁スペーサの最先端が前記第１共形層に接触する前記第１共形層の前記外側壁内に少なくとも１つの凹みを残すことと、
前記第１共形層が前記ゲート電極構造の前記外側壁沿いにあり、且つ前記窒化物側壁スペーサが前記レッジ上の所定の位置にある状態で、イオン注入を行い、それにより、前記半導体基板内にソース／ドレイン領域を形成することと、
前記イオン注入を行った後、前記窒化物側壁スペーサを少なくとも部分的に除去する第３エッチングを行うことと、
を含む方法。
前記ゲート電極構造の上表面の上に、且つ前記ゲート電極構造の側壁に沿って、第１共形層を形成することと、
前記第１共形層の上表面の上に、且つ前記第１共形層の外側壁に沿って、第２共形層を形成することと、
前記第２共形層を垂直にエッチバックする第１エッチングを行って、前記第２共形層の横方向部分を除去し、それにより、前記第１共形層の前記外側壁に沿って、レッジ上に窒化物側壁スペーサを残すことと、
前記第１共形層を横方向にエッチバックする第２エッチングを行って、前記窒化物側壁スペーサの最先端が前記第１共形層に接触する前記第１共形層の前記外側壁内に少なくとも１つの凹みを残すことと、
前記第１共形層が前記ゲート電極構造の前記外側壁沿いにあり、且つ前記窒化物側壁スペーサが前記レッジ上の所定の位置にある状態で、イオン注入を行い、それにより、前記半導体基板内にソース／ドレイン領域を形成することと、
前記イオン注入を行った後、前記窒化物側壁スペーサを少なくとも部分的に除去する第３エッチングを行うことと、
を含む方法。
【請求項9】
前記第２共形層および前記第１共形層をエッチバックして前記第２共形層を部分的に除去することにより、前記窒化物側壁スペーサを前記第１共形層の前記レッジ上に残し、さらに、
前記第１共形層に第３共形層を形成することを含む請求項８に記載の方法。
前記第１共形層に第３共形層を形成することを含む請求項８に記載の方法。
【請求項10】
前記第２共形層および前記第１共形層をエッチバックして前記第２共形層を完全に除去することにより、前記第１共形層の前記レッジを完全に消去し、さらに、
前記第１共形層に第３共形層を形成することを含む請求項８に記載の方法。
前記第１共形層に第３共形層を形成することを含む請求項８に記載の方法。
【外国語明細書】