特開 2023-72763 演算処理装置および演算処理方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023072763

(43)【公開日】2023-05-25

(54)【発明の名称】演算処理装置および演算処理方法

(51)【国際特許分類】

   G06F 12/0846 20160101AFI20230518BHJP

   G06F 12/06 20060101ALI20230518BHJP

【ＦＩ】

G06F12/0846 100

G06F12/0846 110

G06F12/06 540F

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2021185401

(22)【出願日】2021-11-15

(71)【出願人】

【識別番号】000005223

【氏名又は名称】富士通株式会社

(71)【出願人】

【識別番号】504202472

【氏名又は名称】大学共同利用機関法人情報・システム研究機構

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】一場 利幸

(72)【発明者】

【氏名】五島 正裕

【テーマコード（参考）】

5B160

5B205

【Ｆターム（参考）】

5B160CA14

5B160CD11

5B160HA00

5B205MM03

5B205NN75

(57)【要約】

【課題】複数の読み出しアクセス要求の読み出し対象データが、バンクに保持される第１データに含まれる複数の第２データの各々である場合にも、複数の第２データの読み出しの遅延を抑制する。
【解決手段】演算処理装置は、複数の要求発行部と、記憶装置から読み出されるデータを分割した第１データを保持可能な複数のバンクを含むキャッシュと、スイッチ部と、データ分配部とを有し、スイッチ部は、複数の読み出しアクセス要求の読み出し対象データの各々が第１データに含まれる複数の第２データのいずれかである場合、読み出しアクセス要求の１つを読み出し対象のバンクに出力し、バンクから読み出される複数の第２データを含む第１データをデータ分配部に出力し、データ分配部は、スイッチ部から受ける第１データを分割した複数の第２データのそれぞれを、読み出しアクセス要求の発行元の要求発行部に並列に出力する。
【選択図】図２

【特許請求の範囲】

【請求項1】

記憶装置に読み出しアクセス要求を発行する複数の要求発行部と、
前記記憶装置から読み出されるデータを分割した第１データをそれぞれ保持可能な複数のバンクを含むキャッシュと、
前記複数の要求発行部と前記複数のバンクとを相互に接続するスイッチ部と、
前記複数の要求発行部と前記スイッチ部との間に配置されるデータ分配部とを有し、
前記スイッチ部は、
前記複数の要求発行部がそれぞれ発行する複数の読み出しアクセス要求の読み出し対象データの各々が第１データに含まれる複数の第２データのいずれかである場合、読み出しアクセス要求の１つを読み出し対象のバンクに出力し、
バンクから読み出される複数の第２データを含む第１データを前記データ分配部に出力し、
前記データ分配部は、前記スイッチ部から受ける第１データを分割した複数の第２データのそれぞれを、読み出しアクセス要求の発行元の前記要求発行部に並列に出力する
演算処理装置。

【請求項2】

前記データ分配部は、ビット拡張型の読み出しアクセス要求の読み出し対象データの各々が、第１データに含まれる複数の第２データのいずれかである場合、複数の第２データのそれぞれを下位側のデータ線を介して読み出しアクセス要求の発行元の前記要求発行部に出力する
請求項１に記載の演算処理装置。

【請求項3】

前記データ分配部は、複数の第２データが負値の場合、負値の第２データを出力する下位側のデータ線を除く上位側のデータ線に"１"を出力する
請求項２に記載の演算処理装置。

【請求項4】

前記データ分配部は、非ビット拡張型の読み出しアクセス要求に対応して前記複数のバンクのいずれかから読み出される第１データを分割することなく読み出しアクセス要求の発行元の前記要求発行部に出力する
請求項２または請求項３に記載の演算処理装置。

【請求項5】

前記データ分配部は、前記スイッチ部に接続される複数のデータ入力ポートと、前記複数の要求発行部にそれぞれに接続され、前記複数のデータ入力ポートにそれぞれ対応する複数のデータ出力ポートと、前記データ入力ポートで受ける第１データを分割した第２データの各々を、前記複数のデータ出力ポートのいずれに転送するかを選択する選択部と、を有し、
前記スイッチ部は、前記バンクから読み出される第１データを前記複数のデータ入力ポートのいずれかに出力する
請求項１ないし請求項４のいずれか１項に記載の演算処理装置。

【請求項6】

前記第２データは、第１データを２分した下位データおよび上位データであり、
前記選択部は、
前記データ入力ポートで受ける下位データまたは上位データを選択し、下位側のデータとして前記データ出力ポートから出力する下位セレクタと、
前記データ入力ポートで受ける上位データ、オール０データまたはオール１データを選択し、上位側のデータとして前記データ出力ポートから出力する上位セレクタを有する
請求項５に記載の演算処理装置。

【請求項7】

前記選択部は、ビット拡張型の読み出しアクセス要求の読み出し対象データが第１データに含まれる複数の第２データの各々である場合、前記データ入力ポートを介して前記スイッチ部から受ける第１データに含まれる下位データおよび上位データを、読み出しアクセス要求の発行元の要求発行部に対応するデータ出力ポートの下位側に出力させる
請求項６に記載の演算処理装置。

【請求項8】

前記複数の要求発行部から発行される前記読み出しアクセス要求を調停し、調停結果に応じて前記スイッチ部および前記データ分配部の動作を制御する調停部を有する
請求項１ないし請求項７のいずれか１項に記載の演算処理装置。

【請求項9】

記憶装置に読み出しアクセス要求を発行する複数の要求発行部と、前記記憶装置から読み出されるデータを分割した第１データをそれぞれ保持可能な複数のバンクを含むキャッシュと、前記複数の要求発行部と前記複数のバンクとを相互に接続するスイッチ部と、前記複数の要求発行部と前記スイッチ部との間に配置されるデータ分配部とを有する演算処理装置の演算処理方法であって、
前記スイッチ部が、前記複数の要求発行部がそれぞれ発行する複数の読み出しアクセス要求の読み出し対象データの各々が第１データに含まれる複数の第２データのいずれかである場合、読み出しアクセス要求の１つを読み出し対象のバンクに出力し、
前記スイッチ部が、バンクから読み出される複数の第２データを含む第１データを前記データ分配部に出力し、
前記データ分配部が、前記スイッチ部から受ける第１データを分割した複数の第２データのそれぞれを、読み出しアクセス要求の発行元の前記要求発行部に並列に出力する
演算処理方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、演算処理装置および演算処理方法に関する。

【背景技術】

【0002】

ＣＰＵ（Central Processing Unit）等の演算処理装置に搭載されるキャッシュは、外部メモリに記憶されたデータの一部を保持する。そして、キャッシュは、ＣＰＵから発行される読み出しアクセス要求の対象データを保持している場合（キャッシュヒット）、外部メモリに読み出しアクセス要求を発行することなく、キャッシュに保持しているデータをＣＰＵコア等に転送する。これにより、データのアクセス効率が向上され、ＣＰＵの処理性能が向上する。

【0003】

例えば、ＣＰＵとともに半導体装置に搭載され、外部メモリを制御するメモリ制御部は、外部メモリに搭載される複数のバンクの各々に対応するバンクキャッシュを有する（例えば、特許文献１参照）。プロセッサに搭載されるレベル２キャッシュは、独立にアクセス可能な複数のストレージブロックを有する（例えば、特許文献２参照）。複数のノーマルバンクと複数のキャッシュバンクとを有するメモリは、ノーマルバンクに対する連続的なアクセスがある場合、選択されたノーマルバンクから出力するデータをキャッシュバンクに移動させる（例えば、特許文献３参照）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００５－３３９３４８号公報

【特許文献2】特表２００６－５０７６０２号公報

【特許文献3】特開２００４－５５１１２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

近時、ベクトル演算等を並列に実行するためにＳＩＭＤ（Single Instruction Multiple Data）演算命令を実行可能な演算処理装置が開発されている。この種の演算処理装置は、様々なデータサイズのＳＩＭＤ演算命令を実行できる。例えば、キャッシュバンクのデータ幅の半分のサイズのデータであって、アドレスが連続する複数のデータをＳＩＭＤ演算に使用する場合、１つのバンクに対して複数の読み出しアクセス要求が競合する場合がある。このとき、読み出しアクセス要求は、バンクに順次供給され、アクセス対象のデータは、バンクから順次に読み出される。ＳＩＭＤ演算は、演算対象のデータが全て揃ってから実行されるため、演算の実行タイミングが遅れ、演算効率は低下する。

【0006】

１つの側面では、本発明は、複数の読み出しアクセス要求の読み出し対象データが、バンクに保持される第１データに含まれる複数の第２データの各々である場合にも、複数の第２データの読み出しの遅延を抑制することを目的とする。

【課題を解決するための手段】

【0007】

一つの観点によれば、演算処理装置は、記憶装置に読み出しアクセス要求を発行する複数の要求発行部と、前記記憶装置から読み出されるデータを分割した第１データをそれぞれ保持可能な複数のバンクを含むキャッシュと、前記複数の要求発行部と前記複数のバンクとを相互に接続するスイッチ部と、前記複数の要求発行部と前記スイッチ部との間に配置されるデータ分配部とを有し、前記スイッチ部は、前記複数の要求発行部がそれぞれ発行する複数の読み出しアクセス要求の読み出し対象データの各々が第１データに含まれる複数の第２データのいずれかである場合、読み出しアクセス要求の１つを読み出し対象のバンクに出力し、バンクから読み出される複数の第２データを含む第１データを前記データ分配部に出力し、前記データ分配部は、前記スイッチ部から受ける第１データを分割した複数の第２データのそれぞれを、読み出しアクセス要求の発行元の前記要求発行部に並列に出力する。

【発明の効果】

【0008】

複数の読み出しアクセス要求の読み出し対象データが、バンクに保持される第１データに含まれる複数の第２データの各々である場合にも、複数の第２データの読み出しの遅延を抑制することができる。

【図面の簡単な説明】

【0009】

【図1】一実施形態における演算処理装置の一例を示すブロック図である。

【図2】図１の演算処理装置のメモリアクセス動作の一例を示す説明図である。

【図3】別の実施形態における演算処理装置の一例を示すブロック図である。

【図4】図１のデータ分配部の一例を示すブロック図である。

【図5】図３のキャッシュまたは図１のキャッシュに配置するデータの例を示す説明図である。

【図6】図３のデータ分配部または図１のデータ分配部の通常ロードでの動作の例を示す説明図である。

【図7】図３のデータ分配部または図１のデータ分配部のビット拡張ロードでの動作の例を示す説明図である。

【図8】図３のデータ分配部または図１のデータ分配部のビット拡張ロードでの動作の別の例を示す説明図である。

【図9】疎行列ベクトル積の例を示す説明図である。

【図10】疎行列ベクトル積の演算の実行時の動作の一例を示す説明図である。

【図11】疎行列ベクトル積の演算の実行時の動作の別の例を示す説明図である。

【発明を実施するための形態】

【0010】

以下、図面を参照して、実施形態が説明される。

【0011】

図１は、一実施形態における演算処理装置の一例を示す。図１に示す演算処理装置１００は、例えば、ＳＩＭＤ（Single Instruction Multiple Data）演算命令を使用して、複数の積和演算等を並列に実行する機能を有するＣＰＵ等のプロセッサである。例えば、演算処理装置１００は、数値処理やグラフ処理などに使用される疎行列ベクトル積（ＳＰＭＶ：SParse Matrix-Vector multiplication）を実行可能である。

【0012】

演算処理装置１００は、ｍ＋１個（ｍは１以上の整数）のロードストアユニットＬＤＳＴ（ＬＤＳＴ＃０－ＬＤＳＴ＃ｍ）、データ分配部１０、スイッチ部２０およびキャッシュ３０を有する。ロードストアユニットＬＤＳＴは、メインメモリ４０にメモリアクセス要求を発行する要求発行部の一例である。メモリアクセス要求は、メインメモリ４０にデータを書き込む書き込みアクセス要求およびメインメモリ４０からデータを読み出す読み出しアクセス要求を含む。メインメモリ４０は、記憶装置の一例である。

【0013】

キャッシュ３０は、演算処理装置１００に接続されるメインメモリ４０に記憶されるデータの一部を保持可能なＬ１（Level 1）データキャッシュとして動作する。キャッシュ３０は、ｎ＋１個（ｎは１以上の整数）のバンクＢＫ（ＢＫ＃０－ＢＫ＃ｎ）を有する。キャッシュ３０を複数のバンクＢＫに分けることで、いわゆるギャザー／スキャッター性能を向上することができる。なお、演算処理装置１００は、キャッシュ３０の動作を制御するキャッシュ制御部を有してもよい。キャッシュ制御部は、例えば、キャッシュ３０に含まれてもよい。

【0014】

演算処理装置１００は、図示しない命令フェッチ部、命令デコード部、リザベーションステーション、各種演算器を含む演算ユニットおよびレジスタファイル等を有してもよい。図１では、主にメモリアクセスに関係するブロックが示される。例えば、命令フェッチ部、命令デコード部、リザベーションステーション、各種演算器を含む演算ユニット、レジスタファイルおよびロードストアユニットＬＤＳＴは、図示しないＣＰＵコアに含まれる。

【0015】

ロードストアユニットＬＤＳＴは、ロード命令を受けた場合、スイッチ部２０を介して読み出し対象のバンクＢＫに向けて読み出しアクセス要求を出力し、スイッチ部２０およびデータ分配部１０を介してバンクＢＫから読み出しデータを受ける。例えば、ロード命令に対応してロードストアユニットＬＤＳＴから発行される読み出しアクセス要求は、読み出し対象のアドレスＡＤと読み出しアクセス要求を示す読み出し制御情報とを含む。

【0016】

ロードストアユニットＬＤＳＴは、ストア命令を受けた場合、スイッチ部２０を介してアドレスＡＤで示されるバンクＢＫに向けてメモリアクセス要求を出力する。例えば、ストア命令に対応してロードストアユニットＬＤＳＴから発行される書き込みアクセス要求は、書き込み対象のアドレスＡＤと書き込みデータＷＤＴと書き込み要求を示す書き込み制御情報とを含む。

【0017】

ｍ＋１個のロードストアユニットＬＤＳＴは、互いに独立にロード命令またはストア命令を受け、互いに独立にメモリアクセス要求を出力してもよい。以下、この実施形態および後述する実施形態では、ロード命令を受けたロードストアユニットＬＤＳＴが読み出しアクセス要求を発行する例が説明される。例えば、ロード命令によるデータのロード方法として通常ロードとビット拡張ロードとがある。通常ロードは、非ビット拡張型の読み出しアクセス要求により実現される。ビット拡張ロードは、ビット拡張型の読み出しアクセス要求により実現される。

【0018】

通常ロードでは、バンクＢＫのデータ幅分のデータであるサブデータＳＤＴが読み出しアクセス要求の発行元のロードストアユニットＬＤＳＴに出力される。すなわち、非ビット拡張型の読み出しアクセス要求では、バンクＢＫから読み出されるデータは、ロードストアユニットＬＤＳＴにそのまま出力される。

【0019】

ビット拡張ロードでは、サブデータＳＤＴを分割した分割データがサブデータＳＤＴの下位ビット側のデータとして読み出しアクセス要求の発行元のロードストアユニットＬＤＳＴに出力される。ビット拡張ロードでは符号拡張を伴うことがある。その場合、上位ビット側のデータは、下位ビット側のデータが正値の場合、"０"が埋め込まれ、下位ビット側のデータが負値の場合、"１"が埋め込まれる。以下の説明では、ビット拡張ロードは、バンクＢＫのデータ幅の半分のデータが下位データとしてロードストアユニットＬＤＳＴに出力されるとする。サブデータＳＤＴは、第１データの一例である。

【0020】

各バンクＢＫは、メモリアクセス要求がキャッシュミスしたときにメインメモリ４０から読み出されるデータＤＴを分割したサブデータＳＤＴを保持する。ここで、サブデータＳＤＴは、メインメモリ４０に対するデータＤＴの読み書きの単位であるキャッシュラインサイズをバンクＢＫの数で除したサイズを有し、バンクＢＫのデータ幅と一致する。各バンクＢＫは、メモリアクセス要求がキャッシュヒットしたときに、読み出し対象のサブデータＳＤＴをスイッチ部２０に出力する。

【0021】

スイッチ部２０は、各ロードストアユニットＬＤＳＴにそれぞれ接続される複数のポートと、データ分配部１０の複数のポートにそれぞれ接続される複数のポートと、各バンクＢＫに接続される複数のポートとを有する。例えば、スイッチ部２０は、複数のロードストアユニットＬＤＳＴと複数のバンクＢＫとを相互に接続する。スイッチ部２０は、読み出しアクセス要求に含まれるバンクアドレスが示すバンクＢＫに読み出しアクセス要求を出力する。読み出しアクセス要求に含まれるバンクアドレスが示すバンクＢＫは、読み出し対象バンクＢＫの一例である。スイッチ部２０は、読み出しアクセス要求を出力したバンクＢＫから読み出しデータＤＴを受け、読み出しデータＲＤＴとしてデータ分配部１０に出力する。

【0022】

データ分配部１０は、各ロードストアユニットＬＤＳＴにそれぞれ接続される複数のポートと、スイッチ部２０の複数のポートにそれぞれ接続される複数のポートとを有する。データ分配部１０は、スイッチ部２０から受ける読み出しデータＲＤＴをメモリアクセス要求の発行元のロードストアユニットＬＤＳＴに出力する。

【0023】

例えば、複数のロードストアユニットＬＤＳＴが出力する読み出しアクセス要求に含まれるバンクアドレスが１つのバンクＢＫを示す場合、読み出しアクセス要求は競合する。すなわち、読み出しアクセス要求の読み出し対象のバンクＢＫが衝突する。通常ロードにおいて読み出しアクセス要求が競合する場合、スイッチ部２０は、読み出しアクセス要求を順次バンクＢＫに出力し、バンクＢＫからサブデータＳＤＴを順次読み出す。スイッチ部２０は、サブデータＳＤＴを読み出しデータＲＤＴとしてデータ分配部１０に順次出力する。データ分配部１０は、スイッチ部２０から受けた読み出しデータＲＤＴを読み出しアクセス要求の発行元のロードストアユニットＬＤＳＴに順次出力する。

【0024】

一方、ビット拡張ロードにおいて、２つの読み出しアクセス要求が１つのバンクＢＫを示す場合（競合の発生）、スイッチ部２０は、読み出し対象のアドレスが共通のサブデータＳＤＴを示すか否かに応じて、異なる動作を実行する。スイッチ部２０は、読み出し対象のアドレスが示すサブデータＳＤＴが異なる場合、通常ロードでの読み出しアクセス要求の競合時と同様に、読み出しアクセス要求を順次バンクＢＫに出力する。

【0025】

そして、スイッチ部２０は、バンクＢＫから読み出し対象の分割データを含むサブデータＳＤＴを順次読み出す。スイッチ部２０は、サブデータＳＤＴを読み出しデータＲＤＴとしてデータ分配部１０に順次出力する。データ分配部１０は、スイッチ部２０から受けた読み出しデータＲＤＴのうち読み出し対象の分割データを読み出しアクセス要求の発行元のロードストアユニットＬＤＳＴに順次出力する。分割データは、第２データの一例である。

【0026】

一方、ビット拡張ロードにおいて、読み出し対象のアドレスが同じサブデータＳＤＴを示す場合、２つの読み出しアクセス要求において、サブデータＳＤＴを示すアドレスは互いに同じであり、分割データを示すオフセットアドレスのみが異なる。このため、スイッチ部２０は、読み出しアクセス要求の１つをバンクＢＫに出力し、読み出し対象の２つの分割データを含むサブデータＳＤＴをバンクＢＫから読み出す。スイッチ部２０は、読み出したサブデータＳＤＴ（２つの分割データを含む）を読み出しデータＲＤＴとしてデータ分配部１０に出力する。

【0027】

データ分配部１０は、スイッチ部２０から受けた読み出しデータＲＤＴに含まれる２つの分割データを下位ビット側にそれぞれセットする。そして、データ分配部１０は、分割データが下位ビット側にセットされた読み出しデータＲＤＴのそれぞれを、読み出しアクセス要求の発行元のロードストアユニットＬＤＳＴに同時に出力する。なお、同時は、厳密に同時でなくても、並列であればよい。

【0028】

なお、スイッチ部２０およびデータ分配部１０は、図示しない調停部等の制御部による制御に基づいて動作してもよい。この場合、制御部は、ロードストアユニットＬＤＳＴが発行するメモリアクセス要求に含まれるアドレスに応じて読み出し対象のバンクＢＫを識別し、メモリアクセス要求が競合するか否かを判定する。そして、制御部は、判定結果に応じてスイッチ部２０およびデータ分配部１０の動作を制御する。

【0029】

図２は、図１の演算処理装置のメモリアクセス動作の一例を示す。すなわち、図２は、演算処理装置１００が実行する演算処理方法の一例を示す。図２では、説明の簡単化のため、演算処理装置１００は、２つのロードストアユニットＬＤＳＴ＃０、ＬＤＳＴ＃１および４つのバンクＢＫ＃０－ＢＫ＃３を有するとする。また、図２では、読み出しアクセス要求に基づいてバンクＢＫからロードストアユニットＬＤＳＴに転送されるデータのみが示される。なお、以降の説明では、読み出しアクセス要求は、キャッシュヒットするものとする。

【0030】

図２（Ａ）では、通常ロードにおいて、ロードストアユニットＬＤＳＴ＃０、ＬＤＳＴ＃１は、バンクＢＫ＃２、ＢＫ＃１に対する読み出しアクセス要求を同時に発行する。スイッチ部２０は、読み出しアクセス要求が競合しないため、バンクＢＫ＃１、ＢＫ＃２に読み出しアクセス要求を同時に発行する。バンクＢＫ＃１、ＢＫ＃２は、読み出しアクセス要求の対象のデータＤ０、Ｄ１（サブデータＳＤＴ）をそれぞれスイッチ部２０に出力する。

【0031】

スイッチ部２０は、バンクＢＫ＃１、ＢＫ２から転送されるデータＤ０、Ｄ１をデータ分配部１０に出力する。この際、スイッチ部２０は、読み出しアクセス要求の発行元にデータＤ０、Ｄ１を出力可能なデータ分配部１０のポートにデータＤ０、Ｄ１を出力する。データ分配部１０は、スイッチ部２０から受けるデータＤ０、Ｄ１を、読み出しアクセス要求の発行元のロードストアユニットＬＤＳＴ＃１、ＬＤＳＴ＃０に接続されたポートに出力する。

【0032】

図２（Ｂ）では、ビット拡張ロードにおいて、ロードストアユニットＬＤＳＴ＃０、ＬＤＳＴ＃１は、バンクＢＫ＃０に対する読み出しアクセス要求を同時に発行する。ここで、２つの読み出しアクセス要求の対象アドレスは、互いに同じサブデータＳＤＴの格納先を示し、サブデータＳＤＴに含まれる分割データＤ０、Ｄ１の格納先のアドレスのみが異なる。

【0033】

スイッチ部２０は、読み出しアクセス要求に含まれるサブデータＳＤＴのアドレスが競合する場合、読み出しアクセス要求のうちの１つをバンクＢＫ＃０に出力する。バンクＢＫ＃０は、読み出しアクセス要求の対象のサブデータＳＤＴ（分割データＤ０、Ｄ１）をスイッチ部２０に出力する。スイッチ部２０は、バンクＢＫ＃０から転送される分割データＤ０、Ｄ１をデータ分配部１０に出力する。

【0034】

データ分配部１０は、スイッチ部２０から受ける分割データＤ０、Ｄ１のそれぞれを、読み出しアクセス要求の発行元のロードストアユニットＬＤＳＴ＃０、ＬＤＳＴ＃１に接続されたポートに並列（例えば、同時）に出力する。この際、分割データＤ０、Ｄ１は、下位データとしてロードストアユニットＬＤＳＴ＃０、ＬＤＳＴ＃１にそれぞれ出力される。

【0035】

このように、スイッチ部２０は、２つの読み出しアクセス要求の読み出し対象の分割データＤ０、Ｄ１がサブデータＳＤＴに含まれる場合、読み出しアクセス要求の１つのみを読み出し対象のバンクＢＫ０に出力する。そして、スイッチ部２０は、２つの分割データＤ０、Ｄ１をバンクＢＫから同時に読み出し、サブデータＳＤＴとしてデータ分配部１０に出力する。データ分配部１０は、サブデータＳＤＴを２つの分割データＤ０、Ｄ１に分割し、分割データＤ０、Ｄ１のそれぞれを、読み出しアクセス要求の発行元のロードストアユニットＬＤＳＴに並列に出力する。

【0036】

これにより、ビット拡張ロードにおいて、読み出し対象の分割データＤ０、Ｄ１が同じサブデータＳＤＴに含まれる場合にも、分割データＤ０、Ｄ１を同時に読み出してロードストアユニットＬＤＳＴ＃０、ＬＤＳＴ＃１に並列に出力することができる。換言すれば、複数の読み出しアクセス要求の読み出し対象データが、バンクＢＫに保持されるサブデータＳＤＴに含まれる複数の分割データの各々である場合にも、複数の分割データの読み出しの遅延を抑制することができる。

【0037】

図２（Ｃ）では、ビット拡張ロードにおいて、ロードストアユニットＬＤＳＴ＃０、ＬＤＳＴ＃１のそれぞれは、バンクＢＫ＃０、ＢＫ＃１に対する読み出しアクセス要求を同時に発行する。すなわち、２つの読み出しアクセス要求は競合しない。スイッチ部２０は、２つの読み出しアクセス要求をバンクＢＫ＃０、ＢＫ＃１にそれぞれ出力する。

【0038】

バンクＢＫ＃０は、読み出しアクセス要求の対象の分割データＤ０を含むサブデータＳＤＴをスイッチ部２０に出力する。バンクＢＫ＃１は、読み出しアクセス要求の対象の分割データＤ１を含むサブデータＳＤＴをスイッチ部２０に出力する。スイッチ部２０は、バンクＢＫ＃０、ＢＫ＃１からそれぞれ転送される分割データＤ０（またはＤ１）を含むサブデータＳＤＴをデータ分配部１０に出力する。

【0039】

データ分配部１０は、スイッチ部２０から受ける分割データＤ０、Ｄ１のそれぞれを、読み出しアクセス要求の発行元のロードストアユニットＬＤＳＴ＃０、ＬＤＳＴ＃１に接続されたポートに並列（例えば、同時）に出力する。この際、分割データＤ０、Ｄ１は、下位データとしてロードストアユニットＬＤＳＴ＃０、ＬＤＳＴ＃１にそれぞれ出力される。

【0040】

以上、この実施形態では、ビット拡張ロードにおいて、読み出し対象の分割データＤ０、Ｄ１が同じサブデータＳＤＴに含まれる場合にも、分割データＤ０、Ｄ１を同時に読み出してロードストアユニットＬＤＳＴ＃０、ＬＤＳＴ＃１に並列に出力することができる。換言すれば、複数の読み出しアクセス要求の読み出し対象データが、バンクＢＫに保持されるサブデータＳＤＴに含まれる複数の分割データの各々である場合にも、複数の分割データの読み出しの遅延を抑制することができる。

【0041】

図３は、別の実施形態における演算処理装置の一例を示す。上述した実施形態と同様の要素については、同じ符号を付し、詳細な説明は省略する。図３に示す演算処理装置１００Ａは、例えば、ＳＩＭＤ演算命令を使用して、複数の積和演算等を並列に実行する機能を有するＣＰＵ等のプロセッサであり、疎行列ベクトル積（ＳＰＭＶ）を実行可能である。

【0042】

演算処理装置１００Ａは、４個のロードストアユニットＬＤＳＴ（ＬＤＳＴ＃０－ＬＤＳＴ＃３）、データ分配部１０Ａ、スイッチ部２０Ａ、４個のバンクＢＫ＃０－ＢＫ＃３を含むキャッシュ３０Ａおよび調停部５０Ａを有する。キャッシュ３０Ａは、Ｌ１（Level 1）データキャッシュとして動作する。なお、演算処理装置１００Ａは、キャッシュ３０の動作を制御するキャッシュ制御部を有してもよい。また、演算処理装置１００Ａは、図示しない命令フェッチ部、命令デコード部、リザベーションステーション、各種演算器を含む演算ユニットおよびレジスタファイル等を有してもよい。

【0043】

データ分配部１０Ａは、図１のデータ分配部１０と同様に動作し、スイッチ部２０Ａは、図１のスイッチ部２０と同様に動作する。調停部５０Ａは、各ロードストアユニットＬＤＳＴから出力される読み出しアクセス要求に含まれるアドレスＡＤに基づいて、読み出しアクセス要求の競合を判定し、判定結果に応じてスイッチ部２０Ａおよびデータ分配部１０Ａの動作を制御する。すなわち、調停部５０Ａは、複数のロードストアユニットＬＤＳＴから発行される読み出しアクセス要求を調停し、調停結果に応じてスイッチ部２０Ａおよびデータ分配部１０Ａの動作を制御する。

【0044】

調停部５０Ａによりデータ分配部１０Ａの動作を制御することで、ビット拡張ロードにおいて読み出しアクセス要求が競合する場合にも、バンクＢＫから読み出される複数の分割データを各ロードストアユニットＬＤＳＴに並列に出力することができる。

【0045】

また、調停部５０Ａは、各ロードストアユニットＬＤＳＴから出力される書き込みアクセス要求に含まれるアドレスＡＤに基づいて、書き込みアクセス要求の競合を判定し、判定結果に応じてスイッチ部２０Ａの動作を制御する。

【0046】

図４は、図１のデータ分配部１０の一例を示す。なお、図４は、図３のデータ分配部１０Ａの一例であってもよい。

【0047】

データ分配部１０は、スイッチ部２０から４個の読み出しデータＲＤＴをそれぞれ受ける４個のデータ入力ポートＩＰを有する。データ分配部１０は、ロードストアユニットＬＤＳＴ＃０－ＬＤＳＴ＃３にそれぞれに接続される４個のデータ出力ポートＯＰを有する。

【0048】

４個のデータ出力ポートＯＰは、４個のデータ入力ポートＩＰにそれぞれ対応して設けられる。データ分配部１０のデータ入力ポートＩＰおよびデータ出力ポートＯＰの数は、ロードストアユニットＬＤＳＴの数に等しい。このため、バンクＢＫから読み出されたサブデータＳＤＴをスイッチ部２０によりデータ入力ポートＩＰのいずれかに転送することで、サブデータＳＤＴまたは分割データを読み出しアクセス要求の発行元のロードストアユニットＬＤＳＴに出力することができる。バンクＢＫから読み出されたサブデータＳＤＴおよび分割データをデータ分配部１０がロードストアユニットＬＤＳＴに転送する例は、図６から図８で説明される。

【0049】

また、データ分配部１０は、データ入力ポートＩＰおよびデータ出力ポートＯＰのペア毎にマルチプレクサＭＵＸ１、ＭＵＸ２を有する。マルチプレクサＭＵＸ１は、下位セレクタの一例である。マルチプレクサＭＵＸ２は、上位セレクタの一例である。マルチプレクサＭＵＸ１、ＭＵＸ２は、選択部の一例である。

【0050】

スイッチ部２０は、複数のロードストアユニットＬＤＳＴから発行される読み出しアクセス要求を調停し、調停結果に応じてスイッチ部２０およびデータ分配部１０の動作を制御する図示しない調停部（例えば、図３の調停部５０Ａ）により制御される。そして、スイッチ部２０は、各バンクＢＫから読み出される読み出しデータＲＤＴを読み出しアクセス要求の発行元のロードストアユニットＬＤＳＴに接続されたデータ出力ポートＯＰに対応するデータ入力ポートＩＰに出力する。

【0051】

以下の説明では、各バンクＢＫから読み出される読み出しデータＲＤＴは、６４ビットとする。読み出しデータＲＤＴは、上位３２ビットのデータＵＤＴ［６３：３２］と、下位３２ビットのデータＬＤＴ［３１：０］とを含む。読み出しデータＲＤＴおよびバンクＢＫから出力されるサブデータＳＤＴは、第１データの一例である。読み出しデータＲＤＴを２分したデータＵＤＴ、ＬＤＴおよびサブデータＳＤＴに含まれる分割データは、第２データの一例である。

【0052】

各マルチプレクサＭＵＸ１は、データ入力ポートＩＰで受けるデータＬＤＴまたはデータＵＤＴのいずれかを選択する。各マルチプレクサＭＵＸ１は、選択したデータを下位側のデータＬＤＴとしてデータ出力ポートＯＰから下位側のデータ線を介してロードストアユニットＬＤＳＴに出力する。なお、各マルチプレクサＭＵＸ１は、読み出しアクセス要求が通常ロードを示す場合、データ入力ポートＩＰで受けるデータＬＤＴを常に選択する。

【0053】

各マルチプレクサＭＵＸ２は、データ入力ポートＩＰで受けるデータＵＤＴ、オール０データまたはオール１データのいずれかを選択する。そして、各マルチプレクサＭＵＸ２は、選択したデータを上位側のデータＵＤＴとしてデータ出力ポートＯＰから上位側のデータ線を介してロードストアユニットＬＤＳＴに出力する。

【0054】

マルチプレクサＭＵＸ２は、読み出しアクセス要求が通常ロードを示す場合、データ入力ポートＩＰで受けるデータＵＤＴを上位側のデータ出力ポートＯＰに出力する。したがって、データ分配部１０は、通常ロードでは、データ入力ポートＩＰで受ける下位側のデータと上位側のデータとをマルチプレクサＭＵＸ１、ＭＵＸ２を介して、ロードストアユニットＬＤＳＴの下位データおよび上位データとして出力できる。換言すれば、データ分配部１０は、通常ロードでは、バンクＢＫから読み出されるサブデータＳＤＴをそのまま読み出しアクセス要求の発行元のロードストアユニットＬＤＳＴに出力できる。

【0055】

マルチプレクサＭＵＸ２は、読み出しアクセス要求がビット拡張ロードを示し、かつ、データ入力ポートＩＰで受ける分割データ（ＵＤＴまたはＬＤＴ）が正値の場合、オール０のデータＵＤＴを上位側のデータ出力ポートＯＰに出力する。

【0056】

マルチプレクサＭＵＸ２は、読み出しアクセス要求がビット拡張ロードを示し、かつ、データ入力ポートＩＰで受ける分割データ（ＵＤＴまたはＬＤＴ）が負値の場合、オール１のデータＵＤＴを上位側のデータ出力ポートＯＰに出力する。マルチプレクサＭＵＸ２は、マルチプレクサＭＵＸ１から出力される最上位ビット［３１］（符号ビット）が"０"の場合、正値を判定し、マルチプレクサＭＵＸ１から出力される最上位ビット［３１］が"１"の場合、負値を判定する。

【0057】

このように、ビット拡張ロードは、上位側のビットに符号ビットを拡張したデータを読み出す符号拡張を伴うことがある。データ分配部１０は、ビット拡張ロード時にバンクＢＫから読み出される３２ビットデータが負値である場合にも、マルチプレクサＭＵＸ２により上位ビットに"１"を付加することで、６４ビットの負値データを生成できる。そして、マルチプレクサＭＵＸ１、ＭＵＸ２は、ビット拡張ロードでは、データ入力ポートＩＰで受ける読み出しデータＲＤＴを分割したデータＵＤＴまたはデータＬＤＴのいずれかを選択し、データ出力ポートＯＰに転送できる。

【0058】

また、データ分配部１０は、各ロードストアユニットＬＤＳＴに対応して設けられるマルチプレクサＭＵＸ１、ＭＵＸ２を有する。これにより、データ分配部１０は、通常ロードおよびビット拡張ロードのいずれにおいても、６４ビットの正しいデータを読み出しアクセス要求の発行元のロードストアユニットＬＤＳＴに出力できる。

【0059】

図５は、図３のキャッシュ３０Ａまたは図１のキャッシュ３０に配置するデータの例を示す。以下では、キャッシュ３０Ａに配置するデータの例が説明されるが、キャッシュ３０に配置するデータの例も同様である。各ロードストアユニットＬＤＳＴは、各バンクＢＫに６４ビット単位または３２ビット単位でデータＤＴを書き込む。各ロードストアユニットＬＤＳＴは、通常ロードでは、６４ビット単位（すなわち、サブデータＳＤＴ単位）で各バンクＢＫからデータＤＴを読み出す。各ロードストアユニットＬＤＳＴは、ビット拡張ロードでは、３２ビット単位（すなわち、分割データ単位）で各バンクＢＫからデータＤＴを読み出す。

【0060】

通常ロードでは、バンクＢＫ＃１に太枠で例示するように、バンクＢＫ＃１から読み出される６４ビットのデータＤ０が、スイッチ部２０ＡにデータＤＴとして出力される。ビット拡張ロードでは、バンクＢＫ＃１に太枠で例示するように、バンクＢＫ＃１から読み出される３２ビットのデータＤ１および３２ビットのデータＤ２が、スイッチ部２０ＡにデータＤＴとして出力される。

【0061】

図６は、図３のデータ分配部１０Ａまたは図１のデータ分配部１０の通常ロードでの動作の例を示す。すなわち、図６は、演算処理装置１００Ａ、１００が実行する演算処理方法の一例を示す。以下では、データ分配部１０Ａの動作の例が説明されるが、データ分配部１０の動作の例も同様である。

【0062】

図６（Ａ）では、ロードストアユニットＬＤＳＴ＃０－ＬＤＳＴ＃３は、バンクＢＫ＃０－ＢＫ＃３に対する読み出しアクセス要求をそれぞれ発行する。バンクＢＫ＃０－ＢＫ＃３は、保持している６４ビットのデータＤ０－Ｄ３をスイッチ部２０Ａに出力する。

【0063】

スイッチ部２０Ａは、各データＤ０－Ｄ３の上位ビットＵおよび下位ビットＬを、データ分配部１０Ａの対応するデータ入力ポートＩＰに出力する。上位ビットＵおよび下位ビットＬは、それぞれ３２ビットである。データ分配部１０Ａは、データＤ０－Ｄ３の上位ビットＵおよび下位ビットＬを６４ビットの読み出しデータＤ０－Ｄ３として、データ出力ポートＯＰを介して読み出しアクセス要求の発行元のロードストアユニットＬＤＳＴ＃０－＃３に出力する。

【0064】

図６（Ｂ）では、ロードストアユニットＬＤＳＴ＃０－ＬＤＳＴ＃３は、バンクＢＫ＃１－ＢＫ＃３、ＢＫ＃０に対する読み出しアクセス要求をそれぞれ発行する。バンクＢＫ＃１－ＢＫ＃３、ＢＫ＃０は、保持している６４ビットのデータＤ０－Ｄ３をスイッチ部２０Ａに出力する。

【0065】

スイッチ部２０Ａは、各データＤ０－Ｄ３の上位ビットＵおよび下位ビットＬを、データ分配部１０Ａの対応するデータ入力ポートＩＰに出力する。図６（Ｂ）に示すように、スイッチ部２０Ａは、バンクＢＫ＃１－ＢＫ＃３、ＢＫ＃０から受けるデータＤ０－Ｄ３を、読み出しアクセス要求の発行元のロードストアユニットＬＤＳＴ＃０－＃３に対応するデータ分配部１０Ａのデータ入力ポートＩＰに出力する。

【0066】

データ分配部１０Ａは、各データＤ０－Ｄ３の上位ビットＵおよび下位ビットＬを６４ビットの読み出しデータＤ０－Ｄ３として、データ出力ポートＯＰを介して読み出しアクセス要求の発行元のロードストアユニットＬＤＳＴ＃０－＃３に出力する。

【0067】

図７は、図３のデータ分配部１０Ａまたは図１のデータ分配部１０のビット拡張ロードでの動作の例を示す。すなわち、図７は、演算処理装置１００Ａ、１００が実行する演算処理方法の別の例を示す。以下では、データ分配部１０Ａの動作の例が説明されるが、データ分配部１０の動作の例も同様である。図６と同様の動作については、詳細な説明は省略する。図７（Ｃ）では、ロードストアユニットＬＤＳＴ＃０－ＬＤＳＴ＃３は、４個の連続する分割データＤ０－Ｄ３をバンクＢＫ＃０、ＢＫ＃１から読み出す読み出しアクセス要求をそれぞれ発行する。なお、図７において、スイッチ部２０Ａが出力するデータの上位ビットＵおよび下位ビットＬの位置関係は、各バンクＢＫが保持するデータの上位ビットＵおよび下位ビットＬの位置関係と逆である。

【0068】

ロードストアユニットＬＤＳＴ＃０、ＬＤＳＴ＃１がバンクＢＫ＃０に対して発行する読み出しアクセス要求は競合する。ロードストアユニットＬＤＳＴ＃２、ＬＤＳＴ＃３がバンクＢＫ＃１に対して発行する読み出しアクセス要求は競合する。なお、図７および図８で説明するビット拡張ロードでの読み出しアクセス要求の競合は、読み出し対象の２つのアドレスが同じサブデータＳＤＴを示す場合の競合であり、読み出し対象の２つのアドレスが異なるサブデータＳＤＴを示す場合の競合ではない。

【0069】

ビット拡張ロードでの読み出しアクセス要求が競合する場合、スイッチ部２０Ａは、読み出しアクセス要求の１つをバンクＢＫに出力し、読み出し対象の２つの分割データを含むサブデータＳＤＴをバンクＢＫから読み出す。スイッチ部２０Ａは、読み出したサブデータＳＤＴ（２つの分割データを含む）をデータ分配部１０Ａに出力する。

【0070】

データ分配部１０Ａは、下位ビットＬとして受けた分割データＤ０をロードストアユニットＬＤＳＴ＃０に対応するマルチプレクサＭＵＸ１で選択し、下位側のデータ線を介してロードストアユニットＬＤＳＴ＃０に出力する。また、データ分配部１０Ａは、上位ビットＵとして受けた分割データＤ１をロードストアユニットＬＤＳＴ＃１に対応するマルチプレクサＭＵＸ１で選択し、下位側のデータ線を介してロードストアユニットＬＤＳＴ＃１に出力する。

【0071】

データ分配部１０Ａは、下位ビットＬとして受けた分割データＤ２をロードストアユニットＬＤＳＴ＃２に対応するマルチプレクサＭＵＸ１で選択し、下位側のデータ線を介してロードストアユニットＬＤＳＴ＃２に出力する。また、データ分配部１０Ａは、上位ビットＵとして受けた分割データＤ３をロードストアユニットＬＤＳＴ＃３に対応するマルチプレクサＭＵＸ１で選択し、下位側のデータ線を介してロードストアユニットＬＤＳＴ＃３に出力する。

【0072】

このように、データ分配部１０Ａは、ビット拡張ロードにおいて、上位ビットＵまたは下位ビットＬとして受けた分割データを、マルチプレクサＭＵＸ１で選択することにより、下位側のデータ線を介してロードストアユニットＬＤＳＴに出力できる。また、データ分配部１０Ａは、２つの分割データを含むサブデータＳＤＴを受けた場合、各分割データを互いに異なるマルチプレクサＭＵＸ１で選択することにより、２つの分割データを２つのロードストアユニットＬＤＳＴにそれぞれ出力できる。換言すれば、演算処理装置１００Ａは、バンクＢＫから読み出されたサブデータＳＤＴに含まれる上位側の分割データと下位側の分割データとを、２つのロードストアユニットＬＤＳＴのそれぞれに下位側のデータとして出力できる。

【0073】

なお、データ分配部１０Ａは、ビット拡張ロードにおいて、各マルチプレクサＭＵＸ１から出力するデータの正負に応じて、各マルチプレクサＭＵＸ２からオール０データまたはオール１データを出力する。

【0074】

図７（Ｄ）では、ロードストアユニットＬＤＳＴ＃０－ＬＤＳＴ＃３は、４個の連続する分割データＤ０－Ｄ３をバンクＢＫ＃０-ＢＫ＃２から読み出す読み出しアクセス要求をそれぞれ発行する。ロードストアユニットＬＤＳＴ＃０がバンクＢＫ＃０に対して発行する読み出しアクセス要求は競合しない。ロードストアユニットＬＤＳＴ＃１、ＬＤＳＴ＃２がバンクＢＫ＃１に対して発行する読み出しアクセス要求は競合する。ロードストアユニットＬＤＳＴ＃３がバンクＢＫ＃２に対して発行する読み出しアクセス要求は競合しない。

【0075】

スイッチ部２０Ａは、バンクＢＫ０、ＢＫ２に読み出しアクセス要求を出力し、バンクＢＫ０から分割データＤ０を含むサブデータＳＤＴを読み出し、バンクＢＫ２から分割データＤ３を含むサブデータＳＤＴを読み出す。また、スイッチ部２０Ａは、読み出しアクセス要求が競合するバンクＢＫ１に、読み出しアクセス要求の１つを出力し、読み出し対象の２つの分割データＤ１、Ｄ２を含むサブデータＳＤＴをバンクＢＫ１から読み出す。

【0076】

スイッチ部２０Ａは、バンクＢＫ０から読み出した分割データＤ０を含むサブデータＳＤＴを、ロードストアユニットＬＤＳＴ＃０に対応するデータ分配部１０Ａのデータ入力ポートＩＰに出力する。スイッチ部２０Ａは、バンクＢＫ１から読み出した分割データＤ１、Ｄ２を含むサブデータＳＤＴを、ロードストアユニットＬＤＳＴ＃１に対応するデータ分配部１０Ａのデータ入力ポートＩＰに出力する。スイッチ部２０Ａは、バンクＢＫ２から読み出した分割データＤ３を含むサブデータＳＤＴを、ロードストアユニットＬＤＳＴ＃３に対応するデータ分配部１０Ａのデータ入力ポートＩＰに出力する。

【0077】

データ分配部１０Ａは、上位ビットＵとして受けた分割データＤ０をロードストアユニットＬＤＳＴ＃０に対応するマルチプレクサＭＵＸ１で選択し、ロードストアユニットＬＤＳＴ＃０に出力する。データ分配部１０Ａは、上位ビットＵとして受けた分割データＤ２をロードストアユニットＬＤＳＴ＃２に対応するマルチプレクサＭＵＸ１で選択し、ロードストアユニットＬＤＳＴ＃２に出力する。

【0078】

データ分配部１０Ａは、下位ビットＬとして受けた分割データＤ１をロードストアユニットＬＤＳＴ＃１に対応するマルチプレクサＭＵＸ１で選択し、ロードストアユニットＬＤＳＴ＃１に出力する。データ分配部１０Ａは、下位ビットＬとして受けた分割データＤ３をロードストアユニットＬＤＳＴ＃３に対応するマルチプレクサＭＵＸ１で選択し、ロードストアユニットＬＤＳＴ＃３に出力する。

【0079】

図７および後述する図８に示すように、スイッチ部２０Ａは、各バンクＢＫから読み出されるサブデータＳＤＴを、上位ビットＵと下位ビットＬとをまとめた状態でデータ分配部１０Ａのデータ入力ポートＩＰのいずれかに出力する。すなわち、ビット拡張ロードにおいて、スイッチ部２０Ａが読み出しデータをデータ分配部１０Ａに転送する動作は、図６に示す通常ロード時と同様である。これにより、ビット拡張ロード時の動作に固有の回路をスイッチ部２０Ａに追加しなくてよいため、スイッチ部２０Ａの回路規模の増加を抑制することができる。

【0080】

図８は、図３のデータ分配部１０Ａまたは図１のデータ分配部１０のビット拡張ロードでの動作の別の例を示す。すなわち、図８は、演算処理装置１００Ａ、１００が実行する演算処理方法の別の例を示す。以下では、データ分配部１０Ａの動作の例が説明されるが、データ分配部１０の動作の例も同様である。図６および図７と同様の動作については、詳細な説明は省略する。なお、図８において、スイッチ部２０Ａが出力するデータの上位ビットＵおよび下位ビットＬの位置関係は、図７と同様に、各バンクＢＫが保持するデータの上位ビットＵおよび下位ビットＬの位置関係と逆である。

【0081】

図８（Ｅ）では、ロードストアユニットＬＤＳＴ＃０－ＬＤＳＴ＃３は、４個の連続する分割データＤ０－Ｄ３をバンクＢＫ＃１、ＢＫ＃２から読み出す読み出しアクセス要求をそれぞれ発行する。ロードストアユニットＬＤＳＴ＃０、ＬＤＳＴ＃１がバンクＢＫ＃１に対して発行する読み出しアクセス要求は競合する。ロードストアユニットＬＤＳＴ＃２、ＬＤＳＴ＃３がバンクＢＫ＃２に対して発行する読み出しアクセス要求は競合する。

【0082】

スイッチ部２０Ａは、読み出しアクセス要求の１つをバンクＢＫ＃１、ＢＫ＃２にそれぞれ出力する。スイッチ部２０Ａは、バンクＢＫ＃１から読み出される２つの分割データＤ０、Ｄ１を含むサブデータＳＤＴをデータ分配部１０Ａに出力し、バンクＢＫ＃２から読み出される２つの分割データＤ２、Ｄ３を含むサブデータＳＤＴをデータ分配部１０Ａに出力する。図８（Ｅ）のデータ分配部１０Ａの動作は、図７（Ｃ）と同様である。

【0083】

図８（Ｆ）では、ロードストアユニットＬＤＳＴ＃０－ＬＤＳＴ＃３は、４個の連続する分割データＤ０－Ｄ３をバンクＢＫ＃１-ＢＫ＃３から読み出す読み出しアクセス要求をそれぞれ発行する。ロードストアユニットＬＤＳＴ＃１、ＬＤＳＴ＃２がバンクＢＫ＃１に対して発行する読み出しアクセス要求は競合する。

【0084】

スイッチ部２０Ａは、読み出しアクセス要求が競合しないバンクＢＫ１、ＢＫ３の各々に読み出しアクセス要求を出力し、読み出しアクセス要求が競合するバンクＢＫ２に、読み出しアクセス要求の１つを出力する。スイッチ部２０Ａは、バンクＢＫ１から分割データＤ０を含むサブデータＳＤＴを読み出し、バンクＢＫ２から分割データＤ１、Ｄ２を含むサブデータＳＤＴを読み出し、バンクＢＫ３から分割データＤ３を含むサブデータＳＤＴを読み出す。そして、スイッチ部２０Ａは、読み出したサブデータＳＤＴをデータ分配部１０Ａに出力する。図８（Ｆ）のデータ分配部１０Ａの動作は、図７（Ｄ）と同様である。

【0085】

図９は、疎行列ベクトル積の例を示す。図９に示す例では、説明の簡単化のため、４行４列の疎行列Ａが示される。以下では、図３の演算処理装置１００Ａの動作の例が説明されるが、図１の演算処理装置１００の動作の例も同様である。

【0086】

疎行列ベクトル積の計算は、シミュレーションなどで広く使用され、シミュレーションの実行時間に占める計算時間の割合が大きいことが知られている。また、疎行列Ａは、多くの要素が０であるため、疎行列Ａのメモリへの保存は、例えば、ＣＳＲ形式に変換（圧縮）された後に行われる。

【0087】

ＣＳＲ形式において、配列ａ［］には、疎行列Ａの０以外の要素が格納される。配列ｐｔｒ［］には、疎行列Ａの各行で０以外の要素の先頭が配列ａ［］のどの位置にあるかが格納される。配列ｉｎｄｅｘ［］は、配列ａ［］の各要素に対応しており、配列ａ［］の各要素の疎行列Ａでの列番号が格納される。

【0088】

例えば、演算処理装置１００Ａにより疎行列ベクトル積の演算が実行される前、ＣＳＲ形式に変換された疎行列Ａがメインメモリ４０等に格納される。演算処理装置１００Ａは、ＣＳＲ形式に変換された疎行列Ａとベクトルｘとの疎行列ベクトル積の演算を実行するときには、例えば、図９に示すプログラムを使用する。これにより、キャッシュ３０Ａを介してメインメモリ４０からＣＳＲ形式のデータを読み出しながら疎行列Ａとベクトルｘとの積を計算することができる。

【0089】

図９では、例えば、プログラム中のｙ［ｉ］、ａ［ｉ］、ｘ［］は、６４ビットの浮動小数点数で示され、ｉｎｄｅｘ［］は、３２ビットで示される。３２ビットのｉｎｄｅｘ［］は、アドレスが連続するメモリ領域に格納される。換言すれば、ｉｎｄｅｘ［］は、図７および図８に示すように、複数のバンクＢＫにおいて同じアドレスが割り当てられる領域にサブデータＳＤＴとして格納されている。ＳＩＭＤ命令を使用して疎行列ベクトル積の演算が実行される場合、演算処理装置１００Ａは、ｉｎｄｅｘ［］をキャッシュ３０Ａから読み出すときにビット拡張ロードを実行し、３２ビットデータを６４ビットデータに拡張しながらＣＰＵコアのレジスタにロードする。

【0090】

図１０は、疎行列ベクトル積の演算の実行時の動作の一例を示す。図１０は、図３の演算処理装置１００Ａによる動作の例が示されるが、図１の演算処理装置１００による動作の例も同様である。図１０に示す例では、ＳＩＭＤ命令の演算対象のデータは、４並列である。

【0091】

演算処理装置１００Ａは、最初の３つのｌｏａｄ命令とｆｍａ命令（Fused Multiply-Add）命令とループ用の処理とを繰り返し実行する。ｉｎｄｅｘ［］のメモリからのロードは、ビット拡張ロード命令が使用される。データ分配部１０Ａを有する演算処理装置１００Ａがビット拡張ロード命令を実行することで、ｌｏａｄ ｉｎｄｅｘ［］命令の実行において、読み出しアクセス要求の競合を回避することができる。このため、演算処理装置１００Ａは、４つのｌｏａｄ ｉｎｄｅｘ［］命令を同時に実行することができ、４つの３２ビットデータを同時に読み出すことができる。

【0092】

ループ回数Ｎを１０^９回、１ループ当たりのサイクル数を９サイクル、動作周波数Ｆを２．０ＧＨｚ、補正係数Ｒを０．９５とする場合の疎行列ベクトル積の演算の実行時間は、約４．７４秒である。ここで、補正係数Ｒは、データ分配部１０Ａの追加による遅延時間の増加を考慮したものである。補正係数Ｒの"０．９５"は、遅延時間の増加により動作周波数が５％低下することを示す。なお、データ分配部１０Ａの適用により、ロード命令（ビット拡張ロード）の競合は発生しないため、競合により増加するサイクル数Ｌは０サイクルである。ここで、ロード命令の競合は、２つの読み出しアクセス要求の１つのバンクＢＫへの競合を示す。

【0093】

図１１は、疎行列ベクトル積の演算の実行時の動作の別の例を示す。図１１は、図３のデータ分配部１０Ａを持たない演算処理装置による動作の例が示されるが、図１のデータ分配部１０を持たない演算処理装置による動作の例も同様である。図１０と同様の動作については、詳細な説明は省略する。

【0094】

演算処理装置がデータ分配部１０Ａを持たない場合、ビット拡張ロードである３２ビットのｌｏａｄ ｉｎｄｅｘ［］命令による競合が発生する。このため、競合するｌｏａｄ ｉｎｄｅｘ［］命令の実行が１サイクル遅れ、ループ毎に掛かるサイクル数が１サイクル増加する。また、演算処理装置は、データ分配部１０Ａを持たないため、動作周波数の補正係数Ｒは１．００である。この結果、疎行列ベクトル積の演算の実行時間は、約５秒になる。したがって、データ分配部１０Ａを持つ演算処理装置１００Ａは、データ分配部１０Ａを持たない演算処理装置に比べて、疎行列ベクトル積の演算の実行時間を約５％短縮できる。

【0095】

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。例えば、演算処理装置１００Ａは、複数の読み出しアクセス要求の読み出し対象データが、バンクＢＫに保持されるサブデータＳＤＴに含まれる複数の分割データの各々である場合にも、複数の分割データの読み出しの遅延を抑制できる。

【0096】

さらに、この実施形態では、データ分配部１０Ａは、ビット拡張ロードにおいて、バンクＢＫから読み出されたサブデータＳＤＴに含まれる上位側と下位側との分割データを、２つのロードストアユニットＬＤＳＴのそれぞれに下位側のデータとして出力できる。換言すれば、データ分配部１０Ａは、２つの分割データを互いに異なるマルチプレクサＭＵＸ１で選択することにより、２つの分割データを２つのロードストアユニットＬＤＳＴにそれぞれ出力できる。この結果、演算処理装置１００Ａは、バンクＢＫから読み出されたサブデータＳＤＴに含まれる上位側の分割データと下位側の分割データとを、２つのロードストアユニットＬＤＳＴのそれぞれに下位側のデータとして出力できる。

【0097】

ビット拡張ロードの３２ビットデータが負値である場合にも、データ分配部１０Ａは、マルチプレクサＭＵＸ２により上位ビットに"１"を付加することで、６４ビットの負値データを生成し、ロードストアユニットＬＤＳＴに出力できる。

【0098】

データ分配部１０Ａは、通常ロードでは、データ入力ポートＩＰで受ける下位側のデータと上位側のデータとをマルチプレクサＭＵＸ１、ＭＵＸ２を介して、ロードストアユニットＬＤＳＴの下位側のデータおよび上位側のデータとして出力できる。換言すれば、データ分配部１０Ａは、通常ロードでは、バンクＢＫから読み出されるサブデータＳＤＴをそのまま読み出しアクセス要求の発行元のロードストアユニットＬＤＳＴに出力できる。

【0099】

４個のデータ出力ポートＯＰは、４個のデータ入力ポートＩＰにそれぞれ対応して設けられる。データ分配部１０Ａのデータ入力ポートＩＰおよびデータ出力ポートＯＰの数は、ロードストアユニットＬＤＳＴの数に等しい。このため、バンクＢＫから読み出されたサブデータＳＤＴをスイッチ部２０Ａによりデータ入力ポートＩＰのいずれかに転送することで、サブデータＳＤＴまたは分割データを読み出しアクセス要求の発行元のロードストアユニットＬＤＳＴに出力することができる。

【0100】

データ分配部１０Ａは、各ロードストアユニットＬＤＳＴに対応して設けられるマルチプレクサＭＵＸ１、ＭＵＸ２を有する。これにより、データ分配部１０Ａは、通常ロードおよびビット拡張ロードのいずれにおいても、６４ビットの正しいデータを読み出しアクセス要求の発行元のロードストアユニットＬＤＳＴに出力できる。

【0101】

調停部５０Ａによりデータ分配部１０Ａの動作を制御することで、ビット拡張ロードにおいて読み出しアクセス要求が競合する場合にも、バンクＢＫから読み出される複数の分割データを各ロードストアユニットＬＤＳＴに並列に出力することができる。

【0102】

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

【符号の説明】

【0103】

１０、１０Ａ データ分配部
２０、２０Ａ スイッチ部
３０、３０Ａ キャッシュ
４０ メインメモリ
５０Ａ 調停部
１００、１００Ａ 演算処理装置
ＡＤ アドレス
ＢＫ バンク
ＤＴ データ
ＩＰ データ入力ポート
ＬＤＳＴ ロードストアユニット
ＬＤＴ データ
ＭＵＸ１、ＭＵＸ２ マルチプレクサ
ＯＰ データ出力ポート
ＲＤＴ 読み出しデータ
ＳＤＴ サブデータ
ＵＤＴ データ
ＷＤＴ 書き込みデータ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】