特開 2023-74327 低雑音増幅回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023074327

(43)【公開日】2023-05-29

(54)【発明の名称】低雑音増幅回路

(51)【国際特許分類】

   H03F 1/22 20060101AFI20230522BHJP

   H03F 3/19 20060101ALI20230522BHJP

【ＦＩ】

H03F1/22

H03F3/19

【審査請求】未請求

【請求項の数】1

【出願形態】ＯＬ

(21)【出願番号】P 2021187218

(22)【出願日】2021-11-17

(71)【出願人】

【識別番号】000191238

【氏名又は名称】日清紡マイクロデバイス株式会社

(74)【代理人】

【識別番号】110002000

【氏名又は名称】弁理士法人栄光事務所

(72)【発明者】

【氏名】河野 孝昌

【テーマコード（参考）】

5J500

【Ｆターム（参考）】

5J500AA01

5J500AA13

5J500AC21

5J500AC33

5J500AC41

5J500AF10

5J500AH02

5J500AH09

5J500AH25

5J500AH29

5J500AH32

5J500AH33

5J500AK12

5J500AK47

5J500AM17

5J500AM21

5J500AS13

5J500AT02

5J500AT03

5J500AT06

(57)【要約】

【課題】低雑音化、高出力化、低歪化を図った低雑音増幅回路を提供する。
【解決手段】低雑音増幅回路１は、カスコード接続された電界効果型トランジスタ２、３を備えている。電界効果型トランジスタ２は、ソース接地され、ゲートに高周波信号が入力される入力端子４が接続される。電界効果型トランジスタ３は、ゲート接地され、ドレインが増幅された高周波信号が出力される出力端子６に接続されている。電界効果型トランジスタ３のゲートは、コンデンサＣ１を介して接地されている。コンデンサＣ２が、電界効果型トランジスタ３のドレイン・ゲート間に接続される。
【選択図】図１

【特許請求の範囲】

【請求項1】

外部端子がワイヤー又はバンプに接続される半導体チップに搭載され、高周波信号を増幅する低雑音増幅回路において、
ソース又はエミッタが接地された第１のトランジスタと、
前記第１のトランジスタのゲート又はベースに接続され、前記高周波信号が入力される入力端子と、
第１のコンデンサ素子と、
ソース又はエミッタが前記第１のトランジスタのドレイン又はコレクタに接続され、ゲート又はベースが前記第１のコンデンサ素子を介して接地された第２のトランジスタと、
前記第２のトランジスタのドレイン又はコレクタに接続され、増幅された前記高周波信号が出力される出力端子と、
前記第２のトランジスタのドレイン・ゲート間又はコレクタ・ベース間に接続された第２のコンデンサ素子と、を備えた
低雑音増幅回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、低雑音増幅回路に関する。

【背景技術】

【0002】

従来、高周波信号を増幅する低雑音増幅回路として、例えば、特許文献１に示すものが提案されている。特許文献１の低雑音増幅回路１０は、図８に示すように、カスコード接続された電界効果型トランジスタ２、３を備える。電界効果型トランジスタ２は、ソースが接地された、いわゆるソース接地アンプを構成している。電界効果型トランジスタ３は、ゲートが接地された、いわゆるゲート接地アンプを構成している。

【0003】

移動体通信の通信基地局に用いられる低雑音増幅回路は、低雑音化、高出力化および低歪化が強く求められる。特に低雑音化は非常に重要であり、いわゆる第５世代通信規格に対応した３．２ギガヘルツから４．７ギガヘルツの周波数帯で雑音指数１．０ｄＢ以下という非常に低雑音の増幅回路が要求される。

【0004】

しかしながら、従来の低雑音増幅回路は、低雑音化、高出力化、低歪化の特性全てを満たすことができない、という問題があった。低雑音増幅回路１０が搭載された半導体チップが外部端子とワイヤーやバンプで接続された半導体装置においては、図８のゲート接地アンプを構成する電界効果型トランジスタ３のゲートを接地する際にはワイヤーやバンプなどによりインダクタンス成分Ｌが発生してしまう。このインダクタンス成分Ｌは、高出力化、低歪化の妨げとなる。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１１－１９９３３８号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明は、上述した事情に鑑みてなされたものであり、その目的は、低雑音化、高出力化、低歪化を図った低雑音増幅回路を提供することにある。

【課題を解決するための手段】

【0007】

前述した目的を達成するために、本発明に係る低雑音増幅回路は、下記［１］を特徴としている。
［１］
外部端子がワイヤー又はバンプに接続される半導体チップに搭載され、高周波信号を増幅する低雑音増幅回路において、
ソース又はエミッタが接地された第１のトランジスタと、
前記第１のトランジスタのゲート又はベースに接続され、前記高周波信号が入力される入力端子と、
第１のコンデンサ素子と、
ソース又はエミッタが前記第１のトランジスタのドレイン又はコレクタに接続され、ゲート又はベースが前記第１のコンデンサ素子を介して接地された第２のトランジスタと、
前記第２のトランジスタのドレイン又はコレクタに接続され、増幅された前記高周波信号が出力される出力端子と、
前記第２のトランジスタのドレイン・ゲート間又はコレクタ・ベース間に接続された第２のコンデンサ素子と、を備えた
低雑音増幅回路であること。

【発明の効果】

【0008】

本発明によれば、低雑音化、高出力化、低歪化を図った低雑音増幅回路を提供することができる。

【0009】

以上、本発明について簡潔に説明した。更に、以下に説明される発明を実施するための形態（以下、「実施形態」という。）を添付の図面を参照して通読することにより、本発明の詳細は更に明確化されるであろう。

【図面の簡単な説明】

【0010】

【図1】図１は、本発明の低雑音増幅回路の一実施形態を示す回路図である。

【図2】図２は、本発明品と従来品とについて、出力が飽和する入力電力付近での電界効果型トランジスタ３のゲート・ソース電圧ＶＧＳの時間変動を測定した結果を示すグラフである。

【図3】図３は、従来品の入力電力（ｄＢｍ）に対する出力電力（ｄＢｍ）を示すグラフである。

【図4】図４は、本発明品の入力電力（ｄＢｍ）に対する出力電力（ｄＢｍ）を示すグラフである。

【図5】図５は、従来品の入力電力（ｄＢｍ）に対する出力電力（ｄＢｍ）及び３次相互変調歪（ｄＢｍ）を示すグラフである。

【図6】図６は、本発明品の入力電力（ｄＢｍ）に対する出力電力（ｄＢｍ）及び３次相互変調歪（ｄＢｍ）を示すグラフである。

【図7】図７は、本発明品及び従来品の雑音指数の周波数特性を示すグラフである。

【図8】図８は、従来の低雑音増幅回路の一例を示す回路図である。

【発明を実施するための形態】

【0011】

本発明に関する具体的な実施形態について、各図を参照しながら以下に説明する。

【0012】

本実施形態の低雑音増幅回路１は、高周波信号を増幅する回路である。図１に示す低雑音増幅回路１は、カスコード接続された電界効果型トランジスタ２、３を備える。電界効果型トランジスタ２（第１のトランジスタ）は、ソースが接地された、いわゆるソース接地アンプを構成している。電界効果型トランジスタ２のゲートには、高周波信号を入力する入力端子４が接続される。電界効果型トランジスタ２のドレインは、後述する電界効果型トランジスタ３のソース・ドレインを介して抵抗Ｒの一端に接続されている。この抵抗Ｒの他端には電源電圧ＶＤＤが供給されている。

【0013】

電界効果型トランジスタ３（第２のトランジスタ）は、ゲートが接地された、いわゆるゲート接地アンプを構成している。電界効果型トランジスタ３のゲートには、バイアス電圧を入力するバイアス端子５が接続されている。また、電界効果型トランジスタ３のゲートは、コンデンサＣ１、ワイヤーやバンプなどのインダクタンス成分Ｌを介して接地されている。電界効果型トランジスタ３は、ソースが電界効果型トランジスタ２のドレインに接続され、ドレインが抵抗Ｒの一端と、増幅された高周波信号を出力する出力端子６とに接続されている。

【0014】

以上の構成の低雑音増幅回路１の動作について簡単に説明する。入力端子４に入力される高周波信号の電圧が高くなると、電界効果型トランジスタ２、３、抵抗Ｒに流れる電流Ｉが増え、電界効果型トランジスタ３のソース電位が下がる。電界効果型トランジスタ３のソース電位が下がると、電界効果型トランジスタ３のゲート・ソース電圧ＶＧＳが高くなり、電界効果型トランジスタ２、３、抵抗Ｒに流れる電流Ｉがさらに増え、出力端子６から出力される出力電圧が大幅に減少する。

【0015】

一方、入力端子４に入力される高周波信号の電圧が低くなると、電界効果型トランジスタ２、３、抵抗Ｒに流れる電流Ｉが減って、電界効果型トランジスタ３のソース電位が上がる。電界効果型トランジスタ３のソース電位が上がると、電界効果型トランジスタ３のゲート・ソース電圧ＶＧＳが低くなり、電界効果型トランジスタ２、３、抵抗Ｒに流れる電流Ｉがさらに減って、出力端子６から出力される出力電圧が大幅に増大する。これにより、出力端子６からは、高周波信号を反転増幅した信号が出力される。

【0016】

上述したように電界効果型トランジスタ３は、ゲート・ソース電圧ＶＧＳに高周波信号に応じた電圧が印加され、印加されたゲート・ソース電圧ＶＧＳに応じたドレイン・ソース間電流（＝電流Ｉ）が流れる。しかしながら、ドレイン・ソース間電流は、ゲート・ソース電圧ＶＧＳがいわゆる閾値電圧未満になると、流れにくくなるため、ゲート・ソース間電圧の変化に一様に追従しなくなる。そのため、電界効果型トランジスタ３のゲート・ソース電圧ＶＧＳとして入力された電圧が、いわゆる閾値電圧に近づくことで、増幅された高周波信号の出力が飽和し、入力された高周波信号と異なる形となり、その差異が増幅された高周波信号の歪み成分となる。

【0017】

そこで、本実施形態では、電界効果型トランジスタ３のゲート・ドレイン間にコンデンサＣ２を接続した。コンデンサＣ２を接続することにより、出力端子６から出力される増幅された高周波信号の一部が、コンデンサＣ２を介して、電界効果型トランジスタ３のゲートに印加される。これにより、電界効果型トランジスタ３のソース電位が上昇してゲート・ソース電圧ＶＧＳがマイナスとならないようにゲート電位を引き上げて、ゲート・ソース電圧ＶＧＳが低くなることを抑制し、低歪化を図ることができる。

【0018】

次に、上述した効果を確認すべく、本発明者は、図１に示す低雑音増幅回路１の本発明品と、図１の低雑音増幅回路１からコンデンサＣ２を取り除いた従来品とを作製した。そして、本発明品と従来品とについて、出力が飽和する入力電力付近での電界効果型トランジスタ３のゲート・ソース電圧ＶＧＳの時間変動を測定した。結果を図２に示す。

【0019】

同図に示すように、ゲート・ソース電圧ＶＧＳは、コンデンサＣ１やインダクタンス成分Ｌにより振動している。コンデンサＣ２のない従来品は、点線に示すように、ソース電位がゲート電位よりも高くなり、電界効果型トランジスタ３のゲート・ソース電圧ＶＧＳがマイナスの値となる。これに対して、コンデンサＣ２のある本発明品は、実線に示すように、従来品に比べて、ゲート・ソース電圧ＶＧＳの振幅が小さくなる。即ち、本発明品は、ゲート・ソース電圧ＶＧＳが低くなる（マイナスとなる）ことを抑制できることが分かった。

【0020】

次に、本発明者は、上述した従来品及び本発明について、入力電力（ｄＢｍ）に対する出力電力（ｄＢｍ）を測定した。結果を図３及び図４に示す。同図に示すように、リニアな関係から１ｄＢだけ低くなった出力電力（ｄＢｍ）である１ｄＢ利得圧縮時出力電力は、従来品が１３．３ｄＢｍであるのに対して、本発明品は１５．８ｄＢｍであり、高出力化を図れることが分かった。

【0021】

また、本発明者は、上述した従来品及び本発明について、入力電力（ｄＢｍ）に対する出力電力（ｄＢｍ）及び３次相互変調歪を測定した。結果を図５及び図６に示す。同図に示すように、出力３次インターセプトポイントは、従来品が２０．５ｄＢｍであるのに対して、本発明品は２５．２ｄＢｍであり、本発明品は、従来品に比べて低歪化を図れることが分かった。

【0022】

また、本発明者は、上述した従来品及び本発明品について雑音指数（ｄＢ）の周波数特性を測定した。結果を図７に示す。同図に示すように、従来品も本発明品も雑音指数は同じ特性であることが分かった。

【0023】

即ち、本実施形態によれば、コンデンサＣ２を接続することにより、電界効果型トランジスタ３のゲート・ソース電圧ＶＧＳが低くなる（マイナスとなる）ことが抑制され、結果、雑音指数を劣化させることなく高出力化および低歪化を両立することが可能となる。

【0024】

なお、本発明は、上述した実施形態に限定されるものではなく、適宜、変形、改良、等が可能である。その他、上述した実施形態における各構成要素の材質、形状、寸法、数、配置箇所、等は本発明を達成できるものであれば任意であり、限定されない。

【0025】

上述した実施形態では、第１、第２のトランジスタとして電界効果型トランジスタ２、３を採用していたが、これに限ったものではない。第１、第２のトランジスタとして、同等の性能特性を持ったバイポーラトランジスタを採用してもよい。この場合、上述した説明のゲートをベース、ソースをエミッタ、ドレインをコレクタに読み替えて説明することができる。

【符号の説明】

【0026】

１ 低雑音増幅回路
２ 電界効果型トランジスタ（第１のトランジスタ）
３ 電界効果型トランジスタ（第２のトランジスタ）
４ 入力端子
６ 出力端子
Ｃ１ コンデンサ（第１のコンデンサ素子）
Ｃ２ コンデンサ（第２のコンデンサ素子）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】