特開2023-74457ＩＩＩ－Ｖ族／シリコン及びシリコン相補型金属酸化膜半導体集積回路に用いられるヘテロジニアス集積化方式
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023074457
(43)【公開日】2023-05-29
(54)【発明の名称】ＩＩＩ－Ｖ族／シリコン及びシリコン相補型金属酸化膜半導体集積回路に用いられるヘテロジニアス集積化方式
(51)【国際特許分類】
H01L 21/8238 20060101AFI20230522BHJP
H01L 21/336 20060101ALI20230522BHJP
H01L 21/8234 20060101ALI20230522BHJP
H01L 21/8232 20060101ALI20230522BHJP
H01L 21/3205 20060101ALI20230522BHJP
【ＦＩ】
H01L27/092 C
H01L27/092 G
H01L29/78 301B
H01L29/78 301C
H01L27/088 E
H01L27/088 B
H01L27/06 F
H01L21/88 J
【審査請求】有
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022125050
(22)【出願日】2022-08-04
(31)【優先権主張番号】63/264,205
(32)【優先日】2021-11-17
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/650,758
(32)【優先日】2022-02-11
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】500262038
【氏名又は名称】台湾積體電路製造股▲ふん▼有限公司
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８， Ｌｉ－Ｈｓｉｎ Ｒｄ．６， Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ， Ｈｓｉｎｃｈｕ， ＴＡＩＷＡＮ
(74)【代理人】
【識別番号】110002321
【氏名又は名称】弁理士法人永井国際特許事務所
(72)【発明者】
【氏名】陳 建宏
(72)【発明者】
【氏名】ライ，イアン
【テーマコード（参考）】
5F033
5F048
5F140
【Ｆターム（参考）】
5F033GG02
5F033HH07
5F033HH09
5F033HH11
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5F140BF05
5F140BF06
5F140BF07
5F140BF10
5F140BJ27
5F140CE07
(57)【要約】
【課題】ＩＩＩ－Ｖ族／シリコン及びシリコン相補型金属酸化膜半導体集積回路に用いられるヘテロジニアス集積化方式を提供する。
【解決手段】ダイスタックを形成するように、ＩＩＩ－Ｖ族ダイを相補型金属酸化膜半導体（ＣＭＯＳ）ダイに直接接合することを備え、ＩＩＩ－Ｖ族ダイは、（１１１）半導体基板と、（１１１）半導体基板の表面に形成されるＩＩＩ－Ｖ族によるｎ型トランジスタを含有する第１の回路と、を含み、ＣＭＯＳダイは、（１００）半導体基板と、（１００）半導体基板上に位置するｎ型トランジスタ及びｐ型トランジスタを含有する第２の回路と、を含み、第１の回路が第２の回路に電気的に接続されるパッケージの製造方法。
【選択図】図５７
【解決手段】ダイスタックを形成するように、ＩＩＩ－Ｖ族ダイを相補型金属酸化膜半導体（ＣＭＯＳ）ダイに直接接合することを備え、ＩＩＩ－Ｖ族ダイは、（１１１）半導体基板と、（１１１）半導体基板の表面に形成されるＩＩＩ－Ｖ族によるｎ型トランジスタを含有する第１の回路と、を含み、ＣＭＯＳダイは、（１００）半導体基板と、（１００）半導体基板上に位置するｎ型トランジスタ及びｐ型トランジスタを含有する第２の回路と、を含み、第１の回路が第２の回路に電気的に接続されるパッケージの製造方法。
【選択図】図５７
【特許請求の範囲】
【請求項1】
ダイスタックを形成するように、ＩＩＩ－Ｖ族ダイを相補型金属酸化膜半導体（ＣＭＯＳ）ダイに直接接合することを備え、
前記ＩＩＩ－Ｖ族ダイは、
（１１１）半導体基板と、
前記（１１１）半導体基板の表面に形成されるＩＩＩ－Ｖ族によるｎ型トランジスタを含有する第１の回路と、
を含み、
前記相補型金属酸化膜半導体ダイは、
（１００）半導体基板と、
前記（１００）半導体基板上に位置するｎ型トランジスタ及び前記（１００）半導体基板上に位置するｐ型トランジスタを含有する第２の回路と、
を含み、
前記第１の回路が前記第２の回路に電気的に接続されるパッケージの製造方法。
前記ＩＩＩ－Ｖ族ダイは、
（１１１）半導体基板と、
前記（１１１）半導体基板の表面に形成されるＩＩＩ－Ｖ族によるｎ型トランジスタを含有する第１の回路と、
を含み、
前記相補型金属酸化膜半導体ダイは、
（１００）半導体基板と、
前記（１００）半導体基板上に位置するｎ型トランジスタ及び前記（１００）半導体基板上に位置するｐ型トランジスタを含有する第２の回路と、
を含み、
前記第１の回路が前記第２の回路に電気的に接続されるパッケージの製造方法。
【請求項2】
前記ＩＩＩ－Ｖ族ダイが前記相補型金属酸化膜半導体ダイの上方に位置し、前記パッケージの製造方法は、
前記ＩＩＩ－Ｖ族ダイに貫通ビアを形成することと、
前記貫通ビアを顕在化するように、前記（１１１）半導体基板を研磨することと、
前記貫通ビアに物理的に接触する熱界面材料を介して、ヒートシンクを前記ＩＩＩ－Ｖ族ダイに接着することと、
を更に含む請求項１に記載のパッケージの製造方法。
前記ＩＩＩ－Ｖ族ダイに貫通ビアを形成することと、
前記貫通ビアを顕在化するように、前記（１１１）半導体基板を研磨することと、
前記貫通ビアに物理的に接触する熱界面材料を介して、ヒートシンクを前記ＩＩＩ－Ｖ族ダイに接着することと、
を更に含む請求項１に記載のパッケージの製造方法。
【請求項3】
前記相補型金属酸化膜半導体ダイが前記ＩＩＩ－Ｖ族ダイの上方に位置し、前記パッケージの製造方法は、
前記相補型金属酸化膜半導体ダイに貫通ビアを形成することと、
前記貫通ビアを顕在化するように、前記（１００）半導体基板を研磨することと、
前記貫通ビアと物理的に接触する熱界面材料を介して、ヒートシンクを前記相補型金属酸化膜半導体ダイに接着することと、
を更に含む請求項１に記載のパッケージの製造方法。
前記相補型金属酸化膜半導体ダイに貫通ビアを形成することと、
前記貫通ビアを顕在化するように、前記（１００）半導体基板を研磨することと、
前記貫通ビアと物理的に接触する熱界面材料を介して、ヒートシンクを前記相補型金属酸化膜半導体ダイに接着することと、
を更に含む請求項１に記載のパッケージの製造方法。
【請求項4】
前記ＩＩＩ－Ｖ族ダイを前記相補型金属酸化膜半導体ダイに接合することは、半田接合又はマイクロバンプ接合によって行われ、前記パッケージの製造方法は、前記ＩＩＩ－Ｖ族ダイと前記相補型金属酸化膜半導体ダイとの隙間にアンダーフィル材を配置することを更に含む請求項１に記載のパッケージの製造方法。
【請求項5】
ＩＩＩ－Ｖ族ダイと、前記ＩＩＩ－Ｖ族ダイに物理的に接合される相補型金属酸化膜半導体（ＣＭＯＳ）ダイと、を備え、
前記ＩＩＩ－Ｖ族ダイは、（１１１）半導体基板と、前記（１１１）半導体基板の表面に位置するＩＩＩ－Ｖ族によるｎ型トランジスタと、を含み、
前記相補型金属酸化膜半導体ダイは、（１００）半導体基板と、前記（１００）半導体基板上に位置するｎ型トランジスタと、前記（１００）半導体基板上に位置するｐ型トランジスタと、を含むパッケージ。
前記ＩＩＩ－Ｖ族ダイは、（１１１）半導体基板と、前記（１１１）半導体基板の表面に位置するＩＩＩ－Ｖ族によるｎ型トランジスタと、を含み、
前記相補型金属酸化膜半導体ダイは、（１００）半導体基板と、前記（１００）半導体基板上に位置するｎ型トランジスタと、前記（１００）半導体基板上に位置するｐ型トランジスタと、を含むパッケージ。
【請求項6】
前記ＩＩＩ－Ｖ族ダイは、前記相補型金属酸化膜半導体ダイの上方に位置し、前記パッケージは、
前記ＩＩＩ－Ｖ族ダイ内に位置する貫通ビアと、
前記貫通ビアの上方に位置し、前記貫通ビアに物理的に接触する熱界面材料と、
前記熱界面材料の上方に位置し、前記熱界面材料に接続されるヒートシンクと、
を更に含む請求項５に記載のパッケージ。
前記ＩＩＩ－Ｖ族ダイ内に位置する貫通ビアと、
前記貫通ビアの上方に位置し、前記貫通ビアに物理的に接触する熱界面材料と、
前記熱界面材料の上方に位置し、前記熱界面材料に接続されるヒートシンクと、
を更に含む請求項５に記載のパッケージ。
【請求項7】
前記相補型金属酸化膜半導体ダイは、前記ＩＩＩ－Ｖ族ダイの上方に位置し、前記パッケージは、
前記相補型金属酸化膜半導体ダイ内に位置する貫通ビアと、
前記貫通ビアの上方に位置し、前記貫通ビアに物理的に接触する熱界面材料と、
前記熱界面材料の上方に位置し、前記熱界面材料に接続されるヒートシンクと、
を更に含む請求項５に記載のパッケージ。
前記相補型金属酸化膜半導体ダイ内に位置する貫通ビアと、
前記貫通ビアの上方に位置し、前記貫通ビアに物理的に接触する熱界面材料と、
前記熱界面材料の上方に位置し、前記熱界面材料に接続されるヒートシンクと、
を更に含む請求項５に記載のパッケージ。
【請求項8】
前記相補型金属酸化膜半導体ダイは付加ｐ型トランジスタを含み、前記ＩＩＩ－Ｖ族によるｎ型トランジスタは前記付加ｐ型トランジスタに直接接続される請求項５に記載のパッケージ。
【請求項9】
ＩＩＩ－Ｖ族ダイと、前記ＩＩＩ－Ｖ族ダイに直接接合される相補型金属酸化膜半導体（ＣＭＯＳ）ダイと、を備え、
前記ＩＩＩ－Ｖ族ダイは、
（１１１）半導体基板と、
前記（１１１）半導体基板の表面に形成されるＩＩＩ－Ｖ族によるｎ型トランジスタと、
前記ＩＩＩ－Ｖ族によるｎ型トランジスタに接続される第１の電気コネクタと、
を含み、
前記相補型金属酸化膜半導体ダイは、
（１００）半導体基板と、
前記（１００）半導体基板の表面に位置するｐ型トランジスタと、
前記ｐ型トランジスタに接続される第２の電気コネクタと、
を含み、
前記第１の電気コネクタ及び前記第２の電気コネクタで前記ＩＩＩ－Ｖ族によるｎ型トランジスタ及び前記ｐ型トランジスタを相互接続するパッケージ。
前記ＩＩＩ－Ｖ族ダイは、
（１１１）半導体基板と、
前記（１１１）半導体基板の表面に形成されるＩＩＩ－Ｖ族によるｎ型トランジスタと、
前記ＩＩＩ－Ｖ族によるｎ型トランジスタに接続される第１の電気コネクタと、
を含み、
前記相補型金属酸化膜半導体ダイは、
（１００）半導体基板と、
前記（１００）半導体基板の表面に位置するｐ型トランジスタと、
前記ｐ型トランジスタに接続される第２の電気コネクタと、
を含み、
前記第１の電気コネクタ及び前記第２の電気コネクタで前記ＩＩＩ－Ｖ族によるｎ型トランジスタ及び前記ｐ型トランジスタを相互接続するパッケージ。
【請求項10】
機能回路を形成するように、前記ＩＩＩ－Ｖ族によるｎ型トランジスタと前記ｐ型トランジスタとが直接接続される請求項９に記載のパッケージ。
【発明の詳細な説明】
【背景技術】
【0001】
窒化ガリウム（ＧａＮ）ｎ型（Ｎチャネル）トランジスタは、シリコン系のトランジスタに比べて、高性能、高い電力変換効率（例えば電力付加効率（Ｐｏｗｅｒ Ａｄｄｅｄ Ｅｆｆｉｃｉｅｎｃｙ；ＰＡＥ））の応用を実現する方面において顕著に優れた性能を有し、高性能、高い電力変換効率の応用は、無線周波数（ＲＦ）電力増幅器、スイッチ、ローノイズアンプを含み、これらの装置の応用は、５Ｇ／６Ｇ無線周波数ネットワーク及びモバイル装置を含む。ｎ型ＧａＮトランジスタも小さいフォームファクタを有する。
【先行技術文献】
【特許文献】
【0002】
【特許文献1】米国特許第２０１８０００５９８８号明細書
【特許文献2】米国特許第２０２００３８１３９８号明細書
【非特許文献】
【0003】
【非特許文献1】ＲＥＮ， ｅｔ ａｌ．， “Ｈｙｄｒｏｇｅｎ－ｔｅｒｍｉｎａｔｅｄ ｄｉａｍｏｎｄ ＦＥＴ ａｎｄ ＧａＮ ＨＥＭＴ ｄｅｌｉｖｅｒｉｎｇ ＣＭＯＳ ｉｎｖｅｒｔｅｒ ｏｐｅｒａｔｉｏｎ ａｔ ｈｉｇｈ－ｔｅｍｐｅｒａｔｕｒｅ，” ２０２０ Ｄｅｖｉｃｅ Ｒｅｓｅａｒｃｈ Ｃｏｎｖｅｒｅｎｃｅ， Ｃｏｌｕｂｕｓ， ＯＨ， Ｊｕｎｅ ２１－２４， ２０２０， ２ ｐａｇｅｓ．（ＲＥＮら「高温でＣＭＯＳインバーター動作を実現する水素終端ダイヤモンドＦＥＴ及びＧａＮ ＨＥＭＴ」 ２０２０ Ｄｅｖｉｃｅ Ｒｅｓｅａｒｃｈ Ｃｏｎｖｅｒｅｎｃｅ， Ｃｏｌｕｂｕｓ， ＯＨ， Ｊｕｎｅ ２１－２４， ２０２０， ２ ｐａｇｅｓ．）
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、一部のｐ型ＧａＮトランジスタは、正孔バンド構造のため、ｎ型ＧａＮトランジスタに比べてｐ型移動度が非常に低い。従って、高電圧ＧａＮ相補型デバイス回路を製造することは現実的ではない。
【0005】
シリコン相補型金属酸化膜半導体（Ｃｏｍｐｌｅｍｅｎｔａｒｉｔｙ Ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ；ＣＭＯＳ）回路（ＮＭＯＳとＰＭＯＳデバイスを含む）は、低消費電力・高密度論理和演算回路に用いられるトランジスタ特性に優れ、複雑なアナログ／ミックスドシグナル回路に適している。しかしながら、シリコンＣＭＯＳ技術により成された電力増幅器は、非常に低い電力変換効率、例えば電力付加効率（ＰＡＥ）を有する。
【課題を解決するための手段】
【0006】
本開示内容の幾つかの実施形態は、ダイスタックを形成するように、ＩＩＩ－Ｖ族ダイを相補型金属酸化膜半導体（ＣＭＯＳ）ダイに直接接合することを備え、ＩＩＩ－Ｖ族ダイは、（１１１）半導体基板と、（１１１）半導体基板の表面に形成されるＩＩＩ－Ｖ族によるｎ型トランジスタを含有する第１の回路と、を含み、相補型金属酸化膜半導体ダイは、（１００）半導体基板と、（１００）半導体基板上に位置するｎ型トランジスタ及び（１００）半導体基板上に位置するｐ型トランジスタとを含有する第２の回路と、を含み、第１の回路が第２の回路に電気的に接続されるパッケージの製造方法を提供する。
【0007】
本開示内容の別の幾つかの実施形態は、ＩＩＩ－Ｖ族ダイと、ＩＩＩ－Ｖ族ダイに物理的に接合される相補型金属酸化膜半導体（ＣＭＯＳ）ダイと、を備え、ＩＩＩ－Ｖ族ダイは、（１１１）半導体基板と、（１１１）半導体基板の表面に位置するＩＩＩ－Ｖ族によるｎ型トランジスタと、を含み、相補型金属酸化膜半導体ダイは、（１００）半導体基板と、（１００）半導体基板上に位置するｎ型トランジスタと、（１００）半導体基板上に位置するｐ型トランジスタと、を含むパッケージを提供する。
【0008】
本開示内容のさらに別の幾つかの実施形態は、ＩＩＩ－Ｖ族ダイと、ＩＩＩ－Ｖ族ダイに直接接合される相補型金属酸化膜半導体（ＣＭＯＳ）ダイと、を備え、ＩＩＩ－Ｖ族ダイは、（１１１）半導体基板と、（１１１）半導体基板の表面に形成されるＩＩＩ－Ｖ族によるｎ型トランジスタと、ＩＩＩ－Ｖ族によるｎ型トランジスタに接続される第１の電気コネクタと、を含み、相補型金属酸化膜半導体ダイは、（１００）半導体基板と、（１００）半導体基板の表面に位置するｐ型トランジスタと、ｐ型トランジスタに接続される第２の電気コネクタと、を含み、第１の電気コネクタ及び第２の電気コネクタでＩＩＩ－Ｖ族によるｎ型トランジスタとｐ型トランジスタを相互接続するパッケージを提供する。
【図面の簡単な説明】
【0009】
本開示内容の複数の態様は、添付図面と共に閲読する時に、以下の詳細な説明内容に合わせて最適に理解される。なお、業界の標準仕様によれば、種々の特徴が比例どおりには描かれていない。実際には、種々の特徴の寸法は、明確に説明するために、任意に増減することができる。
【図1】幾つかの実施形態によるＩＩＩ－Ｖ族ダイとＣＭＯＳダイとを含むパッケージにおける複数の回路を示す模式的ブロック図である。
【図2】幾つかの実施形態によるＩＩＩ－Ｖ族ダイとＣＭＯＳダイとを含むパッケージにおける複数の回路並びに対応するｐ型トランジスタ及びｎ型トランジスタを示す模式的ブロック図である。
【図3-14】幾つかの実施形態によるＩＩＩ－Ｖ族デバイスのダイ／ウエハの形成における複数の中間段階を示す複数の断面図である。
【図16-28】幾つかの実施形態によるＩＩＩ－Ｖ族デバイスのダイ／ウエハの形成における複数の中間段階を示す複数の断面図である。
【図30-35】幾つかの実施形態によるＩＩＩ－Ｖ族デバイスのダイ／ウエハに用いられる複数の相互接続構造の形成における複数の中間段階を示す複数の断面図である。
【図37-44】幾つかの実施形態によるＩＩＩ－Ｖ族デバイスのダイ／ウエハの複数の相互接続構造の形成における複数の中間段階を示す複数の断面図である。
【図46-52】幾つかの実施形態によるＣＭＯＳデバイスのダイ／ウエハの形成における複数の中間段階を示す複数の断面図である。
【図53】幾つかの実施形態による接合プロセスのプロセスフローを示す図である。
【図54-57】幾つかの実施形態による接合プロセスにおける複数の中間段階を示す複数の断面図である。
【図58】幾つかの実施形態による混合接合プロセスによって形成されたパッケージを示す断面図である。
【図60-63】幾つかの実施形態による幾つかのパッケージを示す複数の断面図である。
【発明を実施するための形態】
【0010】
以下の開示内容は、本開示内容の異なる特徴を実施するための多くの異なる実施形態又は実施例を提供する。以下、本開示内容を簡単化にするために、素子及び配列の具体的な実施例について説明する。もちろん、これらは、単に実施例であり、本開示を限定することを意味しない。例えば、以下の説明において、第１の特徴が第２の特徴の上方又はその上に形成されることは、第１の特徴と第２の特徴が直接接触するようにした実施形態を含んでもよく、追加特徴が第１の特徴と第２の特徴との間に形成されて第１の特徴と第２の特徴が直接接触しないようにした実施形態を含んでもよい。また、本開示内容は、様々な実施例において数字及び／又は英字を繰り返して参照することができる。この繰り返しは簡単そして明瞭にするために行われ、且つそれ自体が述べられた様々な実施形態及び／又は配置の間の関係を示さない。
【0011】
また、１つの素子又は特徴と別の素子又は特徴との間に図面に示した関係を有することを容易に説明するために、本明細書において空間相対用語、例えば、「…の下方にある」、「…の下にある」、「より低い」、「より下に」、「…の上にある」、「より上に」、及びこれらに類似したものを用いることができる。空間相対用語は、図面に描かれた向き以外、装置の使用時又は操作時の異なる向きを包含することを意図する。デバイスは、他の向き（９０度回転又は他の向き）であってもよく、また、本明細書において使用される空間相対記述語についても同様に解釈されることができる。
【0012】
相補型金属酸化膜半導体（ＣＭＯＳ）によるデバイスダイ（以下、ＣＭＯＳダイという）と、ＩＩＩ－Ｖ族によるデバイスダイ（以下、ＩＩＩ－Ｖ族ダイという）と、を含む複数のパッケージ及びその形成方法を提供した。本開示内容の幾つかの実施形態によれば、ＩＩＩ－Ｖ族ｎ型トランジスタは、（１１１）基板を含む第１のデバイスダイ上に形成される。ＩＩＩ－Ｖ族ダイは、ｐ型デバイスを有していなくてもよい。ＩＩＩ－Ｖ ｎ型トランジスタは、高電圧に適している。ｐ型トランジスタ及びｎ型トランジスタの両方は、（１００）基板を含むＣＭＯＳダイ内に形成され、低電圧に適している。ＩＩＩ－Ｖ族ダイからＣＭＯＳダイへの相互接続部品の長さを短くするように、ＩＩＩ－Ｖ族ダイとＣＭＯＳダイとをスタックする。本明細書で検討された複数の実施形態は、複数の実施例を提供して本開示内容の主題を製造するか又は使用することを可能にすることを意図とし、また、当業者は様々な修正を容易に理解することができ、これらの修正を行って異なる複数の実施形態の想定範囲内に保持することができる。各図面及び説明的な実施形態において、類似の参考符号は類似の素子を示すことに用いられる。方法の実施形態は特定の順序で実行されることを検討したが、他の方法の実施形態は任意の論理の順序で実行することができる。
【0013】
図１は、幾つかの実施形態によるパッケージ２における複数の回路を示す模式的ブロック図である。複数の回路は、第１のデバイスダイ１２０’に形成される複数の部分と、第２デバイスダイ２２０’に形成される複数の部分と、を含む。第１のデバイスダイ１２０’は、ＩＩＩ－Ｖ族半導体材料による形成される複数のデバイスを含むので、以下、ＩＩＩ－Ｖ族ダイ１２０’と代替的に呼ばれる。第２デバイスダイ２２０’は、例えば、ｐ型トランジスタとｎ型トランジスタの両方のような、複数のＣＭＯＳによるデバイスを含み、ｐ型トランジスタとｎ型トランジスタがシリコン、シリコンゲルマニウム、又は類似のものからなるチャネルを有してもよい。幾つかの実施形態によれば、デバイスダイ２２０’は、ＩＩＩ－Ｖ族半導体によるデバイスを有していない。デバイスダイ２２０’は以下、ＣＭＯＳダイ２２０’と代替的に呼ばれる。
【0014】
幾つかの実施形態によれば、ＩＩＩ－Ｖ族ダイ１２０’は、無線周波数（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ；ＲＦ）フロントエンドモジュール（Ｆｒｏｎｔ Ｅｎｄ Ｍｏｄｕｌｅ；ＦＥＭ）１０１を含んでもよい。対応する回路は、フロントエンド回路、例えば、電力増幅器（Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒｓ；ＰＡｓ）、スイッチ、ローノイズアンプ（Ｌｏｗ－Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ；ＬＮＡｓ）、類似のもの、又はこれらの組み合わせを含んでもよい。ＩＩＩ－Ｖ族ダイ１２０’はまた、フロントエンド回路を制御するための幾つかの制御回路の複数の部分（例えばｎ型トランジスタ）を含んでもよい。ＩＩＩ－Ｖ族ダイ１２０’内の回路は、ＩＩＩ－Ｖ族によるデバイスであり、後述するように、ＩＩＩ－Ｖ族によるデバイスは、中・高電源供給電圧に耐えることができ、高い電源供給電圧、例えば、約３．５ボルトよりも高いもの、１２ボルト、又は類似のもので動作することができる。
【0015】
ＣＭＯＳダイ２２０’は、ＩＩＩ－Ｖ族ダイ１２０’におけるフロントエンド回路を制御するためのコントローラを含んでもよい論理／コア回路２０１を備えてもよい。ＣＭＯＳダイ２２０’における実施例回路２０１は、位相同期ループ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ；ＰＬＬ）、ミキサ（ｍｉｘｅｒ）、可変利得増幅器（Ｖａｒｉａｂｌｅ Ｇａｉｎ Ａｍｐｌｉｆｉｅｒ；ＶＧＡ）、移相器（Ｐｈａｓｅ Ｓｈｉｆｔｅｒ）、アナログ－デジタル変換器／デジタル－アナログ変換器（ＡＤＣ／ＤＡＣ）、バンドギャップリファレンス（Ｂａｎｄｇａｐ Ｒｅｆｅｒｅｎｃｅ；ＢＧ）回路、電圧レギュレータ（Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ；ＶＲ）、包絡線追跡器（ｅｎｖｅｌｏｐｅ ｔｒａｃｋｅｒ）、アプリケーションプロセッサ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ；ＡＰ）、類似のもの、又はこれらの組み合わせを含んでよいが、これらに限定されない。ＣＭＯＳダイ２２０’における複数の回路は、ＩＩＩ－Ｖ族を含まない回路、例えば、対応するトランジスタのチャネルとしてシリコン、シリコンゲルマニウム、ゲルマニウム、又は類似のものを有する回路を含んでもよい。ＣＭＯＳダイ２２０’におけるデバイス及び回路は、ＩＩＩ－Ｖ族ダイ１２０’の電源供給電圧よりも低い低電源供給電圧（例えば、約１．５ボルト未満）で動作するため、低電圧デバイス及び回路である。
【0016】
複数の相互接続部品１０を形成して、ＩＩＩ－Ｖ族ダイ１２０’内の回路とＣＭＯＳダイ２２０’内の回路とを相互接続してシステムを形成し、相互接続部品１０は、マイクロバンプ（ｍｉｒｃｒｏ ｂｕｍｐ；Ｕ－ｂｕｍｐｓ）、半田領域、接合パッド（例えば、混合接合構造にある）、又は類似のものを含んでもよい。例えば、相互接続部品１０は、ＩＩＩ－Ｖ族ダイ１２０’内の電力増幅器の入力をＣＭＯＳダイ２２０’内の出力に結合するための相互配線部品を含んでもよい。ＩＩＩ－Ｖ族ダイ１２０’内のスイッチは、（電気的接続部品１０を介して）ＣＭＯＳダイ２２０’に接続され、ＣＭＯＳダイ２２０’からの制御信号により制御されてもよく、また、このスイッチは、電力増幅器又はローノイズアンプをアンテナ（図示せず）に電気的に結合したり、信号結合したりするためのものであってもよい。ローノイズアンプの出力は、電気的接続部品１０を介してＣＭＯＳダイ２２０’の入力に結合されてもよい。
【0017】
図２は、パッケージ２のブロック図を、回路並びに対応するｐ型トランジスタ及びｎ型トランジスタの観点から示す。幾つかの実施形態によれば、デバイスダイ１２０’は（１１１）基板を含み、また、デバイスダイ２２０’は（１００）基板を含む。ＩＩＩ－Ｖ族によるｎ型トランジスタ１０２は、ＩＩＩ－Ｖ族ダイ１２０’内に形成されることにより、高い移動度及び低い寄生容量を有する。ＣＭＯＳダイ２２０’の代わりにＩＩＩ－Ｖ族ダイ１２０’に高電圧ｎ型トランジスタを形成することは有利である。例えば、ＣＭＯＳトランジスタは、移動度が高いから、（１００）基板が好ましい。これに対し、ｎ型ＩＩＩ－Ｖトランジスタは、（１１１）基板が好まく、（１００）基板上に形成すると欠陥が多い。
【0018】
ｐ型ＩＩＩ－Ｖトランジスタは効率が非常に低いため、ＩＩＩ－Ｖ族ダイ１２０’はｐ型デバイスを有していなくてもよい。幾つかの実施形態によれば、ＩＩＩ－Ｖ族ダイ１２０’における回路内のｐ型デバイスの幾つかの機能は、ｐ型トランジスタの代わりに、ＩＩＩ－Ｖ族ダイ１２０’内に形成される複数の受動デバイス１０４（キャパシタ、抵抗、インダクタ、又は類似のものを含んでもよい）を介して実現されてもよい。例えば、受動デバイス１０４を用いる回路は、論理積（ＡＮＤ）ゲート、論理和（ＯＲ）ゲート、排他的論理和（ＸＯＲ）ゲート、又は類似のものを含んでもよい。幾つかの実施形態によれば、幾つかのｐ型トランジスタ２０３はＣＭＯＳダイ２２０’内に形成されると共に、ＩＩＩ－Ｖ族ダイ１２０’内のｎ型トランジスタ１０２（その間に能動デバイス及び受動デバイスがない）に直接接続されて、機能性回路２０２を形成する。機能回路２０２は、例えば、幾つかののコントローラのような低電圧回路であってもよく、インバータ、論理積（ＡＮＤ）ゲート、論理和（ＯＲ）ゲート、排他的論理和（ＸＯＲ）ゲート、類似のもの、又は、より複雑な回路を含んでもよい。例えば、インバータは、プルダウン手段としてのｎ型トランジスタと、プルアップ手段としてのｐ型トランジスタとを含んでもよく、ｎ型トランジスタ１０２はＩＩＩ－Ｖ族ダイ１２０’内に位置するが、ｐ型トランジスタ２０３はＣＭＯＳダイ２２０’内に位置する。本開示内容の複数の実施形態によれば、このようなタイプの接続方式が可能になる。
【0019】
ＣＭＯＳダイ２２０’は、図１を参照して説明した複数の回路の形成に用いるｎ型トランジスタ及びｐ型トランジスタ２０６の両方を更に含む。ＩＩＩ－Ｖ族ダイ１２０’とＣＭＯＳダイ２２０’との接続（相互接続部品１０を介する）は、図５７、図５８、及び図６０～図６３の複数の例示的な実施形態に示される。
【0020】
図１及び図２に示した回路及び対応するデバイスを形成するための複数の形成プロセスは、後の図面に示される。図３～図４５は、実施例によるＩＩＩ－Ｖ族ウエハ及びダイ１２０’の形成を示す。図４６～図５３は、実施例によるＣＭＯＳウエハ及びダイ２２０’の形成を示す。図５４～図５９は、ＩＩＩ－Ｖ族ダイ１２０’とＣＭＯＳダイ２２０’とを接合してパッケージを形成するための複数のプロセスを示す。
【0021】
図３～図１４は、幾つかの実施形態によるＩＩＩ－Ｖ族ダイ及び対応するｎ型トランジスタの形成における複数の中間段階を示す複数の断面図である。これらの実施形態によれば、ｎ型トランジスタは、ゲート誘電体を有していない。図３を参照して、基板１２２を一部として含むウエハ１２０を提供する。図１５に示すプロセス３００において、対応するプロセスはプロセス３０２として示される。幾つかの実施形態によれば、基板１２２は半導体基板であり、例えばシリコン基板を含んでもよい。基板１２２は、バルク材料からなるバルク基板であってもよいし、異なる材料からなる複数の層を含む複合基板であってもよい。基板１２２の表面はシリコンの（１１１）面の平面にあるので、基板１２２を（１１１）基板と呼ばれる。
【0022】
図４を参照して、基板１２２の上方にバッファ層１２４を形成し、バッファ層１２４は、後に形成される複数の被覆層のバッファ及び／又は遷移層とする。図１５に示すプロセス３００において、対応するプロセスはプロセス３０４として示される。バッファ層１２４をエピタキシャル成長させるには、有機金属気相エピタキシー（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ；ＭＯＶＰＥ）、又は類似の方法を用いることができる。基板１２２と後に形成されるＩＩＩ－Ｖ族化合物層１２６との間の格子不整合を緩和するように、バッファ層１２４はバッファ層として機能することができる。バッファ層１２４は、単層又は複数の層を含んでもよい。幾つかの実施形態によれば、バッファ層１２４は、ＡｌＮ－ＧａＮ超格子層、ＡｌＮ－ＡｌＧａＮ超格子層、又はＧａＮ－ＡｌＧａＮ超格子層を含む。
【0023】
図５を参照して、バッファ層１２４の上方にＩＩＩ－Ｖ族化合物層１２６をエピタキシャル成長させる。図１５に示すプロセス３００において、対応するプロセスはプロセス３０６として示される。幾つかの実施形態において、ＩＩＩ－Ｖ族化合物層１２６は、窒化ガリウム（ＧａＮ）層である。ＧａＮ層２６をエピタキシャル成長させるには、例えば有機金属気相エピタキシーにより行われてもよく、この間にガリウムを含む前駆体と窒素を含む前駆体とを用いる。ＩＩＩ－Ｖ族化合物層１２６は、ＧａＮの代わりにＧａＡｓ又はＩｎＰを含んでもよいし、ＧａＡｓ層又はＩｎＰ層を含んでもよい。
【0024】
図６を参照して、ＩＩＩ－Ｖ族化合物層１２６に接触できるように、ＩＩＩ－Ｖ族化合物層１２６の上方にＩＩＩ－Ｖ族化合物層１２８を形成する。図１５に示すプロセス３００において、対応するプロセスはプロセス３０８として示される。ＩＩＩ－Ｖ族化合物層１２８の実施例材料は、ＡｌＧａＮ、ＡｌＩｎＮ、ＩｎＧａＮ、類似のもの、又はこれらの組み合わせを含んでもよい。ＩＩＩ－Ｖ族化合物層１２８をエピタキシャル成長させるには、例えば有機金属気相エピタキシーにより行われてもよい。キャリアチャンネル１３１（２次元電子ガス（Ｔｗｏ－Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ；２ＤＥＧ）ともいう）は、ＩＩＩ－Ｖ族化合物層１２６と、ＩＩＩ－Ｖ族化合物層１２８との界面近傍に形成されて位置し、そしてＩＩＩ－Ｖ族化合物層１２６の中に位置することができる。
【0025】
幾つかの実施形態によれば、図７に示すように、ＧａＮ貫通ビア（Ｔｈｒｏｕｇｈ－ＧａＮ Ｖｉａ；ＴＧＶ）１３０を形成する。ＧａＮ貫通ビア１３０の形成には、金属材料を用いてもよく、当該金属材料は、タングステン、コバルト、ニッケル、類似のもの、又はこれらの合金から形成されてもよいし、タングステン、コバルト、ニッケル、類似のもの、又はこれらの合金を含んでもよい。この形成プロセスは、開口を形成するとともに基板１２２を露出させるように、ＩＩＩ－Ｖ族化合物層１２４、１２６、１２８をエッチングすることを含んでもよい。その後、金属材料で開口を充填し、次に平坦化プロセス、例えば化学機械研磨（ＣＭＰ）プロセス又は機械研磨プロセスを行って、過剰な金属材料を除去し、ＧａＮ貫通ビア１３０を残す。ＧａＮ貫通ビア１３０は、２つの機能を有することができる。幾つかのＧａＮ貫通ビア１３０は、ＩＩＩ－Ｖ族ウエハ１２０において、対応するダイのエッジ付近に形成され、ダイの内部領域を取り囲んでもよい。これらのＧａＮ貫通ビアは、ウエハ１２０のダイの鋸切断時に発生可能なＩＩＩ－Ｖ族化合物層の割れや分層を防止する機能を有する。基板１２２を上の被覆する接続部品（例えば図１４に示す）に接続するように、幾つかの他のＧａＮ貫通ビア１３０は電気的接続部材として形成されてもよい。これらのＧａＮ貫通ビアは酸化物配置領域（図示せず）に取り囲まれてもよく、酸化物配置領域を形成することは、対応するＧａＮ貫通ビアを取り囲むＩＩＩ－Ｖ族化合物層１２４、１２６、１２８の複数の部分に酸素を配置し、アニールによりこれらの配置された領域を酸化することであり、これにより、これらのＧａＮ貫通ビア１３０は、ＩＩＩ－Ｖ族化合物層１２４、１２６、１２８のこれらの隣接する部分から電気的に分離される。代替的な実施形態によれば、ＧａＮ貫通ビア１３０を形成しない。これに基づき、ＧａＮ貫通ビア１３０は、形成されてもよいし、形成しなくてもよいことを示すように、破線で表示される。
【0026】
さらに図７を参照して、ＩＩＩ－Ｖ族化合物層１２８に接触するように、ＩＩＩ－Ｖ族化合物層１２８の上方にｐ型ＧａＮ層１３２を形成する。図１５に示すプロセス３００において、対応するプロセスはプロセス３１０として示される。幾つかの実施形態によれば、ｐ型ＧａＮ層１３２を形成して堆積した後に、パターニングし、ｐ型ＧａＮ層はマグネシウムをドープしてｐ型にすることができる。
【0027】
次に、ＩＩＩ－Ｖ族化合物層１２８の天面に接触できるように、ｐ型ＧａＮ層１３２及び当該天面の上方にパッシベーション層１３４を堆積する。図１５に示すプロセス３００において、対応するプロセスはプロセス３１２として示される。実施例によるパッシベーション層１３４は、例えば、シリコン酸化物及び／又はシリコン窒化物のような誘電体材料を含む。パッシベーション層１３４は、下方に位置するＩＩＩ－Ｖ族化合物層１２８をプラズマによる損害から保護し、このプラズマが後の堆積プロセスで生成される。
【0028】
図９は、ソース領域１３６及びドレイン領域１３８を形成した後のウエハ１２０を示す断面図である。図１５に示すプロセス３００において、対応するプロセスはプロセス３１４として示される。ソース領域１３６及びドレイン領域１３８を形成するために、まず、パッシベーション層１３４の上方にシールド層（図示せず）を形成する。シールド層、パッシベーション層１３４、及びＩＩＩ－Ｖ族化合物層１２８をエッチングすることにより、２つの開口を形成する。従って、ｐ型ＧａＮ層１３２の対向する複数の側上にあるＩＩＩ－Ｖ族化合物層１２６の複数の部分が露出する。幾つかの実施形態によれば、開口を充填するように堆積により金属層を形成した後、平坦化プロセスを経てシールド層の上方にある金属層の過剰な部分を除去する。金属層の残りの部分は、ソース領域１３６及びドレイン領域１３８である。その後、シールド層を除去し、ソース領域１３６及びドレイン領域１３８を残させ、ソース領域１３６及びドレイン領域１３８は、キャリアチャネル１３１を介してオーミックコンタクトにより相互接続される。
【0029】
幾つかの実施形態によれば、ソース領域１３６及びドレイン領域１３８は１つ又は複数の導電材料を含む。例えば、ソース領域１３６及びドレイン領域１３８は、Ｔｉ、Ｃｏ、Ｎｉ、Ｗ、Ｐｔ、Ｔａ、Ｐｄ、Ｍｏ、ＴｉＮ、ＡｌＣｕ合金、又はこれらの合金を含んでもよい。
【0030】
図１０を参照して、ＳｉＮ、ＴｉＮ、又は類似のもののハードシールドであってもよいシールド層１４２を形成する。シールド層１４２及びパッシベーション層１３４には、ｐ型ＧａＮ層１３２を露出するように、開口１４０を形成する。図１５に示すプロセス３００において、対応するプロセスはプロセス３１６として示される。次に、図１１に示すように、開口１４０を充填するように金属ゲート１４４を形成する。図１５に示すプロセス３００において、対応するプロセスはプロセス３１８として示される。形成プロセスは堆積プロセスを含んでもよく、そして平坦化プロセスである。金属ゲート１４４は、タングステン、銅、コバルト、ニッケル、類似のもの、又はこれらの合金から形成されてもよいし、タングステン、銅、コバルト、ニッケル、類似のもの、又はこれらの合金を含んでもよい。その後、シールド層１４２を除去し、得られた構造を図１２に示す。図１５に示すプロセス３００において、対応するプロセスはプロセス３２０として示される。
【0031】
図１３を参照して、層間誘電体（ＩＬＤ）１４６を堆積する。図１５に示すプロセス３００において、対応するプロセスはプロセス３２２として示される。層間誘電体１４６の堆積に先立って、コンフォーマル膜としてコンタクトエッチストップ層（ＣＥＳＬ、図示せず）を堆積してもよい。
【0032】
図１４は、ソース領域１３６、ドレイン領域１３８及び金属ゲート１４４に接続される複数のコンタクトプラグ１４８の形成を示す。図１５に示すプロセス３００において、対応するプロセスはプロセス３２４として示される。ＧａＮ貫通ビア１３０を形成する場合、複数のコンタクトプラグ１４８のうちの１つは、ＧａＮ貫通ビア１３０の上方に形成され、ＧａＮ貫通ビア１３０に接続される。
【0033】
上述した実施形態において、図２に模式的に示すように、ｐ型ＧａＮ層１３２、ソース領域１３６及びドレイン領域１３８、並びにキャリアチャンネル１３１により共同でｎ型トランジスタ１０２を形成する。ウエハ１２０は、ｐ型トランジスタを有していなくてもよい。図１４に示すｎ型トランジスタ１０２は、ゲート誘電体を有していない。ｐ型ＧａＮ層１３２に電圧を印加する時、キャリアチャンネル１３１及びソース領域１３６とドレイン領域１３８との間に介在するデバイスを流れる電流を調整することができる。例えば、ｐ型ＧａＮ層１３２に無電圧、負電圧、又は低い正電圧を印加する時、ｐ型ＧａＮ層１３２の直下のキャリアチャンネル１３１の一部が空乏化し、対応するトランジスタ１０２をオフにする。ｐ型ＧａＮ層１３２に十分に高い正電圧が印加される時、空乏化したキャリアチャンネル１３１が回復して補強され、対応するソース領域１３６とドレイン領域１３８とが回復したキャリア通路１３１を介して接続され、対応するトランジスタ１０２をオンにする。
【0034】
図１６～図２８は、本開示内容の複数の代替的な実施形態によるｎ型トランジスタの形成における複数の中間段階を示す複数の断面図である。これらの実施形態は、本文ここから対応するトランジスタが、ゲート誘電体を含む以外、図３～図１４に示した実施形態と類似している。これに基づき、図２８に示すｎ型トランジスタは、キャリアチャンネルを物理的に遮断することができる。特に説明しない限り、これらの実施形態における要素の材料及び形成プロセスは、先の実施形態において類似の参考符号によって示される類似素子とほぼ同じである。従って、図１６～図２８に示した要素の形成プロセス及び材料に関する細部は、先の実施形態の検討から見出すことができる。
【0035】
図１６を参照して、基板１２２を含むウエハ１２０を提供する。図２９に示すプロセス４００において、対応するプロセスはプロセス４０２として示される。基板１２２は（１１１）基板であってもよく、基板１２２の天面が基板１２２の（１１１）面にある。図１７は、バッファ層であるＩＩＩ－Ｖ族化合物層１２４のエピタキシャル成長を示す。図２９に示すプロセス４００において、対応するプロセスはプロセス４０４として示される。ＩＩＩ－Ｖ族化合物層１２４は、超格子層であってもよい。図１８は、幾つかの実施形態による、ＧａＮ層であってもよいＩＩＩ－Ｖ族化合物層１２６のエピタキシャル成長を示す。図２９に示すプロセス４００において、対応するプロセスはプロセス４０６として示される。図１９は、幾つかの実施形態による、ＡｌＧａＮ層又はＡｌＩｎＮ層であってもよいＩＩＩ－Ｖ族化合物層１２８のエピタキシャル成長を示す。図２９に示すプロセス４００において、対応するプロセスはプロセス４０８として示される。図２０は、ＧａＮ貫通ビア１３０の形成を示す。図２９に示すプロセス４００において、対応するプロセスはプロセス４１０として示される。複数の代替的な実施形態によれば、ＧａＮ貫通ビア１３０の形成を省略してもよい。
【0036】
図２１は、金属ゲートの開口を画定するためのエッチングプロセスを示す。図２９に示すプロセス４００において、対応するプロセスはプロセス４１２として示される。エッチングプロセスにおいて、ＩＩＩ－Ｖ族化合物層１２８をエッチングして開口１２９を形成し、開口１２９を介して下方にあるＩＩＩ－Ｖ族化合物層１２６を露出させる。
【0037】
図２２を参照して、開口１２９まで延びるようにゲート誘電体層１３３を堆積する。図２９に示すプロセス４００において、対応するプロセスはプロセス４１４として示される。ゲート誘電体層１３３は、ＩＩＩ－Ｖ族化合物層１２６と重畳して接触する部分も含む。ゲート誘電体層１３３は、得られたトランジスタ１０２の閾値電圧を増加させることができる（図２８）。ゲート誘電体層１３３の実施例材料は、シリコン酸化物、シリコン窒化物、ガリウム酸化物、アルミニウム酸化物、スカンジウム酸化物、ジルコニウム酸化物、ランタン酸化物、ハフニウム酸化物、又はこれらの組み合わせから選ばれてよい。幾つかの実施形態によれば、ゲート誘電体層１３３の形成には、原子層堆積（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）が用いられる。他の実施形態によれば、ゲート誘電体層１３３の形成には、プラズマ補強化学気相成長（ＰＥＣＶＤ）又は低圧化学気相成長（ＬＰＣＶＤ）が用いられる。
【0038】
図２３を参照して、金属材料１４３を堆積する。図２９に示すプロセス４００において、対応するプロセスはプロセス４１６として示される。幾つかの実施形態によれば、金属材料１４３は、導電材料を備え、この導電材料は、高融点金属又は対応する化合物を含み、Ｔｉ、ＴｉＮ、Ｗ、ＴｉＷ、Ｎｉ、Ａｕ、Ｃｕ、類似のもの、又はこれらの合金を含む。図２４は、金属材料１４３の過剰部分を除去して金属ゲート１４４を形成する平坦化プロセス（例えばＣＭＰプロセス）を示す。図２９に示すプロセス４００において、対応するプロセスはプロセス４１８として示される。
【0039】
図２５は、パッシベーション層１３４の堆積を示す。図２９に示すプロセス４００において、対応するプロセスはプロセス４２０として示される。図２６は、ソース領域１３６及びドレイン領域１３８の形成を示す。図２９に示すプロセス４００において、対応するプロセスはプロセス４２２として示される。図２７は、層間誘電体１４６の堆積を示す。図２９に示すプロセス４００において、対応するプロセスはプロセス４２４として示される。図２８は、コンタクトプラグ１４８の形成を示す。図２９に示すプロセス４００において、対応するプロセスはプロセス４２６として示される。これにより、ＩＩＩ－Ｖ族ｎ型トランジスタ１０２が形成される。
【0040】
図３０～図３５は、ＩＩＩ－Ｖ族ウエハ１２０に用いられる相互接続構造及び電気コネクタの形成を示す。図３６において対応するプロセス５００を示す。図３０を参照して、回路１０１は、基板１２２の天面に形成される。幾つかの実施形態によれば、回路１０１は、図１を参照して既に説明したように、電力増幅器、スイッチ、ローノイズアンプ、類似のもの、又はこれらの組み合わせを含む。図３６に示すプロセス５００において、対応するプロセスはプロセス５０２として示される。また、回路１０１の形成は、ＩＩＩ－Ｖ族によるｎ型トランジスタ１０２の形成を含み、この形成プロセスは、図３～図２９に示されるとともに、図２にも示されている。これに基づき、図３０～図３５は、図３～図１５、又は図１６～図２９に示したプロセスの後のプロセスを示す。
【0041】
図３１を参照して、基板貫通ビア（又はシリコン貫通ビア）１５１を形成する。図３６に示すプロセス５００において、対応するプロセスはプロセス５０４として示される。この形成プロセスは、基板１２２をエッチングして開口を形成することと、開口の側壁にスペーサを配置することと、金属材料で開口を充填することと、過剰な金属材料を除去するように平坦化プロセスを行うことと、を含んでもよい。１つのシリコン貫通ビア１５１が示されているが、放熱用又は電気的接続用の複数のシリコン貫通ビア１５１が形成されてもよい。放熱用シリコン貫通ビア１５１は、電気的接続用シリコン貫通ビア１５１よりも幅広に形成されてよく、これにより、放熱効率を向上させる。
【0042】
図３２を参照して、相互接続構造１５２を形成する。相互接続構造１５２は、バックエンドのライン（Ｂａｃｋ－Ｅｎｄ ｏｆ Ｌｉｎｅ；ＢＥＯＬ）の相互接続構造とも呼ばれる。図３６に示すプロセス５００において、対応するプロセスはプロセス５０６として示される。相互接続構造１５２は、その中に形成される複数の受動デバイスを含んでもよく、これらの受動デバイスが図２においても受動デバイス１０４として示されている。相互接続構造１５２は、金属間誘電体（ＩＭＤ）層及その上の被覆するパッシベーション層とを含んでもよい誘電体層を備えてもよい。相互接続構造１５２は、更に、導電性特徴を有するものを含んでもよく、図３２に模式的に示すように、金属配線、ビア、再配線（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ ｌｉｎｅｓ；ＲＤＬｓ）、コンタクトプラグ、金属パッド、アンダーバンプメタル（Ｂｕｍｐ Ｍｅｔａｌｌｕｒｇｉｅｓ；ＵＢＭｓ）、及び／又は、類似のものを含む。導電性特徴は回路１０１に接続されて、回路１０１におけるデバイスを相互接続する。
【0043】
図３３は、ウエハ１２０の反転と、ウエハ１２０へのテープ１５４のラミネートを示す。テープ１５４は、ウエハ１２０の裏面側研磨を支持するためのものである。幾つかの実施形態によれば、テープ１５４は、紫外線で分解できる紫外線（Ｕｌｔｒａ－Ｖｉｏｌｅｔ；ＵＶ）硬化テープであってもよい。図３６に示すプロセス５００において、対応するプロセスはプロセス５０８として示される。
【0044】
図３４は、シリコン貫通ビア１５１が露出するまでの、薄い基板１２２に対する裏面側研磨プロセスを示す。図３６に示すプロセス５００において、対応するプロセスはプロセス５１０として示される。裏面側研磨プロセスの後、基板１２２の厚さは、３００μｍ～４００μｍ程度であってもよい。裏面側研磨プロセスの後、テープ１５４を除去する。得られた構造を図３４に示す。
【0045】
次に、図３５に示すように、相互接続構造１５２に電気的に接続されるように、電気コネクタ１５６を形成する。図３６に示すプロセス５００において、対応するプロセスはプロセス５１２として示される。幾つかの実施形態によれば、電気コネクタ１５６は半田領域である。代替的な実施形態によれば、電気コネクタ１５６は、マイクロバンプであり、例えばマイクロ銅バンプである。別の代替的な実施形態によれば、電気コネクタ１５６は、混合接合に用いられる。幾つかの実施形態によれば、ＩＩＩ－Ｖ族ウエハ１２０は、後続の接合及びパッケージプロセスに用いられる個別の複数のＩＩＩ－Ｖ族ダイ１２０’に鋸切断されてもよい。代替的な実施形態によれば、ＩＩＩ－Ｖ族ウエハ１２０は、鋸切断されず、ウエハレベルでＣＭＯＳウエハ又はダイに接合され、これは後のプロセスにおいて検討される。
【0046】
図３７～図４４は、複数の代替的な実施形態によるＩＩＩ－Ｖ族ウエハ１２０に用いられる相互接続構造及び電気コネクタの形成を示す。これらの実施形態は、シリコン貫通ビア１５１が基板１２２の裏面側から形成される以外、図３０～図３６に示した実施形態と類似している。図４５においてプロセス６００を示す。これらのプロセスを簡単に検討する。
【0047】
図３７は、回路１０１を含むウエハ１２０の形成を示し、この形成プロセスは、図３～図１５、又は図１６～図２９に示すプロセスを含む。図４５に示すプロセス６００において、対応するプロセスはプロセス６０２として示される。図３８は、相互接続構造１５２の形成を示す。図４５に示すプロセス６００において、対応するプロセスはプロセス６０４として示される。図３９は、ウエハ１２０の前面側にテープ１５４を貼り付くことを示す。図４５に示すプロセス６００において、対応するプロセスはプロセス６０６として示される。図４０は、ウエハ１２０の裏面側研磨を示す。図４５に示すプロセス６００において、対応するプロセスはプロセス６０８として示される。裏面側研磨プロセスの後、基板１２２は、ウエハ１２０に反りや割れが発生しない程度の十分な厚さであってもよい。例えば、厚さは、３００μｍ～４００μｍ程度であってもよい。
【0048】
図４１はシリコン貫通ビア開口１６０を形成するための、基板１２２のエッチングを示す。図４５に示すプロセス６００において、対応するプロセスはプロセス６１０として示される。幾つかの実施形態によれば、開口１６０は、一端（例えば図４１の頂端であり、ウエハ１２０を上下反転する時、この頂端は実際に開口１６０の底部１６０Ｂになる）を有する。幾つかの実施形態によれば、底部１６０Ｂは、（半導体）基板１２２の天面と底面との間に介在する中間層に位置する。代替的な実施形態によれば、相互接続構造１５２における複数の金属パッドのうちの１つは、シリコン貫通ビア開口１６０から露出し、相互接続構造１５２における対応する金属パッドがエッチストップ層として用いられる。図４２は、金属材料を充填し、続いて化学機械研磨プロセスを行うことにより、シリコン貫通ビア開口１６０にシリコン貫通ビア１５１を形成することを示す。図４５に示すプロセス６００において、対応するプロセスはプロセス６１２として示される。
【0049】
図４３は、電気的コネクタ１５６の形成を示す。図４５に示すプロセス６００において、対応するプロセスはプロセス６１４として示される。図４４はウエハ１２０の反転及びダイの鋸切断プロセスを示す（この時に実行すれば）。図４５に示すプロセス６００において、対応するプロセスはプロセス６１６として示される。鋸切断時、個別の複数のＩＩＩ－Ｖ族ダイ１２０’は、互いに分離される。代替的な実施形態によれば、この時にウエハ１２０を鋸切断しない。
【0050】
図４６～図５２は、幾つかの実施形態によるＣＭＯＳウエハ２２０の形成を示す。対応するプロセスは、図５３においてプロセス７００として示される。図４６を参照して、基板２２２は、ウエハ２２０の一部として提供される。図５３に示すプロセス７００において、対応するプロセスはプロセス７０２として示される。幾つかの実施形態によれば、基板２２２は半導体基板であり、シリコン基板、シリコンゲルマニウム基板、又は類似のものを含んでもよい。基板１２２は、シリコンなどのバルク材料からなるバルク基板であってもよいし、異なる材料からなる複数の層を含む複合基板であってもよい。基板２２２の天面は、対応する格子構造の（１００）面の平面にあるので、基板２２２を（１００）基板と呼ばれる。
【0051】
図４７を参照して、回路２０１は、基板２２２の天面に形成される。図５３に示すプロセス７００において、対応するプロセスはプロセス７０４として示される。対応する回路２０１は、図１を参照して説明した回路を含んでもよい。また、回路２０１は論理／コア回路を備え、論理／コア回路は、ｐ型（ＰＭＯＳ）トランジスタ及びｎ型（ＮＭＯＳ）トランジスタ、ダイオード等、例えば、図２に模式的に示したトランジスタ２０６を含有するＣＭＯＳデバイスを含む。回路２０１は、アナログ回路、デジタル回路、類似のもの、又はこれらの組み合わせを含んでもよい。図２に示すように、回路２０１は、ＩＩＩ－Ｖ族ダイ１２０’及びＣＭＯＳダイ２２０’の両方に拡張された回路２０２内のｐ型トランジスタ２０３を含んでもよく、コントローラなどのような低電圧回路であってもよい。実施例による回路２０２は、例えばインバータ、ゲート、又は類似のもののような機能デバイスを含んでもよい。
【0052】
図４８を参照して、シリコン貫通ビア２５１は、基板２２２の前表面から基板２２２内に延びるように形成される。シリコン貫通ビア２５１は、電源又はグラウンドに電気的接続されるように用いられてもよく、及び／又は、低周波数電気信号を伝導するように用いられてもよい。シリコン貫通ビア２５１の形成プロセスは、図３１に示すシリコン貫通ビア１５１の形成と類似している。図５３に示すプロセス７００において、対応するプロセスはプロセス７０６として示される。
【0053】
図４９を参照して、相互接続構造２５２は、基板２２２の天面に形成される。図５３に示すプロセス７００において、対応するプロセスはプロセス７０８として示される。図５０を参照して、受動デバイス２０５を形成する。受動デバイス２０５は、キャパシタ、抵抗、インダクタ、ダイオード、又は類似のものを含んでもよい。図５３に示すプロセス７００において、対応するプロセスはプロセス７１０として示される。相互接続構造２５２及び受動デバイス２０５は、プロセスフロー７００において順番に示されているが、同一のプロセスフローにおいて形成されてもよいことは理解されたい。受動デバイス２０５と回路２０１とは相互接続されて、アナログ回路及び／又はデジタル回路を含んでもよい機能性回路を形成する。
【0054】
図５１を参照して、電気コネクタ２５６は、基板２２２の天面に形成される。図５３に示すプロセス７００において、対応するプロセスはプロセス７１２として示される。電気コネクタ２５６は、半田領域、マイクロバンプ（例えばマイクロ銅バンプ）、金属パッド、又は類似のものであってもよい。後のプロセスにおいて、ウエハ２２０の天面にテープ（図示せず）（ＵＶテープでもよい）を貼り付けてもよい。その後、シリコン貫通ビア２５１が露出するまで薄い基板２２２に対して裏面側研磨プロセスを実行する。図５３に示すプロセス７００において、対応するプロセスはプロセス７１４として示される。得られたウエハ２２０を図５２に示す。ウエハ２２０は、ＩＩＩ－Ｖ族ダイ又はＩＩＩ－Ｖ族ウエハとの後続接合を実行するように、複数のＣＭＯＳダイ２２０’に鋸切断されてもよいし、１つのウエハのまま保持されてもよい。
【0055】
図５４～図５７は、ＩＩＩ－Ｖ族ウエハ／ダイとＣＭＯＳウエハ／ダイとの接合及び対応するパッケージプロセスを示す。図５９において対応するプロセスフロー８００を示す。図５４を参照して、電気コネクタ１５６、２５６から酸化物を除去する洗浄プロセスを含む、ＩＩＩ－Ｖ族ダイ１２０’及びＣＭＯＳダイ２２０’の準備を行う。図５９に示すプロセス８００において、対応するプロセスはプロセス８０２として示される。接合プロセスは、ダイレベル又はウエハレベルで実行してもよいことは理解されたい。ウエハレベルであれば、示されるダイは鋸切断されていないウエハの複数の部分である。
【0056】
次に、図５５に示すように、ＩＩＩ－Ｖ族ダイ１２０’をＣＭＯＳダイ２２０’に接合する。この接合は、半田接合、ダイレクトメタル・メタル接合、又は類似のものを含んでもよい。その後、ＩＩＩ－Ｖ族ダイ１２０’とＣＭＯＳダイ２２０’との隙間にアンダーフィル３２を充填してもよい。図５９に示すプロセス８００において、対応するプロセスはプロセス８０４として示される。図５６は電気コネクタ３４の形成を示し、電気コネクタ３４は、シリコン貫通ビア２５１に電気的に接続され、また、シリコン貫通ビア２５１に物理的に接続されてもよいし、物理的に接続されなくてもよい。図５９に示すプロセス８００において、対応するプロセスはプロセス８０６として示される。電気コネクタ３４は、半田領域、金属ポスト、金属パッド、又は類似のものであってもよい。このようにして、ダイスタック３６が形成される。
【0057】
接合されたダイが鋸切断されていないウエハの内部にスタックされると、鋸切断プロセスを行って複数のＩＩＩ－Ｖ族ダイ１２０’と複数のＣＭＯＳダイ２２０’を分離することができ、これにより、個別の複数のダイスタック３６が形成される。その後、ダイスタック３６をパッケージ素子３８に接合し、得られた構造を図５７に示す。図５９に示すプロセス８００において、対応するプロセスはプロセス８０８として示される。幾つかの実施形態によれば、パッケージ素子３８は、パッケージ基板、インターポーザ（ｉｎｔｅｒｐｏｓｅｒ）、プリント配線基板、デバイスダイを含むパッケージ、又は類似のものであり、或いはこれらを含むものである。
【0058】
図５７をさらに参照して、ヒートシンク４０は、例えば熱界面材料（Ｔｈｅｒｍａｌ Ｉｎｔｅｒｆａｃｅ Ｍａｔｅｒｉａｌ；ＴＩＭ）４２を介して、ダイスタック３６に接着される。熱界面材料４２は、例えば、１ワット／（ｍ・ｋ）、５ワット／（ｍ・ｋ）よりも高く、又はそれを超える高熱伝導性を有する接着剤である。ヒートシンク４０は、銅、ステンレス、又は類似のものの金属から形成されてもよいし、銅、ステンレス、又は類似のものの金属を含んでもよい。これに基づき、ダイスタック３６の動作期間中、ダイスタック３６で発生した熱を、シリコンビア２５１により熱界面材料４２を介してヒートシンク４０に伝導することができる。シリコン貫通ビア１５１は、電源、グランドに電気的接地され、又は信号に接続されるように用いられてもよい。このようにして、パッケージ４４が形成される。図５９に示すプロセス８００において、対応するプロセスはプロセス８１０として示される。
【0059】
図５８は、複数の代替的な実施形態によるパッケージ４４を示す。これらの実施形態は、図５７において、ＩＩＩ－Ｖ族ダイ１２０’とＣＭＯＳダイ２２０’との接合がマイクロバンプ又は半田領域を介して行われ、図５８において、ＩＩＩ－Ｖ族ダイ１２０’とＣＭＯＳダイ２２０’との接合が混合接合を介して行われている以外は、図５７の実施形態と類似している。混合接合において、ＩＩＩ－Ｖ族ダイ１２０’内の表面誘電体層は、溶融接合（形成されたＳｉ－Ｏ－Ｓｉ結合を利用する）によりＣＭＯＳダイ２２０’内の表面誘電体層に接合される。また、ＩＩＩ－Ｖ族ダイ１２０’内の接合パッド１５６は、ダイレクトメタル・メタル接合によりＣＭＯＳダイ２２０’内の接合パッド２５６に接合され、金属相互拡散により接合パッド１５６を接合パッド２５６に接続する。
【0060】
図６０は、複数の代替的な実施形態によって形成されるパッケージ４４を示す。これらの実施形態は、ＣＭＯＳダイ２２０’がＩＩＩ－Ｖ族ダイ１２０’の上方にあるのではなく、その下方にある以外、図５７に示す実施形態と類似している。
【0061】
【0062】
図６２は、複数の代替的な実施形態によって形成されるパッケージ４４を示す。これらの実施形態は、ＩＩＩ－Ｖ族ダイ１２０’において、ＩＩＩ－Ｖ族材料が図３～図２９に示した実施形態に開示された材料以外の材料を含んでもよい以外、図５８に示した実施形態と類似している。
【0063】
図６３は、複数の代替的な実施形態によって形成されるパッケージ４４を示す。これらの実施形態は、ＣＭＯＳダイ２２０’に複数のダイが被覆され接合される以外、図５８に示す実施形態と類似している。複数のダイは、ＩＩＩ－Ｖ族ダイ１２０’と、付加的なＣＭＯＳダイ２２０’’とを含んでもよい。
【0064】
上記に示された複数の実施形態において、３次元（ｔｈｒｅｅ－ｄｉｍｅｎｓｉｏｎａｌ；３Ｄ）パッケージを形成するように、本開示内容の幾つかの実施形態に基づいて幾つかのプロセス及び特徴を検討した。他の複数の特徴及び複数のプロセスを含んでもよい。例えば、３次元パッケージ又は３次元集積回路装置の検証テストを支援するためのテスト構造を含んでもよい。テスト構造は、例えば、再配線層内又は基板上に形成される複数のテストパッドを含んでもよく、テストパッドは、３次元パッケージ又は３次元集積回路のテストを可能とし、プローブ及び／又はプローブカード、又は類似のものを用いる。検証テストは複数の中間構造及び最終構造に対して実行することができる。また、本明細書に開示された構造及び方法は、テスト方法と組み合わせて使用することができ、このテスト方法は、良好であることが分ったダイの中間検証と組み合わせ、歩留まりを向上させると共にコストを低減させる。
【0065】
本開示内容の複数の実施形態は、幾つかの有利な特徴を有する。ＩＩＩ－Ｖ族によるデバイスである高電圧デバイスと高出力デバイスを（１１１）基板上に形成することにより、高電圧又は高出力デバイスの性能を向上させる。（１００）基板上に低電圧コア／論理デバイスを形成することにより、低電圧コア／論理デバイスの性能も改善される。ＩＩＩ－Ｖ族ダイとＣＭＯＳダイをスタックすることにより、ＩＩＩ－Ｖ族ダイ及びＣＭＯＳダイ内の複数のデバイスを相互接続するための電気的経路の長さを短くし、遅延を低減する。これは、幾つかの応用（例えば電力増幅器）に用いられる高い出力効果を向上させると共に、ＣＭＯＳ回路の低い寄生容量及び高い密度を維持する。これらの実施形態は、ＩＩＩ－Ｖ族ダイとＣＭＯＳダイが下方にあるパッケージ基板に並列に接合され、パッケージ基板を介して相互に通信することができる従来構造よりも優れた性能を有する。この場合、信号経路が非常に長い。
【0066】
本開示内容の幾つかの実施形態によれば、ダイスタックを形成するように、ＩＩＩ－Ｖ族ダイをＣＭＯＳダイに直接接合することを備え、ＩＩＩ－Ｖ族ダイは、（１１１）半導体基板と、（１１１）半導体基板の表面に形成されるＩＩＩ－Ｖ族によるｎ型トランジスタを含有する第１の回路と、を含み、ＣＭＯＳダイは、（１００）半導体基板と、（１００）半導体基板上に位置するｎ型トランジスタ及び（１００）半導体基板上に位置するｐ型トランジスタとを含有する第２の回路と、を含み、第１の回路が第２の回路に電気的に接続されるパッケージの製造方法である。
【0067】
一つの実施形態において、ＩＩＩ－Ｖ族ダイがＣＭＯＳダイの上方に位置し、当該方法は、更に、ＩＩＩ－Ｖ族ダイに貫通ビアを形成することと、貫通ビアを顕在化するように、（１１１）半導体基板を研磨することと、貫通ビアに物理的に接触する熱界面材料を介して、ヒートシンクをＩＩＩ－Ｖ族ダイに接着することと、を含む。一つの実施形態において、ＣＭＯＳダイがＩＩＩ－Ｖ族ダイの上方に位置し、当該方法は、更に、ＣＭＯＳダイに貫通ビアを形成することと、貫通ビアを顕在化するように、（１００）半導体基板を研磨することと、貫通ビアに物理的に接触する熱界面材料を介して、ヒートシンクをＣＭＯＳダイに接着することと、を含む。
【0068】
一つの実施形態において、ＩＩＩ－Ｖ族ダイをＣＭＯＳダイに接合することは、半田接合又はマイクロバンプ接合によって行われ、当該方法は、ＩＩＩ－Ｖ族ダイとＣＭＯＳダイとの隙間にアンダーフィル材を配置することを更に含む。一つの実施形態において、ＩＩＩ－Ｖ族ダイとＣＭＯＳダイとの接合は、混合接合により行われる。一つの実施形態において、ＩＩＩ－Ｖ族ダイはｐ型トランジスタを有していない。一つの実施形態において、機能回路を形成するように、ＩＩＩ－Ｖ族によるｎ型トランジスタは、ＣＭＯＳダイ内の付加的なｐ型トランジスタに直接接続される。一つの実施形態において、インバータを形成するように、ＩＩＩ－Ｖ族ダイ内のＩＩＩ－Ｖ族によるｎ型トランジスタは、ＣＭＯＳダイ内の付加的なｐ型トランジスタに直接接続される。一つの実施形態において、ＩＩＩ－Ｖ族によるｎ型トランジスタは、チャネルとして２次元電子ガス（２ＤＥＧ）を用いる。
【0069】
本開示内容の幾つかの実施形態によれば、ＩＩＩ－Ｖ族ダイと、ＩＩＩ－Ｖ族ダイに物理的に接合されるＣＭＯＳダイと、を備え、ＩＩＩ－Ｖ族ダイは、（１１１）半導体基板と、（１１１）半導体基板の表面に位置するＩＩＩ－Ｖ族によるｎ型トランジスタと、を含み、ＣＭＯＳダイは、（１００）半導体基板と、（１００）半導体基板上に位置するｎ型トランジスタと、（１００）半導体基板上に位置するｐ型トランジスタと、を含むパッケージである。一つの実施形態において、ＩＩＩ－Ｖ族ダイは、ＣＭＯＳダイの上方に位置し、パッケージは、更に、ＩＩＩ－Ｖ族ダイ内に位置する貫通ビアと、貫通ビアの上方に位置し、貫通ビアに物理的に接触する熱界面材料と、熱界面材料の上方に位置し、熱界面材料に接続されるヒートシンクと、を含む。一つの実施形態において、ＣＭＯＳダイは、ＩＩＩ－Ｖ族ダイの上方に位置し、パッケージは、更に、ＣＭＯＳダイ内に位置する貫通ビアと、貫通ビアの上方に位置し、貫通ビアに物理的に接触する熱界面材料と、熱界面材料の上方に位置し、熱界面材料に接続されるヒートシンクと、を含む。
【0070】
一つの実施形態において、パッケージは、さらに、ＩＩＩ－Ｖ族ダイとＣＭＯＳダイとの間に介在し、且つＩＩＩ－Ｖ族ダイとＣＭＯＳダイに物理的に接触するアンダーフィルを含む。一つの実施形態において、ＩＩＩ－Ｖ族ダイとＣＭＯＳダイとの接合は、混合接合により行われる。一つの実施形態において、ＩＩＩ－Ｖ族ダイはｐ型トランジスタを有していない。一つの実施形態において、ＣＭＯＳダイは付加的なｐ型トランジスタを含み、ＩＩＩ－Ｖ族によるｎ型トランジスタは、付加的なｐ型トランジスタに直接接続される。一つの実施形態において、インバータを形成するように、ＩＩＩ－Ｖ族ダイ内のＩＩＩ－Ｖ族によるｎ型トランジスタは、ＣＭＯＳダイ内の付加的なｐ型トランジスタに直接接続される。
【0071】
本開示内容の幾つかの実施形態によれば、ＩＩＩ－Ｖ族ダイと、ＩＩＩ－Ｖ族ダイに直接的に接合されるＣＭＯＳダイと、を備え、ＩＩＩ－Ｖ族ダイは、（１１１）半導体基板と、（１１１）半導体基板の表面に形成されるＩＩＩ－Ｖ族によるｎ型トランジスタと、ＩＩＩ－Ｖ族によるｎ型トランジスタに接続される第１の電気コネクタと、を含み、ＣＭＯＳダイは、（１００）半導体基板と、（１００）半導体基板の表面に位置するｐ型トランジスタと、ｐ型トランジスタに接続される第２の電気コネクタと、を含み、第１の電気コネクタ及び第２の電気コネクタでＩＩＩ－Ｖ族によるｎ型トランジスタとｐ型トランジスタを相互接続するパッケージである。一つの実施形態において、機能回路を形成するように、ＩＩＩ－Ｖ族によるｎ型トランジスタとｐ型トランジスタとは直接的に相互接続される。一つの実施形態において、ＩＩＩ－Ｖ族によるｎ型トランジスタ及びｐ型トランジスタによりインバータを形成する。
【0072】
以上、当業者が本開示内容の態様をよりよく理解できるように、複数の実施形態の複数の特徴を概括した。当業者にとって理解されるべきであるように、本明細書において紹介される実施形態と同じ目的及び／又は同じ利点を達成するために、他のプロセス及び構造を設計又は修正するための基礎として本開示を容易に使用することができる。当業者にとって理解されるべきであるように、このような等価構造は本開示内容の精神及び範囲から逸脱せず、且つ、本開示内容の精神及び範囲から逸脱せずに様々な変更、置換、及び代替を行うことができる。
【符号の説明】
【0073】
１０ 相互接続部品（電気的接続部品）
１０１ 回路
１０２ トランジスタ
１０４ 受動デバイス
１２０ ウエハ
１２０’ ＩＩＩ－Ｖ族ダイ（デバイスダイ）
１２２ 基板
１２４ ＩＩＩ－Ｖ族化合物層（バッファ層）
１２６ ＩＩＩ－Ｖ族化合物層
１２８ ＩＩＩ－Ｖ族化合物層
１２９ 開口
１３０ ＧａＮ貫通ビア
１３１ キャリアチャンネル
１３２ ｐ型ＧａＮ層
１３３ ゲート誘電体層
１３４ パッシベーション層
１３６ ソース領域
１３８ ドレイン領域
１４０ 開口
１４２ シールド層
１４３ 金属材料
１４４ 金属ゲート
１４６ 層間誘電体
１４８ コンタクトプラグ
１５１ シリコン貫通ビア
１５２ 相互接続構造
１５４ テープ
１５６ 電気コネクタ
１６０ 開口
１６０Ｂ 底部
２ パッケージ
２０１ 回路
２０２ 回路
２０３ ｐ型トランジスタ
２０５ 受動デバイス
２０６ トランジスタ
２２０ ウエハ
２２０’ ＣＭＯＳダイ
２２２ 基板
２２０’ ＣＭＯＳダイ（デバイスダイ、ダイ）
２２０’’ 付加的なＣＭＯＳダイ
２２２ 基板
２５１ シリコン貫通ビア
２５２ 相互接続構造
２５６ 電気コネクタ（接合パッド）
３２ アンダーフィル
３４ 電気コネクタ
３６ ダイスタック
３８ パッケージ素子
３００ プロセス
３０２ プロセス
３０４ プロセス
３０６ プロセス
３０８ プロセス
３１０ プロセス
３１２ プロセス
３１４ プロセス
３１６ プロセス
３１８ プロセス
３２０ プロセス
３２２ プロセス
３２４ プロセス
４０ ヒートシンク
４２ 熱界面材料
４４ パッケージ
４００ プロセス
４０２ プロセス
４０４ プロセス
４０６ プロセス
４０８ プロセス
４１０ プロセス
４１２ プロセス
４１４ プロセス
４１６ プロセス
４１８ プロセス
４２０ プロセス
４２２ プロセス
４２４ プロセス
４２６ プロセス
５００ プロセス（プロセスフロー）
５０２ プロセス
５０４ プロセス
５０６ プロセス
５０８ プロセス
５１０ プロセス
５１２ プロセス
６００ プロセス（プロセスフロー）
６０２ プロセス
６０４ プロセス
６０６ プロセス
６０８ プロセス
６１０ プロセス
６１２ プロセス
６１４ プロセス
６１６ プロセス
７００ プロセス（プロセスフロー）
７０２ プロセス
７０４ プロセス
７０６ プロセス
７０８ プロセス
７１０ プロセス
７１２ プロセス
７１４ プロセス
８００ プロセス（プロセスフロー）
８０２ プロセス
８０４ プロセス
８０６ プロセス
８０８ プロセス
８１０ プロセス
１０１ 回路
１０２ トランジスタ
１０４ 受動デバイス
１２０ ウエハ
１２０’ ＩＩＩ－Ｖ族ダイ（デバイスダイ）
１２２ 基板
１２４ ＩＩＩ－Ｖ族化合物層（バッファ層）
１２６ ＩＩＩ－Ｖ族化合物層
１２８ ＩＩＩ－Ｖ族化合物層
１２９ 開口
１３０ ＧａＮ貫通ビア
１３１ キャリアチャンネル
１３２ ｐ型ＧａＮ層
１３３ ゲート誘電体層
１３４ パッシベーション層
１３６ ソース領域
１３８ ドレイン領域
１４０ 開口
１４２ シールド層
１４３ 金属材料
１４４ 金属ゲート
１４６ 層間誘電体
１４８ コンタクトプラグ
１５１ シリコン貫通ビア
１５２ 相互接続構造
１５４ テープ
１５６ 電気コネクタ
１６０ 開口
１６０Ｂ 底部
２ パッケージ
２０１ 回路
２０２ 回路
２０３ ｐ型トランジスタ
２０５ 受動デバイス
２０６ トランジスタ
２２０ ウエハ
２２０’ ＣＭＯＳダイ
２２２ 基板
２２０’ ＣＭＯＳダイ（デバイスダイ、ダイ）
２２０’’ 付加的なＣＭＯＳダイ
２２２ 基板
２５１ シリコン貫通ビア
２５２ 相互接続構造
２５６ 電気コネクタ（接合パッド）
３２ アンダーフィル
３４ 電気コネクタ
３６ ダイスタック
３８ パッケージ素子
３００ プロセス
３０２ プロセス
３０４ プロセス
３０６ プロセス
３０８ プロセス
３１０ プロセス
３１２ プロセス
３１４ プロセス
３１６ プロセス
３１８ プロセス
３２０ プロセス
３２２ プロセス
３２４ プロセス
４０ ヒートシンク
４２ 熱界面材料
４４ パッケージ
４００ プロセス
４０２ プロセス
４０４ プロセス
４０６ プロセス
４０８ プロセス
４１０ プロセス
４１２ プロセス
４１４ プロセス
４１６ プロセス
４１８ プロセス
４２０ プロセス
４２２ プロセス
４２４ プロセス
４２６ プロセス
５００ プロセス（プロセスフロー）
５０２ プロセス
５０４ プロセス
５０６ プロセス
５０８ プロセス
５１０ プロセス
５１２ プロセス
６００ プロセス（プロセスフロー）
６０２ プロセス
６０４ プロセス
６０６ プロセス
６０８ プロセス
６１０ プロセス
６１２ プロセス
６１４ プロセス
６１６ プロセス
７００ プロセス（プロセスフロー）
７０２ プロセス
７０４ プロセス
７０６ プロセス
７０８ プロセス
７１０ プロセス
７１２ プロセス
７１４ プロセス
８００ プロセス（プロセスフロー）
８０２ プロセス
８０４ プロセス
８０６ プロセス
８０８ プロセス
８１０ プロセス
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】
