特開 2023-78434 パワー・シリコン・カーバイドＭＯＳＦＥＴデバイス及び関連する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023078434

(43)【公開日】2023-06-06

(54)【発明の名称】パワー・シリコン・カーバイドＭＯＳＦＥＴデバイス及び関連する方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20230530BHJP

   H01L 29/12 20060101ALI20230530BHJP

   H01L 21/336 20060101ALI20230530BHJP

【ＦＩ】

H01L29/78 652C

H01L29/78 652T

H01L29/78 652F

H01L29/78 652S

H01L29/78 652Q

H01L29/78 658A

【審査請求】有

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2023052240

(22)【出願日】2023-03-28

(62)【分割の表示】P 2020534288の分割

【原出願日】2018-10-29

(31)【優先権主張番号】15/849,975

(32)【優先日】2017-12-21

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】592054856

【氏名又は名称】ウルフスピード インコーポレイテッド

【氏名又は名称原語表記】ＷＯＬＦＳＰＥＥＤ，ＩＮＣ．

(74)【代理人】

【識別番号】110000855

【氏名又は名称】弁理士法人浅村特許事務所

(72)【発明者】

【氏名】チャン、キンチャン

(72)【発明者】

【氏名】スボロフ、アレクサンダー ブイ．

(57)【要約】      （修正有）

【課題】第１の導電型を有するシリコン・カーバイド・ドリフト領域を備える新たなパワーＭＯＳＦＥＴを提供する。
【解決手段】パワーＭＯＳＦＥＴのユニット・セル・トランジスタ４００は、第１の導電型を有するシリコン・カーバイド・ドリフト領域４２０と、シリコン・カーバイド・ドリフト領域の上部内に配置された、第２の導電性のドーパントでドーピングされた主要ウェル４３２及び主要ウェル４３２の両側上の側面ウェル４３４を含むウェル領域４３０と、ウェル領域の側面部内で、上部が第１の導電型を有するチャネル領域４３６と、を備える。ウェル領域の深さＤは、少なくとも１．５マイクロメートルであり、ウェル領域の深さは、ウェル領域間のＪＦＥＴ領域４２２の幅Ｗを超える。
【選択図】図５Ｂ

【特許請求の範囲】

【請求項1】

第１の導電型を有するシリコン・カーバイド・ドリフト領域と、
前記シリコン・カーバイド・ドリフト領域の上部内に配置され、前記シリコン・カーバイド・ドリフト領域の上面へと延在する、第１のウェル領域であって、前記第１のウェル領域は第２の導電性のドーパントでドーピングされ、前記第１のウェル領域の少なくとも下部は第２の導電型を有し、前記第２の導電型は前記第１の導電型と異なる、第１のウェル領域と、
前記シリコン・カーバイド・ドリフト領域の前記上部内に配置され、前記シリコン・カーバイド・ドリフト領域の前記上面へと延在する、第２のウェル領域であって、前記第２のウェル領域は前記シリコン・カーバイド・ドリフト層のＪＦＥＴ領域を確定するように前記第１のウェル領域から間隔を空けられ、前記第２のウェル領域は第２の導電性のドーパントでドーピングされ、前記第２のウェル領域の少なくとも下部は前記第２の導電型を有する、第２のウェル領域と、
前記第１のウェル領域の側面部内のチャネル領域であって、前記チャネル領域の上部が前記第１の導電型を有する、チャネル領域とを、備える、
パワーＭＯＳＦＥＴであって、
前記第１のウェル領域の深さが少なくとも１．５マイクロメートルであり、
前記第１のウェル領域の前記深さは、前記第１及び第２のウェル領域間の距離を超える、
パワーＭＯＳＦＥＴ。

【請求項2】

前記シリコン・カーバイド・ドリフト領域の下面上の第１のソース／ドレイン・コンタクトと、
前記第１のウェル領域の上部内にあり、前記第１のウェル領域の上面へと延在する、第１の導電型領域と、
前記第１の導電型領域の上面上の第２のソース／ドレイン・コンタクトと、
前記第１のウェル領域の直上のゲート絶縁層と、
前記ゲート絶縁層上のゲート電極とを、さらに備える、
請求項１に記載のパワーＭＯＳＦＥＴ。

【請求項3】

前記第１及び第２のウェル領域が、第２の導電型ドーパントで注入された、注入された領域を含む、請求項１又は２に記載のパワーＭＯＳＦＥＴ。

【請求項4】

前記ＪＦＥＴ領域のドーピング濃度が、１×１０^１６ｃｍ^３～５×１０^１７／ｃｍ^３である、請求項１から３までのいずれか一項に記載のパワーＭＯＳＦＥＴ。

【請求項5】

前記第１のウェル領域の少なくとも上側０．２マイクロメートルが、前記第１の導電型を有する、請求項１から４までのいずれか一項に記載のパワーＭＯＳＦＥＴ。

【請求項6】

前記第１のウェル領域の少なくとも上側０．４マイクロメートルが、前記第１の導電型を有する、請求項１から５までのいずれか一項に記載のパワーＭＯＳＦＥＴ。

【請求項7】

前記第１及び第２のウェル領域が各々、少なくとも２．５マイクロメートルの深さを有する、請求項１から６までのいずれか一項に記載のパワーＭＯＳＦＥＴ。

【請求項8】

前記チャネル領域及び前記第１のウェル領域の中央部分が、前記シリコン・カーバイド・ドリフト領域の前記上面からの深さに応じた、第２の導電型ドーパントの実質的に同一のドーピング・プロファイルを有する、請求項１から７までのいずれか一項に記載のパワーＭＯＳＦＥＴ。

【請求項9】

前記第１のウェル領域内の第２の導電型ドーパント濃度が、前記シリコン・カーバイド・ドリフト領域の前記上面から１．０～２．０マイクロメートルの深さで、３倍未満で変化する、請求項１から８までのいずれか一項に記載のパワーＭＯＳＦＥＴ。

【請求項10】

前記チャネル領域の下部が、前記第２の導電型を有する、請求項１から９までのいずれか一項に記載のパワーＭＯＳＦＥＴ。

【請求項11】

前記第１及び第２のウェル領域間の距離が少なくとも２．０マイクロメートルであり、前記第１のウェル領域の深さが少なくとも２．５マイクロメートルである、請求項１から１０までのいずれか一項に記載のパワーＭＯＳＦＥＴ。

【請求項12】

４０アンペア未満のドレイン－ソース電流で少なくとも２５～１５０℃の範囲の温度での前記ドレイン電流に負の温度係数を示す、請求項１から１１までのいずれか一項に記載のパワーＭＯＳＦＥＴ。

【請求項13】

第１の導電型を有するシリコン・カーバイド・ドリフト領域と、
前記シリコン・カーバイド・ドリフト領域の上部内に配置され、前記シリコン・カーバイド・ドリフト領域の上面へと延在する、第１のウェル領域であって、前記第１のウェル領域は第２の導電性のドーパントでドーピングされ、前記第１のウェル領域の少なくとも下部は第２の導電型を有し、前記第２の導電型は前記第１の導電型と異なる、第１のウェル領域と、
前記シリコン・カーバイド・ドリフト領域の前記上部内に配置され、前記シリコン・カーバイド・ドリフト領域の上面へと延在する、第２のウェルであって、前記第２のウェル領域は第２の導電性のドーパントでドーピングされ、前記第２のウェル領域の少なくとも下部は第２の導電型を有し、前記第１及び第２のウェル領域がそれらの間のＪＦＥＴ領域を画定する、第２のウェルと、
前記第１のウェル領域の前記上面上のゲート絶縁層と、
前記第１のウェル領域の側面部内の前記ゲート絶縁層下のチャネル領域であって、前記チャネル領域の上部が前記第１の導電型を有する、チャネル領域とを、備える、
パワーＭＯＳＦＥＴであって、
前記シリコン・カーバイド・ドリフト領域のドーピング濃度、前記ＪＦＥＴ領域の幅、前記チャネル領域のドーピング濃度、及び／又は前記第１のウェル領域の深さが、４０アンペア未満のドレイン－ソース電流で少なくとも２５～１５０℃の範囲の温度での前記ドレイン電流に負の温度係数をもたらすように選択される、
パワーＭＯＳＦＥＴ。

【請求項14】

前記第１のウェル領域の深さが、少なくとも１．５マイクロメートルであり、前記第１のウェル領域の前記深さが、前記第１ウェル領域と、前記第１のウェル領域に隣接する第２のウェル領域との間の距離を超える、請求項１３に記載のパワーＭＯＳＦＥＴ。

【請求項15】

前記第１及び第２のウェル領域が、第２の導電型ドーパントで注入された、注入された領域を含む、請求項１３又は１４に記載のパワーＭＯＳＦＥＴ。

【請求項16】

前記第１のウェル領域の少なくとも上側０．３マイクロメートルが、前記第１の導電型を有する、請求項１３から１５までのいずれか一項に記載のパワーＭＯＳＦＥＴ。

【請求項17】

前記第１及び第２のウェル領域が各々、少なくとも２．５マイクロメートルの深さを有する、請求項１３から１６までのいずれか一項に記載のパワーＭＯＳＦＥＴ。

【請求項18】

前記チャネル領域及び前記第１のウェル領域の中央部分が、前記シリコン・カーバイド・ドリフト領域の前記上面からの深さに応じた、第２の導電型ドーパントの実質的に同一のドーピング・プロファイルを有する、請求項１３から１７までのいずれか一項に記載のパワーＭＯＳＦＥＴ。

【請求項19】

前記第１のウェル領域内の第２の導電型ドーパント濃度が、前記シリコン・カーバイド・ドリフト領域の前記上面から１．０～２．０マイクロメートルの深さで、３倍未満で変化する、請求項１３から１８までのいずれか一項に記載のパワーＭＯＳＦＥＴ。

【請求項20】

第１の導電型を有するシリコン・カーバイド・ドリフト領域を提供するステップと、
前記シリコン・カーバイド・ドリフト領域の上部内に第１及び第２のウェル領域を形成するために、チャネリング・イオン注入を用いて、第２の導電型ドーパントを前記シリコン・カーバイド・ドリフト領域の前記上部内に注入するステップとを、含む、
パワーＭＯＳＦＥＴを形成する方法であって、
前記第１及び第２のウェル領域の各々の上部が、前記第１の導電型を有し、一方、前記第１及び第２のウェル領域の各々の下部は、前記第２の導電型を有し、前記第２の導電型は、前記第１の導電型と異なる、
パワーＭＯＳＦＥＴを形成する方法。

【請求項21】

前記第１及び第２のウェル領域が各々、少なくとも１．５マイクロメートルの深さを有する、請求項２０に記載の方法。

【請求項22】

前記第１及び第２のウェル領域が各々、少なくとも２．０マイクロメートルの深さを有する、請求項２０又は２１に記載の方法。

【請求項23】

前記第１のウェル領域の前記深さが、前記第１及び第２のウェル領域間の距離を超える、請求項２０から２２までのいずれか一項に記載の方法。

【請求項24】

前記ＭＯＳＦＥＴのゲート電極の下層にある前記第１のウェル領域の側面部が、チャネル領域を含み、前記チャネル領域の少なくとも一部分は、前記第１の導電型を有する、請求項２０から２３までのいずれか一項に記載の方法。

【請求項25】

前記チャネル領域及び前記第１のウェル領域の中央部分が、前記シリコン・カーバイド・ドリフト領域の上面からの深さに応じた、第２の導電型ドーパントの実質的に同一のドーピング・プロファイルを有する、請求項２０から２４までのいずれか一項に記載の方法。

【請求項26】

前記チャネリング・イオン注入が、ドーパント不純物を、前記シリコン・カーバイド・ドリフト領域の＜０００１＞、＜１１－２３＞、＜－１－１２３＞、＜１－２１３＞、＜－１２－１３＞、＜２－１－１３＞、又は＜－２１１３＞結晶軸のうちの１つの±１．５°以内の角度で注入する、請求項２０から２５までのいずれか一項に記載の方法。

【請求項27】

前記第１のウェル領域の少なくとも上側０．２マイクロメートルが、前記第１の導電型を有する、請求項２０から２６までのいずれか一項に記載の方法。

【請求項28】

前記チャネル領域が、チャネリング・イオン注入を用いて形成される、請求項２０から２７までのいずれか一項に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本出願は、内容の全てが本明細書での参照により組み込まれている、２０１７年１２月２１日に提出された米国特許出願第１５／８４９，９７５号の優先権を主張するものである。

【0002】

米国政府の利益に関する言明
本発明は、契約番号Ｗ９１１ＮＦ－１２－２－００６４の下で陸軍研究所から資金提供された政府の助成を受けてなされたものである。政府は、本発明について一定の権利を有する。

【0003】

本発明は、導体デバイスに関し、より詳細には、パワー半導体トランジスタに関する。

【背景技術】

【0004】

金属酸化膜半導体電界効果トランジスタ（「ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ」）は、スイッチング・デバイスとして使用され得る、よく知られている種類の半導体トランジスタである。ＭＯＳＦＥＴは、チャネル領域によって分離されたソース領域及びドレイン領域、並びにチャネル領域に隣接して配置されたゲート電極を備える、３端子デバイスである。ＭＯＳＦＥＴは、ゲート・バイアス電圧をゲート電極に印加することによって、ターン・オン又はオフされ得る。ＭＯＳＦＥＴが、しきい値電圧以上のゲート・バイアス電圧を印加することによってターン・オンされたとき、電流は、ソース領域とドレイン領域との間のＭＯＳＦＥＴのチャネル領域を通って導通される。バイアス電圧が、ゲート電極から除去されたとき（又は、しきい値電圧レベル未満に低減されるとき）、電流は、チャネル領域を通って導通しなくなる。一例として、ｎ型ＭＯＳＦＥＴは、ｎ型のソース及びドレイン領域、並びにｐ型チャネルを備える。ｎ型ＭＯＳＦＥＴは、ｎ型のソース及びドレイン領域を電気的に接続する、ｐ型チャネル領域内に導電性のｎ型反転層を生成するのに十分なゲート・バイアス電圧が、ゲート電極に印加されたとき、ターン・オンし、それによりそれらの間の多数キャリアの伝導を可能にするように、設計され得る。ＭＯＳＦＥＴはまた、ゲート・バイアス電圧をゲート電極に印加することによってターン・オフされる、「ノーマリ・オン」デバイスとして設計され得る。

【0005】

ＭＯＳＦＥＴのゲート電極は通常、酸化シリコンのパターンなどの薄いゲート絶縁パターンによって、チャネル領域から分離されている。ＭＯＳＦＥＴのゲート電極は、ゲート絶縁パターンによってチャネル領域から絶縁されているので、ＭＯＳＦＥＴをそのオン状態に維持するために、又はＭＯＳＦＥＴをオン状態とオフ状態との間でスイッチングするために、最小限のゲート電流が必要とされる。ゲート電流は、ゲートがチャネル領域とコンデンサを形成するので、スイッチングの間低く維持される。そのため、スイッチングの間、最小限の充電及び放電電流だけが必要とされ、より単純なゲート駆動回路を可能にする。

【0006】

その「オン」状態で大電流（数十アンペア以上）を通し、その逆阻止状態では高電圧（数百ボルト又は、さらに数千ボルト）を阻止することができる、高パワーＭＯＳＦＥＴの増大する需要が、存在する。高電流密度を支援し、そのような高電圧を阻止するために、パワーＭＯＳＦＥＴは通常、厚い半導体層構造の両側にソース及びドレインを備えた垂直方向の構造を有する。非常に高電力の適用では、パワーＭＯＳＦＥＴは通常、例えば高電界絶縁耐力、高熱伝導率、高電子移動度、高融点、及び高飽和電子ドリフト速度を含む多くの有益な特性を有する、例えばシリコン・カーバイド（「ＳｉＣ」）などのワイド・バンドギャップ半導体材料システム（本明細書では、用語「ワイド・バンドギャップ半導体」は少なくとも１．４ｅＶのバンドギャップを有する任意の半導体を包含する）内に形成される。例えばシリコンなどの、他の半導体材料内に形成されたデバイスに対して、シリコン・カーバイド内に形成された電子デバイスは、より高温、高電力密度、より高速、より高電力レベル、且つ／又はより高放射線密度において、動作能力を有し得る。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】米国特許出願第１５／１６８，３１０号

【発明の概要】

【課題を解決するための手段】

【0008】

本発明のいくつかの実施例によれば、第１の導電型を有するシリコン・カーバイド・ドリフト領域を備える、パワーＭＯＳＦＥＴが、提供される。第１のウェル領域は、シリコン・カーバイド・ドリフト領域の上部内に配置され、シリコン・カーバイド・ドリフト領域の上面へと延在する。第１のウェル領域は、第２の導電性のドーパントでドーピングされ、第１のウェル領域の少なくとも下部は、第１の導電型とは異なる第２の導電型を有する。第２のウェル領域は、シリコン・カーバイド・ドリフト領域の上部内に配置され、シリコン・カーバイド・ドリフト領域の上面へと延在する。第２のウェル領域は、第１のウェル領域から、シリコン・カーバイド・ドリフト層のＪＦＥＴ領域によって、間隔を空けられる。第２のウェル領域は、第２の導電性のドーパントでドーピングされ、第２のウェル領域の少なくとも下部は、第２の導電型を有する。チャネル領域は、第１のウェル領域の側面部に設けられ、チャネル領域の上部は、第１の導電型を有する。第１のウェル領域の深さは、少なくとも１．５マイクロメートルであり、第１のウェル領域の深さは、第１及び第２のウェル領域間の距離を超える。

【0009】

いくつかの実施例では、パワーＭＯＳＦＥＴは、シリコン・カーバイド・ドリフト領域の下面に面した第１のソース／ドレイン・コンタクトと、第１のウェル領域の上部内にあり、第１のウェル領域の上面へと延在する第１の導電型領域と、第１の導電型領域の上面上の第２のソース／ドレイン・コンタクトと、第１のウェル領域上のゲート絶縁層と、ゲート絶縁層上のゲート電極とを、さらに備える。

【0010】

いくつかの実施例では、第１及び第２のウェル領域は、第２の導電型ドーパントで注入された、注入された領域であり得る。

【0011】

いくつかの実施例では、ＪＦＥＴ領域のドーピング濃度は、１×１０^１６ｃｍ^３～５×１０^１７／ｃｍ^３である。

【0012】

いくつかの実施例では、第１のウェル領域の少なくとも上側０．２マイクロメートルが、第１の導電型を有する。他の実施例では、第１のウェル領域の少なくとも上側０．４マイクロメートルが、第１の導電型を有する。

【0013】

いくつかの実施例では、第１及び第２のウェル領域は各々、少なくとも２．５マイクロメートルの深さを有し得る。

【0014】

いくつかの実施例では、チャネル領域及び第１のウェル領域の中央部分は、シリコン・カーバイド・ドリフト領域の上面からの深さに応じた、第２の導電型ドーパントの実質的に同一のドーピング・プロファイルを有し得る。

【0015】

いくつかの実施例では、第１のウェル領域内の第２の導電型ドーパント濃度は、シリコン・カーバイド・ドリフト領域の上面から１．０～２．０マイクロメートルの深さで、３倍未満で変化し得る

【0016】

いくつかの実施例では、このときチャネル領域の下部は、第２の導電型を有し得る。

【0017】

いくつかの実施例では、パワーＭＯＳＦＥＴは、４０アンペア未満のドレイン－ソース電流で少なくとも２５～１５０℃の範囲の温度でのドレイン電流に負の温度係数を示し得る。

【0018】

本発明のさらなる実施例によれば、第１の導電型を有するシリコン・カーバイド・ドリフト領域と、シリコン・カーバイド・ドリフト領域の上部内に配置され、シリコン・カーバイド・ドリフト領域の上面へと延在する、第１のウェル領域であって、第１のウェル領域は第２の導電性のドーパントでドーピングされ、第１のウェル領域の少なくとも下部は第２の導電型を有し、第２の導電型は第１の導電型と異なる、第１のウェル領域と、第１のウェル領域の上面上のゲート絶縁層と、第１のウェル領域の側面部内のゲート絶縁層下のチャネル領域であって、チャネル領域の上部が第１の導電型を有する、チャネル領域とを、備える、パワーＭＯＳＦＥＴが、提供される。これらのパワーＭＯＳＦＥＴは、４０アンペア未満のドレイン－ソース電流で少なくとも２５～１５０℃の範囲の温度でのドレイン電流に負の温度係数を示し得る。

【0019】

いくつかの実施例では、第１のウェル領域の深さは、少なくとも１．５マイクロメートルであり得、第１のウェル領域の深さは、第１のウェル領域と、第１のウェル領域に隣接する第２のウェル領域との間の距離を超え得る。第１及び第２のウェル領域は、チャネリング・イオン注入を用いて形成され得る。

【0020】

本発明のさらなる実施例によれば、第１の導電型を有するシリコン・カーバイド・ドリフト領域が基板上に形成される、パワーＭＯＳＦＥＴを形成する方法が、提供される。第１及び第２のウェル領域は、第２の導電型ドーパントを、チャネリング・イオン注入を用いて、シリコン・カーバイド・ドリフト領域の上部内に注入することによって、シリコン・カーバイド・ドリフト領域の上部内に形成される。第１及び第２のウェル領域の各々の上部は、第１の導電型を有し、一方、第１及び第２のウェル領域の各々の下部は、第２の導電型を有し、第２の導電型は、第１の導電型と異なる。

【0021】

いくつかの実施例では、チャネリング・イオン注入は、ドーパント不純物を、シリコン・カーバイド・ドリフト領域の＜０００１＞、＜１１－２３＞、＜－１－１２３＞、＜１－２１３＞、＜－１２－１３＞、＜２－１－１３＞又は＜－２１１３＞結晶軸のうちの１つの±１．５°以内の角度で注入し得る。

【0022】

いくつかの実施例では、第１及び第２のウェル領域は、１．５マイクロメートルの深さ（又は少なくとも２．５マイクロメートル）を有し得、第１のウェル領域の少なくとも上側０．２マイクロメートル（又は０．４マイクロメートル）が、第１の導電型を有し得る。

【0023】

いくつかの実施例では、第１のウェル領域の深さは、第１及び第２のウェル領域間の距離を超え得る。

【0024】

いくつかの実施例では、ＭＯＳＦＥＴのゲート電極の下にある第１のウェル領域の側面部は、チャネル領域を含み、チャネル領域の少なくとも一部分は、第１の導電型を有し得る。

【0025】

いくつかの実施例では、第１のウェル領域のチャネル領域及び中央部分は、シリコン・カーバイド・ドリフト領域の上面からの深さに応じた、第２の導電型ドーパントの実質的に同一のドーピング・プロファイルを有し得る。

【図面の簡単な説明】

【0026】

【図1A】従来のパワーＭＯＳＦＥＴのユニット・セルの概略断面図である。

【図1B】図１Ａのユニット・セルのチャネル領域の、深さに応じたドーピング・プロファイルを示すグラフである。

【図2A】別の従来のパワーＭＯＳＦＥＴのユニット・セルの概略断面図である。

【図2B】図２Ａのユニット・セルのチャネル領域の、深さに応じたドーピング・プロファイルを示すグラフである。

【図3】本発明の実施例による、複数のパワーＭＯＳＦＥＴを含む半導体ウェハの概略平面図である。

【図4A】図３の半導体ウェハ上に含まれるパワーＭＯＳＦＥＴのうちの１つの概略平面図である。

【図4B】ソースメタライゼーションを除去した図４ＡのパワーＭＯＳＦＥＴの概略平面図である。

【図5A】図４Ａ～４ＢのパワーＭＯＳＦＥＴのユニット・セルの一部分の概略平面図である。

【図5B】図５Ａの線５Ｂ～５Ｂに沿って取られた概略断面図である。

【図5C】図５Ａ～５Ｂのユニット・セルのチャネル領域の、深さに応じたドーピング・プロファイルを示すグラフである。

【図6】多様な注入エネルギーでのチャネリング・イオン注入を用いて、達成され得る、図５Ａ～５Ｂのユニット・セルのウェル領域への例示的なドーピング・プロファイルを示すグラフである。

【図7】本発明の実施例による、シリコン・カーバイドＭＯＳＦＥＴの増幅特性曲線のグラフである。

【図8】図４Ａ～４ＢのパワーＭＯＳＦＥＴの電圧阻止特性をそれぞれ示すグラフである。

【図9A】従来のＭＯＳＦＥＴの出力特性を示すグラフである。

【図9B】本発明の実施例による、ＭＯＳＦＥＴの出力特性を示すグラフである。

【図10】本発明の実施例による、パワーＭＯＳＦＥＴを形成する方法のフローチャートである。

【発明を実施するための形態】

【0027】

パワー・シリコン・カーバイドＭＯＳＦＥＴは、１，０００ボルト以上の電圧阻止のような高電圧阻止を要求する用途に、現在使用されている。一例として、１０Ａ／ｃｍ^２以上の電流密度の定格であり、少なくとも１０ｋＶの電圧を阻止することになる、シリコン・カーバイドＭＯＳＦＥＴが、市販されている。そのようなデバイスを形成するために、通常、電気的に並列に接続された、複数の「ユニット・セル」ＭＯＳＦＥＴトランジスタが形成される。高電力用途では、多数のこれらのユニット・セル（例えば、数百又は数千）が通常、単一の半導体基板上に設けられ、ゲート電極パターンが、半導体基板の上面上に形成され、全てのユニット・セルのためのゲート電極としての役割を果たす。半導体基板の反対（底面）側は、デバイスの全てのユニット・セルのための共通のドレインとして機能する。複数のソース・コンタクトが、半導体層構造内のソース領域上に形成され、ゲート電極パターン内の開口部の内部で露出させられる。これらのソース・コンタクトも、共通のソースとしての役割を果たすために、互いに電気的に接続される。結果として得られるデバイスは、３つの端子、すなわち、数百又は数千の個々のユニット・セル・トランジスタのための端子として機能する、共通のソース端子、共通のドレイン端子、及び共通のゲート電極を、備える。上述の説明は、ｎ型ＭＯＳＦＥＴのものであり、ｐ型ＭＯＳＦＥＴにはドレイン及びソースの位置を逆転させることになることが、理解されよう。

【0028】

パワーＭＯＳＦＥＴデバイスのコスト及びサイズの両方を削減し、一方、同等の又は改善された性能を提供する、継続的な要求が存在する。いくつかの重要な性能パラメータは、ＭＯＳＦＥＴのチャネル領域内のキャリアの移動度、デバイスのしきい値電圧、及びデバイスの「短絡能力」である。

【0029】

図１Ａは、従来のシリコン・カーバイド・パワーＭＯＳＦＥＴのユニット・セル・トランジスタ１００の概略断面図である（図１Ａは、２つの隣接するユニット・セル１００の部分も示す）。図１Ｂは、ユニット・セル・トランジスタ１００の側面ｐウェルの、デバイスの半導体層構造の上面からの深さに応じた、ドーピング・プロファイルを示すグラフである。

【0030】

図１Ａに示すように、ユニット・セル・トランジスタ１００は、ｎ型シリコン・カーバイド半導体基板１１０上に形成され得る。基板１１０は、例えば、ｎ型不純物で高濃度にドーピングされた（すなわち、ｎ^＋シリコン・カーバイド基板）単結晶４Ｈシリコン・カーバイド半導体基板を含み得る。

【0031】

低濃度にドーピングされたｎ型（ｎ^－）シリコン・カーバイド・ドリフト領域１２０が、基板１１０上に設けられている。ｎ型シリコン・カーバイド・ドリフト領域１２０の上部は、ｐウェル１３０を形成するために、イオン注入によってドーピングされたｐ型であり得る。各ｐウェル１３０は、主要ｐウェル１３２及び側面ｐウェル１３４の対を含み得る。主要ｐウェル１３２は、例えば５×１０^１８／ｃｍ^３～５×１０^１９／ｃｍ^３のドーピング濃度を有し得る。ドーパント濃度は通常、ｐウェル１３２がシリコン・カーバイド・ドリフト領域１２０内へとより深く延伸するほど、より高い。側面ｐウェル１３４は、主要ｐウェル１３２より低濃度にドーピングされたｐ型ドーパントである。各側面ｐウェル１３４のドーピング濃度プロファイルが、図１Ｂに示されており、以下で論じる。各ｐウェル１３０は、２つのイオン注入ステップを用いるイオン注入によって形成される。当業者に知られているように、ｎ型又はｐ型ドーパントなどのイオンは、所望のイオン種をイオン化し、そのイオンを所定の運動エネルギーにおいて、イオン注入ターゲット・チャンバ内の半導体層の表面に向かうイオンビームとして加速することによって、半導体層又は領域内に注入され得る。所定の運動エネルギーに基づいて、所望のイオン種は、半導体層内へ浸透し得る。イオンは、半導体層内へ異なる深さで注入されることになり、その結果、所定の運動エネルギーは、深さに応じてイオン濃度を変化させる、注入「プロファイル」を提供することになる。

【0032】

高濃度にドーピングされた（ｎ^＋）ｎ型シリコン・カーバイド・ソース領域１４０は、ｐウェル１３０の上部内に形成される。ｎ型ソース領域１４０は、イオン注入によって形成され得る。高濃度にドーピングされた（ｎ^＋）ｎ型シリコン・カーバイド領域１４０は、ユニット・セル・トランジスタ１００のソース領域として機能する。ドリフト領域１２０及び基板１１０は共に、ユニット・セル・トランジスタ１００の共通のドレイン領域として機能する。ｎ型シリコン・カーバイド基板１１０、ｎ型シリコン・カーバイド・ドリフト領域１２０、ｐウェル１３０、及びその内部に形成されたｎ型ソース領域１４０は共に、ユニット・セル・トランジスタ１００の半導体層構造１５０を有する。

【0033】

ｐウェル１３０及びｎ型ソース領域１４０が形成された後、ｎ型エピタキシャル・パターン１６０が、半導体層構造１５０上に成長させられ得る。ｎ型エピタキシャル・パターン１６０は、低ドーピング濃度（例えば、１×１０^１６／ｃｍ^３～１×１０^１７／ｃｍ^３）を有し得る。ｎ型エピタキシャル・パターン１６０は、例えば０．５～１．５マイクロメートルの厚さであり得る。

【0034】

ゲート絶縁パターン１７０は、ｎ型エピタキシャル・パターン１６０の上面上に形成され得る。ゲート絶縁パターン１７０は、他の絶縁材料も使用され得るが、例えばシリコン酸化物層を含み得る。ゲート電極１７２は、ｎ型エピタキシャル・パターン１６０の反対側の、ゲート絶縁パターン１７０上に形成される。ソース・コンタクト１８０は、ｎ型エピタキシャル層１６０内の開口部の内部に形成され得、高濃度にドーピングされたｎ型ソース領域１４０を露出させる。ドレイン・コンタクト１９０は、基板１１０の下面上に形成され得る。

【0035】

チャネル領域１３６は、ｐウェル１３０の側面部内に形成される。チャネル領域１３６は、ｎ型エピタキシャル・パターン１６０内へと延在し得る。チャネル領域１３６は、十分なバイアス電圧がゲート電極１７２に印加されたとき、ｎ型ソース領域１４０をドリフト領域１２０に、電気的に接続する。そのようなバイアス電圧がゲート電極１７２に印加されたとき、電流は、ｎ型ソース領域１４０からチャネル領域１３６を通って、ゲート電極１７２の下層のドリフト領域１２０の部分へと流れ得る。

【0036】

ユニット・セル・トランジスタ１００が、その上面上にソース・コンタクト１８０を有し、その底面上にドレイン・コンタクト１９０を有する、ｎ型デバイスであるのに対して、ｐ型デバイスでは、これらの位置が逆転されることが理解されよう。したがって、以下の説明の部分において（請求項を含めて）、ソース・コンタクト及びドレイン・コンタクトは包括的に、「ソース／ドレイン・コンタクト」と呼ばれ得、その用語は包括的に、ソース・コンタクト又はドレイン・コンタクトのどちらかを示す。

【0037】

図１Ｂは、ユニット・セル・トランジスタ１００の側面ｐウェル１３４の、半導体層構造１５０の上面からの深さに応じた、ドーピング・プロファイルを示すグラフである。この例では、ｐウェル１３０は、アルミニウム・イオンを、シリコン・カーバイド・ドリフト層１２０内に注入することによって、形成される。図１Ｂに示すように、側面ｐウェル１３４は、アルミニウム・イオンのドーピング濃度が、側面ｐウェル１３４の上面で約１×１０^１８／ｃｍ^３、そしてｎ型エピタキシャル・パターン１６０から約０．５マイクロメートルの深さで５×１０^１９／ｃｍ^３まで増大し、そしてその後は徐々に減少する、段階的なドーピング・プロファイルを有し得る。側面ｐウェル１３４は、比較的高いドーピング濃度が、側面ｐウェル１３４の表面に設けられるので、比較的低い注入エネルギー（例えば、３００～３５０ｋｅＶ）を用いて注入され得る。

【0038】

上述したように、パワーＭＯＳＦＥＴの２つの重要な性能パラメータは、ユニット・セル・トランジスタのチャネル領域内のキャリアの移動度、及びデバイスのしきい値電圧であり得る。チャネル領域１３６のドーピング・プロファイルは、これらの性能パラメータの両方に関して、大きな影響を有し得る。高いチャネル移動度を有するために、ゲート絶縁層１７０直下に、低いドーピング濃度を有することが、所望され得る。ゲート絶縁層１７０直下のチャネル領域１３６の上部を、ｎ型領域（ｐチャネルＭＯＳＦＥＴでは）にすることも、チャネル移動度を改善し得る。そのような設計はさらに、低いしきい値電圧をもたらす。さらに、イオン注入の損傷がゲート絶縁層１７０直下には存在しないことになるので、そのようなイオン注入に起因する損傷は、ゲート絶縁層１７０からさらに除去され、したがってデバイス性能への影響をより少なくし得る。

【0039】

ユニット・セル・トランジスタ１００の形状のＭＯＳＦＥＴは、良好な性能を示し得る。しかしながら、ＭＯＳＦＥＴは、半導体層の第１のセットを成長させること、イオン注入によりｐウェル１３０及びｎ型ソース領域１４０を形成するために、構造体を成長反応器から取り出すこと、次にｎ型エピタキシャル・パターン１６０を形成するために、構造体を成長反応器内に再び配置することを、必要とするため、製造に費用がかかり得る。

【0040】

図２Ａは、別の従来のシリコン・カーバイド・パワーＭＯＳＦＥＴのユニット・セル２００（及び２つの追加のユニット・セル２００の部分）の概略断面図である。図２Ａに示すように、ユニット・セル・トランジスタ２００は、ｎ型シリコン・カーバイド半導体基板２１０と、基板２１０の上面上に設けられた、低濃度にドーピングされたｎ型（ｎ^－）シリコン・カーバイド・ドリフト領域２２０を備える。ｎ型シリコン・カーバイド・ドリフト領域２２０の上部は、主要ｐウェル２３２及び側面ｐウェル２３４の対を各々備える、ｐウェル２３０を形成するために、イオン注入によってｐ型にドーピングされる。高濃度にドーピングされた（ｎ^＋）ｎ型シリコン・カーバイド・ソース領域２４０は、イオン注入よって、ｐウェル２３０の上部内に形成される。基板２１０、ドリフト領域２２０、ｐウェル２３０、及びｎソース領域１４０は共に、ユニット・セル・トランジスタ２００の半導体層構造２５０を有する。ゲート絶縁パターン２７０は、半導体層構造２５０上に形成される。ゲート電極２７２は、ゲート絶縁パターン２７０上に形成される。ソース・コンタクト２８０は、ソース領域２４０上に形成され、ドレイン・コンタクト２９０は、基板２１０の下面上に形成される。十分なバイアス電圧がゲート電極２７２に印加されたとき、ソース領域２４０をドリフト領域２２０に電気的に接続する、チャネル領域２３６は、ｐウェル２３０の側面部内に設けられる。

【0041】

図１Ａ及び２Ａを比較することによって分かるように、ユニット・セル・トランジスタ２００は、ユニット・セル・トランジスタ１００のｎ型エピタキシャル・パターン１６０が、ユニット・セル・トランジスタ２００では省略されていること以外は、図１Ａのユニット・セル・トランジスタ１００の構造に類似した構造を有する。したがって、図２Ａの断面図のさらなる説明は、省略することにする。ユニット・セル・トランジスタ２００の様々な領域の寸法及びドーピング濃度は、ユニット・セル・トランジスタ１００内の対応する領域の寸法及びドーピング濃度と異なり得ることが、さらに理解されよう。

【0042】

図２Ｂは、ユニット・セル・トランジスタ２００の側面ｐウェル２３４の、半導体層構造２５０の上面からの深さに応じた、ドーピング・プロファイルを示すグラフである。図２Ｂに示すように、チャネル領域２４６の表面でのドーパント濃度は、約１×１０^１７／ｃｍ^３である。ドーパント濃度は、ゲート絶縁層２７０から約０．５マイクロメートルの深さでの約１×１０^１９／ｃｍ^３のピーク・ドーピング濃度へ増大する。次に、ドーピング濃度は減少し、約０．７マイクロメートルの深さで１×１０^１７／ｃｍ^３未満に降下する。

【0043】

ユニット・セル・トランジスタ２００の形状のパワーＭＯＳＦＥＴは、良好な性能示すが、性能は、図１Ａのユニット・セル・トランジスタ１００の形状のパワーＭＯＳＦＥＴの性能ほど良好でない場合がある。ｐウェル２３０が、より高いエネルギーのイオン注入処理（例えば、注入エネルギーは、約４５０ｋｅＶであり得る）により形成され得、これは半導体層構造の損傷を増大するので、ユニット・セル・トランジスタ２００の形状のパワーＭＯＳＦＥＴのために、性能の低下が生じ得る。さらに、この損傷は、損傷がデバイス性能に最大の影響を有し得る、ゲート絶縁層２７０の直下に存在し得る。加えて、図２Ｂのドーピング・プロファイルは、図１Ｂのドーピング・プロファイルより劣り得、対応する性能低下が生じ得る。しかしながら、ユニット・セル・トランジスタ２００の形状のパワーＭＯＳＦＥＴは、ユニット・セル・トランジスタ１００の形状のパワーＭＯＳＦＥＴと比較して、製造に著しく少ない費用しか、かからない可能性がある。

【0044】

ユニット・セル・トランジスタ２００の形状のパワーＭＯＳＦＥＴに伴う別の潜在的な課題は、ユニット・セル・トランジスタ１００の形状のパワーＭＯＳＦＥＴと比較して、低減された「短絡能力」を示し得ることである。パワーＭＯＳＦＥＴの「短絡能力」は、パワーＭＯＳＦＥＴが、規定温度でデバイスを損傷させることなく動作し得る、時間を示す。いわゆる短絡状態下で、パワーＭＯＳＦＥＴの温度は、大電流がデバイスを通過するとき、デバイス内で消散される大きな電力量のために、劇的に増大し得る。デバイス及びそのパッケージングの特性は、ＭＯＳＦＥＴが動作電力に応じて昇温する量を決定することになるので、パワーＭＯＳＦＥＴの短絡能力は、重要であり得る。例えば、パワーＭＯＳＦＥＴ２００が、５００アンペアを１２００ボルトの電圧であり得る処理する場合、電力は、１２００Ｖ×５００Ａ＝６０キロワットである。通常のパッケージングを備えたパワーＭＯＳＦＥＴは、例えば０．０１℃／Ｗの熱インピーダンスを有し得る。したがって、そのようなＭＯＳＦＥＴには、６０キロワットでの動作は、最高で約６００℃までデバイスを加熱することになる（６０キロワット×０．０１℃／Ｗ＝６００℃）。通常、ＭＯＳＦＥＴは、そのような温度を、故障せずに、例えば１マイクロ秒のような非常に短い時間だけ維持し得る。対照的に、同一のＭＯＳＦＥＴが、２００℃では数十時間故障せずに、動作可能であり得る。

【0045】

ＭＯＳＦＥＴをそのような故障から保護するために、何時、短絡状態が生じ、それに応じてゲート電圧（例えば、０ボルト）が低下するかを検出する、制御回路が設けられ得る。短絡状態は、正常な動作状態ではなく、通常、ＭＯＳＦＥＴを含むより大きなシステムが意図されたように動作していないために、発生する。しかしながら、短絡状態が発生したとき、制御システムが、デバイスの故障を予防するために、ゲート電圧を急速に遮断できなくてはならないので、ＭＯＳＦＥＴの短絡能力は、重要である。短絡能力の持続時間が短いほど、制御回路はより速く動作することができなければならない。

【0046】

本発明の実施例によれば、阻止電圧、スイッチング時間、及びしきい値電圧の点でも、非常に高レベルの性能を提供しながらも、著しく改善された短絡能力を示し得る、パワーＭＯＳＦＥＴが提供される。この改善された性能は、深いウェル領域を、半導体構造内に比較的低い注入エネルギーを用いて形成するために、チャネリング・イオン注入技術を用いることによって、達成され得る。

【0047】

いくつかの実施例では、第１の導電型を有するシリコン・カーバイド・ドリフト領域と、シリコン・カーバイド・ドリフト領域の上部内に配置された、第２の導電性のドーパントでドーピングされた第１及び第２のウェル領域と、第１の導電型を有する上部及び上部の下で第２の導電型を有する下部を含む、第１のウェル領域の側面部内のチャネル領域とを備え、第１のウェル領域の深さは、少なくとも１．５マイクロメートルであり、第１のウェル領域の深さは、第１及び第２のウェル領域間の距離を超える、パワーＭＯＳＦＥＴが提供される。第１及び第２のウェル領域は、第２の導電型ドーパントで注入された、注入された領域であり得、チャネリング・イオン注入を用いて形成され得る。

【0048】

他の実施例では、第１の導電型を有するシリコン・カーバイド・ドリフト領域と、シリコン・カーバイド・ドリフト領域のそれぞれの上部内に配置され、シリコン・カーバイド・ドリフト領域の上面へと延在する、第１及び第２の間隔を空けられたウェル領域であって、ウェル領域は、第２の導電性のドーパントでドーピングされ、第１及び第２のウェル領域の各々の少なくとも下部は、第２の導電型を有し、第２の導電型は、第１の導電型と異なり、第１及び第２のウェル領域がそれらの間のＪＦＥＴ領域を画定する、ウェル領域と、第１のウェル領域の上面上のゲート絶縁層と、第１のウェル領域の側面部内のゲート絶縁層下のチャネル領域であって、チャネル領域の上部が第１の導電型を有する、チャネル領域とを、備えるパワーＭＯＳＦＥＴが、提供される。シリコン・カーバイド・ドリフト領域のドーピング濃度、ＪＦＥＴ領域の幅、チャネル領域のドーピング濃度、及び／又は第１のウェル領域の深さは、４０アンペア未満のドレイン－ソース電流で少なくとも２５～１５０℃の範囲の温度でのドレイン電流に負の温度係数をもたらすように、選択される。

【0049】

本発明のやはりさらなる実施例によれば、第１の導電型を有するシリコン・カーバイド・ドリフト領域が基板上に形成される、パワーＭＯＳＦＥＴを形成する方法が、提供される。第１及び第２のウェル領域は、第２の導電型ドーパントを、チャネリング・イオン注入を用いて、シリコン・カーバイド・ドリフト領域の上部内に注入することによって、シリコン・カーバイド・ドリフト領域の上部内に形成される。第１及び第２のウェル領域の各々の上部は、第１の導電型を有し、一方、第１及び第２のウェル領域の各々の下部は、第２の導電型を有し、第２の導電型は、第１の導電型と異なる。

【0050】

本発明の実施例による、パワーＭＯＳＦＥＴの例示的な実施例を、これから図３～１０を用いて説明することにする。

【0051】

図３は、本発明の実施例による、複数のパワーＭＯＳＦＥＴ３１０を含むウェハ３００の概略平面図である。ウェハ３００が、パッケージング及びテスト用に個々のパワーＭＯＳＦＥＴ３１０を分離するために、後ほど単体化され（例えば、ダイシングされ）得るように、パワーＭＯＳＦＥＴ３１０は、行列状に形成され得、互いから間隔を空けられ得る。ウェハ３００は、例えば、いくつかの実施例では、１つ又は複数のシリコン・カーバイド層をその上に（例えば、エピタキシャル成長によって）形成された、４Ｈシリコン・カーバイド基板を含み得る。他の半導体層（例えば、多結晶シリコン層）、絶縁層、及び／又は金属層が、パワーＭＯＳＦＥＴ３１０を形成するために、シリコン・カーバイド半導体層構造上に形成され得る。

【0052】

図４Ａは、図３のウェハ３００上に含まれるパワーＭＯＳＦＥＴ３１０のうちの１つの概略平面図である。図４Ｂは、ソースメタライゼーション及びゲート・ボンド・パッドを除去した図４ＡのパワーＭＯＳＦＥＴ３１０の概略平面図である。

【0053】

図４Ａに示すように、ゲート・ボンド・パッド３２０及び１つ又は複数のソース・ボンド・パッド３３０－１、３３０－２は、ＭＯＳＦＥＴ３１０の半導体層構造の上面上に形成され得る。ドレイン・ボンド・パッド３４０（図４Ａでドット線の四角によって示されている）は、ＭＯＳＦＥＴ３１０の底面上に設けられ得る。各ボンド・パッド３２０、３３０、３４０は、アルミニウムなどの金属から形成され得、ボンド・ワイヤは、熱圧着又ははんだ付けなどの従来の技術によって、容易に取り付けられ得る。

【0054】

より詳細に後述するように、ＭＯＳＦＥＴ３１０の半導体層構造内のソース領域を接触させる、ソース・コンタクトが、提供される。ソース・コンタクトは、ＭＯＳＦＥＴ３１０の上面の大部分にまたがって延在する、ソース金属パターン３３２の下部であり得る。ソース金属パターン３３２の大部分が保護層３５０によって被覆されているので、ソース金属パターン３３２は、図４Ａ内で破線の四角よって示されている。ソース・ボンド・パッド３３０－１、３３０－２は、ソース金属パターン３３２の、保護層３５０の開口３５２を通して露出されている部分である。ゲート・ボンド・パッド３２０及びソース・ボンド・パッド３３０－１、３３０－２を外部回路などに接続するために使用され得る、ボンド・ワイヤ３６０が図４Ａで示されている。

【0055】

図４Ｂで示したように、ゲート・パッド３２４、複数のゲート・フィンガ３２６、及びゲート・フィンガ３２６をゲート・パッド３２４に電気的に接続する、１つ又は複数のゲート・バス３２８を含む、ゲート電極パターン３２２が設けられ得る。ゲート・パッド３２４は、ゲート・ボンド・パッド３２０の直下にありゲート・ボンド・パッド３２０と電気的に接続され得、ゲート・フィンガ３２６は、デバイスを水平に横断して延在し得る。絶縁層（図示せず）が、ゲート・フィンガ３２６及びゲート・バス３２８を被覆し得る。ソース金属パターン３３２は、ゲート・フィンガ３２６上の絶縁層上に形成され得る。ソース金属パターン３３２のソース・コンタクトは、ゲート・フィンガ３２６間を、絶縁層（図示せず）の開口を通して下方へ延在し、半導体層構造内の対応するソース領域に接続する。ＭＯＳＦＥＴ３１０は、並列に配置されている複数のユニット・セル・トランジスタ４００を含む。１つのユニット・セル４００の位置が、図４Ｂ内に、状況を提供するために示されている。

【0056】

図５Ａは、図４Ａ～４ＢのパワーＭＯＳＦＥＴ３１０のユニット・セル・トランジスタ４００の概略平面図である。図５Ｂは、図５Ａの線５Ｂ～５Ｂに沿って取られた概略断面図である。図５Ｂは、１つの完全なユニット・セル４００と、状況を提供するためにその両側の２つの追加のユニット・セル４００の部分とを、示すことが理解されよう。

【0057】

図５Ａ～５Ｂを参照すると、ユニット・セル・トランジスタ４００は、例えば、ｎ型不純物で高濃度にドーピングされた単結晶４Ｈシリコン・カーバイド半導体基板などの、ｎ型シリコン・カーバイド半導体基板４１０上に形成され得る。基板４１０のドーピング濃度は、他のドーピング濃度が使用されてもよいが、例えば、１×１０^１８ａｔｏｍｓ／ｃｍ^３～１×１０^２１ａｔｏｍｓ／ｃｍ^３であり得る。本明細書では、半導体材料の「ドーピング濃度」は、半導体材料がある導電型（すなわち、ｎ型又はｐ型のどちらか）を有する原因となるドーパント原子の、二次イオン質量分析（「ＳＩＭＳ」）などの標準的測定技術を用いて測定される、半導体材料の１立方センチメートル内に存在する数を示す。そうでないことが示された場合以外は、ｎ型半導体材料には、ドーピング濃度への言及は、一般に、ｎ型ドーパントの濃度を参照することとし、ｐ型半導体材料には、ドーピング濃度への言及は、一般に、ｐ型ドーパントの濃度を参照することにする。基板４１０は、任意の適切な厚さ（例えば、１００～５００マイクロメートル）であり得る。いくつかの実施例では、基材４１０は、部分的に又は全体的に除去され得る。

【0058】

低濃度にドーピングされたｎ型（ｎ^－）シリコン・カーバイド・ドリフト領域４２０が、基板４１０上に設けられている。ｎ型シリコン・カーバイド・ドリフト領域４２０は、例えば、シリコン・カーバイド基板４１０上にエピタキシャル成長よって形成され得る。ｎ型シリコン・カーバイド・ドリフト領域４２０は、例えば、１×１０^１４～１×１０^１６ドーパント／ｃｍ^３のドーピング濃度を有し得る。ｎ型シリコン・カーバイド・ドリフト領域４２０は、例えば３～１００マイクロメートルの基板４１０上の垂直方向の高さを有する厚い領域であり得る。図５Ｂで示されないとはいえ、いくつかの実施例では、ｎ型シリコン・カーバイド・ドリフト領域４２０の上部は、その下部よりも高濃度にドーピングされ得る（例えば、１×１０^１６～５×１０^１６ドーパント／ｃｍ^３のドーピング濃度）。

【0059】

ウェル領域４３０は、ｎ型ドリフト層４２０の上部内に形成される。ウェル領域４３０は、主要ウェル４３２と、主要ウェル４３２の両側上の側面ウェル４３４とを含む。いくつかの実施例では、主要ウェル４３２及び側面ウェル４３４は、同一の処理で形成され得、深さに応じた同一のｐ型ド－ピンング濃度を有し得る。図５Ｃは、そのような実施例での、ウェル領域４３０の例示的なドーピング・プロファイルを示すグラフである。他の実施例では、側面ウェル４３４は、主要ウェル４３２よりも低濃度にｐ型ドーパントでドーピングされ得る（例えば、主要ウェル４３２の上部は、５×１０^１８～５×１０^１９／ｃｍ^３のｐ型ドーパント濃度を有し得、主要ウェル４３２の下部は、１×１０^１８～１×１０^１９／ｃｍ^３のｐ型ドーパント濃度を有し得、一方、側面ウェル４３４は、図５Ｃに示すようなドーピング濃度を有し得る）。ウェル領域４３０が形成された後、高濃度にドーピングされた（ｎ^＋）ｎ型シリコン・カーバイド・ソース領域４４０は、ウェル領域４３０の上部内に形成され得る。ｎ型ソース領域４４０は、イオン注入によって形成され得る。ＪＦＥＴ領域４２２は、ドリフト層４２０の上部のウェル領域４３０間を画定する。基板４１０、ドリフト層４２０（ＪＦＥＴ領域４２２を含む）、ウェル領域４３０、及びソース領域４４０は共に、半導体層構造４５０を有する。

【0060】

ウェル領域４３０は、チャネリング・イオン注入により形成される。例えば、２０１６年５月３１日に提出された米国特許出願第１５／１６８，３１０号で開示されたチャネリング・イオン注入技術の任意のものが、ウェル領域４３０を形成するために使用され得る。米国特許出願第１５／１６８，３１０号の内容の全ては、本明細書での参照により組み込まれ、本明細書で全体が表明されたこととする。チャネリング・イオン注入の使用により、深いウェル領域４３０を、とはいえ同時に比較的低い注入エネルギーを用いて、形成することが可能になる。その結果、半導体層構造４５０の表面は、比較的損傷のないままとなり得る。さらに、深いウェル領域４３０は、ゲート絶縁層４７０を、逆阻止動作中の損傷から保護し、さらに、より詳細に後述するように、デバイスの短絡能力を改善し得る。また、チャネリング・イオン注入を用いることで、半導体層構造４５０の上部を非常に低濃度にわずかにドーピングすることができる。実際、いくつかの実施例では、ｐ型ドーパントの濃度は、ｎ型ドリフト層４２０の上部のｎ型ドーピング・レベル（その成長中のドーピングされたｎ型であり得る）より低くあり得、その結果、少なくとも側面ウェル４３４の最上部（チャネル領域４３６が位置する）は、非常に低い有効ｎ型ドーパント濃度を有するｎ型導電率を示すことになる（ここで、有効ｎ型ドーパント濃度は、ｎ型ドーパントの数からｐ型ドーパントの数を引いたものである）。非常に低濃度にドーピングされたｎ型チャネル領域４３６の提供（少なくともチャネルの上部への）は、改善されたキャリア移動度をもたらし得る。例えば、いくつかの実施例では、半導体層構造４５０の注入された部分の上側０．２マイクロメートルは、ｎ型導電率を示し得る（つまり、各ウェル領域４３０の上側０．２マイクロメートルは、ｎ型導電率を示し得る）。他の実施例では、半導体層構造４５０の注入された部分の上側０．５マイクロメートルが、ｎ型導電率を示し得る。やはり他の実施例では、半導体層構造４５０の注入された部分の上側０．７マイクロメートルが、ｎ型導電率を示し得る。やはり他の実施例では、半導体層構造４５０の注入された部分の上側１．０マイクロメートルが、ｎ型導電率を示し得る。他の実施例では、側面ウェル４３４は、側面ウェル４３４のｎ型導電率を示す少なくとも上側０．２、０．５、０．７、又は１．０マイクロメートルを伴う、上述のドーピング・プロファイルのうちの１つを有し得、一方、主要ウェル４３２は、側面ウェル４３４とは異なるドーピング・プロファイルを有し得る（例えば、主要ウェルは、いずれのｎ型導電率を有する部分も含まなくてもよい）。

【0061】

いくつかの実施例では、主要ウェル４３２及び側面ウェル４３４は、単一のチャネリング・イオン注入ステップで形成され得る。他の実施例では、主要ウェル４３２及び側面ウェル４３４は、個別のチャネリング・イオン注入ステップで形成され得る。主要ウェル４３２及び側面ウェル４３４は、上述の米国特許出願第１５／１６８，３１０号内で開示されたチャネリング・イオン注入技術のうちの任意のものを用いて形成され得る。ウェル領域４３０は、ｎ型導電率を有する第１の部分と、ｐ型導電率を有する第２の部分とを含み得るので、領域４３０は、本明細書では「ｐウェル」ではなく「ウェル領域」と呼ぶ。

【0062】

チャネリング・イオン注入が用いられるとき、ドーパント・イオンは、比較的低い注入エネルギーを用いて、半導体層構造４５０内に非常に深く注入され得る。低い注入エネルギーが用いられるので、イオン注入に起因する半導体層構造４５０の上面への損傷が、低減され得る。そのような損傷は、特に損傷が、ゲート絶縁層４７０下の半導体層構造４５０の上面の近傍にあるとき、チャネル領域４３６内のキャリアの移動度を減少させ得る。低いエネルギー・チャネリング・イオン注入により、従来の注入より損傷が少なくなるので、キャリアの移動度が向上され得、所与のしきい値電圧での高速なスイッチング時間をもたらす。

【0063】

さらに、チャネリング・イオン注入により、深いウェル領域４３０の形成が可能になる。例えば、チャネリング・イオン注入を用いることにより、約７００ｋｅＶの注入エネルギーのような比較的控えめな注入エネルギーを用いて、半導体層構造４５０内に、例えば、約３マイクロメートル（又はそれ以上）の深さを有する、極端に深いウェル領域４３０を容易に形成することができる。深いウェル領域４３０は、ＭＯＳＦＥＴ３１０の短絡能力を改善する。

【0064】

より深いウェル領域４３０の提供により、ＪＦＥＴ領域４２２の幅を増大させることが可能になる。このことは、ＪＦＥＴ領域４２２内の抵抗を低減し、それによりＭＯＳＦＥＴ３１０のオン状態性能を改善し得る。いくつかの実施例では、各ウェル領域４３０の深さ（Ｄ）は、ＪＦＥＴ領域４２２の幅（Ｗ）を超える。他の実施例では、各ウェル領域４３０の深さは、ＪＦＥＴ領域４２２の幅の少なくとも１．２５倍であり得る。やはり他の実施例では、各ウェル領域４３０の深さは、ＪＦＥＴ領域４２２の幅の少なくとも１．５倍であり得る。さらに追加する実施例では、各ウェル領域４３０の深さは、ＪＦＥＴ領域４２２の幅の少なくとも２倍であり得る。上の事例の各々では、各ウェル領域４３０の深さは、ＪＦＥＴ領域４２２の幅の４倍未満であり得る。

【0065】

いくつかの実施例では、ウェル領域４３０は、少なくとも１．５マイクロメートルの深さを有し得、ここで各ウェル領域４３６の深さは、半導体基板４１０の上面に垂直な軸に沿った、ウェル領域の垂直方向の高さである。他の実施例では、ウェル領域４３０は、少なくとも２．０マイクロメートルの深さを有し得る。さらなる他の実施例では、ウェル領域４３０は、少なくとも２．５マイクロメートルの深さを有し得る。やはり他の実施例では、ウェル領域４３０は、少なくとも３．０マイクロメートルの深さを有し得る。上の事例の各々では、ウェル領域４３０の深さは、６．０マイクロメートル未満であり得る。ある例示の実施例では、ウェル領域４３０の深さは、約３マイクロメートルであり得、ＪＦＥＴ領域の幅は、約２．４マイクロメートルであり得る。

【0066】

ｎ型ソース領域４４０が形成された後、ゲート絶縁パターン４７０が、半導体層構造４５０の上面上に形成され得る。ゲート絶縁パターン４７０は、半導体層構造４５０直上に、ｎ型エピタキシャル層を介在させずに、形成され得る。ゲート絶縁パターン４７０は、他の絶縁材料も使用され得るが、例えばシリコン酸化物のパターンを含み得る。ゲート電極４７２は、ゲート絶縁パターン４７０上に形成される。ゲート電極４７２は、例えば、複数のユニット・セル・トランジスタ４００のゲート電極として機能する、導電性のゲート・フィンガを含み得る。

【0067】

ソース・コンタクト４８０は、高濃度にドーピングされたｎ型のソース領域４４０及びウェル領域４３０上に形成され得る。図面を単純化するために示していないが、ソース・コンタクト４８０は、ＭＯＳＦＥＴ３１０のシリコン・カーバイド半導体層構造の上面を横断して延在する、連続したソース・パターン３３２の一部であり得る（図４Ａを参照のこと）。ソース・コンタクト４８０は、例えば、ニッケル、チタン、タングステン、及び／又はアルミニウムなどの金属、並びに／或いは薄い積層スタック、並びに／或いは類似の材料を含み得る。ドレイン・コンタクト４９０は、基板４１０の下面上に形成され得る。ドレイン・コンタクト４９０は、例えば、ソース・コンタクト、これがシリコン・カーバイド基板にオーム性接触を形成するので、これに類似した材料を含み得る。

【0068】

チャネル領域４３６は、側面ウェル４３４内に形成される。チャネル領域４３６は、十分なバイアス電圧がゲート電極４７２に印加されたとき、ｎ型ソース領域４４０をＪＦＥＴ領域４２２に、電気的に接続する。ウェル領域４３０は、チャネリング・イオン注入を用いて形成されるので、ウェル領域４３０の一部分であるチャネル領域４３６も、チャネリング・イオン注入により形成される。そのようなバイアス電圧がゲート電極４７２に印加されたとき、電流は、図５Ｂで太い矢印によって示すように、ｎ型ソース領域４４０からチャネル領域４３６を通ってＪＦＥＴ領域４２２へ、そしてドレイン・コンタクト４９０へと下方へ流れ得る。

【0069】

図５Ｃは、ユニット・セル・トランジスタ４００の側面ウェル４３４の、半導体層構造４５０の上面からの深さに応じた、（ｐ型ドーパントの）ドーピング・プロファイルを示すグラフである。図５Ｃに示すように、チャネル領域４３６の表面でのｐ型ドーパント濃度は、非常に低く、１×１０^１５／ｃｍ^３未満であり得る。ｐ型ドーパント濃度は、最初の０．９マイクロメートルの間で、急峻に増大し、半導体層構造４５０の上面から約０．９マイクロメートルの深さで、約８ｘ１０^１６／ｃｍ^３のピークのドーピング濃度に至る。ドーピング濃度は次に、約２．８マイクロメートルの深さでの約３ｘ１０^１６／ｃｍ^３のドーピング濃度へと、徐々に減少する。ドーピング濃度は次に、急激に減少し、３．５マイクロメートルの深さにより検出レベル未満に降下する。図５Ｃのドーピング・プロファイルは、１×１０^１３／ｃｍ^３のドーズ量でＡｌ^＋イオンのチャネリング・イオン注入を用いて達成され得、ここで不純物は、室温で、４Ｈシリコン・カーバイド・ドリフト層４２０の＜０００１＞、＜１１－２３＞、＜－１－１２３＞、＜１－２１３＞、＜－１２－１３＞、＜２－１－１３＞又は＜－２１１３＞結晶軸のうちの１つの±１．５°以内の角度で注入され得る。任意の適切なドーパント・イオンが、使用され得る。いくつかの実施例では、注入は、例えば、７５℃以上の温度などの異なる温度で実施され得る。図５Ｃで示されている特有のプロファイルは、４Ｈシリコン・カーバイド・ドリフト層４２０の＜０００１＞結晶軸に沿ったチャネリング・イオン注入を実施することにより達成された。

【0070】

成長されたとき、ドリフト領域４２０の上部は、例えば、１×１０^１６／ｃｍ^３～５×１０^１７／ｃｍ^３のドーピング濃度を有し得る。いくつかの実施例では、ドーピング濃度は、２ｘ１０^１６／ｃｍ^３～５×１０^１６／ｃｍ^３であり得る。したがって、図５Ｃから分かるように、各側面ウェル４３４の上側０．７～０．８マイクロメートル（及びいくつかの実施例では、ｎ型ソース領域４４０を除いた全ウェル領域４３０）は、半導体層のバックグラウンドのドーピング・レベルが、側面ウェル４３４の上側部分内のイオン注入のドーピング・レベルより高いので、ｐ型ドーパントの注入にもかかわらず、ｎ型導電率を有し得る。したがって、事実上、ユニット・セル・トランジスタ１００のｎ型エピタキシャル層１６０の等価物が、ユニット・セル・トランジスタ４００内に、しかしながらずっと簡潔な方法で、形成される。各側面ウェル４３４の上部に設けられたｎ型領域は、低いドーピング濃度を有し得、したがって非常に高いキャリア移動度を示し得る。

【0071】

図５Ｃは、ウェル領域４３０がチャネリング・イオン注入により形成されたときに達成され得る、ウェル領域４３０の例示的なドーピング・プロファイルを示すが、多種多様な異なるドーピング・プロファイルが達成され得ることが理解されよう。例えば、図６は、図５Ｃに関して上述したものと同様の状態下で実施されるが、異なる注入エネルギーでのチャネリング・イオン注入を用いて、達成され得る、ドーピング・プロファイルを示すグラフである。具体的には、図６の曲線４９１～４９４は、イオン注入が、４Ｈシリコン・カーバイド・ドリフト層の＜０００１＞結晶軸に沿って、それぞれ１００ｋｅＶ、３００ｋｅＶ、５００ｋｅＶ、及び９００ｋｅＶの注入エネルギーで実施されたときに取得された、ドーピング・プロファイルを表す。比較する目的で、図６は、曲線４９５と記された、７００ｋｅＶの注入エネルギーに対応する、図５Ｃのドーピング・プロファイルをさらに含む。

【0072】

本発明の実施例によるいくつかのＭＯＳＦＥＴは、温度に関して零温度係数（「ＺＴＣ」）点のそれらの増幅特性を示し得る。図７は、３つの異なる動作温度での図２Ａのユニット・セル・トランジスタ２００を含む従来のパワーＭＯＳＦＥＴの増幅特性曲線と、同一の３つの動作温度での図５Ｂのユニット・セル・トランジスタ２００を含むパワーＭＯＳＦＥＴの同等の増幅特性曲線とを比較する、グラフである。

【0073】

図７の実線の曲線５００、５１０、５２０は、図２Ａのユニット・セル・トランジスタ２００を含む従来のパワーＭＯＳＦＥＴのゲート・ソース間電圧Ｖ_ＧＳに応じたドレイン電流を表す。各実線の曲線５００、５１０、５２０は、２０ボルトのドレイン・ソース間電圧Ｖ_ＤＳでの、プロットである。曲線５００、５１０、５２０は、それぞれ２５℃、１００℃、１５０℃の動作温度での、ゲート電圧に応じたドレイン電流を示す。図７で分かるように、ドレイン電流Ｉ_ＤＳは、より高い温度ほど、より急速に増大する。このことは、少なくとも図７で示したドレイン電流の範囲で、従来のＭＯＳＦＥＴは、正のしきい値電圧の温度係数を有することを示す。より高いドレイン電流が、増大された電力消費をもたらすので（Ｐ＝Ｖ×Ｉであるので）、短絡状態下で、ＭＯＳＦＥＴは、増大されたドレイン電流Ｉ_ＤＳと、対応する電力の増大が温度を上昇させることとを伴う、フィードバック・ループを経験することになり、それがさらなるドレイン電流Ｉ_ＤＳの増大をもたらす。このことは、ＭＯＳＦＥＴに非常に短い持続時間の短絡能力をもたらすことが可能になる。

【0074】

ドレイン電流の負の温度係数は、２つの異なる動作温度での、ゲート・ソース間電圧Ｖ_ＧＳに応じた、（固定されたドレイン・ソース間電圧Ｖ_ＤＳの）ＭＯＳＦＥＴのドレイン電流Ｉ_ＤＳの曲線が交差することを、意味する。このことは、図７への参照により、理解され得る。図７の破線の曲線５３０、５４０、５５０は、ドレイン電流に負の温度係数を有する、本発明の実施例によるＭＯＳＦＥＴの、ゲート・ソース間電圧Ｖ_ＧＳに応じたドレイン電流Ｉ_ＤＳを表す。やはり、各破線の曲線５３０、５４０、５５０は、２０ボルトのドレイン・ソース間電圧Ｖ_ＤＳでの、プロットである。曲線５３０、５４０、５５０は、それぞれ２５℃、１００℃、１５０℃の温度での、ゲート電圧に応じたドレイン電流を示す。図７で分かるように、ＭＯＳＦＥＴがドレイン電流に負の温度係数を有するとき、曲線は、互いに交差し（この図では、曲線は、約１５ボルトのゲート電圧で交差している）、その結果、このゲート電圧レベルより上で、ドレイン電流Ｉ_ＤＳは、より高い温度ほどより急速に飽和する。したがって、温度が増大するとき、ドレイン電流Ｉ_ＤＳは、減少し、上述のフィードバック・ループは、発生しない。そのため、ドレイン電流に負の温度係数を有する、本発明の実施例によるＭＯＳＦＥＴは、改善された短絡能力を示し得る。

【0075】

特に、本発明の実施例によるＭＯＳＦＥＴは、デバイスに固有の動作状態の範囲内で（すなわち、ＭＯＳＦＥＴが、デバイスに固有の動作状態の範囲内にある、Ｖ_ＧＳ、Ｖ_ＤＳ、及びＩ_ＤＳの値で動作するとき）、ドレイン電流に負の温度係数を示す。いくつかの実施例では、ＭＯＳＦＥＴは、５０アンペア未満のドレイン電流で、２５℃及び１５０℃の動作温度に関して、ドレイン電流に負の温度係数を示し得る。他の実施例では、ＭＯＳＦＥＴは、４０アンペア未満のドレイン電流で、２５℃及び１５０℃の動作温度に関して、ドレイン電流に負の温度係数を示し得る。やはり他の実施例では、ＭＯＳＦＥＴは、３５アンペア未満、又は３０アンペア未満のドレイン電流で、２５℃及び１５０℃の動作温度に関して、ドレイン電流に負の温度係数を示し得る。

【0076】

本発明の実施例によるＭＯＳＦＥＴは、他の性能パラメータを犠牲にすることなく、改善された短絡能力を達成し得る。例えば、図８は、上述のユニット・セル４００を用いて形成されたＭＯＳＦＥＴの電圧阻止特性を示すグラフである。図に示すように、ＭＯＳＦＥＴは、高い電圧阻止レベルを示す。

【0077】

図９Ａ及び９Ｂは、従来のＭＯＳＦＥＴ及び本発明の実施例によるＭＯＳＦＥＴの、出力特性を示すグラフである。図９Ａ及び９Ｂを比較することによって分かるように、両デバイスの順方向導通の電圧降下は、類似している。図９Ａはさらに、どのように従来のＭＯＳＦＥＴが、しきい値電圧の正の温度係数を有するかを示し、一方、図９Ｂは、本発明の実施例によるＭＯＳＦＥＴが、ドレイン電流に負の温度係数を有することを示す。

【0078】

図１０は、本発明の実施例による、パワーＭＯＳＦＥＴを形成する方法のフローチャートである。図１０に示すように、工程は、基板上へのシリコン・カーバイド・ドリフト領域の形成で開始され得る（ブロック６００）。シリコン・カーバイド・ドリフト領域は、第１の導電型を有し得る。次に、第１及び第２のウェル領域は、第２の導電型ドーパントを、チャネリング・イオン注入を用いて、シリコン・カーバイド・ドリフト領域の上部内に注入することによって、シリコン・カーバイド・ドリフト領域の上部内に形成され得る（ブロック６１０）。第１及び第２のウェル領域の各々の上部は、第１の導電型を有し得、一方、第１及び第２のウェル領域の各々の下部は、第２の導電型を有し得、ここで第２の導電型は、第１の導電型と異なる。第１及び第２のウェル領域は、互いに隣接し得、それらの間でＪＦＥＴ領域を画定し得る。第１のウェル領域の深さは、第１及び第２のウェル領域間の距離を超え得る（すなわち、ＪＦＥＴ領域の幅を超え得る）。

【0079】

本発明の実施例によるＭＯＳＦＥＴは、別の方法で、阻止電圧能力及び順方向しきい値電圧などの、同等の又は改善された動作特性を提供しながらも、著しく改善された短絡能力を有し得る。ウェル領域を形成するために、チャネリング・イオン注入技術を用いることによって、高い移動度を有するチャネルをもたらす、比較的厚い、低濃度にドーピングされたｎ型領域が、ゲート電極の下に形成され得る。チャネリング・イオン注入はさらに、表面近傍の低いｐ型ド－ピンングレベルと、ウェル領域内でより深いほどさらにより高いｐ型ド－ピンングレベルとを有する、好ましいドーピング・プロファイルを提供し得る。さらに、イオンが、半導体層の結晶構造内のチャネルを流下する傾向を有し、ゆえに表面近傍の衝突が比較的低いレベルあるので、チャネリング・イオン注入は、特に注入表面で、損傷が低いレベルである傾向を有する。このことが表面損傷を低減し、チャネル領域内のキャリアの移動度を、さらに改善し得る。さらに、チャネリング・イオン注入により、１．５マイクロメートルを超える深さを有するウェル領域のような、深いウェル領域の形成が可能になる。いくつかの実施例では、ウェル領域は、２マイクロメートル、３マイクロメートル、又はそれを超える深さを有し得る。より深いウェル領域により、ＪＦＥＴ領域が拡張された幅を有することが可能になり、それがＪＦＥＴ領域の抵抗を低減し、ゆえにデバイスの短絡能力を改善する。

【0080】

上の説明は、ｎチャネルＭＯＳＦＥＴに着目しているが、本発明のさらなる実施例によれば、各デバイス内の半導体層の各々の極性は、対応するｐチャネルＭＯＳＦＥＴを提供するように、逆転され得ることが理解されよう。同様に、上で説明した本発明の本実施例は、ＭＯＳＦＥＴであるが、本明細書で開示された技術はまた、本発明の実施例によるＭＯＳＦＥＴを含む、絶縁ゲート型バイポーラ・トランジスタ（ＩＧＢＴ：ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｊｕｎｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ）を形成するために使用され得ることが理解されよう。

【0081】

本明細書では、本発明の実施例は、電力スイッチング・デバイスの１つ又は２つのユニット・セルを示す断面図を基準にして説明されている。実際の実施態様は通常、さらにより大きい数のユニット・セルを含むことが理解されよう。しかしながら、本発明は、そのようなデバイスに限定されず、本明細書に添付の請求項も、ＭＯＳＦＥＴと、例えば、単一のユニット・セルを備える、他の電力スイッチング・デバイスとを、包含することが、さらに理解されよう。なお、本開示は、シリコン・カーバイド・デバイスに着目しているが、本発明の実施例は、例えばガリウム窒化物、亜鉛セレン化物、又は他の任意のＩＩ－ＶＩ又はＩＩＩ－Ｖワイド・バンドギャップ化合物半導体などの、他のワイド・バンドギャップ半導体を用いて形成されたデバイスへの適用可能性をさらに有し得ることが理解されよう。

【0082】

本発明は、本発明の実施例を示す、添付図面を参照して上述された。本発明は、しかしながら、多くの異なる形態で実施され得、本明細書で表明された本実施例に限定されると解釈されるべきでない。むしろ、これらの実施例は、本開示が完全且つ完璧となるように提供され、本発明の範囲を当業者に完全に伝えることになる。図中、層及び領域のサイズ及び相対的サイズは、明確のため強調され得る。要素又は層が、別の要素又は層「の上にある」、「に接続される」、又は「に結合される」と記述された場合、それは、別の要素又は層に、直接的に、上にあり、接続され、又は結合され得、或いは介在要素又は層が存在し得ることが理解されよう。対照的に、要素が、別の要素又は層「の直上にある」、「に直接接続される」、又は「に直接連結される」と記述された場合、介在要素又は層は存在しない。本明細書で用いられるとき、用語「及び／又は」は、関連する列挙された事項のうちの１つ又は複数のいずれか及び全ての組合せを包含する。全体にわたり、類似の番号は、類似の要素を参照する。

【0083】

第１の、第２の、という用語が、多様な領域、層、及び／又は要素を説明するために、本明細書で使用されているが、これらの領域、層、及び／又は要素は、これらの用語によって限定されるべきでないことが理解されよう。これらの用語は、１つの領域、層、又は要素を別の領域、層、又は要素と区別するためだけに使用されている。したがって、本発明の範囲から逸脱することなく、後述する第１の領域、層、又は要素は、第２の領域、層、又は要素と呼ばれ得、同様に、第２の領域、層、又は要素は、第１の領域、層、又は要素と呼ばれ得る。

【0084】

「下側」又は「底部」及び「上側」又は「上部」などの相対的用語は、本明細書では、図中で示すように、１つの要素の、別の要素に対する関係を説明するために使用され得る。相対的用語は、図内で示される方位に加え、デバイスの異なる方位を包含することが意図されることが理解されよう。例えば、図内のデバイスがひっくり返された場合、他の要素の「下側」の側面上にあると説明される要素は、今度は他の要素の「上側」の側面上にあるであろう。例示の用語「下側」は、したがって、図の特定の配置により、「下側」及び「上側」の両方の配置を包含し得る。同様に、例えば、図のうちの１つ内のデバイスがひっくり返された場合、他の要素の「より低い」又は「下に」と説明される要素は、今度は他の要素の「上側」にあると順応されるであろう。例示の用語「より低い」又は「下に」は、したがって、上及び下の両方の配置を包含し得る。

【0085】

本明細書で使用された専門用語は、具体的な実施例を説明する目的のためだけのものであり、本発明を限定することを意図するものではない。本明細書で使用したように、単数形の「ａ」、「ａｎ」、及び「ｔｈｅ」は、文脈が明確にそうでないことを示さない限り、複数形も同様に含めることを意図する。さらに、用語「備える」（ｃｏｍｐｒｉｓｅｓ）、「備えている」（ｃｏｍｐｒｉｓｉｎｇ）、「含む」（ｉｎｃｌｕｄｅｓ）、及び／又は「含んでいる」（ｉｎｃｌｕｄｉｎｇ）は、本明細書中で使用されているとき、述べられている特徴、要素、及び／又は構成要素の存在を特定するが、１つ若しくは複数の他の特徴、要素、構成要素、及び／又はそれらの組合せの存在又は付加を排除しないことがさらに理解されよう。

【0086】

本発明の実施例は、本明細書では、概略図である断面図解を用いて説明した。したがって、例えば、製造技術及び／又は公差の結果として、図解の形状からの変化量が期待されることになる。したがって、本発明の実施例は、本明細書で図示されている領域の特定の形状に限定されると解釈されるべきなく、例えば製造から生じる形状の偏差を含むことになる。例えば、長方形に図示されている注入された領域は、一般に、その縁部で、丸みを帯びた又は曲線状のフィーチャを、且つ／或いは注入された領域から注入されていない領域への二値的変化ではなく、注入濃度の傾斜を有する。したがって、図で示された領域は、本質的に概略的であり、それらの形状は、デバイスの領域の実際の形状を示すことを意図されておらず、本発明の範囲を制限することを意図されていない。

【0087】

本明細書で開示された実施例は組合せられ得るであることが理解されよう。したがって、第１の実施例に関して図示且つ／又は説明された特徴は、第２の実施例にも同様に含まれ得、逆もまた同様である。

【0088】

上述の実施例は、特定の図を用いて説明されているが、本発明のいくつかの実施例は、追加の及び／若しくは介在する層、構造、又は要素を含み得、且つ／又は特定の層、構造、若しくは要素が削除され得ることが理解されよう。本発明の少数の例示的な実施例が説明されたが、例示的な実施例おいて、本発明の新規な教示及び利点から実質的に逸脱することなしに、多くの変形が可能であることが当業者には容易に理解されよう。したがって、全てのそのような変形は、請求項内で規定されるように、本発明の範囲内に含まれることが、意図されている。したがって、上述のことは、本発明を例示するものであり、開示される特定の実施例に限定されると解釈されるべきでなく、開示された実施例及び他の実施例への変更は、添付の請求項の範囲内に含まれることを意図されていることが理解されよう。本発明は、以下の請求項によって定められ、請求項の等価のものがその中に含まれることになる。

【図1A】

【図1B】

【図2A】

【図2B】

【図3】

【図4A】

【図4B】

【図5A】

【図5B】

【図5C】

【図6】

【図7】

【図8】

【図9A】

【図9B】

【図10】

【手続補正書】

【提出日】2023-04-25

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

半導体製造装置によってパワーＭＯＳＦＥＴを形成する方法であって、
第１の導電型を有するシリコン・カーバイド・ドリフト領域を提供するステップと、
前記シリコン・カーバイド・ドリフト領域の上部に第１及び第２のウェル領域を形成するステップであって、前記第１及び第２のウェル領域の各々がチャネル領域を備えるそれぞれの側部を含み、前記側部は、ＭＯＳＦＥＴのゲート電極の下にあって、前記第１の導電型を有する各チャネル領域の上部を残しながら、各チャネル領域の下部を前記第１の導電型とは異なる第２の導電型に変換するチャネリング・イオン注入プロセスを用いて形成される、ステップと、を含む、
パワーＭＯＳＦＥＴを形成する方法。

【請求項2】

前記第１及び第２のウェル領域が各々、少なくとも１．５マイクロメートルの深さを有する、請求項１に記載の方法。

【請求項3】

前記第１及び第２のウェル領域が各々、少なくとも２．０マイクロメートルの深さを有する、請求項１又は２に記載の方法。

【請求項4】

前記第１のウェル領域の前記深さが、前記第１及び第２のウェル領域間の距離を超える、請求項１から３までのいずれか一項に記載の方法。

【請求項5】

前記第１のウェル領域と前記第２のウェル領域との間にあるＪＦＥＴ領域のドーピング濃度が、１×１０ ^１６ ／ｃｍ ^３ ～５×１０ ^１７ ／ｃｍ ^３ の間にある、請求項１から４までのいずれか一項に記載の方法。

【請求項6】

前記第１のウェル領域の少なくとも上側０．４マイクロメートルが、第１の導電型を有する、請求項１から５までのいずれか一項に記載の方法。

【請求項7】

前記第１のウェル領域と前記第２のウェル領域との間の距離は少なくとも２．０マイクロメートルであり、前記第１ウェル領域の深さは少なくとも２．５マイクロメートルである、請求項１から６までのいずれか一項に記載の方法。

【請求項8】

前記第１のウェル領域内の第２の導電型ドーパント濃度は、前記シリコン・カーバイド・ドリフト領域の上面から１．０～２．０マイクロメートルの深さで、３倍未満で変化し得る、請求項１から７までのいずれか一項に記載の方法。

【請求項9】

前記チャネル領域及び前記第１のウェル領域の中央部分が、前記シリコン・カーバイド・ドリフト領域の上面からの深さに応じた、第２の導電型ドーパントの実質的に同一のドーピング・プロファイルを有する、請求項１から４までのいずれか一項に記載の方法。

【請求項10】

前記チャネリング・イオン注入が、ドーパント不純物を、前記シリコン・カーバイド・ドリフト領域の＜０００１＞、＜１１－２３＞、＜－１－１２３＞、＜１－２１３＞、＜－１２－１３＞、＜２－１－１３＞、又は＜－２１１３＞結晶軸のうちの１つの±１．５°以内の角度で注入する、請求項１から４及び９のいずれか一項に記載の方法。

【請求項11】

前記第１のウェル領域の少なくとも上側０．２マイクロメートルが、前記第１の導電型を有する、請求項１から４及び９から１０のいずれか一項に記載の方法。