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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023080747
(43)【公開日】2023-06-09
(54)【発明の名称】コンパレータ
(51)【国際特許分類】
H03K 5/08 20060101AFI20230602BHJP
【ＦＩ】
H03K5/08 E
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2021194248
(22)【出願日】2021-11-30
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】110002000
【氏名又は名称】弁理士法人栄光事務所
(72)【発明者】
【氏名】吉田 晴彦
【テーマコード（参考）】
5J039
【Ｆターム（参考）】
5J039DA01
5J039DA09
5J039DA10
5J039MM03
5J039MM04
(57)【要約】
【課題】応答速度の低下を招くことなく、消費電流の低減を図ったコンパレータを提供する。
【解決手段】出力部３１を構成するトランジスタＭ７１とトランジスタＭ５１との間にトランジスタＭ９１を設ける。出力部３２を構成するトランジスタＭ８２とトランジスタＭ６２との間にトランジスタＭ９２を設ける。出力部３１、３２の出力がリセット入力Ｒ、セット入力Ｓに入力されるラッチ回路４によってトランジスタＭ９１，Ｍ９２のオンオフを制御する。
【選択図】図１
【解決手段】出力部３１を構成するトランジスタＭ７１とトランジスタＭ５１との間にトランジスタＭ９１を設ける。出力部３２を構成するトランジスタＭ８２とトランジスタＭ６２との間にトランジスタＭ９２を設ける。出力部３１、３２の出力がリセット入力Ｒ、セット入力Ｓに入力されるラッチ回路４によってトランジスタＭ９１，Ｍ９２のオンオフを制御する。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１の入力電位及び第２の入力電位に応じた電流比の電流が各々流れる第１の差動トランジスタ及び第２の差動トランジスタを有する差動入力部と、
前記第１の差動トランジスタに流れる電流を折り返す第３のトランジスタと、前記第２の差動トランジスタに流れる電流を折り返す第４のトランジスタとを有し、前記第４のトランジスタが出力段を構成する第１の出力部と、
前記第１の差動トランジスタに流れる電流を折り返す第５のトランジスタと、前記第２の差動トランジスタに流れる電流を折り返す第６のトランジスタとを有し、前記第５のトランジスタが出力段を構成する第２の出力部と、
前記第３のトランジスタに流れる電流を遮断する第１のスイッチ素子と、
前記第６のトランジスタに流れる電流を遮断する第２のスイッチ素子と、
前記第１の出力部及び前記第２の出力部の出力に応じて前記第１のスイッチ素子及び前記第２のスイッチ素子のオンオフを制御するラッチ回路とを備えた、
コンパレータ。
前記第１の差動トランジスタに流れる電流を折り返す第３のトランジスタと、前記第２の差動トランジスタに流れる電流を折り返す第４のトランジスタとを有し、前記第４のトランジスタが出力段を構成する第１の出力部と、
前記第１の差動トランジスタに流れる電流を折り返す第５のトランジスタと、前記第２の差動トランジスタに流れる電流を折り返す第６のトランジスタとを有し、前記第５のトランジスタが出力段を構成する第２の出力部と、
前記第３のトランジスタに流れる電流を遮断する第１のスイッチ素子と、
前記第６のトランジスタに流れる電流を遮断する第２のスイッチ素子と、
前記第１の出力部及び前記第２の出力部の出力に応じて前記第１のスイッチ素子及び前記第２のスイッチ素子のオンオフを制御するラッチ回路とを備えた、
コンパレータ。
【請求項2】
請求項１に記載のコンパレータにおいて、
前記差動入力部が、前記第１の差動トランジスタに直列接続された第７の負荷トランジスタと、前記第２の差動トランジスタに直列接続された第８の負荷トランジスタとを有し、
前記第３のトランジスタ及び前記第５のトランジスタが、前記第７の負荷トランジスタにカレントミラー接続され、
前記第４のトランジスタ及び前記第６のトランジスタが、前記第８の負荷トランジスタにカレントミラー接続され、
前記第１の出力部が、前記第３のトランジスタに直列接続された第９のトランジスタと、前記第９のトランジスタにカレントミラー接続され、前記第９のトランジスタに流れる電流を折り返す第１０のトランジスタとを有し、前記第４のトランジスタ及び前記第１０のトランジスタが直列接続され、その接続点が出力となり、
前記第２の出力部が、前記第６のトランジスタに直列接続された第１２のトランジスタと、前記第１２のトランジスタにカレントミラー接続され、前記第１２のトランジスタに流れる電流を折り返す第１１のトランジスタとを有し、前記第５のトランジスタ及び前記第１１のトランジスタが直列接続され、その接続点が出力となる、
コンパレータ。
前記差動入力部が、前記第１の差動トランジスタに直列接続された第７の負荷トランジスタと、前記第２の差動トランジスタに直列接続された第８の負荷トランジスタとを有し、
前記第３のトランジスタ及び前記第５のトランジスタが、前記第７の負荷トランジスタにカレントミラー接続され、
前記第４のトランジスタ及び前記第６のトランジスタが、前記第８の負荷トランジスタにカレントミラー接続され、
前記第１の出力部が、前記第３のトランジスタに直列接続された第９のトランジスタと、前記第９のトランジスタにカレントミラー接続され、前記第９のトランジスタに流れる電流を折り返す第１０のトランジスタとを有し、前記第４のトランジスタ及び前記第１０のトランジスタが直列接続され、その接続点が出力となり、
前記第２の出力部が、前記第６のトランジスタに直列接続された第１２のトランジスタと、前記第１２のトランジスタにカレントミラー接続され、前記第１２のトランジスタに流れる電流を折り返す第１１のトランジスタとを有し、前記第５のトランジスタ及び前記第１１のトランジスタが直列接続され、その接続点が出力となる、
コンパレータ。
【請求項3】
請求項１に記載のコンパレータにおいて、
前記第１のスイッチ素子及び前記第２のスイッチ素子が電界効果トランジスタから構成された、
コンパレータ。
前記第１のスイッチ素子及び前記第２のスイッチ素子が電界効果トランジスタから構成された、
コンパレータ。
【請求項4】
請求項１～３の何れか１項に記載のコンパレータにおいて、
前記ラッチ回路の出力及び反転出力の何れか一方と、出力端子との間に接続される出力バッファ回路を備え、
前記ラッチ回路は、前記出力に接続される第１の論理ゲート回路と、前記反転出力に接続される第２の論理ゲート回路とを有し、
前記第１の論理ゲート回路及び前記第２の論理ゲート回路のうち前記出力バッファ回路に接続されていない一方の電源入力端子と電源電圧との間に抵抗器を設けた、
コンパレータ。
前記ラッチ回路の出力及び反転出力の何れか一方と、出力端子との間に接続される出力バッファ回路を備え、
前記ラッチ回路は、前記出力に接続される第１の論理ゲート回路と、前記反転出力に接続される第２の論理ゲート回路とを有し、
前記第１の論理ゲート回路及び前記第２の論理ゲート回路のうち前記出力バッファ回路に接続されていない一方の電源入力端子と電源電圧との間に抵抗器を設けた、
コンパレータ。
【請求項5】
請求項１～４の何れか１項に記載のコンパレータにおいて、
前記トランジスタの少なくとも１つ以上が電界効果トランジスタから構成されている、
コンパレータ。
前記トランジスタの少なくとも１つ以上が電界効果トランジスタから構成されている、
コンパレータ。
【請求項6】
請求項１～５の何れか１項に記載のコンパレータにおいて、
前記トランジスタの少なくとも１つ以上がバイポーラトランジスタから構成されている、
コンパレータ。
前記トランジスタの少なくとも１つ以上がバイポーラトランジスタから構成されている、
コンパレータ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、コンパレータに関する。
【背景技術】
【0002】
地球温暖化の原因は、ＣＯ２のような温暖効果ガスの濃度上昇により、大気の温室効果が強まったことによると考えられており、通信情報化社会の急速な進展に伴い、電子機器の低消費電力化も大きな課題になってきている。電子機器には多くの半導体集積回路が使用されており、本発明は、半導体集積回路に幅広く使われるコンパレータの消費電流を低減し、地球温暖化の抑制に貢献しようとするものである。
【0003】
半導体集積回路に用いられるコンパレータとして、図５に示すような回路が知られている（例えば特許文献１、２など参照）。図５に示されているコンパレータ１００は、差動入力部１０１と、出力部１０２と、出力バッファ回路１０３を主たる構成要素として構成される。
【0004】
差動入力部１０１は、ソースが共通接続された差動トランジスタＭ１，Ｍ２と、そのドレインに各々接続された負荷トランジスタＭ３，Ｍ４と、トランジスタＭ１，Ｍ２の共通ソースと正電源電圧ＶＤＤとの間に接続された定電流源２１とにより構成されている。
【0005】
出力部１０２は、負荷トランジスタＭ３，Ｍ４と各々カレントミラー接続されたトランジスタＭ５，Ｍ６と、そのドレインと正電源電圧ＶＤＤとの間に各々接続されたトランジスタＭ７，Ｍ８とから成る。トランジスタＭ７，Ｍ８をカレントミラー接続して、トランジスタＭ６のドレインとトランジスタＭ８のドレインとの接続ノードより、出力バッファ回路１０３を介して出力を取り出すように構成されている。
【0006】
上述した従来のコンパレータ１００は、差動トランジスタＭ１に流れる電流が差動トランジスタＭ２に流れる電流より多い場合に、出力電圧がＨｉｇｈ状態となる。このとき、差動トランジスタＭ１に流れる電流をコピーした電流がトランジスタＭ５のドレインに定電流として流れるため、消費電流が大きくなるという課題があった。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特許第５１４１２８９号公報
【特許文献2】特開平７－２４５５５２号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明は、上述した事情に鑑みてなされたものであり、その目的は、応答速度の低下を招くことなく、消費電流の低減を図ったコンパレータを提供することにある。
【課題を解決するための手段】
【0009】
前述した目的を達成するために、本発明に係るコンパレータは、下記［１］～［６］を特徴としている。
［１］
第１の入力電位及び第２の入力電位に応じた電流比の電流が各々流れる第１の差動トランジスタ及び第２の差動トランジスタを有する差動入力部と、
前記第１の差動トランジスタに流れる電流を折り返す第３のトランジスタと、前記第２の差動トランジスタに流れる電流を折り返す第４のトランジスタとを有し、前記第４のトランジスタが出力段を構成する第１の出力部と、
前記第１の差動トランジスタに流れる電流を折り返す第５のトランジスタと、前記第２の差動トランジスタに流れる電流を折り返す第６のトランジスタとを有し、前記第５のトランジスタが出力段を構成する第２の出力部と、
前記第３のトランジスタに流れる電流を遮断する第１のスイッチ素子と、
前記第６のトランジスタに流れる電流を遮断する第２のスイッチ素子と、
前記第１の出力部及び前記第２の出力部の出力に応じて前記第１のスイッチ素子及び前記第２のスイッチ素子のオンオフを制御するラッチ回路とを備えた、
コンパレータであること。
［２］
［１］に記載のコンパレータにおいて、
前記差動入力部が、前記第１の差動トランジスタに直列接続された第７の負荷トランジスタと、前記第２の差動トランジスタに直列接続された第８の負荷トランジスタとを有し、
前記第３のトランジスタ及び前記第５のトランジスタが、前記第７の負荷トランジスタにカレントミラー接続され、
前記第４のトランジスタ及び前記第６のトランジスタが、前記第８の負荷トランジスタにカレントミラー接続され、
前記第１の出力部が、前記第３のトランジスタに直列接続された第９のトランジスタと、前記第９のトランジスタにカレントミラー接続され、前記第９のトランジスタに流れる電流を折り返す第１０のトランジスタとを有し、前記第４のトランジスタ及び前記第１０のトランジスタが直列接続され、その接続点が出力となり、
前記第２の出力部が、前記第６のトランジスタに直列接続された第１２のトランジスタと、前記第１２のトランジスタにカレントミラー接続され、前記第１２のトランジスタに流れる電流を折り返す第１１のトランジスタとを有し、前記第５のトランジスタ及び前記第１１のトランジスタが直列接続され、その接続点が出力となる、
コンパレータであること。
［３］
［１］に記載のコンパレータにおいて、
前記第１のスイッチ素子及び前記第２のスイッチ素子が電界効果トランジスタから構成された、
コンパレータであること。
［４］
［１］～［３］の何れか１項に記載のコンパレータにおいて、
前記ラッチ回路の出力及び反転出力の何れか一方と、出力端子との間に接続される出力バッファ回路を備え、
前記ラッチ回路は、前記出力に接続される第１の論理ゲート回路と、前記反転出力に接続される第２の論理ゲート回路とを有し、
前記第１の論理ゲート回路及び前記第２の論理ゲート回路のうち前記出力バッファ回路に接続されていない一方の電源入力端子と電源電圧との間に抵抗器を設けた、
コンパレータであること。
［５］
［１］～［４］の何れか１項に記載のコンパレータにおいて、
前記トランジスタの少なくとも１つ以上が電界効果トランジスタから構成されている、
コンパレータであること。
［６］
［１］～［５］の何れか１項に記載のコンパレータにおいて、
前記トランジスタの少なくとも１つ以上がバイポーラトランジスタから構成されている、
コンパレータであること。
［１］
第１の入力電位及び第２の入力電位に応じた電流比の電流が各々流れる第１の差動トランジスタ及び第２の差動トランジスタを有する差動入力部と、
前記第１の差動トランジスタに流れる電流を折り返す第３のトランジスタと、前記第２の差動トランジスタに流れる電流を折り返す第４のトランジスタとを有し、前記第４のトランジスタが出力段を構成する第１の出力部と、
前記第１の差動トランジスタに流れる電流を折り返す第５のトランジスタと、前記第２の差動トランジスタに流れる電流を折り返す第６のトランジスタとを有し、前記第５のトランジスタが出力段を構成する第２の出力部と、
前記第３のトランジスタに流れる電流を遮断する第１のスイッチ素子と、
前記第６のトランジスタに流れる電流を遮断する第２のスイッチ素子と、
前記第１の出力部及び前記第２の出力部の出力に応じて前記第１のスイッチ素子及び前記第２のスイッチ素子のオンオフを制御するラッチ回路とを備えた、
コンパレータであること。
［２］
［１］に記載のコンパレータにおいて、
前記差動入力部が、前記第１の差動トランジスタに直列接続された第７の負荷トランジスタと、前記第２の差動トランジスタに直列接続された第８の負荷トランジスタとを有し、
前記第３のトランジスタ及び前記第５のトランジスタが、前記第７の負荷トランジスタにカレントミラー接続され、
前記第４のトランジスタ及び前記第６のトランジスタが、前記第８の負荷トランジスタにカレントミラー接続され、
前記第１の出力部が、前記第３のトランジスタに直列接続された第９のトランジスタと、前記第９のトランジスタにカレントミラー接続され、前記第９のトランジスタに流れる電流を折り返す第１０のトランジスタとを有し、前記第４のトランジスタ及び前記第１０のトランジスタが直列接続され、その接続点が出力となり、
前記第２の出力部が、前記第６のトランジスタに直列接続された第１２のトランジスタと、前記第１２のトランジスタにカレントミラー接続され、前記第１２のトランジスタに流れる電流を折り返す第１１のトランジスタとを有し、前記第５のトランジスタ及び前記第１１のトランジスタが直列接続され、その接続点が出力となる、
コンパレータであること。
［３］
［１］に記載のコンパレータにおいて、
前記第１のスイッチ素子及び前記第２のスイッチ素子が電界効果トランジスタから構成された、
コンパレータであること。
［４］
［１］～［３］の何れか１項に記載のコンパレータにおいて、
前記ラッチ回路の出力及び反転出力の何れか一方と、出力端子との間に接続される出力バッファ回路を備え、
前記ラッチ回路は、前記出力に接続される第１の論理ゲート回路と、前記反転出力に接続される第２の論理ゲート回路とを有し、
前記第１の論理ゲート回路及び前記第２の論理ゲート回路のうち前記出力バッファ回路に接続されていない一方の電源入力端子と電源電圧との間に抵抗器を設けた、
コンパレータであること。
［５］
［１］～［４］の何れか１項に記載のコンパレータにおいて、
前記トランジスタの少なくとも１つ以上が電界効果トランジスタから構成されている、
コンパレータであること。
［６］
［１］～［５］の何れか１項に記載のコンパレータにおいて、
前記トランジスタの少なくとも１つ以上がバイポーラトランジスタから構成されている、
コンパレータであること。
【発明の効果】
【0010】
本発明のコンパレータによれば、応答速度の低下を招くことなく、消費電流の低減を図ることができる。
【0011】
以上、本発明について簡潔に説明した。更に、以下に説明される発明を実施するための形態（以下、「実施形態」という。）を添付の図面を参照して通読することにより、本発明の詳細は更に明確化されるであろう。
【図面の簡単な説明】
【0012】
【発明を実施するための形態】
【0013】
本発明に関する具体的な実施形態について、各図を参照しながら以下に説明する。
【0014】
（第１実施形態）
まず、第１実施形態のコンパレータ１について図１を参照して説明する。同図に示すように、コンパレータ１は、反転入力端子Ｔ１１に入力された反転入力電位ＩＮＭ（＝第１の入力電位）と非反転入力端子Ｔ１２に入力された非反転入力電位ＩＮＰ（＝第２の入力電位）とを比較し、その比較結果を出力端子Ｔ３から出力する。コンパレータ１は、差動入力部２と、出力部３１（＝第１の出力部），出力部３２（＝第２の出力部）と、ラッチ回路４と、トランジスタＭ９１（＝第１のスイッチ素子），トランジスタＭ９２（＝第２のスイッチ素子）と、出力バッファ回路５とを備えている。
まず、第１実施形態のコンパレータ１について図１を参照して説明する。同図に示すように、コンパレータ１は、反転入力端子Ｔ１１に入力された反転入力電位ＩＮＭ（＝第１の入力電位）と非反転入力端子Ｔ１２に入力された非反転入力電位ＩＮＰ（＝第２の入力電位）とを比較し、その比較結果を出力端子Ｔ３から出力する。コンパレータ１は、差動入力部２と、出力部３１（＝第１の出力部），出力部３２（＝第２の出力部）と、ラッチ回路４と、トランジスタＭ９１（＝第１のスイッチ素子），トランジスタＭ９２（＝第２のスイッチ素子）と、出力バッファ回路５とを備えている。
【0015】
差動入力部２は、ソースが共通接続された差動トランジスタＭ１（＝第１の差動トランジスタ）、差動トランジスタＭ２（＝第２の差動トランジスタ）と、負荷トランジスタＭ３（＝第７の負荷トランジスタ）、負荷トランジスタＭ４（＝第８の負荷トランジスタ）と、定電流源２１とを備える。
【0016】
差動トランジスタＭ１，Ｍ２は、Ｐチャンネルの電界効果トランジスタから構成されている。差動トランジスタＭ１のゲートは、反転入力端子Ｔ１１に接続され、差動トランジスタＭ２のゲートは、非反転入力端子Ｔ１２に接続されている。差動トランジスタＭ１，Ｍ２のソースは共通接続され、定電流源２１に接続されている。
【0017】
負荷トランジスタＭ３，Ｍ４は、Ｎチャンネルの電界効果トランジスタから構成されている。負荷トランジスタＭ３は、差動トランジスタＭ１に直列接続されている。詳しく説明すると、負荷トランジスタＭ３は、ドレインが差動トランジスタＭ１のドレインに接続され、ソースが負電源端子Ｔ２２に接続されている。負電源端子Ｔ２２には負電源電圧ＶＳＳが供給されている。負荷トランジスタＭ４は、差動トランジスタＭ２に直列接続されている。詳しく説明すると、負荷トランジスタＭ４は、ドレインが差動トランジスタＭ２のドレインに接続され、ソースが負電源端子Ｔ２２に接続されている。負荷トランジスタＭ３，Ｍ４は、それぞれのゲートとドレインが接続されている。
【0018】
定電流源２１は、正電源端子Ｔ２１と共通接続された差動トランジスタＭ１，Ｍ２のソースとの間に接続される。正電源端子Ｔ２１には、正電源電圧ＶＤＤが供給されている。差動入力部２は、定電流源２１が供給する定電流Ｉ１を差動トランジスタＭ１，Ｍ２に分流する。差動トランジスタＭ１，Ｍ２に流れる電流の電流比（分流比）は、反転入力電位ＩＮＭ、非反転入力電位ＩＮＰに応じた値となる。
【0019】
出力部３１は、差動トランジスタＭ２に流れる電流が差動トランジスタＭ１に流れる電流よりも大きい場合、Ｌｏｗ状態（＝負電源電圧ＶＳＳ）を出力し、差動トランジスタＭ１に流れる電流が差動トランジスタＭ２に流れる電流よりも大きい場合、Ｈｉｇｈ状態（＝正電源電圧ＶＤＤ）を出力する。
【0020】
出力部３１は、トランジスタＭ５１（＝第３のトランジスタ），トランジスタＭ６１（＝第４のトランジスタ）と、トランジスタＭ７１（＝第９のトランジスタ），トランジスタＭ８１（第１０のトランジスタ）とを有している。トランジスタＭ５１，Ｍ６１は、Ｎチャンネルの電界効果トランジスタから構成されている。トランジスタＭ５１は、ゲートが負荷トランジスタＭ３のゲート、ドレインに接続され、ソースが負電源端子Ｔ２２に接続されている。すなわち、トランジスタＭ５１は、負荷トランジスタＭ３にカレントミラー接続され、負荷トランジスタＭ３に流れる電流をコピーして折り返す。トランジスタＭ６１は、ゲートが負荷トランジスタＭ４のゲート、ドレインに接続され、ソースが負電源端子Ｔ２２に接続されている。すなわち、トランジスタＭ６１は、負荷トランジスタＭ４にカレントミラー接続され、負荷トランジスタＭ４に流れる電流をコピーして折り返す。
【0021】
トランジスタＭ７１，Ｍ８１は、Ｐチャンネルの電界効果トランジスタから構成されている。トランジスタＭ７１，Ｍ８１は、ソースが共通接続され、正電源端子Ｔ２１に接続される。トランジスタＭ７１のドレインは、後述するトランジスタＭ９１を介してトランジスタＭ５１のドレインに接続され、トランジスタＭ７１とトランジスタＭ５１とは直列接続されている。また、トランジスタＭ８１は、ゲートがトランジスタＭ７１のゲート、ドレインに接続されている。すなわち、トランジスタＭ８１は、トランジスタＭ７１にカレントミラー接続され、トランジスタＭ７１に流れる電流をコピーして折り返す。
【0022】
トランジスタＭ８１のドレインが、トランジスタＭ６１のドレインに接続され、トランジスタＭ８１とトランジスタＭ６１とが直列接続され、出力段を構成する。このトランジスタＭ６１とトランジスタＭ８１との接続点が出力となる。この出力部３１の出力が後述するラッチ回路４のセット入力Ｓに接続される。
【0023】
出力部３２は、出力部３１とは逆に、差動トランジスタＭ１に流れる電流が差動トランジスタＭ２に流れる電流よりも大きい場合、Ｌｏｗ状態を出力し、差動トランジスタＭ２に流れる電流が差動トランジスタＭ１に流れる電流よりも大きい場合、Ｈｉｇｈ状態を出力する。
【0024】
出力部３２は、トランジスタＭ５２（＝第５のトランジスタ），トランジスタＭ６２（＝第６のトランジスタ）と、トランジスタＭ７２（＝第１１のトランジスタ），トランジスタＭ８２（第１２のトランジスタ）とを有している。トランジスタＭ５２，Ｍ６２は、Ｎチャンネルの電界効果トランジスタから構成されている。トランジスタＭ５２は、ゲートが負荷トランジスタＭ３のゲート、ドレインに接続され、ソースが負電源端子Ｔ２２に接続されている。すなわち、トランジスタＭ５２は、負荷トランジスタＭ３にカレントミラー接続され、負荷トランジスタＭ３に流れる電流をコピーして折り返す。トランジスタＭ６２は、ゲートが負荷トランジスタＭ４のゲート、ドレインに接続され、ソースが負電源端子Ｔ２２に接続されている。すなわち、トランジスタＭ６２は、負荷トランジスタＭ４にカレントミラー接続され、負荷トランジスタＭ４に流れる電流をコピーして折り返す。
【0025】
トランジスタＭ７２，Ｍ８２は、Ｐチャンネルの電界効果トランジスタから構成されている。トランジスタＭ７２，Ｍ８２は、ソースが共通接続され、正電源端子Ｔ２１に接続される。トランジスタＭ８２のドレインは、後述するトランジスタＭ９２を介してトランジスタＭ６２のドレインに接続され、トランジスタＭ８２とトランジスタＭ６２とは直列接続されている。また、トランジスタＭ７２は、ゲートがトランジスタＭ８２のゲート、ドレインに接続されている。すなわち、トランジスタＭ７２は、トランジスタＭ８２にカレントミラー接続され、トランジスタＭ８２に流れる電流をコピーして折り返す。
【0026】
トランジスタＭ７２のドレインが、トランジスタＭ５２のドレインに接続され、トランジスタＭ７２とトランジスタＭ５２とが直列接続される。このトランジスタＭ７２とトランジスタＭ５２との接続点が出力となる。この出力部３２の出力が後述するラッチ回路のリセット入力Ｒに接続される。
【0027】
本実施形態ではラッチ回路４は、２つのＮＯＲ回路４１（＝第１の論理ゲート回路），ＮＯＲ回路４２（＝第２の論理ゲート回路）から構成される。ＮＯＲ回路４１は、入力の一方がリセット入力Ｒに接続され、他方がＮＯＲ回路４２の出力に接続され、出力が出力Ｑに接続されている。ＮＯＲ回路４２は、入力の一方がセット入力Ｓに接続され、他方がＮＯＲ回路４１の出力に接続され、出力が反転出力ＱＢに接続されている。
【0028】
ラッチ回路４は、上述したようにセット入力Ｓに出力部３１の出力が接続され、リセット入力Ｒに出力部３２の出力が接続される。ラッチ回路４は、出力ＱにトランジスタＭ９２のゲートが接続され、反転出力ＱＢにトランジスタＭ９１のゲートが接続される。
【0029】
トランジスタＭ９１，Ｍ９２は、Ｎチャンネルの電界効果トランジスタから構成される。トランジスタＭ９１は、ドレインがトランジスタＭ７１のドレインに接続され、ソースがトランジスタＭ５１のドレインに接続されている。トランジスタＭ９２は、ドレインがトランジスタＭ８２のドレインに接続され、ソースがトランジスタＭ６２のドレインに接続されている。
【0030】
本実施形態では出力バッファ回路５は、２つのインバータ回路ＩＮＶ１，ＩＮＶ２から構成されている。インバータ回路ＩＮＶ１は、入力がラッチ回路４の出力Ｑが接続され、出力がインバータ回路ＩＮＶ２の入力に接続されている。インバータ回路ＩＮＶ２は、出力が出力端子Ｔ３に接続されている。
【0031】
次に、上述した構成のコンパレータ１の動作について説明する。最初に、反転入力電位ＩＮＭが、非反転入力電位ＩＮＰよりも高く、出力端子Ｔ３の出力がＬｏｗ状態、すなわち、出力電圧がほぼ負電源電圧ＶＳＳとなっている場合の動作を説明する。
【0032】
反転入力電位ＩＮＭが、非反転入力電位ＩＮＰよりも高い場合、差動トランジスタＭ１よりも差動トランジスタＭ２の方に定電流源２１からの電流がより多く流れ、負荷トランジスタＭ３よりも負荷トランジスタＭ４の方に多くの電流が流れる。このため、負荷トランジスタＭ３にカレントミラー接続されているトランジスタＭ５１，Ｍ５２よりも負荷トランジスタＭ４にカレントミラー接続されているトランジスタＭ６１，Ｍ６２の方に多くの電流が流れる。
【0033】
トランジスタＭ９１がオンの場合、トランジスタＭ５１に流れる小電流は、トランジスタＭ７１に流れ、トランジスタＭ８１のドレイン電流にコピーされる。トランジスタＭ８１は小電流が流れるように動作し、トランジスタＭ６１は大電流が流れるように動作するため、トランジスタＭ８１，Ｍ６１の接続点（出力部３１の出力）は、Ｌｏｗ状態となる。一方、トランジスタＭ９２がオンの場合、トランジスタＭ６２に流れる大電流は、トランジスタＭ８２に流れ、トランジスタＭ７２のドレイン電流にコピーされる。トランジスタＭ７２は大電流が流れるように動作し、トランジスタＭ５２は小電流が流れるように動作するため、トランジスタＭ７２，Ｍ５２の接続点（出力部３２の出力）は、Ｈｉｇｈ状態となる。
【0034】
ラッチ回路４のセット入力ＳがＬｏｗ状態、リセット入力ＲがＨｉｇｈ状態となると、ラッチ回路４は、出力ＱがＬｏｗ状態、反転出力ＱＢがＨｉｇｈ状態となる。出力ＱがＬｏｗ状態となるため、出力端子Ｔ３がＬｏｗ状態となる。また、出力ＱがＬｏｗ状態となるため、トランジスタＭ９２がオフし、トランジスタＭ６２，Ｍ８２に流れる大電流が遮断される。また、反転出力ＱＢがＨｉｇｈ状態となるため、トランジスタＭ９１のオンが維持され、セット入力ＳはＬｏｗ状態が維持される。このため、トランジスタＭ６２，Ｍ７２，Ｍ８２に流れるが遮断され、リセット入力ＲがＨｉｇｈ状態を維持できなくても、ラッチ回路４の働きにより出力Ｑ、反転出力ＱＢの出力は維持されるため、出力端子Ｔ３がＬｏｗ状態を保持する。
【0035】
次に、反転入力電位ＩＮＭが、非反転入力電位ＩＮＰよりも低く、出力端子Ｔ３の出力がＨｉｇｈ状態、すなわち、出力電圧がほぼ正電源電圧ＶＤＤとなっている場合の動作を説明する。
【0036】
反転入力電位ＩＮＭが、非反転入力電位ＩＮＰよりも低い場合、差動トランジスタＭ２よりも差動トランジスタＭ１の方に定電流源２１からの電流がより多く流れ、負荷トランジスタＭ４よりも負荷トランジスタＭ３の方に多くの電流が流れる。このため、負荷トランジスタＭ４にカレントミラー接続されているトランジスタＭ６１，Ｍ６２よりも負荷トランジスタＭ３にカレントミラー接続されているトランジスタＭ５１，Ｍ５２の方に多くの電流が流れる。
【0037】
トランジスタＭ９１がオンの場合、トランジスタＭ５１に流れる大電流は、トランジスタＭ７１に流れ、トランジスタＭ８１のドレイン電流にコピーされる。トランジスタＭ８１は大電流が流れるように動作し、トランジスタＭ６１は小電流が流れるように動作するため、トランジスタＭ８１，Ｍ６１の接続点（出力部３１の出力）は、Ｈｉｇｈ状態となる。一方、トランジスタＭ９２がオンの場合、トランジスタＭ６２に流れる小電流は、トランジスタＭ８２に流れ、トランジスタＭ７２のドレイン電流にコピーされる。トランジスタＭ７２は小電流が流れるように動作し、トランジスタＭ５２は大電流が流れるように動作するため、トランジスタＭ７２，Ｍ５２の接続点（出力部３２の出力）は、Ｌｏｗ状態となる。
【0038】
ラッチ回路４のセット入力ＳがＨｉｇｈ状態、リセット入力ＲがＬｏｗ状態となると、ラッチ回路４は、出力ＱがＨｉｇｈ状態、反転出力ＱＢがＬｏｗ状態となる。出力ＱがＨｉｇｈ状態となるため、出力端子Ｔ３がＨｉｇｈ状態となる。また、反転出力ＱＢがＬｏｗ状態となるため、トランジスタＭ９１がオフし、トランジスタＭ５１，Ｍ７１に流れる大電流が遮断される。また、出力ＱがＨｉｇｈ状態となるため、トランジスタＭ９２のオンが維持され、リセット入力はＬｏｗ状態が維持される。このため、トランジスタＭ５１，Ｍ７１，Ｍ８１に流れるが遮断され。セット入力ＳがＨｉｇｈ状態を維持できなくても、ラッチ回路４の働きにより出力Ｑ、反転出力ＱＢの出力は維持されるため、出力端子Ｔ３がＨｉｇｈ状態を保持する。
【0039】
本実施形態によれば、出力端子Ｔ３がＬｏｗ状態の場合、出力部３１のトランジスタＭ５１，Ｍ７１よりも出力部３２のトランジスタＭ６２，Ｍ８２に多くの電流が流れるが、トランジスタＭ９２をオフすることで、トランジスタＭ６２，Ｍ８２に流れる大電流を遮断できる。また、ラッチ回路４の働きにより、トランジスタＭ６２，Ｍ８２に流れる電流を遮断しても、出力端子Ｔ３をＬｏｗ状態に保持できる。一方、出力端子Ｔ３がＨｉｇｈ状態の場合、出力部３２のトランジスタＭ６２，Ｍ８２よりも出力部３１のトランジスタＭ５１，Ｍ７１に多くの電流が流れるが、トランジスタＭ９１をオフすることで、トランジスタＭ５１，Ｍ７１に流れる大電流を遮断できる。また、ラッチ回路４の働きにより、トランジスタＭ５１，Ｍ７１に流れる電流を遮断しても、出力端子Ｔ３をＨｉｇｈ状態に保持できる。よって、応答速度の低下を招くことなく、消費電流を低減することができる。
【0040】
（第２実施形態）
次に、第２実施形態のコンパレータ１Ｂについて図２を参照して説明する。なお、図２において、図１に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略する。
次に、第２実施形態のコンパレータ１Ｂについて図２を参照して説明する。なお、図２において、図１に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略する。
【0041】
同図に示すように、コンパレータ１Ｂは、第１実施形態と同様に、差動入力部２Ｂと、出力部３１Ｂ，３２Ｂと、ラッチ回路４Ｂと、トランジスタＭ９１Ｂ，Ｍ９２Ｂと、出力バッファ回路５とを備えている。
【0042】
第１実施形態と第２実施形態とで異なる点は、トランジスタＭ１，Ｍ２、Ｍ３，Ｍ４、Ｍ５１，Ｍ５２、Ｍ６１，Ｍ６２、Ｍ７１，Ｍ７２、Ｍ８１，Ｍ８２、Ｍ９１，Ｍ９２に相当するトランジスタＭ１Ｂ，Ｍ２Ｂ、Ｍ３Ｂ，Ｍ４Ｂ、Ｍ５１Ｂ，Ｍ５２Ｂ、Ｍ６１Ｂ，Ｍ６２Ｂ、Ｍ７１Ｂ，Ｍ７２Ｂ、Ｍ８１Ｂ，Ｍ８２Ｂ、Ｍ９１Ｂ，Ｍ９２Ｂの導電型を逆にした点である。また、第１実施形態と第２実施形態とで異なる点は、正電源端子Ｔ２１と負電源端子Ｔ２２との関係を逆にした点である。
【0043】
さらに、第１実施形態と第２実施形態とで異なる点は、ラッチ回路４Ｂの構成である。第２実施形態ではラッチ回路４Ｂは、２つのＮＡＮＤ回路４３（＝第１の論理ゲート回路），ＮＡＮＤ回路４４（＝第２の論理ゲート回路）から構成されている。ＮＡＮＤ回路４３は、入力の一方が反転セット入力ＳＢに接続され、他方がＮＡＮＤ回路４４の出力に接続され、出力が出力Ｑに接続されている。ＮＡＮＤ回路４４は、入力の一方が反転リセット入力ＲＢに接続され、他方がＮＡＮＤ回路４３の出力に接続され、出力が反転出力ＱＢに接続されている。
【0044】
ラッチ回路４Ｂの反転セット入力ＳＢが出力部３１Ｂの出力（トランジスタＭ６１Ｂ，Ｍ８１Ｂの接続点）に接続され、反転リセット入力ＲＢが出力部３２Ｂの出力（トランジスタＭ５２Ｂ，Ｍ７２Ｂの接続点）に接続されている。ラッチ回路４Ｂの出力ＱがトランジスタＭ９１Ｂのゲートに接続され、反転出力ＱＢがトランジスタＭ９２Ｂのゲート及び出力バッファ回路５の入力に接続される。
【0045】
次に、上述した構成のコンパレータ１Ｂの動作について説明する。最初に、反転入力電位ＩＮＭが、非反転入力電位ＩＮＰよりも高く、出力端子Ｔ３の出力がＬｏｗ状態、すなわち、出力電圧がほぼ負電源電圧ＶＳＳとなっている場合の動作を説明する。
【0046】
反転入力電位ＩＮＭが、非反転入力電位ＩＮＰよりも高い場合、差動トランジスタＭ２Ｂよりも差動トランジスタＭ１Ｂの方に定電流源２１Ｂからの電流がより多く流れ、負荷トランジスタＭ４Ｂよりも負荷トランジスタＭ３Ｂの方に多くの電流が流れる。このため、負荷トランジスタＭ４Ｂにカレントミラー接続されているトランジスタＭ６１Ｂ，Ｍ６２Ｂよりも負荷トランジスタＭ３Ｂにカレントミラー接続されているトランジスタＭ５１Ｂ，Ｍ５２Ｂの方に多くの電流が流れる。
【0047】
トランジスタＭ９１Ｂがオンの場合、トランジスタＭ５１Ｂに流れる大電流は、トランジスタＭ７１Ｂに流れ、トランジスタＭ８１Ｂのドレイン電流にコピーされる。トランジスタＭ８１Ｂは大電流が流れるように動作し、トランジスタＭ６１Ｂは小電流が流れるように動作するため、トランジスタＭ８１Ｂ，Ｍ６１Ｂの接続点（出力部３１Ｂの出力）は、Ｌｏｗ状態となる。一方、トランジスタＭ９２Ｂがオンの場合、トランジスタＭ６２Ｂに流れる小電流は、トランジスタＭ８２Ｂに流れ、トランジスタＭ７２Ｂのドレイン電流にコピーされる。トランジスタＭ７２Ｂは小電流が流れるように動作し、トランジスタＭ５２Ｂは大電流が流れるように動作するため、トランジスタＭ７２Ｂ，Ｍ５２Ｂの接続点（出力部３２Ｂの出力）は、Ｈｉｇｈ状態となる。
【0048】
ラッチ回路４Ｂの反転セット入力ＳＢがＬｏｗ状態、反転リセット入力ＲＢがＨｉｇｈ状態となると、ラッチ回路４Ｂは、出力ＱがＨｉｇｈ状態、反転出力ＱＢがＬｏｗ状態となる。反転出力ＱＢがＬｏｗ状態となるため、出力端子Ｔ３がＬｏｗ状態となる。また、出力ＱがＨｉｇｈ状態となるため、トランジスタＭ９１Ｂがオフし、トランジスタＭ５１Ｂ，Ｍ７１Ｂ，Ｍ８１Ｂに流れる大電流が遮断される。また、反転出力ＱＢがＬｏｗ状態となるため、トランジスタＭ９２Ｂのオンが維持され、反転リセット入力ＲＢはＨｉｇｈ状態が維持される。このため、トランジスタＭ５１Ｂ，Ｍ７１Ｂに流れるが遮断されて、反転セット入力ＳＢがＬｏｗ状態を維持できなくても、ラッチ回路４Ｂの働きにより出力Ｑ、反転出力ＱＢの出力は維持されるため、出力端子Ｔ３がＬｏｗ状態を保持する。
【0049】
次に、反転入力電位ＩＮＭが、非反転入力電位ＩＮＰの電位よりも低く、出力端子Ｔ３の出力がＨｉｇｈ状態、すなわち、出力電圧がほぼ正電源電圧ＶＤＤとなっている場合の動作を説明する。
【0050】
反転入力電位ＩＮＭが、非反転入力電位ＩＮＰよりも低い場合、差動トランジスタＭ１Ｂよりも差動トランジスタＭ２Ｂの方に定電流源２１Ｂからの電流がより多く流れ、負荷トランジスタＭ３Ｂよりも負荷トランジスタＭ４Ｂの方に多くの電流が流れる。このため、負荷トランジスタＭ３Ｂにカレントミラー接続されているトランジスタＭ５１Ｂ，Ｍ５２Ｂよりも負荷トランジスタＭ４Ｂにカレントミラー接続されているトランジスタＭ６１Ｂ，Ｍ６２Ｂの方に多くの電流が流れる。
【0051】
トランジスタＭ９１Ｂがオンの場合、トランジスタＭ５１Ｂに流れる小電流は、トランジスタＭ７１Ｂに流れ、トランジスタＭ８１Ｂのドレイン電流にコピーされる。トランジスタＭ８１Ｂは小電流が流れるように動作し、トランジスタＭ６１Ｂは大電流が流れるように動作するため、トランジスタＭ８１Ｂ，Ｍ６１Ｂの接続点（出力部３１Ｂの出力）は、Ｈｉｇｈ状態となる。一方、トランジスタＭ９２Ｂがオンの場合、トランジスタＭ６２Ｂに流れる大電流は、トランジスタＭ８２Ｂに流れ、トランジスタＭ７２Ｂのドレイン電流にコピーされる。トランジスタＭ７２Ｂは大電流が流れるように動作し、トランジスタＭ５２Ｂは小電流が流れるように動作するため、トランジスタＭ７２Ｂ，Ｍ５２Ｂの接続点（出力部３２Ｂの出力）は、Ｌｏｗ状態となる。
【0052】
出力部３１Ｂの出力、すなわちラッチ回路４Ｂの反転セット入力ＳＢがＨｉｇｈ状態、出力部３２Ｂの出力、すなわちラッチ回路４Ｂの反転リセット入力ＲＢがＬｏｗ状態となると、ラッチ回路４Ｂは、出力ＱがＬｏｗ状態、反転出力ＱＢがＨｉｇｈ状態となる。反転出力ＱＢがＨｉｇｈ状態となるため、出力端子Ｔ３がＨｉｇｈ状態となる。また、反転出力ＱＢがＨｉｇｈ状態となるため、トランジスタＭ９２Ｂがオフし、トランジスタＭ６２Ｂ，Ｍ８２Ｂに流れる大電流が遮断される。また、出力ＱがＬｏｗ状態となるため、トランジスタＭ９１Ｂのオンが維持され、反転セット入力ＳＢはＨｉｇｈ状態が維持される。このため、トランジスタＭ６２Ｂ，Ｍ８２Ｂ，Ｍ７２Ｂに流れるが遮断されて、反転リセット入力ＲＢがＬｏｗ状態を維持できなくても、ラッチ回路４Ｂの働きにより出力Ｑ、反転出力ＱＢの出力は維持されるため、出力端子Ｔ３がＨｉｇｈ状態を保持する。
【0053】
第２実施形態も第１実施形態と同様に、応答速度の低下を招くことなく、消費電流を低減することができる。
【0054】
（第３実施形態）
次に、第３実施形態のコンパレータ１Ｃについて図３を参照して説明する。なお、図３において、図１に示された回路における構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略する。
次に、第３実施形態のコンパレータ１Ｃについて図３を参照して説明する。なお、図３において、図１に示された回路における構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略する。
【0055】
同図に示すように、コンパレータ１Ｃは、第１実施形態と同様に、差動入力部２と、出力部３１，３２と、ラッチ回路４と、トランジスタＭ９１，Ｍ９２と、出力バッファ回路５とを備え、さらに抵抗器Ｒ１を備えている。差動入力部２、出力部３１，３２、ラッチ回路４、トランジスタＭ９１，Ｍ９２、出力バッファ回路５は、上述した第１実施形態と同様であるため、ここでは詳細な説明を省略する。
【0056】
抵抗器Ｒ１は、出力が出力バッファ回路５に接続されていないＮＯＲ回路４２の正電源入力端子と正電源端子Ｔ２１との間に接続されている。先の第１実施形態において、ラッチ回路４のセット入力Ｓの閾値電圧は、正電源電圧ＶＤＤと負電源電圧ＶＳＳの電位差のほぼ中点である。これに対して、抵抗器Ｒ１を設けることにより、正電源電圧ＶＤＤから抵抗器Ｒ１での電圧降下を差し引いた電圧がＮＯＲ回路４２の正電源として供給される。これにより、ラッチ回路４のセット入力Ｓの閾値電圧を低くすることができる。
【0057】
ラッチ回路４のセット入力Ｓの閾値電圧が低くなることで、出力ＱがＬｏｗからＨｉｇｈの状態に変化するときの伝搬遅延時間が短縮される。また、反転出力ＱＢがＨｉｇｈからＬｏｗの状態に変化するときの伝搬遅延時間は延長されるが、出力バッファ回路５への信号伝達はラッチ回路４の出力Ｑに出力が接続されるＮＯＲ回路４１から行われるため、出力端子Ｔ３の出力電圧における伝搬遅延時間には影響されない。
【0058】
上述した実施形態によれば、消費電流の低減に加えて、出力端子Ｔ３の出力電圧がＬｏｗからＨｉｇｈの状態に変化するときの伝搬遅延時間を短縮することができる。
【0059】
（第４実施形態）
次に、第４実施形態のコンパレータ１Ｄについて図４を参照して説明する。なお、図４において、図２に示された回路における構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略する。
次に、第４実施形態のコンパレータ１Ｄについて図４を参照して説明する。なお、図４において、図２に示された回路における構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略する。
【0060】
同図に示すように、コンパレータ１Ｄは、第２実施形態と同様に、差動入力部２Ｂと、出力部３１Ｂ，３２Ｂと、ラッチ回路４Ｂと、トランジスタＭ９１Ｂ，Ｍ９２Ｂと、出力バッファ回路５とを備え、さらに抵抗器Ｒ２を備えている。差動入力部２Ｂ、出力部３１Ｂ，３２Ｂ、ラッチ回路４Ｂ、トランジスタＭ９１Ｂ，Ｍ９２Ｂ、出力バッファ回路５は、上述した第２実施形態と同様であるため、ここでは詳細な説明を省略する。
【0061】
抵抗器Ｒ２は、出力が出力バッファ回路５に接続されていないＮＡＮＤ回路４３の負電源入力端子と負電源端子Ｔ２２との間に接続されている。先の第２実施形態において、ラッチ回路４Ｂの反転セット入力ＳＢの閾値電圧は、正電源電圧ＶＤＤと負電源電圧ＶＳＳの電位差のほぼ中点である。これに対して、抵抗器Ｒ２を設けることにより、負電源電圧ＶＳＳから抵抗器Ｒ２での電圧降下を加算した電圧がＮＡＮＤ回路４３の負電源として供給される。これにより、ラッチ回路４Ｂの反転セット入力ＳＢの閾値電圧を高くすることができる。
【0062】
ラッチ回路４Ｂの反転セット入力ＳＢの閾値電圧が高くなることで、反転出力ＱＢがＨｉｇｈからＬｏｗの状態に変化するときの伝搬遅延時間が短縮される。また、出力ＱがＬｏｗからＨｉｇｈの状態に変化するときの伝搬遅延時間は延長されるが、出力バッファ回路５への信号伝達はラッチ回路４Ｂの反転出力ＱＢに出力が接続されるＮＡＮＤ回路４４から行われるため、出力端子Ｔ３の出力電圧における伝搬遅延時間には影響されない。
【0063】
上述した実施形態によれば、消費電流の低減に加えて、出力端子Ｔ３の出力電圧がＨｉｇｈからＬｏｗの状態に変化するときの伝搬遅延時間を短縮することができる。
【0064】
なお、本発明は、上述した実施形態に限定されるものではなく、適宜、変形、改良、等が可能である。その他、上述した実施形態における各構成要素の材質、形状、寸法、数、配置箇所、等は本発明を達成できるものであれば任意であり、限定されない。
【0065】
例えば、上述した第１～第４実施形態では、トランジスタＭ１（Ｂ）～Ｍ４（Ｂ）、Ｍ５１（Ｂ）、Ｍ５２（Ｂ）、Ｍ６１（Ｂ）、Ｍ６２（Ｂ）、Ｍ７１（Ｂ）、Ｍ７２（Ｂ）、Ｍ８１（Ｂ）、Ｍ８２（Ｂ）は、電界効果トランジスタから構成されていたが、これに限ったものではない。トランジスタＭ１（Ｂ）～Ｍ４（Ｂ）、Ｍ５１（Ｂ）、Ｍ５２（Ｂ）、Ｍ６１（Ｂ）、Ｍ６２（Ｂ）、Ｍ７１（Ｂ）、Ｍ７２（Ｂ）、Ｍ８１（Ｂ）、Ｍ８２（Ｂ）の少なくとも一つ以上が、バイポーラトランジスタから構成されていてもよい。この場合、トランジスタのゲートをベースに、ソースをエミッタに、ドレインをコレクタに置き換えて説明することができる。
【0066】
また、上述した第１～第４実施形態では、１つの負荷トランジスタＭ３（Ｂ）のゲートに２つのトランジスタＭ５１（Ｂ），Ｍ５２（Ｂ）が接続されていたが、これに限ったものではない。２つの負荷トランジスタＭ３（Ｂ）を設け、それぞれにトランジスタＭ５１（Ｂ），Ｍ５２（Ｂ）を接続してもよい。同様に、２つの負荷トランジスタＭ４（Ｂ）を設け、それぞれにトランジスタＭ６１（Ｂ），Ｍ６２（Ｂ）を接続してもよい。
【符号の説明】
【0067】
１、１Ｂ、１Ｃ、１Ｄ コンパレータ
２、２Ｂ 差動入力部
４、４Ｂ ラッチ回路
５ 出力バッファ回路
２１、２１Ｂ 定電流源
３１、３１Ｂ 出力部（第１の出力部）
３２、３２Ｂ 出力部（第２の出力部）
４１ ＮＯＲ回路（第１の論理ゲート回路）
４２ ＮＯＲ回路（第２の論理ゲート回路）
４３ ＮＡＮＤ回路（第１の論理ゲート回路）
４４ ＮＡＮＤ回路（第２の論理ゲート回路）
ＩＮＭ 反転入力電位（第１の入力電位）
ＩＮＰ 非反転入力電位（第２の入力電位）
Ｍ１、Ｍ１Ｂ 差動トランジスタ（第１の差動トランジスタ）
Ｍ２、Ｍ２Ｂ 差動トランジスタ（第２の差動トランジスタ）
Ｍ３、Ｍ３Ｂ 負荷トランジスタ（第７の負荷トランジスタ）
Ｍ４、Ｍ４Ｂ 負荷トランジスタ（第８の負荷トランジスタ）
Ｍ５１、Ｍ５１Ｂ トランジスタ（第３のトランジスタ）
Ｍ５２、Ｍ５２Ｂ トランジスタ（第５のトランジスタ）
Ｍ６１、Ｍ６１Ｂ トランジスタ（第４のトランジスタ）
Ｍ６２、Ｍ６２Ｂ トランジスタ（第６のトランジスタ）
Ｍ７１、Ｍ７１Ｂ トランジスタ（第９のトランジスタ）
Ｍ７２、Ｍ７２Ｂ トランジスタ（第１１のトランジスタ）
Ｍ８１、Ｍ８１Ｂ トランジスタ（第１０のトランジスタ）
Ｍ８２、Ｍ８２Ｂ トランジスタ（第１２のトランジスタ）
Ｍ９１、Ｍ９１Ｂ トランジスタ（第１のスイッチ素子）
Ｍ９２、Ｍ９２Ｂ トランジスタ（第２のスイッチ素子）
Ｔ３ 出力端子
Ｓ セット入力
Ｒ リセット入力
ＳＢ 反転セット入力
ＲＢ 反転リセット入力
Ｑ 出力
ＱＢ 反転出力
ＩＮＶ１、ＩＮＶ２ インバータ回路
Ｒ１、Ｒ２ 抵抗器
ＶＤＤ 正電源電圧
ＶＳＳ 負電源電圧
２、２Ｂ 差動入力部
４、４Ｂ ラッチ回路
５ 出力バッファ回路
２１、２１Ｂ 定電流源
３１、３１Ｂ 出力部（第１の出力部）
３２、３２Ｂ 出力部（第２の出力部）
４１ ＮＯＲ回路（第１の論理ゲート回路）
４２ ＮＯＲ回路（第２の論理ゲート回路）
４３ ＮＡＮＤ回路（第１の論理ゲート回路）
４４ ＮＡＮＤ回路（第２の論理ゲート回路）
ＩＮＭ 反転入力電位（第１の入力電位）
ＩＮＰ 非反転入力電位（第２の入力電位）
Ｍ１、Ｍ１Ｂ 差動トランジスタ（第１の差動トランジスタ）
Ｍ２、Ｍ２Ｂ 差動トランジスタ（第２の差動トランジスタ）
Ｍ３、Ｍ３Ｂ 負荷トランジスタ（第７の負荷トランジスタ）
Ｍ４、Ｍ４Ｂ 負荷トランジスタ（第８の負荷トランジスタ）
Ｍ５１、Ｍ５１Ｂ トランジスタ（第３のトランジスタ）
Ｍ５２、Ｍ５２Ｂ トランジスタ（第５のトランジスタ）
Ｍ６１、Ｍ６１Ｂ トランジスタ（第４のトランジスタ）
Ｍ６２、Ｍ６２Ｂ トランジスタ（第６のトランジスタ）
Ｍ７１、Ｍ７１Ｂ トランジスタ（第９のトランジスタ）
Ｍ７２、Ｍ７２Ｂ トランジスタ（第１１のトランジスタ）
Ｍ８１、Ｍ８１Ｂ トランジスタ（第１０のトランジスタ）
Ｍ８２、Ｍ８２Ｂ トランジスタ（第１２のトランジスタ）
Ｍ９１、Ｍ９１Ｂ トランジスタ（第１のスイッチ素子）
Ｍ９２、Ｍ９２Ｂ トランジスタ（第２のスイッチ素子）
Ｔ３ 出力端子
Ｓ セット入力
Ｒ リセット入力
ＳＢ 反転セット入力
ＲＢ 反転リセット入力
Ｑ 出力
ＱＢ 反転出力
ＩＮＶ１、ＩＮＶ２ インバータ回路
Ｒ１、Ｒ２ 抵抗器
ＶＤＤ 正電源電圧
ＶＳＳ 負電源電圧
【図1】
【図2】
【図3】
【図4】
【図5】