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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023080748
(43)【公開日】2023-06-09
(54)【発明の名称】レベルシフト回路
(51)【国際特許分類】
H03K 19/0185 20060101AFI20230602BHJP
【ＦＩ】
H03K19/0185 240
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2021194249
(22)【出願日】2021-11-30
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】110002000
【氏名又は名称】弁理士法人栄光事務所
(72)【発明者】
【氏名】吉田 晴彦
【テーマコード（参考）】
5J056
【Ｆターム（参考）】
5J056AA19
5J056AA29
5J056BB18
5J056CC21
5J056DD13
5J056DD39
(57)【要約】
【課題】動作電圧範囲の改善を図ったレベルシフト回路を提供する。
【解決手段】第１の出力部２１が、トランジスタＭ１、Ｍ２、ダイオード接続されたトランジスタＭ１１を有する。第２の出力部２２が、トランジスタＭ３、Ｍ４、ダイオード接続されたトランジスタＭ１２を有する。第３の出力部２３が、トランジスタＭ５、Ｍ６を有する。トランジスタＭ６のゲートが、トランジスタＭ１１及びトランジスタＭ１間の接続ノードＡに接続されている。トランジスタＭ５及びトランジスタＭ６間の接続ノードＣが、出力バッファ部３に入力されている。
【選択図】図１
【解決手段】第１の出力部２１が、トランジスタＭ１、Ｍ２、ダイオード接続されたトランジスタＭ１１を有する。第２の出力部２２が、トランジスタＭ３、Ｍ４、ダイオード接続されたトランジスタＭ１２を有する。第３の出力部２３が、トランジスタＭ５、Ｍ６を有する。トランジスタＭ６のゲートが、トランジスタＭ１１及びトランジスタＭ１間の接続ノードＡに接続されている。トランジスタＭ５及びトランジスタＭ６間の接続ノードＣが、出力バッファ部３に入力されている。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１の電源電圧が供給される第１の電源端子及び第２の電源電圧が供給される第２の電源端子の間に直列接続された第１のトランジスタ及び第２のトランジスタと、前記第１のトランジスタ及び前記第２のトランジスタの間に接続された第１の電圧クランプ素子とを有し、前記第１のトランジスタのゲート又はベースに入力信号が入力される第１の出力部と、
前記第１の電源端子及び前記第２の電源端子の間に直列接続された第３のトランジスタ及び第４のトランジスタと、前記第３のトランジスタ及び前記第４のトランジスタの間に直列接続された第２の電圧クランプ素子とを有し、前記第３のトランジスタのゲート又はベースに入力信号の反転信号が入力される第２の出力部と、
前記第１の電源端子及び前記第２の電源端子の間に直列接続された第５のトランジスタ及び第６のトランジスタを有し、前記第５のトランジスタのゲート又はベースに前記入力信号及び前記反転信号の何れか一方が入力される第３の出力部とを備え、
前記第４のトランジスタのゲート又はベースには、前記第１のトランジスタ及び前記第１の電圧クランプ素子の間の第１の接続ノードが接続され、
前記第２のトランジスタのゲート又はベースには、前記第３のトランジスタ及び前記第２の電圧クランプ素子の間の第２の接続ノードが接続され、
前記第６のトランジスタのゲート又はベースには、前記第５のトランジスタのゲート又はベースに前記反転信号が入力されている場合、前記第１の接続ノードが接続され、前記第５のトランジスタのゲート又はベースに前記入力信号が入力されている場合、前記第２の接続ノードが接続される、
レベルシフト回路。
前記第１の電源端子及び前記第２の電源端子の間に直列接続された第３のトランジスタ及び第４のトランジスタと、前記第３のトランジスタ及び前記第４のトランジスタの間に直列接続された第２の電圧クランプ素子とを有し、前記第３のトランジスタのゲート又はベースに入力信号の反転信号が入力される第２の出力部と、
前記第１の電源端子及び前記第２の電源端子の間に直列接続された第５のトランジスタ及び第６のトランジスタを有し、前記第５のトランジスタのゲート又はベースに前記入力信号及び前記反転信号の何れか一方が入力される第３の出力部とを備え、
前記第４のトランジスタのゲート又はベースには、前記第１のトランジスタ及び前記第１の電圧クランプ素子の間の第１の接続ノードが接続され、
前記第２のトランジスタのゲート又はベースには、前記第３のトランジスタ及び前記第２の電圧クランプ素子の間の第２の接続ノードが接続され、
前記第６のトランジスタのゲート又はベースには、前記第５のトランジスタのゲート又はベースに前記反転信号が入力されている場合、前記第１の接続ノードが接続され、前記第５のトランジスタのゲート又はベースに前記入力信号が入力されている場合、前記第２の接続ノードが接続される、
レベルシフト回路。
【請求項2】
請求項１に記載のレベルシフト回路において、
前記第１の電圧クランプ素子及び前記第２の電圧クランプ素子は、ダイオード接続されたトランジスタから構成されている、
レベルシフト回路。
前記第１の電圧クランプ素子及び前記第２の電圧クランプ素子は、ダイオード接続されたトランジスタから構成されている、
レベルシフト回路。
【請求項3】
請求項１又は２に記載のレベルシフト回路において、
出力バッファ部を備え、
前記出力バッファ部が、
前記第５のトランジスタ及び前記第６のトランジスタの間の第３の接続ノードが入力に接続されるインバータ回路と、
前記第１の電源端子及び前記第２の電源端子のうち前記第６のトランジスタ側の電源端子と、前記インバータ回路の出力との間に接続される第７のトランジスタとを有し、
前記第７のトランジスタのゲート又はベースには、前記第５のトランジスタのゲート又はベースに前記反転信号が入力されている場合、前記第２の接続ノードが接続され、前記第５のトランジスタのゲート又はベースに前記入力信号が入力されている場合、前記第１の接続ノードが接続される、
レベルシフト回路。
出力バッファ部を備え、
前記出力バッファ部が、
前記第５のトランジスタ及び前記第６のトランジスタの間の第３の接続ノードが入力に接続されるインバータ回路と、
前記第１の電源端子及び前記第２の電源端子のうち前記第６のトランジスタ側の電源端子と、前記インバータ回路の出力との間に接続される第７のトランジスタとを有し、
前記第７のトランジスタのゲート又はベースには、前記第５のトランジスタのゲート又はベースに前記反転信号が入力されている場合、前記第２の接続ノードが接続され、前記第５のトランジスタのゲート又はベースに前記入力信号が入力されている場合、前記第１の接続ノードが接続される、
レベルシフト回路。
【請求項4】
請求項１又は２に記載のレベルシフト回路において、
出力バッファ部を備え、
前記出力バッファ部が、
２つの入力の一方に前記第５のトランジスタ及び前記第６のトランジスタの間の第３の接続ノードに接続されたＮＡＮＤ回路を有し、
前記ＮＡＮＤ回路の２つの入力の他方には、前記第５のトランジスタのゲート又はベースに前記反転信号が入力されている場合、前記第２の接続ノードが接続され、前記第５のトランジスタのゲート又はベースに前記入力信号が入力されている場合、前記第１の接続ノードが接続される、
レベルシフト回路。
出力バッファ部を備え、
前記出力バッファ部が、
２つの入力の一方に前記第５のトランジスタ及び前記第６のトランジスタの間の第３の接続ノードに接続されたＮＡＮＤ回路を有し、
前記ＮＡＮＤ回路の２つの入力の他方には、前記第５のトランジスタのゲート又はベースに前記反転信号が入力されている場合、前記第２の接続ノードが接続され、前記第５のトランジスタのゲート又はベースに前記入力信号が入力されている場合、前記第１の接続ノードが接続される、
レベルシフト回路。
【請求項5】
請求項１～４の何れか１項に記載のレベルシフト回路において、
前記トランジスタの少なくとも１つ以上が、電界効果トランジスタから構成されている、
レベルシフト回路。
前記トランジスタの少なくとも１つ以上が、電界効果トランジスタから構成されている、
レベルシフト回路。
【請求項6】
請求項１～５の何れか１項に記載のレベルシフト回路において、
前記トランジスタの少なくとも１つ以上が、バイポーラトランジスタから構成されている、
レベルシフト回路。
前記トランジスタの少なくとも１つ以上が、バイポーラトランジスタから構成されている、
レベルシフト回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、レベルシフト回路に関する。
【背景技術】
【0002】
地球温暖化の原因は、ＣＯ２のような温暖効果ガスの濃度上昇により、大気の温室効果が強まったことによると考えられており、通信情報化社会の急速な進展に伴い、電子機器の低消費電力化も大きな課題になってきている。電子機器には多くの半導体集積回路が使用されており、本発明は、半導体集積回路に幅広く使われるレベルシフト回路の低電圧動作化を図り、地球温暖化の抑制に貢献しようとするものである。
【0003】
半導体集積回路に用いられているレベルシフト回路として、図５に示すような回路が知られている（例えば特許文献１など参照）。図５に示されているレベルシフト回路１００は、第１の出力部１０１と、第２の出力部１０２と、出力バッファ部１０３とを備えている。第１の出力部１０１は、正電源電圧ＶＤＤと負電源電圧ＶＳＳとの間に直列接続されたトランジスタＭ１、Ｍ２を有している。トランジスタＭ１のゲートには、入力信号ＶＩＮが供給されている。第２の出力部１０２は、正電源電圧ＶＤＤと負電源電圧ＶＳＳとの間に直列接続されたトランジスタＭ３、Ｍ４を有している。トランジスタＭ３のゲートには入力信号を反転した反転信号が供給される。
【0004】
トランジスタＭ４のゲートは、接続ノードＡに接続され、トランジスタＭ２のゲートは、接続ノードＢに接続されている。出力バッファ部１０３には、接続ノードＢが入力されている。
【0005】
また、ダイオード接続されたトランジスタＭ１１が、トランジスタＭ１とトランジスタＭ２との間に接続されている。また、ダイオード接続されたトランジスタＭ１２がトランジスタＭ３とトランジスタＭ４との間に接続されている。これにより、接続ノードＡ，Ｂの電位が下がるのが速くなるため、応答速度を速めることができる。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開平４－２８４０２１号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
上述したようにトランジスタＭ１１、Ｍ１２を設けると応答速度が速くなるが、Ｈｉｇｈ状態のときの接続ノードＢの電位が下がってしまう。このため、電源電圧が低下すると、後段の出力バッファ部１０３を安定駆動することが難しく、動作電圧範囲が狭くなる、という問題があった。
【0008】
本発明は、上述した事情に鑑みてなされたものであり、その目的は、電源電圧が低下しても安定動作することが可能な、動作電圧範囲の改善を図ったレベルシフト回路を提供することにある。
【課題を解決するための手段】
【0009】
前述した目的を達成するために、本発明に係るレベルシフト回路は、下記［１］～［６］を特徴としている。
［１］
第１の電源電圧が供給される第１の電源端子及び第２の電源電圧が供給される第２の電源端子の間に直列接続された第１のトランジスタ及び第２のトランジスタと、前記第１のトランジスタ及び前記第２のトランジスタの間に接続された第１の電圧クランプ素子とを有し、前記第１のトランジスタのゲート又はベースに入力信号が入力される第１の出力部と、
前記第１の電源端子及び前記第２の電源端子の間に直列接続された第３のトランジスタ及び第４のトランジスタと、前記第３のトランジスタ及び前記第４のトランジスタの間に直列接続された第２の電圧クランプ素子とを有し、前記第３のトランジスタのゲート又はベースに入力信号の反転信号が入力される第２の出力部と、
前記第１の電源端子及び前記第２の電源端子の間に直列接続された第５のトランジスタ及び第６のトランジスタを有し、前記第５のトランジスタのゲート又はベースに前記入力信号及び前記反転信号の何れか一方が入力される第３の出力部とを備え、
前記第４のトランジスタのゲート又はベースには、前記第１のトランジスタ及び前記第１の電圧クランプ素子の間の第１の接続ノードが接続され、
前記第２のトランジスタのゲート又はベースには、前記第３のトランジスタ及び前記第２の電圧クランプ素子の間の第２の接続ノードが接続され、
前記第６のトランジスタのゲート又はベースには、前記第５のトランジスタのゲート又はベースに前記反転信号が入力されている場合、前記第１の接続ノードが接続され、前記第５のトランジスタのゲート又はベースに前記入力信号が入力されている場合、前記第２の接続ノードが接続される、
レベルシフト回路であること。
［２］
［１］に記載のレベルシフト回路において、
前記第１の電圧クランプ素子及び前記第２の電圧クランプ素子は、ダイオード接続されたトランジスタから構成されている、
レベルシフト回路であること。
［３］
［１］又は［２］に記載のレベルシフト回路において、
出力バッファ部を備え、
前記出力バッファ部が、
前記第５のトランジスタ及び前記第６のトランジスタの間の第３の接続ノードが入力に接続されるインバータ回路と、
前記第１の電源端子及び前記第２の電源端子のうち前記第６のトランジスタ側の電源端子と、前記インバータ回路の出力との間に接続される第７のトランジスタとを有し、
前記第７のトランジスタのゲート又はベースには、前記第５のトランジスタのゲート又はベースに前記反転信号が入力されている場合、前記第２の接続ノードが接続され、前記第５のトランジスタのゲート又はベースに前記入力信号が入力されている場合、前記第１の接続ノードが接続される、
レベルシフト回路であること。
［４］
［１］又は［２］に記載のレベルシフト回路において、
出力バッファ部を備え、
前記出力バッファ部が、
２つの入力の一方に前記第５のトランジスタ及び前記第６のトランジスタの間の第３の接続ノードに接続されたＮＡＮＤ回路を有し、
前記ＮＡＮＤ回路の２つの入力の他方には、前記第５のトランジスタのゲート又はベースに前記反転信号が入力されている場合、前記第２の接続ノードが接続され、前記第５のトランジスタのゲート又はベースに前記入力信号が入力されている場合、前記第１の接続ノードが接続される、
レベルシフト回路であること。
［５］
［１］～［４］の何れか１項に記載のレベルシフト回路において、
前記トランジスタの少なくとも１つ以上が、電界効果トランジスタから構成されている、
レベルシフト回路であること。
［６］
［１］～［５］の何れか１項に記載のレベルシフト回路において、
前記トランジスタの少なくとも１つ以上が、バイポーラトランジスタから構成されている、
レベルシフト回路であること。
［１］
第１の電源電圧が供給される第１の電源端子及び第２の電源電圧が供給される第２の電源端子の間に直列接続された第１のトランジスタ及び第２のトランジスタと、前記第１のトランジスタ及び前記第２のトランジスタの間に接続された第１の電圧クランプ素子とを有し、前記第１のトランジスタのゲート又はベースに入力信号が入力される第１の出力部と、
前記第１の電源端子及び前記第２の電源端子の間に直列接続された第３のトランジスタ及び第４のトランジスタと、前記第３のトランジスタ及び前記第４のトランジスタの間に直列接続された第２の電圧クランプ素子とを有し、前記第３のトランジスタのゲート又はベースに入力信号の反転信号が入力される第２の出力部と、
前記第１の電源端子及び前記第２の電源端子の間に直列接続された第５のトランジスタ及び第６のトランジスタを有し、前記第５のトランジスタのゲート又はベースに前記入力信号及び前記反転信号の何れか一方が入力される第３の出力部とを備え、
前記第４のトランジスタのゲート又はベースには、前記第１のトランジスタ及び前記第１の電圧クランプ素子の間の第１の接続ノードが接続され、
前記第２のトランジスタのゲート又はベースには、前記第３のトランジスタ及び前記第２の電圧クランプ素子の間の第２の接続ノードが接続され、
前記第６のトランジスタのゲート又はベースには、前記第５のトランジスタのゲート又はベースに前記反転信号が入力されている場合、前記第１の接続ノードが接続され、前記第５のトランジスタのゲート又はベースに前記入力信号が入力されている場合、前記第２の接続ノードが接続される、
レベルシフト回路であること。
［２］
［１］に記載のレベルシフト回路において、
前記第１の電圧クランプ素子及び前記第２の電圧クランプ素子は、ダイオード接続されたトランジスタから構成されている、
レベルシフト回路であること。
［３］
［１］又は［２］に記載のレベルシフト回路において、
出力バッファ部を備え、
前記出力バッファ部が、
前記第５のトランジスタ及び前記第６のトランジスタの間の第３の接続ノードが入力に接続されるインバータ回路と、
前記第１の電源端子及び前記第２の電源端子のうち前記第６のトランジスタ側の電源端子と、前記インバータ回路の出力との間に接続される第７のトランジスタとを有し、
前記第７のトランジスタのゲート又はベースには、前記第５のトランジスタのゲート又はベースに前記反転信号が入力されている場合、前記第２の接続ノードが接続され、前記第５のトランジスタのゲート又はベースに前記入力信号が入力されている場合、前記第１の接続ノードが接続される、
レベルシフト回路であること。
［４］
［１］又は［２］に記載のレベルシフト回路において、
出力バッファ部を備え、
前記出力バッファ部が、
２つの入力の一方に前記第５のトランジスタ及び前記第６のトランジスタの間の第３の接続ノードに接続されたＮＡＮＤ回路を有し、
前記ＮＡＮＤ回路の２つの入力の他方には、前記第５のトランジスタのゲート又はベースに前記反転信号が入力されている場合、前記第２の接続ノードが接続され、前記第５のトランジスタのゲート又はベースに前記入力信号が入力されている場合、前記第１の接続ノードが接続される、
レベルシフト回路であること。
［５］
［１］～［４］の何れか１項に記載のレベルシフト回路において、
前記トランジスタの少なくとも１つ以上が、電界効果トランジスタから構成されている、
レベルシフト回路であること。
［６］
［１］～［５］の何れか１項に記載のレベルシフト回路において、
前記トランジスタの少なくとも１つ以上が、バイポーラトランジスタから構成されている、
レベルシフト回路であること。
【発明の効果】
【0010】
本発明によれば、動作電圧範囲の改善を図ったレベルシフト回路を提供することができる。
【0011】
以上、本発明について簡潔に説明した。更に、以下に説明される発明を実施するための形態（以下、「実施形態」という。）を添付の図面を参照して通読することにより、本発明の詳細は更に明確化されるであろう。
【図面の簡単な説明】
【0012】
【発明を実施するための形態】
【0013】
本発明に関する具体的な実施形態について、各図を参照しながら以下に説明する。
【0014】
（第１実施形態）
まず、第１実施形態のレベルシフト回路１について図１を参照して説明する。同図に示すように、レベルシフト回路１は、入力端子Ｔ１に入力された入力信号ＶＩＮをレベルシフトした出力信号ＶＯＵＴを出力端子Ｔ３から出力する回路である。具体的には、レベルシフト回路１は、負電源電圧ＶＳＳ（Ｌｏｗ状態）、負電源電圧ＶＳＳ＋トランジスタＭ１の閾値電圧以上（Ｈｉｇｈ状態）の入力信号ＶＩＮを、負電源電圧ＶＳＳ（Ｌｏｗ状態）、正電源電圧ＶＤＤ（Ｈｉｇｈ状態）の出力信号ＶＯＵＴにレベルシフトする。
まず、第１実施形態のレベルシフト回路１について図１を参照して説明する。同図に示すように、レベルシフト回路１は、入力端子Ｔ１に入力された入力信号ＶＩＮをレベルシフトした出力信号ＶＯＵＴを出力端子Ｔ３から出力する回路である。具体的には、レベルシフト回路１は、負電源電圧ＶＳＳ（Ｌｏｗ状態）、負電源電圧ＶＳＳ＋トランジスタＭ１の閾値電圧以上（Ｈｉｇｈ状態）の入力信号ＶＩＮを、負電源電圧ＶＳＳ（Ｌｏｗ状態）、正電源電圧ＶＤＤ（Ｈｉｇｈ状態）の出力信号ＶＯＵＴにレベルシフトする。
【0015】
レベルシフト回路１は、レベルシフト部２と、出力バッファ部３とを備えている。レベルシフト部２は、出力部２１（＝第１の出力部）と、出力部２２（＝第２の出力部）と、出力部２３（＝第３の出力部）と、インバータ回路２４とを有している。出力部２１は、正電源電圧ＶＤＤ（第１の電源電圧）が供給される正電源端子Ｔ２１（第１の電源端子）及び負電源電圧ＶＳＳ（第２の電源電圧）が供給される負電源端子Ｔ２２（第２の電源端子）間に直列接続されたトランジスタＭ１（第１のトランジスタ）及びトランジスタＭ２（第２のトランジスタ）と、トランジスタＭ１及びトランジスタＭ２の間に接続されたトランジスタＭ１１（第１の電圧クランプ素子）とを有する。トランジスタＭ１はＮチャンネルの電界効果トランジスタから構成されている。トランジスタＭ２、Ｍ１１はＰチャンネルの電界効果トランジスタから構成されている。
【0016】
トランジスタＭ１は、ゲートに入力信号ＶＩＮが入力され、ソースが負電源端子Ｔ２２に接続されている。トランジスタＭ２は、ソースが正電源端子Ｔ２１に接続され、ドレインが後述するトランジスタＭ１１のソースに接続されている。トランジスタＭ１１は、ゲート・ドレインが接続されたダイオード接続され、ドレインがトランジスタＭ１のドレインに接続されている。
【0017】
出力部２２は、正電源端子Ｔ２１及び負電源端子Ｔ２２間に直列接続されたトランジスタＭ３（第３のトランジスタ）及びトランジスタＭ４（第４のトランジスタ）と、トランジスタＭ３及びトランジスタＭ４間に接続されたトランジスタＭ１２（第２の電圧クランプ素子）とを有する。トランジスタＭ３はＮチャンネルの電界効果トランジスタから構成されている。トランジスタＭ４、Ｍ１２はＰチャンネルの電界効果トランジスタから構成されている。
【0018】
トランジスタＭ３は、ゲートが後述するインバータ回路２４の出力に接続され、ゲートに入力信号ＶＩＮを反転した反転信号が入力される。トランジスタＭ３は、ソースが負電源端子Ｔ２２に接続されている。トランジスタＭ４は、ソースが正電源端子Ｔ２１に接続され、ドレインが後述するトランジスタＭ１２のソースに接続されている。トランジスタＭ１２は、ゲート・ドレインが接続されたダイオード接続され、ドレインがトランジスタＭ３のドレインに接続されている。
【0019】
上記トランジスタＭ４のゲートには、トランジスタＭ１及びトランジスタＭ１１間の接続ノードＡ（第１の接続ノード）が接続されている。また、上記トランジスタＭ２のゲートには、トランジスタＭ３及びトランジスタＭ１２間の接続ノードＢ（第２の接続ノード）が接続されている。
【0020】
出力部２３は、正電源端子Ｔ２１及び負電源端子Ｔ２２間に直列接続されたトランジスタＭ５（第５のトランジスタ）及びトランジスタＭ６（第６のトランジスタ）を有している。トランジスタＭ５は、ソースが負電源端子Ｔ２２に接続され、ドレインがトランジスタＭ６のドレインに接続されている。トランジスタＭ６は、ソースが正電源端子Ｔ２１に接続されている。トランジスタＭ５は、ゲートが後述するインバータ回路２４の出力に接続され、ゲートに入力信号ＶＩＮを反転した反転信号が入力される。トランジスタＭ６は、ゲートが接続ノードＡに接続されている。
【0021】
インバータ回路２４は、入力信号ＶＩＮが入力され、入力信号ＶＩＮを反転した反転信号を出力する。
【0022】
出力バッファ部３は、インバータ回路３１、３２を有している。インバータ回路３１は、入力がトランジスタＭ６及びトランジスタＭ５間の接続ノードＣ（第３の接続ノード）に接続されている。インバータ回路３２は、入力がインバータ回路３１の出力に接続され、出力が出力端子Ｔ３に接続される。
【0023】
次に、上述したレベルシフト回路１の動作について説明する。最初に、入力信号ＶＩＮがＨｉｇｈ状態からＬｏｗ状態に反転する場合の動作について説明する。入力信号ＶＩＮがＨｉｇｈ状態のときは、トランジスタＭ１、Ｍ４、Ｍ６はオン状態となり、トランジスタＭ２、Ｍ３、Ｍ５はオフ状態となる。接続ノードＢ、ＣはＨｉｇｈ状態、接続ノードＡはＬｏｗ状態となっている。このとき、トランジスタＭ１２ではゲート・ソース電圧分の電圧降下が発生し、接続ノードＢの電位は、トランジスタＭ１２のゲート・ソース電圧分、低い値にクランプされる。すなわち、トランジスタＭ１２は、接続ノードＢが正電源電圧ＶＤＤ近くまで上昇するのを抑制している。
【0024】
次に、入力信号ＶＩＮがＨｉｇｈ状態からＬｏｗ状態に反転すると、トランジスタＭ１はオフ状態となり、トランジスタＭ３、Ｍ５はオン状態となる。トランジスタＭ３がオン状態となると、接続ノードＢの電位が下がる。トランジスタＭ２のゲート・ソース間が閾値電圧を超えるまで接続ノードＢが下がると、トランジスタＭ２がオン状態となる。トランジスタＭ２がオン状態となると、接続ノードＡがＨｉｇｈ状態となる。接続ノードＡがＨｉｇｈ状態となると、トランジスタＭ４、Ｍ６はオフ状態となるため、接続ノードＣはＬｏｗ状態となる。
【0025】
出力バッファ部３の入力となる接続ノードＣがＬｏｗ状態となるため、出力端子Ｔ３の出力信号ＶＯＵＴはＬｏｗ状態となる。
【0026】
上述したようにトランジスタＭ２は、接続ノードＢが下がり、ゲート・ソース間が閾値電圧を越えるとオン状態となる。本実施形態では、ダイオード接続されたトランジスタＭ１２の働きにより、接続ノードＢは正電源電圧ＶＤＤ近くよりも低い値から下がり始める。このため、トランジスタＭ１２がない場合、即ち正電源電圧ＶＤＤ近くから下がり始める場合に比べて、トランジスタＭ２がオフ状態からオン状態に切り替わるタイミングを早くすることができる。これにより、入力信号ＶＩＮがＨｉｇｈ状態からＬｏｗ状態へ反転してから出力信号ＶＯＵＴがＨｉｇｈ状態からＬｏｗ状態へ反転するまでの応答速度を早くすることができる。
【0027】
次に、入力信号ＶＩＮがＬｏｗ状態からＨｉｇｈ状態に反転する場合の動作について説明する。入力信号ＶＩＮがＬｏｗ状態のときは、トランジスタＭ１、Ｍ４、Ｍ６はオフ状態となり、トランジスタＭ２、Ｍ３、Ｍ５はオン状態となる。接続ノードＢ、ＣはＬｏｗ状態、接続ノードＡはＨｉｇｈ状態となっている。このとき、トランジスタＭ１１ではゲート・ソース電圧分の電圧降下が発生し、接続ノードＡの電位は、トランジスタＭ１１のゲート・ソース電圧分、低い値にクランプされる。すなわち、トランジスタＭ１１は、接続ノードＡが正電源電圧ＶＤＤ近くまで上昇するのを抑制している。
【0028】
次に、入力信号ＶＩＮがＬｏｗ状態からＨｉｇｈ状態に切り替わると、トランジスタＭ１はオン状態となり、トランジスタＭ３、Ｍ５はオフ状態となる。トランジスタＭ１がオン状態となると、接続ノードＡの電位が下がる。トランジスタＭ４、Ｍ６のゲート・ソース間が閾値電圧を超えるまで接続ノードＡが下がると、トランジスタＭ４、Ｍ６がオン状態となる。トランジスタＭ４がオン状態となると、接続ノードＢがＨｉｇｈ状態となる。接続ノードＢがＨｉｇｈ状態となると、トランジスタＭ２がオフ状態となるため、接続ノードＡがＬｏｗ状態となる。また、トランジスタＭ６がオン状態となると、接続ノードＣはＨｉｇｈ状態となる。
【0029】
出力バッファ部３の入力となる接続ノードＣがＨｉｇｈ状態となるため、出力端子Ｔ３の出力信号ＶＯＵＴはＨｉｇｈ状態となる。
【0030】
上述したようにトランジスタＭ４、Ｍ６は、ゲート・ソース間が閾値電圧を越えるまで接続ノードＡが下がるとオン状態となる。本実施形態では、ダイオード接続されたトランジスタＭ１１の働きにより、接続ノードＡは正電源電圧ＶＤＤ近くよりも低い値から下がり始める。このため、トランジスタＭ１１がない場合、即ち正電源電圧ＶＤＤ近くから下がり始める場合に比べて、トランジスタＭ４、Ｍ６がオフ状態からオン状態に切り替わるタイミングを早くすることができる。これにより、入力信号がＬｏｗ状態からＨｉｇｈ状態へ反転してから出力信号ＶＯＵＴがＬｏｗ状態からＨｉｇｈ状態へ反転するまでの応答速度を早くすることができる。
【0031】
また、本実施形態では、トランジスタＭ６とトランジスタＭ５の接続ノードＣを出力バッファ部３に入力している。これによりＨｉｇｈ状態のときの接続ノードＣの電位は、正電源電圧ＶＤＤ近くとなる。このため、出力バッファ部３の入力に対して、正電源電圧ＶＤＤが低下しても安定した電圧を供給することができ、本実施形態のレベルシフト回路１は、正電源電圧ＶＤＤが低下しても安定した動作を実現することができる。
【0032】
しかして、この第１実施形態におけるレベルシフト回路１は、正電源電圧ＶＤＤが低下しても応答速度の低下や誤動作を招くことなく、安定した動作を実現し、動作電圧範囲の改善を図ることができる。
【0033】
（第２実施形態）
次に、第２実施形態のレベルシフト回路１Ｂについて図２を参照して説明する。なお、図２において、図１に示された回路における構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略する。
次に、第２実施形態のレベルシフト回路１Ｂについて図２を参照して説明する。なお、図２において、図１に示された回路における構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略する。
【0034】
同図に示すように、レベルシフト回路１Ｂは、レベルシフト部２と、出力バッファ部３Ｂとを備えている。レベルシフト部２は、第１実施形態で既に説明しているため、ここでは詳細な説明を省略する。
【0035】
出力バッファ部３は、インバータ回路３１、３２と、トランジスタＭ７とを有している。インバータ回路３１、３２は、第１実施形態で既に説明しているため、ここでは詳細な説明を省略する。トランジスタＭ７は、Ｐチャンネルの電界効果トランジスタから構成されている。トランジスタＭ７は、ゲートが接続ノードＢ、ソースが正電源端子Ｔ２１、ドレインがインバータ回路３１の出力及びインバータ回路３２の入力に接続されている。
【0036】
上述したレベルシフト回路１Ｂの動作について以下説明する。まず、入力信号ＶＩＮがＨｉｇｈ状態からＬｏｗ状態に反転する場合の動作について説明する。入力信号ＶＩＮがＨｉｇｈ状態からＬｏｗ状態に反転すると、トランジスタＭ１はオフ状態となり、トランジスタＭ３、Ｍ５はオン状態となる。トランジスタＭ３がオン状態となると、接続ノードＢの電位が下がる。トランジスタＭ２、Ｍ７のゲート・ソース間が閾値電圧を超えるまで接続ノードＢが下がると、トランジスタＭ２、Ｍ７がオン状態となる。トランジスタＭ７がオンすると、インバータ回路３２の入力がＨｉｇｈ状態となり、出力端子Ｔ３からＬｏｗ状態の出力信号ＶＯＵＴが出力される。
【0037】
また、トランジスタＭ２がオン状態となった後の動作は、上述した第１実施形態と同様であり、最終的に、接続ノードＡがＨｉｇｈ状態となり、トランジスタＭ４、Ｍ６はオフ状態となるため、接続ノードＣはＬｏｗ状態となる。
【0038】
上述した実施形態によれば、入力信号ＶＩＮがＨｉｇｈ状態からＬｏｗ状態に反転する場合、接続ノードＣよりも接続ノードＢの方がＨｉｇｈ状態からＬｏｗ状態に切り替わる応答速度が早い。このため、トランジスタＭ７を設けることで、インバータ回路３２の入力がＬｏｗ状態からＨｉｇｈ状態に変化するタイミングを、第１実施形態よりも早くすることができ、より一層応答速度を早くすることができる。
【0039】
なお、入力信号ＶＩＮがＬｏｗ状態からＨｉｇｈ状態に反転する場合は、接続ノードＢ、Ｃは同じタイミングでＬｏｗ状態からＨｉｇｈ状態に切り替わる。
【0040】
しかして、この第２実施形態におけるレベルシフト回路１Ｂも、正電源電圧ＶＤＤが低下しても応答速度の低下や誤動作を招くことなく、安定した動作を実現し、動作電圧範囲の改善を図ることができる。
【0041】
（第３実施形態）
次に、第３実施形態のレベルシフト回路１Ｃについて図３を参照して説明する。なお、図３において、図１に示された回路における構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略する。
次に、第３実施形態のレベルシフト回路１Ｃについて図３を参照して説明する。なお、図３において、図１に示された回路における構成要素と同一の構成要素については、同一符号を付してその詳細な説明を省略する。
【0042】
同図に示すように、レベルシフト回路１Ｃは、レベルシフト部２と、出力バッファ部３Ｃとを備えている。レベルシフト部２は、第１実施形態で既に説明しているため、ここでは詳細な説明を省略する。
【0043】
第１実施形態と第３実施形態とで異なる点は、出力バッファ部３Ｃの構成である。第３実施形態において出力バッファ部３Ｃは、ＮＡＮＤ回路３３と、インバータ回路３２とを有している。ＮＡＮＤ回路３３は、２つの入力が接続ノードＢ、接続ノードＣに接続され、出力がインバータ回路３２の入力に接続されている。インバータ回路３２は、第１実施形態と同様に、出力が出力端子Ｔ３に接続されている。
【0044】
上述したレベルシフト回路１Ｃの動作について説明する。第１実施形態と同様に、入力信号ＶＩＮがＨｉｇｈ状態からＬｏｗ状態に切り替わると、トランジスタＭ１はオフ状態となり、トランジスタＭ３、Ｍ５はオン状態となる。トランジスタＭ３がオン状態となると、接続ノードＢの電位が下がる。接続ノードＣは、上述した第１、第２実施形態で説明したように、接続ノードＢが下がり、これに応じてトランジスタＭ２がオンし、接続ノードＡが上がり、これに応じてトランジスタＭ４、Ｍ６がオフするタイミングで下がる。すなわち、接続ノードＢの方が、接続ノードＣよりも先に電位が下がるため、Ｈｉｇｈ状態からＬｏｗ状態に切り替わる応答速度が速い。
【0045】
このため、接続ノードＢが接続ノードＣよりも先にＮＡＮＤ回路３３の閾値電圧（正電源電圧ＶＤＤと負電源電圧ＶＳＳの中点）以下まで下がり、ＮＡＮＤ回路３３の出力がＬｏｗ状態からＨｉｇｈ状態に反転する。ＮＡＮＤ回路３３の出力がＬｏｗ状態からＨｉｇｈ状態に切り替わると、Ｌｏｗ状態の出力信号ＶＯＵＴが出力される。その後、接続ノードＣがＮＡＮＤ回路３３の閾値電圧以下まで下がっても、ＮＡＮＤ回路３３は出力をＨｉｇｈ状態に維持し、Ｌｏｗ状態の出力信号ＶＯＵＴが維持される。
【0046】
なお、入力信号ＶＩＮがＬｏｗ状態からＨｉｇｈ状態に反転する場合は、接続ノードＢ、Ｃは同じタイミングでＬｏｗ状態からＨｉｇｈ状態に切り替わる。
【0047】
上述した実施形態によれば、入力信号ＶＩＮがＨｉｇｈ状態からＬｏｗ状態に反転する場合、接続ノードＣよりも接続ノードＢの方がＨｉｇｈ状態からＬｏｗ状態に切り替わる応答速度が早い。このため、接続ノードＢが入力されたＮＡＮＤ回路３３を設けることで、インバータ回路３２の入力がＨｉｇｈ状態からＬｏｗ状態に変化するタイミングを、第１実施形態よりも早くすることができ、より一層応答速度を早くすることができる。しかも、第２実施形態よりも出力バッファ部３Ｃの貫通電流を小さくすることができる。
【0048】
しかして、この第３実施形態におけるレベルシフト回路１Ｃも、正電源電圧ＶＤＤが低下しても応答速度の低下や誤動作を招くことなく、安定した動作を実現し、動作電圧範囲の改善を図ることができる。
【0049】
（第４実施形態）
次に、第４実施形態のレベルシフト回路１Ｄについて図４を参照して説明する。なお、図４において、図１に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略する。
次に、第４実施形態のレベルシフト回路１Ｄについて図４を参照して説明する。なお、図４において、図１に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略する。
【0050】
同図に示すように、レベルシフト回路１Ｄは、第１実施形態と同様に、レベルシフト部２Ｄと、出力バッファ部３とを備えている。
【0051】
第１実施形態と第４実施形態とで異なる点は、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ１１、Ｍ１２に相当するトランジスタＭ１Ｄ、Ｍ２Ｄ、Ｍ３Ｄ、Ｍ４Ｄ、Ｍ５Ｄ、Ｍ６Ｄ、Ｍ１１Ｄ、Ｍ１２Ｄの導電型を逆にした点である。また、第１実施形態と第４実施形態とで異なる点は、正電源端子Ｔ２１と負電源端子Ｔ２２との関係を逆にした点である。
【0052】
第２～第３実施形態についても同様に、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ１１、Ｍ１２の導電型を逆にし、正電源端子Ｔ２１と負電源端子Ｔ２２との関係を逆にしてもよい。
【0053】
なお、本発明は、上述した実施形態に限定されるものではなく、適宜、変形、改良、等が可能である。その他、上述した実施形態における各構成要素の材質、形状、寸法、数、配置箇所、等は本発明を達成できるものであれば任意であり、限定されない。
【0054】
また、上述した第１～第４実施形態では、トランジスタＭ５（Ｄ）のゲートに反転信号を入力し、トランジスタＭ６（Ｄ）のゲートを接続ノードＡに接続していたが、これに限ったものではない。トランジスタＭ５（Ｄ）のゲートに入力信号ＶＩＮを入力し、トランジスタＭ６（Ｄ）のゲートを接続ノードＢに接続するようにしてもよい。また、この場合、第２実施形態のように、トランジスタＭ７を設けた場合、トランジスタＭ７のゲートは、接続ノードＡに接続する。また、この場合、第３実施形態のように、ＮＡＮＤ回路３３を設けた場合、ＮＡＮＤ回路の入力には接続ノードＢに代えて接続ノードＡを接続する。
【0055】
上述した第１～第４実施形態では、トランジスタＭ１（Ｄ）～Ｍ７、Ｍ１１（Ｄ）、Ｍ１２（Ｄ）が電界効果トランジスタから構成されていたが、これに限ったものではない。トランジスタＭ１（Ｄ）～Ｍ７、Ｍ１１（Ｄ）、Ｍ１２（Ｄ）の少なくとも１つ以上をバイポーラトランジスタに置き換えてもよい。この場合、トランジスタＭ１（Ｄ）～Ｍ７（Ｄ）、Ｍ１１（Ｄ）、Ｍ１２（Ｄ）のゲートをベース、ソースをエミッタ、ドレインをコレクタに読み替えて説明することができる。
【0056】
また、上述した第１～第４実施形態では、第１の電圧クランプ素子、第２の電圧クランプ素子として、ダイオード接続されたトランジスタＭ１１、Ｍ１２、Ｍ１１Ｄ、Ｍ１２Ｄを用いていたが、これに限ったものではない。第１の電圧クランプ素子、第２の電圧クランプ素子は電圧降下が発生するものであればよく、ダイオードから構成してもよい。
【符号の説明】
【0057】
１、１Ｂ～１Ｄ レベルシフト回路
３、３Ｂ、３Ｃ 出力バッファ部
２１、２１Ｄ 出力部（第１の出力部）
２２、２２Ｄ 出力部（第２の出力部）
２３、２３Ｄ 出力部（第３の出力部）
２４ インバータ回路
３３ ＮＡＮＤ回路
Ａ 接続ノード（第１の接続ノード）
Ｂ 接続ノード（第２の接続ノード）
Ｃ 接続ノード（第３の接続ノード）
Ｍ１、Ｍ１Ｄ トランジスタ（第１のトランジスタ）
Ｍ２、Ｍ２Ｄ トランジスタ（第２のトランジスタ）
Ｍ３、Ｍ３Ｄ トランジスタ（第３のトランジスタ）
Ｍ４、Ｍ４Ｄ トランジスタ（第４のトランジスタ）
Ｍ５、Ｍ５Ｄ トランジスタ（第５のトランジスタ）
Ｍ６、Ｍ６Ｄ トランジスタ（第６のトランジスタ）
Ｍ７ トランジスタ（第７のトランジスタ）
Ｍ１１、Ｍ１１Ｄ トランジスタ（第１の電圧クランプ素子）
Ｍ１２、Ｍ１２Ｄ トランジスタ（第２の電圧クランプ素子）
Ｔ２１ 正電源端子（第１の電源端子）
Ｔ２２ 負電源端子（第２の電源端子）
ＶＤＤ 正電源電圧（第１の電源電圧）
ＶＳＳ 負電源電圧（第２の電源電圧）
ＶＩＮ 入力信号
ＶＯＵＴ 出力信号
３、３Ｂ、３Ｃ 出力バッファ部
２１、２１Ｄ 出力部（第１の出力部）
２２、２２Ｄ 出力部（第２の出力部）
２３、２３Ｄ 出力部（第３の出力部）
２４ インバータ回路
３３ ＮＡＮＤ回路
Ａ 接続ノード（第１の接続ノード）
Ｂ 接続ノード（第２の接続ノード）
Ｃ 接続ノード（第３の接続ノード）
Ｍ１、Ｍ１Ｄ トランジスタ（第１のトランジスタ）
Ｍ２、Ｍ２Ｄ トランジスタ（第２のトランジスタ）
Ｍ３、Ｍ３Ｄ トランジスタ（第３のトランジスタ）
Ｍ４、Ｍ４Ｄ トランジスタ（第４のトランジスタ）
Ｍ５、Ｍ５Ｄ トランジスタ（第５のトランジスタ）
Ｍ６、Ｍ６Ｄ トランジスタ（第６のトランジスタ）
Ｍ７ トランジスタ（第７のトランジスタ）
Ｍ１１、Ｍ１１Ｄ トランジスタ（第１の電圧クランプ素子）
Ｍ１２、Ｍ１２Ｄ トランジスタ（第２の電圧クランプ素子）
Ｔ２１ 正電源端子（第１の電源端子）
Ｔ２２ 負電源端子（第２の電源端子）
ＶＤＤ 正電源電圧（第１の電源電圧）
ＶＳＳ 負電源電圧（第２の電源電圧）
ＶＩＮ 入力信号
ＶＯＵＴ 出力信号
【図1】
【図2】
【図3】
【図4】
【図5】