知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023080757
(43)【公開日】2023-06-09
(54)【発明の名称】演算増幅器
(51)【国際特許分類】
H03F 3/45 20060101AFI20230602BHJP
H03F 1/26 20060101ALI20230602BHJP
【ＦＩ】
H03F3/45 110
H03F1/26
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2021194260
(22)【出願日】2021-11-30
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】100099818
【弁理士】
【氏名又は名称】安孫子 勉
(72)【発明者】
【氏名】小川 正訓
【テーマコード（参考）】
5J500
【Ｆターム（参考）】
5J500AA01
5J500AA12
5J500AA13
5J500AC41
5J500AC44
5J500AC54
5J500AF12
5J500AH02
5J500AH25
5J500AH29
5J500AK03
5J500AK05
5J500AK09
5J500AK25
5J500AK42
5J500AK46
5J500AK47
5J500AM08
5J500AM17
5J500AM21
5J500AT01
5J500AT02
5J500AT03
5J500DN14
5J500DN22
5J500DN23
5J500DP01
5J500RU02
5J500RU12
(57)【要約】 （修正有）
【課題】入力バイアス電流や入力換算雑音電圧の増加を招くことなく、高周波ノイズ耐性の向上と発振耐性の向上の両立を可能とする演算増幅器を提供する。
【解決手段】演算増幅器は、入力信号を差動増幅可能に構成されてなる入力差動対１０１と、その出力を増幅し出力する出力回路１０２とを有する。出力回路１０２は、ベース接地増幅回路１５２と、このベース接地増幅回路１５２に対して電流供給を行う低速カレントミラー回路１５１とを有する。低速カレントミラー回路１５１のカットオフ周波数が、演算増幅器のユニティゲイン周波数以下に設定されて低速化されることで、高周波ノイズ耐性が向上し、発振耐性が向上する。
【選択図】図１
【解決手段】演算増幅器は、入力信号を差動増幅可能に構成されてなる入力差動対１０１と、その出力を増幅し出力する出力回路１０２とを有する。出力回路１０２は、ベース接地増幅回路１５２と、このベース接地増幅回路１５２に対して電流供給を行う低速カレントミラー回路１５１とを有する。低速カレントミラー回路１５１のカットオフ周波数が、演算増幅器のユニティゲイン周波数以下に設定されて低速化されることで、高周波ノイズ耐性が向上し、発振耐性が向上する。
【選択図】図１
【特許請求の範囲】
【請求項1】
入力信号を差動増幅可能に構成されてなる入力差動対と、前記入力差動対の出力を増幅、出力する出力回路とを有してなる演算増幅器であって、
前記出力回路は、ベース接地増幅回路を有すると共に、前記ベース接地増幅回路に対して電流供給を行う低速カレントミラー回路とを有し、
前記低速カレントミラー回路は、カットオフ周波数が、前記演算増幅器のユニティゲイン周波数以下に設定されて低速化されてなることを特徴とする演算増幅器。
前記出力回路は、ベース接地増幅回路を有すると共に、前記ベース接地増幅回路に対して電流供給を行う低速カレントミラー回路とを有し、
前記低速カレントミラー回路は、カットオフ周波数が、前記演算増幅器のユニティゲイン周波数以下に設定されて低速化されてなることを特徴とする演算増幅器。
【請求項2】
前記カットオフ周波数は、前記演算増幅器のユニティゲイン周波数の１／１０以下に設定されてなることを特徴とする請求項１記載の演算増幅器。
【請求項3】
前記入力差動対は、ＰＮＰ型の差動対用第１及び第２のトランジスタを有し、前記差動対用第１及び第２のトランジスタは、エミッタが相互に接続される共に、当該接続点と正電源端子との間に定電流源が設けられる一方、前記差動対用第１のトランジスタのコレクタは、差動対用第１の抵抗器を介して、前記差動対用第２のトランジスタのコレクタは、差動対用第２の抵抗器を介して、共に負電源端子に接続され、前記差動対用第１のトランジスタのベースが反転入力端子に、前記差動対用第２のトランジスタのベースが非反転入力に、それぞれ接続されてなり、
前記ベース接地増幅回路は、ＮＰＮ型のバイポーラトランジスタである増幅用第１及び第２のトランジスタを有し、前記増幅用第１及び第２のトランジスタは、ベースが相互に接続されると共に、当該接続点と前記負電源端子との間に、第１の定電圧源が設けられ、前記増幅用第１のトランジスタのエミッタは、前記差動対用第１のトランジスタのコレクタと前記差動対用第１の抵抗器の相互の接続点に、前記増幅用第２のトランジスタのエミッタは、前記差動対用第２のトランジスタのコレクタと前記差動対用第２の抵抗器の相互の接続点に、それぞれ接続されてなり、
前記低速カレントミラー回路は、ＰＮＰ型のバイポーラトランジスタであるカレントミラー用第１及び第２のトランジスタと、低速化用コンデンサとを有し、前記カレントミラー用第１及び第２のトランジスタは、ベースが相互に接続されると共に、前記カレントミラー用第１のトランジスタのコレクタと接続され、前記カレントミラー用第１のトランジスタのコレクタは、前記増幅用第１のトランジスタのコレクタに、前記カレントミラー用第２のトランジスタのコレクタは、前記増幅用第２のトランジスタのコレクタに、それぞれ接続される一方、前記カレントミラー用第１及び第２のトランジスタのエミッタは、共に前記正電源端子に接続され、前記低速化用コンデンサは、前記カレントミラー用第１のトランジスタのコレクタと前記負電源端子との間に直列接続されてなることを特徴とする請求項２記載の演算増幅器。
前記ベース接地増幅回路は、ＮＰＮ型のバイポーラトランジスタである増幅用第１及び第２のトランジスタを有し、前記増幅用第１及び第２のトランジスタは、ベースが相互に接続されると共に、当該接続点と前記負電源端子との間に、第１の定電圧源が設けられ、前記増幅用第１のトランジスタのエミッタは、前記差動対用第１のトランジスタのコレクタと前記差動対用第１の抵抗器の相互の接続点に、前記増幅用第２のトランジスタのエミッタは、前記差動対用第２のトランジスタのコレクタと前記差動対用第２の抵抗器の相互の接続点に、それぞれ接続されてなり、
前記低速カレントミラー回路は、ＰＮＰ型のバイポーラトランジスタであるカレントミラー用第１及び第２のトランジスタと、低速化用コンデンサとを有し、前記カレントミラー用第１及び第２のトランジスタは、ベースが相互に接続されると共に、前記カレントミラー用第１のトランジスタのコレクタと接続され、前記カレントミラー用第１のトランジスタのコレクタは、前記増幅用第１のトランジスタのコレクタに、前記カレントミラー用第２のトランジスタのコレクタは、前記増幅用第２のトランジスタのコレクタに、それぞれ接続される一方、前記カレントミラー用第１及び第２のトランジスタのエミッタは、共に前記正電源端子に接続され、前記低速化用コンデンサは、前記カレントミラー用第１のトランジスタのコレクタと前記負電源端子との間に直列接続されてなることを特徴とする請求項２記載の演算増幅器。
【請求項4】
前記カレントミラー用第１及び第２のトランジスタのエミッタを前記正電源端子に接続することに代えて、前記カレントミラー用第１のトランジスタのエミッタは調整用第１の抵抗器を介して、前記カレントミラー用第２のトランジスタのエミッタは調整用第２の抵抗器を介して、共に前記正電源端子に接続されてなることを特徴とする請求項３記載の演算増幅器。
【請求項5】
前記ベース接地増幅回路は、前記ＮＰＮ型のバイポーラトランジスタである増幅用第１及び第２のトランジスタに代えて、ＰＮＰ型のバイポーラトランジスタである増幅用第１及び第２のトランジスタを有し、前記ＰＮＰ型の増幅用第１及び第２のトランジスタは、ベースが相互に接続されると共に、当該接続点と前記正電源端子との間に、第２の定電圧源が設けられ、前記ＰＮＰ型の増幅用第１及び第２のトランジスタのエミッタは、共に前記正電源端子に接続され、
前記低速カレントミラー回路は、前記ＰＮＰ型のバイポーラトランジスタであるカレントミラー用第１及び第２のトランジスタに代えて、ＮＰＮ型のバイポーラトランジスタであるカレントミラー用第１及び第２のトランジスタを有し、前記ＮＰＮ型のカレントミラー用第１及び第２のトランジスタは、ベースが相互に接続されると共に、前記ＮＰＮ型のカレントミラー用第１のトランジスタのコレクタと接続され、前記ＮＰＮ型のカレントミラー用第１のトランジスタのコレクタは、前記ＰＮＰ型の増幅用第１のトランジスタのコレクタに、前記ＮＰＮ型のカレントミラー用第２のトランジスタのコレクタは、前記ＰＮＰ型の増幅用第２のトランジスタのコレクタに、それぞれ接続される一方、前記ＮＰＮ型のカレントミラー用第１のトランジスタのエミッタは、前記差動対用第１のトランジスタのコレクタと前記差動対用第１の抵抗器の相互の接続点に、前記ＮＰＮ型の増幅用第２のトランジスタのエミッタは、前記差動対用第２のトランジスタのコレクタと前記差動対用第２の抵抗器の相互の接続点に、それぞれ接続されてなることを特徴とする請求項３記載の演算増幅器。
前記低速カレントミラー回路は、前記ＰＮＰ型のバイポーラトランジスタであるカレントミラー用第１及び第２のトランジスタに代えて、ＮＰＮ型のバイポーラトランジスタであるカレントミラー用第１及び第２のトランジスタを有し、前記ＮＰＮ型のカレントミラー用第１及び第２のトランジスタは、ベースが相互に接続されると共に、前記ＮＰＮ型のカレントミラー用第１のトランジスタのコレクタと接続され、前記ＮＰＮ型のカレントミラー用第１のトランジスタのコレクタは、前記ＰＮＰ型の増幅用第１のトランジスタのコレクタに、前記ＮＰＮ型のカレントミラー用第２のトランジスタのコレクタは、前記ＰＮＰ型の増幅用第２のトランジスタのコレクタに、それぞれ接続される一方、前記ＮＰＮ型のカレントミラー用第１のトランジスタのエミッタは、前記差動対用第１のトランジスタのコレクタと前記差動対用第１の抵抗器の相互の接続点に、前記ＮＰＮ型の増幅用第２のトランジスタのエミッタは、前記差動対用第２のトランジスタのコレクタと前記差動対用第２の抵抗器の相互の接続点に、それぞれ接続されてなることを特徴とする請求項３記載の演算増幅器。
【請求項6】
前記低速化用コンデンサの一端は、前記負電源端子に接続されることに代えて、前記正電源端子に接続されてなることを特徴とする請求項３、請求項４、又は、請求項５いずれか記載の演算増幅器。
【請求項7】
前記増幅用第１及び第２のトランジスタのベースと前記増幅用第２のトランジスタのコレクタとの間に、ハイパスフィルタが設けられてなることを特徴とする請求項３記載又は請求項５の演算増幅器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、演算増幅器に係り、特に、入力バイアス電流や入力換算雑音電圧の増加を招くことなく高周波ノイズ耐性と発振耐性の向上等を図ったものに関する。
【背景技術】
【0002】
演算増幅器においては、入力端子に高周波ノイズが混入すると、出力電圧が大きく変動することは良く知られている通りである。この問題を解決するため、例えば、特許文献１においては、演算増幅器の入力端子にローパスフィルタＬＰＦを挿入する方策が示されており、典型的な高周波ノイズ対策の一つとして知られている。
この特許文献１に開示された高周波ノイズ対策技術について、図２６乃至図２８を参照しつつ、以下に概括的に説明する。
まず、図２６には、特許文献１に開示された高周波ノイズ対策技術を施す前の従来の演算増幅器の回路構成例が示されている。
この従来回路は、トランジスタＱ１，Ｑ２からなる入力差動対３０１と、トランジスタＱ３～Ｑ６及び増幅アンプＡＯからなる出力回路３０２とに大別されて構成されてなるものである。
この特許文献１に開示された高周波ノイズ対策技術について、図２６乃至図２８を参照しつつ、以下に概括的に説明する。
まず、図２６には、特許文献１に開示された高周波ノイズ対策技術を施す前の従来の演算増幅器の回路構成例が示されている。
この従来回路は、トランジスタＱ１，Ｑ２からなる入力差動対３０１と、トランジスタＱ３～Ｑ６及び増幅アンプＡＯからなる出力回路３０２とに大別されて構成されてなるものである。
【0003】
図２７には、図２６に示された従来回路に高周波ノイズ対策を施した場合の回路構成例が示さている。
すなわち、図２７に示された演算増幅器は、反転入力端子ＩＮＭとトランジスタＱ１のベースとの間にローパスフィルタＬＰＦ１が、非反転入力端子ＩＮＰとトランジスタＱ２のベースとの間にローパスフィルタＬＰＦ２が、それぞれ設けられた構成となっている。
かかる構成の演算増幅器の高周波ノイズ耐性について、高周波ノイズ対策が施されていない従来回路と比較しつつ以下に説明する。
まず、高周波ノイズ耐性の比較を行うための実験回路について、図２８に示された実験回路例を参照しつつ説明する。
すなわち、図２７に示された演算増幅器は、反転入力端子ＩＮＭとトランジスタＱ１のベースとの間にローパスフィルタＬＰＦ１が、非反転入力端子ＩＮＰとトランジスタＱ２のベースとの間にローパスフィルタＬＰＦ２が、それぞれ設けられた構成となっている。
かかる構成の演算増幅器の高周波ノイズ耐性について、高周波ノイズ対策が施されていない従来回路と比較しつつ以下に説明する。
まず、高周波ノイズ耐性の比較を行うための実験回路について、図２８に示された実験回路例を参照しつつ説明する。
【0004】
この実験回路は、演算増幅器ＯＰ１の非反転入力端子に接続されたコンデンサＣＡ１を介して高周波信号ＲＦが印加されるようになっており、その際のＤＣ出力電圧Ｖｏｕｔの変化を観測するための回路である。
ＤＣ出力電圧Ｖｏｕｔの変化が小さいほど、高周波ノイズ耐性が強いと判断される。
ＤＣ出力電圧Ｖｏｕｔの変化が小さいほど、高周波ノイズ耐性が強いと判断される。
【0005】
図２９には、上述の実験回路を用いた先の従来回路に対する高周波ノイズ対策の有無の比較検証結果が、入力周波数に対する出力電圧の変化を示す特性線によって示されており、以下、同図を参照しつつ、この比較検証結果について説明する。
まず、図２９において、横軸は入力高周波信号の周波数を、縦軸は演算増幅器の出力電圧を、それぞれ示している。
また、同図において、実線の特性線は、高周波ノイズ対策の無い場合の従来回路（図２６参照）における入力周波数の変化に対する出力電圧の変化を示す特性線である。また、同図において、点線の特性線は、先の高周波ノイズ対策が施された従来回路（図２７参照）における入力周波数の変化に対する出力電圧の変化を示す特性線である。
まず、図２９において、横軸は入力高周波信号の周波数を、縦軸は演算増幅器の出力電圧を、それぞれ示している。
また、同図において、実線の特性線は、高周波ノイズ対策の無い場合の従来回路（図２６参照）における入力周波数の変化に対する出力電圧の変化を示す特性線である。また、同図において、点線の特性線は、先の高周波ノイズ対策が施された従来回路（図２７参照）における入力周波数の変化に対する出力電圧の変化を示す特性線である。
【0006】
この図２９に示された特性線は、先の図２８に示された実験回路において、高周波信号ＲＦの電圧振幅を０．２Ｖｐｐ一定とし、周波数を１０ＭＨｚから３．５ＧＨｚまで掃引した際の、演算増幅器ＯＰ１におけるＤＣ出力電圧Ｖｏｕｔをプロットしたものである。
図２９によれば、ローパスフィルタＬＰＦを入力段に挿入することで高周波ノイズ耐性が向上し、演算増幅器の出力電圧Ｖｏｕｔの変動が抑制されていることが確認できる。
図２９によれば、ローパスフィルタＬＰＦを入力段に挿入することで高周波ノイズ耐性が向上し、演算増幅器の出力電圧Ｖｏｕｔの変動が抑制されていることが確認できる。
【0007】
ところが、入力段におけるローパフィルタの挿入は、演算増幅器における発振耐性を損なう問題がある。
この問題について、図３０に示された特性線図を参照しつつ、以下に説明する。
まず、図３０は、発振耐性の指標となる位相余裕の負荷容量ＣＬに対する依存性を示した特性線図であり、横軸は負荷容量ＣＬを、縦軸は位相余裕を、それぞれ示している。
通常、電子回路においては、位相余裕が低いほど発振し易い傾向にある。
この問題について、図３０に示された特性線図を参照しつつ、以下に説明する。
まず、図３０は、発振耐性の指標となる位相余裕の負荷容量ＣＬに対する依存性を示した特性線図であり、横軸は負荷容量ＣＬを、縦軸は位相余裕を、それぞれ示している。
通常、電子回路においては、位相余裕が低いほど発振し易い傾向にある。
【0008】
図３０において、実線の特性線は、ローパスフィルタＬＰＦの無い従来の演算増幅器（図２６参照）における負荷容量に対する位相余裕の変化を示す特性線である。また、同図において、点線の特性線は、入力段にローパスフィルタＬＰＦを設けた従来の演算増幅器（図２７参照）における負荷容量に対する位相余裕の変化を示す特性線である。
同図によれば、ローパスフィルタＬＰＦを設けることで位相余裕が減少し、発振し易くなることが確認できる。
同図によれば、ローパスフィルタＬＰＦを設けることで位相余裕が減少し、発振し易くなることが確認できる。
【0009】
なお、ローパスフィルタＬＰＦを設けることで位相余裕が減少する理由は、ローパスフィルタＬＰＦで発生するポールにより、演算増幅器の位相特性が低周波でまわるためである。
このように、入力端子にローパスフィルタＬＰＦを挿入し、高周波ノイズ耐性（ＲＦノイズ耐性）を向上させた演算増幅器は、ＲＦノイズ耐性の向上と引き換えに発振耐性が低下するという問題が生ずる。
このように、入力端子にローパスフィルタＬＰＦを挿入し、高周波ノイズ耐性（ＲＦノイズ耐性）を向上させた演算増幅器は、ＲＦノイズ耐性の向上と引き換えに発振耐性が低下するという問題が生ずる。
【0010】
上述のような問題を改善する方策が、例えば、特許文献２に開示されている。
図３１には、特許文献２に開示された高周波ノイズ対策が施された従来の演算増幅器の回路構成例が示されており、以下、同図を参照しつつ、この特許文献２に開示された方策について概説する。
図３１に示された演算増幅器は、低周波用の入力差動対と高周波用の入力差動対が設けられた構成となっている。
図３１には、特許文献２に開示された高周波ノイズ対策が施された従来の演算増幅器の回路構成例が示されており、以下、同図を参照しつつ、この特許文献２に開示された方策について概説する。
図３１に示された演算増幅器は、低周波用の入力差動対と高周波用の入力差動対が設けられた構成となっている。
【0011】
すなわち、低周波用の入力差動対は、テイル電流源ＩTAILと、トランジスタＱ１０１，Ｑ１０２と、ローパスフィルタＬＰＦ１，ＬＰＦ２を用いて構成されている。かかる低周波用の入力差動対においては、ローパスフィルタＬＰＦ１，ＬＰＦ２により高周波ノイズを含む高周波信号は減衰される。
【0012】
一方、高周波用の入力差動対は、トランジスタＱ１１１，Ｑ１１２と、コンデンサＣ１０１を用いて構成されている。かかる高周波用の入力差動対においては、コンデンサＣ１０１がトランジスタＱ１１１のエミッタとＱ１１２のエミッタの間に設けられることで、高周波信号はトランジスタＱ１１１とＱ１１２の両エミッタ間を行き交うことが可能となる。そのため、ＡＣ（交流）的にトランジスタＱ１１１とＱ１１２の両エミッタ間は接続されて差動対として動作が可能となる。
【0013】
この高周波用の入力差動対に高周波ノイズが印加された場合の回路動作について、以下に説明する。
まず、先に図２６に示されたような従来回路において、入力差動対は、差動対のエミッタ同士が接続さているため、このエミッタノードで高周波ノイズが整流される。この整流作用により差動対がアンバランスになるようなＤＣ電圧が生じ、このアンバランスなＤＣ電圧が意図しないＤＣ出力電圧を生むこととなる。
まず、先に図２６に示されたような従来回路において、入力差動対は、差動対のエミッタ同士が接続さているため、このエミッタノードで高周波ノイズが整流される。この整流作用により差動対がアンバランスになるようなＤＣ電圧が生じ、このアンバランスなＤＣ電圧が意図しないＤＣ出力電圧を生むこととなる。
【0014】
一方、図３１に示された演算増幅器においては、高周波用の入力差動対のエミッタは、ＤＣ（直流）的に共通ではなく、コンデンサＣ１０１でＡＣ的に接続されているだけである。したがって、この高周波用の入力差動対は、高周波ノイズが印加されてエミッタ部分で整流されたＤＣ電圧が発生することはない。そのため、図３１に示された演算増幅器は、高周波ノイズが印加されても出力電圧が変動することはなく、高周波ノイズ耐性の向上が図られたものとなっている。
【0015】
さらに、図３１に示された演算増幅器は、高周波ノイズ耐性を向上させても発振耐性が低下することがない。
この演算増幅器においては、低周波用の入力差動対のローパスフィルタＬＰＦ１，ＬＰＦ２によりポールが発生し、位相がまわる。その一方で、高周波用の入力差動対は、ハイパスフィルタの構成となっており、ゼロ点が発生して位相が戻る。その結果、このゼロ点によりローパスフィルタによる位相のまわりが打ち消され、位相余裕の低下が改善される。このように、図３１に示された演算増幅器においては、高周波ノイズ対策のローパスフィルタＬＰＦ１，ＬＰＦ２を設けても、発振耐性の低下を招くことはなく、高周波ノイズ耐性と発振耐性の両立が図られたものとなっている。
この演算増幅器においては、低周波用の入力差動対のローパスフィルタＬＰＦ１，ＬＰＦ２によりポールが発生し、位相がまわる。その一方で、高周波用の入力差動対は、ハイパスフィルタの構成となっており、ゼロ点が発生して位相が戻る。その結果、このゼロ点によりローパスフィルタによる位相のまわりが打ち消され、位相余裕の低下が改善される。このように、図３１に示された演算増幅器においては、高周波ノイズ対策のローパスフィルタＬＰＦ１，ＬＰＦ２を設けても、発振耐性の低下を招くことはなく、高周波ノイズ耐性と発振耐性の両立が図られたものとなっている。
【先行技術文献】
【特許文献】
【0016】
【特許文献1】特許第３８８６０９０号公報
【特許文献2】特許第６８７９８６２号公報
【発明の概要】
【発明が解決しようとする課題】
【0017】
しかしながら、上述の特許文献２に開示された演算増幅器においては、従来の回路構成に高周波用の入力差動対のトランジスタＱ１１１，Ｑ１１２を追加する構成であるため（図３１参照）、入力換算雑音電圧が増加するという問題がある。
以下、この入力換算雑音電圧の増加について概括的に説明する。
例えば、図３１に示された演算増幅器において、低周波用の入力差動対のトランジスタＱ１０１，Ｑ１０２、及び、高周波用の入力差動対のトランジスタＱ１１１，Ｑ１１２の各コレクタ電流が、いずれもＩTAIL／２の大きさで流れた場合を想定する。なお、ここで、ＩTAILは、テイル電流源ＩTAILの出力電流の大きさとする。
以下、この入力換算雑音電圧の増加について概括的に説明する。
例えば、図３１に示された演算増幅器において、低周波用の入力差動対のトランジスタＱ１０１，Ｑ１０２、及び、高周波用の入力差動対のトランジスタＱ１１１，Ｑ１１２の各コレクタ電流が、いずれもＩTAIL／２の大きさで流れた場合を想定する。なお、ここで、ＩTAILは、テイル電流源ＩTAILの出力電流の大きさとする。
【0018】
この場合、図３１に示された演算増幅器は、図２７に示された従来の演算増幅器に比べて、入力バイアス電流が２倍、入力換算雑音電圧が２１/２倍、それぞれ増加する。このような入力バイアス電流や入力換算雑音電圧の増加は、出力電圧に誤差を生じさせるという問題を生む。
【0019】
本発明は、上記実状に鑑みてなされたもので、入力バイアス電流や入力換算雑音電圧の増加を招くことなく、高周波ノイズ耐性の向上と発振耐性の向上の両立を可能とする演算増幅器を提供するものである。
【課題を解決するための手段】
【0020】
上記本発明の目的を達成するため、本発明に係る演算増幅器は、
入力信号を差動増幅可能に構成されてなる入力差動対と、前記入力差動対の出力を増幅、出力する出力回路とを有してなる演算増幅器であって、
前記出力回路は、ベース接地増幅回路を有すると共に、前記ベース接地増幅回路に対して電流供給を行う低速カレントミラー回路とを有し、
前記低速カレントミラー回路は、カットオフ周波数が、前記演算増幅器のユニティゲイン周波数以下に設定されて低速化されてなるものである。
入力信号を差動増幅可能に構成されてなる入力差動対と、前記入力差動対の出力を増幅、出力する出力回路とを有してなる演算増幅器であって、
前記出力回路は、ベース接地増幅回路を有すると共に、前記ベース接地増幅回路に対して電流供給を行う低速カレントミラー回路とを有し、
前記低速カレントミラー回路は、カットオフ周波数が、前記演算増幅器のユニティゲイン周波数以下に設定されて低速化されてなるものである。
【発明の効果】
【0021】
本発明によれば、出力回路に用いられるカレントミラー回路の低速化を図ることで、演算増幅器としての位相を発振抑圧が可能となるように調整でき、このため、高周波ノイズ対策と併用することで、入力バイアス電流や入力換算雑音電圧の増加を招くことなく、高周波ノイズ耐性の向上と発振耐性の向上の両立を可能とするという効果を奏するものである。
【図面の簡単な説明】
【0022】
【図1】本発明の実施の形態における演算増幅器の第１の基本回路構成例を示す回路図である。
【図2】本発明の実施の形態における演算増幅器の第２の基本回路構成例を示す回路図である。
【図3】本発明の実施の形態における演算増幅器の第３の基本回路構成例を示す回路図である。
【図4】本発明の実施の形態における演算増幅器の第４の基本回路構成例を示す回路図である。
【図5】本発明の実施の形態における演算増幅器の第５の基本回路構成例を示す回路図である。
【図6】本発明の実施の形態における演算増幅器の第１の具体回路構成例を示す回路図である。
【図7】本発明の実施の形態における演算増幅器の第２の具体回路構成例を示す回路図である。
【図8】本発明の実施の形態における演算増幅器の第３の具体回路構成例を示す回路図である。
【図9】本発明の実施の形態における演算増幅器の第４の具体回路構成例を示す回路図である。
【図10】本発明の実施の形態における演算増幅器の第５の具体回路構成例を示す回路図である。
【図11】本発明の実施の形態における演算増幅器の第６の具体回路構成例を示す回路図である。
【図23】本発明の実施の形態における演算増幅器の周波数変化に対する出力電圧の変化特性を示す特性線図である。
【図24】本発明の実施の形態における低速カレントミラー回路が設けられた演算増幅器における負荷容量変化に対する位相余裕の変化特性を示す特性線図である。
【図25】本発明の実施の形態における低速カレントミラー回路及びハイパスフィルタが設けられた演算増幅器における負荷容量変化に対する位相余裕の変化特性を示す特性線図である。
【図26】高周波ノイズ対策が施されていない従来の演算増幅器の回路構成例を示す回路図である。
【図28】演算増幅器の高周波ノイズ耐性を計測する実験回路の回路構成例を示す回路図である。
【図31】高周波ノイズ耐性と発振耐性の両立を図った従来の演算増幅器の回路構成例を示す回路図である。
【発明を実施するための形態】
【0023】
以下、本発明の実施の形態について、図１乃至図２５を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における演算増幅器の第１の基本回路構成例について、図１を参照しつつ説明する。
本発明の実施の形態における演算増幅器は、入力差動対１０１と、出力回路１０２とに大別されてなるもので、この点は、従来と基本的に同様であるが、後述するように出力回路１０２が従来と異なる構成を有するものとなっている。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における演算増幅器の第１の基本回路構成例について、図１を参照しつつ説明する。
本発明の実施の形態における演算増幅器は、入力差動対１０１と、出力回路１０２とに大別されてなるもので、この点は、従来と基本的に同様であるが、後述するように出力回路１０２が従来と異なる構成を有するものとなっている。
【0024】
入力差動対１０１は、ＰＮＰ型のバイポーラトランジスタである差動対用第１及び第２のトラジスタ（図１においては、それぞれ「Ｑ１」、「Ｑ２」と表記）１，２を中心に構成されている。
差動対用第１及び第２のトランジスタ１，２は、エミッタが相互に接続され、その接続点と正電源端子８１との間に定電流源６０が接続されている。なお、正電源端子８１には、外部から電源電圧ＶＣＣが印加される。
差動対用第１及び第２のトランジスタ１，２は、エミッタが相互に接続され、その接続点と正電源端子８１との間に定電流源６０が接続されている。なお、正電源端子８１には、外部から電源電圧ＶＣＣが印加される。
【0025】
一方、差動対用第１のトランジスタ１のコレクタは、第１の負荷としての第１の抵抗器（図１においては「Ｒ１」と表記）４１を介して、差動対用第２のトランジスタ２のコレクタは、第２の負荷としての第２の抵抗器（図１においては「Ｒ２」と表記）４２を介して、共に負電源端子８２に接続されている。
また、差動対用第１のトランジスタ１のベースは、反転入力端子（図１においては「ＩＮＭ」と表記）８３に、差動対用第２のトランジスタ２のベースは、非反転入力端子（図１においては「ＩＮＰ」と表記）８４に、それぞれ接続されている。
そして、第１及び第２のトランジスタ１，２の各々のコレクタは、次述するように出力回路１０２の入力段に接続されている。
また、差動対用第１のトランジスタ１のベースは、反転入力端子（図１においては「ＩＮＭ」と表記）８３に、差動対用第２のトランジスタ２のベースは、非反転入力端子（図１においては「ＩＮＰ」と表記）８４に、それぞれ接続されている。
そして、第１及び第２のトランジスタ１，２の各々のコレクタは、次述するように出力回路１０２の入力段に接続されている。
【0026】
出力回路１０２は、低速カレントミラー回路（図１においては「ＳＣＭＰ」と表記）１５１と、ベース接地増幅回路１５２と、バッファ増幅器（図１においては「ＡＯ」と表記）１５３を中心に構成されている。
ベース接地増幅回路１５２は、ＮＰＮ型のバイポーラトランジスタを用いた増幅用第１及び第２のトランジスタとしての第３及び第４のトランジスタ（図１においては、それぞれ「Ｑ３」、「Ｑ４」と表記）３，４を有して構成されている。
ベース接地増幅回路１５２は、ＮＰＮ型のバイポーラトランジスタを用いた増幅用第１及び第２のトランジスタとしての第３及び第４のトランジスタ（図１においては、それぞれ「Ｑ３」、「Ｑ４」と表記）３，４を有して構成されている。
【0027】
第３及び第４のトランジスタ３，４は、ベースが相互に接続されて、その接続点と負電源端子８２との間に第１の定電圧源６１が設けられている。
また、第３のトランジスタ３のエミッタは、差動対用第１のトランジスタ１のコレクタと第１の抵抗器４１との接続点に、第４のトランジスタ４のエミッタは、差動対用第２のトランジスタ２のコレクタと第２の抵抗器４２との接続点に、それぞれ接続されている。
また、第３のトランジスタ３のエミッタは、差動対用第１のトランジスタ１のコレクタと第１の抵抗器４１との接続点に、第４のトランジスタ４のエミッタは、差動対用第２のトランジスタ２のコレクタと第２の抵抗器４２との接続点に、それぞれ接続されている。
【0028】
さらに、第４のトランジスタ４のコレクタには、バッファ増幅器１５３の入力段が接続され、このバッファ増幅器１５３の出力段は、増幅出力端子（図１においては「ＯＵＴ」と表記）８５に接続されている。また、バッファ増幅器１５３の入力段と出力段との間には、入力段側から位相補償コンデンサ（図１においては「Ｃｃ」と表記）５４、位相補償抵抗器（図１においては「Ｒｚ」と表記）４６の順で直列接続されて設けられている。
この第１の基本回路構成例においては、上述の入力差動対１０１とベース接地増幅回路１５２とによりフォールデットカスコード増幅回路が構成されたものとなっている。
この第１の基本回路構成例においては、上述の入力差動対１０１とベース接地増幅回路１５２とによりフォールデットカスコード増幅回路が構成されたものとなっている。
【0029】
一方、低速カレントミラー回路１５１は、ベース接地増幅回路１５２の電流源となるもので、従来の出力回路に用いられているカレントミラー回路とは異なり、具体的には後述するようにポールを設けることで低速化（狭帯域化）を図ったものである。
まず、低速カレントミラー回路１５１の電源は、正電源端子８１側から供給されるようになっており、入力段は、第３のトランジスタ３のコレクタに、出力段は、第４のトランジスタ４のコレクタに、それぞれ接続されている。
なお、図１において、Ｐ１～Ｐ４は、低速カレントミラー回路１５１の電源接続及び入出力接続のための端子であって、説明の便宜上、Ｐ１を「入力段基準端子」、Ｐ２を「出力段基準端子」、Ｐ３を「入力端子」、Ｐ４を「出力端子」と称することとする。なお、これらの端子が低速カレントミラー回路１５１中の如何なる部分に接続されるかについては、後述の具体回路構成例において説明することとする。
まず、低速カレントミラー回路１５１の電源は、正電源端子８１側から供給されるようになっており、入力段は、第３のトランジスタ３のコレクタに、出力段は、第４のトランジスタ４のコレクタに、それぞれ接続されている。
なお、図１において、Ｐ１～Ｐ４は、低速カレントミラー回路１５１の電源接続及び入出力接続のための端子であって、説明の便宜上、Ｐ１を「入力段基準端子」、Ｐ２を「出力段基準端子」、Ｐ３を「入力端子」、Ｐ４を「出力端子」と称することとする。なお、これらの端子が低速カレントミラー回路１５１中の如何なる部分に接続されるかについては、後述の具体回路構成例において説明することとする。
【0030】
かかる構成において、低速カレントミラー回路１５１は、カットオフ周波数が、演算増幅器のユニティゲイン周波数の１／１０程度に定めて低速化を図ったものとするのが好適である。
このように、カレントミラー回路のカットオフ周波数を演算増幅器のユニティゲイン周波数の１／１０程度に設定することで、演算増幅器のユニティゲイン周波数の一桁程度の低い周波数で演算増幅器の位相を僅かに戻すことができる。その結果、位相余裕が増加するため、発振耐性の向上が図られることとなる。
このように、カレントミラー回路のカットオフ周波数を演算増幅器のユニティゲイン周波数の１／１０程度に設定することで、演算増幅器のユニティゲイン周波数の一桁程度の低い周波数で演算増幅器の位相を僅かに戻すことができる。その結果、位相余裕が増加するため、発振耐性の向上が図られることとなる。
【0031】
次に、第２の基本回路構成例について、図２を参照しつつ説明する。
なお、図１に示された第１の基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の基本回路構成例は、図１に示された第１の基本回路構成例において、高周波ノイズ対策として、入力差動対１０１の入力側にローパスフィルタを設けた例であり、残余の部分は、図１に示された基本回路と同一の構成を有してなるものである。
なお、図１に示された第１の基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の基本回路構成例は、図１に示された第１の基本回路構成例において、高周波ノイズ対策として、入力差動対１０１の入力側にローパスフィルタを設けた例であり、残余の部分は、図１に示された基本回路と同一の構成を有してなるものである。
【0032】
すなわち、反転入力端子８３と差動対用第１のトランジスタ１のベースとの間には、第１のローパスフィルタ（図２においては「ＬＰＦ１」と表記）７１が、非反転入力端子８４と差動対用第２のトランジスタ２のベースとの間には、第２のローパスフィルタ（図２においては「ＬＰＦ２」と表記）７２が、それぞれ直列接続されて設けられている。
この第２の基本回路構成例は、低速カレントミラー回路１５１の使用に加えて、第１及び第２のローパスフィルタ７１，７２の使用により、高周波ノイズ耐性の向上と発振耐性の向上の両立を図ることが可能となっている。
この第２の基本回路構成例は、低速カレントミラー回路１５１の使用に加えて、第１及び第２のローパスフィルタ７１，７２の使用により、高周波ノイズ耐性の向上と発振耐性の向上の両立を図ることが可能となっている。
【0033】
次に、第３の基本回路構成例について、図３を参照しつつ説明する。
なお、図１に示された第１の基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の基本回路構成例は、図１に示された第１の基本回路構成例において、高周波ノイズ対策として、入力差動対１０１の入力端子間にローパスフィルタを設けた例であり、残余の部分は、図１に示された基本回路と同一の構成を有してなるものである。
すなわち、この第３の基本回路構成例においては、反転入力端子８３と非反転入力端子８４の間に、第３のローパスフィルタ（図３においては「ＬＰＦ３」と表記）７３が設けられている。
これにより、高周波ノイズ耐性の向上と発振耐性の向上の両立が図られるのは、第２の基本回路構成例と同様である。
なお、図１に示された第１の基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の基本回路構成例は、図１に示された第１の基本回路構成例において、高周波ノイズ対策として、入力差動対１０１の入力端子間にローパスフィルタを設けた例であり、残余の部分は、図１に示された基本回路と同一の構成を有してなるものである。
すなわち、この第３の基本回路構成例においては、反転入力端子８３と非反転入力端子８４の間に、第３のローパスフィルタ（図３においては「ＬＰＦ３」と表記）７３が設けられている。
これにより、高周波ノイズ耐性の向上と発振耐性の向上の両立が図られるのは、第２の基本回路構成例と同様である。
【0034】
次に、第４の基本回路構成例について、図４を参照しつつ説明する。
なお、図１乃至図３のいずれかに示された基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第４の基本回路構成例は、高周波ノイズ対策として図２に示された回路構成に、さらに、図３に示された回路構成を適用したものである。
なお、図１乃至図３のいずれかに示された基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第４の基本回路構成例は、高周波ノイズ対策として図２に示された回路構成に、さらに、図３に示された回路構成を適用したものである。
【0035】
すなわち、第１及び第２のローパスフィルタ７１，７２は、図２に示された第２の基本回路構成例で説明したと同様に設けられている。
また、第３のローパスフィルタ７３は、第１及び第２のローパスフィルタ７１，７２の後段側、すなわち、第１及び第２のトランジスタ１，２のベース側で、第１及び第２のトランジスタ１，２のベース間に接続されている。
かかる構成により、高周波ノイズ耐性のさらなる向上と発振耐性の向上の両立が図られる。
また、第３のローパスフィルタ７３は、第１及び第２のローパスフィルタ７１，７２の後段側、すなわち、第１及び第２のトランジスタ１，２のベース側で、第１及び第２のトランジスタ１，２のベース間に接続されている。
かかる構成により、高周波ノイズ耐性のさらなる向上と発振耐性の向上の両立が図られる。
【0036】
次に、第５の基本回路構成例について、図５を参照しつつ説明する。
なお、図１に示された基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
第５の基本回路構成例は、ＰＮＰ型のバイポーラトランジスタを用いたベース接地増幅回路１５２Ａを設けて、低速カレントミラー回路１５１Ａをフォールデットカスコードのベース接地入力部分に位置する構成としたものである。
すなわち、まず、ＰＮＰ型のバイポーラトランジスタを用いた増幅用第１及び第２のトランジスタとしての第１１及び第１２のトランジスタ（図５においては、それぞれ「Ｑ１１」、「Ｑ１２」と表記）１１，１２によりベース接地増幅回路１５２Ａが次述するように構成されている。
なお、図１に示された基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
第５の基本回路構成例は、ＰＮＰ型のバイポーラトランジスタを用いたベース接地増幅回路１５２Ａを設けて、低速カレントミラー回路１５１Ａをフォールデットカスコードのベース接地入力部分に位置する構成としたものである。
すなわち、まず、ＰＮＰ型のバイポーラトランジスタを用いた増幅用第１及び第２のトランジスタとしての第１１及び第１２のトランジスタ（図５においては、それぞれ「Ｑ１１」、「Ｑ１２」と表記）１１，１２によりベース接地増幅回路１５２Ａが次述するように構成されている。
【0037】
まず、第１１及び第１２のトランジスタ１１，１２は、ベース同士が接続されると共に、その接続点と正電源端子８１との間には、第２の定電圧源６２が設けられている。この第２の定電圧源６２は、正極側が正電源端子８１に、負極側が第１１及び第１２のトランジスタ１１，１２のベース側となるように設けられている。
また、第１１及び第１２のトランジスタ１１，１２のエミッタは、共に正電源端子８１に接続されている。
また、第１１及び第１２のトランジスタ１１，１２のエミッタは、共に正電源端子８１に接続されている。
【0038】
低速カレントミラー回路（図５においては「ＳＣＭＮ」と表記）１５１Ａは、その入力段が、入力段基準端子Ｐ７（図１における入力段基準端子Ｐ１に相当）を介して差動対用第１のトランジスタ１のコレクタと第１の抵抗器４１との相互の接続点に、出力段が、出力段基準端子Ｐ８（図１における出力段基準端子Ｐ２に相当）を介して差動対用第２のトランジスタ２のコレクタと第２の抵抗器４２との相互の接続点に、それぞれ接続されている。
一方、低速カレントミラー回路１５１Ａの入力段の電源側は、入力端子Ｐ５（図１における入力端子Ｐ３に相当）を介して第１１のトランジスタ１１のコレクタが、低速カレントミラー回路１５１Ａの出力段の電源側は、出力端子Ｐ６（図１における出力端子Ｐ４に相当）を介して第１２のトランジスタ１２のコレクタが、それぞれ接続されている。なお、より具体的な回路接続については、後述の具体回路構成例において説明する。
なお、かかる構成においても、発振耐性の向上が図られるのは、第１の基本回路構成例と同様である。
一方、低速カレントミラー回路１５１Ａの入力段の電源側は、入力端子Ｐ５（図１における入力端子Ｐ３に相当）を介して第１１のトランジスタ１１のコレクタが、低速カレントミラー回路１５１Ａの出力段の電源側は、出力端子Ｐ６（図１における出力端子Ｐ４に相当）を介して第１２のトランジスタ１２のコレクタが、それぞれ接続されている。なお、より具体的な回路接続については、後述の具体回路構成例において説明する。
なお、かかる構成においても、発振耐性の向上が図られるのは、第１の基本回路構成例と同様である。
【0039】
次に、第１の具体回路構成例について、図６を参照しつつ説明する。
なお、図２に示された基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第１の具体回路構成例は、先の図２に示された第２の基本回路構成例に対応する具体回路例であり、特に、低速カレントミラー回路（図６においては「ＳＣＭ１」と表記）１５１の具体的な回路構成例を示したものである。
なお、図２に示された基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第１の具体回路構成例は、先の図２に示された第２の基本回路構成例に対応する具体回路例であり、特に、低速カレントミラー回路（図６においては「ＳＣＭ１」と表記）１５１の具体的な回路構成例を示したものである。
【0040】
この構成例における低速カレントミラー回路１５１は、ＰＮＰ型のバイポーラトランジスタを用いたカレントミラー用第１及び第２のトランジスタとしての第５及び第６のトラジスタ（図６においては、それぞれ「Ｑ５」、「Ｑ６」と表記）５，６と、低速化用コンデンサ（図６においては「ＣＸ１」と表記）５１とを有して構成されている。
第５及び第６のトランジスタ５，６は、ベースが相互に接続されると共に、その相互の接続点は第５のトランジスタ５のコレクタと接続されており、第５のトランジスタ５は、いわゆるダイオード接続状態となっている。
また、第５のトランジスタ５のエミッタは、入力段基準端子Ｐ１を介して、第６のトランジスタ６のエミッタは、出力段基準端子Ｐ２を介して、共に正電源端子８１に接続されている。
第５及び第６のトランジスタ５，６は、ベースが相互に接続されると共に、その相互の接続点は第５のトランジスタ５のコレクタと接続されており、第５のトランジスタ５は、いわゆるダイオード接続状態となっている。
また、第５のトランジスタ５のエミッタは、入力段基準端子Ｐ１を介して、第６のトランジスタ６のエミッタは、出力段基準端子Ｐ２を介して、共に正電源端子８１に接続されている。
【0041】
そして、カレントミラー回路の入力段となる第５のトランジスタ５のコレクタは、入力端子Ｐ３を介して第３のトランジスタ３のコレクタに、カレントミラー回路の出力段となる第６のトランジスタ６のコレクタは、出力端子Ｐ４を介して第４のトランジスタ４のコレクタ及びバッファ増幅器１５３の入力端子に、それぞれ接続されている。
一方、低速化用コンデンサ５１は、第３及び第５のトランジスタ３，５の各々のコレクタ同士の接続点と負電源端子８２との間に接続されている。
一方、低速化用コンデンサ５１は、第３及び第５のトランジスタ３，５の各々のコレクタ同士の接続点と負電源端子８２との間に接続されている。
【0042】
低速化用コンデンサ５１は、先に述べたように、カレントミラー回路のカットオフ周波数を演算増幅器のユニティゲイン周波数の１／１０程度とするためのもので、そのため必要とされる容量値ＣＸ１は、下記する式１で求められる値に設定すると好適である。
【0043】
ＣＸ１≒１０×ｇｍQ5／（２・π・ｆu）・・・式１
【0044】
ここで、ＣＸ１は、低速化用コンデンサ５１の容量値、ｇｍQ5は、第５のトランジスタ５のトランスコンダクタンス、ｆuは、演算増幅器のユニティゲイン周波数である。
低速化用コンデンサ５１の容量値を上述のような値に設定することで、カレントミラー回路のカットオフ周波数を演算増幅器のユニティゲイン周波数の１／１０程度に設定することができる。その結果、演算増幅器のユニティゲイン周波数よりも一桁程度の低い周波数で演算増幅器の位相を僅かに戻すことができ、位相余裕が増加するため、発振耐性の向上が図られることとなる。
例えば、トランスコンダクタンスｇｍQ5＝１００μＡ／Ｖ、ユニティゲイン周波数ｆu＝１０ＭＨｚの場合、低速化用コンデンサ５１の容量値ＣＸ１は、ＣＸ１≒１５．９ｐＦとなる。
低速化用コンデンサ５１の容量値を上述のような値に設定することで、カレントミラー回路のカットオフ周波数を演算増幅器のユニティゲイン周波数の１／１０程度に設定することができる。その結果、演算増幅器のユニティゲイン周波数よりも一桁程度の低い周波数で演算増幅器の位相を僅かに戻すことができ、位相余裕が増加するため、発振耐性の向上が図られることとなる。
例えば、トランスコンダクタンスｇｍQ5＝１００μＡ／Ｖ、ユニティゲイン周波数ｆu＝１０ＭＨｚの場合、低速化用コンデンサ５１の容量値ＣＸ１は、ＣＸ１≒１５．９ｐＦとなる。
【0045】
図２３には、高周波ノイズ耐性を示す特性例、すなわち、本発明の実施の形態における演算増幅器の入力周波数変化に対する出力変化特性例が従来回路の同特性例と共に示されており、以下、同図について説明する。
図２３において、横軸は周波数を、縦軸は演算増幅器の出力電圧を、それぞれ示している。
同図において、点線の特性線は、ローパスフィルタを有しない従来回路（図２６参照）における周波数変化に対する出力電圧の変化特性を示す特性線である。
図２３において、横軸は周波数を、縦軸は演算増幅器の出力電圧を、それぞれ示している。
同図において、点線の特性線は、ローパスフィルタを有しない従来回路（図２６参照）における周波数変化に対する出力電圧の変化特性を示す特性線である。
【0046】
また、同図において、実線の特性線は、図２、図６に示された本発明の実施の形態における演算増幅器の周波数変化に対する出力電圧の変化特性を示す特性線である。本発明の実施の形態における演算増幅器の特性を示す実線の特性線は、ローパスフィルタを設けた従来回路（図２７参照）の同様な特性を示す特性線とほぼ一致している。
なお、上述の特性は、先の図２８に示された実験回路を用いて取得されたものである。
図２３によれば、本発明の実施の形態における演算増幅器が高周波ノイズ耐性を有し、出力電圧Ｖｏｕｔの変動が抑制されることが確認できる。
なお、上述の特性は、先の図２８に示された実験回路を用いて取得されたものである。
図２３によれば、本発明の実施の形態における演算増幅器が高周波ノイズ耐性を有し、出力電圧Ｖｏｕｔの変動が抑制されることが確認できる。
【0047】
次に、図２４には、発振耐性の指標となる位相余裕の負荷容量ＣＬ依存性を示す特性例が示されており、以下、同図について説明する。
図２４において、横軸は負荷容量を、縦軸は位相余裕を、それぞれ示している。
また、同図において、実線の特性線は、本発明の実施の形態における演算増幅器（図６参照）の負荷容量の変化に対する位相余裕の変化特性を示す特性線である。なお、図２４において、「ＳＣＭ」は、低速カレントミラー回路１５１を意味する。
図２４において、横軸は負荷容量を、縦軸は位相余裕を、それぞれ示している。
また、同図において、実線の特性線は、本発明の実施の形態における演算増幅器（図６参照）の負荷容量の変化に対する位相余裕の変化特性を示す特性線である。なお、図２４において、「ＳＣＭ」は、低速カレントミラー回路１５１を意味する。
【0048】
さらに、図２４において、二点鎖線の特性性は、ローパスフィルタを有しない従来回路（図２６参照）における負荷容量の変化に対する位相余裕の変化特性を示す特性線である。
また、同図において、点線の特性線は、ローパスフィルタを設けた従来回路（図２７参照）の同様な特性を示す特性線でもある。
図２４によれば、低速カレントミラー回路１５１を用いた本発明の実施の形態における演算増幅器においては、位相余裕が確実に増加し、発振耐性が向上することが確認できる。
すなわち、この第１の具体回路構成例は、入力差動対１０１が従来回路（図２６、図２７参照）と同様であるため、入力バイアス電流の増加や入力換算雑音電圧の増加を招く事無く、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となる。
また、同図において、点線の特性線は、ローパスフィルタを設けた従来回路（図２７参照）の同様な特性を示す特性線でもある。
図２４によれば、低速カレントミラー回路１５１を用いた本発明の実施の形態における演算増幅器においては、位相余裕が確実に増加し、発振耐性が向上することが確認できる。
すなわち、この第１の具体回路構成例は、入力差動対１０１が従来回路（図２６、図２７参照）と同様であるため、入力バイアス電流の増加や入力換算雑音電圧の増加を招く事無く、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となる。
【0049】
次に、第２の具体回路構成例について、図７を参照しつつ説明する。
なお、図６に示された第１の具体回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の具体回路構成例は、先に図６に示された第１の具体回路構成例に対して、低速化用コンデンサ５１の両端電位差を小さくした低速カレントミラー回路（図７においては「ＳＣＭ２」と表記）１５１Ｂを設け、低耐圧コンデンサの使用を可能とし、チップサイズの縮小化を図ったものである。
すなわち、具体的には、低速カレントミラー回路１５１Ｂにおいて、低速化用コンデンサ５１の一端が、第３及び第５のトランジスタ３，５のコレクタ同士の接続点に接続される一方、他端が正電源端子８１に接続された構成となっている。
なお、図６に示された第１の具体回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の具体回路構成例は、先に図６に示された第１の具体回路構成例に対して、低速化用コンデンサ５１の両端電位差を小さくした低速カレントミラー回路（図７においては「ＳＣＭ２」と表記）１５１Ｂを設け、低耐圧コンデンサの使用を可能とし、チップサイズの縮小化を図ったものである。
すなわち、具体的には、低速カレントミラー回路１５１Ｂにおいて、低速化用コンデンサ５１の一端が、第３及び第５のトランジスタ３，５のコレクタ同士の接続点に接続される一方、他端が正電源端子８１に接続された構成となっている。
【0050】
図６に示された第１の具体回路構成例の場合、低速化用コンデンサ５１の両端電位差は、ＶＣＣ－ＶＥＥ－１Ｖｂｅであるのに対して、この第２の具体回路構成例の場合、低速化用コンデンサ５１の両端電位差は、１Ｖｂｅ≒０．７Ｖとなる。
ここで、１Ｖｂｅは、第５のトランジスタ５のベース・エミッタ間電位差であり、通常、０．７Ｖ程度である。
ここで、１Ｖｂｅは、第５のトランジスタ５のベース・エミッタ間電位差であり、通常、０．７Ｖ程度である。
【0051】
このように低速化用コンデンサ５１の両端電位差を小さくすることで、低耐圧コンデンサを用いることが可能となる。低耐圧コンデンサは、単位面積あたりの容量値が大きいため、小さな面積で大きな容量を得ることができ、チップサイズの小型化を図ることができる。
低速化用コンデンサ５１の容量値は、先に式１で示されたように決して小さな値ではない。そのため、低速化用コンデンサ５１に必要とされる容量値が大きい場合、この第２の具体回路構成例が有効となる。
なお、入力バイアス電流の増加や入力換算雑音電圧の増加を招く事無く、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となるのは、先の第１の具体回路構成例（図６参照）と同様である。
低速化用コンデンサ５１の容量値は、先に式１で示されたように決して小さな値ではない。そのため、低速化用コンデンサ５１に必要とされる容量値が大きい場合、この第２の具体回路構成例が有効となる。
なお、入力バイアス電流の増加や入力換算雑音電圧の増加を招く事無く、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となるのは、先の第１の具体回路構成例（図６参照）と同様である。
【0052】
次に、第３の具体回路構成例について、図８を参照しつつ説明する。
なお、図６に示された第１の具体回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の具体回路構成例は、トランスコンダクタンスの減少を図った低速カレントミラー回路（図８においては「ＳＣＭ３」と表記）１５１Ｃを設けたものである。
以下、具体的に説明すれば、まず、低速カレントミラー回路１５１Ｃは、第５及び第６のトランジスタ５，６と、低速化用コンデンサ５１と、調整用第１及び第２の抵抗器（図８においては、それぞれ「ＲＸ１１」、「ＲＸ１２」と表記）４３，４４を有して構成されている。
なお、図６に示された第１の具体回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の具体回路構成例は、トランスコンダクタンスの減少を図った低速カレントミラー回路（図８においては「ＳＣＭ３」と表記）１５１Ｃを設けたものである。
以下、具体的に説明すれば、まず、低速カレントミラー回路１５１Ｃは、第５及び第６のトランジスタ５，６と、低速化用コンデンサ５１と、調整用第１及び第２の抵抗器（図８においては、それぞれ「ＲＸ１１」、「ＲＸ１２」と表記）４３，４４を有して構成されている。
【0053】
この低速カレントミラー回路１５１Ｃは、図６に示された構成において、第５及び第６のトランジスタ５，６のエミッタ側と正電源端子８１との間に、次述するように調整用第１及び第２の抵抗器４３，４４を設けた点が、図６に示された構成と異なるもので、残余の部分は、図６に示された回路構成例と同一の構成を有してなるものである。
【0054】
すなわち、調整用第１の抵抗器４３の一端は、入力段基準端子Ｐ１を介して、調整用第２の抵抗器４４の一端は、出力段基準端子Ｐ２を介して、共に正電源端子８１に接続される一方、調整用第１の抵抗器４３の他端は、第５のトランジスタ５のエミッタに、調整用第２の抵抗器４４の他端は、第６のトランジスタ６のエミッタに、それぞれ接続されている。
このように調整用第１及び第２の抵抗器４３，４４を設けることで、カレントミラー回路のトランスコンダクタンスが減少するため、低速化用コンデンサ５１の容量値を小さくすることができ、結局は、チップサイズの縮小が可能となる。さらに、コンデンサの容量値を小さくすることは、コンデンサ自体の故障確率を低減することとなる。
このように調整用第１及び第２の抵抗器４３，４４を設けることで、カレントミラー回路のトランスコンダクタンスが減少するため、低速化用コンデンサ５１の容量値を小さくすることができ、結局は、チップサイズの縮小が可能となる。さらに、コンデンサの容量値を小さくすることは、コンデンサ自体の故障確率を低減することとなる。
【0055】
この回路構成例における低速化用コンデンサ５１の容量値ＣＸ１は、下記する式２により求められる。
【0056】
ＣＸ１≒｛１０×ｇｍQ5／（１＋ＲＸ１１×ｇｍQ5）｝／（２・π・ｆu）・・・式２
【0057】
ここで、ｇｍQ5は、第５のトランジスタ５のトランスコンダクタンス、ＲＸ１１は、調整用第１の抵抗器４３の抵抗値である。
例えば、第５のトランジスタ５のトランスコンダクタンスｇｍQ5＝１００μＡ／Ｖ、ユニティゲイン周波数ｆu＝１０ＭＨｚの場合、調整用第１の抵抗器４３の有無による低速化用コンデンサ５１の容量値ＣＸ１違いは、次のようになる。
すなわち、図６に示された第１の具体回路構成例における低速化用コンデンサ５１の容量値は、先の式１により算出され、容量値ＣＸ１＝１５．９ｐＦとなる。
これに対して、調整用第１の抵抗器４３を抵抗値ＲＸ１１＝１０ｋΩとすると、この第３の具体回路構成例における低速化用コンデンサ５１の容量値は、先の式２により算出され、容量値ＣＸ１＝８．０ｐＦとなる。
例えば、第５のトランジスタ５のトランスコンダクタンスｇｍQ5＝１００μＡ／Ｖ、ユニティゲイン周波数ｆu＝１０ＭＨｚの場合、調整用第１の抵抗器４３の有無による低速化用コンデンサ５１の容量値ＣＸ１違いは、次のようになる。
すなわち、図６に示された第１の具体回路構成例における低速化用コンデンサ５１の容量値は、先の式１により算出され、容量値ＣＸ１＝１５．９ｐＦとなる。
これに対して、調整用第１の抵抗器４３を抵抗値ＲＸ１１＝１０ｋΩとすると、この第３の具体回路構成例における低速化用コンデンサ５１の容量値は、先の式２により算出され、容量値ＣＸ１＝８．０ｐＦとなる。
【0058】
このように、この第３の具体回路構成例の場合、調整用第１及び第２の抵抗器４３，４４を設けることで、調整用第１及び第２の抵抗器４３，４４を有しない第１の具体回路構成例に比して、低速化用コンデンサ５１の容量値を半分程度に減少させることが可能となる
なお、入力バイアス電流の増加や入力換算雑音電圧の増加を招く事無く、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となるのは、先の第１の具体回路構成例（図６参照）と同様である。
なお、入力バイアス電流の増加や入力換算雑音電圧の増加を招く事無く、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となるのは、先の第１の具体回路構成例（図６参照）と同様である。
【0059】
次に、第４の具体回路構成例について、図９を参照しつつ説明する。
なお、図８に示された具体回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第４の具体回路構成例は、次述する低速カレントミラー回路（図９においては「ＳＣＭ４」と表記）１５１Ｄが設けられたもので、残余の部分は、図８に示された回路構成例と同一の構成を有してなるものである。
なお、図８に示された具体回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第４の具体回路構成例は、次述する低速カレントミラー回路（図９においては「ＳＣＭ４」と表記）１５１Ｄが設けられたもので、残余の部分は、図８に示された回路構成例と同一の構成を有してなるものである。
【0060】
すなわち、この第４の具体回路構成例における低速カレントミラー回路１５１Ｄにおいては、低速化用コンデンサ５１の接続が、図８に示された具体回路構成例に比して、その両端電位差が小さくなるように変更されたものとなっている。
具体的には、先に図７で説明した通りであるので、ここでの再度の詳細な説明は省略する。
具体的には、先に図７で説明した通りであるので、ここでの再度の詳細な説明は省略する。
【0061】
このように、低速化用コンデンサ５１の接続について、図７に示された接続構成を適用することで、低速化用コンデン５１の両端電位差を小さくでき、そのため、低耐圧コンデンサを用いることが可能となり、低速化用コンデンサ５１の小型化を図ることができる。さらに、調整用第１及び第２の抵抗器４３，４４を設けることで、式２に示されたように、低速化用コンデンサ５１の容量値を小さくすることができるため、先の低速化用コンデンサ５１の両端電位差を小さくすることと相まって、第２、第３の具体回路構成例に比してさらなるチップサイズの縮小化が可能となる。
なお、入力バイアス電流の増加や入力換算雑音電圧の増加を招く事無く、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となるのは、先の第１の具体回路構成例（図６参照）と同様である。
なお、入力バイアス電流の増加や入力換算雑音電圧の増加を招く事無く、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となるのは、先の第１の具体回路構成例（図６参照）と同様である。
【0062】
次に、第５の具体回路構成例について、図１０を参照しつつ説明する。
なお、図５又は図６に示された回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第５の具体回路構成例は、先に図５に示された第５の基本回路構成例の具体回路例で、フォールデットカスコードのベース接地入力部分に低速カレントミラー回路１５１Ｅを設けた構成を有するもので、残余の部分は、図５に示された回路構成例と同一の構成を有してなるものである。
なお、図５又は図６に示された回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第５の具体回路構成例は、先に図５に示された第５の基本回路構成例の具体回路例で、フォールデットカスコードのベース接地入力部分に低速カレントミラー回路１５１Ｅを設けた構成を有するもので、残余の部分は、図５に示された回路構成例と同一の構成を有してなるものである。
【0063】
以下、具体的に説明すれば、まず、低速カレントミラー回路１５１Ｅは、ＮＰＮ型のバイポーラトランジスタを用いたカレントミラー用第１及び第２のトランジスタとしての第１３及び第１４のトランジスタ（図１０においては、それぞれ「Ｑ１３」、「Ｑ１４」と表記）１３，１４と、低速化用コンデンサ（図１０においては「ＣＸ３」と表記）５１とを有して構成されている。
第１３のトランジスタ１３と第１４のトランジスタ１４は、ベース同士が接続されると共に、第１３のトランジスタ１３のコレクタと接続されて、第１３のトランジスタ１３は、いわゆるダイオード接続されたものとなっている。
第１３のトランジスタ１３と第１４のトランジスタ１４は、ベース同士が接続されると共に、第１３のトランジスタ１３のコレクタと接続されて、第１３のトランジスタ１３は、いわゆるダイオード接続されたものとなっている。
【0064】
また、第１３のトランジスタ１３のエミッタは、入力段基準端子Ｐ７を介して差動対用第１のトランジスタ１のコレクタに、第１４のトランジスタ１４のエミッタは、出力段基準端子Ｐ８を介して差動対用第２のトランジスタ２のコレクタに、それぞれ接続されている。
一方、第１３のトランジスタ１３のコレクタは、入力端子Ｐ５を介して第１１のトランジスタ１１のコレクタに、第１４のトランジスタ１４のコレクタは、出力端子Ｐ６を介して第１２のトランジスタ１２のコレクタに、それぞれ接続されている。
ここで、入力段基準端子Ｐ７は、図６における入力段基準端子Ｐ１に、出力段基準端子Ｐ８は、図６における出力段基準端子Ｐ２に、入力端子Ｐ５は、図６における入力端子Ｐ３に、出力端子Ｐ６は、図６における出力端子Ｐ４に、それぞれ対応するものである。
そして、低速化用コンデンサ５１は、第１１及び第１３のトランジスタ１１，１３のコレクタ同士の接続点と正電源端子８１との間に接続されている。
また、第１２及び第１４のトランジスタ１２，１４のコレクタ同士の接続点は、バッファ増幅器１５３の入力段に接続されている。
一方、第１３のトランジスタ１３のコレクタは、入力端子Ｐ５を介して第１１のトランジスタ１１のコレクタに、第１４のトランジスタ１４のコレクタは、出力端子Ｐ６を介して第１２のトランジスタ１２のコレクタに、それぞれ接続されている。
ここで、入力段基準端子Ｐ７は、図６における入力段基準端子Ｐ１に、出力段基準端子Ｐ８は、図６における出力段基準端子Ｐ２に、入力端子Ｐ５は、図６における入力端子Ｐ３に、出力端子Ｐ６は、図６における出力端子Ｐ４に、それぞれ対応するものである。
そして、低速化用コンデンサ５１は、第１１及び第１３のトランジスタ１１，１３のコレクタ同士の接続点と正電源端子８１との間に接続されている。
また、第１２及び第１４のトランジスタ１２，１４のコレクタ同士の接続点は、バッファ増幅器１５３の入力段に接続されている。
【0065】
かかる構成において、低速化用コンデンサ５１によりカレントミラー回路の低速化が図られるのは、これまで同様であり、その容量値ＣＸ３は、下記する式３に基づいて求めることができる。
【0066】
ＣＸ３≒｛１０×ｇｍQ13／（１＋Ｒ１×ｇｍQ13）｝／（２・π・ｆu）・・・式３
【0067】
ここで、ｇｍQ13は、第１３のトランジスタ１３のトランスコンダクタンス、Ｒ１は、第１の抵抗器４１の抵抗値、ｆuは、演算増幅器のユニティゲイン周波数である。
例えば、トランスコンダクタンスｇｍQ13＝１００μＡ／Ｖ、ユニティゲイン周波数ｆu＝１０ＭＨｚの場合、抵抗値Ｒ１＝１０ｋΩの場合、低速化用コンデンサ５１の容量値ＣＸ３≒８ｐＦとなる。
例えば、トランスコンダクタンスｇｍQ13＝１００μＡ／Ｖ、ユニティゲイン周波数ｆu＝１０ＭＨｚの場合、抵抗値Ｒ１＝１０ｋΩの場合、低速化用コンデンサ５１の容量値ＣＸ３≒８ｐＦとなる。
【0068】
ここで、図８に示された第３の具体回路構成例と、図１０に示された第５の具体回路構成例を比較する。
両者共に、低速カレントミラー回路のエミッタ側に抵抗器を設けてトランスコンダクタンスを引き下げることで、低速化用コンデンサ５１の容量値ＣＸ１又はＣＸ３を小さくするという点では同一の技術的思想に基づくものである。
しかしながら、図８に示された第３の具体回路構成例においては、調整用第１及び第２の抵抗器４３，４４を新たに付加する必要があるのに対して、図１０に示された第５の具体回路構成例の場合、既存の第１及び第２の抵抗器４１，４２を利用する構成となっている。
そのため、第５の具体回路構成例は、第３の具体回路例に比較して同一の回路動作、作用を得るために必要とされる素子数が少なくて済み、チップサイズのさらなる小型化が可能となっている。
両者共に、低速カレントミラー回路のエミッタ側に抵抗器を設けてトランスコンダクタンスを引き下げることで、低速化用コンデンサ５１の容量値ＣＸ１又はＣＸ３を小さくするという点では同一の技術的思想に基づくものである。
しかしながら、図８に示された第３の具体回路構成例においては、調整用第１及び第２の抵抗器４３，４４を新たに付加する必要があるのに対して、図１０に示された第５の具体回路構成例の場合、既存の第１及び第２の抵抗器４１，４２を利用する構成となっている。
そのため、第５の具体回路構成例は、第３の具体回路例に比較して同一の回路動作、作用を得るために必要とされる素子数が少なくて済み、チップサイズのさらなる小型化が可能となっている。
【0069】
この第５の具体回路構成例における高周波ノイズ耐性は、先に図２３に示した通りであり、また、発振耐性は先に図２４に示した通りである。
なお、入力バイアス電流の増加や入力換算雑音電圧の増加を招く事無く、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となるのは、先の第１の具体回路構成例（図６参照）と同様である。
なお、入力バイアス電流の増加や入力換算雑音電圧の増加を招く事無く、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となるのは、先の第１の具体回路構成例（図６参照）と同様である。
【0070】
次に、第６の具体回路構成例について、図１１を参照しつつ説明する。
なお、図１０に示された第５の具体回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第６の具体回路構成例は、図１０に示された構成例に比して低速化用コンデンサ５１の両端電位差を小さくした低速カレントミラー回路（図１１においては「ＳＣＭ１２」と表記）１５１Ｆを設け、低耐圧コンデンサの使用を可能とし、チップサイズの縮小化を図ったものである。
すなわち、具体的には、低速カレントミラー回路１５１Ｆにおいて、低速化用コンデンサ５１の一端が、第１１及び第１３のトランジスタ１１，１３のコレクタ同士の接続点に接続される一方、他端が負電源端子８２に接続された構成となっている。
なお、図１０に示された第５の具体回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第６の具体回路構成例は、図１０に示された構成例に比して低速化用コンデンサ５１の両端電位差を小さくした低速カレントミラー回路（図１１においては「ＳＣＭ１２」と表記）１５１Ｆを設け、低耐圧コンデンサの使用を可能とし、チップサイズの縮小化を図ったものである。
すなわち、具体的には、低速カレントミラー回路１５１Ｆにおいて、低速化用コンデンサ５１の一端が、第１１及び第１３のトランジスタ１１，１３のコレクタ同士の接続点に接続される一方、他端が負電源端子８２に接続された構成となっている。
【0071】
第６の具体回路構成例において、低速化用コンデンサ５１の両端電位差は、先の第５の具体回路構成例と比べると次のようになる。
先の第５の具体回路構成例の場合、低速化用コンデンサ５１の両端電位差をＶｄｉｆとすると、Ｖｄｉｆ＝ＶＣＣ－ＶＥＥ－１Ｖｂｅ－ＶＲ１となる。
これに対して、第６の具体回路構成例の場合、低速化用コンデンサ５１の両端電位差Ｖｄｉｆは、Ｖｄｉｆ＝１Ｖｂｅ＋ＶＲ１≒１Ｖとなる。
ここで、１Ｖｂｅは、第１３のトランジスタ１３のベース・エミッタ間の電位差であり、通常、０．７Ｖ程度である。また、ＶＲ１は、第１の抵抗器４１における電圧降下の大きさであり、例えば、０．３Ｖ程度と想定する。
このように低速化用コンデンサ５１の両端電位差を小さくすることで、低耐圧コンデンサを用いることが可能となる。低耐圧コンデンサは、単位面積あたりの容量値が大きいため、小さな面積で大きな容量を得ることができ、チップサイズの小型化を図ることができる。
先の第５の具体回路構成例の場合、低速化用コンデンサ５１の両端電位差をＶｄｉｆとすると、Ｖｄｉｆ＝ＶＣＣ－ＶＥＥ－１Ｖｂｅ－ＶＲ１となる。
これに対して、第６の具体回路構成例の場合、低速化用コンデンサ５１の両端電位差Ｖｄｉｆは、Ｖｄｉｆ＝１Ｖｂｅ＋ＶＲ１≒１Ｖとなる。
ここで、１Ｖｂｅは、第１３のトランジスタ１３のベース・エミッタ間の電位差であり、通常、０．７Ｖ程度である。また、ＶＲ１は、第１の抵抗器４１における電圧降下の大きさであり、例えば、０．３Ｖ程度と想定する。
このように低速化用コンデンサ５１の両端電位差を小さくすることで、低耐圧コンデンサを用いることが可能となる。低耐圧コンデンサは、単位面積あたりの容量値が大きいため、小さな面積で大きな容量を得ることができ、チップサイズの小型化を図ることができる。
【0072】
低速化用コンデンサ５１の容量値ＣＸ３は、先に式３で示されたように決して小さな値ではない。そのため、低速化用コンデンサ５１に必要とされる容量値が大きい場合、この第６の具体回路構成例が有効となる。
なお、入力バイアス電流の増加や入力換算雑音電圧の増加を招く事無く、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となるのは、先の第１の具体回路構成例（図６参照）と同様である。
なお、入力バイアス電流の増加や入力換算雑音電圧の増加を招く事無く、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となるのは、先の第１の具体回路構成例（図６参照）と同様である。
【0073】
次に、第６の基本回路構成例について、図１２を参照しつつ説明する。
なお、図１に示された基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第６の基本回路構成例は、第１の基本回路構成例と異なる極性のトランジスタを用いて構成された入力差動対１０１Ａが設けられたものとなっている。
すなわち、この第６の基本回路構成例において、入力差動対１０１Ａを構成する差動対用第１及び第２のトランジスタ１Ａ，２Ａには、ＮＰＮ型のバイポーラトランジスタが用いられている。
なお、図１に示された基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第６の基本回路構成例は、第１の基本回路構成例と異なる極性のトランジスタを用いて構成された入力差動対１０１Ａが設けられたものとなっている。
すなわち、この第６の基本回路構成例において、入力差動対１０１Ａを構成する差動対用第１及び第２のトランジスタ１Ａ，２Ａには、ＮＰＮ型のバイポーラトランジスタが用いられている。
【0074】
したがって、この第６の基本回路構成例においては、正電源端子８１と負電源端子８２間における差動対用第１及び第２のトランジスタ１Ａ，２Ａの接続構成は、図１に示された第１の基本回路構成例の接続構成と逆となる。
すなわち、まず、差動対用第１及び第２のトランジスタ１Ａ，２Ａは、エミッタが相互に接続され、その接続点と負電源端子８２との間に定電流源６０が接続されている。
一方、差動対用第１のトランジスタ１Ａのコレクタは第１の抵抗器４１を介して、差動対用第２のトランジスタ２Ａは第２の抵抗器４２を介して、共に正電源端子８１に接続されている。
そして、差動対用第１のトランジスタ１Ａのコレクタは、入力段基準端子Ｐ１を介して低速カレントミラー回路１５１の入力段の電源側に、差動対用第２のトランジスタ２Ａのコレクタは、出力段基準端子Ｐ２を介して低速カレントミラー回路１５１の出力段の電源側に、それぞれ接続されている。
すなわち、まず、差動対用第１及び第２のトランジスタ１Ａ，２Ａは、エミッタが相互に接続され、その接続点と負電源端子８２との間に定電流源６０が接続されている。
一方、差動対用第１のトランジスタ１Ａのコレクタは第１の抵抗器４１を介して、差動対用第２のトランジスタ２Ａは第２の抵抗器４２を介して、共に正電源端子８１に接続されている。
そして、差動対用第１のトランジスタ１Ａのコレクタは、入力段基準端子Ｐ１を介して低速カレントミラー回路１５１の入力段の電源側に、差動対用第２のトランジスタ２Ａのコレクタは、出力段基準端子Ｐ２を介して低速カレントミラー回路１５１の出力段の電源側に、それぞれ接続されている。
【0075】
一方、第３のトランジスタ３のコレクタは、低速カレントミラー回路１５１の入力段に、第４のトランジスタ４のコレクタは、低速カレントミラー回路１５１の出力段に、それぞれ接続されるのは、第１の基本回路構成例と同様であるが、第３及び第４のトランジスタ３，４の各々のエミッタは、第１の基本回路構成例と異なり、共に負電源端子８２に接続されている。そして、第３及び第４のトランジスタ３，４のベースと負電源端子８２との間に第１の定電圧原６１が、第３及び第４のトランジスタ３，４のベース側が正極となるように設けられている。
なお、入力バイアス電流の増加や入力換算雑音電圧の増加を招く事無く、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となるのは、先の第１の具体回路構成例（図６参照）と同様である。
なお、入力バイアス電流の増加や入力換算雑音電圧の増加を招く事無く、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となるのは、先の第１の具体回路構成例（図６参照）と同様である。
【0076】
次に、第７の基本回路構成例について、図１３を参照しつつ説明する。
なお、図１２に示された基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第７の基本回路構成例は、図１２に示された基本回路構成例におけるベース接地増幅回路１５２に代えて、ＰＮＰ型のバイポーラトランジスタを用いて構成されたベース接地増幅回路１５２Ｂを設けた構成を有するものである。
なお、図１２に示された基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第７の基本回路構成例は、図１２に示された基本回路構成例におけるベース接地増幅回路１５２に代えて、ＰＮＰ型のバイポーラトランジスタを用いて構成されたベース接地増幅回路１５２Ｂを設けた構成を有するものである。
【0077】
すなわち、ＰＮＰ型のバイポーラトランジスタを用いた増幅用第１及び第２のトランジスタとしての第５及び第６のトランジスタ（図１３においては、それぞれ「Ｑ５」、「Ｑ６」と表記）５，６は、ベースが相互に接続されると共に、その接続点と正電源端子８１との間に、第２の定電圧源６２が、正電源端子８１側に正極が位置するように設けられている。
また、第５のトランジスタ５のエミッタは、差動対用第１のトランジスタ１Ａのコレクタに、第６のトランジスタ６のエミッタは、差動対用第２のトランジスタ２Ａのコレクタに、それぞれ接続されている。
また、第５のトランジスタ５のエミッタは、差動対用第１のトランジスタ１Ａのコレクタに、第６のトランジスタ６のエミッタは、差動対用第２のトランジスタ２Ａのコレクタに、それぞれ接続されている。
【0078】
さらに、第５のトランジスタ５のコレクタは、入力端子Ｐ５を介して低速カレントミラー回路１５１Ａの入力段の電源側に、第６のトランジスタ６のコレクタは、出力端子Ｐ６を介して低速カレントミラー回路１５１Ａの出力段の電源側に、それぞれ接続されている。
そして、低速カレントミラー回路１５１Ａの入力段基準端子Ｐ７と出力段基準端子Ｐ８は、共に負電源端子８２に接続されている。
なお、入力バイアス電流の増加や入力換算雑音電圧の増加を招く事無く、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となるのは、先の第１の具体回路構成例（図６参照）と同様である。
そして、低速カレントミラー回路１５１Ａの入力段基準端子Ｐ７と出力段基準端子Ｐ８は、共に負電源端子８２に接続されている。
なお、入力バイアス電流の増加や入力換算雑音電圧の増加を招く事無く、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となるのは、先の第１の具体回路構成例（図６参照）と同様である。
【0079】
次に、第８の基本回路構成例について、図１４を参照しつつ説明する。
なお、図１に示された基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第８の基本回路構成例は、第１の基本回路構成例における低速カレントミラー回路１５１を除いた残余の構成において、バイポーラトランジスタに代えてＣＭＯＳトランジスタを用いたものである。
なお、この第８の基本回路構成例における低速カレントミラー回路１５１は、例えば、図６に示された具体回路構成例に示された回路構成を前提とし、カレントミラー用第１及び第２のトランジスタとしての第５及び第６のトランジスタもＰＭＯＳトランジスタを用いた構成としている。
なお、図１に示された基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第８の基本回路構成例は、第１の基本回路構成例における低速カレントミラー回路１５１を除いた残余の構成において、バイポーラトランジスタに代えてＣＭＯＳトランジスタを用いたものである。
なお、この第８の基本回路構成例における低速カレントミラー回路１５１は、例えば、図６に示された具体回路構成例に示された回路構成を前提とし、カレントミラー用第１及び第２のトランジスタとしての第５及び第６のトランジスタもＰＭＯＳトランジスタを用いた構成としている。
【0080】
まず、入力差動対１０１Ｂは、ｐチャネルＭＯＳトランジスタを用いた差動対用第１及び第２のトランジスタとしての第１及び第２のＭＯＳトランジスタ（図１４においては、それぞれ「Ｍ１」、「Ｍ２」と表記）３１，３２を用いて構成されている。
第１及び第２のＭＯＳトランジスタ３１，３２は、ソースが相互に接続されると共に、その接続点と正電源端子８１との間に、定電流源６０が設けられている。
そして、第１のＭＯＳトランジスタ３１のドレインと負電源端子８２との間に、第１の抵抗器４１が、第２のＭＯＳトランジスタ３２のドレインと負電源端子８２との間に、第２の抵抗器４２が、それぞれ接続されている。
第１及び第２のＭＯＳトランジスタ３１，３２は、ソースが相互に接続されると共に、その接続点と正電源端子８１との間に、定電流源６０が設けられている。
そして、第１のＭＯＳトランジスタ３１のドレインと負電源端子８２との間に、第１の抵抗器４１が、第２のＭＯＳトランジスタ３２のドレインと負電源端子８２との間に、第２の抵抗器４２が、それぞれ接続されている。
【0081】
また、出力回路１０２においては、ベース接地増幅回路１５２Ｃは、ｎチャネルＭＯＳトランジスタを用いた増幅用第１及び第２のトランジスタとしての第３及び第４のＭＯＳトランジスタ（図１４においては、それぞれ「Ｍ３」、「Ｍ４」と表記）３３，３４を用いて構成されている。
第３及び第４のＭＯＳトランジスタ３３，３４は、ゲート同士が接続されると共に、その接続点と負電源端子８２との間には、正極が第３及び第４のＭＯＳトランジスタ３３，３４のゲート側に位置するように第１の定電圧源６１が設けられている。
第３及び第４のＭＯＳトランジスタ３３，３４は、ゲート同士が接続されると共に、その接続点と負電源端子８２との間には、正極が第３及び第４のＭＯＳトランジスタ３３，３４のゲート側に位置するように第１の定電圧源６１が設けられている。
【0082】
また、第３のＭＯＳトランジスタ３３のソースは、第１のＭＯＳトランジスタ３１のドレインに、第４のＭＯＳトランジスタ３４のソースは、第２のＭＯＳトランジスタ３２のドレインに、それぞれ接続されている。
そして、第３のＭＯＳトランジスタ３３のドレインは、低速カレントミラー回路１５１の入力段に、第４のＭＯＳトランジスタ３４のドレインは、低速カレントミラー回路１５１の出力段に、それぞれ接続されている。
なお、入力バイアス電流の増加や入力換算雑音電圧の増加を招く事無く、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となるのは、先の第１の具体回路構成例（図６参照）と同様である。
そして、第３のＭＯＳトランジスタ３３のドレインは、低速カレントミラー回路１５１の入力段に、第４のＭＯＳトランジスタ３４のドレインは、低速カレントミラー回路１５１の出力段に、それぞれ接続されている。
なお、入力バイアス電流の増加や入力換算雑音電圧の増加を招く事無く、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となるのは、先の第１の具体回路構成例（図６参照）と同様である。
【0083】
次に、第９の基本回路構成例について、図１５を参照しつつ説明する。
なお、図１に示された基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この図９の基本回路構成例は、第１の基本回路構成例（図１参照）における入力差動対１０１に代えて、能動負荷を用いた構成の入力差動対１０１Ｃを設けた構成を有するものである。
なお、図１に示された基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この図９の基本回路構成例は、第１の基本回路構成例（図１参照）における入力差動対１０１に代えて、能動負荷を用いた構成の入力差動対１０１Ｃを設けた構成を有するものである。
【0084】
すなわち能動負荷は、ＮＰＮ型のバイポーラトランジスタである第２１及び第２２のトランジスタ（図１５においては、それぞれ「Ｑ２１」、「Ｑ２２」と表記）２１，２２により構成されている。
具体的には、まず、第２１及び第２２のトランジスタ２１，２２は、ベース同士が接続されると共に、その接続点と負電源端子８２との間には、正極が第２１及び第２２のトランジスタ２１，２２のベース側に位置するように第３の定電圧源６３が設けられている。
また、第２１のトランジスタ２１のコレクタは、差動対用第１のトランジスタ１のコレクタに、第２２のトランジスタ２２のコレクタは、差動対用第２のトランジスタ２のコレクタに、それぞれ接続されている。
具体的には、まず、第２１及び第２２のトランジスタ２１，２２は、ベース同士が接続されると共に、その接続点と負電源端子８２との間には、正極が第２１及び第２２のトランジスタ２１，２２のベース側に位置するように第３の定電圧源６３が設けられている。
また、第２１のトランジスタ２１のコレクタは、差動対用第１のトランジスタ１のコレクタに、第２２のトランジスタ２２のコレクタは、差動対用第２のトランジスタ２のコレクタに、それぞれ接続されている。
【0085】
そして、第２１及び第２２のトランジスタ２１，２２のエミッタは、共に負電源端子８２に接続されている。
なお、入力バイアス電流の増加や入力換算雑音電圧の増加を招く事無く、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となるのは、先の第１の具体回路構成例（図６参照）と同様である。
なお、入力バイアス電流の増加や入力換算雑音電圧の増加を招く事無く、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となるのは、先の第１の具体回路構成例（図６参照）と同様である。
【0086】
次に、第１０の基本回路構成例について、図１６を参照しつつ説明する。
なお、図１に示された基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
第１０の基本回路構成例は、第１の具体回路構成例に、発振耐性向上のためのハイパスフィルタを設けた構成を有するものである。
すなわち、第３及び第４のトランジスタ３，４のベースと第４のトランジスタ４のコレクタとの間に、ハイパスフィルタ（図１６において「ＨＰＦ」と表記）１１０が設けられている。
なお、図１に示された基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
第１０の基本回路構成例は、第１の具体回路構成例に、発振耐性向上のためのハイパスフィルタを設けた構成を有するものである。
すなわち、第３及び第４のトランジスタ３，４のベースと第４のトランジスタ４のコレクタとの間に、ハイパスフィルタ（図１６において「ＨＰＦ」と表記）１１０が設けられている。
【0087】
図１７には、図１６に示された第１０の基本回路構成例の具体回路例である第７の具体回路構成例が示されており、以下、同図を参照しつつ、この具体回路構成例について説明する。
なお、第１０の基本回路構成例におけるハイパスフィルタ１１０の発振耐性についての具体的な説明は、図１７に示された具体回路構成例の説明を以て、これに代えることとする。
また、図６に示された第１の具体回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
なお、第１０の基本回路構成例におけるハイパスフィルタ１１０の発振耐性についての具体的な説明は、図１７に示された具体回路構成例の説明を以て、これに代えることとする。
また、図６に示された第１の具体回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
【0088】
まず、図１７に示された具体回路構成例は、図１６の基本回路構成例に、さらに、入力差動対１０１の入力側にローパスフィルタ７１，７２を付加した構成となっている。
ハイパスフィルタ１１０は、ハイパス用抵抗器（図１７においては「ＲＸ１」と表記）４５とハイパス用コンデンサ（図１７においては「ＣＸ２」と表記）５２により構成されている。
ハイパスフィルタ１１０は、ハイパス用抵抗器（図１７においては「ＲＸ１」と表記）４５とハイパス用コンデンサ（図１７においては「ＣＸ２」と表記）５２により構成されている。
【0089】
具体的には、第４のトランジスタ４のコレクタと第３及び第４のトランジスタ３，４のベースとの間に、第４のトランジスタ４のコレクタ側から、ハイパス用コンデンサ５２、ハイパス用抵抗器４５の順で直列接続されて設けられている。
この具体回路構成例においては、ハイパスフィルタ１１０を設けたことにより、負荷容量ＣＬが大きな領域、例えば、ＣＬ＝１ｎＦを超える領域における発振耐性の向上が顕著である。
このため、ハイパス用コンデンサ５２の容量値ＣＸ２は、下記する式４に基づいて設定される。
この具体回路構成例においては、ハイパスフィルタ１１０を設けたことにより、負荷容量ＣＬが大きな領域、例えば、ＣＬ＝１ｎＦを超える領域における発振耐性の向上が顕著である。
このため、ハイパス用コンデンサ５２の容量値ＣＸ２は、下記する式４に基づいて設定される。
【0090】
ＣＸ２≧Ｃｃ・・・式４
【0091】
ここで、Ｃｃは、バッファ増幅器１５３の入出力間に設けられた位相補償コンデンサ５４の容量値であるとする。
式４が示すように、ハイパス用コンデンサ５２の容量値ＣＸ２は、位相補償コンデンサ５４の容量値（位相補償容量値）Ｃｃと同程度以上とする必要がある。
このように、容量値ＣＸ２を、位相補償容量値Ｃｃと同等以上とするのは、位相補償容量値Ｃｃの両端間に発生する信号振幅以上のＡＣ信号を、第３及び第４のトランジスタ３，４のベースに発生させるためである。
式４が示すように、ハイパス用コンデンサ５２の容量値ＣＸ２は、位相補償コンデンサ５４の容量値（位相補償容量値）Ｃｃと同程度以上とする必要がある。
このように、容量値ＣＸ２を、位相補償容量値Ｃｃと同等以上とするのは、位相補償容量値Ｃｃの両端間に発生する信号振幅以上のＡＣ信号を、第３及び第４のトランジスタ３，４のベースに発生させるためである。
【0092】
図２５には、発振耐性を確認するための負荷容量の変化に対する位相余裕の変化特性を示す特性線図が示されており、以下、同図について説明する。
同図において、横軸は負荷容量の変化を、縦軸は位相余裕の変化を、それぞれ示している。
また、図２５において、実線の特性線は、図１７に示された具体回路構成例における負荷容量の変化に対する位相余裕の変化特性を示している。さらに、図２５において、一点鎖線の特性線は、図６に示された第１の具体回路例のように低速カレントミラー回路１５１のみの場合における負荷容量の変化に対する位相余裕の変化特性を示している。
同図において、横軸は負荷容量の変化を、縦軸は位相余裕の変化を、それぞれ示している。
また、図２５において、実線の特性線は、図１７に示された具体回路構成例における負荷容量の変化に対する位相余裕の変化特性を示している。さらに、図２５において、一点鎖線の特性線は、図６に示された第１の具体回路例のように低速カレントミラー回路１５１のみの場合における負荷容量の変化に対する位相余裕の変化特性を示している。
【0093】
さらに、図２５において、二点鎖線の特性線は、ローパスフィルタを設けない従来回路（図２６参照）における負荷容量の変化に対する位相余裕の変化特性を示している。また、図２５において、点線の特性線は、ローパスフィルタを設けた従来回路（図２７参照）における負荷容量の変化に対する位相余裕の変化特性を示している。
図２５によれば、図１７に示された具体回路構成例のように低速カレントミラー回路１５１を設けた構成において、さらにハイパスフィルタを併用することで、図６に示された第１の具体回路構成例に比して、高負荷容量における位相余裕がより改善されることが確認できる。
図２５によれば、図１７に示された具体回路構成例のように低速カレントミラー回路１５１を設けた構成において、さらにハイパスフィルタを併用することで、図６に示された第１の具体回路構成例に比して、高負荷容量における位相余裕がより改善されることが確認できる。
【0094】
なお、図１７に示された具体回路構成例における高周波ノイズ耐性は、第１の具体回路構成例（図６）の高周波ノイズ耐性について先に図２３を参照しつつ説明したと同様の特性を得ることができる。
また、入力バイアス電流の増加や入力換算雑音電圧の増加を招くことなく、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となるのは、先の第１の具体回路構成例と同様である。
また、入力バイアス電流の増加や入力換算雑音電圧の増加を招くことなく、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となるのは、先の第１の具体回路構成例と同様である。
【0095】
次に、第１１の基本回路構成例について、図１８を参照しつつ説明する。
なお、図５又は図１６に示された基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第１１の基本回路構成例は、図５に示された第５の基本回路構成例に、ハイパスフィルタ１１０を付加した構成を有するものである。
すなわち、ハイパスフィルタ１１０は、第１１及び第１２のトランジスタ１１，１２のベースと第１２のトランジスタ１２のコレクタとの間に設けられている。
なお、入力バイアス電流の増加や入力換算雑音電圧の増加を招くことなく、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となるのは、先の第１０の基本回路構成例（図１６参照）や図１７に示された具体回路構成例と同様である。
なお、図５又は図１６に示された基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第１１の基本回路構成例は、図５に示された第５の基本回路構成例に、ハイパスフィルタ１１０を付加した構成を有するものである。
すなわち、ハイパスフィルタ１１０は、第１１及び第１２のトランジスタ１１，１２のベースと第１２のトランジスタ１２のコレクタとの間に設けられている。
なお、入力バイアス電流の増加や入力換算雑音電圧の増加を招くことなく、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となるのは、先の第１０の基本回路構成例（図１６参照）や図１７に示された具体回路構成例と同様である。
【0096】
次に、第１２の基本回路構成例について、図１９を参照しつつ説明する。
なお、図１２又は図１６に示された基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第１２の基本回路構成例は、図１２に示された第６の基本回路構成例に、ハイパスフィルタ１１０を付加した構成を有するものである。
すなわち、ハイパスフィルタ１１０は、第３及び第４のトランジスタ３，４のベースと第４のトランジスタ４のコレクタとの間に直列接続されて設けられている。
なお、入力バイアス電流の増加や入力換算雑音電圧の増加を招くことなく、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となるのは、先の第１０の基本回路構成例（図１６参照）や図１７に示された具体回路構成例と同様である。
なお、図１２又は図１６に示された基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第１２の基本回路構成例は、図１２に示された第６の基本回路構成例に、ハイパスフィルタ１１０を付加した構成を有するものである。
すなわち、ハイパスフィルタ１１０は、第３及び第４のトランジスタ３，４のベースと第４のトランジスタ４のコレクタとの間に直列接続されて設けられている。
なお、入力バイアス電流の増加や入力換算雑音電圧の増加を招くことなく、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となるのは、先の第１０の基本回路構成例（図１６参照）や図１７に示された具体回路構成例と同様である。
【0097】
次に、第１３の基本回路構成例について、図２０を参照しつつ説明する。
なお、図１３又は図１６に示された基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第１３の基本回路構成例は、図１３に示された第７の基本回路構成例に、ハイパスフィルタ１１０を付加した構成を有するものである。
すなわち、ハイパスフィルタ１１０は、第５及び第６のトランジスタ５，６のベースと第６のトランジスタ６のコレクタとの間に設けられている。
なお、入力バイアス電流の増加や入力換算雑音電圧の増加を招くことなく、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となるのは、先の第１０の基本回路構成例（図１６参照）や図１７に示された具体回路構成例と同様である。
なお、図１３又は図１６に示された基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第１３の基本回路構成例は、図１３に示された第７の基本回路構成例に、ハイパスフィルタ１１０を付加した構成を有するものである。
すなわち、ハイパスフィルタ１１０は、第５及び第６のトランジスタ５，６のベースと第６のトランジスタ６のコレクタとの間に設けられている。
なお、入力バイアス電流の増加や入力換算雑音電圧の増加を招くことなく、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となるのは、先の第１０の基本回路構成例（図１６参照）や図１７に示された具体回路構成例と同様である。
【0098】
次に、第８の具体回路構成例について、図２１を参照しつつ説明する。
なお、図１０に示された具体回路構成例、又は、図１８に示された基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第８の具体回路構成例は、図１８に示された第１１の基本回路構成例の具体例であって、図１０に示された第５の具体回路構成例にハイパスフィルタ１１０を付加した構成を有するものである。
なお、図１０に示された具体回路構成例、又は、図１８に示された基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第８の具体回路構成例は、図１８に示された第１１の基本回路構成例の具体例であって、図１０に示された第５の具体回路構成例にハイパスフィルタ１１０を付加した構成を有するものである。
【0099】
すなわち、ハイパスフィルタ１１０は、第１１及び第１２のトランジスタ１１，１２のベースと第１２のトランジスタ１２のコレクタとの間に、第１１及び第１２のトランジスタ１１，１２のベース側からハイパス用抵抗器４５、ハイパス用コンデンサ５２の順で直列接続されて設けられている。
なお、入力バイアス電流の増加や入力換算雑音電圧の増加を招くことなく、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となるのは、先の第１０の基本回路構成例（図１６参照）や図１７に示された具体回路構成例と同様である。
なお、入力バイアス電流の増加や入力換算雑音電圧の増加を招くことなく、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となるのは、先の第１０の基本回路構成例（図１６参照）や図１７に示された具体回路構成例と同様である。
【0100】
次に、第９の具体回路構成例について、図２２を参照しつつ説明する。
なお、図６に示された具体回路構成例、図１２又は図１９に示された基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第９の具体回路構成例は、図１９に示された第１２の基本構成例の具体回路例であって、ハイパスフィルタ１１０と共に、入力差動対１０１Ａの入力側に第１及び第２のローパスフィルタ７１，７２を設けた構成を有するものである。
また、低速カレントミラー回路１５１は、基本的に図６に示された構成を有するものであるが、第３及び第４のトランジスタ３，４のエミッタ側と、第５及び第６のトランジスタ５，６エミッタ側の、それぞれの接続が次述するように異なるものとなっている。
なお、図６に示された具体回路構成例、図１２又は図１９に示された基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第９の具体回路構成例は、図１９に示された第１２の基本構成例の具体回路例であって、ハイパスフィルタ１１０と共に、入力差動対１０１Ａの入力側に第１及び第２のローパスフィルタ７１，７２を設けた構成を有するものである。
また、低速カレントミラー回路１５１は、基本的に図６に示された構成を有するものであるが、第３及び第４のトランジスタ３，４のエミッタ側と、第５及び第６のトランジスタ５，６エミッタ側の、それぞれの接続が次述するように異なるものとなっている。
【0101】
すなわち、第３及び第４のトランジスタ３，４のエミッタは、共に負電源端子８２に接続されている。
また、第５のトランジスタ５のエミッタは、差動対用第１のトランジスタ１Ａのコレクタに、第６のトランジスタ６のエミッタは、差動対用第２のトランジスタ２Ａのエミッタに、それぞれ接続されている。
また、第５のトランジスタ５のエミッタは、差動対用第１のトランジスタ１Ａのコレクタに、第６のトランジスタ６のエミッタは、差動対用第２のトランジスタ２Ａのエミッタに、それぞれ接続されている。
【0102】
さらに、ハイパスフィルタ１１０は、第３及び第４のトランジスタ３，４のベースと第４のトランジスタ４のコレクタとの間に、第３及び第４のトランジスタ３，４のベース側からハイパス用抵抗器４５、ハイパス用コンデンサ５２の順で直列接続されて設けられている。
かかる構成においては、入力差動対１０１Ａには、先の図２１に示された具体回路構成例と異なり、ＮＰＮ型のバイポーラトランジスタが用いられているが、発振耐性については、図２１に示された具体回路構成例と同様である。
かかる構成においては、入力差動対１０１Ａには、先の図２１に示された具体回路構成例と異なり、ＮＰＮ型のバイポーラトランジスタが用いられているが、発振耐性については、図２１に示された具体回路構成例と同様である。
【0103】
したがって、入力バイアス電流の増加や入力換算雑音電圧の増加を招くことなく、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となるのは、先の第１０の基本回路構成例（図１６参照）や図１７に示された具体回路構成例と同様である。
【産業上の利用可能性】
【0104】
入力バイアス電流や入力換算雑音電圧の増加を招くことなく、高周波ノイズ耐性の向上と発振耐性の向上が所望される演算増幅器に適用できる。
【符号の説明】
【0105】
５１…低速化用コンデンサ
５２…ハイパス用コンデンサ
１０１，１０１Ａ，１０１Ｂ，１０１Ｃ…入力差動対
１０２…出力回路
１１０…ハイパスフィルタ
１５１，１５１Ａ，１５１Ｂ，１５１Ｃ，１５１Ｄ，１５１Ｅ，１５１Ｆ…低速カレントミラー回路
１５２，１５２Ａ，１５２Ｂ，１５２Ｃ…ベース接地増幅回路
５２…ハイパス用コンデンサ
１０１，１０１Ａ，１０１Ｂ，１０１Ｃ…入力差動対
１０２…出力回路
１１０…ハイパスフィルタ
１５１，１５１Ａ，１５１Ｂ，１５１Ｃ，１５１Ｄ，１５１Ｅ，１５１Ｆ…低速カレントミラー回路
１５２，１５２Ａ，１５２Ｂ，１５２Ｃ…ベース接地増幅回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】