(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023083209
(43)【公開日】2023-06-15
(54)【発明の名称】発振回路、発振方法、および発振回路の調整方法
(51)【国際特許分類】
H03L 7/095 20060101AFI20230608BHJP
H03L 7/08 20060101ALI20230608BHJP
【FI】
H03L7/095
H03L7/08 210
【審査請求】未請求
【請求項の数】12
【出願形態】OL
(21)【出願番号】P 2022133340
(22)【出願日】2022-08-24
(31)【優先権主張番号】P 2021197270
(32)【優先日】2021-12-03
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】303046277
【氏名又は名称】旭化成エレクトロニクス株式会社
(74)【代理人】
【識別番号】100147485
【弁理士】
【氏名又は名称】杉村 憲司
(74)【代理人】
【識別番号】230118913
【弁護士】
【氏名又は名称】杉村 光嗣
(74)【代理人】
【識別番号】100165951
【弁理士】
【氏名又は名称】吉田 憲悟
(74)【代理人】
【識別番号】100213333
【弁理士】
【氏名又は名称】鹿山 昌代
(72)【発明者】
【氏名】佐藤 貴之
【テーマコード(参考)】
5J106
【Fターム(参考)】
5J106AA04
5J106CC01
5J106CC21
5J106CC41
5J106CC53
5J106DD09
5J106DD32
5J106DD33
5J106EE10
5J106GG03
5J106KK05
(57)【要約】
【課題】高精度な発振回路を提供する。
【解決手段】発振回路100は、共振子10を発振させて第1発振信号S
XOSCを生成する発振器20と、第1発振信号S
XOSCの第1周波数f
XOSCと電圧制御発振器35から出力される第2発振信号S
VCOの第2周波数f
VCOとの比を調整し、電圧制御発振器35の入力電圧であるループフィルタ電圧V
Cに基づいて、発振器20を制御するPLL回路30と、を備える。
【選択図】
図1
【特許請求の範囲】
【請求項1】
共振子を発振させて第1発振信号を生成する発振器と、
前記第1発振信号の第1周波数と電圧制御発振器から出力される第2発振信号の第2周波数との比を調整し、前記電圧制御発振器の入力電圧であるループフィルタ電圧に基づいて、前記発振器を制御するPLL回路と、
を備える、発振回路。
【請求項2】
前記PLL回路は、
ループフィルタ電圧が入力される電圧制御発振器と、
前記ループフィルタ電圧が副振動相当電圧となるように、前記第1周波数と前記第2周波数との比を調整する分周回路と、
を更に備える、請求項1に記載の発振回路。
【請求項3】
前記PLL回路は、
前記ループフィルタ電圧に応じて前記発振器の発振を制御する減衰制御回路を更に備える、請求項1に記載の発振回路。
【請求項4】
前記減衰制御回路は、
前記ループフィルタ電圧が主振動相当電圧より大きく副振動相当電圧より小さい電圧である第1閾値より大きい場合、前記発振器を減衰させ、前記ループフィルタ電圧が前記主振動相当電圧より小さい電圧である第2閾値より小さい場合、前記発振器を発振させる、
請求項3に記載の発振回路。
【請求項5】
前記PLL回路は、
前記第1周波数と前記第2周波数との比を、1対1または主振動時の周波数と副振動時の周波数との比となるように、調整する、
請求項1に記載の発振回路。
【請求項6】
前記主振動時の周波数と前記副振動時の周波数との比は、10対11である、
請求項5に記載の発振回路。
【請求項7】
前記PLL回路は、
前記ループフィルタ電圧が上昇する上昇時間または前記ループフィルタ電圧が下降する下降時間を調整するチャージポンプをさらに備える、
請求項1に記載の発振回路。
【請求項8】
前記PLL回路は、
前記PLL回路がロック状態であるか否かを検出するロック検出回路と、
前記PLL回路がロック状態であることが検出された後、前記PLL回路をパワーダウンさせるパワーダウンタイマ回路と、
をさらに備える、請求項1に記載の発振回路。
【請求項9】
前記減衰制御回路は、
前記PLL回路の温度を計測する温度センサを備え、
前記温度センサの計測結果に基づいて、前記発振器を制御する、
請求項3に記載の発振回路。
【請求項10】
前記PLL回路は、
前記第1発振信号と前記第2発振信号との位相差に応じた位相比較信号を生成する位相比較器と、
前記位相比較信号が入力され、前記ループフィルタ電圧が上昇する上昇時間または前記ループフィルタ電圧が下降する下降時間を調整するチャージポンプと、をさらに備える、
請求項1に記載の発振回路。
【請求項11】
発振器が、共振子を発振させて第1発振信号を生成するステップと、
PLL回路が、前記第1発振信号の第1周波数と電圧制御発振器から出力される第2発振信号の第2周波数との比を調整するステップと、
前記PLL回路が、前記電圧制御発振器の入力電圧であるループフィルタ電圧に基づいて、前記発振器を制御するステップと、
を含む、発振方法。
【請求項12】
発振器、PLL回路、および制御部を備える発振回路の調整方法であって、
前記発振器が、共振子を発振させて第1発振信号を生成するステップと、
前記制御部が、前記PLL回路が備える電圧制御発振器に入力されるループフィルタ電圧が副振動相当電圧となるように、前記第1発振信号の第1周波数と前記電圧制御発振器から出力される第2発振信号の第2周波数との比を調整する第1調整ステップと、
前記制御部が、前記第1調整ステップで調整されたループフィルタ電圧に基づいて、第1閾値を調整する第2調整ステップと、
前記制御部が、前記第1調整ステップで調整されたループフィルタ電圧が主振動相当電圧となるように、前記第1発振信号の第1周波数と前記電圧制御発振器から出力される第2発振信号の第2周波数との比を調整する第3調整ステップと、
前記制御部が、前記第3調整ステップで調整されたループフィルタ電圧に基づいて、第2閾値を調整する第4調整ステップと、
を含む、発振回路の調整方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、発振回路、発振方法、および発振回路の調整方法に関する。
【背景技術】
【0002】
従来、水晶振動子において、主振動より高い周波数の副振動が生じた際に(
図13参照)、水晶振動子を発振させる発振器を減衰させる発振回路が知られている(例えば、特許文献1参照)。
【先行技術文献】
【特許文献】
【0003】
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、従来の発振回路は、主振動より低頻度且つ偶発的に生じる副振動を待って、発振器を減衰させていた。このため、副振動を精度良く検出するには、個体毎に実際に副振動を再現しながら周波数判定閾値を調整するが、副振動の発生頻度は低いために困難である。よって個体毎の周波数判定閾値の調整が困難となり、副振動の検出精度が十分ではないという問題があった。
【0005】
かかる事情に鑑みてなされた本開示の目的は、高精度な発振回路を提供することにある。
【課題を解決するための手段】
【0006】
一実施形態に係る発振回路は、共振子を発振させて第1発振信号を生成する発振器と、前記第1発振信号の第1周波数と電圧制御発振器から出力される第2発振信号の第2周波数との比を調整し、前記電圧制御発振器の入力電圧であるループフィルタ電圧に基づいて、前記発振器を制御するPLL回路と、を備えることを特徴とする。
【0007】
一実施形態に係る発振方法は、発振器が、共振子を発振させて第1発振信号を生成するステップと、PLL回路が、前記第1発振信号の第1周波数と電圧制御発振器から出力される第2発振信号の第2周波数との比を調整するステップと、前記PLL回路が、前記電圧制御発振器の入力電圧であるループフィルタ電圧に基づいて、前記発振器を制御するステップと、を含むことを特徴とする。
【0008】
一実施形態に係る発振回路の調整方法は、発振器、PLL回路、および制御部を備える発振回路の調整方法であって、前記発振器が、共振子を発振させて第1発振信号を生成するステップと、前記制御部が、前記PLL回路が備える電圧制御発振器に入力されるループフィルタ電圧が副振動相当電圧となるように、前記第1発振信号の第1周波数と前記電圧制御発振器から出力される第2発振信号の第2周波数との比を調整する第1調整ステップと、前記制御部が、前記第1調整ステップで調整されたループフィルタ電圧に基づいて、第1閾値を調整する第2調整ステップと、前記制御部が、前記第1調整ステップで調整されたループフィルタ電圧が主振動相当電圧となるように、前記第1発振信号の第1周波数と前記電圧制御発振器から出力される第2発振信号の第2周波数との比を調整する第3調整ステップと、前記制御部が、前記第3調整ステップで調整されたループフィルタ電圧に基づいて、第2閾値を調整する第4調整ステップと、を含むことを特徴とする。
【発明の効果】
【0009】
本開示によれば、高精度な発振回路を提供することができる。
【図面の簡単な説明】
【0010】
【
図1】第1実施形態に係る発振回路の構成の一例を示す図である。
【
図2】第1実施形態に係る発振回路の構成の一例を示す図である。
【
図3A】従来に係るPLL回路におけるループフィルタ電圧と電圧制御発振器の発振周波数との関係の一例を示す図である。
【
図3B】第1実施形態に係るPLL回路におけるループフィルタ電圧と電圧制御発振器の発振周波数との関係の一例を示す図である。
【
図4】第1実施形態に係る発振回路の動作の一例を示すタイミングチャートである。
【
図5】第1実施形態に係る発振方法の一例を示すフローチャートである。
【
図6】第2実施形態に係る発振回路の構成の一例を示す図である。
【
図7A】従来に係る発振回路の動作の一例を示すタイミングチャートである。
【
図7B】従来に係る発振回路の動作の一例を示すタイミングチャートである。
【
図8】第3実施形態に係る発振回路の構成の一例を示す図である。
【
図9】第3実施形態に係る発振回路の動作の一例を示すタイミングチャートである。
【
図10】第4実施形態に係る発振回路の構成の一例を示す図である。
【
図11A】第4実施形態に係るPLL回路におけるループフィルタ電圧と電圧制御発振器の発振周波数との関係の一例を示す図である。
【
図11B】第4実施形態に係るPLL回路におけるループフィルタ電圧と電圧制御発振器の発振周波数との関係の一例を示す図である。
【
図12】第5実施形態に係る発振回路の構成の一例を示す図である。
【
図13】水晶振動子におけるインピーダンス特性の一例を示す図である。
【
図14】第1実施形態に係る発振回路の調整方法の一例を示すフローチャートである。
【発明を実施するための形態】
【0011】
以下、本発明の一実施形態について、図面を参照して詳細に説明する。同一の構成要素には原則として同一の参照番号を付して、重複する説明を省略する。
【0012】
本明細書において、「主振動相当電圧」とは、共振子が主振動を生じるときのループフィルタ電圧を意味するものとする。「副振動相当電圧」とは、共振子が副振動を生じるときのループフィルタ電圧を意味するものとする。
【0013】
また、本明細書において、「主振動モード」とは、発振器の発振信号が共振子に生じる主振動と一致するモードを意味するものとする。「副振動モード」とは、発振器の発振信号が共振子に生じる副振動と一致するモードを意味するものとする。「パワーダウンモード」とは、発振器の発振信号が減衰するモードを意味するものとする。ただし、これらの用語は、便宜的に定められたものに過ぎず、限定的に解釈すべきものではない。
【0014】
<第1実施形態>
〔発振回路〕
図1および
図2を参照して、第1実施形態に係る発振回路100の構成の一例について説明する。
【0015】
発振回路100は、共振子10と、発振器20と、PLL(Phase Locked Loop)回路30と、記憶部40と、インターフェース部50と、を備える。PLL回路30は、第1分周器31と、位相比較器32と、チャージポンプ33と、減衰制御回路34と、電圧制御発振器35と、第2分周器36と、を備える。発振回路100は、入出力端子SDIOおよび入力端子SCLを介して、発振回路100の外部に設けられる制御部200と接続されている。なお、
図1では、制御部200が発振回路100の外部に設けられている場合を一例に挙げて示しているが、制御部200は、発振回路100の内部に設けられていても構わない。また、本明細書において、第1分周器31および第2分周器36を、総称して分周回路と呼ぶ場合がある。
【0016】
共振子10は、Cモードと呼ばれる主振動またはBモードと呼ばれる副振動を生じる振動子であり、例えば、SCカット型水晶振動子、ATカット型水晶振動子、MEMS(Micro Electro Mechanical Systems)振動子、セラミック振動子であってよい。共振子10は、接続端子X1および接続端子X2を介して、発振器20と接続されている。例えば、共振子10がSCカット型水晶振動子である場合、副振動の周波数は、主振動の周波数と比較して、約10%高くなる。
【0017】
発振器20は、共振子10を発振させて発振信号(第1発振信号)SXOSCを生成する。発振器20は、発振信号SXOSCを、PLL回路30へ出力する。
【0018】
また、発振器20は、PLL回路30から入力された制御信号XO_PDに基づいて、制御される。例えば、発振器20は、PLL回路30から入力された制御信号XO_PDが“Low電圧”から“High電圧”へ切り替わると、発振信号S
XOSCが副振動モードからパワーダウンモードへと切り替わる(
図4参照)。
【0019】
PLL回路30は、第1分周器31の分周比M1および第2分周器36の分周比M2が、記憶部40に記憶される第1メモリデータに基づいて適宜調整されることにより、発振信号SXOSCの周波数(第1周波数)fXOSCの逓倍比を調整する。例えば、PLL回路30は、発振器20により生成される発振信号SXOSCの周波数fXOSCと電圧制御発振器35から出力される発振信号(第2発振信号)SVCOの周波数(第2周波数)fVCOとの比が、1:1または10:11となるように、逓倍比を調整する。なお、逓倍比は、その値が特に限定されるものではなく、制御部200が第1メモリデータを適宜設定することにより、任意の値に調整される。なお、図面においては、(M1,M2)が、(10div,11div)である場合を一例として記載しているが、分周比M1または分周比M2は、その値が特に限定されるものではない。分周比M1または分周比M2は、例えば、任意の整数であってよい。分周比M1または分周比M2は、例えば、フラクショナル分周器を用いて実現される小数分周比であってもよい。
【0020】
第1メモリデータは、発振信号SXOSCの周波数fXOSCの逓倍比を調整するための調整データである。第1メモリデータは、例えば、第1分周器31の分周比M1を示すデータ、第2分周器31の分周比M2を示すデータであってよい。
【0021】
また、PLL回路30は、記憶部40に記憶される第2メモリデータを用いて、電圧制御発振器35の入力電圧であるループフィルタ電圧VCと、主振動相当電圧VC1より大きく副振動相当電圧VC2より小さい電圧である第1閾値VTH1(主振動相当電圧VC1<第1閾値VTH1<副振動相当電圧VC2)とを比較することにより、発振器20を制御するための制御信号XO_PDを生成する。あるいは、PLL回路30は、記憶部40に記憶される第3メモリデータを用いて、電圧制御発振器35の入力電圧であるループフィルタ電圧VCと、主振動相当電圧VC1より小さい電圧である第2閾値VTH2(第2閾値VTH2<主振動相当電圧VC1)とを比較することにより、発振器20を制御するための制御信号XO_PDを生成する。PLL回路30は、制御信号XO_PDを、発振器20へ出力する。なお、ループフィルタ電圧VC、第1閾値VTH1、第2閾値VTH2は、電圧でなく、デジタル回路によるデジタル値としてもよい。また、電圧制御発振器35は、入力信号を電圧でなくデジタル値としたデジタル制御発振器としてもよい。
【0022】
第1閾値VTH1および第2閾値VTH2は、その値が特に限定されるものではない。本明細書では、第2閾値VTH2<第1閾値VTH1である場合を一例に挙げて説明しているが、第1閾値VTH1<第2閾値VTH2であってもよいことは勿論である。また、本明細書では、電圧制御発振器35の発振周波数が、ループフィルタ電圧VCの増加に対して、増加する場合を一例に挙げて説明しているが、電圧制御発振器35の発振周波数は、ループフィルタ電圧VCの増加に対して、減少してもよい。
【0023】
第2メモリデータは、発振器20を減衰させるか否か、すなわち、発振器20における発振信号S
XOSCをパワーダウンモードとするか否かを判定するための判定データである(
図4参照)。第2メモリデータは、例えば、第1閾値V
TH1を示すデータであってよい。第2メモリデータは、実験データがあらかじめ人手により制御部200に入力され、当該実験データに基づいて、制御部200が設定したデータであってよい。あるいは、第2メモリデータは、測定値を判定するプログラムなどを利用して、制御部200が設定したデータであってもよい。第2メモリデータが設定される方法は、特に限定されない。
【0024】
第3メモリデータは、発振器20を発振させるか否か、すなわち、発振器20における発振信号S
XOSCのパワーダウンモードを解除するか否かを判定するための判定データである(
図4参照)。第3メモリデータは、例えば、第2閾値V
TH2を示すデータであってよい。第3メモリデータは、実験データがあらかじめ人手により制御部200に入力され、当該実験データに基づいて、制御部200が設定したデータであってよい。あるいは、第3メモリデータは、測定値を判定するプログラムなどを利用して、制御部200が設定したデータであってもよい。第3メモリデータが設定される方法は、特に限定されない。
【0025】
例えば、PLL回路30は、ループフィルタ電圧VCが第1閾値VTH1より大きい場合、発振器20を減衰させるための制御信号XO_PDを生成し、発振器20を減衰させる。例えば、PLL回路30は、ループフィルタ電圧VCが第2閾値VTH2より小さい場合、発振器20を発振させるための制御信号XO_PDを生成し、発振器20を発振させる。
【0026】
記憶部40は、例えば、不揮発性メモリ、ワンタイムメモリであってよい。記憶部40は、第1メモリデータ、第2メモリデータ、および第3メモリデータを記憶する。記憶部40は、発振回路100の動作に用いられる任意の情報を記憶してよい。記憶部40は、インターフェース部50を介して、第1メモリデータ、第2メモリデータ、および第3メモリデータを制御部200から取得する。なお、記憶部40に記憶される各種のデータは、製品のテスト時、製品の出荷時などに合わせて、適切に利用されることが好ましい。
【0027】
インターフェース部50は、記憶部40と発振回路100の外部に設けられる制御部200との間に設けられ、通信インターフェースを提供する。インターフェース部50は、例えば、I2Cインターフェース、SPIインターフェースなどのシリアルインターフェースであってよい。
【0028】
制御部200は、第1メモリデータ、第2メモリデータ、および第3メモリデータを設定する。例えば、制御部200は、第1分周器31の分周比M1を示すデータ、第2分周器36の分周比M2を示すデータを設定する。例えば、制御部200は、第1閾値VTH1を示すデータ、第2閾値VTH2を示すデータを設定する。制御部200は、インターフェース部50を介して、第1メモリデータ、第2メモリデータ、および第3メモリデータを、記憶部40へ出力する。
【0029】
第1実施形態に係る発振回路100は、発振器20により生成される発振信号SXOSCの周波数fXOSCの逓倍比を調整し、電圧制御発振器35の入力電圧であるループフィルタ電圧VCに基づいて、発振器20を制御する。これにより、入力は主振動でありながらも、主振動より低頻度且つ偶発的に生じる副振動を、仮想的に生じさせて、副振動に相当するループフィルタ電圧VCを高精度に判定するための電圧閾値調整が可能となるため、高精度な発振回路100を実現できる。
【0030】
〔PLL回路〕
図2を参照して、第1実施形態に係るPLL回路30の構成の一例について説明する。
【0031】
第1分周器31は、第1メモリデータを用いて、発振信号SXOSCを分周比M1で分周して、分周信号SXOSC/DIVを生成する。分周信号SXOSC/DIVの周波数は、発振信号SXOSCの周波数fXOSCが、(1/M1)倍された周波数となる。第1分周器31は、分周信号SXOSC/DIVを、位相比較器32へ出力する。第1分周器31は、例えば、公知の整数分周器、フラクショナル分周器などであってよい。また、分周比M1は、任意の値であってよい。
【0032】
電圧制御発振器35は、入力電圧に比例する周波数fVCOを有する発振信号SVCOを生成する。電圧制御発振器35は、発振信号SVCOを、第2分周器36へ出力する。
【0033】
第2分周器36は、第1メモリデータを用いて、発振信号SVCOを分周比M2で分周して、分周信号SVCO/DIVを生成する。分周信号SVCO/DIVの周波数は、発振信号SVCOの周波数fVCOが、(1/M2)倍された周波数となる。第2分周器36は、分周信号SVCO/DIVを、位相比較器32へ出力する。第2分周器36は、例えば、公知の整数分周器、フラクショナル分周器などであってよい。また、分周比M2は、任意の値であってよい。
【0034】
位相比較器32は、第1分周器31から入力された分周信号SXOSC/DIVの位相と第2分周器36から入力された分周信号SVCO/DIVの位相とを比較し、位相差に応じた位相比較信号SCOM(例えば、パルス状のUP信号、パルス状のDOWN信号)を生成する。位相比較器32は、位相比較信号SCOMを、チャージポンプ33へ出力する。位相比較器32は、例えば、公知の周波数ミキサ、XOR検出器、TDC(Time to Digital Converter)などであってよい。
【0035】
チャージポンプ33は、位相比較器32から入力された位相比較信号SCOMに基づいて、ノード33Nに、チャージまたはディスチャージするチャージポンプ電流を生成する。チャージポンプ33は、例えば、定電流源331a、スイッチングトランジスタ332a、スイッチングトランジスタ332b、定電流源331bなどで構成されてよい。
【0036】
減衰制御回路34は、電圧制御発振器35の入力電圧であるループフィルタ電圧VCを検出し、ループフィルタ電圧VCに基づいて、第2メモリデータおよび第3メモリデータを用いて、発振器20を制御するための制御信号XO_PDを生成する。減衰制御回路34は、制御信号XO_PDを、発振器20へ出力する。
【0037】
減衰制御回路34は、例えば、比較器341、比較器342、SRラッチ回路343などで構成されてよい。
【0038】
比較器341は、ループフィルタ電圧VCと第1閾値VTH1とを比較し、比較結果を、SRラッチ回路343のSet端子へ出力する。例えば、比較器341は、ループフィルタ電圧VCが第1閾値VTH1より大きい場合、ハイレベルの信号を生成し、ループフィルタ電圧VCが第1閾値VTH1以下である場合、ロウレベルの信号を生成する。
【0039】
比較器342は、ループフィルタ電圧VCと第2閾値VTH2とを比較し、比較結果を、SRラッチ回路343のReset端子へ出力する。例えば、比較器342は、ループフィルタ電圧VCが第2閾値VTH2以上である場合、ハイレベルの信号を生成し、ループフィルタ電圧VCが第2閾値VTH2より小さい場合、ロウレベルの信号を生成する。
【0040】
SRラッチ回路343は、比較器341から入力された比較結果および比較器342から入力された比較結果に基づいて、制御信号XO_PDを生成する。例えば、SRラッチ回路343は、ループフィルタ電圧VCが第1閾値VTH1より大きいという比較結果を取得した場合、発振器20を減衰させるための制御信号XO_PDを生成する。例えば、SRラッチ回路343は、ループフィルタ電圧VCが第2閾値VTH2より小さいという比較結果を取得した場合、発振器20を発振させるための制御信号XO_PDを生成する。
【0041】
ここで、
図3Aおよび
図3Bを参照して、共振子10がSCカット型水晶振動子である場合におけるループフィルタ電圧V
C[V]と電圧制御発振器の周波数f
VCO[Hz]との関係について説明する。
【0042】
図3Aは、発振信号S
XOSCの周波数f
XOSCの逓倍比を調整できない従来に係るPLL回路30´におけるループフィルタ電圧V
C[V]と電圧制御発振器から出力される発振信号S
VCOの周波数f
VCO[Hz]との関係を示している。
【0043】
図3Bは、発振信号S
XOSCの周波数f
XOSCの逓倍比を調整できる本実施形態に係るPLL回路30におけるループフィルタ電圧V
C[V]と電圧制御発振器から出力される発振信号S
VCOの周波数f
VCO[Hz]との関係を示している。
【0044】
図3Aより、従来に係るPLL回路30´は、周波数の逓倍比が1と固定であるため、ループフィルタ電圧V
Cが主振動相当電圧V
C1であるときの周波数f
VCOが、主振動モードの周波数f
XOSCと一致するためには、共振子10が主振動を生じた状態でなければならず、ループフィルタ電圧V
Cが副振動相当電圧V
C2であるときの周波数f
VCOが、副振動モードの周波数1.1×f
XOSCと一致するためには、共振子10が副振動を生じた状態でなければならないことがわかる。
【0045】
一方で、
図3Bより、本実施形態に係るPLL回路30は、周波数の逓倍比が1または1.1と切り替え可能であるため、ループフィルタ電圧V
Cが主振動相当電圧V
C1であるときの周波数f
VCOが、主振動モードの周波数f
XOSCと一致するときも、ループフィルタ電圧V
Cが副振動相当電圧V
C2であるときの周波数f
VCOが、副振動モードの周波数1.1×f
XOSCと一致するときも、共振子10が主振動を生じた状態でよいことがわかる。
【0046】
上述のように、本実施形態に係る発振回路100は、PLL回路30が発振信号SXOSCの周波数fXOSCの逓倍比を調整し、且つ、該周波数の検出を行って、発振器20の減衰を制御する。したがって、従来の発振回路のように、主振動より低頻度且つ偶発的に生じる副振動を待たずとも、共振子10があたかも副振動を生じているかのような状態を仮想的に再現することができ、適切に発振器20を制御できる。これにより、高精度な発振回路100を実現できる。
【0047】
〔タイミングチャート〕
図4に示されるタイミングチャートを参照して、第1実施形態に係る発振回路100の動作の一例について説明する。
【0048】
時刻t0から時刻t1までの間において、減衰制御回路34は、ループフィルタ電圧VCが上昇していることを検出し、制御信号XO_PDを“Low電圧”で維持する。発振器20における発振信号SXOSCは、副振動モードである。
【0049】
時刻t1において、減衰制御回路34は、ループフィルタ電圧VCが第1閾値VTH1(主振動相当電圧VC1<第1閾値VTH1<副振動相当電圧VC2)より大きくなったことを検出し、制御信号XO_PDを“Low電圧”から“High電圧”へ切り替える。発振器20における発振信号SXOSCは、副振動モードからパワーダウンモードとなる。
【0050】
時刻t1から時刻t2までの間において、減衰制御回路34は、ループフィルタ電圧VCが下降していることを検出し、制御信号XO_PDを“High電圧”で維持する。発振器20における発振信号SXOSCは、パワーダウンモードである。
【0051】
時刻t2において、減衰制御回路34は、ループフィルタ電圧VCが第2閾値VTH2(第2閾値VTH2<主振動相当電圧VC1)より小さくなったことを検出し、制御信号XO_PDを“High電圧”から“Low電圧”へ切り切り替える。発振器20における発振信号SXOSCは、パワーダウンモードが解除される。
【0052】
時刻t2から時刻t3までの間において、減衰制御回路34は、ループフィルタ電圧VCが上昇していることを検出し、制御信号XO_PDを“Low電圧”で維持する。発振器20における発振信号SXOSCは、副振動モードである。
【0053】
時刻t3において、ループフィルタ電圧VCが第1閾値VTH1より大きくなったことを検出し、制御信号XO_PDを“Low電圧”から“High電圧”へ切り替える。発振器20における発振信号SXOSCは、副振動モードからパワーダウンモードとなる。
【0054】
時刻t3から時刻t4までの間において、減衰制御回路34は、ループフィルタ電圧VCが下降していることを検出し、制御信号XO_PDを“High電圧”で維持する。発振器20における発振信号SXOSCは、パワーダウンモードである。
【0055】
時刻t4において、減衰制御回路34は、ループフィルタ電圧VCが第2閾値VTH2より小さくなったことを検出し、制御信号XO_PDを“High電圧”から“Low電圧”へ切り切り替える。発振器20における発振信号SXOSCは、パワーダウンモードが解除される。
【0056】
時刻t4以降において、減衰制御回路34は、ループフィルタ電圧VCが主振動相当電圧VC1に収束したことを検出し、制御信号XO_PDを“Low電圧”で維持する。発振器20における発振信号SXOSCは、主振動モードである。
【0057】
上述のように、PLL回路30は、ループフィルタ電圧VCが主振動相当電圧VC1に収束するまで、発振器20における発振信号SXOSCをパワーダウンモードとすることと、発振器20における発振信号SXOSCのパワーダウンモードを解除することと、を繰り返す。これにより、副振動モードの起こり易い比較的安価な共振子を用いた場合でも、安定して主振動モードでの発振を維持できる発振回路100を実現できる。
【0058】
〔発振回路の動作〕
図5を参照して、第1実施形態に係る発振回路100における発振方法の一例について説明する。
【0059】
ステップS101において、発振回路100は、共振子10を発振させて発振信号SXOSCを生成する。
【0060】
ステップS102において、発振回路100は、発振器20により生成される発振信号SXOSCの周波数fXOSCと電圧制御発振器35から出力される発振信号SVCOの周波数fVCOとの比を調整する。なお、発振回路100は、PLL回路30の位相ロック動作が完了し、ループフィルタ電圧VCが一定値に収束するまで待機しているとも言える。
【0061】
ステップS103において、発振回路100は、ループフィルタ電圧VCが第1閾値VTH1より大きいか否かを判定する。発振回路100は、ループフィルタ電圧VCが第1閾値VTH1より大きい場合(ステップS103→YES)、ステップS104の処理を行う。発振回路100は、ループフィルタ電圧VCが第1閾値VTH1以下である場合(ステップS103→NO)、ステップS105の処理を行う。
【0062】
ステップS104において、発振回路100は、発振器20を減衰させる。発振器20における発振信号SXOSCは、パワーダウンモードとなる。
【0063】
ステップS105において、発振回路100は、ループフィルタ電圧VCが主振動相当電圧VC1に収束しているか否かを判定する。発振回路100は、ループフィルタ電圧VCが主振動相当電圧VC1に収束している場合(ステップS105→YES)、処理を終了する。発振回路100は、ループフィルタ電圧VCが主振動相当電圧VC1に収束していない場合(ステップS105→NO)、再び、ステップS103の処理を行う。ここで、ループフィルタ電圧VCが主振動相当電圧VC1であるものと判定される条件は、ループフィルタ電圧VCが第1閾値VTH1以下であり、かつ、第2閾値VTH2以上となることである。
【0064】
ステップS106において、発振回路100は、ループフィルタ電圧VCが第2閾値VTH2より小さいか否かを判定する。発振回路100は、ループフィルタ電圧VCが第2閾値VTH2より小さい場合(ステップS106→YES)、ステップS107の処理を行う。発振回路100は、ループフィルタ電圧VCが第2閾値VTH2以上である場合(ステップS106→NO)、ステップS104の処理を継続する。
【0065】
ステップS107において、発振回路100は、発振器20を発振させる。発振器20における発振信号SXOSCは、パワーダウンモードが解除される。なお、副振動モードが発生した場合は、ステップS103→ステップS104→ステップS106→ステップS107→ステップS103→・・・・・のループを繰り返すことで主振動モードに遷移することができる。
【0066】
〔副振動・主振動判定閾値の調整方法〕
図14を参照して、第1実施形態に係る発振回路100における調整方法の一例について説明する。
【0067】
ステップS201において、発振回路100(例えば、発振器20)は、共振子10を発振させて発振信号SXOSCを生成する。
【0068】
ステップS202において、発振回路100(例えば、制御部200)は、発振器20が副振動発振かつPLL回路30の周波数逓倍比が1対1の時のループフィルタ電圧VC1を生成するように、発振器20が主振動発振時のPLL回路30の周波数逓倍比を調整する(第1調整ステップ)。例えば、周波数逓倍比は、1対1であってよい。
【0069】
ステップS203において、発振回路100(例えば、制御部200)は、ステップS202で得られたループフィルタ電圧VC1を用いて副振動が発生した事を検出できるように第1閾値VTH1を調整する(第2調整ステップ)。例えば、ループフィルタ電圧に対して電圧制御発振器35の発振周波数が単調に増加する特性の場合、第1閾値VTH1をループフィルタ電圧VC1以下に調整し、ループフィルタ電圧VC1が第1閾値VTH1以上となるかどうかの判定信号を副振動検出信号として用いてよい。
【0070】
ステップS204において、発振回路100(例えば、制御部200)は、発振器20が主振動発振の時のループフィルタ電圧VC2を用いて主振動での発振収束を検出できるようにPLL回路30の周波数逓倍比を調整する(第3調整ステップ)。例えば、周波数逓倍比は、1対1であってよい。
【0071】
ステップS205において、発振回路100(例えば、制御部200)は、ステップS204で得られたループフィルタ電圧VC2を用いて主振動に収束した事を検出できるように第2閾値VTH2を調整する(第4調整ステップ)。例えば、ループフィルタ電圧に対して電圧制御発振器35の発振周波数が単調に増加する特性の場合、第2閾値VTH2をループフィルタ電圧VC2以下に調整し、ループフィルタ電圧VC2が第2閾値VTH2以上に収束したかどうかの判定信号を主振動収束検出信号として用いてよい。
【0072】
上述のように、第1実施形態に係る発振方法を適用することで、高精度な発振回路100を実現できる。なお、一般的な共振子では、周波数fOSCの基本波発振モードに対し、その整数倍であるM*fOSC(Mは2以上の整数)の周波数の高調波発振モードが存在する。例えば、(主,副)=(1*fOSC, 2*fOSC)、(主,副)=(2*fOSC, 3*fOSC)のように主振動モードの周波数よりも副振動モードの周波数が高ければ、第1閾値VTH1、第2閾値VTH2、分周比M1、分周比M2として、最適値を選択することにより副振動を抑えることができる。例えば、(主,副)=(1*fOSC, 2*fOSC)の場合は、分周比M1を1、分周比M2を2に選択することで、共振子が主振動モードで発振していてもループフィルタ電圧を副振動モード相当の電圧VC1とすることができる。これにより、第1閾値VTH1を精度良く調整することができる。また、分周比M1を1、分周比M2も1に選択することで、ループフィルタ電圧を主振動モード相当の電圧VC2とすることができる。これにより、第2閾値VTH2を最適な値に調整することができる。
【0073】
<第2実施形態>
図6、
図7Aおよび
図7Bを参照して、第2実施形態に係る発振回路100Aの構成の一例について説明する。
【0074】
第2実施形態に係る発振回路100Aが、第1実施形態に係る発振回路100と異なる点は、第1実施形態に係る発振回路100がチャージポンプ電流を調整できなかったのに対して、第2実施形態に係る発振回路100Aは、チャージポンプ電流を調整できる点である。なお、その他の構成は第1実施形態に係る発振回路100と同じであるため、重複した説明を省略する。
【0075】
発振回路100Aは、共振子10と、発振器20と、PLL回路30Aと、記憶部40Aと、インターフェース部50と、を備える。PLL回路30Aは、第1分周器31と、位相比較器32と、チャージポンプ33Aと、減衰制御回路34と、電圧制御発振器35と、第2分周器36と、を備える。
【0076】
チャージポンプ33Aは、記憶部40Aに記憶される第4メモリデータを用いて、チャージポンプ電流を適宜調整することにより、ループフィルタ電圧VCが上昇する上昇時間、または、ループフィルタ電圧VCが下降する下降時間を調整する。
【0077】
第4メモリデータは、ループフィルタ電圧VCが上昇する上昇時間、または、ループフィルタ電圧VCが下降する下降時間を調整するための調整データである。第4メモリデータは、例えば、定電流源331aのオンオフ状態を制御するスイッチへのデジタル入力データ、定電流源331bのオンオフ状態を制御するスイッチへのデジタル入力データ、トランジスタのバイアス電圧を生成するデジタルアナログ変換器入力データであってよい。なお、第4メモリデータは、発振回路100の外部に設けられる制御部200により任意に設定される。
【0078】
例えば、
図7Aに示すように、チャージポンプ電流が最適値よりも大きい(例えば、1mA程度)場合、ループフィルタ電圧V
Cが上昇する上昇時間、または、ループフィルタ電圧V
Cが下降する下降時間が、非常に短くなる。この場合、制御信号XO_PDが“High電圧”を維持する時間T
X1(例えば、100μs程度)が非常に短くなってしまうため、発振信号S
XOSCは、副振動モードを脱出することができない。このような状態を避けるため、チャージポンプ33Aは、第4メモリデータを用いて、ループフィルタ電圧V
Cが上昇する上昇時間、または、ループフィルタ電圧V
Cが下降する下降時間が長くなるように、チャージポンプ電流を調整する。
【0079】
例えば、
図7Bに示すように、チャージポンプ電流が最適値よりも小さい(例えば、0.1μA程度)場合、ループフィルタ電圧V
Cが上昇する上昇時間、または、ループフィルタ電圧V
Cが下降する下降時間が、非常に長くなる。この場合、制御信号XO_PDが“High電圧”を維持する時間T
X2(例えば、1s程度)が非常に長くなり、且つ、発振信号S
XOSCが、パワーダウンモードから主振動モードへと収束する収束時間T
X3(例えば、0.5s程度)も、非常に長くなってしまう。このような状態を避けるため、チャージポンプ33Aは、第4メモリデータを用いて、ループフィルタ電圧V
Cが上昇する上昇時間、または、ループフィルタ電圧V
Cが下降する下降時間が短くなるように、チャージポンプ電流を調整する。
【0080】
記憶部40Aは、第1メモリデータ、第2メモリデータ、第3メモリデータに加えて、第4メモリデータを記憶する。記憶部40Aは、発振回路100Aの動作に用いられる任意の情報を記憶してよい。記憶部40Aは、インターフェース部50を介して、第1メモリデータ、第2メモリデータ、第3メモリデータ、および第4メモリデータを制御部200から取得する。
【0081】
第2実施形態に係る発振回路100Aは、発振器20により生成される発振信号SXOSCの周波数fXOSCの逓倍比を調整し、電圧制御発振器35の入力電圧であるループフィルタ電圧VCに基づいて、発振器20を制御する。これにより、高精度な発振回路100Aを実現できる。
【0082】
また、第2実施形態に係る発振回路100Aは、チャージポンプ33Aが第4メモリデータを用いて、チャージポンプ電流を調整することで、ループフィルタ電圧V
Cが上昇する上昇時間、または、ループフィルタ電圧V
Cが下降する下降時間、言い換えれば、
図7Aおよび
図7Bに示されるループフィルタ電圧V
C[V]のグラフ上での傾きdVc/dt[V/s]を変化させ、発振器20を減衰させる時間を適切に制御できる。これにより、発振信号S
XOSCが副振動モードを脱出可能でありながら、ループフィルタ電圧V
Cが第1閾値V
TH1から主振動相当電圧V
C1へ収束するまでの時間を極力短くさせた発振回路100Aを実現できる。
【0083】
<第3実施形態>
図8および
図9を参照して、第3実施形態に係る発振回路100Bの構成の一例について説明する。
【0084】
第3実施形態に係る発振回路100Bが、第1実施形態に係る発振回路100と異なる点は、第1実施形態に係る発振回路100がロック検出回路およびパワーダウンタイマ回路を備えないのに対して、第3実施形態に係る発振回路100Bは、ロック検出回路37およびパワーダウンタイマ回路38を備える点である。なお、その他の構成は第1実施形態に係る発振回路100と同じであるため、重複した説明を省略する。
【0085】
発振回路100Bは、共振子10と、発振器20と、PLL回路30Bと、記憶部40Bと、インターフェース部50と、を備える。PLL回路30Bは、第1分周器31と、位相比較器32と、チャージポンプ33と、減衰制御回路34と、電圧制御発振器35と、第2分周器36と、ロック検出回路37と、パワーダウンタイマ回路38と、を備える。
【0086】
ロック検出回路37は、位相比較器32への入力信号(上述した分周信号SXOSC/DIVおよび分周信号SVCO/DIV)に基づいて、PLL回路30Bがロック状態であるか否か、すなわち、PLL回路30Bが発振信号SXOSCの主振動モードを検出して安定した状態であるか否か、を判定し、検出信号LOCKを生成する。ロック検出回路37は、検出信号LOCKを、パワーダウンタイマ回路38へ出力する。ロック検出回路37は、その構成が特に限定されるものではなく、公知の構成を採用できる。
【0087】
例えば、ロック検出回路37は、PLL回路30Bがロック状態であると判定する場合、検出信号LOCKとして、ハイレベルの信号を生成し、パワーダウンタイマ回路38へ出力する。例えば、ロック検出回路37は、PLL回路30Bがロック状態でないと判定する場合、検出信号LOCKとして、ロウレベルの信号を生成し、パワーダウンタイマ回路38へ出力する。
【0088】
パワーダウンタイマ回路38は、ロック検出回路37から入力された検出信号LOCKに基づいて、第5メモリデータを用いて、PLL回路30Bを制御するための制御信号PD_PLLを生成する。
【0089】
第5メモリデータは、PLL回路30Bをパワーダウンさせるか否かを判定するための判定データである。第5メモリデータは、例えば、例えば、電源電圧をVDDとした場合、0.1Vより大きくVDD-0.1Vより小さい電圧である第3閾値VTH3(0.1V<第3閾値VTH3<VDD-0.1V)を示すデータであってよい。なお、第5メモリデータは、発振回路100の外部に設けられる制御部200により任意に設定される。
【0090】
パワーダウンタイマ回路38は、その構成が特に限定されるものではなく、例えば、定電流源381、スイッチングトランジスタ382、比較器383などで構成されてよい。
【0091】
例えば、パワーダウンタイマ回路38は、ロック検出回路37からハイレベルの信号が入力されると、スイッチングトランジスタ382をオン状態とし、定電流源381より容量C3に所定の電流を充電し、容量C3の電圧を徐々に上昇させて、比較器383のプラス端子にランプ電圧Vrampを生成する。比較器383は、プラス端子におけるランプ電圧Vrampとマイナス端子における第3閾値VTH3とを比較し、比較結果に基づいて、制御信号PD_PLLを生成する。
【0092】
具体的には、パワーダウンタイマ回路38は、ランプ電圧Vrampが第3閾値VTH3より大きい場合、制御信号PD_PLLとして、ハイレベルの信号を生成し、PLL回路30Bをパワーダウンさせる。あるいは、パワーダウンタイマ回路38は、ランプ電圧Vrampが第3閾値VTH3以下である場合、制御信号PD_PLLとして、ロウレベルの信号を生成し、PLL回路30Bをパワーダウンさせない。
【0093】
例えば、パワーダウンタイマ回路38は、ロック検出回路37からロウレベルの信号が入力されると、スイッチングトランジスタ382をオフ状態とし、容量C3の電圧を上昇させない。パワーダウンタイマ回路38は、制御信号PD_PLLとして、ロウレベルの信号を生成し、PLL回路30Bをパワーダウンさせない。
【0094】
記憶部40Bは、第1メモリデータ、第2メモリデータ、第3メモリデータに加えて、第5メモリデータを記憶する。記憶部40Bは、発振回路100Bの動作に用いられる任意の情報を記憶してよい。記憶部40Bは、インターフェース部50を介して、第1メモリデータ、第2メモリデータ、第3メモリデータ、および第5メモリデータを制御部200から取得する。
【0095】
第3実施形態に係る発振回路100Bは、発振器20により生成される発振信号SXOSCの周波数fXOSCの逓倍比を調整し、電圧制御発振器35の入力電圧であるループフィルタ電圧VCに基づいて、発振器20を制御する。これにより、高精度な発振回路100Bを実現できる。
【0096】
また、第3実施形態に係る発振回路100Bは、PLL回路30Bがロック状態であることを検出した後に、PLL回路30Bをパワーダウンさせる。つまり、第3実施形態に係る発振回路100Bは、発振信号SXOSCが主振動モードとなり、安定した後に、PLL回路30Bをパワーダウンさせる。これにより、PLL回路30Bの動作ノイズが、回路内の電源およびバルクなどを介して、ノイズに敏感な発振回路100Bへ回り込むことを抑制することができる。また、ノイズ特性の劣化を防ぎ、安定度の高い発振回路100Bを実現できる。
【0097】
<第4実施形態>
図10、
図11Aおよび
図11Bを参照して、第4実施形態に係る発振回路100Cの構成の一例について説明する。
【0098】
第4実施形態に係る発振回路100Cが、第3実施形態に係る発振回路100Bと異なる点は、第3実施形態に係る発振回路100Bにおける減衰制御回路34が温度センサを備えないのに対して、第4実施形態に係る発振回路100Cにおける減衰制御回路34Cは、温度センサ344を備える点である。なお、その他の構成は第3実施形態に係る発振回路100Bと同じであるため、重複した説明を省略する。
【0099】
発振回路100Cは、共振子10と、発振器20と、PLL回路30Cと、記憶部40Bと、インターフェース部50と、を備える。PLL回路30Cは、第1分周器31と、位相比較器32と、チャージポンプ33と、減衰制御回路34Cと、電圧制御発振器35と、第2分周器36と、ロック検出回路37と、パワーダウンタイマ回路38と、を備える。
【0100】
減衰制御回路34Cは、ループフィルタ電圧VCを検出し、ループフィルタ電圧VCに基づいて、第2メモリデータおよび第3メモリデータに加えて、温度センサ344から入力されるセンサ信号を用いて、発振器20を制御するための制御信号XO_PDを生成する。減衰制御回路34Cは、制御信号XO_PDを、発振器20へ出力する。
【0101】
減衰制御回路34Cは、例えば、比較器341、比較器342、SRラッチ回路343、温度センサ344などで構成されてよい。
【0102】
温度センサ344は、PLL回路30Cの温度を計測し、計測結果としてセンサ信号を生成する。温度センサ344は、センサ信号を、比較器341へ出力する。例えば、温度センサ344は、低温(例えば、-40℃程度)であることを計測した場合、低温であることを示すセンサ信号を、比較器341へ出力する。例えば、温度センサ344は、室温(例えば、25℃程度)であることを計測した場合、室温であることを示すセンサ信号を、比較器341へ出力する。例えば、温度センサ344は、高温(例えば、105℃程度)であることを計測した場合、高温であることを示すセンサ信号を、比較器341へ出力する。
【0103】
比較器341は、温度センサ344から入力されたセンサ信号を用いて、ループフィルタ電圧VCと第1閾値VTH1とを比較し、比較結果を、SRラッチ回路343のSet端子へ出力する。
【0104】
図11Aに示すように、第1閾値V
TH1は、温度に依存して特性が変化する。第1閾値V
TH1は、低温時における第1閾値V
TH1_LT、室温時における第1閾値V
TH1_RT、高温時における第1閾値V
TH1_HTの順に、大きくなる。第1閾値V
TH1の温度特性は、制御部200が、温度センサ344のセンサ信号に基づいて設定することが可能である。制御部200は、例えば、温度センサ344の電圧が公知の増幅器などにより最適なゲインで増幅されることにより、第1閾値V
TH1の温度特性を容易に得ることができる。なお、第1閾値V
TH1の温度特性は、1次に限定されるものではなく、N次(Nは2以上の整数)であってよいことは勿論である。次数が大きい程、温度変化に対して、高精度な閾値制御が可能となる。また、第1閾値V
TH1の温度特性は、1次またはN次多項式に限定されるものでなく、三角関数、指数関数、対数関数、シグモイド関数等の連続関数であってもよい。
【0105】
図11Bに示すように、主振動相当電圧V
C1および副振動相当電圧V
C2もまた、温度に依存して特性が変化する。主振動相当電圧V
C1は、低温時における主振動相当電圧V
C1_LT、室温時における主振動相当電圧V
C1_HT、高温時における主振動相当電圧V
C1_HTの順に、大きくなる。副振動相当電圧V
C2は、低温時における副振動相当電圧V
C2_LT、室温時における副振動相当電圧V
C2_HT、高温時における副振動相当電圧V
C2_HTの順に、大きくなる。
【0106】
例えば、比較器341は、ループフィルタ電圧VCが、低温時における主振動相当電圧VC1_LTより大きく低温時における副振動相当電圧VC2_LTより小さい電圧である低温時における第1閾値VTH1_LT(VC1_LT<VTH1_LT<VC2_LT)より大きい場合、ハイレベルの信号を生成し、ループフィルタ電圧VCが、低温時における第1閾値VTH1_LT以下である場合、ロウレベルの信号を生成する。
【0107】
例えば、比較器341は、ループフィルタ電圧VCが、室温時における主振動相当電圧VC1_RTより大きく室温時における副振動相当電圧VC2_RTより小さい電圧である室温時における第1閾値VTH1_RT(VC1_RT<VTH1_RT<VC2_RT)より大きい場合、ハイレベルの信号を生成し、ループフィルタ電圧VCが、室温時における第1閾値VTH1_RT以下である場合、ロウレベルの信号を生成する。
【0108】
例えば、比較器341は、ループフィルタ電圧VCが、高温時における主振動相当電圧VC1_HTより大きく高温時における副振動相当電圧VC2_HTより小さい電圧である高温時における第1閾値VTH1_HT(VC1_HT<VTH1_HT<VC2_HT)より大きい場合、ハイレベルの信号を生成し、ループフィルタ電圧VCが、高温時における第1閾値VTH1_HT以下である場合、ロウレベルの信号を生成する。
【0109】
第4実施形態に係る発振回路100Cは、発振器20により生成される発振信号SXOSCの周波数fXOSCの逓倍比を調整し、電圧制御発振器35の入力電圧であるループフィルタ電圧VCに基づいて、発振器20を制御する。これにより、高精度な発振回路100Cを実現できる。
【0110】
また、第4実施形態に係る発振回路100Cは、発振器20を減衰させるか否かを判定するための判定データとなる第1閾値VTH1を、温度変化に対応させて最適な値に調整することができる。これにより、温度変化による判定誤差を低減させた発振回路100Cを実現できる。
【0111】
<第5実施形態>
図12を参照して、第5実施形態に係る発振回路100Dの構成の一例について説明する。
【0112】
第5実施形態に係る発振回路100Dが、第4実施形態に係る発振回路100Cと異なる点は、第5実施形態に係る発振回路100Dは、減衰制御回路34Cと抵抗R1との間にスイッチングトランジスタSW1を、減衰制御回路34Cと発振器20との間にスイッチングトランジスタSW2を、パワーダウンタイマ回路38にスイッチングトランジスタSW3を、パワーダウンタイマ回路38と発振器20との間にスイッチングトランジスタSW4を、備える点である。なお、その他の構成は第4実施形態に係る発振回路100Cと同じであるため、重複した説明を省略する。
【0113】
発振回路100Dは、共振子10と、発振器20と、PLL回路30Dと、記憶部40Bと、インターフェース部50と、を備える。PLL回路30Dは、第1分周器31と、位相比較器32と、チャージポンプ33と、減衰制御回路34と、電圧制御発振器35と、第2分周器36と、ロック検出回路37と、パワーダウンタイマ回路38Dと、を備える。
【0114】
発振回路100Dは、減衰制御回路34Cと抵抗R1との間にスイッチングトランジスタSW1、減衰制御回路34Cと発振器20との間にスイッチングトランジスタSW2、パワーダウンタイマ回路38にスイッチングトランジスタSW3、パワーダウンタイマ回路38と発振器20との間にスイッチングトランジスタSW4を備える。
【0115】
発振回路100Dは、スイッチングトランジスタSW1、スイッチングトランジスタSW2、スイッチングトランジスタSW3、およびスイッチングトランジスタSW4のオンオフに基づいて、外付けフィルタ(例えば、容量C1、容量C3など)を、適切に使用する。例えば、発振回路100Dは、PLL回路30Dがパワーダウンしている場合、外付けフィルタを、発振器20のノイズ低減用フィルタとして使用する。例えば、発振回路100Dは、PLL回路30Dがパワーダウンしていない場合、外付けフィルタを、PLL回路30Dのループフィルタ、あるいは、PLL回路30Dのパワーダウンタイマ回路38Dに使用する。
【0116】
外付けフィルタは、集積回路に内蔵できない程の大きな容量を有する。このため、例えば、外付けフィルタがPLL回路30Dのループフィルタに使用された場合には、発振回路100Dは、発振器20における発振信号SXOSCをパワーダウンモードとする時間を、十分に確保できる。あるいは、例えば、外付けフィルタがPLL回路30Dのパワーダウンタイマ回路38Dに使用された場合には、発振回路100Dは、PLL回路30Bをパワーダウンさせるまでの待ち時間を、十分に確保できる。
【0117】
なお、発振器20のノイズ低減用ノードとしては、例えば、アナログ温度補償用電圧ノード、発振周波数の経年変動補正用アナログ電圧ノードなどが使用されてよい。
【0118】
第5実施形態に係る発振回路100Dは、発振器20により生成される発振信号SXOSCの周波数fXOSCの逓倍比を調整し、電圧制御発振器35の入力電圧であるループフィルタ電圧VCに基づいて、発振器20を制御する。これにより、高精度な発振回路100Dを実現できる。
【0119】
また、第5実施形態に係る発振回路100Dは、各スイッチングトランジスタのオンオフに基づいて、外付けフィルタを適切に使用する。これにより、発振器20用のフィルタと、PLL回路30D用のフィルタとを、別々に用意せずに済むため、パッケージサイズを小さくした発振回路100Dを実現できる。このような、発振回路100Dは、小型基地局用途などに特に有用である。
【0120】
上述の実施形態は代表的な例として説明したが、本発明の趣旨および範囲内で、多くの変更および置換ができることは当業者に明らかである。したがって、本発明は、上述の実施形態によって制限するものと解するべきではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。例えば、実施形態の構成図に記載の複数の構成ブロックを1つに組み合わせたり、あるいは1つの構成ブロックを分割したりすることが可能である。また、実施形態のフローチャートに記載の複数の工程を1つに組み合わせたり、あるいは1つの工程を分割したりすることが可能である。
【符号の説明】
【0121】
10 共振子
20 発振器
30 PLL回路
30A PLL回路
30B PLL回路
30C PLL回路
30D PLL回路
31 第1分周器
32 位相比較器
33 チャージポンプ
33A チャージポンプ
34 減衰制御回路
34C 減衰制御回路
35 電圧制御発振器
36 第2分周器
37 ロック検出回路
38 パワーダウンタイマ回路
40 記憶部
40A 記憶部
40B 記憶部
50 インターフェース部
100 発振回路
100A 発振回路
100B 発振回路
100C 発振回路
100D 発振回路
200 制御回路
331a 定電流源
331b 定電流源
332a スイッチングトランジスタ
332b スイッチングトランジスタ
341 比較器
342 比較器
343 SRラッチ回路
344 温度センサ