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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023083887
(43)【公開日】2023-06-16
(54)【発明の名称】コンパレータ
(51)【国際特許分類】
H03K 5/08 20060101AFI20230609BHJP
H03F 1/22 20060101ALI20230609BHJP
【ＦＩ】
H03K5/08 E
H03F1/22
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2021197854
(22)【出願日】2021-12-06
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】110002000
【氏名又は名称】弁理士法人栄光事務所
(72)【発明者】
【氏名】吉田 晴彦
【テーマコード（参考）】
5J039
5J500
【Ｆターム（参考）】
5J039DA09
5J039DA10
5J039KK00
5J039KK16
5J039KK18
5J039MM03
5J500AA01
5J500AA13
5J500AC36
5J500AC61
5J500AF09
5J500AH10
5J500AH25
5J500AK05
5J500AM11
5J500AM17
(57)【要約】
【課題】回路電流を増加させることなく、応答特性を改善したコンパレータを提供する。
【解決手段】分流回路４が、負荷抵抗器Ｒ１に流れる電流よりも負荷抵抗器Ｒ２に流れる電流が多い場合、トランジスタＭ４１に流れる電流を分流して負荷抵抗器Ｒ１に流すと共に、負荷抵抗器Ｒ２に流れる電流よりも負荷抵抗器Ｒ１に流れる電流が多い場合、トランジスタＭ４２に流れ込む電流を分流して負荷抵抗器Ｒ２に流す。
【選択図】図１
【解決手段】分流回路４が、負荷抵抗器Ｒ１に流れる電流よりも負荷抵抗器Ｒ２に流れる電流が多い場合、トランジスタＭ４１に流れる電流を分流して負荷抵抗器Ｒ１に流すと共に、負荷抵抗器Ｒ２に流れる電流よりも負荷抵抗器Ｒ１に流れる電流が多い場合、トランジスタＭ４２に流れ込む電流を分流して負荷抵抗器Ｒ２に流す。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１の入力電位及び第２の入力電位に応じた電流比の電流が各々流れる第１の差動トランジスタ及び第２の差動トランジスタと、
前記第１の差動トランジスタに直列接続された第１の負荷抵抗器と、
前記第２の差動トランジスタに直列接続された第２の負荷抵抗器とを有する差動入力部と、
前記第１の差動トランジスタにフォールデッドカスコード接続される第３のトランジスタと、前記第２の差動トランジスタにフォールデッドカスコード接続される第４のトランジスタとを有し、前記第４のトランジスタが第１の出力段を構成する第１のフォールデッドカスコード部と、
前記第２の差動トランジスタにフォールデッドカスコード接続される第５のトランジスタと、前記第１の差動トランジスタにフォールデッドカスコード接続される第６のトランジスタとを有し、前記第６のトランジスタが第２の出力段を構成する第２のフォールデッドカスコード部と、
前記第１及び第２の出力段の出力に接続されて出力信号を出力する出力回路とを備えたコンパレータであって、
前記第１の負荷抵抗器に流れる電流よりも前記第２の負荷抵抗器に流れる電流が多い場合、前記第４のトランジスタに流れる電流を分流して前記第１の負荷抵抗器に流し、前記第２の負荷抵抗器に流れる電流よりも前記第１の負荷抵抗器に流れる電流が多い場合、前記第６のトランジスタに流れる電流を分流して前記第２の負荷抵抗器に流す分流回路を有する、
コンパレータ。
前記第１の差動トランジスタに直列接続された第１の負荷抵抗器と、
前記第２の差動トランジスタに直列接続された第２の負荷抵抗器とを有する差動入力部と、
前記第１の差動トランジスタにフォールデッドカスコード接続される第３のトランジスタと、前記第２の差動トランジスタにフォールデッドカスコード接続される第４のトランジスタとを有し、前記第４のトランジスタが第１の出力段を構成する第１のフォールデッドカスコード部と、
前記第２の差動トランジスタにフォールデッドカスコード接続される第５のトランジスタと、前記第１の差動トランジスタにフォールデッドカスコード接続される第６のトランジスタとを有し、前記第６のトランジスタが第２の出力段を構成する第２のフォールデッドカスコード部と、
前記第１及び第２の出力段の出力に接続されて出力信号を出力する出力回路とを備えたコンパレータであって、
前記第１の負荷抵抗器に流れる電流よりも前記第２の負荷抵抗器に流れる電流が多い場合、前記第４のトランジスタに流れる電流を分流して前記第１の負荷抵抗器に流し、前記第２の負荷抵抗器に流れる電流よりも前記第１の負荷抵抗器に流れる電流が多い場合、前記第６のトランジスタに流れる電流を分流して前記第２の負荷抵抗器に流す分流回路を有する、
コンパレータ。
【請求項2】
請求項１に記載のコンパレータであって、
前記分流回路は、
前記第１の出力段の出力と前記第２の出力段の出力との間に接続され、ゲート又はベースが前記第３のトランジスタのドレイン又はコレクタに接続された第７のトランジスタを有する、
コンパレータ。
前記分流回路は、
前記第１の出力段の出力と前記第２の出力段の出力との間に接続され、ゲート又はベースが前記第３のトランジスタのドレイン又はコレクタに接続された第７のトランジスタを有する、
コンパレータ。
【請求項3】
請求項２に記載のコンパレータであって、
前記分流回路は、
前記第１の出力段の出力と前記第２の出力段の出力との間に接続され、ゲート又はベースが前記第５のトランジスタのドレイン又はコレクタに接続された第８のトランジスタを有し、
前記第１の出力段の出力には、前記第７のトランジスタのソース又はエミッタと、前記第８のトランジスタのドレイン又はコレクタとが接続され、
前記第２の出力段の出力には、前記第７のトランジスタのドレイン又はコレクタと、前記第８のトランジスタのソース又はエミッタとが接続された、
コンパレータ。
前記分流回路は、
前記第１の出力段の出力と前記第２の出力段の出力との間に接続され、ゲート又はベースが前記第５のトランジスタのドレイン又はコレクタに接続された第８のトランジスタを有し、
前記第１の出力段の出力には、前記第７のトランジスタのソース又はエミッタと、前記第８のトランジスタのドレイン又はコレクタとが接続され、
前記第２の出力段の出力には、前記第７のトランジスタのドレイン又はコレクタと、前記第８のトランジスタのソース又はエミッタとが接続された、
コンパレータ。
【請求項4】
請求項１に記載のコンパレータであって、
前記分流回路は、
前記第１の出力段の出力と前記第１の差動トランジスタ及び前記第１の負荷抵抗器の接続点との間に接続され、ゲート又はベースが前記第３のトランジスタのドレイン又はコレクタに接続された第９のトランジスタと、
前記第２の出力段の出力と前記第２の差動トランジスタ及び前記第２の負荷抵抗器の接続点との間に接続され、ゲート又はベースが前記第５のトランジスタのドレイン又はコレクタに接続された第１０のトランジスタとを有する、
コンパレータ。
前記分流回路は、
前記第１の出力段の出力と前記第１の差動トランジスタ及び前記第１の負荷抵抗器の接続点との間に接続され、ゲート又はベースが前記第３のトランジスタのドレイン又はコレクタに接続された第９のトランジスタと、
前記第２の出力段の出力と前記第２の差動トランジスタ及び前記第２の負荷抵抗器の接続点との間に接続され、ゲート又はベースが前記第５のトランジスタのドレイン又はコレクタに接続された第１０のトランジスタとを有する、
コンパレータ。
【請求項5】
請求項１～４の何れか１項に記載のコンパレータであって、
前記出力回路は、
前記第１の出力段の出力がゲート又はベースに接続された第１１のトランジスタと、
前記第２の出力段の出力がゲート又はベースに接続された第１２のトランジスタと、
前記第１１のトランジスタと直列接続され、ゲート又はベースが前記第１２のトランジスタのドレイン又はコレクタに接続された第１３のトランジスタとを有し、
前記第１１のトランジスタと前記第１３のトランジスタの接続点から前記出力信号を出力する、
コンパレータ。
前記出力回路は、
前記第１の出力段の出力がゲート又はベースに接続された第１１のトランジスタと、
前記第２の出力段の出力がゲート又はベースに接続された第１２のトランジスタと、
前記第１１のトランジスタと直列接続され、ゲート又はベースが前記第１２のトランジスタのドレイン又はコレクタに接続された第１３のトランジスタとを有し、
前記第１１のトランジスタと前記第１３のトランジスタの接続点から前記出力信号を出力する、
コンパレータ。
【請求項6】
請求項５に記載のコンパレータであって、
前記出力回路は、
前記第１２のトランジスタと直列接続され、ゲートが前記第１１のトランジスタと前記第１３のトランジスタの接続点に接続された第１４のトランジスタを有する、
コンパレータ。
前記出力回路は、
前記第１２のトランジスタと直列接続され、ゲートが前記第１１のトランジスタと前記第１３のトランジスタの接続点に接続された第１４のトランジスタを有する、
コンパレータ。
【請求項7】
請求項５又は６に記載のコンパレータであって、
前記第１１のトランジスタ及び前記第１２のトランジスタの閾値電圧が、前記第３～前記第６のトランジスタの閾値電圧よりも低い、
コンパレータ。
前記第１１のトランジスタ及び前記第１２のトランジスタの閾値電圧が、前記第３～前記第６のトランジスタの閾値電圧よりも低い、
コンパレータ。
【請求項8】
請求項１～７の何れか１項に記載のコンパレータであって、
前記トランジスタの少なくとも１つが、電界効果トランジスタから構成されている、
コンパレータ。
前記トランジスタの少なくとも１つが、電界効果トランジスタから構成されている、
コンパレータ。
【請求項9】
請求項１～８の何れか１項に記載のコンパレータであって、
前記トランジスタの少なくとも１つが、バイポーラトランジスタから構成されている、
コンパレータ。
前記トランジスタの少なくとも１つが、バイポーラトランジスタから構成されている、
コンパレータ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、コンパレータに関する。
【背景技術】
【0002】
地球温暖化の原因は、ＣＯ２のような温暖効果ガスの濃度上昇により、大気の温室効果が強まったことによると考えられており、通信情報化社会の急速な進展に伴い、電子機器の低消費電力化も大きな課題になってきている。電子機器には多くの半導体集積回路が使用されており、半導体集積回路に幅広く使われるコンパレータは、応答速度と消費電流が主要な性能として挙げられる。コンパレータの応答速度と消費電流は反比例の関係にあることから、消費電流を増加させずに入力信号に対する応答特性を改善し、地球温暖化の抑制に貢献しようとするものである。
【0003】
半導体集積回路に用いられるコンパレータとして、図６に示すような回路が知られている（例えば特許文献１など参照）。図６に示されているコンパレータ１００は、差動入力部１０２と、フォールデッドカスコード部１０３と、出力回路１０５を主たる構成要素として構成される。
【0004】
差動入力部１０２は、ソースが共通接続された差動トランジスタＭ１，Ｍ２と、そのドレインに各々接続された負荷抵抗器Ｒ１，Ｒ２と、トランジスタＭ１，Ｍ２の共通ソースと正電源電圧ＶＤＤとの間に接続された定電流源２１とにより構成されている。
【0005】
フォールデッドカスコード部１０３は、負荷抵抗器Ｒ１，Ｒ２と各々ソースが接続されたトランジスタＭ３，Ｍ４と、そのドレインと正電源電圧ＶＤＤとの間に各々接続された定電流源３１１，３１２と、ゲート及びドレインがトランジスタＭ４のドレインに接続され、ソースがトランジスタＭ４のゲートに接続されたトランジスタＭ５とを有している。フォールデッドカスコード部１０３においては、トランジスタＭ３とトランジスタＭ４とをカレントミラー接続して、トランジスタＭ４のドレインと定電流源３１２との接続ノードより、出力を取り出すように構成されている。
【0006】
また、トランジスタＭ５は、トランジスタＭ６のゲート電位の上昇を抑制し、伝搬遅延時間が短縮されると共に、伝搬遅延時間の電源電圧依存性を改善させている（例えば、非特許文献１など参照）。
【0007】
出力回路１０５は、ゲートがフォールデッドカスコード部１０３の出力に接続され、ソースが負電源電圧ＶＳＳに接続されたトランジスタＭ６と、そのドレインと正電源電圧ＶＤＤとの間に接続された定電流源５１とからなり、トランジスタＭ６と定電流源５１との接続ノードより、出力信号ＶＯＵＴを取り出すように構成されている。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特許第４６７７２８４号公報
【非特許文献】
【0009】
【非特許文献1】吉田晴彦著 ＣＭＯＳアナログＩＣ回路の実務設計 ＣＱ出版社 ２０１０年 （ｐ１４４、図４．１０）
【発明の概要】
【発明が解決しようとする課題】
【0010】
上述の構成を有する従来のコンパレータは、応答特性を改善するためには、回路電流を増加させないといけないという課題があった。
【0011】
本発明は、上述した事情に鑑みてなされたものであり、その目的は、回路電流を増加させることなく、応答特性を改善したコンパレータを提供することにある。
【課題を解決するための手段】
【0012】
前述した目的を達成するために、本発明に係るコンパレータは、下記［１］～［９］を特徴としている。
［１］
第１の入力電位及び第２の入力電位に応じた電流比の電流が各々流れる第１の差動トランジスタ及び第２の差動トランジスタと、
前記第１の差動トランジスタに直列接続された第１の負荷抵抗器と、
前記第２の差動トランジスタに直列接続された第２の負荷抵抗器とを有する差動入力部と、
前記第１の差動トランジスタにフォールデッドカスコード接続される第３のトランジスタと、前記第２の差動トランジスタにフォールデッドカスコード接続される第４のトランジスタとを有し、前記第４のトランジスタが第１の出力段を構成する第１のフォールデッドカスコード部と、
前記第２の差動トランジスタにフォールデッドカスコード接続される第５のトランジスタと、前記第１の差動トランジスタにフォールデッドカスコード接続される第６のトランジスタとを有し、前記第６のトランジスタが第２の出力段を構成する第２のフォールデッドカスコード部と、
前記第１及び第２の出力段の出力に接続されて出力信号を出力する出力回路とを備えたコンパレータであって、
前記第１の負荷抵抗器に流れる電流よりも前記第２の負荷抵抗器に流れる電流が多い場合、前記第４のトランジスタに流れる電流を分流して前記第１の負荷抵抗器に流し、前記第２の負荷抵抗器に流れる電流よりも前記第１の負荷抵抗器に流れる電流が多い場合、前記第６のトランジスタに流れる電流を分流して前記第２の負荷抵抗器に流す分流回路を有する、
コンパレータであること。
［２］
［１］に記載のコンパレータであって、
前記分流回路は、
前記第１の出力段の出力と前記第２の出力段の出力との間に接続され、ゲート又はベースが前記第３のトランジスタのドレイン又はコレクタに接続された第７のトランジスタを有する、
コンパレータであること。
［３］
［２］に記載のコンパレータであって、
前記分流回路は、
前記第１の出力段の出力と前記第２の出力段の出力との間に接続され、ゲート又はベースが前記第５のトランジスタのドレイン又はコレクタに接続された第８のトランジスタを有し、
前記第１の出力段の出力には、前記第７のトランジスタのソース又はエミッタと、前記第８のトランジスタのドレイン又はコレクタとが接続され、
前記第２の出力段の出力には、前記第７のトランジスタのドレイン又はコレクタと、前記第８のトランジスタのソース又はエミッタとが接続された、
コンパレータであること。
［４］
［１］に記載のコンパレータであって、
前記分流回路は、
前記第１の出力段の出力と前記第１の差動トランジスタ及び前記第１の負荷抵抗器の接続点との間に接続され、ゲート又はベースが前記第３のトランジスタのドレイン又はコレクタに接続された第９のトランジスタと、
前記第２の出力段の出力と前記第２の差動トランジスタ及び前記第２の負荷抵抗器の接続点との間に接続され、ゲート又はベースが前記第５のトランジスタのドレイン又はコレクタに接続された第１０のトランジスタとを有する、
コンパレータであること。
［５］
［１］～［４］の何れか１項に記載のコンパレータであって、
前記出力回路は、
前記第１の出力段の出力がゲート又はベースに接続された第１１のトランジスタと、
前記第２の出力段の出力がゲート又はベースに接続された第１２のトランジスタと、
前記第１１のトランジスタと直列接続され、ゲート又はベースが前記第１２のトランジスタのドレイン又はコレクタに接続された第１３のトランジスタとを有し、
前記第１１のトランジスタと前記第１３のトランジスタの接続点から前記出力信号を出力する、
コンパレータであること。
［６］
［５］に記載のコンパレータであって、
前記出力回路は、
前記第１２のトランジスタと直列接続され、ゲートが前記第１１のトランジスタと前記第１３のトランジスタの接続点に接続された第１４のトランジスタを有する、
コンパレータであること。
［７］
［５］又は［６］に記載のコンパレータであって、
前記第１１のトランジスタ及び前記第１２のトランジスタの閾値電圧が、前記第３～前記第６のトランジスタの閾値電圧よりも低い、
コンパレータであること。
［８］
［１］～［７］の何れか１項に記載のコンパレータであって、
前記トランジスタの少なくとも１つが、電界効果トランジスタから構成されている、
コンパレータであること。
［９］
［１］～［８］の何れか１項に記載のコンパレータであって、
前記トランジスタの少なくとも１つが、バイポーラトランジスタから構成されている、
コンパレータであること。
［１］
第１の入力電位及び第２の入力電位に応じた電流比の電流が各々流れる第１の差動トランジスタ及び第２の差動トランジスタと、
前記第１の差動トランジスタに直列接続された第１の負荷抵抗器と、
前記第２の差動トランジスタに直列接続された第２の負荷抵抗器とを有する差動入力部と、
前記第１の差動トランジスタにフォールデッドカスコード接続される第３のトランジスタと、前記第２の差動トランジスタにフォールデッドカスコード接続される第４のトランジスタとを有し、前記第４のトランジスタが第１の出力段を構成する第１のフォールデッドカスコード部と、
前記第２の差動トランジスタにフォールデッドカスコード接続される第５のトランジスタと、前記第１の差動トランジスタにフォールデッドカスコード接続される第６のトランジスタとを有し、前記第６のトランジスタが第２の出力段を構成する第２のフォールデッドカスコード部と、
前記第１及び第２の出力段の出力に接続されて出力信号を出力する出力回路とを備えたコンパレータであって、
前記第１の負荷抵抗器に流れる電流よりも前記第２の負荷抵抗器に流れる電流が多い場合、前記第４のトランジスタに流れる電流を分流して前記第１の負荷抵抗器に流し、前記第２の負荷抵抗器に流れる電流よりも前記第１の負荷抵抗器に流れる電流が多い場合、前記第６のトランジスタに流れる電流を分流して前記第２の負荷抵抗器に流す分流回路を有する、
コンパレータであること。
［２］
［１］に記載のコンパレータであって、
前記分流回路は、
前記第１の出力段の出力と前記第２の出力段の出力との間に接続され、ゲート又はベースが前記第３のトランジスタのドレイン又はコレクタに接続された第７のトランジスタを有する、
コンパレータであること。
［３］
［２］に記載のコンパレータであって、
前記分流回路は、
前記第１の出力段の出力と前記第２の出力段の出力との間に接続され、ゲート又はベースが前記第５のトランジスタのドレイン又はコレクタに接続された第８のトランジスタを有し、
前記第１の出力段の出力には、前記第７のトランジスタのソース又はエミッタと、前記第８のトランジスタのドレイン又はコレクタとが接続され、
前記第２の出力段の出力には、前記第７のトランジスタのドレイン又はコレクタと、前記第８のトランジスタのソース又はエミッタとが接続された、
コンパレータであること。
［４］
［１］に記載のコンパレータであって、
前記分流回路は、
前記第１の出力段の出力と前記第１の差動トランジスタ及び前記第１の負荷抵抗器の接続点との間に接続され、ゲート又はベースが前記第３のトランジスタのドレイン又はコレクタに接続された第９のトランジスタと、
前記第２の出力段の出力と前記第２の差動トランジスタ及び前記第２の負荷抵抗器の接続点との間に接続され、ゲート又はベースが前記第５のトランジスタのドレイン又はコレクタに接続された第１０のトランジスタとを有する、
コンパレータであること。
［５］
［１］～［４］の何れか１項に記載のコンパレータであって、
前記出力回路は、
前記第１の出力段の出力がゲート又はベースに接続された第１１のトランジスタと、
前記第２の出力段の出力がゲート又はベースに接続された第１２のトランジスタと、
前記第１１のトランジスタと直列接続され、ゲート又はベースが前記第１２のトランジスタのドレイン又はコレクタに接続された第１３のトランジスタとを有し、
前記第１１のトランジスタと前記第１３のトランジスタの接続点から前記出力信号を出力する、
コンパレータであること。
［６］
［５］に記載のコンパレータであって、
前記出力回路は、
前記第１２のトランジスタと直列接続され、ゲートが前記第１１のトランジスタと前記第１３のトランジスタの接続点に接続された第１４のトランジスタを有する、
コンパレータであること。
［７］
［５］又は［６］に記載のコンパレータであって、
前記第１１のトランジスタ及び前記第１２のトランジスタの閾値電圧が、前記第３～前記第６のトランジスタの閾値電圧よりも低い、
コンパレータであること。
［８］
［１］～［７］の何れか１項に記載のコンパレータであって、
前記トランジスタの少なくとも１つが、電界効果トランジスタから構成されている、
コンパレータであること。
［９］
［１］～［８］の何れか１項に記載のコンパレータであって、
前記トランジスタの少なくとも１つが、バイポーラトランジスタから構成されている、
コンパレータであること。
【発明の効果】
【0013】
本発明によれば、回路電流を増加させることなく、応答特性を改善したコンパレータを提供できる。
【0014】
以上、本発明について簡潔に説明した。更に、以下に説明される発明を実施するための形態（以下、「実施形態」という。）を添付の図面を参照して通読することにより、本発明の詳細は更に明確化されるであろう。
【図面の簡単な説明】
【0015】
【発明を実施するための形態】
【0016】
本発明に関する具体的な実施形態について、各図を参照しながら以下に説明する。
【0017】
（第１実施形態）
まず、第１実施形態のコンパレータ１について図１を参照して説明する。同図に示すように、コンパレータ１は、反転入力端子Ｔ１１に入力された反転入力電位ＩＮＭ（＝第１の入力電位）と非反転入力端子Ｔ１２に入力された非反転入力電位ＩＮＰ（＝第２の入力電位）とを比較し、その比較結果を出力端子Ｔ３から出力する。コンパレータ１は、差動入力部２と、フォールデッドカスコード部３１（＝第１のフォールデッドカスコード部），フォールデッドカスコード部３２（＝第２のフォールデッドカスコード部）と、分流回路４と、出力回路５とを備えている。
まず、第１実施形態のコンパレータ１について図１を参照して説明する。同図に示すように、コンパレータ１は、反転入力端子Ｔ１１に入力された反転入力電位ＩＮＭ（＝第１の入力電位）と非反転入力端子Ｔ１２に入力された非反転入力電位ＩＮＰ（＝第２の入力電位）とを比較し、その比較結果を出力端子Ｔ３から出力する。コンパレータ１は、差動入力部２と、フォールデッドカスコード部３１（＝第１のフォールデッドカスコード部），フォールデッドカスコード部３２（＝第２のフォールデッドカスコード部）と、分流回路４と、出力回路５とを備えている。
【0018】
差動入力部２は、ソースが共通接続された差動トランジスタＭ１（＝第１の差動トランジスタ）、差動トランジスタＭ２（＝第２の差動トランジスタ）と、そのドレインに各々接続された負荷抵抗器Ｒ１（＝第１の負荷抵抗器）、負荷抵抗器Ｒ２（＝第２の負荷抵抗器）と、定電流源２１とを備える。
【0019】
差動トランジスタＭ１，Ｍ２は、Ｐチャンネルの電界効果トランジスタから構成されている。差動トランジスタＭ１のゲートは、反転入力端子Ｔ１１に接続され、差動トランジスタＭ２のゲートは、非反転入力端子Ｔ１２に接続されている。差動トランジスタＭ１，Ｍ２のソースは共通接続され、定電流源２１に接続されている。
【0020】
負荷抵抗器Ｒ１は、差動トランジスタＭ１に直列接続されている。詳しく説明すると、負荷抵抗器Ｒ１は、差動トランジスタＭ１のドレインと負電源端子Ｔ２２との間に接続されている。負電源端子Ｔ２２には負電源電圧ＶＳＳが供給されている。負荷抵抗器Ｒ２は、差動トランジスタＭ２に直列接続されている。詳しく説明すると、負荷抵抗器Ｒ２は、差動トランジスタＭ２のドレインと負電源端子Ｔ２２との間に接続されている。
【0021】
定電流源２１は、正電源端子Ｔ２１と共通接続された差動トランジスタＭ１，Ｍ２のソースとの間に接続される。正電源端子Ｔ２１には、正電源電圧ＶＤＤが供給されている。差動入力部２は、定電流源２１が供給する定電流Ｉ１を差動トランジスタＭ１，Ｍ２に分流する。差動トランジスタＭ１，Ｍ２に流れる電流の電流比（分流比）は、反転入力端子Ｔ１１に入力される反転入力電位ＩＮＭ、非反転入力端子Ｔ１２に入力される非反転入力電位ＩＮＰに応じた値となる。
【0022】
フォールデッドカスコード部３１は、差動トランジスタＭ１にフォールデッドカスコード接続されたトランジスタＭ３１（＝第３のトランジスタ）と、差動トランジスタＭ２にフォールデッドカスコード接続されたトランジスタＭ４１（＝第４のトランジスタ）と、定電流源３１１，３１２とを備えている。トランジスタＭ３１，Ｍ４１は、Ｎチャンネルの電界効果トランジスタから構成されている。
【0023】
トランジスタＭ３１は、ゲート・ドレインが接続されている。トランジスタＭ３１は、ソースが負荷抵抗器Ｒ１と差動トランジスタＭ１のドレインとの接続点に接続され、ドレインが定電流源３１１に接続されている。トランジスタＭ４１は、ゲートがトランジスタＭ３１のゲート、ドレインに接続されている。トランジスタＭ４１は、ソースが負荷抵抗器Ｒ２と差動トランジスタＭ２のドレインとの接続点に接続され、ドレインが定電流源３１２に接続されている。
【0024】
定電流源３１１は、トランジスタＭ３１のドレインと正電源端子Ｔ２１との間に接続されている。定電流源３１２は、トランジスタＭ４１のドレインと正電源端子Ｔ２１との間に接続されている。
【0025】
フォールデッドカスコード部３１においては、トランジスタＭ３１とトランジスタＭ４１をカレントミラー接続して、第１の出力段を構成するトランジスタＭ４１と定電流源３１２との接続ノードＡにより出力を取り出すように構成されている。
【0026】
フォールデッドカスコード部３２は、差動トランジスタＭ２にフォールデッドカスコード接続されるトランジスタＭ３２（＝第５のトランジスタ），差動トランジスタＭ１にフォールデッドカスコード接続されるトランジスタＭ４２（＝第６のトランジスタ）と、定電流源３２１，３２２とを備えている。トランジスタＭ３２，Ｍ４２は、Ｎチャンネルの電界効果トランジスタから構成されている。
【0027】
トランジスタＭ３２は、ゲート・ドレインが接続されている。トランジスタＭ３２は、ソースが負荷抵抗器Ｒ２と差動トランジスタＭ２のドレインとの接続点に接続され、ドレインが定電流源３２１に接続されている。トランジスタＭ４２は、ゲートがトランジスタＭ３２のゲート、ドレインに接続されている。トランジスタＭ４２は、ソースが負荷抵抗器Ｒ１と差動トランジスタＭ１のドレインとの接続点に接続され、ドレインが定電流源３２２に接続されている。
【0028】
定電流源３２１は、トランジスタＭ３２のドレインと正電源端子Ｔ２１との間に接続されている。定電流源３２２は、トランジスタＭ４２のドレインと正電源端子Ｔ２１との間に接続されている。
【0029】
フォールデッドカスコード部３２においては、トランジスタＭ３２とトランジスタＭ４２をカレントミラー接続して、第２の出力段を構成するトランジスタＭ４２と定電流源３２２との接続ノードＢにより出力を取り出すように構成されている。
【0030】
分流回路４は、負荷抵抗器Ｒ１に流れる電流よりも負荷抵抗器Ｒ２に流れる電流が多い場合、トランジスタＭ４１に流れる電流を分流して負荷抵抗器Ｒ１に流す回路である。また、分流回路４は、負荷抵抗器Ｒ２に流れる電流よりも負荷抵抗器Ｒ１に流れる電流が多い場合、トランジスタＭ４２に流れる電流を分流して負荷抵抗器Ｒ２に流す回路である。
【0031】
分流回路４は、トランジスタＭ１０１（＝第７のトランジスタ），トランジスタＭ１０２（＝第８のトランジスタ）を有している。トランジスタＭ１０１，Ｍ１０２は、Ｐチャンネルの電界効果トランジスタから構成されている。トランジスタＭ１０１は、ソースが接続ノードＡに接続され、ドレインが接続ノードＢに接続され、ゲートが定電流源３１１とトランジスタＭ３１のドレインとの接続点に接続されている。
【0032】
トランジスタＭ１０２は、ソースが接続ノードＢに接続され、ドレインが接続ノードＡに接続され、ゲートが定電流源３２１とトランジスタＭ３２のドレインとの接続点に接続されている。
【0033】
出力回路５は、トランジスタＭ６～Ｍ８と、定電流源５１とを備えている。トランジスタＭ６，Ｍ７は、Ｎチャンネルの電界効果トランジスタから構成されている。トランジスタＭ６（＝第１１のトランジスタ）は、ゲートが接続ノードＡに接続され、ソースが負電源端子Ｔ２２に接続され、ドレインがトランジスタＭ８のドレイン及び出力端子Ｔ３に接続されている。トランジスタＭ７（第１２のトランジスタ）は、ゲートが接続ノードＢに接続され、ソースが負電源端子Ｔ２２に接続され、ドレインが定電流源５１に接続されている。
【0034】
トランジスタＭ８（＝第１３のトランジスタ）は、Ｐチャンネルの電界効果トランジスタから構成されている。トランジスタＭ８は、トランジスタＭ６に直列接続されている。詳しく説明すると、トランジスタＭ８は、ゲートがトランジスタＭ７のドレインと定電流源５１との接続点に接続され、ソースが正電源端子Ｔ２１に接続され、ドレインがトランジスタＭ６のドレイン及び出力端子Ｔ３に接続されている。定電流源５１は、正電源端子Ｔ２１とトランジスタＭ７のドレインとの間に接続されている。
【0035】
次に、上述した構成のコンパレータ１の動作について説明する。最初に、反転入力電位ＩＮＭが非反転入力電位ＩＮＰよりも高く、出力端子Ｔ３の出力信号ＶＯＵＴがＬｏｗ状態、すなわち、出力信号ＶＯＵＴがほぼ負電源電圧ＶＳＳとなっている場合の動作について説明する。
【0036】
反転入力電位ＩＮＭが非反転入力電位ＩＮＰよりも高い場合、差動トランジスタＭ１よりも差動トランジスタＭ２の方に定電流源２１からの電流Ｉ１がより多く流れる。このため、負荷抵抗器Ｒ１での電圧降下が減少し、負荷抵抗器Ｒ２での電圧降下が増加する。
【0037】
そして、トランジスタＭ４１のゲート・ソース電位差が、トランジスタＭ３１のゲート・ソース電位差よりも小さくなり、トランジスタＭ４１がオフ状態となる。トランジスタＭ４１がオフ状態となると、接続ノードＡの電位は上昇する。接続ノードＡの電位が上昇して、トランジスタＭ６のゲート・ソース電位差が閾値電圧に達すると、トランジスタＭ６がオンする。
【0038】
また、トランジスタＭ４２のゲート・ソース電位差が、トランジスタＭ３２のゲート・ソース電位差よりも大きくなり、トランジスタＭ４２がオン状態となると、接続ノードＢの電位は低下する。接続ノードＢの電位が低下して、トランジスタＭ７のゲート・ソース電位差が閾値電圧を下回ると、トランジスタＭ７がオフする。
【0039】
トランジスタＭ７がオフすると、トランジスタＭ７のドレイン電位が上昇する。トランジスタＭ７のドレイン電位が上昇すると、それに伴いトランジスタＭ８のゲート電位が上昇し、トランジスタＭ８がオフする。この結果、出力端子Ｔ３の出力信号ＶＯＵＴはＬｏｗ状態となる。
【0040】
また、上述したようにトランジスタＭ４１がオフ状態となると、トランジスタＭ４１のドレイン電位が上昇して、トランジスタＭ１０１がオン状態となる。これにより、定電流源３１２からの電流の一部がオン状態のトランジスタＭ１０１のソースからドレインに流れ、トランジスタＭ４２に流れ込み、負荷抵抗器Ｒ１に流れる電流を増加させる。また、定電流源３１２からの電流の一部がトランジスタＭ１０２の逆方向での動作によりドレインからソースに流れ、トランジスタＭ４２に流れ込み、負荷抵抗器Ｒ１に流れる電流を増加させる。これにより、接続ノードＢの電位が、トランジスタＭ１０１及びＭ１０２が接続されていない場合に比べて高くなり、負電源電圧ＶＳＳ近くまで低下するのを抑制することができる。
【0041】
また、出力信号ＶＯＵＴがＬｏｗ状態のとき、トランジスタＭ１０１は、接続ノードＡの電位をトランジスタＭ３１のドレイン電位にトランジスタＭ１０１のゲート・ソース電位差を加えた電圧でクランプさせる。これにより、接続ノードＡの電位は正電源電圧ＶＤＤ付近まで上昇しない。
【0042】
次に、非反転入力電位ＩＮＰが反転入力電位ＩＮＭよりも高く、出力端子Ｔ３の出力信号ＶＯＵＴがＨｉｇｈ状態、すなわち、出力信号ＶＯＵＴがほぼ正電源電圧ＶＤＤとなっている場合の動作について説明する。
【0043】
非反転入力電位ＩＮＰが反転入力電位ＩＮＭよりも高い場合、差動トランジスタＭ２よりも差動トランジスタＭ１の方に定電流源２１からの電流Ｉ１がより多く流れる。このため、負荷抵抗器Ｒ２での電圧降下が減少し、負荷抵抗器Ｒ１での電圧降下が増加する。
【0044】
そして、トランジスタＭ４１のゲート・ソース電位差が、トランジスタＭ３１のゲート・ソース電位差よりも大きくなり、トランジスタＭ４１がオン状態となる。トランジスタＭ４１がオン状態となると、接続ノードＡの電位は低下する。接続ノードＡの電位が低下して、トランジスタＭ６のゲート・ソース電位差が閾値電圧を下回ると、トランジスタＭ６がオフする。上述したように出力信号ＶＯＵＴがＬｏｗ状態のとき、接続ノードＡの電位は、トランジスタＭ１０１のクランプにより、上昇が抑制されている。このため、このとき、トランジスタＭ６がオンからオフするまでの時間を短くすることができる。
【0045】
また、トランジスタＭ４２のゲート・ソース電位差が、トランジスタＭ３２のゲート・ソース電位差よりも小さくなり、トランジスタＭ４２がオフ状態となると、接続ノードＢの電位は上昇する。接続ノードＢが上昇して、トランジスタＭ７のゲート・ソース電位差が閾値電圧に達すると、トランジスタＭ７がオンする。上述したように出力信号ＶＯＵＴがＬｏｗ状態のとき、接続ノードＢの電位は、定電流源３１２からの電流の一部が負荷抵抗器Ｒ１に流れ込むことにより、低下が抑制されている。このため、トランジスタＭ７がオフからオンするまでの時間を短くすることができる。
【0046】
トランジスタＭ７がオンすると、トランジスタＭ７のドレイン電位が低下する。トランジスタＭ７のドレイン電位が低下すると、それに伴いトランジスタＭ８のゲート電位が低下し、トランジスタＭ８がオンする。この結果、出力端子Ｔ３の出力信号ＶＯＵＴはＨｉｇｈ状態となる。上述したようにトランジスタＭ６がオンからオフ、トランジスタＭ７がオフからオンするまでの時間を短くすることができるため、出力信号ＶＯＵＴがＬｏｗ状態からＨｉｇｈ状態に反転するまでの応答速度を早くすることができる。
【0047】
また、上述したようにトランジスタＭ４２がオフ状態となると、トランジスタＭ４２のドレイン電位が上昇して、トランジスタＭ１０２がオン状態となる。これにより、定電流源３２２からの電流の一部がオン状態のトランジスタＭ１０２のソースからドレインに流れ、トランジスタＭ４１に流れ込み、負荷抵抗器Ｒ２に流れる電流を増加させる。また、定電流源３２２からの電流の一部がトランジスタＭ１０１の逆方向での動作によりドレインからソースに流れ、トランジスタＭ４１に流れ込み、負荷抵抗器Ｒ２に流れる電流を増加させる。これにより、接続ノードＡの電位が、トランジスタＭ１０１及びＭ１０２が接続されていない場合に比べて高くなり、負電源電圧ＶＳＳ近くまで低下するのを抑制することができる。
【0048】
また、出力信号ＶＯＵＴがＨｉｇｈ状態のとき、トランジスタＭ１０２は、接続ノードＢの電位を、トランジスタＭ３２のドレイン電位にトランジスタＭ１０２のゲート・ソース電位差を加えた電圧でクランプさせる。これにより、接続ノードＢの電位は正電源電圧ＶＤＤ付近まで上昇しない。
【0049】
上述したように出力信号ＶＯＵＴがＨｉｇｈ状態の間、接続ノードＢの電位の上昇、接続ノードＡの電位の低下を抑制することができる。このため、出力信号がＬｏｗ状態に反転する際、トランジスタＭ６がオフからオン、トランジスタＭ７がオンからオフとなる時間を短くすることができ、出力信号ＶＯＵＴがＨｉｇｈ状態からＬｏｗ状態に反転する応答速度を早くすることができる。
【0050】
なお、トランジスタＭ６，Ｍ７として、閾値電圧がトランジスタＭ３１、Ｍ３２、Ｍ４１、Ｍ４２の閾値電圧よりも低いトランジスタを用いることで、トランジスタＭ６，Ｍ７がオフ状態からオン状態に変化する時間をより一層短縮することができる。これにより、出力回路５の応答特性をさらに改善することができる。
【0051】
しかして、第１実施形態におけるコンパレータ１は、回路電流を増加させることなく、応答特性を改善するという効果が得られるものとなっている。
【0052】
（第２実施形態）
次に、第２実施形態のコンパレータ１Ｂについて図２を参照して説明する。なお、図２において、図１に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略する。
次に、第２実施形態のコンパレータ１Ｂについて図２を参照して説明する。なお、図２において、図１に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略する。
【0053】
コンパレータ１Ｂは、差動入力部２と、フォールデッドカスコード部３１，フォールデッドカスコード部３２と、分流回路４と、出力回路５Ｂとを備えている。差動入力部２、フォールデッドカスコード部３１，フォールデッドカスコード部３２、分流回路４は、上述した第１実施形態で既に説明したので、ここでは詳細な説明を省略する。
【0054】
出力回路５Ｂは、トランジスタＭ６～Ｍ９を有している。第２実施形態の出力回路５Ｂは、第１実施形態の定電流源５１をトランジスタＭ９（＝第１４のトランジスタ）に置き換えている。トランジスタＭ９は、Ｐチャンネルの電界効果トランジスタから構成されている。トランジスタＭ９は、ゲートが出力端子Ｔ３に接続され、ソースが正電源端子Ｔ２１に接続され、ドレインがトランジスタＭ７のドレインに接続される。
【0055】
第２実施形態のコンパレータ１Ｂは、後述する点を除けば、基本的には第１の実施形態と同様である。
【0056】
すなわち、第１実施形態においては、トランジスタＭ７がオン状態のときに、トランジスタＭ７のドレイン電流が定常電流として流れ続ける。これに対して、第２の実施形態においては、トランジスタＭ７がオン状態のときにトランジスタＭ８がオン状態となり、トランジスタＭ９のゲート電位が上昇する。トランジスタＭ９のゲート電位が上昇すると、トランジスタＭ９がオフ状態になるため、トランジスタＭ７がオン状態のときにドレイン電流が定常電流として流れない。
【0057】
したがって、この第２実施形態におけるコンパレータ１Ｂは、消費電流が低減されると共に、応答特性を改善するという効果が得られるものとなっている。
【0058】
（第３実施形態）
次に、第３実施形態のコンパレータ１Ｃについて図３を参照して説明する。なお、図３において、図１及び図２に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略する。
次に、第３実施形態のコンパレータ１Ｃについて図３を参照して説明する。なお、図３において、図１及び図２に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略する。
【0059】
コンパレータ１Ｃは、差動入力部２と、フォールデッドカスコード部３１，フォールデッドカスコード部３２と、分流回路４Ｃと、出力回路５Ｂとを備えている。差動入力部２、フォールデッドカスコード部３１，３２は、上述した第１実施形態で既に説明したので、ここでは詳細な説明を省略する。出力回路５Ｂは、上述した第２実施形態で既に説明したので、ここでは詳細な説明を省略する。
【0060】
第１実施形態の分流回路４と第３実施形態の分流回路４Ｃとで異なる点は、トランジスタＭ１０１Ｃ（＝第９のトランジスタ）、トランジスタＭ１０２Ｃ（＝第１０のトランジスタ）のドレインの接続である。第３実施形態のトランジスタＭ１０１Ｃのドレインは、トランジスタＭ４２のソースと負荷抵抗器Ｒ１との接続点に接続されている。第３実施形態のトランジスタＭ１０２Ｃのドレインは、トランジスタＭ４１のソースと負荷抵抗器Ｒ２との接続点に接続されている。
【0061】
第３実施形態のコンパレータ１Ｃは、後述する点を除けば、基本的には第２の実施形態と同様である。
【0062】
第３実施形態においては、出力端子Ｔ３の出力信号ＶＯＵＴがＬｏｗ状態のときに、定電流源３１２からの電流の一部がトランジスタＭ１０１Ｃを介して、トランジスタＭ４２のソースに接続される負荷抵抗器Ｒ１に流れ込む電流を増加させる。このため、トランジスタＭ７のゲート電位は、トランジスタＭ１０１Ｃが接続されていない場合に比べ高くなり、トランジスタＭ７がオフ状態からオン状態に変化するまでの時間が短縮される。このため、出力端子Ｔ３の出力信号ＶＯＵＴがＬｏｗ状態からＨｉｇｈ状態に変化する伝搬遅延時間が短縮される。
【0063】
また、出力端子Ｔ３の出力信号ＶＯＵＴがＨｉｇｈ状態のときに、定電流源３２２からの電流の一部がトランジスタＭ１０２Ｃを介して、トランジスタＭ４１のソースに接続される負荷抵抗器Ｒ２に流れ込む電流を増加させる。このため、トランジスタＭ６のゲート電位は、トランジスタＭ１０２Ｃが接続されていない場合に比べ高くなり、トランジスタＭ６がオフ状態からオン状態に変化するまでの時間が短縮される。このため、出力端子Ｔ３の出力信号ＶＯＵＴがＨｉｇｈ状態からＬｏｗ状態に変化する伝搬遅延時間が短縮される。
【0064】
従って、第３実施形態のコンパレータ１Ｃは、消費電流が低減されると共に、応答特性を改善するという効果が得られるものとなっている。
【0065】
（第４実施形態）
次に、第４実施形態のコンパレータ１Ｄについて図４を参照して説明する。なお、図４において、図１及び図２に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略する。
次に、第４実施形態のコンパレータ１Ｄについて図４を参照して説明する。なお、図４において、図１及び図２に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略する。
【0066】
コンパレータ１Ｄは、差動入力部２と、フォールデッドカスコード部３１，３２と、分流回路４Ｄと、出力回路５Ｂとを備えている。差動入力部２、フォールデッドカスコード部３１，３２は、上述した第１実施形態で既に説明したので、ここでは詳細な説明を省略する。出力回路５Ｂは、上述した第２実施形態で既に説明したので、ここでは詳細な説明を省略する。
【0067】
第１実施形態の分流回路４と第４実施形態の分流回路４Ｄとで異なる点は、分流回路４Ｄが、トランジスタＭ１０１のみから構成され、トランジスタＭ１０２が設けられていない点である。
【0068】
第４実施形態のコンパレータ１Ｄは、後述する点を除けば、基本的には第２の実施形態と同様である。
【0069】
第４実施形態においては、出力端子Ｔ３の出力信号ＶＯＵＴがＬｏｗ状態のときに、定電流源３１２からの電流の一部がトランジスタＭ１０１のソースからドレインに流れた後、トランジスタＭ４２のドレインに流れ込み、負荷抵抗器Ｒ１に流れる電流を増加させる。また、出力端子Ｔ３の出力信号ＶＯＵＴがＨｉｇｈ状態のときに、定電流源３２２からの電流の一部がトランジスタＭ１０１のドレインからソースに流れた後、トランジスタＭ４１のドレインに流れ込み、負荷抵抗器Ｒ２に流れる電流を増加させる。
【0070】
また、トランジスタＭ１０１は、接合ノードＡの電位をトランジスタＭ３１のドレイン電位にトランジスタＭ１０１のゲート・ソース電位差を加えた電圧でクランプさせ、接合ノードＢの電位をトランジスタＭ３１のドレイン電位にトランジスタＭ１０１のゲート・ドレイン電位差を加えた電圧でクランプさせることで、正電源電圧ＶＤＤ付近まで上昇させない。
【0071】
（第５実施形態）
次に、第５実施形態のコンパレータ１Ｅについて図５を参照して説明する。なお、図５において、図１に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略する。
次に、第５実施形態のコンパレータ１Ｅについて図５を参照して説明する。なお、図５において、図１に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略する。
【0072】
同図に示すように、コンパレータ１Ｅは、第１実施形態と同様に、差動入力部２Ｅと、フォールデッドカスコード部３１Ｅ，フォールデッドカスコード部３２Ｅと、分流回路４Ｅと、出力回路５Ｅとを備えている。
【0073】
第１実施形態と第５実施形態とで異なる点は、トランジスタＭ１、Ｍ２、Ｍ３１、Ｍ４１、Ｍ３２、Ｍ４２、Ｍ６～Ｍ８、Ｍ１０１、Ｍ１０２に相当するトランジスタＭ１Ｅ、Ｍ２Ｅ、Ｍ３１Ｅ、Ｍ４１Ｅ、Ｍ３２Ｅ、Ｍ４２Ｅ、Ｍ６Ｅ～Ｍ８Ｅ、Ｍ１０１Ｅ、Ｍ１０２Ｅの導電型を逆にした点である。また、第１実施形態と第５実施形態とで異なる点は、正電源端子Ｔ２１と負電源端子Ｔ２２との関係を逆にした点である。
【0074】
第２～第４実施形態についても同様に、トランジスタの導電型を逆にし、正電源端子Ｔ２１と負電源端子Ｔ２２との関係を逆にしてもよい。
【0075】
なお、本発明は、上述した実施形態に限定されるものではなく、適宜、変形、改良、等が可能である。その他、上述した実施形態における各構成要素の材質、形状、寸法、数、配置箇所、等は本発明を達成できるものであれば任意であり、限定されない。
【0076】
上述した第１～第５実施形態では、トランジスタが電界効果トランジスタから構成されていたが、これに限ったものではない。トランジスタの少なくとも１つ以上をバイポーラトランジスタに置き換えてもよい。この場合、トランジスタのゲートをベース、ソースをエミッタ、ドレインをコレクタに読み替えて説明することができる。
【符号の説明】
【0077】
１、１Ｂ、１Ｃ、１Ｄ、１Ｅ コンパレータ
２、２Ｅ 差動入力部
４、４Ｃ、４Ｄ、４Ｅ 分流回路
５、５Ｂ、５Ｅ 出力回路
３１、３１Ｅ フォールデッドカスコード部（第１のフォールデッドカスコード部）
３２、３２Ｅ フォールデッドカスコード部（第２のフォールデッドカスコード部）
ＩＮＭ 反転入力電位（第１の入力電位）
ＩＮＰ 非反転入力電位（第２の入力電位）
Ｍ１、Ｍ１Ｅ 差動トランジスタ（第１の差動トランジスタ）
Ｍ２、Ｍ２Ｅ 差動トランジスタ（第２の差動トランジスタ）
Ｍ３１、Ｍ３１Ｅ トランジスタ（第３のトランジスタ）
Ｍ４１、Ｍ４１Ｅ トランジスタ（第４のトランジスタ）
Ｍ３２、Ｍ３２Ｅ トランジスタ（第５のトランジスタ）
Ｍ４２、Ｍ４２Ｅ トランジスタ（第６のトランジスタ）
Ｍ１０１、Ｍ１０１Ｅ トランジスタ（第７のトランジスタ）
Ｍ１０２、Ｍ１０２Ｅ トランジスタ（第８のトランジスタ）
Ｍ１０１Ｃ トランジスタ（第９のトランジスタ）
Ｍ１０２Ｃ トランジスタ（第１０のトランジスタ）
Ｍ６、Ｍ６Ｅ トランジスタ（第１１のトランジスタ）
Ｍ７、Ｍ７Ｅ トランジスタ（第１２のトランジスタ）
Ｍ８、Ｍ８Ｅ トランジスタ（第１３のトランジスタ）
Ｍ９ トランジスタ（第１４のトランジスタ）
Ｒ１、Ｒ１Ｅ 負荷抵抗器（第１の負荷抵抗器）
Ｒ２、Ｒ２Ｅ 負荷抵抗器（第２の負荷抵抗器）
２、２Ｅ 差動入力部
４、４Ｃ、４Ｄ、４Ｅ 分流回路
５、５Ｂ、５Ｅ 出力回路
３１、３１Ｅ フォールデッドカスコード部（第１のフォールデッドカスコード部）
３２、３２Ｅ フォールデッドカスコード部（第２のフォールデッドカスコード部）
ＩＮＭ 反転入力電位（第１の入力電位）
ＩＮＰ 非反転入力電位（第２の入力電位）
Ｍ１、Ｍ１Ｅ 差動トランジスタ（第１の差動トランジスタ）
Ｍ２、Ｍ２Ｅ 差動トランジスタ（第２の差動トランジスタ）
Ｍ３１、Ｍ３１Ｅ トランジスタ（第３のトランジスタ）
Ｍ４１、Ｍ４１Ｅ トランジスタ（第４のトランジスタ）
Ｍ３２、Ｍ３２Ｅ トランジスタ（第５のトランジスタ）
Ｍ４２、Ｍ４２Ｅ トランジスタ（第６のトランジスタ）
Ｍ１０１、Ｍ１０１Ｅ トランジスタ（第７のトランジスタ）
Ｍ１０２、Ｍ１０２Ｅ トランジスタ（第８のトランジスタ）
Ｍ１０１Ｃ トランジスタ（第９のトランジスタ）
Ｍ１０２Ｃ トランジスタ（第１０のトランジスタ）
Ｍ６、Ｍ６Ｅ トランジスタ（第１１のトランジスタ）
Ｍ７、Ｍ７Ｅ トランジスタ（第１２のトランジスタ）
Ｍ８、Ｍ８Ｅ トランジスタ（第１３のトランジスタ）
Ｍ９ トランジスタ（第１４のトランジスタ）
Ｒ１、Ｒ１Ｅ 負荷抵抗器（第１の負荷抵抗器）
Ｒ２、Ｒ２Ｅ 負荷抵抗器（第２の負荷抵抗器）
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】