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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023083888
(43)【公開日】2023-06-16
(54)【発明の名称】コンパレータ
(51)【国際特許分類】
H03K 5/08 20060101AFI20230609BHJP
【ＦＩ】
H03K5/08 E
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2021197855
(22)【出願日】2021-12-06
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】110002000
【氏名又は名称】弁理士法人栄光事務所
(72)【発明者】
【氏名】吉田 晴彦
【テーマコード（参考）】
5J039
【Ｆターム（参考）】
5J039DA09
5J039KK00
5J039KK16
5J039KK18
5J039MM03
(57)【要約】
【課題】回路電流を増加させることなく、応答特性を改善したコンパレータを提供する。
【解決手段】トランジスタＭ３は、差動トランジスタＭ１にフォールデッドカスコード接続されている。トランジスタＭ４は、差動トランジスタＭ２にフォールデッドカスコード接続されている。トランジスタＭ７は、トランジスタＭ４がオン状態の場合に、トランジスタＭ４のドレイン電位の低下を制限する。
【選択図】図１
【解決手段】トランジスタＭ３は、差動トランジスタＭ１にフォールデッドカスコード接続されている。トランジスタＭ４は、差動トランジスタＭ２にフォールデッドカスコード接続されている。トランジスタＭ７は、トランジスタＭ４がオン状態の場合に、トランジスタＭ４のドレイン電位の低下を制限する。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１の入力電位及び第２の入力電位に応じた電流比の電流が各々流れる第１の差動トランジスタ及び第２の差動トランジスタを有する差動入力部と、
前記第１の差動トランジスタにフォールデッドカスコード接続された第３のトランジスタと、前記第２の差動トランジスタにフォールデッドカスコード接続された第４のトランジスタとを有するフォールデッドカスコード部と、
前記第４のトランジスタのドレイン又はコレクタに接続されて出力信号を出力する出力回路とを備えたコンパレータであって、
前記フォールデッドカスコード部は、前記第４のトランジスタがオン状態の場合に、前記第４のトランジスタのドレイン電位又はコレクタ電位の上昇又は低下を制限する電圧クランプ素子を有する
コンパレータ。
前記第１の差動トランジスタにフォールデッドカスコード接続された第３のトランジスタと、前記第２の差動トランジスタにフォールデッドカスコード接続された第４のトランジスタとを有するフォールデッドカスコード部と、
前記第４のトランジスタのドレイン又はコレクタに接続されて出力信号を出力する出力回路とを備えたコンパレータであって、
前記フォールデッドカスコード部は、前記第４のトランジスタがオン状態の場合に、前記第４のトランジスタのドレイン電位又はコレクタ電位の上昇又は低下を制限する電圧クランプ素子を有する
コンパレータ。
【請求項2】
請求項１に記載のコンパレータであって、
前記電圧クランプ素子は、前記第４のトランジスタのドレイン電位又はコレクタ電位を、前記第３のトランジスタのドレイン電位又はコレクタ電位に応じた電圧にクランプする、
コンパレータ。
前記電圧クランプ素子は、前記第４のトランジスタのドレイン電位又はコレクタ電位を、前記第３のトランジスタのドレイン電位又はコレクタ電位に応じた電圧にクランプする、
コンパレータ。
【請求項3】
請求項２に記載のコンパレータであって、
前記電圧クランプ素子は、前記第３のトランジスタのドレイン又はコレクタと、前記第４のトランジスタのドレイン又はコレクタとの間にダイオード接続された第５のトランジスタから構成されている、
コンパレータ。
前記電圧クランプ素子は、前記第３のトランジスタのドレイン又はコレクタと、前記第４のトランジスタのドレイン又はコレクタとの間にダイオード接続された第５のトランジスタから構成されている、
コンパレータ。
【請求項4】
請求項３に記載のコンパレータであって、
前記フォールデッドカスコード部は、前記第５のトランジスタのゲート・ドレイン間又はベース・コレクタ間に接続された抵抗器を有する、
コンパレータ。
前記フォールデッドカスコード部は、前記第５のトランジスタのゲート・ドレイン間又はベース・コレクタ間に接続された抵抗器を有する、
コンパレータ。
【請求項5】
請求項１～４の何れか１項に記載のコンパレータであって、
前記出力回路は、前記第４のトランジスタのドレイン又はコレクタにゲート又はベースが接続された第６のトランジスタを有し、
前記第６のトランジスタの閾値電圧が、前記第３のトランジスタ及び前記第４のトランジスタの閾値電圧よりも低い、
コンパレータ。
前記出力回路は、前記第４のトランジスタのドレイン又はコレクタにゲート又はベースが接続された第６のトランジスタを有し、
前記第６のトランジスタの閾値電圧が、前記第３のトランジスタ及び前記第４のトランジスタの閾値電圧よりも低い、
コンパレータ。
【請求項6】
請求項１～５の何れか１項に記載のコンパレータであって、
前記トランジスタの少なくとも１つが、電界効果トランジスタから構成されている、
コンパレータ。
前記トランジスタの少なくとも１つが、電界効果トランジスタから構成されている、
コンパレータ。
【請求項7】
請求項１～６の何れか１項に記載のコンパレータであって、
前記トランジスタの少なくとも１つが、バイポーラトランジスタから構成されている、
コンパレータ。
前記トランジスタの少なくとも１つが、バイポーラトランジスタから構成されている、
コンパレータ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、コンパレータに関する。
【背景技術】
【0002】
地球温暖化の原因は、ＣＯ２のような温暖効果ガスの濃度上昇により、大気の温室効果が強まったことによると考えられており、通信情報化社会の急速な進展に伴い、電子機器の低消費電力化も大きな課題になってきている。電子機器には多くの半導体集積回路が使用されており、半導体集積回路に幅広く使われるコンパレータは、応答速度と消費電流が主要な性能として挙げられる。コンパレータの応答速度と消費電流は反比例の関係にあることから、消費電流を増加させずに入力信号に対する応答特性を改善し、地球温暖化の抑制に貢献しようとするものである。
【0003】
半導体集積回路に用いられるコンパレータとして、図４に示すような回路が知られている（例えば特許文献１など参照）。図４に示されているコンパレータ１００は、差動入力部１０２と、フォールデッドカスコード部１０３と、出力回路１０４を主たる構成要素として構成される。
【0004】
差動入力部１０２は、ソースが共通接続された差動トランジスタＭ１，Ｍ２と、そのドレインに各々接続された負荷抵抗器Ｒ１，Ｒ２と、トランジスタＭ１，Ｍ２の共通ソースと正電源電圧ＶＤＤとの間に接続された定電流源２１とにより構成されている。
【0005】
フォールデッドカスコード部１０３は、負荷抵抗器Ｒ１，Ｒ２と各々ソースが接続されたトランジスタＭ３，Ｍ４と、そのドレインと正電源電圧ＶＤＤとの間に各々接続された定電流源３１，３２と、ゲート及びドレインがトランジスタＭ４のドレインに接続され、ソースがトランジスタＭ４のゲートに接続されたトランジスタＭ５とを有している。フォールデッドカスコード部１０３においては、トランジスタＭ３とトランジスタＭ４とをカレントミラー接続して、トランジスタＭ４のドレインと定電流源３２との接続ノードより、出力を取り出すように構成されている。
【0006】
また、トランジスタＭ５は、トランジスタＭ１に流れる電流よりもトランジスタＭ２に流れる電流が多い場合にオンして、トランジスタＭ６のゲート電位の上昇を抑制し、伝搬遅延時間が短縮されると共に、伝搬遅延時間の電源電圧依存性を改善させている（例えば、非特許文献１など参照）。
【0007】
出力回路１０４は、ゲートがフォールデッドカスコード部１０３の出力に接続され、ソースが負電源電圧ＶＳＳに接続されたトランジスタＭ６と、そのドレインと正電源電圧ＶＤＤとの間に接続された定電流源４１とからなり、トランジスタＭ６と定電流源４１との接続ノードより、出力信号ＶＯＵＴを取り出すように構成されている。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特許第４６７７２８４号公報
【非特許文献】
【0009】
【非特許文献1】吉田晴彦著 ＣＭＯＳアナログＩＣ回路の実務設計 ＣＱ出版社 ２０１０年 （ｐ１４４、図４．１０）
【発明の概要】
【発明が解決しようとする課題】
【0010】
上述の構成を有する従来のコンパレータは、応答特性を改善するためには、回路電流を増加させないといけないという課題があった。
【0011】
本発明は、上述した事情に鑑みてなされたものであり、その目的は、回路電流を増加させることなく、応答特性を改善したコンパレータを提供することにある。
【課題を解決するための手段】
【0012】
前述した目的を達成するために、本発明に係るコンパレータは、下記［１］～［６］を特徴としている。
［１］
第１の入力電位及び第２の入力電位に応じた電流比の電流が各々流れる第１の差動トランジスタ及び第２の差動トランジスタを有する差動入力部と、
前記第１の差動トランジスタにフォールデッドカスコード接続された第３のトランジスタと、前記第２の差動トランジスタにフォールデッドカスコード接続された第４のトランジスタとを有するフォールデッドカスコード部と、
前記第４のトランジスタのドレイン又はコレクタに接続されて出力信号を出力する出力回路とを備えたコンパレータであって、
前記フォールデッドカスコード部は、前記第４のトランジスタがオン状態の場合に、前記第４のトランジスタのドレイン電位又はコレクタ電位の上昇又は低下を制限する電圧クランプ素子を有する
コンパレータであること。
［２］
［１］に記載のコンパレータであって、
前記電圧クランプ素子は、前記第４のトランジスタのドレイン電位又はコレクタ電位を、前記第３のトランジスタのドレイン電位又はコレクタ電位に応じた電圧にクランプする、
コンパレータであること。
［３］
［２］に記載のコンパレータであって、
前記電圧クランプ素子は、前記第３のトランジスタのドレイン又はコレクタと、前記第４のトランジスタのドレイン又はコレクタとの間にダイオード接続された第５のトランジスタから構成されている、
コンパレータであること。
［４］
［３］に記載のコンパレータであって、
前記フォールデッドカスコード部は、前記第５のトランジスタのゲート・ドレイン間又はベース・コレクタ間に接続された抵抗器を有する、
コンパレータであること。
［５］
［１］～［４］の何れか１項に記載のコンパレータであって、
前記出力回路は、前記第４のトランジスタのドレイン又はコレクタにゲート又はベースが接続された第６のトランジスタを有し、
前記第６のトランジスタの閾値電圧が、前記第３のトランジスタ及び前記第４のトランジスタの閾値電圧よりも低い、
コンパレータであること。
［６］
［１］～［５］の何れか１項に記載のコンパレータであって、
前記トランジスタの少なくとも１つが、電界効果トランジスタから構成されている、
コンパレータであること。
［７］
［１］～［６］の何れか１項に記載のコンパレータであって、
前記トランジスタの少なくとも１つが、バイポーラトランジスタから構成されている、
コンパレータであること。
［１］
第１の入力電位及び第２の入力電位に応じた電流比の電流が各々流れる第１の差動トランジスタ及び第２の差動トランジスタを有する差動入力部と、
前記第１の差動トランジスタにフォールデッドカスコード接続された第３のトランジスタと、前記第２の差動トランジスタにフォールデッドカスコード接続された第４のトランジスタとを有するフォールデッドカスコード部と、
前記第４のトランジスタのドレイン又はコレクタに接続されて出力信号を出力する出力回路とを備えたコンパレータであって、
前記フォールデッドカスコード部は、前記第４のトランジスタがオン状態の場合に、前記第４のトランジスタのドレイン電位又はコレクタ電位の上昇又は低下を制限する電圧クランプ素子を有する
コンパレータであること。
［２］
［１］に記載のコンパレータであって、
前記電圧クランプ素子は、前記第４のトランジスタのドレイン電位又はコレクタ電位を、前記第３のトランジスタのドレイン電位又はコレクタ電位に応じた電圧にクランプする、
コンパレータであること。
［３］
［２］に記載のコンパレータであって、
前記電圧クランプ素子は、前記第３のトランジスタのドレイン又はコレクタと、前記第４のトランジスタのドレイン又はコレクタとの間にダイオード接続された第５のトランジスタから構成されている、
コンパレータであること。
［４］
［３］に記載のコンパレータであって、
前記フォールデッドカスコード部は、前記第５のトランジスタのゲート・ドレイン間又はベース・コレクタ間に接続された抵抗器を有する、
コンパレータであること。
［５］
［１］～［４］の何れか１項に記載のコンパレータであって、
前記出力回路は、前記第４のトランジスタのドレイン又はコレクタにゲート又はベースが接続された第６のトランジスタを有し、
前記第６のトランジスタの閾値電圧が、前記第３のトランジスタ及び前記第４のトランジスタの閾値電圧よりも低い、
コンパレータであること。
［６］
［１］～［５］の何れか１項に記載のコンパレータであって、
前記トランジスタの少なくとも１つが、電界効果トランジスタから構成されている、
コンパレータであること。
［７］
［１］～［６］の何れか１項に記載のコンパレータであって、
前記トランジスタの少なくとも１つが、バイポーラトランジスタから構成されている、
コンパレータであること。
【発明の効果】
【0013】
本発明によれば、回路電流を増加させることなく、応答特性を改善したコンパレータを提供することができる。
【0014】
以上、本発明について簡潔に説明した。更に、以下に説明される発明を実施するための形態（以下、「実施形態」という。）を添付の図面を参照して通読することにより、本発明の詳細は更に明確化されるであろう。
【図面の簡単な説明】
【0015】
【発明を実施するための形態】
【0016】
本発明に関する具体的な実施形態について、各図を参照しながら以下に説明する。
【0017】
（第１実施形態）
まず、第１実施形態のコンパレータ１について図１を参照して説明する。同図に示すように、コンパレータ１は、反転入力端子Ｔ１１に入力された反転入力電位ＩＮＭ（＝第１の入力電位）と非反転入力端子Ｔ１２に入力された非反転入力電位ＩＮＰ（＝第２の入力電位）とを比較し、その比較結果を出力端子Ｔ３から出力する。コンパレータ１は、差動入力部２と、フォールデッドカスコード部３と、出力回路４とを備えている。
まず、第１実施形態のコンパレータ１について図１を参照して説明する。同図に示すように、コンパレータ１は、反転入力端子Ｔ１１に入力された反転入力電位ＩＮＭ（＝第１の入力電位）と非反転入力端子Ｔ１２に入力された非反転入力電位ＩＮＰ（＝第２の入力電位）とを比較し、その比較結果を出力端子Ｔ３から出力する。コンパレータ１は、差動入力部２と、フォールデッドカスコード部３と、出力回路４とを備えている。
【0018】
差動入力部２は、ソースが共通接続された差動トランジスタＭ１（＝第１の差動トランジスタ）、差動トランジスタＭ２（＝第２の差動トランジスタ）と、そのドレインに各々接続された負荷抵抗器Ｒ１、負荷抵抗器Ｒ２と、定電流源２１とを備える。
【0019】
差動トランジスタＭ１，Ｍ２は、Ｐチャンネルの電界効果トランジスタから構成されている。差動トランジスタＭ１のゲートは、反転入力端子Ｔ１１に接続され、差動トランジスタＭ２のゲートは、非反転入力端子Ｔ１２に接続されている。差動トランジスタＭ１，Ｍ２のソースは共通接続され、定電流源２１に接続されている。
【0020】
負荷抵抗器Ｒ１は、差動トランジスタＭ１に直列接続されている。詳しく説明すると、負荷抵抗器Ｒ１は、差動トランジスタＭ１のドレインと負電源端子Ｔ２２との間に接続されている。負電源端子Ｔ２２には負電源電圧ＶＳＳが供給されている。負荷抵抗器Ｒ２は、差動トランジスタＭ２に直列接続されている。詳しく説明すると、負荷抵抗器Ｒ２は、差動トランジスタＭ２のドレインと負電源端子Ｔ２２との間に接続されている。
【0021】
定電流源２１は、正電源端子Ｔ２１と共通接続された差動トランジスタＭ１，Ｍ２のソースとの間に接続される。正電源端子Ｔ２１には、正電源電圧ＶＤＤが供給されている。差動入力部２は、定電流源２１が供給する定電流Ｉ１を差動トランジスタＭ１，Ｍ２に分流する。差動トランジスタＭ１，Ｍ２に流れる電流の電流比（分流比）は、反転入力端子Ｔ１１に入力される反転入力電位ＩＮＭ、非反転入力端子Ｔ１２に入力される非反転入力電位ＩＮＰに応じた値となる。
【0022】
フォールデッドカスコード部３は、差動トランジスタＭ１にフォールデッドカスコード接続されるトランジスタＭ３（＝第３のトランジスタ）と、差動トランジスタＭ２にフォールデッドカスコード接続されるトランジスタＭ４（＝第４のトランジスタ）と、トランジスタＭ４のドレイン電位をクランプするトランジスタＭ５，Ｍ７と、定電流源３１，３２とを備えている。トランジスタＭ３～Ｍ５，Ｍ７は、Ｎチャンネルの電界効果トランジスタから構成されている。
【0023】
トランジスタＭ３は、ゲート・ドレインが接続されている。トランジスタＭ３は、ソースが負荷抵抗器Ｒ１と差動トランジスタＭ１のドレインとの接続点に接続され、ドレインが定電流源３１に接続されている。トランジスタＭ４は、ゲートがトランジスタＭ３のゲート・ドレインに接続されている。トランジスタＭ４は、ソースが負荷抵抗器Ｒ２と差動トランジスタＭ２のドレインとの接続点に接続され、ドレインが定電流源３２に接続されている。
【0024】
定電流源３１は、トランジスタＭ３のドレインと正電源端子Ｔ２１との間に接続されている。定電流源３２は、トランジスタＭ４のドレインと正電源端子Ｔ２１との間に接続されている。
【0025】
トランジスタＭ５は、ゲート及びドレインがトランジスタＭ４のドレインと定電流源３２との接続ノードＡに接続され、ソースがトランジスタＭ３のゲート・ドレイン、トランジスタＭ４のゲートに接続されている。トランジスタＭ７（＝第５のトランジスタ、電圧クランプ素子）は、ゲート及びドレインがトランジスタＭ３のドレインと定電流源３１との接続ノードに接続され、ソースが接続ノードＡに接続されている。すなわち、トランジスタＭ７は、トランジスタＭ３のドレイン、トランジスタＭ４のドレイン間にダイオード接続されている。
【0026】
フォールデッドカスコード部３は、トランジスタＭ４のドレインと定電流源３２との接続ノードＡにより、出力を取り出すように構成されている。
【0027】
出力回路４は、トランジスタＭ６（＝第６のトランジスタ）と、定電流源４１とを備えている。トランジスタＭ６は、Ｎチャンネルの電界効果トランジスタから構成されている。トランジスタＭ６は、ゲートが接続ノードＡに接続され、ソースが負電源端子Ｔ２２に接続され、ドレインが定電流源４１に接続されている。定電流源４１は、トランジスタＭ６のドレインと正電源端子Ｔ２１との間に接続されている。
【0028】
次に、上述した構成のコンパレータ１の動作について説明する。最初に、反転入力電位ＩＮＭが非反転入力電位ＩＮＰよりも高く、出力端子Ｔ３の出力信号ＶＯＵＴがＬｏｗ状態、すなわち、出力信号ＶＯＵＴがほぼ負電源電圧ＶＳＳとなっている場合の動作について説明する。
【0029】
反転入力電位ＩＮＭが非反転入力電位ＩＮＰよりも高い場合、差動トランジスタＭ１よりも差動トランジスタＭ２の方に定電流源２１からの電流Ｉ１がより多く流れる。このため、負荷抵抗器Ｒ１での電圧降下が減少し、負荷抵抗器Ｒ２での電圧降下が増加する。
【0030】
そして、トランジスタＭ４のゲート・ソース電位差が、トランジスタＭ３のゲート・ソース電位差よりも小さくなり、トランジスタＭ４がオフ状態となる。トランジスタＭ４がオフ状態となると、接続ノードＡの電位は上昇する。接続ノードＡの電位が上昇して、トランジスタＭ６のゲート・ソース電位差が閾値電圧に達すると、トランジスタＭ６がオンする。この結果、出力端子Ｔ３の出力信号ＶＯＵＴはＬｏｗ状態となる。
【0031】
また、接合ノードＡの電位が上昇して、トランジスタＭ５のゲート・ソース電位差が閾値電圧に達すると、トランジスタＭ５がオン状態となる。このため、接続ノードＡの電位は、トランジスタＭ３のドレイン電位（＝ゲート電位）にトランジスタＭ５のゲート・ソース間電位を加えた電圧でクランプされ、正電源電圧ＶＤＤ付近まで上昇しない。
【0032】
次に、非反転入力電位ＩＮＰが反転入力電位ＩＮＭよりも高く、出力端子Ｔ３の出力信号ＶＯＵＴがＨｉｇｈ状態、すなわち、出力信号ＶＯＵＴがほぼ正電源電圧ＶＤＤとなっている場合の動作について説明する。
【0033】
非反転入力電位ＩＮＰが反転入力電位ＩＮＭよりも高い場合、差動トランジスタＭ２よりも差動トランジスタＭ１の方に定電流源２１からの電流Ｉ１がより多く流れる。このため、負荷抵抗器Ｒ２での電圧降下が減少し、負荷抵抗器Ｒ１での電圧降下が増加する。
【0034】
そして、トランジスタＭ４のゲート・ソース電位差が、トランジスタＭ３のゲート・ソース電位差よりも大きくなり、トランジスタＭ４がオン状態となる。トランジスタＭ４がオン状態となると、接続ノードＡの電位は低下する。接続ノードＡの電位が低下して、トランジスタＭ６のゲート・ソース電位差が閾値電圧を下回ると、トランジスタＭ６がオフする。この結果、出力端子Ｔ３の出力信号ＶＯＵＴはＨｉｇｈ状態となる。
【0035】
また、接続ノードＡの電位が低下して、トランジスタＭ７のゲート・ソース電位差が閾値電圧に達すると、トランジスタＭ７がオン状態となる。このため、接続ノードＡの電位は、トランジスタＭ３のドレイン電位（＝ゲート電位）にトランジスタＭ７のゲート・ソース間電位を差し引いた電圧でクランプされ、負電源電圧ＶＳＳ付近まで低下しない。
【0036】
上述したように出力信号ＶＯＵＴがＬｏｗ状態、トランジスタＭ４がオフ状態のときは、トランジスタＭ５の働きにより、トランジスタＭ６のゲート電位の上昇が抑えられている。このため、トランジスタＭ６がオンからオフするまでの時間を短くすることができるため、出力信号ＶＯＵＴがＬｏｗ状態からＨｉｇｈ状態に反転するまでの応答速度を早くすることができる。
【0037】
また、上述したように出力信号ＶＯＵＴがＨｉｇｈ状態、トランジスタＭ４がオン状態のときは、トランジスタＭ７の働きにより、トランジスタＭ６のゲート電位の低下が抑えられている。このため、トランジスタＭ６がオフからオンするまでの時間を短くすることができるため、出力信号ＶＯＵＴがＨｉｇｈ状態からＬｏｗ状態に反転するまでの応答速度を早くすることができる。
【0038】
なお、トランジスタＭ６として、閾値電圧をトランジスタＭ３，Ｍ４の閾値電圧よりも低くすることで、トランジスタＭ６がオフ状態からオン状態に変化する時間をより一層短縮することができる。これにより、出力回路４の応答特性をさらに改善することができる。
【0039】
しかして、第１実施形態におけるコンパレータ１は、回路電流を増加させることなく、応答特性を改善するという効果が得られるものとなっている。
【0040】
（第２実施形態）
次に、第２実施形態のコンパレータ１Ｂについて図２を参照して説明する。なお、図２において、図１に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略する。
次に、第２実施形態のコンパレータ１Ｂについて図２を参照して説明する。なお、図２において、図１に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略する。
【0041】
コンパレータ１Ｂは、差動入力部２と、フォールデッドカスコード部３Ｂと、出力回路４とを備えている。差動入力部２、出力回路４は、上述した第１実施形態で既に説明したので、ここでは詳細な説明を省略する。
【0042】
第２実施形態のフォールデッドカスコード部３Ｂと第１実施形態のフォールデッドカスコード部３とで異なる点は、トランジスタＭ７のドレイン・ゲート間に抵抗器Ｒ３を設けた点である。
【0043】
第２実施形態のコンパレータ１Ｂは、後述する点を除けば、基本的には、第１実施形態と同様である。
【0044】
すなわち、第１実施形態においてトランジスタＭ４がオン状態の接続ノードＡの電位は、トランジスタＭ７のゲート・ソース電位で電圧クランプされている。これに対して、第２実施形態においては、トランジスタＭ７のゲート・ソース間電位に加えて、定電流源３１の電流と抵抗器Ｒ３による電圧降下が加算されるものとなっている。
【0045】
従って、トランジスタＭ４がオン状態のときの接続ノードＡの電位は、抵抗器Ｒ３が接続されていない場合に比べて、高くなり、トランジスタＭ６がオフからオンに変化するまでの時間が短縮されるため、出力端子Ｔ３の出力信号ＶＯＵＴがＨｉｈｇ状態からＬｏｗ状態に変化する伝搬遅延時間が第１実施形態よりもさらに短縮される。
【0046】
しかして、第２実施形態におけるコンパレータ１Ｂは、回路電流を増加させることなく、応答特性を改善するという効果が得られるものとなっている。
【0047】
【0048】
（第３実施形態）
次に、第３実施形態のコンパレータ１Ｃについて図３を参照して説明する。なお、図３において、図１に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略する。
次に、第３実施形態のコンパレータ１Ｃについて図３を参照して説明する。なお、図３において、図１に示された回路における構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略する。
【0049】
同図に示すように、コンパレータ１Ｃは、第１実施形態と同様に、差動入力部２Ｃと、フォールデッドカスコード部３Ｃと、出力回路４Ｃとを備えている。
【0050】
第１実施形態と第３実施形態とで異なる点は、トランジスタＭ１～Ｍ７に相当するトランジスタＭ１Ｃ～Ｍ７Ｃの導電型を逆にした点である。また、第１実施形態と第３実施形態とで異なる点は、正電源端子Ｔ２１と負電源端子Ｔ２２との関係を逆にした点である。
【0051】
第３実施形態においては、出力信号ＶＯＵＴがＨｉｇｈ状態の場合、トランジスタＭ４Ｃがオフ状態となる。トランジスタＭ４Ｃのゲート・ソース電位差がトランジスタＭ３Ｃのゲート・ソース電位差よりも小さくなり、トランジスタＭ４Ｃがオフ状態となると、接合ノードＡの電位が低下する。接合ノードＡの電位が低下して、トランジスタＭ５Ｃのゲート・ソース電位差が閾値電圧に達すると、トランジスタＭ５Ｃがオン状態となる。このため、接続ノードＡの電位は、トランジスタＭ３Ｃのドレイン電位（＝ゲート電位）にトランジスタＭ５Ｃのゲート・ソース電位を差し引いた電圧でクランプされ、負電源電圧ＶＳＳ付近まで低下しない。
【0052】
これにより、トランジスタＭ６Ｃのオンからオフまでの時間を短くすることができため、出力信号ＶＯＵＴがＨｉｇｈ状態からＬｏｗ状態に反転するまでの応答速度を早くすることができる。
【0053】
一方、出力信号ＶＯＵＴがＬｏｗ状態の場合、トランジスタＭ４Ｃがオン状態となる。トランジスタＭ４Ｃのゲート・ソース電位差がトランジスタＭ３Ｃのゲート・ソース電位差よりも大きくなり、トランジスタＭ４Ｃがオン状態となると、接合ノードＡの電位が上昇する。接合ノードＡの電位が上昇して、トランジスタＭ７Ｃのゲート・ソース電位差が閾値電圧に達すると、トランジスタＭ７Ｃがオン状態となる。このため、接続ノードＡの電位は、トランジスタＭ３Ｃのドレイン電位（＝ゲート電位）にトランジスタＭ７Ｃのゲート・ソース電位を加えた電圧でクランプされ、正電源電圧ＶＤＤ付近まで上昇しない。
【0054】
これにより、トランジスタＭ６Ｃのオフからオンまでの時間を短くすることができため、出力信号ＶＯＵＴがＬｏｗ状態からＨｉｇｈ状態に反転するまでの応答速度を早くすることができる。
【0055】
第２実施形態についても同様に、トランジスタの導電型を逆にし、正電源端子Ｔ２１と負電源端子Ｔ２２との関係を逆にしてもよい。
【0056】
なお、本発明は、上述した実施形態に限定されるものではなく、適宜、変形、改良、等が可能である。その他、上述した実施形態における各構成要素の材質、形状、寸法、数、配置箇所、等は本発明を達成できるものであれば任意であり、限定されない。
【0057】
上述した第１～第３実施形態では、トランジスタが電界効果トランジスタから構成されていたが、これに限ったものではない。トランジスタの少なくとも１つ以上をバイポーラトランジスタに置き換えてもよい。この場合、トランジスタのゲートをベース、ソースをエミッタ、ドレインをコレクタに読み替えて説明することができる。
【符号の説明】
【0058】
１、１Ｂ、１Ｃ コンパレータ
２、２Ｃ 差動入力部
３、３Ｂ、３Ｃ フォールデッドカスコード部
４、４Ｃ 出力回路
ＩＮＭ 反転入力電位（第１の入力電位）
ＩＮＰ 非反転入力電位（第２の入力電位）
Ｍ１、Ｍ１Ｃ 差動トランジスタ（第１の差動トランジスタ）
Ｍ２、Ｍ２Ｃ 差動トランジスタ（第２の差動トランジスタ）
Ｍ３、Ｍ３Ｃ トランジスタ（第３のトランジスタ）
Ｍ４、Ｍ４Ｃ トランジスタ（第４のトランジスタ）
Ｍ５、Ｍ５Ｃ トランジスタ
Ｍ６、Ｍ６Ｃ トランジスタ（第６のトランジスタ）
Ｍ７、Ｍ７Ｃ トランジスタ（第５のトランジスタ、電圧クランプ素子）
Ｒ３ 抵抗器
２、２Ｃ 差動入力部
３、３Ｂ、３Ｃ フォールデッドカスコード部
４、４Ｃ 出力回路
ＩＮＭ 反転入力電位（第１の入力電位）
ＩＮＰ 非反転入力電位（第２の入力電位）
Ｍ１、Ｍ１Ｃ 差動トランジスタ（第１の差動トランジスタ）
Ｍ２、Ｍ２Ｃ 差動トランジスタ（第２の差動トランジスタ）
Ｍ３、Ｍ３Ｃ トランジスタ（第３のトランジスタ）
Ｍ４、Ｍ４Ｃ トランジスタ（第４のトランジスタ）
Ｍ５、Ｍ５Ｃ トランジスタ
Ｍ６、Ｍ６Ｃ トランジスタ（第６のトランジスタ）
Ｍ７、Ｍ７Ｃ トランジスタ（第５のトランジスタ、電圧クランプ素子）
Ｒ３ 抵抗器
【図1】
【図2】
【図3】
【図4】