(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023085986
(43)【公開日】2023-06-21
(54)【発明の名称】ＤＷＡ回路およびＤＡ変換装置
(51)【国際特許分類】
H03M 1/66 20060101AFI20230614BHJP
H03M 1/08 20060101ALI20230614BHJP
H03M 3/02 20060101ALN20230614BHJP
【ＦＩ】
H03M1/66 C
H03M1/08 B
H03M3/02
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2021200339
(22)【出願日】2021-12-09
(71)【出願人】
【識別番号】303046277
【氏名又は名称】旭化成エレクトロニクス株式会社
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】松岡 大輔
(72)【発明者】
【氏名】中鉢 達也
【テーマコード（参考）】
5J022
5J064
【Ｆターム（参考）】
5J022AB01
5J064AA01
5J064BA03
5J064BB13
5J064BC04
(57)【要約】 （修正有）
【課題】ダイナミックレンジ性能の向上を図るデータ・ウエイト・アベレージング（ＤＷＡ）回路及びＤＡ変換装置を提供する。
【解決手段】デルタシグマ変調装置１０は、入力デジタル信号をサーモメータコードに変換するサーモメータ変換部と、サーモメータコードを巡回シフトすべきシフト量を記憶するシフト量記憶部と、サーモメータコードをシフト量分巡回シフトするシフト部と、シフト部が出力するシフト済みコードのビット配置を変換した出力制御コードをアナログ出力回路に供給する配置変換部と、入力デジタル信号の値に応じてシフト量を更新する更新部とを備える。シフト済みコードは、連続する予め定められた第１の数のビットずつの複数の変換前ビットフィールドを含む。
【選択図】図１
【解決手段】デルタシグマ変調装置１０は、入力デジタル信号をサーモメータコードに変換するサーモメータ変換部と、サーモメータコードを巡回シフトすべきシフト量を記憶するシフト量記憶部と、サーモメータコードをシフト量分巡回シフトするシフト部と、シフト部が出力するシフト済みコードのビット配置を変換した出力制御コードをアナログ出力回路に供給する配置変換部と、入力デジタル信号の値に応じてシフト量を更新する更新部とを備える。シフト済みコードは、連続する予め定められた第１の数のビットずつの複数の変換前ビットフィールドを含む。
【選択図】図１
【特許請求の範囲】
【請求項1】
入力デジタル信号をサーモメータコードに変換するサーモメータ変換部と、
前記サーモメータコードを巡回シフトすべきシフト量を記憶するシフト量記憶部と、
前記サーモメータコードを前記シフト量分巡回シフトするシフト部と、
前記シフト部が出力するシフト済みコードのビット配置を変換した出力制御コードをアナログ出力回路に供給する配置変換部と、
前記入力デジタル信号の値に応じて前記シフト量を更新する更新部と
を備え、
前記シフト済みコードは、連続する予め定められた第１の数のビットずつの複数の変換前ビットフィールドを含み、
前記出力制御コードは、連続する予め定められた第２の数のビットずつの複数の変換後ビットフィールドを含み、
前記配置変換部は、前記複数の変換前ビットフィールドにおけるビットフィールド内の位置が同じ複数のビットを、前記複数の変換後ビットフィールドのうち同じ変換後ビットフィールドへと配置変換する
ＤＷＡ回路。
前記サーモメータコードを巡回シフトすべきシフト量を記憶するシフト量記憶部と、
前記サーモメータコードを前記シフト量分巡回シフトするシフト部と、
前記シフト部が出力するシフト済みコードのビット配置を変換した出力制御コードをアナログ出力回路に供給する配置変換部と、
前記入力デジタル信号の値に応じて前記シフト量を更新する更新部と
を備え、
前記シフト済みコードは、連続する予め定められた第１の数のビットずつの複数の変換前ビットフィールドを含み、
前記出力制御コードは、連続する予め定められた第２の数のビットずつの複数の変換後ビットフィールドを含み、
前記配置変換部は、前記複数の変換前ビットフィールドにおけるビットフィールド内の位置が同じ複数のビットを、前記複数の変換後ビットフィールドのうち同じ変換後ビットフィールドへと配置変換する
ＤＷＡ回路。
【請求項2】
前記シフト済みコードは、連続する前記第１の数のビットずつの２つの変換前ビットフィールドを含み、
前記配置変換部は、前記２つの変換前ビットフィールドにおけるビットフィールド内の位置が同じ２つのビットを、前記複数の変換後ビットフィールドのうち同じ変換後ビットフィールドへと配置変換する
請求項１に記載のＤＷＡ回路。
前記配置変換部は、前記２つの変換前ビットフィールドにおけるビットフィールド内の位置が同じ２つのビットを、前記複数の変換後ビットフィールドのうち同じ変換後ビットフィールドへと配置変換する
請求項１に記載のＤＷＡ回路。
【請求項3】
前記配置変換部は、前記２つの変換前ビットフィールドにおけるビットフィールド内の位置が同じ２つのビットを、前記複数の変換後ビットフィールドのうち同じ変換後ビットフィールドにおける隣接する２つのビットへと配置変換する請求項２に記載のＤＷＡ回路。
【請求項4】
前記アナログ出力回路は、前記出力制御コードのビット毎に当該ビットの値に応じたアナログ値を出力するアナログ変換器を有し、複数の前記アナログ変換器が出力するアナログ値の和を前記入力デジタル信号に相当するアナログ信号として出力し、
複数の前記アナログ変換器は、物理配置に応じて、前記第２の数ずつの複数のグループに分割され、
前記複数の変換後ビットフィールドは、前記複数のグループに１対１に対応する
請求項２または３に記載のＤＷＡ回路。
複数の前記アナログ変換器は、物理配置に応じて、前記第２の数ずつの複数のグループに分割され、
前記複数の変換後ビットフィールドは、前記複数のグループに１対１に対応する
請求項２または３に記載のＤＷＡ回路。
【請求項5】
前記配置変換部は、前記２つの変換前ビットフィールドにおけるビットフィールド内の位置が同じ２つのビットを、同じ変換後ビットフィールドにおける、物理配置が隣り合う２つのアナログ変換器を制御するための２つのビットへと配置変換する請求項４に記載のＤＷＡ回路。
【請求項6】
前記配置変換部は、前記シフト済みコードにおけるビット位置を示す２進数値の最下位ビットおよび最上位ビットの排他的論理和に基づくビット値を、前記出力制御コードにおけるビット位置を示す２進数値の最下位ビットとするビット配置の変換を行なう請求項４または５に記載のＤＷＡ回路。
【請求項7】
前記配置変換部は、前記２つの変換前ビットフィールドにおけるビットフィールド内の位置が同じ２つのビットを、同じ変換後ビットフィールドにおける、物理配置が対応する２つのアナログ変換器を制御するための２つのビットへと配置変換する請求項４に記載のＤＷＡ回路。
【請求項8】
前記複数のグループは、２のべき乗のグループからなる請求項４から７のいずれか一項に記載のＤＷＡ回路。
【請求項9】
請求項１から８のいずれか一項に記載のＤＷＡ回路と、
前記アナログ出力回路と
を備えるＤＡ変換装置。
前記アナログ出力回路と
を備えるＤＡ変換装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ＤＷＡ回路およびＤＡ変換装置に関する。
【背景技術】
【0002】
例えば、オーディオ用途デジタル－アナログ変換においては、オーディオ帯域内の量子化ノイズを抑制できるデルタシグマ変調器（ＤＳＭ：Ｄｅｌｔａ Ｓｉｇｍａ Ｍｏｄｕｌａｔｏｒ）が用いられる。しかし、ＤＳＭに用いるデジタル－アナログ変換素子のミスマッチは、ダイナミックレンジ性能の大幅な劣化の原因となる。この性能の劣化を改善するために、ダイナミック・エレメント・マッチング（ＤＥＭ：Ｄｙｎａｍｉｃ Ｅｌｅｍｅｎｔ Ｍａｔｃｈｉｎｇ）が知られている。
【0003】
ＤＥＭアルゴリズムの一例として、データ・ウエイト・アベレージング（ＤＷＡ：Ｄａｔａ Ｗｅｉｇｈｔｅｄ Ａｖｅｒａｇｉｎｇ）が知られている。ＤＷＡは、複数のデジタル－アナログ変換素子を平均的に使用することによってノイズシェーピングを実現し、素子のミスマッチによるダイナミックレンジの劣化を低減する。これにより、ＤＷＡは、信号雑音比（ＳＮＲ）を向上し、全高調波歪み（ＴＨＤ）を低減することができる。
【0004】
しかし、ＤＷＡにおいても、デジタル－アナログ変換素子のミスマッチを起因とする帯域内トーンが発生し、ダイナミックレンジが劣化することがある。特許文献１においては、ＤＷＡの出力信号を２つのグループに分割し、２つのグループが独立にキャパシタをローテートして使用する。
［先行技術文献］
［特許文献］
［特許文献１］ 米国特許２００９－０１１０１０２号公報
［先行技術文献］
［特許文献］
［特許文献１］ 米国特許２００９－０１１０１０２号公報
【発明の概要】
【0005】
本発明の第１の態様においては、ＤＷＡ回路を提供する。ＤＷＡ回路は、入力デジタル信号をサーモメータコードに変換するサーモメータ変換部を備えてよい。ＤＷＡ回路は、サーモメータコードを巡回シフトすべきシフト量を記憶するシフト量記憶部を備えてよい。ＤＷＡ回路は、サーモメータコードをシフト量分巡回シフトするシフト部を備えてよい。ＤＷＡ回路は、シフト部が出力するシフト済みコードのビット配置を変換した出力制御コードをアナログ出力回路に供給する配置変換部を備えてよい。ＤＷＡ回路は、入力デジタル信号の値に応じてシフト量を更新する更新部を備えてよい。シフト済みコードは、連続する予め定められた第１の数のビットずつの複数の変換前ビットフィールドを含んでよい。出力制御コードは、連続する予め定められた第２の数のビットずつの複数の変換後ビットフィールドを含んでよい。配置変換部は、複数の変換前ビットフィールドにおけるビットフィールド内の位置が同じ複数のビットを、複数の変換後ビットフィールドのうち同じ変換後ビットフィールドへと配置変換してよい。
【0006】
シフト済みコードは、連続する第１の数のビットずつの２つの変換前ビットフィールドを含んでよい。配置変換部は、２つの変換前ビットフィールドにおけるビットフィールド内の位置が同じ２つのビットを、複数の変換後ビットフィールドのうち同じ変換後ビットフィールドへと配置変換してよい。
【0007】
配置変換部は、２つの変換前ビットフィールドにおけるビットフィールド内の位置が同じ２つのビットを、複数の変換後ビットフィールドのうち同じ変換後ビットフィールドにおける隣接する２つのビットへと配置変換してよい。
【0008】
アナログ出力回路は、出力制御コードのビット毎に当該ビットの値に応じたアナログ値を出力するアナログ変換器を有してよい。アナログ出力回路は、複数のアナログ変換器が出力するアナログ値の和を入力デジタル信号に相当するアナログ信号として出力してよい。複数のアナログ変換器は、物理配置に応じて、第２の数ずつの複数のグループに分割されてよい。複数の変換後ビットフィールドは、複数のグループに１対１に対応してよい。
【0009】
配置変換部は、２つの変換前ビットフィールドにおけるビットフィールド内の位置が同じ２つのビットを、同じ変換後ビットフィールドにおける、物理配置が隣り合う２つのアナログ変換器を制御するための２つのビットへと配置変換してよい。
【0010】
配置変換部は、シフト済みコードにおけるビット位置を示す２進数値の最下位ビットおよび最上位ビットの排他的論理和に基づくビット値を、出力制御コードにおけるビット位置を示す２進数値の最下位ビットとするビット配置の変換を行なってよい。
【0011】
配置変換部は、２つの変換前ビットフィールドにおけるビットフィールド内の位置が同じ２つのビットを、同じ変換後ビットフィールドにおける、物理配置が対応する２つのアナログ変換器を制御するための２つのビットへと配置変換してよい。
【0012】
複数のグループは、２のべき乗のグループからなってよい。
【0013】
本発明の第２の態様においては、ＤＡ変換装置を提供する。ＤＡ変換装置は、ＤＷＡ回路を備えてよい。ＤＡ変換装置は、アナログ出力回路を備えてよい。
【0014】
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【0015】
【図1】本実施形態に係るデルタシグマ変調装置１０の構成を示す。
【図2】本実施形態に係るサーモメータ変換部１２０が出力するサーモメータコードを示す。
【図3】本実施形態に係るアナログ出力回路１９０の構成を示す。
【図4】本実施形態に係る配置変換部１５０の構成を示す。
【図5】本実施形態に係るＤＷＡ回路１００の動作の一例を示す。
【図6】本実施形態に係るＤＡ変換装置３０の出力の変動の一例を示す。
【図7】本実施形態に係るアナログ出力回路１９０における抵抗Ｒ０～Ｒ７の配置と抵抗値との関係の一例を示す。
【図8】本実施形態の第１変形例に係る配置変換部８５０の構成を示す。
【図9】本実施形態の第１変形例に係るＤＷＡ回路１００の動作の一例を示す。
【図10】本実施形態の第１変形例に係るＤＡ変換装置３０の出力の変動の一例を示す。
【図11】本実施形態の第２変形例に係る配置変換部１１５０の構成を示す。
【図12】本実施形態の第２変形例に係るＤＷＡ回路１００の動作の一例を示す。
【図13】本実施形態の第２変形例に係るＤＡ変換装置３０の出力の変動の一例を示す。
【図14】本実施形態の第３変形例に係るアナログ出力回路１９０における抵抗Ｒ０～Ｒ７の配置と抵抗値との関係の一例を示す。
【図15】本実施形態の第３変形例に係る配置変換部１５５０の構成を示す。
【発明を実施するための形態】
【0016】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【0017】
図１は、本実施形態に係るデルタシグマ変調装置１０の構成を示す。デルタシグマ変調装置１０は、デルタシグマ変調器２０と、ＤＡ変換装置３０とを備える。デルタシグマ変調器２０は、デルタシグマ変調装置１０に入力されるデジタル信号をデルタシグマ変調してＤＡ変換装置３０に供給する。本実施形態において、デルタシグマ変調器２０は、２４ビットデジタル信号または３２ビットデジタル信号等の高ビットデジタル入力信号を、低ビットデジタル信号（本実施形態においては３ビット）に変換する量子化器として機能する。
【0018】
ＤＡ変換装置３０は、デルタシグマ変調器２０から入力されるデジタル信号をアナログ信号に変換する。ここで、ＤＡ変換装置３０に関する説明においては、ＤＡ変換装置３０がデルタシグマ変調器２０から入力するデジタル信号を、「入力デジタル信号Ｑ」と示す。本実施形態において、入力デジタル信号Ｑは、ｑ２、ｑ１、およびｑ０の３ビットからなる。ＤＡ変換装置３０は、３ビットの入力デジタル信号Ｑを、８レベルのアナログ信号に変換する。ＤＡ変換装置３０は、ＤＷＡ回路１００と、アナログ出力回路１９０とを有する。
【0019】
ＤＷＡ回路１００は、入力デジタル信号Ｑを受け取ってＤＷＡ処理を行い、アナログ出力回路１９０によるアナログ信号の出力を制御するための出力制御コードＳを出力する。ＤＷＡ回路１００は、遅延回路１１０と、サーモメータ変換部１２０と、シフト量記憶部１３０と、シフト部１４０と、配置変換部１５０と、更新部１６０とを有する。
【0020】
遅延回路１１０は、デルタシグマ変調器２０からの入力デジタル信号Ｑと、クロック信号とを受け取る。遅延回路１１０は、ラッチまたはフリップフロップ等であってよく、入力デジタル信号Ｑをクロック信号のタイミング（立ち上がりまたは立ち下がりタイミング）で取り込み、サーモメータ変換部１２０へと出力する。ＤＷＡ回路１００は、遅延回路１１０を有さず入力デジタル信号Ｑを遅延させずにサーモメータ変換部１２０へと供給してもよい。
【0021】
サーモメータ変換部１２０は、遅延回路１１０に接続される。サーモメータ変換部１２０は、遅延回路１１０からの入力デジタル信号ＱをサーモメータコードＭに変換する。本実施形態に係るサーモメータ変換部１２０は、３ビットの入力デジタル信号ｑ２～ｑ０を、８ビット（２＾３ビット）のサーモメータコードｍ７～ｍ０に変換する。サーモメータコードＭは、入力デジタル信号Ｑの数値に応じた数分の連続するビット"１"を持つ。本実施形態において、サーモメータコードＭは、最下位ビットｍ０から入力デジタル信号Ｑの数値＋１個分のビットが"１"であり、残りのビットが"０"であるコードである。
【0022】
シフト量記憶部１３０は、更新部１６０に接続される。シフト量記憶部１３０は、サーモメータコードＭを巡回シフトすべきシフト量を記憶する。シフト量記憶部１３０は、ラッチまたはフリップフロップ等であってよく、更新部１６０が出力する次のシフト量をクロック信号のタイミングで取り込む。
【0023】
シフト部１４０は、サーモメータ変換部１２０およびシフト量記憶部１３０に接続される。シフト部１４０は、バレルシフタであってよく、他の方法を用いるシフタであってもよい。シフト部１４０は、サーモメータ変換部１２０からのサーモメータコードＭを、シフト量記憶部１３０に記憶されたシフト量分巡回シフト（ローテート）する。具体的には、シフト部１４０は、サーモメータコードｍ７～ｍ０を、シフト量記憶部１３０に記憶されたシフト量分左シフト（下位ビットから上位ビットへのシフト）し、最上位ビットから溢れたビットを最下位ビットへと巡回させる。例えば、サーモメータコードｍ７～ｍ０が０ｂ０００１１１１１、シフト量が４の場合、シフト部１４０は、シフト済みコード０ｂ１１１１０００１を出力する。
【0024】
別の観点では、シフト部１４０は、サーモメータコードの最下位ビットｍ０が、シフト量で指定されたビット位置へと移動するようにサーモメータコードｍ７～ｍ０を巡回シフトする。例えば、シフト量が４の場合、シフト部１４０は、サーモメータコード０ｂ０００１１１１１の最下位ビットｍ０が、ｍ４のビット位置へと移動するようにサーモメータコードｍ７～ｍ０を巡回シフトして、シフト済みコード０ｂ１１１１０００１を出力する。
【0025】
配置変換部１５０は、シフト部１４０に接続される。配置変換部１５０は、シフト部１４０が出力するシフト済みコードＮ（ｎ７～ｎ０）のビット配置を変換した出力制御コードＳ（ｓ７～ｓ０）をアナログ出力回路１９０に供給する。
【0026】
更新部１６０は、シフト量記憶部１３０に接続される。更新部１６０は、デルタシグマ変調器２０からの入力デジタル信号Ｑの値に応じて、シフト量記憶部１３０に記憶されたシフト量を更新する。更新部１６０は、入力デジタル信号Ｑと同じビット数の加算器を用いて実現されてよい。本実施形態において、更新部１６０は、１３０に記憶されたシフト量に、入力デジタル信号Ｑの値＋１を加えて、サーモメータコードＭのビット数による剰余をとった値を次のシフト量とする。
【0027】
例えば、入力デジタル信号Ｑが３（サーモメータコードＭが０ｂ００００１１１１）、現在のシフト量が２である場合、シフト部１４０はシフト済みコード０ｂ００１１１１００を出力し、更新部１６０は次のシフト量を６（＝２＋３＋１）とする。これにより、シフト部１４０は、次のサイクルにおいて、シフト済みコードＮにおける連続する"１"の左端の１つ上のビット位置（残りの連続する"０"の右端のビット位置）を指すように、更新部１６０のシフト量を更新することができる。この場合において、シフト済みコードＮは、最上位ビットの上位に最下位ビットが隣接することによりビットが循環しているとみなす。これにより、ＤＷＡ回路１００は、サイクル毎に、シフト済みコードＮの下位のビットから順に入力デジタル信号Ｑで指定された数のビットずつを"１"としていくことにより、長期的にはシフト済みコードＮの各ビットが"１"となる回数を均一化することができる。
【0028】
アナログ出力回路１９０は、ＤＷＡ回路１００の配置変換部１５０に接続される。アナログ出力回路１９０は、配置変換部１５０から出力制御コードｓ７～ｓ０を受け取って、出力制御コードｓ７～ｓ０に応じたアナログ信号を出力する。本実施形態に係るアナログ出力回路１９０は、出力制御コードｓ７～ｓ０におけるビット値が"１"のビット数に比例するアナログ信号を出力するように構成される。例えば入力デジタル信号ｑ２～ｑ０が３である場合に、アナログ出力回路１９０は、４つのビットが"１"である出力制御コードｓ７～ｓ０を受け取り、４単位のアナログ値（例えば４×単位電圧Ｖｏの電圧または４×単位電流Ｉｏの電流）を有するアナログ信号を出力する。
【0029】
以上に代えて、サーモメータ変換部１２０は、最上位ビットｍ７から最下位ビットｍ０に向けて入力デジタル信号Ｑの数値＋１個分のビットが"１"であり、残りのビットが"０"であるコードを生成してもよい。この場合、シフト部１４０は、サーモメータコードＭを、シフト量記憶部１３０に記憶されたシフト量分右巡回シフトしてよい。
【0030】
また、本明細書において、サーモメータコード（ｍ７～ｍ０等）、シフト済みコード（ｎ７～ｎ０等）、および出力制御コード（ｓ７～ｓ０等）は、上位ビットほどビット番号が大きくなるように番号付けしている。これに代えて、これらのコードは下位ビットほどビット番号が大きくなるように番号付けられてもよく、これに応じてＤＡ変換装置３０内の各部の処理が変更されてもよい。
【0031】
図２は、本実施形態に係るサーモメータ変換部１２０が出力するサーモメータコードＭ（ｍ７～ｍ０）を示す。入力デジタル信号Ｑ（ｑ２～ｑ０）が０（０ｂ０００）の場合、サーモメータコードｍ７～ｍ０は、最下位ビットから入力デジタル信号ｑ２～ｑ０の値に１を加えた１ビット分が"１"となる値０ｂ０００００００１である。
【0032】
入力デジタル信号ｑ２～ｑ０が１（０ｂ００１）の場合、サーモメータコードｍ７～ｍ０は、最下位ビットから２ビット（１＋１ビット）分が"１"となる値０ｂ００００００１１である。同様に、入力デジタル信号ｑ２～ｑ０が２、３、４、５、６、７の場合、サーモメータコードｍ７～ｍ０は、０ｂ０００００１１１、０ｂ００００１１１１、０ｂ０００１１１１１、０ｂ００１１１１１１、０ｂ０１１１１１１１、０ｂ１１１１１１１１となる。
【0033】
図３は、本実施形態に係るアナログ出力回路１９０の構成を示す。アナログ出力回路１９０は、出力制御コードのビット毎に当該ビットの値に応じたアナログ値を出力するアナログ変換器を有する。本実施形態において、アナログ出力回路１９０は、スイッチドレジスタ（ＳＲ：Ｓｗｉｔｃｈｅｄ Ｒｅｓｉｓｔｅｒ）構成をとる。すなわち、アナログ出力回路１９０は、複数の抵抗Ｒ０～Ｒ７を含む抵抗アレイと、複数の抵抗Ｒ０～Ｒ７に対して１対１に設けられ、対応する抵抗に直列に接続される複数のスイッチＳＷ０～ＳＷ７とを有する。
【0034】
具体的には、アナログ出力回路１９０は、出力制御コードＳのビットｓ０に対応して、スイッチＳＷ０および抵抗Ｒ０を含むアナログ変換器を有する。スイッチＳＷ０および抵抗Ｒ０は、直列に接続されており、スイッチＳＷ０および抵抗Ｒ０の組の両端に定電圧Ｖｏが印加される。スイッチＳＷ０は、ビットｓ０が"０"の場合にオフとなり、ビットｓ１が"１"の場合にオンとなる。抵抗Ｒ０には、ビットｓ０が"０"の場合には電流が流れず（電流Ｉ０＝０）、ビットｓ１が"１"の場合には電流Ｉ０＝定電圧Ｖｏ／抵抗値Ｒ０が流れる。すなわち、スイッチＳＷ０および抵抗Ｒ０を含むアナログ変換器は、出力制御コードＳのビットｓ０の値に対応して、０または定電圧Ｖｏ／抵抗値Ｒ０となる電流をアナログ値として出力する。
【0035】
アナログ出力回路１９０は、出力制御コードＳのビットｓ１に対応してスイッチＳＷ１および抵抗Ｒ１を含むアナログ変換器を有し、出力制御コードＳのビットｓ２に対応してスイッチＳＷ２および抵抗Ｒ２を含むアナログ変換器を有し、以下同様にして、出力制御コードＳのビットｓ７に対応してスイッチＳＷ７および抵抗Ｒ７を含むアナログ変換器を有する。抵抗Ｒ０～Ｒ７は、同じ抵抗値Ｒとなるように設計される。したがって、製造誤差等の誤差がなければ、出力制御コードＳのビットｓ０～ｓ７に対応する各アナログ変換器は、対応するビットが"１"である場合に同じ単位電流Ｉｏ＝Ｖｏ／Ｒを流す。
【0036】
アナログ出力回路１９０は、複数のアナログ変換器が出力するアナログ値の和を入力デジタル信号Ｑに相当するアナログ信号として出力する。本実施形態において、アナログ出力回路１９０は、抵抗Ｒ７～Ｒ０に流れる電流Ｉ７～Ｉ０を合計した電流をアナログ信号として出力する。これにより、アナログ出力回路１９０は、理想的には、出力制御コードｓ７～ｓ０における"１"のビット数に比例する電流を出力する。
【0037】
アナログ出力回路１９０は、各抵抗Ｒ０～Ｒ７に代えて、同じ電流を流すように設計された定電流源を有してよい。また、アナログ出力回路１９０は、スイッチドキャパシタ（ＳＣ：Ｓｗｉｔｃｈｅｄ Ｃａｐａｃｉｔｏｒ）構成をとってもよい。この場合、アナログ出力回路１９０は、理想的には、出力制御コードｓ７～ｓ０における"１"のビット数に比例する電圧を出力する。
【0038】
図４は、本実施形態に係る配置変換部１５０の構成を示す。配置変換部１５０は、シフト部１４０が出力するシフト済みコードｎ７～ｎ０のビット配置を変換した出力制御コードｓ７～ｓ０をアナログ出力回路１９０に供給する。
【0039】
シフト済みコードは、連続する予め定められた第１の数のビットずつの２つの変換前ビットフィールドを含む。本図の例においては、シフト済みコードｎ７～ｎ０は、連続する４ビットずつの２つの変換前ビットフィールド（ｎ７～ｎ４およびｎ３～ｎ０）を含む。ここで、変換前ビットフィールドのビット数（第１の数）は、シフト済みコードのビット数の１／２の７５％以上、８０％以上、または９０％以上であってもよい。あるいは、第１の数は、変換前ビットフィールドのビット数／２であってよく、変換前ビットフィールドのビット数／２－１以上であってもよい。
【0040】
変換前ビットフィールドに含まれるビット群を、変換前グループとも示す。本図の例においては、シフト済みコードＮは、変換前ビットフィールドｎ７～ｎ４に対応する変換前グループＮ１、および変換前ビットフィールドｎ３～ｎ０に対応する変換前グループＮ０に分割される。
【0041】
出力制御コードは、連続する予め定められた第２の数のビットずつの複数の変換後ビットフィールドを含んでよい。本図の例においては、出力制御コードＳは、連続する２ビットずつの４つの変換後ビットフィールド（ｓ７～ｓ６、ｓ５～ｓ４、ｓ３～ｓ２、およびｓ１～ｓ０）を含む。変換後ビットフィールドの数は、変換前ビットフィールドの数と同じであってよく、変換前ビットフィールドの数の２のべき乗倍（２倍、４倍、…等）であってもよく、２以上の任意の整数であってもよい。変換後ビットフィールドは、変換前ビットフィールドのビット数に、変換前ビットフィールドの数／変換後ビットフィールドの数を乗じたビット数（第２の数）を有してよい。変換後ビットフィールドのビット数（第２の数）は、変換前ビットフィールドの数以上であってよい。
【0042】
変換後ビットフィールドに含まれるビット群を、変換後グループとも示す。本図の例においては、出力制御コードＳは、変換後ビットフィールドｓ７～ｓ６に対応する変換後グループＳ３、変換後ビットフィールドｓ６～ｓ５に対応する変換後グループＳ２、変換後ビットフィールドｓ４～ｓ３に対応する変換後グループＳ１、および、変換後ビットフィールドｓ１～ｓ０に対応する変換後グループＳ０に分割される。
【0043】
配置変換部１５０は、シフト済みコードの複数のビットｎ７～ｎ０を、出力制御コードの複数のビットｓ７～ｓ０に１対１に対応付けるビット変換を行なう。配置変換部１５０は、変換前ビットフィールドの各ビットを、変換後ビットフィールドの対応するビットにルーティングするための信号配線を有してよい。
【0044】
このルーティングにより、配置変換部１５０は、２つの変換前ビットフィールドにおけるビットフィールド内の位置が同じ２つのビットを、複数の変換後ビットフィールドのうち同じ変換後ビットフィールドへと配置変換する。本実施形態においては、配置変換部１５０は、２つの変換前ビットフィールドにおけるビットフィールド内の位置が同じ２つのビットを、複数の変換後ビットフィールドのうち同じ変換後ビットフィールドにおける隣接する２つのビットへと配置変換する。本図の例において、変換前ビットフィールドｎ７～ｎ４におけるｎ４と、変換前ビットフィールドｎ３～ｎ０におけるｎ０とは、いずれも変換前ビットフィールドにおける最下位ビットであり、ビットフィールド内における同じ位置のビットである。配置変換部１５０は、これら２つのビットｎ４、ｎ０を、同じ変換後ビットフィールドｓ１～ｓ０における隣接する２つのビットｓ１、ｓ０へと配置変換する。
【0045】
同様に、配置変換部１５０は、２つの変換前ビットフィールドにおける最下位から２番目のビットであるビットｎ５、ｎ１を、同じ変換後ビットフィールドｓ７～ｓ６における隣接する２つのビットｓ６、ｓ７へと配置変換する。配置変換部１５０は、２つの変換前ビットフィールドにおける最下位から３番目のビットであるビットｎ６、ｎ２を、同じ変換後ビットフィールドｓ５～ｓ４における隣接する２つのビットｓ５、ｓ４へと配置変換する。配置変換部１５０は、２つの変換前ビットフィールドにおける最下位から４番目のビットであるビットｎ７、ｎ３を、同じ変換後ビットフィールドｓ３～ｓ２における隣接する２つのビットｓ２、ｓ３へと配置変換する。この結果、配置変換部１５０は、変換前ビットフィールドのｎ０、ｎ１、ｎ２、ｎ３、ｎ４、ｎ５、ｎ６、およびｎ７を、変換後ビットフィールドのｓ０、ｓ７、ｓ４、ｓ３、ｓ１、ｓ６、ｓ５、およびｓ２に変換する。
【0046】
図５は、本実施形態に係るＤＷＡ回路１００の動作の一例を示す。本図は、入力デジタル信号ｑ２～ｑ０が０ｂ０００である場合において、時刻がｔ０１、ｔ０２、…と経過したときのＤＷＡ回路１００の出力を示す。
【0047】
本図の例においては、時刻ｔ０１においてシフト量記憶部１３０がシフト量０を記憶している。入力デジタル信号ｑ２～ｑ０が０であることから、シフト部１４０は、時刻ｔ０１から１サイクル毎にｎ０、ｎ１、…ｎ７、ｎ０、ｎ１、…、ｎ７のように、シフト済みコードの最下位ビットから最上位ビットへと順に、１サイクルに１ビットずつ"１"を出力し、最上位ビットを"１"としたサイクルの次には最下位ビットを"１"とする。この結果、配置変換部１５０は、時刻ｔ０１から１サイクル毎にｓ０、ｓ７、ｓ４、ｓ３、ｓ１、ｓ６、ｓ５、ｓ２、ｓ０、ｓ７、…、ｓ２のように、シフト済みコードを配置変換した出力制御コードを１サイクルに１ビットずつ"１"とする。
【0048】
図６は、本実施形態に係るＤＡ変換装置３０の出力の変動の一例を示す。ここで、アナログ出力回路１９０内の複数のアナログ変換器は、第２の数ずつの複数のグループに分割される。アナログ変換器の複数のグループは、出力制御コードＳの複数の変換後ビットフィールドと１対１に対応する。すなわち、複数のアナログ変換器は、変換後グループＳ３のビットｓ７～ｓ６によって制御されるグループ３、変換後グループＳ２のビットｓ５～ｓ４によって制御されるグループ２、変換後グループＳ１のビットｓ３～ｓ２によって制御されるグループ１、および、変換後グループＳ０のビットｓ１～ｓ０によって制御されるグループ０に分割される。したがって、グループの数は、変換後ビットフィールドの数と同様に、変換前ビットフィールドの数と同じであってよく、変換前ビットフィールドの数の２のべき乗倍（２倍、４倍、…等）であってもよく、２以上の任意の整数であってもよい。
【0049】
アナログ出力回路１９０の各抵抗Ｒ０～Ｒ７は、理想とする抵抗値Ｒに対し、製造誤差等による抵抗値ミスマッチを有する。複数の抵抗Ｒ０～Ｒ７の抵抗ミスマッチを抵抗のグループ毎に分けて表すと、抵抗Ｒ０～Ｒ７は、理想とする抵抗値Ｒに対し、それぞれ（Ａ＋ａ１）％、（Ａ＋ａ２）％、（Ｂ＋ｂ１）％、（Ｂ＋ｂ２）％、（Ｃ＋ｃ１）％、（Ｃ＋ｃ２）％、（Ｄ＋ｄ１）％、および（Ｄ＋ｄ２）％の抵抗値ミスマッチを有するものとみなせる。ここで、Ａはグループ０に属する抵抗Ｒ０および抵抗Ｒ１のミスマッチの平均値であり、ａ１およびａ２はそれぞれ抵抗Ｒ０およびＲ１の抵抗ミスマッチとＡとの差を表す。同様に、Ｂはグループ１に属する抵抗Ｒ２および抵抗Ｒ３のミスマッチの平均値であり、ｂ１およびｂ２はそれぞれ抵抗Ｒ２およびＲ３の抵抗ミスマッチとＢとの差を表す。Ｃはグループ２に属する抵抗Ｒ４および抵抗Ｒ５のミスマッチの平均値であり、ｃ１およびｃ２はそれぞれ抵抗Ｒ４およびＲ５の抵抗ミスマッチとＣとの差を表す。Ｄはグループ３に属する抵抗Ｒ６および抵抗Ｒ７のミスマッチの平均値であり、ｄ１およびｄ２はそれぞれ抵抗Ｒ６およびＲ７の抵抗ミスマッチとＤとの差を表す。
【0050】
時刻ｔ０１において、ＤＷＡ回路１００は、出力制御コードＳのビットｓ０を"１"とし、他のビットを"０"とする。これにより、アナログ出力回路１９０内のＳＷ７～０のうちＳＷ０のみがオンとなり、抵抗Ｒ０に流れる電流がアナログ信号として出力される。ここで、抵抗Ｒ０のミスマッチが（Ａ＋ａ１）％である場合、抵抗Ｒ０に流れる電流Ｉ０は抵抗値に反比例するので、抵抗Ｒ０のミスマッチがある程度小さければ、理想的な電流Ｉｏに対して概ね（－Ａ－ａ１）％のミスマッチを含むものと近似することができる。
【0051】
同様に、時刻ｔ０２において、ＤＷＡ回路１００は、出力制御コードＳのビットｓ７を"１"として、アナログ出力回路１９０内のＳＷ７をオンとし抵抗Ｒ７に電流を流す。抵抗Ｒ７に流れる電流Ｉ７は、理想的な電流Ｉｏに対して概ね（－Ｄ－ｄ２）％のミスマッチを含む。図６は、このような時刻毎の出力電流ミスマッチを示す。
【0052】
入力デジタル信号Ｑが０である場合、ＤＷＡ回路１００は、出力制御コードを１ビットずつ"１"とし、出力制御コードＳのビット数分（本実施形態において８）のサイクル毎に同じビットを"１"とする。したがって、本実施形態においては、ＤＡ変換装置３０は、８サイクル毎に繰り返し同じ抵抗から電流を流す。
【0053】
ここで、出力制御コードＳのビット数の１／２のサイクル（本実施形態においては４サイクル）毎の、ｔ０２～ｔ０５、ｔ０６～ｔ０１'、ｔ０２'～ｔ０５'、およびｔ０６'～ｔ０１"の４つの期間のそれぞれにおける平均の出力電流ミスマッチは、図６に示したように出力電流を矩形波に単純化すると、－（Ａ＋Ｂ＋Ｃ＋Ｄ＋ａ２＋ｂ２＋ｃ１＋ｄ２）／４％、－（Ａ＋Ｂ＋Ｃ＋Ｄ＋ａ１＋ｂ１＋ｃ２＋ｄ１）／４％、－（Ａ＋Ｂ＋Ｃ＋Ｄ＋ａ２＋ｂ２＋ｃ１＋ｄ２）／４％、－（Ａ＋Ｂ＋Ｃ＋Ｄ＋ａ１＋ｂ１＋ｃ２＋ｄ１）／４％となる。したがって、８サイクルを１周期とするアナログ信号の振幅Ｗは、４サイクル毎の出力電流ミスマッチを用いて見積もると、以下の式（１）となる。
Ｗ＝（－（Ａ＋Ｂ＋Ｃ＋Ｄ＋ａ２＋ｂ２＋ｃ１＋ｄ２）／４ ％）－
（－（Ａ＋Ｂ＋Ｃ＋Ｄ＋ａ１＋ｂ１＋ｃ２＋ｄ１）／４ ％）
＝（（ａ１－ａ２）＋（ｂ１－ｂ２）－（ｃ１－ｃ２）－（ｄ１－ｄ２））
／４％×Ｉｏ （式１）
Ｗ＝（－（Ａ＋Ｂ＋Ｃ＋Ｄ＋ａ２＋ｂ２＋ｃ１＋ｄ２）／４ ％）－
（－（Ａ＋Ｂ＋Ｃ＋Ｄ＋ａ１＋ｂ１＋ｃ２＋ｄ１）／４ ％）
＝（（ａ１－ａ２）＋（ｂ１－ｂ２）－（ｃ１－ｃ２）－（ｄ１－ｄ２））
／４％×Ｉｏ （式１）
【0054】
本実施形態において、配置変換部１５０は、２つの変換前ビットフィールドにおけるビットフィールド内の位置が同じ２つのビットを、複数の変換後ビットフィールドのうち同じ変換後ビットフィールドにおける隣接する２つのビットへと配置変換することにより、出力制御コードＳのビット数である８サイクルを１周期とするアナログ信号の振幅Ｗから、抵抗Ｒ０およびＲ１のミスマッチの平均値Ａ、抵抗Ｒ２およびＲ３のミスマッチの平均値Ｂ、抵抗Ｒ４およびＲ５のミスマッチの平均値Ｃ、並びに、抵抗Ｒ６および抵抗Ｒ７のミスマッチの平均値Ｄの影響を除去する。振幅Ｗには、抵抗Ｒ０およびＲ１の各ミスマッチとＡとの差ａ１およびａ２、抵抗Ｒ２およびＲ３の各ミスマッチとＢとの差ｂ１およびｂ２、抵抗Ｒ４およびＲ５の各ミスマッチとＣとの差ｃ１およびｃ２、ならびに抵抗Ｒ６およびＲ７の各ミスマッチとＤとの差ｄ１およびｄ２の影響が残ることとなる。
【0055】
なお、実際には、時刻ｔ０１、ｔ０２、ｔ０３、およびｔ０４から開始する各周期についてアナログ信号の振幅を算出して、最大となる振幅をアナログ信号の振幅Ｗとみなすべきである。すなわち、時刻ｔ０２から開始する周期におけるアナログ信号の振幅が最大である場合には、アナログ信号の振幅Ｗは上記式（１）となる。しかし、時刻ｔ０１、ｔ０２、ｔ０３、およびｔ０４から開始するいずれの周期について振幅を計算したとしても、上記式（１）と同様に、振幅Ｗの式からＡ、Ｂ、Ｃ、およびＤの項を削除することができる。
【0056】
図７は、本実施形態に係るアナログ出力回路１９０における抵抗Ｒ０～Ｒ７の配置と抵抗値との関係の一例を示す。本図の例において、複数の抵抗Ｒ０～Ｒ７は、シリコン（Ｓｉ）等の基板７００の上面に形成したＰウェル、Ｎウェル、またはトレンチ等の抵抗下部基板７１０の上に形成される。
【0057】
ここで、一般的に、ＬＳＩ製造上のプロセスドリフトを考慮すると、単位抵抗値のミスマッチは直線的になると想定されている。しかし、本図の例のように、抵抗Ｒ０～Ｒ７を抵抗下部基板７１０上に並列に配置し、極力マッチングを向上させた場合においても、単位抵抗は直線的なミスマッチ以外の成分を含むことがある。このようなミスマッチの成分は、例えば、抵抗を形成するポリシリコンの局所的な密度分布に起因する抵抗の幅の誤差、抵抗下部基板７１０の局所的なたわみに起因する抵抗の高さの誤差等が挙げられる。すなわち、抵抗Ｒ０～Ｒ７のミスマッチは、レイアウト環境により完全には直線的とならず、曲線的なミスマッチを含みうる。また、抵抗Ｒ０～Ｒ７は、ＬＳＩ製造において、ウエハ面内で常に同一形状になるとは限られず、曲線的なミスマッチにばらつきが含まれうる。
【0058】
本図に示した例においては、抵抗下部基板７１０は、抵抗Ｒ０側から抵抗Ｒ７側へと近付くにつれて非線形的に厚くなっている。このため、抵抗Ｒ０～Ｒ７は、抵抗Ｒ０に近い抵抗ほど抵抗値が小さく、抵抗Ｒ７に近い抵抗ほど抵抗値が大きくなっている。抵抗Ｒ０～Ｒ７の平均の抵抗値は、Ｒ＝（Ｒ０＋Ｒ１＋…＋Ｒ７）／８となる。
【0059】
このような製造誤差がある場合、抵抗Ｒ０～Ｒ７のうち物理配置が隣り合う抵抗同士は、物理配置が離れた抵抗同士よりも抵抗値の差が小さくなる。そこで、本実施形態においては、隣り合う抵抗Ｒ０およびＲ１、抵抗Ｒ２およびＲ３、抵抗Ｒ４およびＲ５、ならびに抵抗Ｒ６およびＲ７をそれぞれグループとし、グループ毎にミスマッチを算出する。
【0060】
抵抗Ｒ０およびＲ１の抵抗値の平均値と抵抗値Ｒとの差Ａ'は、（抵抗値Ｒ０＋抵抗値Ｒ１）／２－Ｒとなる。抵抗Ｒ０およびＲ１と抵抗値Ｒとの差は、それぞれ（Ａ'＋ａ１'）、（Ａ'＋ａ２'）となる。抵抗Ｒ０およびＲ１は、物理配置が隣り合うことから同程度の製造誤差の影響を受けて抵抗値の差が小さくなる。したがって、ａ１'およびａ２'はＡ'と比較して十分小さくなる。抵抗Ｒ０のミスマッチ（Ａ＋ａ１）％は（Ａ'＋ａ１'）／Ｒを百分率で表したものとなり、抵抗Ｒ１のミスマッチ（Ａ＋ａ２）％は（Ａ'＋ａ２'）／Ｒを百分率で表したものとなる。本図に示したとおり、抵抗Ｒ２およびＲ３、抵抗Ｒ４およびＲ５、抵抗Ｒ６およびＲ７についても同様である。
【0061】
複数の抵抗のグループは、複数の変換後グループと１対１に対応する。したがって、複数の抵抗のグループは、複数の変換後ビットフィールドと１対１に対応する。配置変換部１５０は、２つの変換前ビットフィールドにおけるビットフィールド内の位置が同じ２つのビットを、同じ変換後ビットフィールドにおける、物理配置が隣り合う２つのアナログ変換器を制御するための２つのビットへと配置変換する。これにより、ＤＷＡ回路１００は、本図の例のような、物理配置が近いほど抵抗値が近くなる抵抗Ｒ０～Ｒ７を有するアナログ出力回路１９０を用いて、アナログ信号に発生する周期的な変動幅を、式（１）に示した振幅Ｗに抑えることができる。
【0062】
これに対し、物理配置が隣り合う２つのアナログ変換器を制御するための２つのビットが、同じ変換前ビットフィールドの２つのビットに対応したとすると、式（１）に示した振幅Ｗには、ミスマッチの平均値Ａ、Ｂ、Ｃ、またはＤが残留することになる。この場合には、アナログ信号に発生する周期的な変動が大きくなってしまう。
【0063】
本実施形態に係るＤＡ変換装置３０においては、抵抗Ｒ０～Ｒ７のミスマッチがばらつきを含む場合でも、出力制御コードにおける各変換後ビットフィールドに対応付けられた抵抗同士のミスマッチに関係性があり抵抗値の差が抑えられていればよく、異なる変換後ビットフィールドに対応付けられた抵抗間のミスマッチの関係性を必要としない。したがって、ＤＡ変換装置３０によれば、抵抗アレイに含まれる全抵抗の抵抗値をマッチングするのに代えて、抵抗の数が（１／抵抗のグループ数）となるグループ内の抵抗間で抵抗値をマッチングさせればよく、アナログ出力回路１９０内の抵抗アレイにおける各抵抗のマッチング要求を緩和することができる。
【0064】
また、本実施形態においては、シフト済みコードｎ７～ｎ０におけるビット位置を示す２進数値をＮｂ２～０とし、出力制御コードｓ７～０におけるビット位置を示す２進数値をＳｂ２～０とすると、図４に示した配置変換部１５０による変換前後のビット位置の関係は以下のとおりとなる。
Ｓｂ２＝Ｎｂ１ ＸＯＲ Ｎｂ０
Ｓｂ１＝Ｎｂ０
Ｓｂ０＝Ｎｂ２ ＸＯＲ Ｎｂ０
Ｓｂ２＝Ｎｂ１ ＸＯＲ Ｎｂ０
Ｓｂ１＝Ｎｂ０
Ｓｂ０＝Ｎｂ２ ＸＯＲ Ｎｂ０
【0065】
このように、本実施形態における配置変換部１５０は、シフト済みコードｎ７～ｎ０におけるビット位置を示す２進数値Ｎｂ２～０の最下位ビットＮｂ０および最上位ビットＮｂ２の排他的論理和に基づくビット値を、出力制御コードｓ７～ｓ０におけるビット位置を示す２進数値Ｓｂ２～０の最下位ビットＳｂ０とするビット配置の変換を行なう。この変換により、配置変換部１５０は、奇数番目の変換後グループＳ１およびＳ３については、変換前グループＮ１からのビットが変換前グループＮ０からのビットよりも出力制御コードの下位側となるように入れ換えている。
【0066】
ここで、Ｓｂ０＝Ｎｂ２としたとすると、配置変換部１５０は、変換前グループＮ０のビットｎ０～ｎ３を出力制御コードＳのビットｓ０、ｓ６、ｓ４、およびｓ２へと配置変換し、変換前グループＮ１のビットｎ４～ｎ７を出力制御コードＳのビットｓ１、ｓ７、ｓ５、およびｓ３へと配置変換することになる。この場合、アナログ出力回路１９０は、変換前グループＮ０のビットｎ０～ｎ３が順に"１"となる間に抵抗Ｒ０、Ｒ６、Ｒ４、およびＲ２からの電流を順に出力し、変換前グループＮ１のビットｎ４～７が順に"１"となる間に抵抗Ｒ１、Ｒ７、Ｒ５、およびＲ３からの電流を順に出力することとなる。本図に示したように抵抗値がＲ０＜Ｒ１、Ｒ２＜Ｒ３、Ｒ４＜Ｒ５、およびＲ６＜Ｒ７の関係を有する場合には、変換前グループＮ０の各ビットが選択されている間に電流を流す抵抗の抵抗値が、変換後グループＮ０１の対応するビットが選択されている間に電流を流す抵抗の抵抗値よりも常に小さくなり、アナログ信号の周期変動が生じうる。
【0067】
そこで、本実施形態における配置変換部１５０は、例えばＳｂ０＝Ｎｂ２ ＸＯＲ Ｎｂ０とすることにより、変換前グループＮ０のビットｎ０～ｎ３を出力制御コードＳのビットｓ０、ｓ７、ｓ４、およびｓ３へと配置変換し、変換前グループＮ１のビットｎ４～ｎ７を出力制御コードＳのビットｓ１、ｓ６、ｓ５、およびｓ２へと配置変換する。これにより、配置変換部１５０は、変換前グループＮ０が選択されている間に電流を流す抵抗の平均抵抗値を、変換前グループＮ１が選択されている間に電流を流す抵抗の平均抵抗値に近付けて、アナログ信号の周期変動を低減することができる。
【0068】
図８は、本実施形態の第１変形例に係る配置変換部８５０の構成を示す。本変形例においては、ＤＡ変換装置３０は、４ビットの入力デジタル信号をｑ３～ｑ０を受け取る。また、サーモメータ変換部１２０、シフト部１４０、およびアナログ出力回路１９０は、１６ビット化される。図４の配置変換部１５０は、１６ビット化され、シフト済みコードＮの各ビットと出力制御コードＳの各ビットとの対応付けが異なる配置変換部８５０に変更されている。サーモメータコードＭ、シフト済みコードＮ、および出力制御コードＳが１６ビット化されても、デルタシグマ変調装置１０の動作はこれらのコードが８ビットの場合と同様であるから、以下主な相違点である配置変換部８５０を中心に説明する。
【0069】
配置変換部８５０は、シフト部１４０が出力するシフト済みコードｎ１５～ｎ０のビット配置を変換した出力制御コードｓ１５～ｓ０をアナログ出力回路１９０に供給する。シフト済みコードＮは、連続する予め定められた第１の数のビットずつの２つの変換前ビットフィールドを含む。本図の例においては、シフト済みコードＮは、連続する８ビットずつの２つの変換前ビットフィールド（ｎ１５～ｎ８およびｎ７～ｎ０）を含む。シフト済みコードＮのビットｎ１５～ｎ８は変換前グループＮ１、ビットｎ７～ｎ０は変換前グループＮ０となる。
【0070】
出力制御コードＳは、連続する予め定められた第２の数のビットずつの複数の変換後ビットフィールドを含んでよい。本図の例においては、出力制御コードＳは、連続する４ビットずつの４つの変換後ビットフィールド（ｓ１５～ｓ１２、ｓ１１～ｓ８、ｓ７～ｓ４、およびｓ３～ｓ０）を含む。出力制御コードＳのビットｓ１５～ｓ１２は変換後グループＳ３、ビットｓ１１～ｓ８は変換後グループＳ２、ビットｓ７～ｓ４は変換後グループＳ１、ビットｓ３～ｓ０は変換後グループＳ０となる。
【0071】
配置変換部８５０は、シフト済みコードＮの複数のビットｎ１５～ｎ０を、出力制御コードＳの複数のビットｓ１５～ｓ０に１対１に対応付けるビット変換を行なう。配置変換部８５０は、２つの変換前ビットフィールドにおけるビットフィールド内の位置が同じ２つのビットを、複数の変換後ビットフィールドのうち同じ変換後ビットフィールドへと配置変換する。
【0072】
本変形例において、配置変換部８５０は、２つの変換前ビットフィールドにおけるビットフィールド内の位置が同じ２つのビットを、複数の変換後ビットフィールドのうち同じ変換後ビットフィールドにおける隣接する２つのビットへと配置変換する。本図の例において、変換前ビットフィールドｎ１５～ｎ８におけるｎ８と、変換前ビットフィールドｎ７～ｎ０におけるｎ０とは、いずれも変換前ビットフィールドにおける最下位ビットであり、ビットフィールド内における同じ位置のビットである。配置変換部８５０は、これら２つのビットｎ８、ｎ０を、同じ変換後ビットフィールドｓ３～ｓ０における隣接する２つのビットｓ１、ｓ０へと配置変換する。
【0073】
同様に、配置変換部８５０は、シフト済みコードＮのビットｎ９およびｎ１を出力制御コードＳのビットｓ１２およびｓ１３に配置変換し、シフト済みコードＮのビットｎ１０およびｎ２を出力制御コードＳのビットｓ７およびｓ６に配置変換し、シフト済みコードＮのビットｎ１１およびｎ３を出力制御コードＳのビットｓ１０およびｓ１１に配置変換し、シフト済みコードＮのビットｎ１２およびｎ４を出力制御コードＳのビットｓ３およびｓ２に配置変換し、シフト済みコードＮのビットｎ１３およびｎ５を出力制御コードＳのビットｓ１４およびｓ１５に配置変換し、シフト済みコードＮのビットｎ１４およびｎ６を出力制御コードＳのビットｓ５およびｓ４に配置変換し、シフト済みコードＮのビットｎ１５およびｎ７を出力制御コードＳのビットｓ８およびｓ９に配置変換する。
【0074】
本変形例においては、シフト済みコードｎ１５～ｎ０におけるビット位置を示す２進数値をＮｂ３～０とし、出力制御コードｓ１５～０におけるビット位置を示す２進数値をＳｂ３～０とすると、変換前後のビット位置の関係は以下のとおりとなる。
Ｓｂ３＝Ｎｂ０
Ｓｂ２＝Ｎｂ１ ＸＯＲ Ｎｂ０
Ｓｂ１＝Ｎｂ２ ＸＯＲ Ｎｂ１
Ｓｂ０＝Ｎｂ３ ＸＯＲ Ｎｂ０
Ｓｂ３＝Ｎｂ０
Ｓｂ２＝Ｎｂ１ ＸＯＲ Ｎｂ０
Ｓｂ１＝Ｎｂ２ ＸＯＲ Ｎｂ１
Ｓｂ０＝Ｎｂ３ ＸＯＲ Ｎｂ０
【0075】
このように、本変形例における配置変換部８５０は、図１～７に示した配置変換部１５０と同様に、シフト済みコードｎ１５～ｎ０におけるビット位置を示す２進数値Ｎｂ３～０の最下位ビットＮｂ０および最上位ビットＮｂ３の排他的論理和に基づくビット値を、出力制御コードｓ１５～ｓ０におけるビット位置を示す２進数値Ｓｂ３～０の最下位ビットＳｂ０とするビット配置の変換を行なう。この変換により、配置変換部８５０は、図７と同様の傾向を有する抵抗アレイを用いた場合に、配置変換部１５０と同様に、変換前グループＮ０が選択されている間に電流を流す抵抗の平均抵抗値を、変換前グループＮ１が選択されている間に電流を流す抵抗の平均抵抗値に近付けて、アナログ信号の周期変動を低減することができる。
【0076】
図９は、本実施形態の第１変形例に係るＤＷＡ回路１００の動作の一例を示す。本図は、入力デジタル信号ｑ３～ｑ０が０ｂ００００である場合において、時刻がｔ０１、ｔ０２、…と経過したときのＤＷＡ回路１００の出力を示す。
【0077】
本図の例においては、時刻ｔ０１においてシフト量記憶部１３０がシフト量０を記憶している。入力デジタル信号ｑ３～ｑ０が０であることから、シフト部１４０は、時刻ｔ０１から１サイクル毎にｎ０、ｎ１、…ｎ１５、ｎ０、ｎ１，…、ｎ１５のように、シフト済みコードＮの最下位ビットから最上位ビットへと順に、１サイクルに１ビットずつ"１"を出力し、最上位ビットを"１"としたサイクルの次には最下位ビットを"１"とする。この結果、配置変換部８５０は、時刻ｔ０１から１サイクル毎にｓ０、ｓ１３、ｓ６、ｓ１１、ｓ２、ｓ１５、ｓ４、ｓ９、ｓ１、ｓ１２、ｓ７、ｓ１０、ｓ３、ｓ１４、ｓ５、ｓ８、ｓ０、ｓ１３、…、ｓ８のように、シフト済みコードＮを配置転換した出力制御コードＳを１サイクルに１ビットずつ"１"とする。
【0078】
図１０は、本実施形態の第１変形例に係るＤＡ変換装置３０の出力の変動の一例を示す。ここで、アナログ出力回路１９０内の複数のアナログ変換器は、第２の数（４）ずつの複数のグループに分割される。アナログ変換器の複数のグループは、出力制御コードＳの複数の変換後ビットフィールドと１対１に対応する。すなわち、複数のアナログ変換器は、変換後グループＳ３のビットｓ１５～ｓ１２によって制御されるグループ３、変換後グループＳ２のビットｓ１１～ｓ８によって制御されるグループ２、変換後グループＳ１のビットｓ７～ｓ４によって制御されるグループ１、および、変換後グループＳ０のビットｓ３～ｓ０によって制御されるグループ０に分割される。
【0079】
アナログ出力回路１９０の各抵抗Ｒ０～Ｒ１５は、理想とする抵抗値Ｒに対し、製造誤差等による抵抗値ミスマッチを有する。複数の抵抗Ｒ０～Ｒ１５の抵抗ミスマッチを抵抗のグループ毎に分けて表すと、抵抗Ｒ０～Ｒ３は理想とする抵抗値Ｒに対して（Ａ＋ａ１～ａ４）％、抵抗Ｒ４～Ｒ７は理想とする抵抗値Ｒに対して（Ｂ＋ｂ１～ｂ４）％、抵抗Ｒ８～Ｒ１１は理想とする抵抗値Ｒに対して（Ｃ＋ｃ１～ｃ４）％、抵抗Ｒ１２～Ｒ１５は理想とする抵抗値Ｒに対して（Ｄ＋ｄ１～ｄ４）％の抵抗値ミスマッチを有するものとみなせる。
【0080】
ここで、Ａはグループ０に属する抵抗Ｒ０～Ｒ３のミスマッチの平均値であり、ａ１～ａ４は、それぞれ抵抗Ｒ０～Ｒ３の抵抗ミスマッチとＡとの差を表す。同様に、Ｂはグループ１に属する抵抗Ｒ４～Ｒ７のミスマッチの平均値であり、ｂ１～ｂ４はそれぞれ抵抗Ｒ４～Ｒ７の抵抗ミスマッチとＢとの差を表す。Ｃはグループ２に属する抵抗Ｒ８～Ｒ１１のミスマッチの平均値であり、ｃ１～ｃ４はそれぞれ抵抗Ｒ８～Ｒ１１の抵抗ミスマッチとＣとの差を表す。Ｄはグループ３に属する抵抗Ｒ１２～Ｒ１５のミスマッチの平均値であり、ｄ１～ｄ４はそれぞれ抵抗Ｒ１２～Ｒ１５の抵抗ミスマッチとＤとの差を表す。
【0081】
時刻ｔ０１において、ＤＷＡ回路１００は、出力制御コードＳのビットｓ０を"１"とし、他のビットを"０"とする。これにより、アナログ出力回路１９０内のＳＷ１５～０のうちＳＷ０のみがオンとなり、抵抗Ｒ０に流れる電流がアナログ信号として出力される。抵抗Ｒ０のミスマッチは（Ａ＋ａ１）％であるので、抵抗Ｒ０に流れる電流Ｉ０は理想的な電流Ｉｏに対して概ね（－Ａ－ａ１）％のミスマッチを含むものと近似することができる。
【0082】
同様に、時刻ｔ０２において、ＤＷＡ回路１００は、出力制御コードＳのビットｓ１３を"１"として、アナログ出力回路１９０内のＳＷ１３をオンとし抵抗Ｒ１３に電流を流す。抵抗Ｒ１３に流れる電流Ｉ１３は、理想的な電流Ｉｏに対して概ね（－Ｄ－ｄ２）％のミスマッチを含む。図１０は、このような時刻毎の出力電流ミスマッチを示す。
【0083】
入力デジタル信号Ｑが０である場合、ＤＷＡ回路１００は、出力制御コードを１ビットずつ"１"とし、出力制御コードＳのビット数分（本変形例において１６）のサイクル毎に同じビットを"１"とする。したがって、本実施形態においては、ＤＡ変換装置３０は、１６サイクル毎に繰り返し同じ抵抗から電流を流す。
【0084】
ここで、出力制御コードＳのビット数の１／２のサイクル（本変形例においては８サイクル）毎の、ｔ０２～ｔ０９、およびｔ１０～ｔ０１'の２つの期間のそれぞれにおける平均の出力電流ミスマッチは、図１０に示したように、－（２Ａ＋２Ｂ＋２Ｃ＋２Ｄ＋ａ２＋ａ３＋ｂ１＋ｂ３＋ｃ２＋ｃ４＋ｄ２＋ｄ４）／８％、－（２Ａ＋２Ｂ＋２Ｃ＋２Ｄ＋ａ１＋ａ４＋ｂ２＋ｂ４＋ｃ１＋ｃ３＋ｄ１＋ｄ３）／８％となる。したがって、時刻ｔ０２から開始する１６サイクルを１周期とするアナログ信号の振幅Ｗは、以下の式（２）と見積もることができる。
Ｗ＝－（２Ａ＋２Ｂ＋２Ｃ＋２Ｄ＋ａ２＋ａ３＋ｂ１＋ｂ３＋
ｃ２＋ｃ４＋ｄ２＋ｄ４）／８％－
（－（２Ａ＋２Ｂ＋２Ｃ＋２Ｄ＋ａ１＋ａ４＋ｂ２＋ｂ４＋
ｃ１＋ｃ３＋ｄ１＋ｄ３）／８％）
＝（（ａ１－ａ２－ａ３＋ａ４）＋（－ｂ１＋ｂ２－ｂ３＋ｂ４）＋
（ｃ１－ｃ２＋ｃ３－ｃ４）＋（ｄ１－ｄ２＋ｄ３－ｄ４））
／８％×Ｉｏ （式２）
Ｗ＝－（２Ａ＋２Ｂ＋２Ｃ＋２Ｄ＋ａ２＋ａ３＋ｂ１＋ｂ３＋
ｃ２＋ｃ４＋ｄ２＋ｄ４）／８％－
（－（２Ａ＋２Ｂ＋２Ｃ＋２Ｄ＋ａ１＋ａ４＋ｂ２＋ｂ４＋
ｃ１＋ｃ３＋ｄ１＋ｄ３）／８％）
＝（（ａ１－ａ２－ａ３＋ａ４）＋（－ｂ１＋ｂ２－ｂ３＋ｂ４）＋
（ｃ１－ｃ２＋ｃ３－ｃ４）＋（ｄ１－ｄ２＋ｄ３－ｄ４））
／８％×Ｉｏ （式２）
【0085】
本変形例において、配置変換部８５０は、２つの変換前ビットフィールドにおけるビットフィールド内の位置が同じ２つのビットを、複数の変換後ビットフィールドのうち同じ変換後ビットフィールドにおける隣接する２つのビットへと配置変換することにより、出力制御コードＳのビット数である１６サイクルを１周期とするアナログ信号の振幅Ｗから、各グループの抵抗のミスマッチの平均値Ａ、Ｂ、Ｃ、およびＤの影響を除去する。振幅Ｗには、各グループの抵抗とミスマッチの平均値との差ａ１～４、ｂ１～４、ｃ１～４、およびｄ１～４の影響が残ることとなる。ここで、配置変換部８５０は、２つの変換前ビットフィールドにおけるビットフィールド内の位置が同じ２つのビットを、同じ変換後ビットフィールドにおける隣接しない２つのビットへと配置変換したとしても、平均値Ａ、Ｂ、Ｃ、およびＤの影響の除去効果を得ることができる。
【0086】
なお、実際には、時刻ｔ０１、ｔ０２、ｔ０３、ｔ０４、ｔ０５、ｔ０６、ｔ０７、ｔ０８から開始する各周期についてアナログ信号の振幅を算出して、最大となる振幅をアナログ信号の振幅Ｗとみなすべきである。すなわち、時刻ｔ０２から開始する周期におけるアナログ信号の振幅が最大である場合には、アナログ信号の振幅Ｗは上記式（２）となる。しかし、いずれの時刻から開始するいずれの周期について振幅を計算したとしても、上記式（２）と同様に、振幅Ｗの式からＡ、Ｂ、Ｃ、およびＤの項を削除することができる。
【0087】
本変形例に係るＤＡ変換装置３０においては、抵抗Ｒ０～Ｒ１５のミスマッチがばらつきを含む場合でも、出力制御コードにおける各変換後ビットフィールドに対応付けられた抵抗同士のミスマッチに関係性があり抵抗値の差が抑えられていればよく、異なる変換後ビットフィールドに対応付けられた抵抗間のミスマッチの関係性を必要としない。したがって、ＤＡ変換装置３０によれば、抵抗アレイに含まれる全抵抗の抵抗値をマッチングするのに代えて、抵抗の数が（１／抵抗のグループ数）となるグループ内の抵抗間で抵抗値をマッチングさせればよく、アナログ出力回路１９０内の抵抗アレイにおける各抵抗のマッチング要求を緩和することができる。
【0088】
図１１は、本実施形態の第２変形例に係る配置変換部１１５０の構成を示す。本変形例においては、ＤＡ変換装置３０は、４ビットの入力デジタル信号をｑ３～ｑ０を受け取るが、その値は０～１４の範囲に制限される。また、サーモメータ変換部１２０、シフト部１４０、およびアナログ出力回路１９０は、１５ビット化される。図４の配置変換部１５０は、１５ビット化され、シフト済みコードＮの各ビットと出力制御コードＳの各ビットとの対応付けが異なる配置変換部１１５０に変更されている。サーモメータコードＭ、シフト済みコードＮ、および出力制御コードＳが１５ビット化されても、デルタシグマ変調装置１０の動作はこれらのコードが８ビットの場合と同様であるから、以下主な相違点である配置変換部１１５０を中心に説明する。
【0089】
配置変換部１１５０は、シフト部１４０が出力するシフト済みコードｎ１４～ｎ０のビット配置を変換した出力制御コードｓ１４～ｓ０をアナログ出力回路１９０に供給する。シフト済みコードＮは、連続する予め定められた第１の数のビットずつの２つの変換前ビットフィールドを含む。本図の例においては、シフト済みコードＮは、連続する７ビットずつの２つの変換前ビットフィールド（ｎ１４～ｎ８およびｎ６～ｎ０）を含む。シフト済みコードＮのビットｎ１４～ｎ８は変換前グループＮ１、ビットｎ６～ｎ０は変換前グループＮ０となる。
【0090】
本変形例においては、シフト済みコードＮは、２つの変換前ビットフィールドｎ１４～ｎ８およびｎ６～ｎ０に属さないビットｎ７を更に含む。シフト済みコードＮの全ビットうち変換前ビットフィールドに属さないビットは、１ビットであってよく、２ビットであってもよく、シフト済みコードＮのビット数の２５％未満、２０％未満、または１０％未満等であってよい。
【0091】
出力制御コードＳは、連続する予め定められた第２の数のビットずつの複数の変換後ビットフィールドを含んでよい。本図の例においては、出力制御コードＳは、連続する２ビットずつの７つの変換後ビットフィールド（ｓ１４～ｓ１３、ｓ１２～ｓ１１、ｓ１０～ｓ９、ｓ８およびｓ６、ｓ５～ｓ４、ｓ３～ｓ２、およびｓ１～ｓ０）を含む。ただし、ｓ８およびｓ６からなる変換後ビットフィールドは、いずれの変換後ビットフィールドにも属しないビットｓ７を除いて連続する２つのビットからなる。出力制御コードＳのビットｓ１４～ｓ１３は変換後グループＳ６、ビットｓ１２～ｓ１１は変換後グループＳ５、ビットｓ１０～ｓ９は変換後グループＳ４、ビットｓ８およびｓ６は変換後グループＳ３、ビットｓ５～ｓ４は変換後グループＳ２、ビットｓ３～ｓ２は変換後グループＳ１、ビットｓ１～ｓ０は変換後グループＳ０となる。
【0092】
配置変換部１１５０は、シフト済みコードＮの複数のビットｎ１４～ｎ０を、出力制御コードＳの複数のビットｓ１４～ｓ０に１対１に対応付けるビット変換を行なう。配置変換部１１５０は、２つの変換前ビットフィールドにおけるビットフィールド内の位置が同じ２つのビットを、複数の変換後ビットフィールドのうち同じ変換後ビットフィールドにおける隣接する２つのビットへと配置変換する。本図の例において、変換前ビットフィールドｎ１４～ｎ８におけるｎ８と、変換前ビットフィールドｎ６～ｎ０におけるｎ０とは、いずれも変換前ビットフィールドにおける最下位ビットであり、ビットフィールド内における同じ位置のビットである。配置変換部１１５０は、これら２つのビットｎ８、ｎ０を、同じ変換後ビットフィールドｓ１～ｓ０における隣接する２つのビットｓ１、ｓ０へと配置変換する。
【0093】
同様に、配置変換部１１５０は、シフト済みコードＮのビットｎ９およびｎ１を出力制御コードＳのビットｓ３およびｓ２に配置変換し、シフト済みコードＮのビットｎ１０およびｎ２を出力制御コードＳのビットｓ４およびｓ５に配置変換し、シフト済みコードＮのビットｎ１１およびｎ３を出力制御コードＳのビットｓ８およびｓ６に配置変換し、シフト済みコードＮのビットｎ１２およびｎ４を出力制御コードＳのビットｓ９およびｓ１０に配置変換し、シフト済みコードＮのビットｎ１３およびｎ５を出力制御コードＳのビットｓ１２およびｓ１１に配置変換し、シフト済みコードＮのビットｎ１４およびｎ６を出力制御コードＳのビットｓ１４およびｓ１３に配置変換する。また、配置変換部１１５０は、いずれの変換前ビットフィールドにも属さないビットｎ７を、出力制御コードＳのビット７に配置変換する。
【0094】
図１２は、本実施形態の第２変形例に係るＤＷＡ回路１００の動作の一例を示す。本図は、入力デジタル信号ｑ３～ｑ０が０ｂ００００である場合において、時刻がｔ０１、ｔ０２、…と経過したときのＤＷＡ回路１００の出力を示す。
【0095】
本図の例においては、時刻ｔ０１においてシフト量記憶部１３０がシフト量０を記憶している。入力デジタル信号ｑ３～ｑ０が０であることから、シフト部１４０は、時刻ｔ０１から１サイクル毎にｎ０、ｎ１、…ｎ１４、ｎ０、ｎ１，…、ｎ１４のように、シフト済みコードＮの最下位ビットから最上位ビットへと順に、１サイクルに１ビットずつ"１"を出力し、最上位ビットを"１"としたサイクルの次には最下位ビットを"１"とする。この結果、配置変換部１１５０は、時刻ｔ０１から１サイクル毎にｓ０、ｓ２、ｓ５、ｓ６、ｓ１０、ｓ１１、ｓ１３、ｓ７、ｓ１、ｓ３、ｓ４、ｓ８、ｓ９、ｓ１２、ｓ１４、ｓ０、ｓ２、…、ｓ１４のように、シフト済みコードＮを配置転換した出力制御コードＳを１サイクルに１ビットずつ"１"とする。
【0096】
図１３は、本実施形態の第２変形例に係るＤＡ変換装置３０の出力の変動の一例を示す。ここで、アナログ出力回路１９０内の複数のアナログ変換器は、第２の数（２）ずつの複数のグループに分割される。アナログ変換器の複数のグループは、出力制御コードＳの複数の変換後ビットフィールドと１対１に対応する。すなわち、複数のアナログ変換器は、変換後グループＳ６のビットｓ１４～ｓ１３によって制御されるグループ６、変換後グループＳ５のビットｓ１２～ｓ１１によって制御されるグループ５、変換後グループＳ４のビットｓ１０～ｓ９によって制御されるグループ４、変換後グループＳ３のビットｓ８およびｓ６によって制御されるグループ３、変換後グループＳ２のビットｓ５～ｓ４によって制御されるグループ２、変換後グループＳ１のビットｓ３～ｓ２によって制御されるグループ１、および、変換後グループＳ０のビットｓ１～ｓ０によって制御されるグループ０に分割される。また、アナログ出力回路１９０は、いずれの変換後グループにも属さないビットｓ７によって制御される、いずれのアナログ変換器のグループにも属さないアナログ変換器（スイッチＳＷ７および抵抗Ｒ７の組）を含む。
【0097】
アナログ出力回路１９０の各抵抗Ｒ０～Ｒ１４は、理想とする抵抗値Ｒに対し、製造誤差等による抵抗値ミスマッチを有する。複数の抵抗Ｒ０～Ｒ１４の抵抗ミスマッチを抵抗のグループ毎に分けて表すと、抵抗Ｒ０～Ｒ１は理想とする抵抗値Ｒに対して（Ａ＋ａ１～ａ２）％、抵抗Ｒ２～Ｒ３は理想とする抵抗値Ｒに対して（Ｂ＋ｂ１～ｂ２）％、抵抗Ｒ４～Ｒ５は理想とする抵抗値Ｒに対して（Ｃ＋ｃ１～ｃ２）％、抵抗Ｒ６およびＲ８は理想とする抵抗値Ｒに対して（Ｄ＋ｄ１～ｄ２）％、抵抗Ｒ９～Ｒ１０は理想とする抵抗値Ｒに対して（Ｅ＋ｅ１～ｅ２）％、抵抗Ｒ１１～Ｒ１２は理想とする抵抗値Ｒに対して（Ｆ＋ｆ１～ｆ２）％、抵抗Ｒ１３～Ｒ１４は理想とする抵抗値Ｒに対して（Ｇ＋ｇ１～ｇ２）％の抵抗値ミスマッチを有するものとみなせる。
【0098】
ここで、Ａはグループ０に属する抵抗Ｒ０～Ｒ１のミスマッチの平均値であり、ａ１～ａ２は、それぞれ抵抗Ｒ０～Ｒ１の抵抗ミスマッチとＡとの差を表す。同様に、Ｂはグループ１に属する抵抗Ｒ２～Ｒ３のミスマッチの平均値であり、ｂ１～ｂ２はそれぞれ抵抗Ｒ２～Ｒ３の抵抗ミスマッチとＢとの差を表す。Ｃはグループ２に属する抵抗Ｒ４～Ｒ５のミスマッチの平均値であり、ｃ１～ｃ２はそれぞれ抵抗Ｒ４～Ｒ５の抵抗ミスマッチとＣとの差を表す。Ｄはグループ３に属する抵抗Ｒ６およびＲ８のミスマッチの平均値であり、ｄ１～ｄ２はそれぞれ抵抗Ｒ６およびＲ８の抵抗ミスマッチとＤとの差を表す。Ｅはグループ４に属する抵抗Ｒ９～Ｒ１０のミスマッチの平均値であり、ｅ１～ｅ２はそれぞれ抵抗Ｒ９～Ｒ１０の抵抗ミスマッチとＥとの差を表す。Ｆはグループ５に属する抵抗Ｒ１１～Ｒ１２のミスマッチの平均値であり、ｆ１～ｆ２はそれぞれ抵抗Ｒ１１～Ｒ１２の抵抗ミスマッチとＦとの差を表す。Ｇはグループ６に属する抵抗Ｒ１２およびＲ１３のミスマッチの平均値であり、ｇ１～ｇ２はそれぞれ抵抗Ｒ１２～Ｒ１３の抵抗ミスマッチとＧとの差を表す。なお、いずれのグループにも属さない抵抗Ｒ７のミスマッチは、Ｈ％と示す。
【0099】
時刻ｔ０１において、ＤＷＡ回路１００は、出力制御コードＳのビットｓ０を"１"とし、他のビットを"０"とする。これにより、アナログ出力回路１９０内のＳＷ１４～０のうちＳＷ０のみがオンとなり、抵抗Ｒ０に流れる電流がアナログ信号として出力される。抵抗Ｒ０のミスマッチは（Ａ＋ａ１）％であるので、抵抗Ｒ０に流れる電流Ｉ０は理想的な電流Ｉｏに対して概ね（－Ａ－ａ１）％のミスマッチを含むものと近似することができる。
【0100】
同様に、時刻ｔ０２において、ＤＷＡ回路１００は、出力制御コードＳのビットｓ２を"１"としてアナログ出力回路１９０内のＳＷ２をオンとして抵抗Ｒ２に電流を流す。抵抗Ｒ２に流れる電流Ｉ２は、理想的な電流Ｉｏに対して概ね（－Ｂ－ｂ１）％のミスマッチを含む。図１３は、このような時刻毎の出力電流ミスマッチを示す。
【0101】
入力デジタル信号Ｑが０である場合、ＤＷＡ回路１００は、出力制御コードを１ビットずつ"１"とし、出力制御コードＳのビット数分（本変形例において１５）のサイクル毎に同じビットを"１"とする。したがって、本実施形態においては、ＤＡ変換装置３０は、１５サイクル毎に繰り返し同じ抵抗から電流を流す。
【0102】
ここで、出力制御コードＳのビット数の１／２のサイクル（本変形例においては７．５サイクル）毎の、ｔ０２からの７．５サイクルと、ｔ０９およびｔ１０の中間のタイミングからの７．５サイクルとの２つの期間のそれぞれにおける平均の出力電流ミスマッチは、図１３に示したように、－（Ａ／２＋Ｂ＋Ｃ＋Ｄ＋Ｅ＋Ｆ＋Ｇ＋Ｈ＋ａ２／２＋ｂ１＋ｃ２＋ｄ１＋ｅ２＋ｆ１＋ｇ１）／７．５％、－（３Ａ／２＋Ｂ＋Ｃ＋Ｄ＋Ｅ＋Ｆ＋ａ１＋ａ２／２＋ｂ２＋ｃ１＋ｄ２＋ｅ１＋ｆ２＋ｇ２）／７．５％となる。したがって、時刻ｔ０２から開始する１５サイクルを１周期とするアナログ信号の振幅Ｗは、以下の式（３）と見積もることができる。
Ｗ＝（－Ａ＋Ｈ＋（ａ１）＋（－ｂ１＋ｂ２）＋（ｃ１－ｃ２）＋
（－ｄ１＋ｄ２）＋（ｅ１－２）＋（－ｆ１＋ｆ２）＋（－ｇ１＋ｇ２））
／７．５％×Ｉｏ 式（３）
Ｗ＝（－Ａ＋Ｈ＋（ａ１）＋（－ｂ１＋ｂ２）＋（ｃ１－ｃ２）＋
（－ｄ１＋ｄ２）＋（ｅ１－２）＋（－ｆ１＋ｆ２）＋（－ｇ１＋ｇ２））
／７．５％×Ｉｏ 式（３）
【0103】
配置変換部１１５０は、２つの変換前ビットフィールドにおけるビットフィールド内の位置が同じ２つのビットを、複数の変換後ビットフィールドのうち同じ変換後ビットフィールドにおける隣接する２つのビットへと配置変換することにより、出力制御コードＳのビット数である１５サイクルを１周期とするアナログ信号の振幅Ｗから、各グループの抵抗のミスマッチの平均値Ａ、Ｂ、Ｃ、およびＤの影響を、グループに属さない抵抗Ｒ７の存在によって生じる「－Ａ＋Ｈ」等以外について除去する。したがって、振幅Ｗには、「－Ａ＋Ｈ」等と、各グループの抵抗とミスマッチの平均値との差ａ１～２、ｂ１～２、ｃ１～２、ｄ１～ｄ２、ｅ１～ｅ２、ｆ１～ｆ２、およびｇ１～２の影響が残ることとなる。
【0104】
なお、実際には、開始時刻が異なる各周期についてアナログ信号の振幅を算出して、最大となる振幅をアナログ信号の振幅Ｗとみなすべきである。すなわち、時刻ｔ０２から開始する周期におけるアナログ信号の振幅が最大である場合には、アナログ信号の振幅Ｗは上記式（３）となる。図１３に示したように、１周期の開始時刻が異なると、式（３）の「－Ａ＋Ｈ」の部分が「－Ｂ＋Ｈ」、「－Ｃ＋Ｈ」、「－Ｄ＋Ｈ」、「－Ｅ＋Ｈ」、「－Ｆ＋Ｈ」、および「－Ｇ＋Ｈ」等に置き換わる。したがって、いずれの時刻から開始するいずれの周期について振幅を計算したとしても、上記式（３）と同様に、振幅Ｗの式から「－Ａ＋Ｈ」等を除きＡ、Ｂ、Ｃ、およびＤの項を削除することができる。
【0105】
したがって、本変形例に係るＤＡ変換装置３０においては、抵抗のグループに属しない抵抗Ｒ７が存在したとしても、グループ毎の抵抗間での抵抗値のマッチングすることに加えてグループに属しない抵抗Ｒ７と他の抵抗との抵抗値のマッチングを図ればよく、異なるグループ間の抵抗同士のマッチング要求を緩和することができる。
【0106】
図１４は、本実施形態の第３変形例に係るアナログ出力回路１９０における抵抗Ｒ０～Ｒ７の配置と抵抗値との関係の一例を示す。本図の例において、複数の抵抗Ｒ０、Ｒ２、Ｒ４、およびＲ６は、シリコン（Ｓｉ）等の基板１４００の上面に形成したＰウェル、Ｎウェル、またはトレンチ等の抵抗下部基板１４１０－１の上に形成される。また、複数の抵抗Ｒ１、Ｒ３、Ｒ５、およびＲ７は、基板１４００の上面に形成した抵抗下部基板１４１０－２の上に形成される。
【0107】
本図に示した例においては、抵抗下部基板１４１０－１および抵抗下部基板１４１０－２は、抵抗Ｒ０側および抵抗Ｒ１側から抵抗Ｒ６側および抵抗Ｒ７側へと近付くにつれて非線形的に厚くなっている。このため、抵抗下部基板１４１０－１上の各抵抗および抵抗下部基板１４１０－２上の各抵抗は、抵抗Ｒ０およびＲ１に近い抵抗ほど抵抗値が小さく、抵抗Ｒ６およびＲ７に近い抵抗ほど抵抗値が大きくなっている。抵抗Ｒ０～Ｒ７の平均の抵抗値は、Ｒ＝（Ｒ０＋Ｒ１＋…＋Ｒ７）／８となる。
【0108】
ただし、本図に示した例においては、抵抗アレイの構成および配置等の要因により、抵抗下部基板１４１０－１上の隣り合う抵抗同士、および抵抗下部基板１４１０－２上の隣り合う抵抗同士よりも、抵抗下部基板１４１０－１上の抵抗と抵抗下部基板１４１０－２上における物理配置が対応する抵抗との間の方が、抵抗値の差がより小さくなる。例えば、抵抗下部基板１４１０－１上の隣り合う抵抗Ｒ０およびＲ２よりも、抵抗下部基板１４１０－１上の抵抗Ｒ０と抵抗下部基板１４１０－２上において抵抗Ｒ０と物理配置が対応する（すなわち、各抵抗下部基板１４１０における左端に位置する）抵抗Ｒ１との間の方が抵抗値の差がより小さい。
【0109】
そこで、本変形例においては、物理配置にとらわれず、グループ内の抵抗値の差がより小さくなるように複数の抵抗をグループ化する。複数の抵抗は、各抵抗の抵抗値とグループ内の抵抗の平均抵抗値との差の絶対値の和が最小となるようにグループ化されてよい。具体的には、物理配置が対応する抵抗Ｒ０およびＲ１、抵抗Ｒ２およびＲ３、抵抗Ｒ４およびＲ５、ならびに抵抗Ｒ６およびＲ７をそれぞれグループとし、グループ毎にミスマッチを算出する。このようなグループ化をした場合、各抵抗のミスマッチは図４に関連して示したものと同様となる。
【0110】
図１５は、本実施形態の第３変形例に係る配置変換部１５５０の構成を示す。配置変換部１５５０は、シフト部１４０が出力するシフト済みコードｎ７～ｎ０のビット配置を変換した出力制御コードｓ７～ｓ０をアナログ出力回路１９０に供給する。本変形例におけるシフト済みコードは、図４に関連して示したシフト済みコードと同様である。
【0111】
出力制御コードは、連続する予め定められた第２の数のビットずつの複数の変換後ビットフィールドを含んでよい。本図の例においては、出力制御コードＳは、連続する２ビットずつの４つの変換後ビットフィールド（ｓ７～ｓ６、ｓ５～ｓ４、ｓ３～ｓ２、およびｓ１～ｓ０）を含む。本図の例においては、出力制御コードＳは、変換後ビットフィールドｓ７～ｓ６に対応する変換後グループＳ３、変換後ビットフィールドｓ６～ｓ５に対応する変換後グループＳ２、変換後ビットフィールドｓ４～ｓ３に対応する変換後グループＳ１、および、変換後ビットフィールドｓ１～ｓ０に対応する変換後グループＳ０に分割される。
【0112】
図１４に示したように、アナログ出力回路１９０内の複数の抵抗Ｒ０～Ｒ７は、グループ内の抵抗値の差がより小さくなるようにグループ化されている。したがって、出力制御コードSの連続する２ビットｓ７～ｓ６、ｓ５～ｓ４、ｓ３～ｓ２、およびｓ１～ｓ０は、物理配置上隣り合わないが対応する位置にある抵抗Ｒ７～Ｒ６、Ｒ５～Ｒ４、Ｒ３～Ｒ２、およびＲ１～Ｒ０に対する出力制御を行なう信号となる。
【0113】
すなわち、配置変換部１５５０は、２つの変換前ビットフィールドにおけるビットフィールド内の位置が同じ２つのビットを、同じ変換後ビットフィールドにおける、物理配置が対応する２つのアナログ変換器を制御するための２つのビットへと配置変換する。本図の例において、変換前ビットフィールドｎ７～ｎ４におけるｎ４と、変換前ビットフィールドｎ３～ｎ０におけるｎ０とは、いずれも変換前ビットフィールドにおける最下位ビットであり、ビットフィールド内における同じ位置のビットである。配置変換部１５５０は、これら２つのビットｎ４、ｎ０を、同じ変換後ビットフィールドｓ１～ｓ０における隣接する２つのビットｓ１、ｓ０へと配置変換する。
【0114】
同様に、配置変換部１５５０は、２つの変換前ビットフィールドにおける最下位から２番目のビットであるビットｎ５、ｎ１を、同じ変換後ビットフィールドｓ３～ｓ２における隣接する２つのビットｓ３、ｓ２へと配置変換する。配置変換部１５５０は、２つの変換前ビットフィールドにおける最下位から３番目のビットであるビットｎ６、ｎ２を、同じ変換後ビットフィールドｓ５～ｓ４における隣接する２つのビットｓ５、ｓ４へと配置変換する。配置変換部１５５０は、２つの変換前ビットフィールドにおける最下位から２番目のビットであるビットｎ７、ｎ３を、同じ変換後ビットフィールドｓ７～ｓ６における隣接する２つのビットｓ７、ｓ６へと配置変換する。この結果、配置変換部１５５０は、変換前ビットフィールドのｎ０、ｎ１、ｎ２、ｎ３、ｎ４、ｎ５、ｎ６、およびｎ７を、変換後ビットフィールドのｓ０、ｓ２、ｓ４、ｓ６、ｓ１、ｓ３、ｓ５、およびｓ７に変換する。
【0115】
本変形例に係るＤＡ変換装置３０においては、物理配置が隣接しなくても実装構造における相対的な位置が対応している抵抗同士を同じグループとしてグループ内の抵抗間の抵抗値の差を抑えることで、アナログ信号に発生する周期的な変動の幅を抑えることができる。したがって、ＤＡ変換装置３０によれば、抵抗アレイに含まれる全抵抗の抵抗値をマッチングするのに代えて、抵抗の数が（１／抵抗のグループ数）となるグループ内の抵抗間で抵抗値をマッチングさせればよく、アナログ出力回路１９０内の抵抗アレイにおける各抵抗のマッチング要求を緩和することができる。
【0116】
以上に示したＤＡ変換装置３０においては、シフト済みコードＮが２つの変換前ビットフィールドを含み、シフト済みコードＮの１周を１周期とする周波数に発生する不要なトーンを抑えることができる。ここで、クロック信号の周波数をＦ（Ｈｚ）とし、シフト済みコードＮのビット数をＫとし、入力デジタル信号Ｑの値＋１をＶとすると、１サイクルあたりＫビットのシフト済みコードＮがＶビットずつ"１"となるからシフト済みコードＮはＫ／Ｖサイクルで１周する。したがって、ＤＡ変換装置３０は、Ｆ／（Ｋ／Ｖ）＝Ｆ・Ｖ／Ｋの周波数に発生する不要なトーンを抑えることができる。
【0117】
なお、以上においては説明の簡単化するために、入力デジタル信号Ｑが０であり、出力制御コードＳが１サイクルあたり１ビットが選択される場合について例示した。入力デジタル信号Ｑが（ｋ－１）であり、出力制御コードＳが１サイクルあたりｋビットが選択される場合（ただしｋ＞１）には、アナログ出力回路１９０が出力するアナログ信号は、１／ｋサイクルあたり１ビットずつが選択された場合のｋ倍の値になるとみなすことができる。したがって、入力デジタル信号Ｑが０である場合についてアナログ出力信号の周期変動を抑えることにより、入力デジタル信号Ｑが０以外の場合についてもアナログ出力信号の周期変動を抑えることができる。
【0118】
以上に示したＤＡ変換装置３０は、シフト済みコードＮとして、複数の変換前ビットフィールドを含むものに拡張することができる。すなわち、シフト済みコードＮは、３以上の変換前ビットフィールドを含んでもよい。変換前ビットフィールドの数は、例えば３以上の２の倍数または３以上の２のべき乗の数であってもよい。この場合、配置変換部１５０等の配置変換部は、複数の変換前ビットフィールドにおけるビットフィールド内の位置が同じ複数のビットを、同じ変換後ビットフィールドへと配置変換する。配置変換部は、複数の抵抗のミスマッチの状態に応じて、複数の変換前ビットフィールドにおけるビットフィールド内の位置が同じ複数のビットを、同じ変換後ビットフィールドにおける、物理配置が隣り合うかまたは物理配置が対応する複数個のアナログ変換器を制御するための複数個のビットへと配置変換してよい。
【0119】
例えば、変換前ビットフィールドの数が４の場合、配置変換部は、シフト済みコードＮにおける４つの変換前ビットフィールドにおけるビットフィールド内の位置が同じ４つのビットを同じ変換後ビットフィールドへと配置変換する。これにより、ＤＡ変換装置３０は、シフト済みコードＮの１／２周を１周期とする周波数（２・Ｆ・Ｖ／Ｋ）に発生する不要なトーンも抑えることができる。
【0120】
本発明の様々な実施形態は、フローチャートおよびブロック図を参照して記載されてよく、ここにおいてブロックは、（１）操作が実行されるプロセスの段階または（２）操作を実行する役割を持つ装置のセクションを表わしてよい。特定の段階およびセクションが、専用回路、コンピュータ可読媒体上に格納されるコンピュータ可読命令と共に供給されるプログラマブル回路、および／またはコンピュータ可読媒体上に格納されるコンピュータ可読命令と共に供給されるプロセッサによって実装されてよい。専用回路は、デジタルおよび／またはアナログハードウェア回路を含んでよく、集積回路（ＩＣ）および／またはディスクリート回路を含んでよい。プログラマブル回路は、論理ＡＮＤ、論理ＯＲ、論理ＸＯＲ、論理ＮＡＮＤ、論理ＮＯＲ、および他の論理操作、フリップフロップ、レジスタ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブルロジックアレイ（ＰＬＡ）等のようなメモリ要素等を含む、再構成可能なハードウェア回路を含んでよい。
【0121】
コンピュータ可読媒体は、適切なデバイスによって実行される命令を格納可能な任意の有形なデバイスを含んでよく、その結果、そこに格納される命令を有するコンピュータ可読媒体は、フローチャートまたはブロック図で指定された操作を実行するための手段を作成すべく実行され得る命令を含む、製品を備えることになる。コンピュータ可読媒体の例としては、電子記憶媒体、磁気記憶媒体、光記憶媒体、電磁記憶媒体、半導体記憶媒体等が含まれてよい。コンピュータ可読媒体のより具体的な例としては、フロッピー（登録商標）ディスク、ディスケット、ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭまたはフラッシュメモリ）、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、静的ランダムアクセスメモリ（ＳＲＡＭ）、コンパクトディスクリードオンリメモリ（ＣＤ-ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）、ブルーレイ（登録商標）ディスク、メモリスティック、集積回路カード等が含まれてよい。
【0122】
コンピュータ可読命令は、アセンブラ命令、命令セットアーキテクチャ（ＩＳＡ）命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ、またはＪＡＶＡ（登録商標）、Ｃ＋＋、Ｓｍａｌｌｔａｌｋ（登録商標）等のようなオブジェクト指向プログラミング言語、および「Ｃ」プログラミング言語または同様のプログラミング言語のような従来の手続型プログラミング言語を含む、１または複数のプログラミング言語の任意の組み合わせで記述されたソースコードまたはオブジェクトコードのいずれかを含んでよい。
【0123】
コンピュータ可読命令は、汎用コンピュータ、特殊目的のコンピュータ、若しくは他のコンピュータ等のプログラム可能なデータ処理装置のプロセッサまたはプログラマブル回路に対し、ローカルにまたはローカルエリアネットワーク（ＬＡＮ）、インターネット等のようなワイドエリアネットワーク（ＷＡＮ）を介して提供され、フローチャートまたはブロック図で指定された操作を実行するための手段を作成すべく、コンピュータ可読命令を実行してよい。プロセッサの例としては、コンピュータプロセッサ、処理ユニット、マイクロプロセッサ、デジタル信号プロセッサ、コントローラ、マイクロコントローラ等を含む。
【0124】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【0125】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【0126】
１０ デルタシグマ変調装置
２０ デルタシグマ変調器
３０ ＤＡ変換装置
１００ ＤＷＡ回路
１１０ 遅延回路
１２０ サーモメータ変換部
１３０ シフト量記憶部
１４０ シフト部
１５０ 配置変換部
１６０ 更新部
１９０ アナログ出力回路
７００ 基板
７１０ 抵抗下部基板
８５０ 配置変換部
１４００ 基板
１４１０ 抵抗下部基板
１１５０ 配置変換部
１５５０ 配置変換部
２０ デルタシグマ変調器
３０ ＤＡ変換装置
１００ ＤＷＡ回路
１１０ 遅延回路
１２０ サーモメータ変換部
１３０ シフト量記憶部
１４０ シフト部
１５０ 配置変換部
１６０ 更新部
１９０ アナログ出力回路
７００ 基板
７１０ 抵抗下部基板
８５０ 配置変換部
１４００ 基板
１４１０ 抵抗下部基板
１１５０ 配置変換部
１５５０ 配置変換部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】