特開 2023-87121 撮像ユニットおよび撮像装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023087121

(43)【公開日】2023-06-22

(54)【発明の名称】撮像ユニットおよび撮像装置

(51)【国際特許分類】

   H04N 25/772 20230101AFI20230615BHJP

【ＦＩ】

H04N25/772

【審査請求】有

【請求項の数】1

【出願形態】ＯＬ

(21)【出願番号】P 2023076904

(22)【出願日】2023-05-08

(62)【分割の表示】P 2021131698の分割

【原出願日】2014-09-30

(71)【出願人】

【識別番号】000004112

【氏名又は名称】株式会社ニコン

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】村田 寛信

(57)【要約】

【課題】参照レベルとアナログ画像信号の信号レベルとを比較する差動コンパレータを有する撮像部において、光電変換部を高密度に設ける。
【解決手段】複数の光電変換部を含む画素部を有する撮像部と、撮像部から出力されるデジタル信号を処理する信号処理部と、撮像部に配置され、参照レベルと画素部において光電変換された電荷量に応じて生成される出力信号の信号レベルとを比較してデジタル信号を出力する差動コンパレータとを備える撮像ユニットを提供する。
【選択図】図３

【特許請求の範囲】

【請求項1】

光を光電変換して電荷を生成する第１光電変換部と第２光電変換部と、
前記第１光電変換部または前記第２光電変換部で生成された電荷に基づくアナログ信号をデジタル信号に変換する変換部と、
前記第１光電変換部と前記第２光電変換部との間に設けられ、前記第１光電変換部または前記第２光電変換部で生成された電荷に基づくアナログ信号を前記変換部に入力する入力部と、
を備える撮像素子。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、撮像ユニットおよび撮像装置に関する。

【0002】

従来、デジタルピクセルセンサチップ（Ｄｉｇｉｔａｌ Ｐｉｘｅｌ Ｓｅｎｓｏｒ Ｃｈｉｐ）において、フォトダイオードを含むセンサ部、センサ部からの出力信号とランプ電圧とを比較する比較部、および、比較部からの出力を記録するメモリ部が設けられていた（例えば、非特許文献１参照）。
［先行技術文献］
［特許文献］
［非特許文献１］ ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ－ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ． ３６， ＮＯ． １２， ＤＥＣＥＭＢＥＲ ２００１，Ａ １００００ Ｆｒａｍｅｓ／ｓ ＣＭＯＳ Ｄｉｇｉｔａｌ Ｐｉｘｅｌ Ｓｅｎｓｏｒ，Ｓｔｕａｒｔ Ｋｌｅｉｎｆｅｌｄｅｒ，ＳｕｋＨｗａｎ Ｌｉｍ，Ｘｉｎｑｉａｏ Ｌｉｕ，ａｎｄ Ａｂｂａｓ Ｅｌ Ｇａｍａｌ，Ｆｅｌｌｏｗ，ＩＥＥＥ

【発明の概要】

【発明が解決しようとする課題】

【0003】

上述のデジタルピクセルセンサチップにおいては、各画素は、センサ部の他に、比較部とメモリ部とを有する。それゆえ、１つの画素は多数のトランジスタにより構成される。よって、デジタルピクセルセンサチップにおいて、画素を高密度に設けることは困難であった。

【課題を解決するための手段】

【0004】

本発明の第１の態様においては、複数の光電変換部を含む画素部を有する撮像部と、撮像部から出力されるデジタル信号を処理する信号処理部と、撮像部に配置され、参照レベルと、画素部において光電変換された電荷量に応じて生成される出力信号の信号レベルとを比較してデジタル信号を出力する差動コンパレータと、を備える撮像ユニットを提供する。

【0005】

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

【図面の簡単な説明】

【0006】

【図1】一眼レフカメラ４００の断面図である。

【図2】撮像ユニット２００の構成例を示すブロック図である。

【図3】第１の実施形態における、撮像ユニット２００の画素部１１および信号処理回路２２の回路模式図である。

【図4】撮像ユニット２００の動作を説明するタイムチャート図である。

【図5】画素部１１の素子レイアウトを示す図である。

【図6】画素部１１における、光電変換部３１および光電変換部３３とマイクロレンズ５０との位置関係を示す図である。

【図7】画素部１１における、光電変換部３１および光電変換部３３とマイクロレンズ５０との位置関係の変形例を示す図である。

【図8】第２の実施形態における、撮像ユニット３００の画素部１２および信号処理回路２２の回路模式図である。

【図9】第２の実施形態における、撮像ユニット３００の動作を説明するタイムチャート図である。

【図10】第３の実施形態における、撮像ユニット３１０の画素部１３および信号処理回路２２の回路模式図である。

【発明を実施するための形態】

【0007】

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

【0008】

図１は、一眼レフカメラ４００の断面図である。撮像装置の一例としての一眼レフカメラ４００は、撮像ユニット２００、レンズユニット５００およびカメラボディ６００を備える。カメラボディ６００には、レンズユニット５００が装着される。レンズユニット５００は、その鏡筒内に、光軸４１０に沿って配列された光学系を備え、入射する被写体光束をカメラボディ６００の撮像ユニット２００へ導く。

【0009】

本例においては、撮像装置として一眼レフカメラ４００を例に説明するが、カメラボディ６００を撮像装置と捉えてもよい。また、撮像装置は、ミラーユニットを備えるレンズ交換式カメラに限らず、ミラーユニットを持たないレンズ交換式カメラ、ミラーユニットの有無に関わらずレンズ一体式カメラであってもよい。また、本例において光軸４１０に沿って被写体光束が進む方向を第３方向とする。第３方向に対して垂直であって、かつ、互いに垂直な方向を、第１方向および第２方向とする。

【0010】

カメラボディ６００には、レンズマウント５５０が結合される。カメラボディ６００は、ボディマウント６６０よりも第３方向の側にミラー６７２を備える。ミラー６７２は、レンズユニット５００から第３方向に入射する被写体光束に対して傾けて設けられる斜設位置と、被写体光束から退避する退避位置との間で回転可能であるように軸に固定される。

【0011】

ミラー６７２が斜設位置にある場合、レンズユニット５００を通じて入射した被写体光束の多くはミラー６７２に反射されてピント板６５２に導かれる。ピント板６５２は、撮像ユニット２００の受光面と共役な位置に配されて、レンズユニット５００の光学系が形成した被写体像を可視化する。ピント板６５２に形成された被写体像は、ペンタプリズム６５４およびファインダ光学系６５６を通じてファインダ６５０から観察される。

【0012】

ピント板６５２、ペンタプリズム６５４、ミラー６７２は、構造体としてのミラーボックス６７０に支持される。撮像ユニット２００は、ミラーボックス６７０に取り付けられる。ミラー６７２が退避位置に退避し、シャッタユニット３４０の先幕および後幕が開状態となれば、レンズユニット５００を透過する被写体光束は、撮像ユニット２００の受光面に到達する。

【0013】

撮像ユニット２００に対してシャッタユニット３４０とは逆側には、ボディ基板６２０および背面表示部６３４が順次配置される。液晶パネル等が採用される背面表示部６３４は、カメラボディ６００の背面に位置する。ボディ基板６２０には、ＣＰＵ６２２、画像処理部６２４等の電子回路が実装される。撮像ユニット２００の出力は、画像処理部６２４へ引き渡される。

【0014】

図２は、撮像ユニット２００の構成例を示すブロック図である。撮像ユニット２００は、撮像部１０および信号処理部２０を備える。なお、撮像部１０は撮像部１０の機能を有するチップであってよく、信号処理部２０は信号処理部２０の機能を有するチップであってよい。撮像部１０には、第３方向から光束が入射する。撮像部１０と信号処理部２０とは、光軸４１０の方向において少なくとも一部が重ねて設けられる。本例においては、撮像部１０の全体が、信号処理部２０に対してほぼ完全に重ねて設けられる。撮像部１０と信号処理部２０とは、バンプ１５を通じて互いに電気的に接続される。

【0015】

撮像部１０は、画素部１１を有する。画素部１１は、第１方向および第２方向において２次元に配列された複数の光電変換部を有する。複数の光電変換部の各々は入射光を光電変換する。つまり、複数の光電変換部の各々は、第３方向から入射する光束の光量に応じて電荷を生成する。よって、画素部１１は、光電変換された電荷量に応じてアナログの画像信号を生成する。さらに画素部１１は、アナログの画像信号をデジタル信号に変換する。その後、画素部１１は、変換したデジタル信号を信号処理部２０の信号処理回路２２へ出力する。

【0016】

信号処理部２０は、信号処理回路２２および焦点検出部２６を有する。信号処理回路２２は、デジタル信号を処理する。信号処理回路２２は、ラッチ部２４を含む。ラッチ部２４は、カウンタ回路を有する。ラッチ部２４は、撮像部１０から出力されるデジタル信号をカウンタ回路によりカウントすることにより、アナログの画像信号に応じた画素値を生成する。生成された画素値は、ラッチ部２４から焦点検出部２６および画像処理部６２４に出力される。

【0017】

焦点検出部２６は、入射光が通過した光学系の焦点位置を検出する。具体的には、焦点検出部２６は、デジタルの画像信号に基づいて、一対の像の像ズレ量を検出する。さらに、焦点検出部２６は、像ズレ量に応じた演算を行い、予定結像面に対する現在の結像面の偏差であるデフォーカス量を算出する。当該デフォーカス量を調整するべく、一眼レフカメラ４００のレンズユニット５００内におけるレンズの位置が調整される。

【0018】

画像処理部６２４は、画像処理ＡＳＩＣ６２５および記録部６２６を有する。画像処理ＡＳＩＣ６２５は、記録部６２６をワークスペースとして種々の画像処理を施し、画像データを生成する。画像処理ＡＳＩＣ６２５は、ＪＰＥＧファイル形式の画像データを生成する場合は、ホワイトバランス処理、ガンマ処理等を施した後に圧縮処理を実行する。生成された画像データは、記録部６２６に記録される。また、背面表示部６３４は、当該記録部６２６に記録された画像データに応じた画像を予め設定された時間の間表示する。

【0019】

図３は、第１の実施形態における、撮像ユニット２００の画素部１１および信号処理回路２２の回路模式図である。なお、本例において特に断らない限り、各トランジスタはｎ型のＭＯＳトランジスタである。ｎ型のＭＯＳトランジスタのゲート以外の２端子において、高電位の端子をドレインと称し、低電位の端子をソースと称する。これに対し、ｐ型のＭＯＳトランジスタのゲート以外の２端子において、高電位の端子をソースと称し、低電位の端子をドレインと称する。

【0020】

まず、画素部１１および信号処理回路２２の構成について説明する。画素部１１は、複数の画素共有部４８を有する。なお、図３では、第２方向に隣接する第１の画素共有部４８‐１および第２の画素共有部４８‐２のみを示すが、画素共有部４８は第１方向および第２方向にさらに複数設けられる。各画素共有部４８には共通の電圧ＶＤＤが印加される。

【0021】

１つの画素共有部４８は、第１から第４の光電変換部３１‐Ｌ、３１‐Ｒ、３３‐Ｌおよび３３‐Ｒ、第１から第４の転送トランジスタ３２‐Ｌ、３２‐Ｒ、３４‐Ｌおよび３４‐Ｒ、第１および第２の切替トランジスタ３８‐Ｌおよび３８‐Ｒ、ならびに、差動コンパレータ４９を有する。本例では、撮像部１０中の画素部１１が差動コンパレータ４９を有する。つまり、撮像部１０および差動コンパレータ４９は、同じ半導体チップに設けられる。前述のように、信号処理回路２２はラッチ部２４および信号源２５を有し、ラッチ部２４は複数のカウンタ回路２８を有する。

【0022】

第１の画素共有部４８‐１および第２の画素共有部４８‐２における第１の転送トランジスタ３２‐Ｌのゲートには、共通の端子Ｔｘ１＿Ｌが接続される。同様に、第１の画素共有部４８‐１および第２の画素共有部４８‐２における第２の転送トランジスタ３２‐Ｒのゲートには、共通の端子Ｔｘ１＿Ｒが接続される。また、第３の転送トランジスタ３４‐Ｌのゲートには、共通の端子Ｔｘ２＿Ｒが接続され、第４の転送トランジスタ３４‐Ｒのゲートには、共通の端子Ｔｘ２＿Ｌが接続される。

【0023】

さらに、第２方向に連続する他の複数の画素共有部４８において、第１の転送トランジスタ３２‐Ｌのゲートには共通の端子Ｔｘ１＿Ｌが、第２の転送トランジスタ３２‐Ｒのゲートには共通の端子Ｔｘ１＿Ｒが、第３の転送トランジスタ３４‐Ｌのゲートには共通の端子Ｔｘ２＿Ｌが、第４の転送トランジスタ３４‐Ｒのゲートには共通の端子Ｔｘ２＿Ｒが、それぞれ接続される。なお、第１の画素共有部４８‐１および第２の画素共有部４８‐２が位置する行と異なる行では、異なる端子Ｔｘ１＿Ｌ、端子Ｔｘ１＿Ｒ、端子Ｔｘ２＿Ｌおよび端子Ｔｘ２＿Ｒがそれぞれ設けられる。

【0024】

また、ラッチ部２４は、第２方向に連続する複数の画素共有部４８に対応して、１組の複数のカウンタ回路２８を有する。図３においては、１組の複数のカウンタ回路２８を構成するカウンタ回路２８‐１から２８‐４を示す。カウンタ回路２８‐１は第２出力部４４に接続され、カウンタ回路２８‐１は第１出力部４３に接続される。１つの画素共有部４８につき、２つのカウンタ回路２８が設けられる。ラッチ部２４は、第１の画素共有部４８‐１および第２の画素共有部４８‐２が位置する行と異なる行に対応して、前述の１組の複数のカウンタ回路２８とは異なる複数のカウンタ回路２８を有する。

【0025】

差動コンパレータ４９は、第１入力部４１、第２入力部４２、第１出力部４３、および、第２出力部４４は、を備える。差動コンパレータ４９は、ゲートが第１入力部４１であるトランジスタ３５‐Ｌ、および、ゲートが第２入力部４２であるトランジスタ３５‐Ｒを有する。トランジスタ３５‐Ｌおよび３５‐Ｒのソースは短絡されて、トランジスタ３０のドレインに接続される。トランジスタ３０のソースは定電流源に接続される。トランジスタ３０のソースに接続された定電流源は、差動コンパレータ４９に流れる電流を規定する定電流源である。

【0026】

差動コンパレータ４９は、ｐ型のトランジスタ３６‐Ｌおよび３６‐Ｒを有する。ｐ型のトランジスタ３６‐Ｌおよび３６‐Ｒのソースには、電圧ＶＤＤが印加される。また、ｐ型のトランジスタ３６‐Ｌおよび３６‐Ｒのゲートは互いに短絡され、ｐ型のトランジスタ３９のドレインに接続される。ｐ型のトランジスタ３６‐Ｌおよび３６‐Ｒは、差動コンパレータ４９の負荷として機能する。ｐ型のトランジスタ３９およびｐ型のトランジスタ３９に接続された定電流源により、各々のｐ型のトランジスタ３６‐Ｌおよび３６‐Ｒのゲートには、所定の定電圧が印加される。また、ｐ型のトランジスタ３６‐Ｌおよび３６‐Ｒのソースとドレインの間には所定の電圧が印加される。これにより、ｐ型のトランジスタ３６‐Ｌおよび３６‐Ｒを飽和領域で動作させる。このような構成により、各々のｐ型のトランジスタ３６‐Ｌおよび３６‐Ｒは高抵抗の負荷として機能する。

【0027】

ｐ型のトランジスタ３６‐Ｌのドレインは、トランジスタ３７のソースおよびドレインの一方、および、トランジスタ３５‐Ｌのドレインに接続する。同様に、ｐ型のトランジスタ３６‐Ｒのドレインは、トランジスタ３７のソースおよびドレインの他方、および、トランジスタ３５‐Ｒのドレインに接続する。

【0028】

Ｐ型のトランジスタ３７におけるソースおよびドレインの一方は、第１出力部４３に接続する。また、Ｐ型のトランジスタ３７におけるソースおよびドレインの他方は、第２出力部４４に接続する。Ｐ型のトランジスタ３７をオンにすることにより、第１出力部４３と第２出力部４４とは電気的に導通する。これにより、第１出力部４３と第２出力部４４との電圧レベルを等しくすることができる。

【0029】

画素部１１は、第１入力部４１および第２入力部４２の一方に、光電変換部３１または３３において光電変換された電荷量に応じて生成される出力信号を入力する。また、画素部１１は、第１入力部４１および第２入力部４２の他方に、ＤＡＣ４６から参照レベルの信号を入力する。本例の差動コンパレータ４９は、当該参照レベルと第１入力部４１および第２入力部４２に入力される電圧信号の信号レベルとを比較して、第１出力部４３および第２出力部４４のいずれか一方から比較結果に応じたデジタル信号を出力する。

【0030】

本例において、ＤＡＣ４６は、第２方向に連続する複数の画素共有部４８につき１つ設けられる。つまり、第１の画素共有部４８‐１および第２の画素共有部４８‐２が位置する行と異なる行では、異なるＤＡＣ４６が設けられる。端子Ｔｘ１＿Ｌ、端子Ｔｘ１＿Ｒ、端子Ｔｘ２＿Ｌおよび端子Ｔｘ２＿Ｒも同様に、第２方向に連続する複数の画素共有部４８につき１つ設けられる。つまり、第１の画素共有部４８‐１および第２の画素共有部４８‐２が位置する行と異なる行では、異なる端子Ｔｘ１＿Ｌ、端子Ｔｘ１＿Ｒ、端子Ｔｘ２＿Ｌおよび端子Ｔｘ２＿Ｒが設けられる。なお、変形例として、ＤＡＣ４６を一つだけ設けてよい。この場合、セレクタまたはデコーダを用いて、ＤＡＣ４６の出力が行毎に提供される。

【0031】

ラッチ部２４のカウンタ回路２８‐２には、第１の光電変換部３１‐Ｌまたは第３の光電変換部３３‐Ｌの信号レベルとＤＡＣ４６から入力される参照レベルとを比較した結果である第１のデジタル信号が入力される。また、ラッチ部２４のカウンタ回路２８‐１には、第２の光電変換部３１‐Ｒまたは第４の光電変換部３３‐Ｒの信号レベルとＤＡＣ４６から入力される参照レベルとを比較した結果である第２のデジタル信号が入力される。なお、第１のデジタル信号が、第１出力部４３からカウンタ回路２８‐２に入力されるときは、第２のデジタル信号は利用しなくてよい。逆に、第２のデジタル信号が、第２出力部４４からカウンタ回路２８‐１に入力されるときは、第１のデジタル信号は利用しなくてよい。つまり、ラッチ部２４には、第１のデジタル信号と第２のデジタル信号とが、切り替えて入力されるとしてよい。

【0032】

本例では、第１入力部４１に入力される信号の電圧値が第２入力部４２に入力される信号の電圧値よりも低い場合には、第１出力部４３からカウンタ回路２８‐２にハイ電圧信号が出力される。一方、第１入力部４１に入力される電圧値が第２入力部４２に入力される電圧値よりも高い場合には、第１出力部４３からからカウンタ回路２８‐２にロー電圧信号が出力される。

【0033】

同様に、第２入力部４２に入力される電圧値が第１入力部４１に入力される電圧値よりも低い場合には、第２出力部４４からカウンタ回路２８‐１にハイ電圧信号が出力される。一方、第２入力部４２に入力される電圧値が第１入力部４１に入力される電圧値よりも高い場合には、第２出力部４４からカウンタ回路２８‐１にロー電圧信号を出力する。

【0034】

信号源２５は、各カウンタ回路２８に一定周期のパルス信号を供給する。本例では、当該一定周期のパルス信号を用いて、第１入力部４１または第２入力部４２の電圧値とＤＡＣ４６のランプ波形の参照信号における電圧値との大小関係が変化するタイミングが特定される。当該パルス信号の一定周期は、ＤＡＣ４６が出力するランプ波形における電圧値の最小ステップ幅に対応する時間幅であってよい。

【0035】

カウンタ回路２８‐２は、第２入力部４２に単調増加のランプ波形が入力されたタイミングから第２入力部４２の電圧値が第１入力部４１の電圧値以上となるタイミングまでの期間における信号源２５のパルス数をカウントする。当該期間を便宜的に第１カウント期間と称する。第１カウント期間においてカウントされたパルス数が、光電変換部３１または３３におけるリセットレベルとして扱われる。また、カウンタ回路２８‐２は、第２入力部４２に単調減少のランプ波形が入力されたタイミングから第２入力部４２の電圧値が第１入力部４１の電圧値以下となるタイミングまでの期間における信号源２５のパルス数をカウントする。当該期間を便宜的に第２カウント期間と称する。第２カウント期間においてカウントされたパルス数が、光電変換部３１または３３における出力レベルとして扱われる。出力レベルからリセットレベルを差し引いた値が、デジタルの画像信号における画素値として扱われる。なお、光電変換部３１または３３に蓄積された電荷量が多いほど第２カウント期間は長くなるので、第２カウント期間においてカウントされるパルス数が多くなる。

【0036】

第１の光電変換部３１‐Ｌのカソードは、第１の転送トランジスタ３２‐Ｌのソースに接続される。第１の転送トランジスタ３２‐Ｌのドレインは、第１入力部４１に接続される。第１の転送トランジスタ３２‐Ｌは、第１の光電変換部３１‐Ｌを第１入力部４１に接続するか否かを切り替える。第２の光電変換部３１‐Ｒのカソードは、第２の転送トランジスタ３２‐Ｒのソースに接続される。第２の転送トランジスタ３２‐Ｒのドレインは、第２入力部４２に接続される。第２の転送トランジスタ３２‐Ｒは、第２の光電変換部３１‐Ｒを第２入力部４２に接続するか否かを切り替える。

【0037】

第３の光電変換部３３‐Ｌのカソードは、第３の転送トランジスタ３４‐Ｌのソースに接続される。第３の転送トランジスタ３４‐Ｌのドレインは、第１入力部４１に接続される。第３の転送トランジスタ３４‐Ｌは、第３の光電変換部３３‐Ｌを第１入力部４１に接続するか否かを切り替える。第４の光電変換部３３‐Ｒのカソードは、第４の転送トランジスタ３４‐Ｒのソースに接続される。第４の転送トランジスタ３４‐Ｒのドレインは、第２入力部４２に接続される。第４の転送トランジスタ３４‐Ｒは、第４の光電変換部３３‐Ｒを第２入力部４２に接続するか否かを切り替える。

【0038】

デジタルアナログ変換部であるＤＡＣ４６は、撮像ユニット２００に設けられる。第１の切替トランジスタ３８‐Ｌのドレインと第２の切替トランジスタ３８‐Ｒのドレインとは、ともにＤＡＣ４６に接続される。第１の切替トランジスタ３８‐Ｌのゲートは端子Ｒ＿Ｌに接続され、第２の切替トランジスタ３８‐Ｒのゲートは端子Ｒ＿Ｒに接続される。第１の切替トランジスタ３８‐Ｌのソースは第１入力部４１に接続され、第２の切替トランジスタ３８‐Ｒのソースは第２入力部４２に接続される。

【0039】

ＤＡＣ４６は、ランプ波形を有する参照レベルおよびパルス波形を有するリセットレベルを順次生成する。例えば、第１入力部４１に蓄積されている電荷をリセットする場合、ＤＡＣ４６はパルス波形を有するリセットレベルの信号を生成する。そして、端子Ｒ＿Ｌはハイ電圧を出力して第１の切替トランジスタ３８‐Ｌをオン状態にする。これにより、第１の切替トランジスタ３８‐Ｌは、第１入力部４１に第１の光電変換部３１‐Ｌを接続する前に、第１入力部４１と第１の転送トランジスタ３２‐Ｌとの間の配線にリセットレベルの信号を入力することができる。これにより、第１入力部４１に蓄積された電荷が除去される。

【0040】

同様に、第２入力部４２に蓄積されている電荷をリセットする場合、ＤＡＣ４６はパルス波形を有するリセットレベルの信号を生成する。そして、端子Ｒ＿Ｒはハイ電圧を出力して第２の切替トランジスタ３８‐Ｒをオン状態にする。これにより、第２の切替トランジスタ３８‐Ｒは、第２入力部４２に第２の光電変換部３１‐Ｒを接続する前に、第２入力部４２と第２の転送トランジスタ３２‐Ｒとの間の配線にリセットレベルの信号を入力することができる。これにより、第２入力部４２に蓄積された電荷が除去される。

【0041】

第１の切替トランジスタ３８‐Ｌはまた、ＤＡＣ４６の参照レベルを第１入力部４１に入力するか否かを切り替える。同様に、第２の切替トランジスタ３８‐Ｒは、ＤＡＣ４６の参照レベルを第２入力部４２に入力するか否かを切り替える。例えば、第１入力部４１にランプ波形の参照レベルを入力する場合、ＤＡＣ４６が当該ランプ波形の信号を生成する。そして、端子Ｒ＿Ｌはハイ電圧を出力して、第１の切替トランジスタ３８‐Ｌをオン状態にする。なお、端子Ｒ＿Ｌがロー電圧を出力する場合、第１の切替トランジスタ３８‐Ｌはオフ状態となる。

【0042】

本例では、ラッチ部２４は、撮像部１０ではなく信号処理部２０にある信号処理回路２２に設けられる。これにより、撮像部１０において、ラッチ部２４に相当する面積を画素共有部４８に充当することができる。加えて、画素共有部４８においては、第１から第４の光電変換部３１‐Ｌから３３‐Ｒに対して１つの差動コンパレータ４９が設けられる。これにより、１つのフォトダイオードに対して１つの比較部を設ける従来例と比較して、画素部１１における光電変換部３１および３３の専有面積を大きくすることができる。したがって、差動コンパレータ４９を有する画素部１１において、従来よりも高密度に光電変換部３１および３３を設けることができる。

【0043】

なお本例では、ｐ型のトランジスタ３９のドレインに接続される定電流源およびトランジスタ３０のソースに接続される定電流源は、画素部１１の構成要素として記載した。しかし、定電流源は、撮像ユニット２００に設けられればよく、必ずしも画素部１１に設けなくともよい。また、１つの画素共有部４８に１つの定電流源を設けて、ｐ型のトランジスタ３９のドレインおよびトランジスタ３０のソースに共通に接続してもよい。

【0044】

次に、差動コンパレータ４９の動作について説明する。本例の差動コンパレータ４９は、第１入力部４１に入力されるアナログの画像信号の電圧値と、第２入力部４２に入力されるＤＡＣ４６のランプ電圧の電圧値とを比較する。本明細書において、当該比較動作を第１比較動作と称する。第１比較動作において、差動コンパレータ４９は、例えば第１の光電変換部３１‐Ｌの信号レベルをランプ波形の参照レベルと比較する。この場合、画素部１１は、第１入力部４１に第１の光電変換部３１‐Ｌの出力信号を入力し、かつ、第２入力部４２にランプ波形の参照レベルを入力する。

【0045】

第１比較動作において、第１の光電変換部３１‐Ｌおよび第３の光電変換部３３‐Ｌのいずれか一方から、第１入力部４１にアナログの画像信号が入力される。第１の転送トランジスタ３２‐Ｌは、第１の光電変換部３１‐Ｌに蓄積された電荷を第１入力部４１に出力する。同様に、第３の転送トランジスタ３４‐Ｌは、第３の光電変換部３３‐Ｌに蓄積された電荷を第１入力部４１に出力する。異なるタイミングにおいて端子Ｔｘ１＿ＬおよびＴｘ２＿Ｌを選択的にハイ電圧にすることにより、第１の転送トランジスタ３２‐Ｌおよび第３の転送トランジスタ３４‐Ｌを選択的にオン状態にすることができる。これにより、第１の転送トランジスタ３２‐Ｌおよび第３の転送トランジスタ３４‐Ｌは、第１の光電変換部３１‐Ｌおよび第３の光電変換部３３‐Ｌに蓄積された電荷を互いに異なるタイミングで第１入力部４１に出力する。よって、第１の光電変換部３１‐Ｌおよび第３の光電変換部３３‐Ｌから、第１入力部４１に異なるタイミングでアナログの画像信号が入力される。

【0046】

第１比較動作において、ＤＡＣ４６から、第２入力部４２にランプ波形の参照信号が入力される。ランプ波形の参照信号の電圧値は、時間に応じて電圧値が単調に増加または減少する。本例のＤＡＣ４６は、第１比較動作において、ハイ電圧値からロー電圧値まで単調に減少する参照信号を第２入力部４２に入力する。また他の動作において、ＤＡＣ４６は、一定時間においてハイ電圧の参照信号を第２入力部４２に入力する。さらにまた他の動作において、ＤＡＣ４６は、ロー電圧値からハイ電圧値まで単調に減少する参照信号を第２入力部４２に入力する。

【0047】

なお、第１比較動作を行わない場合に、端子Ｒ＿Ｌがハイ電圧を出力して第１の切替トランジスタ３８‐Ｌをオン状態とし、かつ、ＤＡＣ４６がハイ電圧を出力することにより、第１入力部４１をＤＡＣ４６のハイ電圧にすることができる。これにより、第１入力部４１へ出力された電荷を除去することができるので、第１入力部４１に出力される電荷は、以前に出力された電荷の影響を受けない。

【0048】

また、本例の差動コンパレータ４９は、第２入力部４２に入力されるアナログの画像信号の電圧信号と、第１入力部４１に入力されるＤＡＣ４６のランプ波形の参照信号とを比較する。本明細書において、当該比較動作を第２比較動作と称する。例えば第２比較動作において、差動コンパレータ４９が第２の光電変換部３１‐Ｒの信号レベルを参照レベルと比較する。この場合、画素部１１は、第２入力部４２に第２の光電変換部３１‐Ｒの出力信号を入力し、かつ、第１入力部４１に参照レベルを入力する。

【0049】

第２比較動作において、第２の光電変換部３１‐Ｒおよび第４の光電変換部３３‐Ｒのいずれか一方から、第２入力部４２にアナログの画像信号が入力される。第２の転送トランジスタ３２‐Ｒは、第２の光電変換部３１‐Ｒに蓄積された電荷を第２入力部４２に出力する。同様に、第４の転送トランジスタ３４‐Ｒは、第４の光電変換部３３‐Ｒに蓄積された電荷を第２入力部４２に出力する。異なるタイミングにおいて端子Ｔｘ１＿ＲおよびＴｘ２＿Ｒを選択的にハイ電圧にすることにより、第２の転送トランジスタ３２‐Ｒおよび第４の転送トランジスタ３４‐Ｒを選択的にオン状態にすることができる。これにより、第２の転送トランジスタ３２‐Ｒおよび第４の転送トランジスタ３４‐Ｒは、第２の光電変換部３１‐Ｒおよび第４の光電変換部３３‐Ｒに蓄積された電荷を互いに異なるタイミングで第２入力部４２に出力する。よって、第２の光電変換部３１‐Ｒおよび第４の光電変換部３３‐Ｒから、第２入力部４２に異なるタイミングでアナログの画像信号が入力される。

【0050】

第２比較動作において、ＤＡＣ４６から、第１入力部４１にランプ電圧が入力される。第２比較動作におけるＤＡＣ４６の電圧信号は、第１比較動作と同様である。なお、第２比較動作を行わない場合に、端子Ｒ＿Ｒがハイ電圧を出力して第２の切替トランジスタ３８‐Ｒをオン状態とし、かつ、ＤＡＣ４６がハイ電圧を出力することにより、第２入力部４２をＤＡＣ４６のハイ電圧にすることができる。これにより、第２入力部４２へ出力された電荷を除去することができる。したがって、第２入力部４２に出力される電荷は、以前に出力された電荷の影響を受けない。

【0051】

図４は、撮像ユニット２００の動作を説明するタイムチャート図である。横軸は時刻を示す。各信号の縦軸は電圧値を示す。Ｔｘ１＿ＬおよびＴｘ１＿Ｒは、図３の端子Ｔｘ１＿ＬおよびＴｘ１＿Ｒから出力される電圧値をそれぞれ示す。Ｔｘ２＿ＬおよびＴｘ２＿Ｒは、図３の端子Ｔｘ２＿ＬおよびＴｘ２＿Ｒから出力される電圧値をそれぞれ示す。Ｒ＿ＬおよびＲ＿Ｒは、図３の端子Ｒ＿ＬおよびＲ＿Ｒから出力される電圧値をそれぞれ示す。Ｒ＿ｃは、図３におけるＰ型のトランジスタ３７のゲートの電圧値を示す。ＤＡＣは、図３におけるＤＡＣ４６が出力する電圧値を示す。また図４には、図３の第１入力部４１、第２入力部４２、第１出力部４３および第２出力部４４の電圧値をそれぞれ示す。

【0052】

時刻ｔ１からｔ９において、第１の光電変換部３１‐Ｌにおいて光電変換された電荷が、デジタル信号としてカウンタ回路２８‐２に出力される。時刻ｔ１からｔ９までに時間は、第１比較動作に対応する。時刻ｔ９からｔ１０においては第２の光電変換部３１‐Ｒにおいて光電変換された電荷が、デジタル信号としてカウンタ回路２８‐１に出力される。時刻ｔ９からｔ１０までに時間は、第２比較動作に対応する。

【0053】

時刻ｔ１０からｔ１１においては第３の光電変換部３３‐Ｌにおいて光電変換された電荷が、カウンタ回路２８‐２に出力される。時刻ｔ１１以降においては第４の光電変換部３３‐Ｒにおいて光電変換された電荷が、カウンタ回路２８‐１に出力される。なお、時刻ｔ９以降の動作については、時刻ｔ１からｔ９までの動作の繰り返しであるので、下記では時刻ｔ１からｔ９までの動作についてのみ説明する。また、時刻ｔ１からｔ９までにおいて、第２出力部４４の出力はカウンタ回路２８‐１で利用しないので、ロー電圧として図示する。他の期間においても同様に、カウンタ回路２８で利用しない出力はロー電圧として図示する。

【0054】

時刻ｔ１において、端子Ｒ＿Ｌがハイ電圧となる。また、時刻ｔ１において、ＤＡＣ４６はリセット電圧を出力する。これにより、第１の切替トランジスタ３８‐Ｌがオンするので、第１入力部４１の電荷はリセットされる。また時刻ｔ１において、Ｒ＿ｃがロー電圧となる。これにより、Ｐ型のトランジスタ３７がオン状態になり、第１入力部４１と第２入力部４２とは同電位となる。端子Ｒ＿ＬおよびＤＡＣ４６のハイ電圧は時刻ｔ２まで続く。Ｒ＿ｃは、時刻ｔ２より前にハイ電圧に変わる。時刻ｔ１からｔ２において第１入力部４１は、ハイ電圧となる。

【0055】

時刻ｔ２において、端子Ｒ＿ＬおよびＤＡＣ４６がロー電圧となる。これにより、第１の切替トランジスタ３８‐Ｌはオフする。また時刻ｔ２において、端子Ｒ＿Ｒがハイ電圧となる。これにより、第２の切替トランジスタ３８‐Ｒはオンする。第２の切替トランジスタ３８‐Ｒがオンしている間、第２入力部４２の電位はＤＡＣ４６の電位に追従してハイ電圧とすることができる。ＤＡＣ４６は時刻ｔ３までロー電圧である。なお、リセット動作が完了したので、端子Ｒ＿Ｌはｔ２からｔ９までロー電圧となり、第１の切替トランジスタ３８‐Ｌをオフする。

【0056】

時刻ｔ３において、第２の切替トランジスタ３８‐Ｒがオン状態である。また、ＤＡＣ４６は単調増加のランプ電圧を入力する。端子Ｒ＿Ｒはハイ電圧を維持しているので、単調増加のランプ電圧が第２入力部４２に入力される。なお、ＤＡＣ４６が出力するランプ電圧の最大値は、時刻ｔ１においてＤＡＣ４６が出力するリセット電圧よりも大きい。

【0057】

時刻ｔ３の後かつ時刻ｔ４よりも前においては、第１入力部４１の電位が第２入力部４２に入力される参照電圧よりも高い。よって、第１出力部４３はロー電圧を出力する。しかし、時刻ｔ４において、第１入力部４１の電位が第２入力部４２に入力される参照電圧よりも低くなる。これにより、第１出力部４３はハイ電圧を出力する。なお、第２入力部４２に単調増加のランプ波形が入力されたタイミングであるｔ３から第２入力部４２の電圧値が第１入力部４１の電圧値以上となるタイミングであるｔ４までの期間が図３の説明で述べた第１カウント期間に対応する。

【0058】

時刻ｔ５において、端子Ｔｘ１＿Ｌがハイ電圧となる。これにより、第１の光電変換部３１‐Ｌから第１入力部４１に電荷の転送が開始される。時刻ｔ５から時刻ｔ６の間、端子Ｔｘ１＿Ｌがハイ電圧を維持する。これにより、第１入力部４１の電位は、時刻ｔ５から時刻ｔ６の間、蓄積電荷量に応じた電圧に相当する分、電位が低下する。

【0059】

時刻ｔ６からｔ７において、ＤＡＣ４６はハイ電圧を維持する。時刻ｔ７において、ＤＡＣ４６は単調減少のランプ電圧の入力を開始する。また、時刻ｔ７において、端子Ｒ＿Ｒはオン状態である。これにより、第２の切替トランジスタ３８‐Ｒがオンされて、単調減少のランプ電圧が第２入力部４２に入力される。

【0060】

時刻ｔ８において、第１入力部４１の電位が第２入力部４２に入力される参照電圧よりも高くなる。よって、第１出力部４３はロー電圧を出力する。なお、第２入力部４２に単調減少のランプ波形が入力されたタイミングであるｔ７から第２入力部４２の電圧値が第１入力部４１の電圧値以下となるタイミングであるｔ８までの期間が図３の説明で述べた第２カウント期間に対応する。

【0061】

図５は、画素部１１の素子レイアウトを示す図である。図３と同様に第１の画素共有部４８‐１および第２の画素共有部４８‐２を点線枠で示す。第１の画素共有部４８‐１および第２の画素共有部４８‐２は、同一の構成である。第１の光電変換部３１‐Ｌと第３の光電変換部３３‐Ｌとは、第１方向に並んで設けられる。第２の光電変換部３１‐Ｒと第４の光電変換部３３‐Ｒとは同様に、第１方向に並んで設けられる。第１の光電変換部３１‐Ｌと第３の光電変換部３１‐Ｒとは、第１方向に垂直な第２方向に並んで設けられる。第３の光電変換部３３‐Ｌと第４の光電変換部３３‐Ｒとは同様に、第２方向に並んで設けられる。

【0062】

第１の光電変換部３１‐Ｌの領域には、第１の転送トランジスタ３２‐Ｌが重ねて設けられる。また、第２の光電変換部３１‐Ｒの領域には、第２の転送トランジスタ３２‐Ｒが重ねて設けられる。さらに、第３の光電変換部３３‐Ｌの領域には、第３の転送トランジスタ３４‐Ｌが重ねて設けられる。加えて、第４の光電変換部３３‐Ｒの領域には、第４の転送トランジスタ３４‐Ｒが重ねて設けられる。

【0063】

差動コンパレータ４９は、第１の光電変換部３１‐Ｌと第２の光電変換部３１‐Ｒとの間、および、第３の光電変換部３３‐Ｌと第４の光電変換部３３‐Ｒとの間に設けられる。差動コンパレータ４９を点線枠で示す。第１入力部４１および第２入力部４２は、第１方向と平行な長辺を有するように設けられる。第１入力部４１は第２方向において、第１の転送トランジスタ３２‐Ｌおよび第３の転送トランジスタ３４‐Ｌと隣接する。同様に、第２入力部４２は第２方向において、第２の転送トランジスタ３２‐Ｒおよび第４の転送トランジスタ３４‐Ｒと隣接する。

【0064】

当該構成により、第１入力部４１と第１の転送トランジスタ３２‐Ｌおよび第３の転送トランジスタ３４‐Ｌとを近接して設けることができる。また、第２入力部４２と第２の転送トランジスタ３２‐Ｒおよび第４の転送トランジスタ３４‐Ｒとを近接して設けることもできる。よって、入力部と転送トランジスタ３２および３４との間の配線長を短くすることができる。したがって、転送トランジスタ３２および３４と入力部との間の信号遅延、および、転送トランジスタ３２および３４と入力部との間で生じるノイズを低減することができる。

【0065】

図６は、画素部１１における、光電変換部３１および光電変換部３３とマイクロレンズ５０との位置関係を示す図である。第１の光電変換部３１‐Ｌ、第２の光電変換部３１‐Ｒ、第３の光電変換部３３‐Ｌおよび第４の光電変換部３３‐Ｒは、図５と同じである。簡易的に、各光電変換部３１および３３を正方形で示す。マイクロレンズ５０は円で示す。マイクロレンズ５０ならびに光電変換部３１および光電変換部３３は、第３方向において、マイクロレンズ５０と光電変換部３１または光電変換部３３との順に設けられる。被写体から入射する光束は、各マイクロレンズ５０を通過して、光電変換部３１および光電変換部３３に入射する。

【0066】

図７は、画素部１１における、光電変換部３１および光電変換部３３とマイクロレンズ５０との位置関係の変形例を示す図である。本例においては、１つのマイクロレンズ５０に対応して、第１の光電変換部３１‐Ｌおよび第２の光電変換部３１‐Ｒまたは第３の光電変換部３３‐Ｌおよび第４の光電変換部３３‐Ｒが設けられる点が図６の例と異なる。例えば、１つのマイクロレンズ５０は、第１の光電変換部３１‐Ｌと第２の光電変換部３１‐Ｒとに共通に設けられる。

【0067】

第１の光電変換部３１‐Ｌおよび第２の光電変換部３３‐Ｌは第１方向において隣接する。第２の光電変換部３１‐Ｒおよび第４の光電変換部３３‐Ｒも第１方向において隣接する。また、第１の光電変換部３１‐Ｌおよび第２の光電変換部３１‐Ｒは第２方向において隣接する。第３の光電変換部３３‐Ｌおよび第４の光電変換部３３‐Ｒも第２方向において隣接する。

【0068】

焦点検出ライン７０は、第２方向に隣接する第１の光電変換部３１‐Ｌおよび第２の光電変換部３１‐Ｒを、第２方向において複数個含む。焦点検出ライン７０における複数の第１の光電変換部３１‐Ｌにおいて光電変換された電荷から一の像が生成される。また、焦点検出ライン７０における複数の第２の光電変換部３１‐Ｒにおいて光電変換された電荷から他の像が生成される。当該一の像と他の像とを比較することにより、前述した一対の像の像ズレ量が算出される。よって、焦点検出ライン７０を用いて光学系の焦点を検出することができる。

【0069】

図８は、第２の実施形態における、撮像ユニット３００の画素部１２および信号処理回路２２の回路模式図である。第１の実施形態との相違点は、画素共有部５８の構成である。本例の画素共有部５８は、第１の実施形態における画素共有部４８の構成に加えて、第５の転送トランジスタ８２‐Ｌおよび第６の転送トランジスタ８２‐Ｒと、第１のダイオード８１‐Ｌおよび第２のダイオード８１‐Ｒと、第７の転送トランジスタ８４‐Ｌおよび第８の転送トランジスタ８４‐Ｒと、第３のダイオード８３‐Ｌおよび第４のダイオード８３‐Ｒとを更に有する。

【0070】

第５の転送トランジスタ８２‐Ｌは、第１の転送トランジスタ３２‐Ｌと第１入力部４１との間に設けられる。第６の転送トランジスタ８２‐Ｒは、第２の転送トランジスタ３２‐Ｒと第２入力部４２との間に設けられる。同様に、第７の転送トランジスタ８４‐Ｌは、第３の転送トランジスタ３４‐Ｌと第１入力部４１との間に設けられ、第８の転送トランジスタ８４‐Ｒは、第４の転送トランジスタ３４‐Ｒと第２入力部４２との間に設けられる。

【0071】

第１のダイオード８１‐Ｌのカソードは、第１の転送トランジスタ３２‐Ｌのドレインと第５の転送トランジスタ８２‐Ｌのソースとの間に設けられる。第１のダイオード８１‐Ｌのアノードは、接地される。第２のダイオード８１‐Ｒのカソードは、第２の転送トランジスタ３２‐Ｒのドレインと第６の転送トランジスタ８２‐Ｒのソースとの間に設けられる。第３のダイオード８３‐Ｌのカソードは、第３の転送トランジスタ３４‐Ｌのドレインと第７の転送トランジスタ８４‐Ｌのソースとの間に設けられる。第４のダイオード８３‐Ｒのカソードは、第４の転送トランジスタ３４‐Ｒのドレインと第８の転送トランジスタ８４‐Ｒのソースとの間に設けられる。第２のダイオード８１‐Ｒ、第３のダイオード８３‐Ｌおよび第４のダイオード８３‐Ｒのアノードは設置される。

【0072】

第５の転送トランジスタ８２‐Ｌは、第１の転送トランジスタ３２‐Ｌから転送された電荷を第１入力部４１に出力するか否かを切り替える。同様に、第７の転送トランジスタ８４‐Ｌは、第３の転送トランジスタ３４‐Ｌから転送された電荷を第１入力部４１に出力するか否かを切り替える。また、第６の転送トランジスタ８２‐Ｒは、第２の転送トランジスタ３２‐Ｒから転送された電荷を第２入力部４２に出力するか否かを切り替える。同様に、第８の転送トランジスタ８４‐Ｒは、第４の転送トランジスタ３４‐Ｒから転送された電荷を第２入力部４２に出力するか否かを切り替える。

【0073】

第１の転送トランジスタ３２‐Ｌから第１のダイオード８１‐Ｌのカソードに転送された電荷は、予め定められた期間、第１のダイオード８１‐Ｌのカソードにおいて保持される。第１のダイオード８１‐Ｌの特性を適宜調整することにより、第１のダイオード８１‐Ｌのｐｎ接合界面が完全に空乏化する。これにより、第１のダイオード８１‐Ｌのカソードに転送されて保持されるので、電荷が接地に流れて消失するのを防ぐ。第２のダイオード８１‐Ｒ、第３のダイオード８３‐Ｌおよび第４のダイオード８３‐Ｒも同様に、カソードに転送された電荷を保持する。

【0074】

図９は、第２の実施形態における、撮像ユニット３００の動作を説明するタイムチャート図である。本例は、いわゆるグローバルシャッタ（Ｇｌｏｂａｌ Ｓｈｕｔｔｅｒ）方式である。グローバルシャッタ方式においては、画素部１２における全ての画素共有部５８の全ての第１の転送トランジスタ３２‐Ｌ、第２の転送トランジスタ３２‐Ｒ、第３の転送トランジスタ３４‐Ｌおよび第４の転送トランジスタ３４‐Ｒを、同時にオン状態にする。これにより、第１の光電変換部３１‐Ｌ、第２の光電変換部３１‐Ｒ、第３の光電変換部３３‐Ｌおよび第４の光電変換部３３‐Ｒに蓄積された電荷は、同時に第１の転送トランジスタ３２‐Ｌ、第２の転送トランジスタ３２‐Ｒ、第３の転送トランジスタ３４‐Ｌおよび第４の転送トランジスタ３４‐Ｒから、第１のダイオード８１‐Ｌ、第２のダイオード８１‐Ｒ、第３のダイオード８３‐Ｌおよび第４のダイオード８３‐Ｒのカソードに、それぞれ転送される。これにより、第１方向に連続して設けられる複数の光電変換部３１または複数の光電変換部３３毎に電荷転送を行うローリングシャッタ方式と比較して、動きのある被写体を撮像する場合の画像の歪みを改善することができる。

【0075】

本例においては、第１の転送トランジスタ３２‐Ｌおよび第２の転送トランジスタ３２‐Ｒ、ならびに、第３の転送トランジスタ３４‐Ｌおよび第４の転送トランジスタ３４‐Ｒは、時刻ｔ１からｔ２において同時にオンされる。なお、図示されている画素共有部５８以外の画素共有部５８においても、第１の転送トランジスタ３２‐Ｌおよび第２の転送トランジスタ３２‐Ｒ、ならびに、第３の転送トランジスタ３４‐Ｌおよび第４の転送トランジスタ３４‐Ｒは、時刻ｔ１からｔ２において同時にオンされる。

【0076】

第１の転送トランジスタ３２‐Ｌ、第２の転送トランジスタ３２‐Ｒ、第３の転送トランジスタ３４‐Ｌおよび第４の転送トランジスタ３４‐Ｒから転送された電荷は、一旦、第１のダイオード８１‐Ｌ、第２のダイオード８１‐Ｒ、第３のダイオード８３‐Ｌおよび第４のダイオード８３‐Ｒのカソードにそれぞれ保持される。その後の動作は、図４における第１の実施形態の動作と同じである。なお、図４のＴｘが、図９のＴｓに対応する。つまり、第１のダイオード８１‐Ｌ、第２のダイオード８１‐Ｒ、第３のダイオード８３‐Ｌおよび第４のダイオード８３‐Ｒの各カソードに保持された電荷は、第５の転送トランジスタ８２‐Ｌ、第６の転送トランジスタ８２‐Ｒ、第７の転送トランジスタ８４‐Ｌおよび第８の転送トランジスタ８４‐Ｒを順にオンすることにより、第１入力部４１または第２入力部４２に順次転送される。例えば、端子Ｔｓ１＿Ｌをハイ電圧にすることにより第５の転送トランジスタ８２‐Ｌをオンにして、第１のダイオード８１‐Ｌのカソードに保持された電荷を第１入力部４１に出力する。

【0077】

第１および第２の実施形態では、１つの差動コンパレータ４９において、２つの光電変換部３１‐Ｌおよび３３‐Ｌの出力が第１入力部４１に接続され、他の２つの光電変換部３１‐Ｒおよび３３‐Ｒの出力が第２入力部４２に接続される形態を示した。しかし、１つの差動コンパレータ４９には、さらに複数の光電変換部が設けられてもよい。つまり、４つの光電変換部の出力が第１入力部４１に接続され、他の４つの光電変換部の出力が第２入力部４２に接続される構成としてもよい。また、８つの光電変換部の出力が第１入力部４１に接続され、他の８つの光電変換部の出力が第２入力部４２に接続される構成としてもよい。各光電変換部から第１入力部４１または第２入力部４２への出力は、第１の実施形態のように各行のゲートに共通の端子Ｔｘを用いて制御してよいし、第２の実施形態のように各行のゲートに共通の端子Ｔｘおよび端子Ｔｓを用いて制御してもよい。１つの差動コンパレータ４９に、８つ以上の光電変換部の出力を接続させることで、４つの光電変換部の出力を接続させる場合よりも、１つの差動コンパレータ４９に対する光電変換部の数は増加する。１つの差動コンパレータ４９を構成するために一定の占有面積が必要であるので、当該構成により１つの光電変換部に対する差動コンパレータ４９の占有面積の割合を下げることができる。

【0078】

図１０は、第３の実施形態における、撮像ユニット３１０の画素部１３および信号処理回路２２の回路模式図である。第１の実施形態との相違点は、画素共有部６８の構成である。本例の画素共有部６８は、第１の光電変換部３１‐Ｌ、第１の転送トランジスタ３２‐Ｌ、第１の切替トランジスタ３８‐Ｌおよび第２の切替トランジスタ３８‐Ｒ、ならびに、差動コンパレータ４９を有する。ラッチ部２４は、１つの画素共有部６８に対して１つのカウンタ回路２８を有する。

【0079】

本例においては、第１の光電変換部３１‐Ｌにおいて光電変換された電荷量に応じて生成される出力信号の信号レベルが第１入力部４１に入力される。また、ＤＡＣ４６の参照レベルが第２入力部４２に入力される。そして、出力信号の信号レベルとＤＡＣ４６の参照レベルとが比較される。比較の動作は、第１の実施形態と同様である。比較結果は、第１出力部４３からカウンタ回路２８‐２に出力される。

【0080】

本例の構成により、ラッチ部２４は、撮像部１０ではなく信号処理部２０の信号処理回路２２に設けられる。これにより、撮像部１０において、ラッチ部２４に相当する面積を画素共有部６８に充当することができる。これにより、１つのフォトダイオードに対して１つの差動コンパレータ４９を設ける従来例と比較して、画素部１３における光電変換部３１および３３の専有面積を大きくすることができる。したがって、差動コンパレータ４９を有する画素部１３において、従来よりも高密度に光電変換部３１および３３を設けることができる。なお、第１の実施形態においては１つの差動コンパレータ４９に対して４つの光電変換部３１および３３を設ける。したがって、第１の実施形態においては、第３の実施形態の場合よりも、１つの光電変換部に対する差動コンパレータ４９の占有面積の割合を下げることができる。

【0081】

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

【0082】

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。

【符号の説明】

【0083】

１０ 撮像部、１１ 画素部、１２ 画素部、１３ 画素部、１５ バンプ、２０ 信号処理部、２２ 信号処理回路、２４ ラッチ部、２５ 信号源、２６ 焦点検出部、２８ カウンタ回路、３０ トランジスタ、３１ 光電変換部、３２ 転送トランジスタ、３３ 光電変換部、３４ 転送トランジスタ、３５ トランジスタ、３６ トランジスタ、３７ トランジスタ、３８ 切替トランジスタ、３９ トランジスタ、４１ 第１入力部、４２ 第２入力部、４３ 第１出力部、４４ 第２出力部、４６ ＤＡＣ、４８ 画素共有部、４９ 差動コンパレータ、５０ マイクロレンズ、５８ 画素共有部、６８ 画素共有部、７０ 焦点検出ライン、８１ ダイオード、８２ 転送トランジスタ、８３ ダイオード、８４ 転送トランジスタ、２００ 撮像ユニット、３００ 撮像ユニット、３１０ 撮像ユニット、３４０ シャッタユニット、４１０ 光軸、４００ 一眼レフカメラ、５００ レンズユニット、５５０ レンズマウント、６００ カメラボディ、６２０ ボディ基板、６２２ ＣＰＵ、６２４ 画像処理部、６２５ 画像処理ＡＳＩＣ、６２６ 記録部、６３４ 背面表示部、６５０ ファインダ、６５２ ピント板、６５４ ペンタプリズム、６５６ ファインダ光学系、６６０ ボディマウント、６７０ ミラーボックス、６７２ ミラー

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】