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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023092105
(43)【公開日】2023-07-03
(54)【発明の名称】演算増幅器
(51)【国際特許分類】
H03F 3/45 20060101AFI20230626BHJP
H03F 1/26 20060101ALI20230626BHJP
【ＦＩ】
H03F3/45 110
H03F1/26
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2021207105
(22)【出願日】2021-12-21
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】100099818
【弁理士】
【氏名又は名称】安孫子 勉
(72)【発明者】
【氏名】小川 正訓
【テーマコード（参考）】
5J500
【Ｆターム（参考）】
5J500AA01
5J500AA12
5J500AC13
5J500AC44
5J500AC54
5J500AC92
5J500AF12
5J500AF20
5J500AH02
5J500AH25
5J500AH29
5J500AK02
5J500AK03
5J500AK04
5J500AK05
5J500AK09
5J500AK42
5J500AK46
5J500AM04
5J500AM17
5J500AT01
5J500DN14
5J500DN22
5J500DN23
5J500RU02
(57)【要約】 （修正有）
【課題】入力バイアス電流や入力換算雑音電圧の増加を招くことなく、高周波ノイズ耐性の向上と発振耐性の向上を両立する演算増幅器を提供する。
【解決手段】演算増幅器は、入力信号を差動増幅可能に構成されてなる入力差動対１０１と、その出力を増幅、出力する出力回路１０２とを有する。出力回路１０２は、ベース接地増幅回路１５２と、ベース接地増幅回路１５２の後段に接続されたバッファ増幅器１５３と、ベース接地増幅回路１５２に対して電流供給を行うカレントミラー回路１５１とを有し、ベース接地増幅回路１５２の出力段とバッファ増幅器１５３との接続点とベース接地増幅回路１５２を構成するトランジスタのベースとの間に、ハイパスフィルタ１１０を設け、高周波ノイズ耐性の向上と発振耐性の向上を両立する。
【選択図】図１
【解決手段】演算増幅器は、入力信号を差動増幅可能に構成されてなる入力差動対１０１と、その出力を増幅、出力する出力回路１０２とを有する。出力回路１０２は、ベース接地増幅回路１５２と、ベース接地増幅回路１５２の後段に接続されたバッファ増幅器１５３と、ベース接地増幅回路１５２に対して電流供給を行うカレントミラー回路１５１とを有し、ベース接地増幅回路１５２の出力段とバッファ増幅器１５３との接続点とベース接地増幅回路１５２を構成するトランジスタのベースとの間に、ハイパスフィルタ１１０を設け、高周波ノイズ耐性の向上と発振耐性の向上を両立する。
【選択図】図１
【特許請求の範囲】
【請求項1】
入力信号を差動増幅可能に構成されてなる入力差動対と、前記入力差動対の出力を増幅、出力する出力回路とを有してなる演算増幅器であって、
前記出力回路は、ベース接地増幅回路と、前記ベース接地増幅回路の後段に接続されたバッファ増幅器と、前記ベース接地増幅回路に対して電流供給を行うカレントミラー回路とを有し、
前記ベース接地増幅回路の出力段と前記バッファ増幅器との接続点と前記ベース接地増幅回路を構成するトランジスタのベースとの間に、ハイパスフィルタが設けられてなることを特徴とする演算増幅器。
前記出力回路は、ベース接地増幅回路と、前記ベース接地増幅回路の後段に接続されたバッファ増幅器と、前記ベース接地増幅回路に対して電流供給を行うカレントミラー回路とを有し、
前記ベース接地増幅回路の出力段と前記バッファ増幅器との接続点と前記ベース接地増幅回路を構成するトランジスタのベースとの間に、ハイパスフィルタが設けられてなることを特徴とする演算増幅器。
【請求項2】
前記入力差動対は、ＰＮＰ型の差動対用第１及び第２のトランジスタを有し、前記差動対用第１及び第２のトランジスタは、エミッタが相互に接続される共に、当該接続点と正電源端子との間に定電流源が設けられる一方、前記差動対用第１のトランジスタのコレクタは、差動対用第１の抵抗器を介して、前記差動対用第２のトランジスタのコレクタは、差動対用第２の抵抗器を介して、共に負電源端子に接続され、前記差動対用第１のトランジスタのベースが反転入力端子に、前記差動対用第２のトランジスタのベースが非反転入力に、それぞれ接続されてなり、
前記ベース接地増幅回路は、ＮＰＮ型のバイポーラトランジスタである増幅用第１及び第２のトランジスタを有し、前記増幅用第１及び第２のトランジスタは、ベースが相互に接続されると共に、当該接続点と前記負電源端子との間に、第１の定電圧源が設けられ、前記増幅用第１のトランジスタのエミッタは、前記差動対用第１のトランジスタのコレクタと前記差動対用第１の抵抗器の相互の接続点に、前記増幅用第２のトランジスタのエミッタは、前記差動対用第２のトランジスタのコレクタと前記差動対用第２の抵抗器の相互の接続点に、それぞれ接続されてなり、
前記カレントミラー回路は、ＰＮＰ型のバイポーラトランジスタであるカレントミラー用第１及び第２のトランジスタを有し、前記カレントミラー用第１及び第２のトランジスタは、ベースが相互に接続されると共に、前記カレントミラー用第１のトランジスタのコレクタと接続され、前記カレントミラー用第１のトランジスタのコレクタは、前記増幅用第１のトランジスタのコレクタに、前記カレントミラー用第２のトランジスタのコレクタは、前記増幅用第２のトランジスタのコレクタに、それぞれ接続される一方、前記カレントミラー用第１及び第２のトランジスタのエミッタは、共に前記正電源端子に接続されてなることを特徴とする請求項１記載の演算増幅器。
前記ベース接地増幅回路は、ＮＰＮ型のバイポーラトランジスタである増幅用第１及び第２のトランジスタを有し、前記増幅用第１及び第２のトランジスタは、ベースが相互に接続されると共に、当該接続点と前記負電源端子との間に、第１の定電圧源が設けられ、前記増幅用第１のトランジスタのエミッタは、前記差動対用第１のトランジスタのコレクタと前記差動対用第１の抵抗器の相互の接続点に、前記増幅用第２のトランジスタのエミッタは、前記差動対用第２のトランジスタのコレクタと前記差動対用第２の抵抗器の相互の接続点に、それぞれ接続されてなり、
前記カレントミラー回路は、ＰＮＰ型のバイポーラトランジスタであるカレントミラー用第１及び第２のトランジスタを有し、前記カレントミラー用第１及び第２のトランジスタは、ベースが相互に接続されると共に、前記カレントミラー用第１のトランジスタのコレクタと接続され、前記カレントミラー用第１のトランジスタのコレクタは、前記増幅用第１のトランジスタのコレクタに、前記カレントミラー用第２のトランジスタのコレクタは、前記増幅用第２のトランジスタのコレクタに、それぞれ接続される一方、前記カレントミラー用第１及び第２のトランジスタのエミッタは、共に前記正電源端子に接続されてなることを特徴とする請求項１記載の演算増幅器。
【請求項3】
前記ベース接地増幅回路は、前記ＮＰＮ型のバイポーラトランジスタである増幅用第１及び第２のトランジスタに代えて、ＰＮＰ型のバイポーラトランジスタである増幅用第１及び第２のトランジスタを有し、前記ＰＮＰ型の増幅用第１及び第２のトランジスタは、ベースが相互に接続されると共に、当該接続点と前記正電源端子との間に、第２の定電圧源が設けられ、前記ＰＮＰ型の増幅用第１及び第２のトランジスタのエミッタは、共に前記正電源端子に接続され、
前記カレントミラー回路は、前記ＰＮＰ型のバイポーラトランジスタであるカレントミラー用第１及び第２のトランジスタに代えて、ＮＰＮ型のバイポーラトランジスタであるカレントミラー用第１及び第２のトランジスタを有し、前記ＮＰＮ型のカレントミラー用第１及び第２のトランジスタは、ベースが相互に接続されると共に、前記ＮＰＮ型のカレントミラー用第１のトランジスタのコレクタと接続され、前記ＮＰＮ型のカレントミラー用第１のトランジスタのコレクタは、前記ＰＮＰ型の増幅用第１のトランジスタのコレクタに、前記ＮＰＮ型のカレントミラー用第２のトランジスタのコレクタは、前記ＰＮＰ型の増幅用第２のトランジスタのコレクタに、それぞれ接続される一方、前記ＮＰＮ型のカレントミラー用第１のトランジスタのエミッタは、前記差動対用第１のトランジスタのコレクタと前記差動対用第１の抵抗器の相互の接続点に、前記ＮＰＮ型の増幅用第２のトランジスタのエミッタは、前記差動対用第２のトランジスタのコレクタと前記差動対用第２の抵抗器の相互の接続点に、それぞれ接続されてなることを特徴とする請求項２記載の演算増幅器。
前記カレントミラー回路は、前記ＰＮＰ型のバイポーラトランジスタであるカレントミラー用第１及び第２のトランジスタに代えて、ＮＰＮ型のバイポーラトランジスタであるカレントミラー用第１及び第２のトランジスタを有し、前記ＮＰＮ型のカレントミラー用第１及び第２のトランジスタは、ベースが相互に接続されると共に、前記ＮＰＮ型のカレントミラー用第１のトランジスタのコレクタと接続され、前記ＮＰＮ型のカレントミラー用第１のトランジスタのコレクタは、前記ＰＮＰ型の増幅用第１のトランジスタのコレクタに、前記ＮＰＮ型のカレントミラー用第２のトランジスタのコレクタは、前記ＰＮＰ型の増幅用第２のトランジスタのコレクタに、それぞれ接続される一方、前記ＮＰＮ型のカレントミラー用第１のトランジスタのエミッタは、前記差動対用第１のトランジスタのコレクタと前記差動対用第１の抵抗器の相互の接続点に、前記ＮＰＮ型の増幅用第２のトランジスタのエミッタは、前記差動対用第２のトランジスタのコレクタと前記差動対用第２の抵抗器の相互の接続点に、それぞれ接続されてなることを特徴とする請求項２記載の演算増幅器。
【請求項4】
前記ハイパスフィルタは、ハイパス用コンデンサとハイパス用抵抗器が、前記ベース接地増幅回路の出力段側から前記ハイパス用コンデンサ、前記ハイパス用抵抗器の順で直列接続されてなり、前記ハイパス用コンデンサの容量は、前記バッファ増幅器の入出力間に接続された位相補償コンデンサの容量に対して同程度以上に設定されたものであることを特徴とする請求項１、請求項２、又は、請求項３いずれか記載の演算増幅器。
【請求項5】
前記ハイパスフィルタを、前記ハイパス用コンデンサと前記ハイパス用抵抗器とで構成することに代えて、前記ハイパス用コンデンサのみから構成したことを特徴とする請求項４記載の演算増幅器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、演算増幅器に係り、特に、入力バイアス電流や入力換算雑音電圧の増加を招くことなく高周波ノイズ耐性と発振耐性の向上等を図ったものに関する。
【背景技術】
【0002】
演算増幅器においては、入力端子に高周波ノイズが混入すると、出力電圧が大きく変動することは良く知られている通りである。この問題を解決するため、例えば、特許文献１においては、演算増幅器の入力端子にローパスフィルタＬＰＦを挿入する方策が示されており、典型的な高周波ノイズ対策の一つとして知られている。
この特許文献１に開示された高周波ノイズ対策技術について、図１０乃至図１２を参照しつつ、以下に概括的に説明する。
まず、図１０には、特許文献１に開示された高周波ノイズ対策技術を施す前の従来の演算増幅器の回路構成例が示されている。
この従来回路は、トランジスタＱ１，Ｑ２からなる入力差動対３０１と、トランジスタＱ３～Ｑ６及び増幅アンプＡＯからなる出力回路３０２とに大別されて構成されてなるものである。
この特許文献１に開示された高周波ノイズ対策技術について、図１０乃至図１２を参照しつつ、以下に概括的に説明する。
まず、図１０には、特許文献１に開示された高周波ノイズ対策技術を施す前の従来の演算増幅器の回路構成例が示されている。
この従来回路は、トランジスタＱ１，Ｑ２からなる入力差動対３０１と、トランジスタＱ３～Ｑ６及び増幅アンプＡＯからなる出力回路３０２とに大別されて構成されてなるものである。
【0003】
図１１には、図１０に示された従来回路に高周波ノイズ対策を施した場合の回路構成例が示さている。
すなわち、図１１に示された演算増幅器は、反転入力端子ＩＮＭとトランジスタＱ１のベースとの間にローパスフィルタＬＰＦ１が、非反転入力端子ＩＮＰとトランジスタＱ２のベースとの間にローパスフィルタＬＰＦ２が、それぞれ設けられた構成となっている。
かかる構成の演算増幅器の高周波ノイズ耐性について、高周波ノイズ対策が施されていない従来回路と比較しつつ以下に説明する。
まず、高周波ノイズ耐性の比較を行うための実験回路について、図１２に示された実験回路例を参照しつつ説明する。
すなわち、図１１に示された演算増幅器は、反転入力端子ＩＮＭとトランジスタＱ１のベースとの間にローパスフィルタＬＰＦ１が、非反転入力端子ＩＮＰとトランジスタＱ２のベースとの間にローパスフィルタＬＰＦ２が、それぞれ設けられた構成となっている。
かかる構成の演算増幅器の高周波ノイズ耐性について、高周波ノイズ対策が施されていない従来回路と比較しつつ以下に説明する。
まず、高周波ノイズ耐性の比較を行うための実験回路について、図１２に示された実験回路例を参照しつつ説明する。
【0004】
この実験回路は、演算増幅器ＯＰ１の非反転入力端子に接続されたコンデンサＣＡ１を介して高周波信号ＲＦが印加されるようになっており、その際のＤＣ出力電圧Ｖｏｕｔの変化を観測するための回路である。
ＤＣ出力電圧Ｖｏｕｔの変化が小さいほど、高周波ノイズ耐性が強いと判断される。
ＤＣ出力電圧Ｖｏｕｔの変化が小さいほど、高周波ノイズ耐性が強いと判断される。
【0005】
図１３には、上述の実験回路を用いた先の従来回路に対する高周波ノイズ対策の有無の比較検証結果が、入力周波数に対する出力電圧の変化を示す特性線によって示されており、以下、同図を参照しつつ、この比較検証結果について説明する。
まず、図１３において、横軸は入力高周波信号の周波数を、縦軸は演算増幅器の出力電圧を、それぞれ示している。
また、同図において、実線の特性線は、高周波ノイズ対策の無い場合の従来回路（図１０参照）における入力周波数の変化に対する出力電圧の変化を示す特性線である。また、同図において、点線の特性線は、先の高周波ノイズ対策が施された従来回路（図１１参照）における入力周波数の変化に対する出力電圧の変化を示す特性線である。
まず、図１３において、横軸は入力高周波信号の周波数を、縦軸は演算増幅器の出力電圧を、それぞれ示している。
また、同図において、実線の特性線は、高周波ノイズ対策の無い場合の従来回路（図１０参照）における入力周波数の変化に対する出力電圧の変化を示す特性線である。また、同図において、点線の特性線は、先の高周波ノイズ対策が施された従来回路（図１１参照）における入力周波数の変化に対する出力電圧の変化を示す特性線である。
【0006】
この図１３に示された特性線は、先の図１２に示された実験回路において、高周波信号ＲＦの電圧振幅を０．２Ｖｐｐ一定とし、周波数を１０ＭＨｚから３．５ＧＨｚまで掃引した際の、演算増幅器ＯＰ１におけるＤＣ出力電圧Ｖｏｕｔをプロットしたものである。
図１３によれば、ローパスフィルタＬＰＦを入力段に挿入することで高周波ノイズ耐性が向上し、演算増幅器の出力電圧Ｖｏｕｔの変動が抑制されていることが確認できる。
図１３によれば、ローパスフィルタＬＰＦを入力段に挿入することで高周波ノイズ耐性が向上し、演算増幅器の出力電圧Ｖｏｕｔの変動が抑制されていることが確認できる。
【0007】
ところが、入力段におけるローパスフィルタの挿入は、演算増幅器における発振耐性を損なう問題がある。
この問題について、図１４に示された特性線図を参照しつつ、以下に説明する。
まず、図１４は、発振耐性の指標となる位相余裕の負荷容量ＣＬに対する依存性を示した特性線図であり、横軸は負荷容量ＣＬを、縦軸は位相余裕を、それぞれ示している。
通常、電子回路においては、位相余裕が低いほど発振し易い傾向にある。
この問題について、図１４に示された特性線図を参照しつつ、以下に説明する。
まず、図１４は、発振耐性の指標となる位相余裕の負荷容量ＣＬに対する依存性を示した特性線図であり、横軸は負荷容量ＣＬを、縦軸は位相余裕を、それぞれ示している。
通常、電子回路においては、位相余裕が低いほど発振し易い傾向にある。
【0008】
図１４において、実線の特性線は、ローパスフィルタＬＰＦの無い従来の演算増幅器（図１０参照）における負荷容量に対する位相余裕の変化を示す特性線である。また、同図において、点線の特性線は、入力段にローパスフィルタＬＰＦを設けた従来の演算増幅器（図１１参照）における負荷容量に対する位相余裕の変化を示す特性線である。
同図によれば、ローパスフィルタＬＰＦを設けることで位相余裕が減少し、発振し易くなることが確認できる。
同図によれば、ローパスフィルタＬＰＦを設けることで位相余裕が減少し、発振し易くなることが確認できる。
【0009】
なお、ローパスフィルタＬＰＦを設けることで位相余裕が減少する理由は、ローパスフィルタＬＰＦで発生するポールにより、演算増幅器の位相特性が低周波でまわるためである。
このように、入力端子にローパスフィルタＬＰＦを挿入し、高周波ノイズ耐性（ＲＦノイズ耐性）を向上させた演算増幅器は、ＲＦノイズ耐性の向上と引き換えに発振耐性が低下するという問題が生ずる。
このように、入力端子にローパスフィルタＬＰＦを挿入し、高周波ノイズ耐性（ＲＦノイズ耐性）を向上させた演算増幅器は、ＲＦノイズ耐性の向上と引き換えに発振耐性が低下するという問題が生ずる。
【0010】
上述のような問題を改善する方策が、例えば、特許文献２に開示されている。
図１５には、特許文献２に開示された高周波ノイズ対策が施された従来の演算増幅器の回路構成例が示されており、以下、同図を参照しつつ、この特許文献２に開示された方策について概説する。
図１５に示された演算増幅器は、低周波用の入力差動対と高周波用の入力差動対が設けられた構成となっている。
図１５には、特許文献２に開示された高周波ノイズ対策が施された従来の演算増幅器の回路構成例が示されており、以下、同図を参照しつつ、この特許文献２に開示された方策について概説する。
図１５に示された演算増幅器は、低周波用の入力差動対と高周波用の入力差動対が設けられた構成となっている。
【0011】
すなわち、低周波用の入力差動対は、テイル電流源ＩTAILと、トランジスタＱ１０１，Ｑ１０２と、ローパスフィルタＬＰＦ１，ＬＰＦ２を用いて構成されている。かかる低周波用の入力差動対においては、ローパスフィルタＬＰＦ１，ＬＰＦ２により高周波ノイズを含む高周波信号は減衰される。
【0012】
一方、高周波用の入力差動対は、トランジスタＱ１１１，Ｑ１１２と、コンデンサＣ１０１を用いて構成されている。かかる高周波用の入力差動対においては、コンデンサＣ１０１がトランジスタＱ１１１のエミッタとＱ１１２のエミッタの間に設けられることで、高周波信号はトランジスタＱ１１１とＱ１１２の両エミッタ間を行き交うことが可能となる。そのため、ＡＣ（交流）的にトランジスタＱ１１１とＱ１１２の両エミッタ間は接続されて差動対として動作が可能となる。
【0013】
この高周波用の入力差動対に高周波ノイズが印加された場合の回路動作について、以下に説明する。
まず、先に図１０に示されたような従来回路において、入力差動対は、差動対のエミッタ同士が接続さているため、このエミッタノードで高周波ノイズが整流される。この整流作用により差動対がアンバランスになるようなＤＣ電圧が生じ、このアンバランスなＤＣ電圧が意図しないＤＣ出力電圧を生むこととなる。
まず、先に図１０に示されたような従来回路において、入力差動対は、差動対のエミッタ同士が接続さているため、このエミッタノードで高周波ノイズが整流される。この整流作用により差動対がアンバランスになるようなＤＣ電圧が生じ、このアンバランスなＤＣ電圧が意図しないＤＣ出力電圧を生むこととなる。
【0014】
一方、図１５に示された演算増幅器においては、高周波用の入力差動対のエミッタは、ＤＣ（直流）的に共通ではなく、コンデンサＣ１０１でＡＣ的に接続されているだけである。したがって、この高周波用の入力差動対は、高周波ノイズが印加されてエミッタ部分で整流されたＤＣ電圧が発生することはない。そのため、図１５に示された演算増幅器は、高周波ノイズが印加されても出力電圧が変動することはなく、高周波ノイズ耐性の向上が図られたものとなっている。
【0015】
さらに、図１５に示された演算増幅器は、高周波ノイズ耐性を向上させても発振耐性が低下することがない。
この演算増幅器においては、低周波用の入力差動対のローパスフィルタＬＰＦ１，ＬＰＦ２によりポールが発生し、位相がまわる。その一方で、高周波用の入力差動対は、ハイパスフィルタの構成となっており、ゼロ点が発生して位相が戻る。その結果、このゼロ点によりローパスフィルタによる位相のまわりが打ち消され、位相余裕の低下が改善される。このように、図１５に示された演算増幅器においては、高周波ノイズ対策のローパスフィルタＬＰＦ１，ＬＰＦ２を設けても、発振耐性の低下を招くことはなく、高周波ノイズ耐性と発振耐性の両立が図られたものとなっている。
この演算増幅器においては、低周波用の入力差動対のローパスフィルタＬＰＦ１，ＬＰＦ２によりポールが発生し、位相がまわる。その一方で、高周波用の入力差動対は、ハイパスフィルタの構成となっており、ゼロ点が発生して位相が戻る。その結果、このゼロ点によりローパスフィルタによる位相のまわりが打ち消され、位相余裕の低下が改善される。このように、図１５に示された演算増幅器においては、高周波ノイズ対策のローパスフィルタＬＰＦ１，ＬＰＦ２を設けても、発振耐性の低下を招くことはなく、高周波ノイズ耐性と発振耐性の両立が図られたものとなっている。
【先行技術文献】
【特許文献】
【0016】
【特許文献1】特許第３８８６０９０号公報
【特許文献2】特許第６８７９８６２号公報
【発明の概要】
【発明が解決しようとする課題】
【0017】
しかしながら、上述の特許文献２に開示された演算増幅器においては、従来の回路構成に高周波用の入力差動対のトランジスタＱ１１１，Ｑ１１２を追加する構成であるため（図１５参照）、入力バイアス電流や入力換算雑音電圧が増加するという問題がある。
以下、この入力換算雑音電圧の増加について概括的に説明する。
例えば、図１５に示された演算増幅器において、低周波用の入力差動対のトランジスタＱ１０１，Ｑ１０２、及び、高周波用の入力差動対のトランジスタＱ１１１，Ｑ１１２の各コレクタ電流が、いずれもＩTAIL／２の大きさで流れた場合を想定する。なお、ここで、ＩTAILは、テイル電流源ＩTAILの出力電流の大きさとする。
以下、この入力換算雑音電圧の増加について概括的に説明する。
例えば、図１５に示された演算増幅器において、低周波用の入力差動対のトランジスタＱ１０１，Ｑ１０２、及び、高周波用の入力差動対のトランジスタＱ１１１，Ｑ１１２の各コレクタ電流が、いずれもＩTAIL／２の大きさで流れた場合を想定する。なお、ここで、ＩTAILは、テイル電流源ＩTAILの出力電流の大きさとする。
【0018】
この場合、図１５に示された演算増幅器は、図１１に示された従来の演算増幅器に比べて、入力バイアス電流が２倍、入力換算雑音電圧が２１/２倍、それぞれ増加する。このような入力バイアス電流や入力換算雑音電圧の増加は、出力電圧に誤差を生じさせるという問題を生む。
【0019】
本発明は、上記実状に鑑みてなされたもので、入力バイアス電流や入力換算雑音電圧の増加を招くことなく、高周波ノイズ耐性の向上と発振耐性の向上の両立を可能とする演算増幅器を提供するものである。
【課題を解決するための手段】
【0020】
上記本発明の目的を達成するため、本発明に係る演算増幅器は、
入力信号を差動増幅可能に構成されてなる入力差動対と、前記入力差動対の出力を増幅、出力する出力回路とを有してなる演算増幅器であって、
前記出力回路は、ベース接地増幅回路と、前記ベース接地増幅回路の後段に接続されたバッファ増幅器と、前記ベース接地増幅回路に対して電流供給を行うカレントミラー回路とを有し、
前記ベース接地増幅回路の出力段と前記バッファ増幅器との接続点と前記ベース接地増幅回路を構成するトランジスタのベースとの間に、ハイパスフィルタが設けられてなるものである。
入力信号を差動増幅可能に構成されてなる入力差動対と、前記入力差動対の出力を増幅、出力する出力回路とを有してなる演算増幅器であって、
前記出力回路は、ベース接地増幅回路と、前記ベース接地増幅回路の後段に接続されたバッファ増幅器と、前記ベース接地増幅回路に対して電流供給を行うカレントミラー回路とを有し、
前記ベース接地増幅回路の出力段と前記バッファ増幅器との接続点と前記ベース接地増幅回路を構成するトランジスタのベースとの間に、ハイパスフィルタが設けられてなるものである。
【発明の効果】
【0021】
本発明によれば、ハイパスフィルタによって負荷容量が増加しても位相余裕が確保されるため、発振耐性の向上を図ることができ、従来のローパスフィルタを併用することによって、入力バイアス電流や入力換算雑音電圧の増加を招くことなく、高周波ノイズ耐性の向上と発振耐性の向上の両立を可能とするという効果を奏するものである。
【図面の簡単な説明】
【0022】
【図1】本発明の実施の形態における演算増幅器の第１の基本回路構成例を示す回路図である。
【図5】本発明の実施の形態における演算増幅器の第２の基本回路構成例を示す回路図である。
【図8】本発明の実施の形態における演算増幅器の負荷容量変化に対する位相余裕の変化特性を示す特性線図である。
【図9】本発明の実施の形態における演算増幅器の周波数変化に対する出力電圧の変化特性を示す特性線図である。
【図10】高周波ノイズ対策が施されていない従来の演算増幅器の回路構成例を示す回路図である。
【図12】演算増幅器の高周波ノイズ耐性を計測する実験回路の回路構成例を示す回路図である。
【図15】高周波ノイズ耐性と発振耐性の両立を図った従来の演算増幅器の回路構成例を示す回路図である。
【発明を実施するための形態】
【0023】
以下、本発明の実施の形態について、図１乃至図９を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における演算増幅器の第１の基本回路構成例について、図１を参照しつつ説明する。
本発明の実施の形態における演算増幅器は、入力差動対１０１と、出力回路１０２とに大別されてなるもので、この点は、従来と基本的に同様であるが、後述するように出力回路１０２に、ハイパスフィルタ（図１においては「ＨＰＦ」と表記）１１０を設けた点が従来と異なる構成となっている。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における演算増幅器の第１の基本回路構成例について、図１を参照しつつ説明する。
本発明の実施の形態における演算増幅器は、入力差動対１０１と、出力回路１０２とに大別されてなるもので、この点は、従来と基本的に同様であるが、後述するように出力回路１０２に、ハイパスフィルタ（図１においては「ＨＰＦ」と表記）１１０を設けた点が従来と異なる構成となっている。
【0024】
入力差動対１０１は、ＰＮＰ型のバイポーラトランジスタである差動対用第１及び第２のトランジスタ（図１においては、それぞれ「Ｑ１」、「Ｑ２」と表記）１，２を中心に構成されている。
差動対用第１及び第２のトランジスタ１，２は、エミッタが相互に接続され、その接続点と正電源端子８１との間に定電流源６０が接続されている。なお、正電源端子８１には、外部から電源電圧ＶＣＣが印加される。
差動対用第１及び第２のトランジスタ１，２は、エミッタが相互に接続され、その接続点と正電源端子８１との間に定電流源６０が接続されている。なお、正電源端子８１には、外部から電源電圧ＶＣＣが印加される。
【0025】
一方、差動対用第１のトランジスタ１のコレクタは、第１の負荷としての差動対用第１の抵抗器（図１においては「Ｒ１」と表記）４１を介して、差動対用第２のトランジスタ２のコレクタは、第２の負荷としての差動対用第２の抵抗器（図１においては「Ｒ２」と表記）４２を介して、共に負電源端子８２に接続されている。
また、差動対用第１のトランジスタ１のベースは、反転入力端子（図１においては「ＩＮＭ」と表記）８３に、差動対用第２のトランジスタ２のベースは、非反転入力端子（図１においては「ＩＮＰ」と表記）８４に、それぞれ接続されている。
そして、第１及び第２のトランジスタ１，２の各々のコレクタは、次述するように出力回路１０２の入力段に接続されている。
また、差動対用第１のトランジスタ１のベースは、反転入力端子（図１においては「ＩＮＭ」と表記）８３に、差動対用第２のトランジスタ２のベースは、非反転入力端子（図１においては「ＩＮＰ」と表記）８４に、それぞれ接続されている。
そして、第１及び第２のトランジスタ１，２の各々のコレクタは、次述するように出力回路１０２の入力段に接続されている。
【0026】
出力回路１０２は、カレントミラー回路１５１と、ベース接地増幅回路１５２と、バッファ増幅器（図１においては「ＡＯ」と表記）１５３と、ハイパスフィルタ１１０とを中心に構成されている。
ベース接地増幅回路１５２は、ＮＰＮ型のバイポーラトランジスタを用いた増幅用第１及び第２のトランジスタとしての第３及び第４のトランジスタ（図１においては、それぞれ「Ｑ３」、「Ｑ４」と表記）３，４を有して構成されている。
ベース接地増幅回路１５２は、ＮＰＮ型のバイポーラトランジスタを用いた増幅用第１及び第２のトランジスタとしての第３及び第４のトランジスタ（図１においては、それぞれ「Ｑ３」、「Ｑ４」と表記）３，４を有して構成されている。
【0027】
第３及び第４のトランジスタ３，４は、ベースが相互に接続されて、その接続点と負電源端子８２との間に第１の定電圧源６１が設けられている。
また、第３のトランジスタ３のエミッタは、差動対用第１のトランジスタ１のコレクタと差動対用第１の抵抗器４１との接続点に、第４のトランジスタ４のエミッタは、差動対用第２のトランジスタ２のコレクタと差動対用第２の抵抗器４２との接続点に、それぞれ接続されている。
また、第３のトランジスタ３のエミッタは、差動対用第１のトランジスタ１のコレクタと差動対用第１の抵抗器４１との接続点に、第４のトランジスタ４のエミッタは、差動対用第２のトランジスタ２のコレクタと差動対用第２の抵抗器４２との接続点に、それぞれ接続されている。
【0028】
さらに、第４のトランジスタ４のコレクタには、バッファ増幅器１５３の入力段が接続され、このバッファ増幅器１５３の出力段は、増幅出力端子（図１においては「ＯＵＴ」と表記）８５に接続されている。また、バッファ増幅器１５３の入力段と出力段との間には、入力段側から位相補償コンデンサ（図１においては「Ｃｃ」と表記）５４、位相補償抵抗器（図１においては「Ｒｚ」と表記）４６が、この順で直列接続されて設けられている。
この第１の基本回路構成例においては、上述の入力差動対１０１とベース接地増幅回路１５２とによりフォールデットカスコード増幅回路が構成されたものとなっている。
この第１の基本回路構成例においては、上述の入力差動対１０１とベース接地増幅回路１５２とによりフォールデットカスコード増幅回路が構成されたものとなっている。
【0029】
一方、カレントミラー回路１５１は、ベース接地増幅回路１５２の電流源となるもので、従来のカレントミラー回路と基本的に同一の構成を有してなるものである。
すなわち、カレントミラー回路１５１は、ＰＮＰ型のバイポーラトランジスタを用いたカレントミラー用第１及び第２のトランジスタとしての第５及び第６のトランジスタ（図１においては、それぞれ「Ｑ５」、「Ｑ６」と表記）５，６を有して構成されている。
すなわち、カレントミラー回路１５１は、ＰＮＰ型のバイポーラトランジスタを用いたカレントミラー用第１及び第２のトランジスタとしての第５及び第６のトランジスタ（図１においては、それぞれ「Ｑ５」、「Ｑ６」と表記）５，６を有して構成されている。
【0030】
第５及び第６のトランジスタ５，６は、ベースが相互に接続されると共に、その相互の接続点は第５のトランジスタ５のコレクタと接続されており、第５のトランジスタ５は、いわゆるダイオード接続状態となっている。
また、第５のトランジスタ５のエミッタと、第６のトランジスタ６のエミッタは、共に正電源端子８１に接続されている。
また、第５のトランジスタ５のエミッタと、第６のトランジスタ６のエミッタは、共に正電源端子８１に接続されている。
【0031】
さらに、第５のトランジスタ５のコレクタは、第３のトランジスタ３のコレクタに、第６のトランジスタ６のコレクタは、第４のトランジスタ４のコレクタ及びバッファ増幅器１５３の入力端子に、それぞれ接続されている。
そして、ハイパスフィルタ１１０は、第３及び第４のトランジスタ３，４のべース同士の接続点と、第４及び第６のトランジスタ４，６のコレクタ同士の接続点との間に接続されている。
ハイパスフィルタ１１０は、演算増幅器の発振耐性を向上させるものであるが、その具体的な説明は、次述する第１の具体回路構成例におけるハイパスフィルタ１１０の具体的な説明を以て、これに代えることとする。
そして、ハイパスフィルタ１１０は、第３及び第４のトランジスタ３，４のべース同士の接続点と、第４及び第６のトランジスタ４，６のコレクタ同士の接続点との間に接続されている。
ハイパスフィルタ１１０は、演算増幅器の発振耐性を向上させるものであるが、その具体的な説明は、次述する第１の具体回路構成例におけるハイパスフィルタ１１０の具体的な説明を以て、これに代えることとする。
【0032】
図２には、第１の具体回路構成例が示されており、以下、同図を参照しつつ、この第１の具体回路構成例について説明する。
なお、図１に示された第１の基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
まず、この第１の具体回路構成例においては、高周波ノイズ対策として、入力差動対１０１の入力側に次述するようにローパスフィルタ（図２においてはそれぞれ「ＬＰＦ１」、「ＬＰＦ２」と表記）７１，７２が設けられたものとなっている。
なお、図１に示された第１の基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
まず、この第１の具体回路構成例においては、高周波ノイズ対策として、入力差動対１０１の入力側に次述するようにローパスフィルタ（図２においてはそれぞれ「ＬＰＦ１」、「ＬＰＦ２」と表記）７１，７２が設けられたものとなっている。
【0033】
すなわち、反転入力端子８３と差動対用第１のトランジスタ１のベースとの間には、第１のローパスフィルタ７１が、非反転入力端子８４と差動対用第２のトランジスタ２のベースとの間には、第２のローパスフィルタ７２が、それぞれ直列接続されている。
一方、ハイパスフィルタ（図２においては「ＨＰＦ１」と表記）１１０は、ハイパス用抵抗器（図２においては「ＲＸ１」と表記）４５とハイパス用コンデンサ（図２においては「ＣＸ２」と表記）５２により構成されている。
一方、ハイパスフィルタ（図２においては「ＨＰＦ１」と表記）１１０は、ハイパス用抵抗器（図２においては「ＲＸ１」と表記）４５とハイパス用コンデンサ（図２においては「ＣＸ２」と表記）５２により構成されている。
【0034】
具体的には、第４のトランジスタ４のコレクタと第３及び第４のトランジスタ３，４のベースとの間に、第４のトランジスタ４のコレクタ側から、ハイパス用コンデンサ５２、ハイパス用抵抗器４５の順で直列接続されて設けられている。
この具体回路構成例においては、ハイパスフィルタ１１０を設けたことにより、負荷容量ＣＬが大きな領域、例えば、ＣＬ＝１ｎＦを超える領域における発振耐性の向上が顕著である。
このため、ハイパス用コンデンサ５２の容量値ＣＸ２は、下記する式１に基づいて設定される。
この具体回路構成例においては、ハイパスフィルタ１１０を設けたことにより、負荷容量ＣＬが大きな領域、例えば、ＣＬ＝１ｎＦを超える領域における発振耐性の向上が顕著である。
このため、ハイパス用コンデンサ５２の容量値ＣＸ２は、下記する式１に基づいて設定される。
【0035】
ＣＸ２≧Ｃｃ・・・式１
【0036】
ここで、Ｃｃは、バッファ増幅器１５３の入出力間に設けられた位相補償コンデンサ５４の容量値であるとする。
式１が示すように、ハイパス用コンデンサ５２の容量値ＣＸ２は、位相補償コンデンサ５４の容量値（位相補償容量値）Ｃｃと同程度以上とする必要がある。
このように、容量値ＣＸ２を、位相補償容量値Ｃｃと同等以上とするのは、位相補償容量値Ｃｃの両端間に発生する信号振幅以上のＡＣ信号を、第３及び第４のトランジスタ３，４のベースに発生させるためである。例えば、位相補償容量値Ｃｃ＝１０ｐＦの場合、ハイパス用コンデンサ５２の容量値ＣＸ２は１０ｐＦ以上であることが必要となる。
式１が示すように、ハイパス用コンデンサ５２の容量値ＣＸ２は、位相補償コンデンサ５４の容量値（位相補償容量値）Ｃｃと同程度以上とする必要がある。
このように、容量値ＣＸ２を、位相補償容量値Ｃｃと同等以上とするのは、位相補償容量値Ｃｃの両端間に発生する信号振幅以上のＡＣ信号を、第３及び第４のトランジスタ３，４のベースに発生させるためである。例えば、位相補償容量値Ｃｃ＝１０ｐＦの場合、ハイパス用コンデンサ５２の容量値ＣＸ２は１０ｐＦ以上であることが必要となる。
【0037】
図８には、本発明の実施の形態の演算増幅器における負荷容量ＣＬの変化に対する位相余裕の変化特性を示す特性線図が示されており、以下、同図について説明する。同図において、横軸は負荷容量の変化を、縦軸は位相余裕の変化を、それぞれ示している。
図８において、実線の特性線は、本発明の実施の形態における演算増幅器の負荷容量ＣＬの変化に対する位相余裕の変化特性を示す特性線である。この特性線によれば、負荷容量ＣＬ＝１０ｎＦとなっても位相余裕が０ｄｅｇを下回らないことが確認できる。すなわち、本発明の実施の形態の演算増幅器は、負荷容量ＣＬが１ｎＦを超える大きな場合にあっても十分確実な発振耐性が確保できるものとなっている。
図８において、実線の特性線は、本発明の実施の形態における演算増幅器の負荷容量ＣＬの変化に対する位相余裕の変化特性を示す特性線である。この特性線によれば、負荷容量ＣＬ＝１０ｎＦとなっても位相余裕が０ｄｅｇを下回らないことが確認できる。すなわち、本発明の実施の形態の演算増幅器は、負荷容量ＣＬが１ｎＦを超える大きな場合にあっても十分確実な発振耐性が確保できるものとなっている。
【0038】
また、図８において、二点鎖線の特性線は、ローパスフィルタを有しない従来回路（図１０）における負荷容量ＣＬの変化に対する位相余裕の変化特性を示す特性線である。さらに、図８において、点線の特性線は、ローパスフィルタを設けた従来回路（図１１参照）における負荷容量ＣＬの変化に対する位相余裕の変化特性を示す特性線である。
これら２つの特性線の場合、いずれも、負荷容量ＣＬが０．１ｎＦを過ぎた付近で位相余裕は０ｄｅｇとなっており、本発明の実施の形態における演算増幅器に比して発振耐性が低いことが確認できる。
これら２つの特性線の場合、いずれも、負荷容量ＣＬが０．１ｎＦを過ぎた付近で位相余裕は０ｄｅｇとなっており、本発明の実施の形態における演算増幅器に比して発振耐性が低いことが確認できる。
【0039】
図９には、本発明の実施の形態における演算増幅器の入力周波数変化に対する出力変化特性例が従来回路の同特性例と共に示されており、以下、同図について説明する。
図９において、横軸は周波数を、縦軸は演算増幅器の出力電圧を、それぞれ示している。
同図において、点線の特性線は、ローパスフィルタを有しない従来回路（図１０参照）における周波数変化に対する出力電圧の変化特性を示す特性線である。
図９において、横軸は周波数を、縦軸は演算増幅器の出力電圧を、それぞれ示している。
同図において、点線の特性線は、ローパスフィルタを有しない従来回路（図１０参照）における周波数変化に対する出力電圧の変化特性を示す特性線である。
【0040】
また、図９において、実線の特性線は、本発明の実施の形態における演算増幅器の周波数変化に対する出力電圧の変化特性を示す特性線である。この実線の特性線は、ローパスフィルタを設けた従来回路（図１１参照）の同様な特性を示す特性線とほぼ一致している。
なお、上述の特性は、先の図１２に示された実験回路を用いて取得されたものである。
図９によれば、本発明の実施の形態の演算増幅器においては、高周波ノイズ耐性が向上し、出力電圧Ｖｏｕｔの変動抑圧されることが確認できる。
このように、本発明の実施の形態の演算増幅器は、従来と異なり、入力バイアス電流の増加や入力換算雑音電圧の増加を招くことなく、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となっている。
なお、上述の特性は、先の図１２に示された実験回路を用いて取得されたものである。
図９によれば、本発明の実施の形態の演算増幅器においては、高周波ノイズ耐性が向上し、出力電圧Ｖｏｕｔの変動抑圧されることが確認できる。
このように、本発明の実施の形態の演算増幅器は、従来と異なり、入力バイアス電流の増加や入力換算雑音電圧の増加を招くことなく、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となっている。
【0041】
次に、第２の具体回路構成例について、図３を参照しつつ説明する。
なお、図２に示された第１の具体回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の具体回路構成例は、ハイパス用コンデンサ５２のみで構成されたハイパスフィルタ（図３においては「ＨＰＦ２」と表記）１１０Ａが設けられた点が、第１の具体回路構成例と異なるもので、残余の部分は、図２に示された具体回路構成例と同一の構成を有してなるものである。
なお、図２に示された第１の具体回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の具体回路構成例は、ハイパス用コンデンサ５２のみで構成されたハイパスフィルタ（図３においては「ＨＰＦ２」と表記）１１０Ａが設けられた点が、第１の具体回路構成例と異なるもので、残余の部分は、図２に示された具体回路構成例と同一の構成を有してなるものである。
【0042】
すなわち、ハイパス用コンデンサ５２は、第３及び第４のトランジスタ３，４のベース同士の接続点と、第４及び第６のトランジスタ４，６のコレクタ同士の接続点との間に接続されて設けられたものとなっている。
この第２の具体回路構成例におけるハイパスフィルタ１１０Ａは、図２に示された第１の具体回路構成例におけるハイパス用抵抗器４５が削除された構成であるため、その抵抗分を補う観点から、ＮＰＮ型トランジスタである第３及び第４のトランジスタ３，４を次述するような構成を有してなるものとするのが好適である。
この第２の具体回路構成例におけるハイパスフィルタ１１０Ａは、図２に示された第１の具体回路構成例におけるハイパス用抵抗器４５が削除された構成であるため、その抵抗分を補う観点から、ＮＰＮ型トランジスタである第３及び第４のトランジスタ３，４を次述するような構成を有してなるものとするのが好適である。
【0043】
すなわち、第３及び第４のトランジスタ３，４に用いられるＮＰＮ型トランジスタ９１は、図４の模式図に示されたように、ベースのコンタクト９２とエミッタのコンタクト９３間のコンタクト距離を長く確保した構成として、ベース抵抗９５を通常よりも大きくなるようにすると好適である。なお、同図において、符号９４は、コレクタのコンタクトである。
また、ハイパス用コンデンサ５２の容量値ＣＸ２は、先に述べた式１に基づいて設定される。
また、ハイパス用コンデンサ５２の容量値ＣＸ２は、先に述べた式１に基づいて設定される。
【0044】
なお、式１において、Ｃｃはバッファ増幅器１５３の入出力間に設けられた位相補償コンデンサ５４の容量値であるとする。
この第２の具体回路構成例は、第１の具体回路構成例同様、負荷容量ＣＬ＝１ｎＦ以上での位相余裕の確保が可能であり、高周波ノイズ耐性は、先に、図９で説明したように確実に改善されるものとなっている。
そして、入力バイアス電流の増加や入力換算雑音電圧の増加を招くことなく、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となっている。
また、この第２の具体回路構成例では、先に述べたようにハイパス用抵抗器４５（図２参照）を不要とした構成であるため、さらなるチップサイズの小型化が可能となっている。
この第２の具体回路構成例は、第１の具体回路構成例同様、負荷容量ＣＬ＝１ｎＦ以上での位相余裕の確保が可能であり、高周波ノイズ耐性は、先に、図９で説明したように確実に改善されるものとなっている。
そして、入力バイアス電流の増加や入力換算雑音電圧の増加を招くことなく、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となっている。
また、この第２の具体回路構成例では、先に述べたようにハイパス用抵抗器４５（図２参照）を不要とした構成であるため、さらなるチップサイズの小型化が可能となっている。
【0045】
次に、第２の基本回路構成例について、図５を参照しつつ説明する。
なお、図１に示された第１の基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
第２の基本回路構成例は、ＰＮＰ型のバイポーラトランジスタを用いたベース接地増幅回路１５２Ａを設け、ＮＰＮ型のバイポーラトランジスタを用いたカレントミラー回路１５１Ａをフォールデットカスコードのベース接地入力部分に位置する構成とし、後述するようにベース接地増幅回路１５２Ａにハイパスフィルタ１１０を設けたものである。
すなわち、まず、ＰＮＰ型のバイポーラトランジスタを用いた増幅用第１及び第２のトランジスタとしての第１１及び第１２のトランジスタ（図５においては、それぞれ「Ｑ１１」、「Ｑ１２」と表記）１１，１２によりベース接地増幅回路１５２Ａが次述するように構成されている。
なお、図１に示された第１の基本回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
第２の基本回路構成例は、ＰＮＰ型のバイポーラトランジスタを用いたベース接地増幅回路１５２Ａを設け、ＮＰＮ型のバイポーラトランジスタを用いたカレントミラー回路１５１Ａをフォールデットカスコードのベース接地入力部分に位置する構成とし、後述するようにベース接地増幅回路１５２Ａにハイパスフィルタ１１０を設けたものである。
すなわち、まず、ＰＮＰ型のバイポーラトランジスタを用いた増幅用第１及び第２のトランジスタとしての第１１及び第１２のトランジスタ（図５においては、それぞれ「Ｑ１１」、「Ｑ１２」と表記）１１，１２によりベース接地増幅回路１５２Ａが次述するように構成されている。
【0046】
まず、第１１及び第１２のトランジスタ１１，１２は、ベース同士が接続されると共に、その接続点と正電源端子８１との間には、第２の定電圧源６２が設けられている。この第２の定電圧源６２は、正極側が正電源端子８１に、負極側が第１１及び第１２のトランジスタ１１，１２のベース側となるように設けられている。
また、第１１及び第１２のトランジスタ１１，１２のエミッタは、共に正電源端子８１に接続されている。
また、第１１及び第１２のトランジスタ１１，１２のエミッタは、共に正電源端子８１に接続されている。
【0047】
一方、カレントミラー回路１５１Ａは、ＮＰＮ型のバイポーラトランジスタを用いたカレントミラー用第１及び第２のトランジスタとしての第１３及び第１４のトランジスタ（図５においては、それぞれ「Ｑ１３」、「Ｑ１４」と表記）１３，１４を有して構成されている。
第１３のトランジスタ１３と第１４のトランジスタ１４は、ベース同士が接続されると共に、第１３のトランジスタ１３のコレクタと接続されて、第１３のトランジスタ１３は、いわゆるダイオード接続されたものとなっている。
第１３のトランジスタ１３と第１４のトランジスタ１４は、ベース同士が接続されると共に、第１３のトランジスタ１３のコレクタと接続されて、第１３のトランジスタ１３は、いわゆるダイオード接続されたものとなっている。
【0048】
また、第１３のトランジスタ１３のエミッタは、差動対用第１のトランジスタ１のコレクタに、第１４のトランジスタ１４のエミッタは、差動対用第２のトランジスタ２のコレクタに、それぞれ接続されている。
一方、第１３のトランジスタ１３のコレクタは、第１１のトランジスタ１１のコレクタに、第１４のトランジスタ１４のコレクタは、第１２のトランジスタ１２のコレクタに、それぞれ接続されている。
一方、第１３のトランジスタ１３のコレクタは、第１１のトランジスタ１１のコレクタに、第１４のトランジスタ１４のコレクタは、第１２のトランジスタ１２のコレクタに、それぞれ接続されている。
【0049】
そして、第１１及び第１２のトランジスタ１１，１２のベースと第１２のトランジスタ１２のコレクタとの間に、ハイパスフィルタ１１０が接続されている。
なお、入力バイアス電流の増加や入力換算雑音電圧の増加を招くことなく、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となるのは、先の第１の基本回路構成例（図１参照）と同様である。
なお、入力バイアス電流の増加や入力換算雑音電圧の増加を招くことなく、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となるのは、先の第１の基本回路構成例（図１参照）と同様である。
【0050】
次に、第３の具体回路構成例について、図６を参照しつつ説明する。
なお、図２、又は、図５に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の具体回路構成例は、図５に示された第２の基本回路構成例の具体回路構成例であって、さらに、高周波ノイズ対策として、図２に示されたように入力差動対１０１の入力側にローパスフィルタ７１，７２を設けた構成例である。
ハイパスフィルタ１１０は、ハイパス用抵抗器４５とハイパス用コンデンサ５２により構成される点は、先に述べた通りである。この第３の具体回路構成例においては、第１１及び第１２のトランジスタ１１，１２のベース同士の接続点と第１２のトランジスタ１２のコレクタとの間に、ハイパス用抵抗器４５とハイパス用コンデンサ５２が、第１１及び第１２のトランジスタ１１，１２のベース側から、ハイパス用抵抗器４５、ハイパス用コンデンサ５２の順で直列接続されている。
なお、図２、又は、図５に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の具体回路構成例は、図５に示された第２の基本回路構成例の具体回路構成例であって、さらに、高周波ノイズ対策として、図２に示されたように入力差動対１０１の入力側にローパスフィルタ７１，７２を設けた構成例である。
ハイパスフィルタ１１０は、ハイパス用抵抗器４５とハイパス用コンデンサ５２により構成される点は、先に述べた通りである。この第３の具体回路構成例においては、第１１及び第１２のトランジスタ１１，１２のベース同士の接続点と第１２のトランジスタ１２のコレクタとの間に、ハイパス用抵抗器４５とハイパス用コンデンサ５２が、第１１及び第１２のトランジスタ１１，１２のベース側から、ハイパス用抵抗器４５、ハイパス用コンデンサ５２の順で直列接続されている。
【0051】
ここで、ハイパス用コンデンサ５２の容量値ＣＸ２は、先の式１に基づいて設定される。
なお、式１において、Ｃｃは、バッファ増幅器１５３の入出力間に設けられた位相補償コンデンサ５４の容量値であるとする。
式１が示すように、ハイパス用コンデンサ５２の容量値ＣＸ２は、位相補償コンデンサ５４の容量値（位相補償容量値）Ｃｃと同程度以上とする必要がある。
このように、容量値ＣＸ２を、位相補償容量値Ｃｃと同等以上とするのは、位相補償容量値Ｃｃの両端間に発生する信号振幅以上のＡＣ信号を、第１１及び第１２のトランジスタ１１，１２のベースに発生させるためである。
容量値ＣＸ２の具体例としては、例えば、位相補償容量値Ｃｃ＝１０ｐＦの場合、ＣＸ２は１０ｐＦ以上が必要となる。
なお、式１において、Ｃｃは、バッファ増幅器１５３の入出力間に設けられた位相補償コンデンサ５４の容量値であるとする。
式１が示すように、ハイパス用コンデンサ５２の容量値ＣＸ２は、位相補償コンデンサ５４の容量値（位相補償容量値）Ｃｃと同程度以上とする必要がある。
このように、容量値ＣＸ２を、位相補償容量値Ｃｃと同等以上とするのは、位相補償容量値Ｃｃの両端間に発生する信号振幅以上のＡＣ信号を、第１１及び第１２のトランジスタ１１，１２のベースに発生させるためである。
容量値ＣＸ２の具体例としては、例えば、位相補償容量値Ｃｃ＝１０ｐＦの場合、ＣＸ２は１０ｐＦ以上が必要となる。
【0052】
この第３の具体回路構成例における負荷容量ＣＬの変化に対する位相余裕の変化特性については、第１の具体回路構成例（図２参照）において、図８を参照しつつ説明した特性と同様であるので、ここでの再度の詳細な説明は省略する。
また、この第３の具体回路構成例における入力周波数変化に対する出力変化特性については、第１の具体回路構成例（図２参照）において、図９を参照しつつ説明した特性と同様であるので、ここでの再度の詳細な説明は省略する。
したがって、入力バイアス電流の増加や入力換算雑音電圧の増加を招くことなく、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となる点は、第１の具体回路構成例と同様である。
また、この第３の具体回路構成例における入力周波数変化に対する出力変化特性については、第１の具体回路構成例（図２参照）において、図９を参照しつつ説明した特性と同様であるので、ここでの再度の詳細な説明は省略する。
したがって、入力バイアス電流の増加や入力換算雑音電圧の増加を招くことなく、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となる点は、第１の具体回路構成例と同様である。
【0053】
次に、第４の具体回路構成例について、図７を参照しつつ説明する。
なお、図６に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第４の具体回路構成例は、ハイパス用コンデンサ５２のみで構成されたハイパスフィルタ（図７においては「ＨＰＦ２」と表記）１１０Ａが設けられた点が、第３の具体回路構成例（図６参照）と異なるもので、残余の部分は、図６に示された具体回路構成例と同一の構成を有してなるものである。
なお、図６に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第４の具体回路構成例は、ハイパス用コンデンサ５２のみで構成されたハイパスフィルタ（図７においては「ＨＰＦ２」と表記）１１０Ａが設けられた点が、第３の具体回路構成例（図６参照）と異なるもので、残余の部分は、図６に示された具体回路構成例と同一の構成を有してなるものである。
【0054】
すなわち、ハイパス用コンデンサ５２は、第１１及び第１２のトランジスタ１１，１２のベース同士の接続点と、第１２及び第１４のトランジスタ１２，１４のコレクタ同士の接続点との間に接続されたものとなっている。
この第４の具体回路構成例におけるハイパスフィルタ１１０Ａは、先に述べたように、図６に示された構成におけるハイパス用抵抗器４５を削除した構成であるが、このようにハイパス用抵抗器４５を削除するには、第１１及び第１２のトランジスタ１１，１２のベース部分の入力抵抗が、ハイパス用抵抗器４５の抵抗値ＲＸ１よりも大きな値とするのが好適である。
この第４の具体回路構成例におけるハイパスフィルタ１１０Ａは、先に述べたように、図６に示された構成におけるハイパス用抵抗器４５を削除した構成であるが、このようにハイパス用抵抗器４５を削除するには、第１１及び第１２のトランジスタ１１，１２のベース部分の入力抵抗が、ハイパス用抵抗器４５の抵抗値ＲＸ１よりも大きな値とするのが好適である。
【0055】
この第４の具体回路構成例における負荷容量ＣＬの変化に対する位相余裕の変化特性については、第１の具体回路構成例（図２参照）において、図８を参照しつつ説明した特性と同様であるので、ここでの再度の詳細な説明は省略する。
また、この第４の具体回路構成例における入力周波数変化に対する出力変化特性については、第１の具体回路構成例（図２参照）において、図９を照しつつ説明した特性と同様であるので、ここでの再度の詳細な説明は省略する。
したがって、入力バイアス電流の増加や入力換算雑音電圧の増加を招くことなく、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となる点は、第１の具体回路構成例と同様である。
また、この第４の具体回路構成例における入力周波数変化に対する出力変化特性については、第１の具体回路構成例（図２参照）において、図９を照しつつ説明した特性と同様であるので、ここでの再度の詳細な説明は省略する。
したがって、入力バイアス電流の増加や入力換算雑音電圧の増加を招くことなく、高周波ノイズ耐性の向上と、発振耐性の向上の両立が可能となる点は、第１の具体回路構成例と同様である。
【0056】
上述した第１の基本回路構成例（図１参照）は、ＰＮＰ型バイポーラトランジスタを用いた入力差動対１０１及びカレントミラー回路１５１と、ＮＰＮ型バイポーラトランジスタを用いたベース接地増幅回路１５２により構成されているが、それぞれ逆の極性のトランジスタで構成することも可能である。
同様に、第２の基本回路構成例（図５参照）においても、入力差動対１０１、カレントミラー回路１５１Ａ及びベース接地増幅回路１５２Ａを構成するバイポーラトランジスタを、それぞれ逆の極性のトランジスタで構成することも可能である。
同様に、第２の基本回路構成例（図５参照）においても、入力差動対１０１、カレントミラー回路１５１Ａ及びベース接地増幅回路１５２Ａを構成するバイポーラトランジスタを、それぞれ逆の極性のトランジスタで構成することも可能である。
【産業上の利用可能性】
【0057】
入力バイアス電流や入力換算雑音電圧の増加を招くことなく、高周波ノイズ耐性の向上と発振耐性の向上が所望される演算増幅器に適用できる。
【符号の説明】
【0058】
４５…ハイパス用抵抗器
５２…ハイパス用コンデンサ
１０１…入力差動対
１０２…出力回路
１１０，１１０Ａ…ハイパスフィルタ
１５１，１５１Ａ…カレントミラー回路
１５２，１５２Ａ…ベース接地増幅回路
５２…ハイパス用コンデンサ
１０１…入力差動対
１０２…出力回路
１１０，１１０Ａ…ハイパスフィルタ
１５１，１５１Ａ…カレントミラー回路
１５２，１５２Ａ…ベース接地増幅回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】