(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023095347
(43)【公開日】2023-07-06
(54)【発明の名称】デルタシグマ変調器
(51)【国際特許分類】
H03M 3/02 20060101AFI20230629BHJP
【ＦＩ】
H03M3/02
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2021211171
(22)【出願日】2021-12-24
(71)【出願人】
【識別番号】303046277
【氏名又は名称】旭化成エレクトロニクス株式会社
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】小原 一馬
【テーマコード（参考）】
5J064
【Ｆターム（参考）】
5J064AA04
5J064BA03
5J064BC07
5J064BC10
5J064BC16
(57)【要約】 （修正有）
【課題】回路面積が小さく、誤差を低減できるデルタシグマ変調器を提供する。
【解決手段】デルタシグマ変調器１０は、入力されるアナログ信号を積分する第１の積分部と、第１の積分部が出力した信号を積分する第２の積分部と、第１の積分部が出力した信号及び第２の積分部が出力した信号の少なくとも一つを選択して、該選択した信号に応じた信号を出力する選択部と、選択部が出力した信号を量子化する量子化器と、量子化器の出力をＤＡ変換して第１の積分部にフィードバックするフィードバック信号を出力するＤＡ変換器と、第１の積分部及び第２の積分部を、第１の期間と第２の期間で異なる積分動作を行うように制御する制御回路とを備える。制御回路は、選択部を、第１の期間の量子化器の最終出力から第２の期間が開始する前までの間に、信号の選択を変更するように制御する。
【選択図】図１
【解決手段】デルタシグマ変調器１０は、入力されるアナログ信号を積分する第１の積分部と、第１の積分部が出力した信号を積分する第２の積分部と、第１の積分部が出力した信号及び第２の積分部が出力した信号の少なくとも一つを選択して、該選択した信号に応じた信号を出力する選択部と、選択部が出力した信号を量子化する量子化器と、量子化器の出力をＤＡ変換して第１の積分部にフィードバックするフィードバック信号を出力するＤＡ変換器と、第１の積分部及び第２の積分部を、第１の期間と第２の期間で異なる積分動作を行うように制御する制御回路とを備える。制御回路は、選択部を、第１の期間の量子化器の最終出力から第２の期間が開始する前までの間に、信号の選択を変更するように制御する。
【選択図】図１
【特許請求の範囲】
【請求項1】
入力されるアナログ信号を積分する第１の積分部と、
前記第１の積分部が出力した信号を積分する第２の積分部と、
前記第１の積分部が出力した信号及び前記第２の積分部が出力した信号の少なくとも一つを選択して、該選択した信号に応じた信号を出力する選択部と、
前記選択部が出力した信号を量子化する量子化器と、
前記量子化器の出力をＤＡ変換して前記第１の積分部にフィードバックするフィードバック信号を出力するＤＡ変換器と、
前記第１の積分部及び前記第２の積分部を、第１の期間と第２の期間で異なる積分動作を行うように制御する制御部とを備え、
前記制御部は、前記選択部を、前記第１の期間の前記量子化器の最終出力から前記第２の期間が開始する前までの間に、前記信号の選択を変更するように制御する
デルタシグマ変調器。
前記第１の積分部が出力した信号を積分する第２の積分部と、
前記第１の積分部が出力した信号及び前記第２の積分部が出力した信号の少なくとも一つを選択して、該選択した信号に応じた信号を出力する選択部と、
前記選択部が出力した信号を量子化する量子化器と、
前記量子化器の出力をＤＡ変換して前記第１の積分部にフィードバックするフィードバック信号を出力するＤＡ変換器と、
前記第１の積分部及び前記第２の積分部を、第１の期間と第２の期間で異なる積分動作を行うように制御する制御部とを備え、
前記制御部は、前記選択部を、前記第１の期間の前記量子化器の最終出力から前記第２の期間が開始する前までの間に、前記信号の選択を変更するように制御する
デルタシグマ変調器。
【請求項2】
前記制御部は、前記選択部を、前記信号の選択を前記第２の期間の少なくとも１クロック前に変更するように制御する
請求項１に記載のデルタシグマ変調器。
請求項１に記載のデルタシグマ変調器。
【請求項3】
前記制御部は、前記選択部を、前記第１の積分部が出力した信号及び前記第２の積分部が出力した信号の少なくとも一つを選択して、該選択した信号を前記アナログ信号に加算して出力するように制御する
請求項１または２に記載のデルタシグマ変調器。
請求項１または２に記載のデルタシグマ変調器。
【請求項4】
前記制御部は、
前記第１の期間では、前記選択部を、前記第１の積分部が出力した信号及び前記第２の積分部が出力した信号を選択して、該選択した信号を前記アナログ信号に加算して出力するように制御し、
前記第１の期間の前記量子化器の最終出力から前記第２の期間の開始までの間に、前記選択部を、前記第２の積分部が出力した信号のみを選択して、該選択した信号を前記アナログ信号に加算して出力するように制御する
請求項３に記載のデルタシグマ変調器。
前記第１の期間では、前記選択部を、前記第１の積分部が出力した信号及び前記第２の積分部が出力した信号を選択して、該選択した信号を前記アナログ信号に加算して出力するように制御し、
前記第１の期間の前記量子化器の最終出力から前記第２の期間の開始までの間に、前記選択部を、前記第２の積分部が出力した信号のみを選択して、該選択した信号を前記アナログ信号に加算して出力するように制御する
請求項３に記載のデルタシグマ変調器。
【請求項5】
前記制御部は、
前記第１の積分部を、前記第１の期間では、フィードバック係数が１の積分器として動作し、前記第２の期間では、フィードバック係数が０の積分器として動作するように制御し、
前記第２の積分部を、前記第１の期間では、フィードバック係数が１の積分器として動作し、前記第２の期間では、フィードバック係数が１より大きい積分器として動作するように制御する
請求項１から４のいずれか一項に記載のデルタシグマ変調器。
前記第１の積分部を、前記第１の期間では、フィードバック係数が１の積分器として動作し、前記第２の期間では、フィードバック係数が０の積分器として動作するように制御し、
前記第２の積分部を、前記第１の期間では、フィードバック係数が１の積分器として動作し、前記第２の期間では、フィードバック係数が１より大きい積分器として動作するように制御する
請求項１から４のいずれか一項に記載のデルタシグマ変調器。
【請求項6】
前記デルタシグマ変調器は、入力される前記アナログ信号をデジタル信号に変換するＡＤ変換の各周期後にリセットするインクリメンタル型のＡＤ変換器である
請求項１から５のいずれか一項に記載のデルタシグマ変調器。
請求項１から５のいずれか一項に記載のデルタシグマ変調器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、デルタシグマ変調器に関する。
【背景技術】
【0002】
従来、低消費電力で高分解能化を実現するための手法として、予め定められた期間が経過するまで、１次のフィードバック係数が１の積分器として動作し、予め定められた期間が経過した後に、１次のフィードバック係数が１よりも大きい増幅器として動作するインクリメンタル型デルタシグマ変調器が知られている（例えば、特許文献１参照）。
［先行技術文献］
［特許文献］
特許文献１ 特開２０１９－１１８１００号公報
［先行技術文献］
［特許文献］
特許文献１ 特開２０１９－１１８１００号公報
【発明の概要】
【0003】
本発明の第１の態様においては、デルタシグマ変調器が提供される。デルタシグマ変調器は、入力されるアナログ信号を積分する第１の積分部を備えてよい。デルタシグマ変調器は、第１の積分部が出力した信号を積分する第２の積分部を備えてよい。デルタシグマ変調器は、第１の積分部が出力した信号及び第２の積分部が出力した信号の少なくとも一つを選択して、該選択した信号に応じた信号を出力する選択部１４０を備えてよい。デルタシグマ変調器は、選択部１４０が出力した信号を量子化する量子化器を備えてよい。デルタシグマ変調器は、量子化器の出力をＤＡ変換して第１の積分部にフィードバックするフィードバック信号を出力するＤＡ変換器を備えてよい。デルタシグマ変調器は、第１の積分部及び第２の積分部を、第１の期間と第２の期間で異なる積分動作を行うように制御する制御部を備えてよい。制御部は、選択部１４０を、第１の期間の量子化器の最終出力から第２の期間が開始する前までの間に、信号の選択を変更するように制御してよい。
【0004】
制御部は、選択部１４０を、信号の選択を第２の期間の少なくとも１クロック前に変更するように制御してよい。
【0005】
制御部は、選択部１４０を、第１の積分部が出力した信号及び第２の積分部が出力した信号の少なくとも一つを選択して、該選択した信号をアナログ信号に加算して出力するように制御してよい。
【0006】
制御部は、第１の期間では、選択部１４０を、第１の積分部が出力した信号及び第２の積分部が出力した信号を選択して、該選択した信号をアナログ信号に加算して出力するように制御してよい。制御部は、第１の期間の量子化器の最終出力から第２の期間の開始までの間に、選択部１４０を、第２の積分部が出力した信号のみを選択して、該選択した信号をアナログ信号に加算して出力するように制御してよい。
【0007】
制御部は、第１の積分部を、第１の期間では、フィードバック係数が１の積分器として動作し、第２の期間では、フィードバック係数が０の積分器として動作するように制御してよい。制御部は、第２の積分部を、第１の期間では、フィードバック係数が１の積分器として動作し、第２の期間では、フィードバック係数が１より大きい積分器として動作するように制御してよい。
【0008】
デルタシグマ変調器は、入力されるアナログ信号をデジタル信号に変換するＡＤ変換の各周期後にリセットするインクリメンタル型のＡＤ変換器であってよい。
【0009】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【0010】
【図1】本実施形態に係るデルタシグマ変調器の構成例を示す。
【図2】本実施形態に係るデルタシグマ変調器のより詳細な構成例を示す。
【図3】本実施形態に係るデルタシグマ変調器の選択部のより詳細な構成例を示す。
【図4】デルタシグマ変調器のタイミングチャートの比較例を示す。
【図5】デルタシグマ変調器のタイミングチャートの比較例を示す。
【図6】デルタシグマ変調器のタイミングチャートの実施例を示す。
【図7】デルタシグマ変調器のタイミングチャートの実施例を示す。
【発明を実施するための形態】
【0011】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【0012】
図１は、本実施形態に係るデルタシグマ変調器１０の構成例を示す。デルタシグマ変調器１０は、一例として、入力されるアナログ信号Ａｓｉｇをデジタル信号ＤＳＩＧに変換するＡＤ変換の各周期後にリセットするインクリメンタル型のＡＤ変換器である。デルタシグマ変調器１０は、第１の期間と第２の期間からなる１周期のＡＤ変換とＡＤ変換後のリセット期間とを繰り返してよい。
【0013】
デルタシグマ変調器１０は、加減算部１１０と、第１の積分部１２０と、第２の積分部１３０と、選択部１４０と、量子化器１５０と、デジタルフィルタ１５５と、ＤＡ変換器１７０と、制御回路１８０と、リセット回路１９０とを備える。なお、本願の制御部は、本実施形態の制御回路１８０とリセット回路１９０を有するものであってよい。
【0014】
加減算部１１０は、入力端子１００と第１の積分部１２０とＤＡ変換器１７０とに接続される。加減算部１１０は、入力端子１００に入力されるアナログ信号ＡｓｉｇからＤＡ変換器１７０が出力するフィードバック信号ＡＦＢを減算したアナログ信号ＡＩＮ１を第１の積分部１２０に出力する。
【0015】
第１の積分部１２０は、第２の積分部１３０と選択部１４０とに接続され、入力端子１００に入力されるアナログ信号Ａｓｉｇを積分する。第１の積分部１２０は、アナログ積分器であってよい。第１の積分部１２０は、アナログ信号Ａｓｉｇとフィードバック信号ＡＦＢとの差分であるアナログ信号ＡＩＮ１を積分し、アナログ信号ＡＯＵＴ１を第２の積分部１３０と選択部１４０とに出力する。
【0016】
第２の積分部１３０は、選択部１４０に接続され、第１の積分部１２０が出力したアナログ信号ＡＯＵＴ１を積分する。第２の積分部１３０は、アナログ積分器であってよい。第２の積分部１３０は、第１の期間及び第２の期間において、ＤＡ変換器１７０が出力したフィードバック信号ＡＦＢを第１の積分部１２０を介して受信して、積分し、積分結果であるアナログ信号ＡＯＵＴ２を選択部１４０に出力する。
【0017】
選択部１４０は、入力端子１００と量子化器１５０とに接続され、入力端子１００に入力されるアナログ信号Ａｓｉｇ、第１の積分部１２０が出力するアナログ信号ＡＯＵＴ１、及び第２の積分部１３０が出力するアナログ信号ＡＯＵＴ２のうちの少なくとも１つを選択して、選択した信号に応じたアナログ信号ＡＳＵＭ２を出力する。選択部１４０は、デルタシグマ変調器１０のフィードフォワード制御を実行するための構成であってよい。
【0018】
量子化器１５０は、デジタルフィルタ１５５とＤＡ変換器１７０とに接続され、選択部１４０が出力したアナログ信号ＡＳＵＭ２を量子化したデジタル信号Ｄｏｕｔを出力する。量子化器１５０は、外部から供給されるクロック信号に応じて、アナログ信号ＡＳＵＭ２を量子化してよい。量子化器１５０は、１ビット量子化器として機能して、２値のデジタル信号Ｄｏｕｔに量子化してよい。これに代えて、量子化器１５０は、マルチビット量子化器として機能し、多値のデジタル信号Ｄｏｕｔに量子化してもよい。
【0019】
デジタルフィルタ１５５は、出力端子１６０に接続され、量子化器１５０が出力する変調デジタル信号Ｄｏｕｔをフィルタリングしてデジタル信号ＤＳＩＧを出力する。デジタルフィルタ１５５は、制御信号に応じて、第１の期間ではデジタル信号Ｄｏｕｔのビットストリームを積算してデジタル積分する積分フィルタとして動作し、第２の期間では１より大きいフィードバック係数を持った積分フィルタとして動作してよい。デジタルフィルタ１５５は、クロック信号と同期してデジタル値を演算してよい。また、デジタルフィルタ１５５は、リセット回路１９０からリセット信号を受信したことに応じて、積算量をリセットしてよい。
【0020】
また、デジタルフィルタ１５５は、ローパスフィルタを有し、量子化器１５０で発生する量子化ノイズを低減させてよい。また、デジタルフィルタ１５５は、デシメーションフィルタを有し、サンプリング周波数を低減させてもよい。デジタルフィルタ１５５は、演算結果のデジタル値を示すデジタル信号ＤＳＩＧを出力端子１６０に供給する。
【0021】
ＤＡ変換器１７０は、量子化器１５０の出力ＤＯＵＴをＤＡ変換（デジタルアナログ変換）して第１の積分部１２０にフィードバックするフィードバック信号ＡＦＢを出力する。ＤＡ変換器１７０は、クロック信号等と同期して、デジタル信号ＤＯＵＴを、アナログ信号であるフィードバック信号ＡＦＢに変換してよい。
【0022】
制御回路１８０は、第２の積分部１３０と選択部１４０とデジタルフィルタ１５５とに接続され、第２の積分部１３０、選択部１４０、及びデジタルフィルタ１５５の動作を切り換える制御信号を出力する。制御回路１８０は、予め定められたタイミングで、第２の積分部１３０、選択部１４０、及びデジタルフィルタ１５５の動作を切り換えてよい。制御回路１８０は、第２の積分部１３０と選択部１４０とに異なる制御信号を出力してよい。また、制御回路１８０は、リセット回路１９０にリセット信号を供給すべきタイミングを通知してもよい。
【0023】
リセット回路１９０は、第１の積分部１２０と第２の積分部１３０とデジタルフィルタ１５５とに接続され、予め定められた周期毎に、第１の積分部１２０、第２の積分部１３０、及びデジタルフィルタ１５５の出力をリセットするリセット信号を出力する。リセット回路１９０は、インクリメンタル型デルタシグマ変調の１変換周期毎に第１の積分部１２０及び第２の積分部１３０が保持する積分値をリセットしてよい。また、リセット回路１９０は、インクリメンタル型デルタシグマ変調の１変換周期内で第１の積分部１２０及び第２の積分部１３０をリセットしてもよい。第１の積分部１２０と第２の積分部１３０は、制御回路１８０からの制御信号とリセット回路１９０からのリセット信号とにより、第１の期間と第２の期間で異なる積分動作を行うように制御される。
【0024】
図２は、本実施形態に係るデルタシグマ変調器１０のより詳細な構成例を示す。図２は、図１のデルタシグマ変調器１０における第１の積分部１２０と第２の積分部１３０をより詳細に示す。以下、これらについてより詳細に述べる。
【0025】
第１の積分部１２０は、第１の加算部２００と、第１の切替部２０１とを有し、第１の切替部２０１の出力を第１の加算部２００の入力に戻すフィードバック経路を有する。第１の加算部２００は、加減算部１１０とフィードバック経路と第１の切替部２０１の入力とに接続され、加減算部１１０を介してフィードバック信号ＡＦＢに応じた信号が入力される。第１の加算部２００は、加減算部１１０からのアナログ信号ＡＩＮ１と、第１の切替部２０１からのアナログ信号ＡＯＵＴ１とを加算して、第１の切替部２０１にアナログ信号ＡＳＵＭ１を出力する。
【0026】
第１の切替部２０１は、第１の加算部２００が出力するアナログ信号ＡＳＵＭ１を、第１の期間では１のゲインで出力し、第２の期間では１と０のゲインで交互に出力する。第１の切替部２０１は、第１の遅延素子２０５と、第１の増幅器２１０と、第１のマルチプレクサ２１５と、第２の遅延素子２２０と、第２のマルチプレクサ２２５とを有する。
【0027】
第１の遅延素子２０５は、第１の加算部２００と第１のマルチプレクサ２１５の一方の入力との間に接続され、第１の加算部２００からの信号ＡＳＵＭ１を遅延させて出力する。第１の増幅器２１０は、第１の加算部２００と第１のマルチプレクサ２１５の他方の入力との間に接続され、第１の加算部２００が出力する信号ＡＳＵＭ１を０のゲイン（すなわち、０Ｖ）で出力する。第１のマルチプレクサ２１５は、出力が第２の遅延素子２２０と第２のマルチプレクサ２２５の一方の入力とに接続され、第１の遅延素子２０５の出力と第１の増幅器２１０の出力とが入力され、リセット信号に応じて第１の遅延素子２０５の出力と第１の増幅器２１０の出力との一方を出力する。第１のマルチプレクサ２１５は、リセット期間では第１の増幅器２１０が０のゲインで出力する信号をリセット信号に応じて出力してよい。
【0028】
第２の遅延素子２２０は、第１のマルチプレクサ２１５の出力と第２のマルチプレクサ２２５の他方の入力との間に接続され、第１のマルチプレクサ２１５からの信号を遅延させて出力する。第２のマルチプレクサ２２５は、出力が第２の積分部１３０と第１の加算部２００の入力とに接続される。第２のマルチプレクサ２２５は、第２の遅延素子２２０の出力と第１のマルチプレクサ２１５の出力とが入力され、リセット信号に応じて第２の遅延素子２２０の出力と第１のマルチプレクサ２１５の出力との一方を出力する。
【0029】
リセット回路１９０は、第１の積分部１２０を、第１の期間では、フィードバック係数が１の積分器として動作し、第２の期間では、フィードバック係数が０と１で交互に変化する積分器として動作するように制御してよい。これにより、第１の積分部１２０は、第１の期間では、入力された信号ＡＩＮ１と直前のクロック周期で出力した信号ＡＯＵＴ１とを加算した信号ＡＯＵＴ１を出力し、第２の期間では、０Ｖと入力された信号ＡＩＮ１とを交互に出力する。
【0030】
第２の積分部１３０は、第２の切替部２０３と、第２の加算部２４０と、第２の増幅器２４５と、第４のマルチプレクサ２５０と、第４の遅延素子２５５とを有する。第２の積分部１３０は、第２の加算部２４０の出力を、第２の増幅器２４５と、第４のマルチプレクサ２５０と、第４の遅延素子２５５とを介して第２の加算部２４０の入力に戻すフィードバック経路を有する。
【0031】
第２の切替部２０３は、第１の期間では第１の積分部１２０からの信号ＡＯＵＴ１を遅延させて出力し、第２の期間では第１の積分部１２０からの信号ＡＯＵＴ１を遅延させないで出力する。第２の切替部２０３は、第３の遅延素子２３０と、第３のマルチプレクサ２３５とを有する。第３の遅延素子２３０は、第１の積分部１２０と第３のマルチプレクサ２３５の一方の入力との間に接続され、第１の積分部１２０が出力する信号ＡＯＵＴ１を遅延させて出力する。第３のマルチプレクサ２３５は、他方の入力が第１の積分部１２０に接続され、出力が第２の加算部２４０の入力に接続される。第３のマルチプレクサ２３５は、制御信号に応じて第３の遅延素子２３０の出力と第１の積分部１２０の出力との一方を出力する。第３のマルチプレクサ２３５は、第１の期間では第３の遅延素子２３０からの信号を出力し、第２の期間では第１の積分部１２０からの信号ＡＯＵＴ１を出力してよい。
【0032】
第２の加算部２４０は、第３のマルチプレクサ２３５からのアナログ信号ＡＩＮ２とフィードバック経路からのアナログ信号とを加算して、加算結果であるアナログ信号ＡＯＵＴ２を出力する。第２の増幅器２４５は、第２の加算部２４０の出力と第４のマルチプレクサ２５０の一方の入力との間に接続され、倍率ｘ（例えばｘ＞１）で第２の加算部２４０からのアナログ信号ＡＯＵＴ２を増幅して、出力する。第４のマルチプレクサ２５０は、他方の入力が第２の加算部２４０の出力に接続され、出力が第４の遅延素子２５５に接続される。第４のマルチプレクサ２５０は、制御信号に応じて第２の加算部２４０の出力と第２の増幅器２４５の出力との一方を出力する。第４の遅延素子２５５は、第２の加算部２４０に接続され、第４のマルチプレクサ２５０からの信号を遅延させて第２の加算部２４０に出力する。
【0033】
第４のマルチプレクサ２５０は、第１の期間では第２の加算部２４０からの信号ＡＯＵＴ２を出力し、第２の期間では第２の増幅器２４５からの増幅された信号を出力してよい。
【0034】
制御回路１８０は、第２の積分部１３０を、第１の期間では、フィードバック係数が１の積分器として動作し、第２の期間では、フィードバック係数が１より大きい積分器として動作するように制御してよい。これにより、第２の積分部１３０は、第１の期間では、入力された信号ＡＩＮ２と直前のクロック周期で出力した信号ＡＯＵＴ２とを加算した信号ＡＯＵＴ２を出力し、第２の期間では、入力された信号ＡＩＮ２と直前のクロック周期で出力した信号ＡＯＵＴ２をｘ倍した信号とを加算した信号ＡＯＵＴ２を出力する。
【0035】
ここで、フィードバック係数は、第１の積分部１２０及び第２の積分部１３０のそれぞれが有するフィードバック経路に配置された増幅器の倍率を示す。例えば、第１の積分部１２０及び第２の積分部１３０の加算部の出力から入力までの経路において、当該経路に入力された信号を増幅器を介さずに通す場合に、フィードバック係数は１であり、当該経路に入力された信号を倍率ｘの増幅器を介して通す場合に、フィードバック係数はｘである。
【0036】
図３は、本実施形態に係るデルタシグマ変調器１０の選択部１４０のより詳細な構成例を示す。
【0037】
選択部１４０は、３つの入力端子３００，３１０，３２０と、第３の増幅器３３０と、第４の増幅器３４０と、選択スイッチ３６０と、第５の増幅器３５０と、第３の加算部３７０と、出力端子３８０とを有する。
【0038】
入力端子３００は、デルタシグマ変調器１０の入力端子１００に接続され、アナログ信号Ａｓｉｇが入力される。入力端子３１０は、第１の積分部１２０に接続され、アナログ信号ＡＯＵＴ１が入力される。入力端子３２０は、第２の積分部１３０に接続され、アナログ信号ＡＯＵＴ２が入力される。第３の増幅器３３０は、入力端子３００と第３の加算部３７０との間に接続され、アナログ信号Ａｓｉｇをα０倍に増幅して出力する。第４の増幅器３４０は、入力端子３１０と選択スイッチ３６０の間に接続され、アナログ信号ＡＯＵＴ１をα１倍に増幅して出力する。選択スイッチ３６０は、第４の増幅器３４０と第３の加算部３７０の間に配置され、制御回路１８０からの制御信号に応じてオン／オフされて、第４の増幅器３４０と第３の加算部３７０との間を接続／切断する。第５の増幅器３５０は、入力端子３２０と第３の加算部３７０の間に接続され、アナログ信号ＡＯＵＴ２をα２倍に増幅して出力する。
【0039】
第３の加算部３７０は、出力端子３８０に接続され、入力端子１００からのアナログ信号Ａｓｉｇ、第１の積分部１２０からのアナログ信号ＡＯＵＴ１、第２の積分部１３０からのアナログ信号ＡＯＵＴ２が入力され、加算結果であるアナログ信号ＡＳＵＭ２を出力する。選択部１４０は、制御信号に応じて選択スイッチ３６０がオンされると、アナログ信号α０Ａｓｉｇ、α１ＡＯＵＴ１、及びα２ＡＯＵＴ２を加算して出力し、制御信号に応じて選択スイッチ３６０がオフされると、アナログ信号α０Ａｓｉｇ及びα２ＡＯＵＴ２を加算して出力してよい。
【0040】
なお、倍率α０、α１、α２は、任意の値であってよい。また、選択スイッチ３６０は、追加で第５の増幅器３５０と第３の加算部３７０との間に配置されてもよい。この場合、選択部１４０は、制御信号に応じて、選択スイッチ３６０がオンの場合は追加の選択スイッチ３６０をオフし、追加の選択スイッチ３６０がオンの場合は選択スイッチ３６０をオフすることで、入力端子３１０及び入力端子３２０と第３の加算部３７０との間の接続を交互にオン／オフしてよい。
【0041】
図４は、デルタシグマ変調器１０のタイミングチャートの比較例を示す。図４において、ｉｎｃｒｅｍｅｎｔａｌの期間は第１の期間を示し、ｅｘｐｏｎｅｎｔｉａｌの期間は第２の期間を示す。図４の横軸は時間を示す。図４において、ＲＳＴはリセット信号を示し、ＣＬＫは、デルタシグマ変調器１０の各構成に入力されるクロック信号を示し、「第１の積分部」、「第２の積分部」、及び「選択部」は、ｉｎｃｒｅｍｅｎｔａｌ／ｅｘｐｏｎｅｎｔｉａｌの期間における第１の積分部１２０、第２の積分部１３０、及び選択部１４０の動作状態を示す。
【0042】
図４において、リセット回路１９０がＲＳＴ信号をローに立ち下げた後、制御回路１８０は、第１の積分部１２０、第２の積分部１３０、及び選択部１４０に、ｉｎｃｒｅｍｅｎｔａｌの動作状態に切り替えるための制御信号を入力する。ｉｎｃｒｅｍｅｎｔａｌの期間終了時のクロック信号ｊ＋３（ｊ＞１）の立ち上がり後、制御回路１８０とリセット回路１９０は、第１の積分部１２０、第２の積分部１３０、及び選択部１４０にｅｘｐｏｎｅｎｔｉａｌの動作状態に切り替えるための信号を同時に入力する。これにより、第１の積分部１２０、第２の積分部１３０、及び選択部１４０は、ｉｎｃｒｅｍｅｎｔａｌの動作状態からｅｘｐｏｎｅｎｔｉａｌの動作状態に同時に切り替わる。
【0043】
図５は、デルタシグマ変調器１０のタイミングチャートの比較例を示す。図５は、図４のタイミングチャートにおいて、第１の積分部１２０、第２の積分部１３０、及び選択部１４０の出力とクロック信号との対応関係を示す。クロック信号のリセット期間の終了からｊ回目の周期において、量子化器１５０が出力するデジタル信号ＤｏｕｔをＤ（ｊ）と示し、当該Ｄ（ｊ）をフィードバックして第１の積分部１２０が出力するアナログ信号ＡＯＵＴ１をＩ１（ｊ）、Ｉ１（ｊ）を用いて第２の積分部１３０が出力するアナログ信号ＡＯＵＴ２をＩ２（ｊ）と示す。
【0044】
デルタシグマ変調器１０は、リセット期間が終了してＲＳＴ信号をローに立ち下げた後、ｉｎｃｒｅｍｅｎｔａｌの期間からＡＤ変換周期が始まる。クロック信号ＣＬＫの最初の立ち上がりＣＬＫの１にて、量子化器１５０は、選択部１４０の出力ＡＳＵＭ２を入力として最初の出力Ｄ（１）を供給する。第１の積分部１２０は、量子化器１５０の出力Ｄ（１）を次のＣＬＫの２にてフィードバックで取り込み、出力Ｉ１（１）を供給する。このＣＬＫの２にて同時に、量子化器１５０は、次の出力Ｄ（２）を供給する。第２の積分部１３０は、第１の積分部１２０の出力Ｉ１（１）を次のＣＬＫの３にて取り込み、出力Ｉ２（１）を供給する。このＣＬＫの３にて、量子化器１５０及び第１の積分部１２０は、ともに次の出力Ｄ（３）及びＩ１（２）を供給する。
【0045】
このように動作を繰り返すことで、量子化器１５０がＣＬＫのｊ回目における出力Ｄ（ｊ）を供給した後、第２の積分部１３０は、２クロック後のＣＬＫのｊ＋２回目に出力Ｉ２（ｊ）を供給し、ｉｎｃｒｅｍｅｎｔａｌの動作状態を終了する。次のＣＬＫのｊ＋３回目から、ｅｘｐｏｎｅｎｔｉａｌの期間が開始される。クロック信号ｊ＋３の立ち上がり前に、選択部１４０は、第１の積分部１２０及び第２の積分部１３０からｉｎｃｒｅｍｅｎｔａｌの動作状態での信号を受け取っているため、クロック信号ｊ＋３での出力Ｄ（ｊ＋３）はｉｎｃｒｅｍｅｎｔａｌの動作状態の出力となってしまう。
【0046】
具体的には、出力Ｄ（ｊ＋３）の供給時の選択部１４０の出力ＡＳＵＭ２は、式（ＡＳＵＭ２＝α０Ａｓｉｇ＋α１ＡＯＵＴ１＋α２ＡＯＵＴ２）で示される。しかし、この出力ＡＳＵＭ２は、量子化器１５０のｅｘｐｏｎｅｎｔｉａｌの期間の出力ではない。
【0047】
一方、量子化器１５０がｅｘｐｏｎｅｎｔｉａｌの期間の最初の出力を供給するためには、選択部１４０は、ｅｘｐｏｎｅｎｔｉａｌの動作状態でなくてはならず、選択部１４０の出力ＡＳＵＭ２は、式（ＡＳＵＭ２＝α０Ａｓｉｇ＋α２ＡＯＵＴ２）で示されるものである必要がある。従って、ＣＬＫのｊ＋４回目にて選択部１４０をｅｘｐｏｎｅｎｔｉａｌの動作状態として動作させた後に、量子化器１５０が量子化を行い、出力Ｄ（ｊ＋４）を供給する。第２の積分部１３０は、ｅｘｐｏｎｅｎｔｉａｌの期間では、出力Ｄ（ｊ＋４）を取り込み、出力Ｉ２（ｊ＋４）を供給する。以上より、比較例では、デルタシグマ変調器１０の出力は、ｅｘｐｏｎｅｎｔｉａｌの期間への切り替え時に、出力Ｄ（ｊ＋３）の分、少なくとも１クロックの遅延が生じてしまう。
【0048】
図６は、デルタシグマ変調器１０のタイミングチャートの実施例を示す。図６において、ｉｎｃｒｅｍｅｎｔａｌの期間は第１の期間を示し、ｅｘｐｏｎｅｎｔｉａｌの期間は第２の期間を示す。図６の横軸は時間を示す。図６において、ＲＳＴはリセット信号を示し、ＣＬＫは、デルタシグマ変調器１０の各構成に入力されるクロック信号を示し、「第１の積分部」、「第２の積分部」、及び「選択部」は、ｉｎｃｒｅｍｅｎｔａｌ／ｅｘｐｏｎｅｎｔｉａｌの期間における第１の積分部１２０、第２の積分部１３０、及び選択部１４０の動作状態を示す。
【0049】
本実施形態のタイミングチャートにおいて、制御回路１８０は、選択部１４０を、第１の期間（ｉｎｃｒｅｍｅｎｔａｌの期間）の量子化器１５０の最終出力から第２の期間（ｅｘｐｏｎｅｎｔｉａｌの期間）が開始する前までの間に、信号の選択を変更するように制御する。図６においては、ｉｎｃｒｅｍｅｎｔａｌの期間後のｅｘｐｏｎｅｎｔｉａｌの期間開始時のクロック信号ｊ＋３の立ち上がりの１クロック前にｐｒｅの期間を設けて、当該ｐｒｅの期間において選択部１４０が、ｅｘｐｏｎｅｎｔｉａｌの動作状態に切り替わるように制御される。
【0050】
図６において、ＲＳＴ信号をローに立ち下げた後、制御回路１８０とリセット回路１９０は、第１の積分部１２０、第２の積分部１３０、及び選択部１４０に、ｉｎｃｒｅｍｅｎｔａｌの動作状態に切り替えるための信号を入力する。クロック信号ｊ＋２の立ち上がりにおいて、制御回路１８０は、選択部１４０にｅｘｐｏｎｅｎｔｉａｌの動作状態に切り替える（すなわち、選択部１４０の選択スイッチ３６０をオフする）ための信号を入力する。従って、ｐｒｅの期間においては、選択部１４０のみがｅｘｐｏｎｅｎｔｉａｌの動作状態であり、第１の積分部１２０及び第２の積分部１３０は、ｉｎｃｒｅｍｅｎｔａｌの動作状態である。
【0051】
クロック信号ｊ＋３の立ち上がりにおいて、制御回路１８０とリセット回路１９０は、第１の積分部１２０及び第２の積分部１３０にｅｘｐｏｎｅｎｔｉａｌの動作状態に切り替えるための信号を入力する。これにより、第１の積分部１２０及び第２の積分部１３０は、クロック信号ｊ＋３の立ち上がりにｉｎｃｒｅｍｅｎｔａｌの動作状態からｅｘｐｏｎｅｎｔｉａｌの動作状態に同時に切り替わる。
【0052】
図７は、デルタシグマ変調器１０のタイミングチャートの実施例を示す。図７は、図６のタイミングチャートにおいて、第１の積分部１２０、第２の積分部１３０、及び選択部１４０の出力とクロック信号との対応関係を示す。クロック信号のリセット期間の終了からｊ回目の周期において、量子化器１５０が出力するデジタル信号ＤｏｕｔをＤ（ｊ）と示し、当該Ｄ（ｊ）をフィードバックして用いて第１の積分部１２０が出力するアナログ信号ＡＯＵＴ１をＩ１（ｊ）、Ｉ１（ｊ）を用いて第２の積分部１３０が出力するアナログ信号ＡＯＵＴ２をＩ２（ｊ）と示す。デルタシグマ変調器１０の動作は、ｉｎｃｒｅｍｅｎｔａｌの期間では図５と同様であり、説明を省略する。
【0053】
選択部１４０は、クロックのｊ＋２回目にｐｒｅの期間となり、選択スイッチ３６０はオフになり、第２の積分部１３０の出力Ｉ２（ｊ）を受け取る。従って、選択部１４０は、ｐｒｅの期間において式（ＡＳＵＭ２＝α０Ａｓｉｇ＋α２ＡＯＵＴ２）で示される出力を供給する。第２の積分部１３０は、ｉｎｃｒｅｍｅｎｔａｌの動作状態のための制御信号が入力されているため、ｉｎｃｒｅｍｅｎｔａｌの動作状態で動作してＩ２（ｊ）を得るが、選択部１４０は、ｅｘｐｏｎｅｎｔｉａｌの動作状態のための制御信号が入力されているためｅｘｐｏｎｅｎｔｉａｌの動作状態で量子化器１５０に出力ＡＳＵＭ２を供給する。従って、量子化器１５０は、クロックのｊ＋３回目の立ち上がりでは（すなわち、ｅｘｐｏｎｅｎｔｉａｌの期間開始時）、図５のＤ（ｊ＋４）と同等の出力を得ることが可能となり、ｅｘｐｏｎｅｎｔｉａｌの期間開始時の遅延を解消できる。
【0054】
なお、本実施例では、第２の期間開始の１クロック前に選択部１４０の制御を変えることで遅延解消しているが、インクリメンタル型デルタシグマ変調器の次数によっては第２期間開始の１クロック前に限定されない。図７を例に挙げると、第１の期間の量子化器１５０の最終出力Ｄ（ｊ）を供給した後、第２の期間が開始する前までの間（すなわち、図７における２クロックの期間ａ）であれば、いずれのタイミングで選択部１４０の制御を切り替えてもよい。量子化器１５０が出力Ｄ（ｊ）を供給した後から第２の期間開始までの区間は、出力Ｄ（ｊ）を第２の積分部１３０までフィードバックさせるために動作しているため、この区間に得られる量子化器１５０の出力Ｄ（ｊ＋１）及びＤ（ｊ＋２）は不要なものになる。例えば、ｎ次デルタシグマ変調器（ｎ＞１）の場合はｎクロック前から選択部１４０の制御を切り替えてよく、具体的には、２次デルタシグマ変調器であれば第２の期間開始の２クロック前から、３次デルタシグマ変調器であれば第２の期間開始３クロック前から、第２の期間開始前までの間に、選択部１４０の制御を切り替えてよい。
【0055】
また、デルタシグマ変調器１０は、リセット回路１９０を備えていなくてもよく、この場合は、リセット動作を行わないため、インクリメンタル型ではないＡＤ変換器であってよい。
【0056】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【0057】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【0058】
１０ デルタシグマ変調器
１００ 入力端子
１１０ 加減算部
１２０ 第１の積分部
１３０ 第２の積分部
１４０ 選択部
１５０ 量子化器
１５５ デジタルフィルタ
１６０ 出力端子
１７０ ＤＡ変換器
１８０ 制御回路
１９０ リセット回路
２００ 第１の加算部
２０１ 第１の切替部
２０５ 第１の遅延素子
２１０ 第１の増幅器
２１５ 第１のマルチプレクサ
２２０ 第２の遅延素子
２２５ 第２のマルチプレクサ
２０３ 第２の切替部
２４０ 第２の加算部
２４５ 第２の増幅器
２５０ 第４のマルチプレクサ
２５５ 第４の遅延素子
３００ 入力端子
３１０ 入力端子
３２０ 入力端子
３３０ 第３の増幅器
３４０ 第４の増幅器
３５０ 第５の増幅器
３６０ 選択スイッチ
３７０ 第３の加算部
３８０ 出力端子
１００ 入力端子
１１０ 加減算部
１２０ 第１の積分部
１３０ 第２の積分部
１４０ 選択部
１５０ 量子化器
１５５ デジタルフィルタ
１６０ 出力端子
１７０ ＤＡ変換器
１８０ 制御回路
１９０ リセット回路
２００ 第１の加算部
２０１ 第１の切替部
２０５ 第１の遅延素子
２１０ 第１の増幅器
２１５ 第１のマルチプレクサ
２２０ 第２の遅延素子
２２５ 第２のマルチプレクサ
２０３ 第２の切替部
２４０ 第２の加算部
２４５ 第２の増幅器
２５０ 第４のマルチプレクサ
２５５ 第４の遅延素子
３００ 入力端子
３１０ 入力端子
３２０ 入力端子
３３０ 第３の増幅器
３４０ 第４の増幅器
３５０ 第５の増幅器
３６０ 選択スイッチ
３７０ 第３の加算部
３８０ 出力端子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】