(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023095769
(43)【公開日】2023-07-06
(54)【発明の名称】デルタシグマ変調器
(51)【国際特許分類】
H03M 3/02 20060101AFI20230629BHJP
【ＦＩ】
H03M3/02
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2022172922
(22)【出願日】2022-10-28
(31)【優先権主張番号】P 2021211074
(32)【優先日】2021-12-24
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】303046277
【氏名又は名称】旭化成エレクトロニクス株式会社
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】小原 一馬
【テーマコード（参考）】
5J064
【Ｆターム（参考）】
5J064AA01
5J064BA03
5J064BC06
5J064BC07
5J064BC10
5J064BC13
5J064BC16
(57)【要約】 （修正有）
【課題】高分解能のデルタシグマ変調器を提供する。
【解決手段】デルタシグマ変調器１０は、入力されるアナログ信号を積分する第１の積分部と、第１の積分部が出力した信号を積分する第２の積分部と、第２の積分部が出力した信号を量子化する量子化器と、量子化器の出力をＤＡ変換して第１の積分部にフィードバックするフィードバック信号を出力するＤＡ変換器と、第１の積分部及び第２の積分部を、第１の期間と第２の期間で異なる積分動作を行うように制御する、制御回路１８０及びリセット回路１９０を有する制御部とを備える。第２の積分部は、第１の期間及び第２の期間において、ＤＡ変換器が出力したフィードバック信号を第１の積分部を介して受信して、積分する。
【選択図】図１
【解決手段】デルタシグマ変調器１０は、入力されるアナログ信号を積分する第１の積分部と、第１の積分部が出力した信号を積分する第２の積分部と、第２の積分部が出力した信号を量子化する量子化器と、量子化器の出力をＤＡ変換して第１の積分部にフィードバックするフィードバック信号を出力するＤＡ変換器と、第１の積分部及び第２の積分部を、第１の期間と第２の期間で異なる積分動作を行うように制御する、制御回路１８０及びリセット回路１９０を有する制御部とを備える。第２の積分部は、第１の期間及び第２の期間において、ＤＡ変換器が出力したフィードバック信号を第１の積分部を介して受信して、積分する。
【選択図】図１
【特許請求の範囲】
【請求項1】
入力されるアナログ信号を積分する第１の積分部と、
前記第１の積分部が出力した信号を積分する第２の積分部と、
前記第２の積分部が出力した信号を量子化する量子化器と、
前記量子化器の出力をＤＡ変換して前記第１の積分部にフィードバックするフィードバック信号を出力するＤＡ変換器と、
前記第１の積分部及び前記第２の積分部を、第１の期間と第２の期間で異なる積分動作を行うように制御する制御部とを備え、
前記第２の積分部は、前記第１の期間及び前記第２の期間において、前記ＤＡ変換器が出力した前記フィードバック信号を前記第１の積分部を介して受信して、積分し、
前記制御部は、前記第２の積分部を、前記第１の期間よりも前記第２の期間の方が、フィードバック係数が大きい積分器として動作するように制御する、
デルタシグマ変調器。
前記第１の積分部が出力した信号を積分する第２の積分部と、
前記第２の積分部が出力した信号を量子化する量子化器と、
前記量子化器の出力をＤＡ変換して前記第１の積分部にフィードバックするフィードバック信号を出力するＤＡ変換器と、
前記第１の積分部及び前記第２の積分部を、第１の期間と第２の期間で異なる積分動作を行うように制御する制御部とを備え、
前記第２の積分部は、前記第１の期間及び前記第２の期間において、前記ＤＡ変換器が出力した前記フィードバック信号を前記第１の積分部を介して受信して、積分し、
前記制御部は、前記第２の積分部を、前記第１の期間よりも前記第２の期間の方が、フィードバック係数が大きい積分器として動作するように制御する、
デルタシグマ変調器。
【請求項2】
前記制御部は、前記第１の積分部を、前記第１の期間よりも前記第２の期間の方が、フィードバック係数が小さい積分器として動作するように制御する
請求項１に記載のデルタシグマ変調器。
請求項１に記載のデルタシグマ変調器。
【請求項3】
前記制御部は、前記第１の積分部を、前記第１の期間では、フィードバック係数が１の積分器として動作し、前記第２の期間では、フィードバック係数が０の積分器として動作するように制御し、前記第２の積分部を、前記第１の期間では、フィードバック係数が１の積分器として動作し、前記第２の期間では、フィードバック係数が１より大きい積分器として動作するように制御する
請求項１に記載のデルタシグマ変調器。
請求項１に記載のデルタシグマ変調器。
【請求項4】
前記第１の積分部は、前記第２の期間に、前記ＤＡ変換器が出力した前記フィードバック信号を、前記第１の積分部に入力されるときと同じゲインで、前記第２の積分部に出力する
請求項１に記載のデルタシグマ変調器。
請求項１に記載のデルタシグマ変調器。
【請求項5】
前記第１の積分部は、
前記フィードバック信号が入力される加算部と、
前記加算部が出力する信号を、前記第１の期間では１のゲインで出力し、前記第２の期間では１と０のゲインで交互に出力する第１の切替部と、
前記第１の切替部の出力を前記加算部の入力に戻すフィードバック経路とを有し、
前記第１の積分部は、前記第１の期間及び前記第２の期間の両方で前記フィードバック経路を介して信号を出力する
請求項１に記載のデルタシグマ変調器。
前記フィードバック信号が入力される加算部と、
前記加算部が出力する信号を、前記第１の期間では１のゲインで出力し、前記第２の期間では１と０のゲインで交互に出力する第１の切替部と、
前記第１の切替部の出力を前記加算部の入力に戻すフィードバック経路とを有し、
前記第１の積分部は、前記第１の期間及び前記第２の期間の両方で前記フィードバック経路を介して信号を出力する
請求項１に記載のデルタシグマ変調器。
【請求項6】
前記第１の切替部は、前記加算部が出力する信号を遅延させる第１の遅延素子と、前記加算部が出力する信号を０のゲインで出力する増幅器と、前記第１の遅延素子の出力と前記増幅器の出力とが入力するマルチプレクサとを有する
請求項５に記載のデルタシグマ変調器。
請求項５に記載のデルタシグマ変調器。
【請求項7】
前記デルタシグマ変調器は、入力される前記アナログ信号をデジタル信号に変換するＡＤ変換の各周期後にリセットするインクリメンタル型のＡＤ変換器であり、
前記マルチプレクサは、前記リセットする期間では前記増幅器が０のゲインで出力する信号を出力する
請求項６に記載のデルタシグマ変調器。
前記マルチプレクサは、前記リセットする期間では前記増幅器が０のゲインで出力する信号を出力する
請求項６に記載のデルタシグマ変調器。
【請求項8】
前記第２の積分部は、前記第１の期間では前記第１の積分部からの信号を遅延させて出力し、前記第２の期間では前記第１の積分部からの信号を遅延させないで出力する第２の切替部を有する
請求項１に記載のデルタシグマ変調器。
請求項１に記載のデルタシグマ変調器。
【請求項9】
前記第２の切替部は、
前記第１の積分部の出力と接続された第１のスイッチトキャパシタ回路と、
前記第１のスイッチトキャパシタ回路に接続された第１の切替スイッチと、
前記第１のスイッチトキャパシタ回路と並列に接続された第２のスイッチトキャパシタ回路と、
前記第２のスイッチトキャパシタ回路に接続された第２の切替スイッチとを有し、
前記制御部は、前記第１の期間では前記第１の切替スイッチをオンして前記第１のスイッチトキャパシタ回路から放電することで、前記第１の積分部からの信号を遅延させて出力し、前記第２の期間では前記第２の切替スイッチをオンして前記第２のスイッチトキャパシタ回路から放電することで、前記第２の期間では前記第１の積分部からの信号を遅延させないで出力するように制御する
請求項８に記載のデルタシグマ変調器。
前記第１の積分部の出力と接続された第１のスイッチトキャパシタ回路と、
前記第１のスイッチトキャパシタ回路に接続された第１の切替スイッチと、
前記第１のスイッチトキャパシタ回路と並列に接続された第２のスイッチトキャパシタ回路と、
前記第２のスイッチトキャパシタ回路に接続された第２の切替スイッチとを有し、
前記制御部は、前記第１の期間では前記第１の切替スイッチをオンして前記第１のスイッチトキャパシタ回路から放電することで、前記第１の積分部からの信号を遅延させて出力し、前記第２の期間では前記第２の切替スイッチをオンして前記第２のスイッチトキャパシタ回路から放電することで、前記第２の期間では前記第１の積分部からの信号を遅延させないで出力するように制御する
請求項８に記載のデルタシグマ変調器。
【請求項10】
入力されるアナログ信号を積分する第１の積分部と、
前記第１の積分部が出力した信号を積分する第２の積分部と、
前記第２の積分部が出力した信号を量子化する量子化器と、
前記量子化器の出力をＤＡ変換して前記第１の積分部にフィードバックするフィードバック信号を出力するＤＡ変換器と、
前記第１の積分部及び前記第２の積分部を、第１の期間と第２の期間で異なる積分動作を行うように制御する制御部とを備え、
前記第２の積分部は、前記第１の期間及び前記第２の期間において、前記ＤＡ変換器が出力した前記フィードバック信号を前記第１の積分部を介して受信して、積分し、
前記制御部は、前記第１の積分部を、前記第１の期間よりも前記第２の期間の方が、フィードバック係数が小さい積分器として動作するように制御する、
デルタシグマ変調器。
前記第１の積分部が出力した信号を積分する第２の積分部と、
前記第２の積分部が出力した信号を量子化する量子化器と、
前記量子化器の出力をＤＡ変換して前記第１の積分部にフィードバックするフィードバック信号を出力するＤＡ変換器と、
前記第１の積分部及び前記第２の積分部を、第１の期間と第２の期間で異なる積分動作を行うように制御する制御部とを備え、
前記第２の積分部は、前記第１の期間及び前記第２の期間において、前記ＤＡ変換器が出力した前記フィードバック信号を前記第１の積分部を介して受信して、積分し、
前記制御部は、前記第１の積分部を、前記第１の期間よりも前記第２の期間の方が、フィードバック係数が小さい積分器として動作するように制御する、
デルタシグマ変調器。
【請求項11】
入力されるアナログ信号を積分する第１の積分部と、
前記第１の積分部が出力した信号と前記入力されるアナログ信号を選択して出力するマルチプレクサと、
前記マルチプレクサが出力した信号を積分する第２の積分部と、
前記第２の積分部が出力した信号を量子化する量子化器と、
前記量子化器の出力をＤＡ変換して前記第１の積分部にフィードバックするフィードバック信号を出力するＤＡ変換器と、
前記第１の積分部及び前記第２の積分部を、第１の期間と第２の期間で異なる積分動作を行うように制御する制御部とを備え、
前記制御部は、前記第２の積分部を、前記第１の期間よりも前記第２の期間の方が、フィードバック係数が大きい積分器として動作するように制御し、
前記制御部は、前記第１の期間では前記第１の積分部が出力した信号を前記第２の積分部へ出力するように前記マルチプレクサを制御し、前記第２の期間において前記第１の積分部に入力される前記アナログ信号を前記第２の積分部に出力するように前記マルチプレクサを制御する、
デルタシグマ変調器。
前記第１の積分部が出力した信号と前記入力されるアナログ信号を選択して出力するマルチプレクサと、
前記マルチプレクサが出力した信号を積分する第２の積分部と、
前記第２の積分部が出力した信号を量子化する量子化器と、
前記量子化器の出力をＤＡ変換して前記第１の積分部にフィードバックするフィードバック信号を出力するＤＡ変換器と、
前記第１の積分部及び前記第２の積分部を、第１の期間と第２の期間で異なる積分動作を行うように制御する制御部とを備え、
前記制御部は、前記第２の積分部を、前記第１の期間よりも前記第２の期間の方が、フィードバック係数が大きい積分器として動作するように制御し、
前記制御部は、前記第１の期間では前記第１の積分部が出力した信号を前記第２の積分部へ出力するように前記マルチプレクサを制御し、前記第２の期間において前記第１の積分部に入力される前記アナログ信号を前記第２の積分部に出力するように前記マルチプレクサを制御する、
デルタシグマ変調器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、デルタシグマ変調器に関する。
【背景技術】
【0002】
従来、低消費電力で高分解能化を実現するための手法として、予め定められた期間が経過するまで、１次のフィードバック係数が１の積分器として動作し、予め定められた期間が経過した後に、１次のフィードバック係数が１よりも大きい増幅器として動作するインクリメンタル型デルタシグマ変調器が知られている（例えば、特許文献１参照）。
［先行技術文献］
［特許文献］
特許文献１ 特開２０１９－１１８１００号公報
［先行技術文献］
［特許文献］
特許文献１ 特開２０１９－１１８１００号公報
【発明の概要】
【0003】
本発明の第１の態様においては、デルタシグマ変調器を提供する。デルタシグマ変調器は、入力されるアナログ信号を積分する第１の積分部を備えてよい。デルタシグマ変調器は、第１の積分部が出力した信号を積分する第２の積分部を備えてよい。デルタシグマ変調器は、第２の積分部が出力した信号を量子化する量子化器を備えてよい。デルタシグマ変調器は、量子化器の出力をＤＡ変換して第１の積分部にフィードバックするフィードバック信号を出力するＤＡ変換器を備えてよい。デルタシグマ変調器は、第１の積分部及び第２の積分部を、第１の期間と第２の期間で異なる積分動作を行うように制御する制御部を備えてよい。第２の積分部は、第１の期間及び第２の期間において、ＤＡ変換器が出力したフィードバック信号を第１の積分部を介して受信して、積分してよい。
【0004】
制御部は、第１の積分部を、第１の期間よりも第２の期間の方が、フィードバック係数が小さい積分器として動作するように制御してよい。制御部は、第２の積分部を、第１の期間よりも第２の期間の方がフィードバック係数が大きい積分器として動作するように制御してよい。
【0005】
制御部は、第１の積分部を、第１の期間では、フィードバック係数が１の積分器として動作し、第２の期間では、フィードバック係数が０の積分器として動作するように制御してよい。制御部は、第２の積分部を、第１の期間では、フィードバック係数が１の積分器として動作し、第２の期間では、フィードバック係数が１より大きい積分器として動作するように制御してよい。
【0006】
第１の積分部は、第２の期間に、ＤＡ変換器が出力したフィードバック信号を、第１の積分部に入力されるときと同じゲインで、第２の積分部に出力してよい。
【0007】
第１の積分部は、フィードバック信号が入力される加算部を有してよい。第１の積分部は、加算部が出力する信号を、第１の期間では１のゲインで出力し、第２の期間では１と０のゲインで交互に出力する第１の切替部を有してよい。第１の積分部は、第１の切替部の出力を加算部の入力に戻すフィードバック経路を有してよい。第１の積分部は、第１の期間及び第２の期間の両方でフィードバック経路を介して信号を出力してよい。
【0008】
第１の切替部は、加算部が出力する信号を遅延させる第１の遅延素子と、加算部が出力する信号を０のゲインで出力する増幅器を有してよい。第１の切替部は、第１の遅延素子の出力と増幅器の出力とが入力するマルチプレクサを有してよい。
【0009】
デルタシグマ変調器は、入力されるアナログ信号をデジタル信号に変換するＡＤ変換の各周期後にリセットするインクリメンタル型のＡＤ変換器であってよい。マルチプレクサは、リセットする期間では増幅器が０のゲインで出力する信号を出力してよい。
【0010】
第２の積分部は、第１の期間では第１の積分部からの信号を遅延させて出力し、第２の期間では第１の積分部からの信号を遅延させないで出力する第２の切替部を有してよい。
【0011】
第２の切替部は、第１の積分部の出力と接続された第１のスイッチトキャパシタ回路を有してよい。第２の切替部は、第１のスイッチトキャパシタ回路に接続された第１の切替スイッチを有してよい。第２の切替部は、第１のスイッチトキャパシタ回路と並列に接続された第２のスイッチトキャパシタ回路を有してよい。第２の切替部は、第２のスイッチトキャパシタ回路に接続された第２の切替スイッチを有してよい。制御部は、第１の期間では第１の切替スイッチをオンして第１のスイッチトキャパシタ回路から放電することで、第１の積分部からの信号を遅延させて出力し、第２の期間では第２の切替スイッチをオンして第２のスイッチトキャパシタ回路から放電することで、第２の期間では第１の積分部からの信号を遅延させないで出力するように制御してよい。
【0012】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【0013】
【図1】本実施形態に係るデルタシグマ変調器の構成例を示す。
【図2】本実施形態に係るデルタシグマ変調器のより詳細な構成例を示す。
【図3】本実施形態に係るデルタシグマ変調器の第１の積分部の実回路の一例を示す。
【図4】第１の積分部の動作特性の一例を示す。
【図5】本実施形態に係るデルタシグマ変調器の第２の積分部の実回路の一例を示す。
【図6】本実施形態に係るデルタシグマ変調器を示す。
【発明を実施するための形態】
【0014】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【0015】
図１は、本実施形態に係るデルタシグマ変調器１０の構成例を示す。デルタシグマ変調器１０は、一例として、入力されるアナログ信号Ａｓｉｇをデジタル信号Ｄｏｕｔに変換するＡＤ変換の各周期後にリセットするインクリメンタル型のＡＤ変換器である。デルタシグマ変調器１０は、第１の期間と第２の期間からなる１周期のＡＤ変換とＡＤ変換後のリセット期間とを繰り返すことにより、高分解能化を実現し得る。デルタシグマ変調器１０は、加減算部１１０と、第１の積分部１２０と、第２の積分部１３０と、選択部１４０と、量子化器１５０と、ＤＡ変換器１７０と、制御回路１８０と、リセット回路１９０とを備える。なお、本願の制御部は、本実施形態の制御回路１８０とリセット回路１９０を有するものであってよい。
【0016】
加減算部１１０は、入力端子１００と、第１の積分部１２０と、ＤＡ変換器１７０とに接続される。加減算部１１０は、入力端子１００に入力されるアナログ信号ＡｓｉｇからＤＡ変換器１７０が出力するフィードバック信号ＡＦＢを減算したアナログ信号ＡＩＮ１を第１の積分部１２０に出力する。
【0017】
第１の積分部１２０は、第２の積分部１３０と選択部１４０とに接続され、入力端子１００に入力されるアナログ信号Ａｓｉｇを積分する。第１の積分部１２０は、アナログ積分器であってよい。第１の積分部１２０は、アナログ信号Ａｓｉｇとフィードバック信号ＡＦＢとの差分であるアナログ信号ＡＩＮ１を積分し、アナログ信号ＡＯＵＴ１を第２の積分部１３０と選択部１４０とに出力する。
【0018】
第２の積分部１３０は、選択部１４０に接続され、第１の積分部１２０が出力したアナログ信号ＡＯＵＴ１を積分する。第２の積分部１３０は、アナログ積分器であってよい。第２の積分部１３０は、第１の期間及び第２の期間において、ＤＡ変換器１７０が出力したフィードバック信号ＡＦＢを第１の積分部１２０を介して受信して、積分し、積分結果であるアナログ信号ＡＯＵＴ２を選択部１４０に出力する。
【0019】
選択部１４０は、入力端子１００と量子化器１５０とに接続され、入力端子１００に入力されるアナログ信号Ａｓｉｇ、第１の積分部１２０が出力するアナログ信号ＡＯＵＴ１、及び第２の積分部１３０が出力するアナログ信号ＡＯＵＴ２のうちの少なくとも１つを選択して、選択した信号に応じたアナログ信号ＡＳＵＭ２を出力する。選択部１４０は、デルタシグマ変調器１０のフィードフォワード制御を実行するための構成であってよい。
【0020】
量子化器１５０は、出力端子１６０とＤＡ変換器１７０とに接続され、第２の積分部１３０が出力した信号を量子化する。量子化器１５０は、選択部１４０が出力したアナログ信号ＡＳＵＭ２を量子化したデジタル信号Ｄｏｕｔを出力する。量子化器１５０は、外部から供給されるクロック信号に応じて、アナログ信号ＡＳＵＭ２を量子化してよい。量子化器１５０は、１ビット量子化器として機能して、２値のデジタル信号Ｄｏｕｔに量子化してよい。これに代えて、量子化器１５０は、マルチビット量子化器として機能し、多値のデジタル信号Ｄｏｕｔに量子化してもよい。
【0021】
ＤＡ変換器１７０は、量子化器１５０の出力ＤＯＵＴをＤＡ変換（デジタルアナログ変換）して第１の積分部１２０にフィードバックするフィードバック信号ＡＦＢを出力する。ＤＡ変換器１７０は、クロック信号等と同期して、デジタル信号ＤＯＵＴを、アナログ信号であるフィードバック信号ＡＦＢに変換してよい。
【0022】
制御回路１８０は、第２の積分部１３０と選択部１４０とに接続され、第２の積分部１３０及び選択部１４０の動作を切り換える制御信号を出力する。制御回路１８０は、予め定められたタイミングで、第２の積分部１３０及び選択部１４０の動作を切り換えてよい。制御回路１８０は、第２の積分部１３０と選択部１４０とに異なる制御信号を出力してよい。また、制御回路１８０は、リセット回路１９０にリセット信号を供給すべきタイミングを通知してもよい。
【0023】
リセット回路１９０は、第１の積分部１２０と第２の積分部１３０とに接続され、予め定められた周期毎に、第１の積分部１２０及び第２の積分部１３０の出力ＡＯＵＴをリセットするリセット信号を出力する。第１の積分部１２０と第２の積分部１３０は、制御回路１８０からの制御信号とリセット回路１９０からのリセット信号とにより、第１の期間と第２の期間で異なる積分動作を行うように制御される。
【0024】
図２は、本実施形態に係るデルタシグマ変調器１０のより詳細な構成例を示す。図２は、図１のデルタシグマ変調器１０における第１の積分部１２０と第２の積分部１３０と選択部１４０とをより詳細に示す。以下、これらについてより詳細に述べる。
【0025】
第１の積分部１２０は、第１の加算部２００と、第１の切替部２０１とを有し、第１の切替部２０１の出力を第１の加算部２００の入力に戻すフィードバック経路を有する。第１の加算部２００は、加減算部１１０とフィードバック経路と第１の切替部２０１の入力とに接続され、加減算部１１０を介してフィードバック信号ＡＦＢに応じた信号が入力される。第１の加算部２００は、加減算部１１０からのアナログ信号ＡＩＮ１と、第１の切替部２０１からのアナログ信号ＡＯＵＴ１とを加算して、第１の切替部２０１にアナログ信号ＡＳＵＭ１を出力する。
【0026】
第１の切替部２０１は、第１の加算部２００が出力するアナログ信号ＡＳＵＭ１を、第１の期間では１のゲインで出力し、第２の期間では１と０のゲインで交互に出力する。第１の切替部２０１は、第１の遅延素子２０５と、第１の増幅器２１０と、第１のマルチプレクサ２１５と、第２の遅延素子２２０と、第２のマルチプレクサ２２５とを有する。
【0027】
第１の遅延素子２０５は、第１の加算部２００と第１のマルチプレクサ２１５の一方の入力との間に接続され、第１の加算部２００からの信号ＡＳＵＭ１を遅延させて出力する。第１の増幅器２１０は、第１の加算部２００と第１のマルチプレクサ２１５の他方の入力との間に接続され、第１の加算部２００が出力する信号ＡＳＵＭ１を０のゲイン（すなわち、０Ｖ）で出力する。第１のマルチプレクサ２１５は、出力が第２の遅延素子２２０と第２のマルチプレクサ２２５の一方の入力とに接続され、第１の遅延素子２０５の出力と第１の増幅器２１０の出力とが入力され、リセット信号に応じて第１の遅延素子２０５の出力と第１の増幅器２１０の出力との一方を出力する。第１のマルチプレクサ２１５は、リセット期間では第１の増幅器２１０が０のゲインで出力する信号をリセット信号に応じて出力してよい。
【0028】
第２の遅延素子２２０は、第１のマルチプレクサ２１５の出力と第２のマルチプレクサ２２５の他方の入力との間に接続され、第１のマルチプレクサ２１５からの信号を遅延させて出力する。第２のマルチプレクサ２２５は、出力が第２の積分部１３０と第１の加算部２００の入力とに接続される。第２のマルチプレクサ２２５は、第２の遅延素子２２０の出力と第１のマルチプレクサ２１５の出力とが入力され、リセット信号に応じて第２の遅延素子２２０の出力と第１のマルチプレクサ２１５の出力との一方を出力する。
【0029】
このような構造により、第１の積分部１２０は、第１の期間及び第２の期間の両方で同じフィードバック経路を介して信号ＡＯＵＴ１を出力する。従って、第１の積分部１２０から出力されるフィードバック信号に応じた信号ＡＯＵＴ１は、第１の期間と第２の期間で同じ条件（ノイズ、位相等）で第２の積分部１３０に入力される。これにより、第１の積分部１２０と第２の積分部１３０は、１つのみのＤＡ変換器１７０からのフィードバック信号ＡＦＢを、条件の調整等を追加で行うことなく、第１の期間と第２の期間で用いることができる。
【0030】
第２の積分部１３０は、第２の切替部２０３と、第２の加算部２４０と、第２の増幅器２４５と、第４のマルチプレクサ２５０と、第４の遅延素子２５５とを有する。第２の積分部１３０は、第２の加算部２４０の出力を、第２の増幅器２４５と、第４のマルチプレクサ２５０と、第４の遅延素子２５５とを介して第２の加算部２４０の入力に戻すフィードバック経路を有する。
【0031】
第２の切替部２０３は、第１の期間では第１の積分部１２０からの信号ＡＯＵＴ１を遅延させて出力し、第２の期間では第１の積分部１２０からの信号ＡＯＵＴ１を遅延させないで出力する。第２の切替部２０３は、第３の遅延素子２３０と、第３のマルチプレクサ２３５とを有する。第３の遅延素子２３０は、第１の積分部１２０と第３のマルチプレクサ２３５の一方の入力との間に接続され、第１の積分部１２０が出力する信号ＡＯＵＴ１を遅延させて出力する。第３のマルチプレクサ２３５は、他方の入力が第１の積分部１２０に接続され、出力が第２の加算部２４０の入力に接続される。第３のマルチプレクサ２３５は、制御信号に応じて第３の遅延素子２３０の出力と第１の積分部１２０の出力との一方を出力する。第３のマルチプレクサ２３５は、第１の期間では第３の遅延素子２３０からの信号を出力し、第２の期間では第１の積分部１２０からの信号ＡＯＵＴ１を出力してよい。
【0032】
第２の加算部２４０は、第３のマルチプレクサ２３５からのアナログ信号ＡＩＮ２とフィードバック経路からのアナログ信号を加算して、加算結果であるアナログ信号ＡＯＵＴ２を出力する。第２の増幅器２４５は、第２の加算部２４０の出力と第４のマルチプレクサ２５０の一方の入力との間に接続され、倍率ｘ（ｘ＞１）で第２の加算部２４０からのアナログ信号ＡＯＵＴ２を増幅して、出力する。第４のマルチプレクサ２５０は、他方の入力が第２の加算部２４０の出力に接続され、出力が第４の遅延素子２５５に接続される。第４のマルチプレクサ２５０は、制御信号に応じて第２の加算部２４０の出力と第２の増幅器２４５の出力との一方を出力する。第４の遅延素子２５５は、第２の加算部２４０に接続され、第４のマルチプレクサ２５０からの信号を遅延させて第２の加算部２４０に出力する。
【0033】
第４のマルチプレクサ２５０は、第１の期間では第２の加算部２４０からの信号ＡＯＵＴ２を出力し、第２の期間では第２の増幅器２４５からの信号を出力してよい。
【0034】
選択部１４０は、第３の増幅器２６０と、第１のスイッチ２６５と、第３の加算部２７０とを有する。第３の増幅器２６０は、第１の積分部１２０の出力と第１のスイッチ２６５との間に接続され、第１の積分部１２０からのアナログ信号ＡＯＵＴ１を１より大きい倍率（例えば本実施形態では倍率２）で増幅して出力する。第１のスイッチ２６５は、一端が第３の加算部２７０に接続され、制御信号に応じてオン／オフされて、第３の増幅器２６０と第３の加算部２７０との間を接続／切断する。第３の加算部２７０は、量子化器１５０に接続され、入力端子１００からのアナログ信号Ａｓｉｇ、第１の積分部１２０からのアナログ信号ＡＯＵＴ１、第２の積分部１３０からのアナログ信号ＡＯＵＴ２が入力され、加算してアナログ信号ＡＳＵＭ２を出力する。選択部１４０は、第１の期間ではアナログ信号Ａｓｉｇ、２ＡＯＵＴ１、及びＡＯＵＴ２を加算して出力し、第２の期間ではアナログ信号Ａｓｉｇ及びＡＯＵＴ２を加算して出力してよい。
【0035】
次に、本実施形態に係るデルタシグマ変調器１０の動作について述べる。制御回路１８０及びリセット回路１９０は、第１の積分部１２０を、第１の期間よりも第２の期間の方が、フィードバック係数が小さい積分器として動作するように制御し、第２の積分部１３０を、第１の期間よりも第２の期間の方がフィードバック係数が大きい積分器として動作するように制御してよい。例えば、制御回路１８０及びリセット回路１９０は、第１の積分部１２０を、第１の期間では、フィードバック係数が１の積分器として動作し、第２の期間では、フィードバック係数が０の積分器として動作するように制御し、第２の積分部１３０を、第１の期間では、フィードバック係数が１の積分器として動作し、第２の期間では、フィードバック係数が１より大きい積分器として動作するように制御してよい。
【0036】
ここで、フィードバック係数は、第１の積分部１２０及び第２の積分部１３０のそれぞれが有するフィードバック経路に配置された増幅器の倍率を示す。例えば、第１の積分部１２０及び第２の積分部１３０の加算部の出力から入力までの経路において、当該経路に入力された信号を増幅器を介さずに通す場合に、フィードバック係数は１であり、当該経路に入力された信号を倍率ｘの増幅器を介して通す場合に、フィードバック係数はｘである。
【0037】
第１の期間では、第１の積分部１２０において、第１のマルチプレクサ２１５は、リセット信号に応じて、第１の遅延素子２０５からの信号を出力し、第２のマルチプレクサ２２５は、リセット信号に応じて、第２の遅延素子２２０からの信号を出力してよい。第２の期間では、第１の積分部１２０において、第１のマルチプレクサ２１５は、リセット信号に応じて、倍率０の第１の増幅器２１０からの信号を出力し、第２のマルチプレクサ２２５は、リセット信号に応じて、第２の遅延素子２２０を介さずに入力された信号を出力してよい。これにより、第１の期間では、第１の積分部１２０の出力するアナログ信号ＡＯＵＴ１は、次式のように示される。
【0038】
【数1】
【0039】
また、第２の期間では、第１の積分部１２０の出力するアナログ信号ＡＯＵＴ１は、次式のように示される。第２の期間では、第１の積分部１２０はフィードバック係数を持たない遅延素子として動作してゲインが１であるため、第１の積分部１２０は、第２の期間に、ＤＡ変換器１７０が出力したフィードバック信号ＡＦＢを、第１の積分部１２０に入力されるときと同じゲインで、第２の積分部１３０に出力する。
【0040】
【数2】
【0041】
第１の期間では、第２の積分部１３０において、第３のマルチプレクサ２３５は、制御信号に応じて、第３の遅延素子２３０からの遅延された信号を出力し、第２の期間では、第３のマルチプレクサ２３５は、制御信号に応じて、第３の遅延素子２３０を介さずに入力された信号ＡＯＵＴ１を出力してよい。また、第１の期間では、第２の積分部１３０において、第４のマルチプレクサ２５０は、制御信号に応じて、第２の増幅器２４５を介さずに入力された信号を出力し、第２の期間では、第４のマルチプレクサ２５０は、制御信号に応じて、第２の増幅器２４５からのｘ倍に増幅された信号を出力してよい。第１の期間及び第２の期間において、第４の遅延素子２５５は、第４のマルチプレクサ２５０からの信号を遅延させて出力する。
【0042】
第２の加算部２４０は、入力される信号を加算した結果であるアナログ信号ＡＯＵＴ２を出力する。これにより、第１の期間では、第２の積分部１３０の出力するアナログ信号ＡＯＵＴ２は、次式のように示される。
【0043】
【数3】
【0044】
また、第２の期間では、第２の積分部１３０の出力するアナログ信号ＡＯＵＴ２は、次式のように示される。次式のように、第２の期間においてはＡＩＮ２の係数の分子が１であることにより、第２の積分部１３０は、第１の積分部１２０と同じ条件のＤＡ変換器１７０からのフィードバック信号ＡＦＢに応じた信号を用いることができる。
【0045】
【数4】
【0046】
選択部１４０において、第１のスイッチ２６５は、第１の期間では制御信号によりオンにされ、第２の期間では制御信号によりオフにされる。従って、選択部１４０は、第１の期間では次式のアナログ信号ＡＳＵＭ２を出力する。
【0047】
【数5】
【0048】
また、選択部１４０は、第２の期間では次式のアナログ信号ＡＳＵＭ２を出力する。
【0049】
【数6】
【0050】
本実施形態に係るデルタシグマ変調器１０は、制御回路１８０とリセット回路１９０によって、第１の期間と第２の期間とで回路動作を切り替えることにより２通りの出力を得られる。量子化器１５０で発生する量子化雑音をＥ１とした場合、デルタシグマ変調器１０の出力ＤＯＵＴは第１の期間では次式のように示される。
【0051】
【数7】
【0052】
ここで、第１の積分部１２０及び第２の積分部１３０の出力信号ＡＯＵＴの初期値が０、デルタシグマ変調器１０に入力するアナログ信号Ａｓｉｇが略一定の値である場合、ｉ回目（ｉ＞１）の量子化器１５０の出力をＤＯＵＴ（ｉ）とすると、アナログ信号Ａｓｉｇは次式のように示される。
【0053】
【数8】
【0054】
デルタシグマ変調器１０に入力するアナログ信号Ａｓｉｇは、量子化器１５０の出力ＤＯＵＴを用いて表わされ、アナログ信号Ａｓｉｇをデジタル変換したデジタル信号ＤＳＩＧを算出することができる。また、このとき量子化器１５０の量子化雑音Ｅ１は、次式で示される。
【0055】
【数9】
【0056】
また、第２の積分部１３０の出力ＡＯＵＴ２は、第２の期間では次式のように示される。
【0057】
【数10】
【0058】
ここで、入力するクロック数をｍとし、フィードバック係数が１より大きい積分器は、次式で示される。
【0059】
【数11】
【0060】
また、第２の積分部１３０の初期値はＡＯＵＴ２（ｎ）であることから、ＡＳＩＧは次式で示される。
【0061】
【数12】
【0062】
従って、デルタシグマ変調器１０に入力するアナログ信号ＡＳＩＧを、量子化器１５０の出力ＤＯＵＴを用いて表現でき、アナログ信号ＡＳＩＧをデジタル変換したデジタル信号ＤＳＩＧを算出することができる。
【0063】
図３は、本実施形態に係るデルタシグマ変調器１０の第１の積分部１２０の実回路の一例を示す。第１の積分部１２０は、第２のスイッチ３００と、第３のスイッチ３１０と、第１のキャパシタ３０５と、第４のスイッチ３２０と、第５のスイッチ３１５と、第４の増幅器３２５と、第１の帰還キャパシタ３３０と、第１のリセットスイッチ３３５とを有する。
【0064】
第２のスイッチ３００は、第１の積分部１２０の入力と第１のキャパシタ３０５との間に接続される。第３のスイッチ３１０は、第２のスイッチ３００と第１のキャパシタ３０５の間のノードと基準電位との間に接続される。第１のキャパシタ３０５は、第２のスイッチ３００と第４のスイッチ３２０との間に接続される。第４のスイッチ３２０は、第４の増幅器３２５の一方の端子に接続される。第５のスイッチ３１５は、第４のスイッチ３２０と第１のキャパシタ３０５の間のノードと基準電位との間に接続される。第２のスイッチ３００と、第３のスイッチ３１０と、第１のキャパシタ３０５と、第４のスイッチ３２０と、第５のスイッチ３１５とは、スイッチトキャパシタ回路を構成する。第２のスイッチ３００と第５のスイッチ３１５は、第１のタイミング信号がハイのときにオンにされ、ローのときにオフにされてよい。第３のスイッチ３１０と第４のスイッチ３２０は、第２のタイミング信号がハイのときにオンにされ、ローのときにオフにされてよい。
【0065】
なお、第１のタイミング信号と第２のタイミング信号は、交互にハイになってよく、略一定のクロック周期に同期した信号であり、以下同様である。また、基準電位は、予め定められた電位でよく、一例として０Ｖ（接地電位）であり、以下同様である。
【0066】
例えば、第１のタイミング信号がハイの期間φ１において、第１のキャパシタ３０５の一方を第１の積分部１２０の入力端子に接続し、他方を基準電位に接続して、入力端子からのアナログ信号ＡＩＮ１を充電する。この場合、第２のタイミング信号がハイの期間φ２において、第１のキャパシタ３０５の一方を基準電位に接続し、他方を第４の増幅器３２５の一方の入力端子に接続して、充電した電荷を放電する。第１のキャパシタ３０５は、期間φ１及び期間φ２を繰り返して、充放電を繰り返す。
【0067】
第４の増幅器３２５は、一方の入力端子（マイナス端子）に第４のスイッチ３２０の一端が接続され、他方の入力端子（プラス端子）に基準電位が接続され、出力端子に第１の積分部１２０の出力端子が接続される。第１の帰還キャパシタ３３０は、第４の増幅器３２５の一方の入力端子（マイナス端子）と出力端子の間に接続される。第１の帰還キャパシタ３３０は、第４の増幅器３２５の一方の入力端子に入力する信号を蓄積する。第１のリセットスイッチ３３５は、第４の増幅器３２５の一方の入力端子（マイナス端子）と出力端子の間に接続され、第１の帰還キャパシタ３３０と並列に接続される。第１のリセットスイッチ３３５は、リセット信号に応じてオン、オフされ、オンされることにより、第１の帰還キャパシタ３３０に充電した電荷を放電し、第１の積分部１２０（第４の増幅器３２５）の出力を０Ｖにすることができる。
【0068】
図４は、第１の積分部１２０の動作特性の一例を示す。図４において、ｉｎｃｒｅｍｅｎｔａｌの期間は第１の期間を示し、ｅｘｐｏｎｅｎｔｉａｌの期間は第２の期間を示し、ｒｓｔの期間はリセット期間を示す。図４の横軸は時間、縦軸は電圧を示す。図４は、期間φ１の第１のタイミング信号及び期間φ２の第２のタイミング信号の例と、リセット信号（ＲＳＴ）の例と、第１の積分部１２０の出力端子からの出力信号ＡＯＵＴ１とを示す。即ち、期間φ１及び期間φ２は、予め定められた周期でオン及びオフが切り換わり、リセット期間においてリセット信号はハイになる。また、図４は、第１の積分部１２０に入力するアナログ信号ＡＩＮ１が、時刻０までは０Ｖ、時刻０からは略一定の電位である例を示す。
【0069】
このような第１の積分部１２０の出力信号ＡＯＵＴ１は、第１の期間において、ｎ周期のタイミング信号（即ち、ｎ回の充放電）に応じて変化する。即ち、第１の積分部１２０は、入力するアナログ信号ＡＩＮをｎ倍に増幅するように動作する（ＡＯＵＴ１＝ｎＡＩＮ１）。ここで、ｎは入力するクロックの数に相当する。
【0070】
第２の期間では、第１のタイミング信号に同期してリセット信号ＲＳＴが立ち上がり、立ち下がる。これにより、第２の期間における第１の積分部１２０の出力信号ＡＯＵＴ１は、第１のタイミング信号がハイの期間φ１では０Ｖとなる。また、第１の積分部１２０の出力信号ＡＯＵＴ１は、第２のタイミング信号がハイの期間φ２では、第１の積分部１２０が入力されたアナログ信号Ａｓｉｇを再度増幅するため、ＡＯＵＴ１＝ＡＩＮ１となる。このように、第２の期間では、第１の積分部１２０は、ＤＡ変換器１７０が出力したフィードバック信号を、第１の積分部１２０に入力されるときと同じゲインで、第２の積分部１３０に出力する。
【0071】
リセット信号がハイを維持するリセット期間では、第１の積分部１２０の出力信号ＡＯＵＴ１は、期間φ１及び期間φ２によらずＡＯＵＴ１＝０Ｖとなる。
【0072】
図５は、本実施形態に係るデルタシグマ変調器１０の第２の積分部１３０の実回路の一例を示す。第２の積分部１３０は、第１のスイッチトキャパシタ回路５１０と、第２のスイッチトキャパシタ回路５２０と、第１の切替スイッチ５３１と、第２の切替スイッチ５３２と、第５の増幅器５４０と、第２の帰還キャパシタ５５０と、第２のリセットスイッチ５６０と、第３の切替スイッチ５７１と、第４の切替スイッチ５７２と、第３のスイッチトキャパシタ回路５８０とを有する。第１のスイッチトキャパシタ回路５１０と、第２のスイッチトキャパシタ回路５２０と、第１の切替スイッチ５３１と、第２の切替スイッチ５３２とは、図２の第２の切替部２０３を構成する。
【0073】
第１のスイッチトキャパシタ回路５１０は、第１の積分部１２０の出力と第１の切替スイッチ５３１との間に接続される。第１のスイッチトキャパシタ回路５１０は、第６のスイッチ５１１と、第７のスイッチ５１３と、第３のキャパシタ５１２と、第８のスイッチ５１４と、第９のスイッチ５１５とを有する。第６のスイッチ５１１は、第２の積分部１３０の入力端子と第３のキャパシタ５１２との間に接続される。第７のスイッチ５１３は、第６のスイッチ５１１と第３のキャパシタ５１２の間のノードと基準電位との間に接続される。第３のキャパシタ５１２は、第６のスイッチ５１１と第８のスイッチ５１４の間に接続される。第８のスイッチ５１４は、第１の切替スイッチ５３１と第３のキャパシタ５１２の間に接続される。第９のスイッチ５１５は、第８のスイッチ５１４と第３のキャパシタ５１２の間のノードと基準電位との間に接続される。
【0074】
第６のスイッチ５１１と第９のスイッチ５１５は、第１のタイミング信号がハイのときにオンにされ、ローのときにオフにされてよい。第７のスイッチ５１３と第８のスイッチ５１４は、第２のタイミング信号がハイのときにオンにされ、ローのときにオフにされてよい。
【0075】
例えば、第１のタイミング信号がハイの期間φ１において、第３のキャパシタ５１２の一方を第２の積分部１３０の入力端子に接続し、他方を基準電位に接続して、入力端子からのアナログ信号ＡＩＮ２を充電する。また、第２のタイミング信号がハイの期間φ２において、第３のキャパシタ５１２の一方を基準電位に接続し、他方を第１の切替スイッチ５３１に接続して、第１の切替スイッチ５３１がオンの場合には充電した電荷を第５の増幅器５４０に放電する。第３のキャパシタ５１２は、期間φ１及び期間φ２を繰り返して、充放電を繰り返す。
【0076】
第２のスイッチトキャパシタ回路５２０は、第１の積分部１２０の出力と第２の切替スイッチ５３２との間に接続され、第１のスイッチトキャパシタ回路５１０と並列に接続される。第２のスイッチトキャパシタ回路５２０は、第１０のスイッチ５２１と、第１１のスイッチ５２３と、第４のキャパシタ５２２と、第１２のスイッチ５２４と、第１３のスイッチ５２５とを有する。第１０のスイッチ５２１は、第２の積分部１３０の入力端子と第４のキャパシタ５２２との間に接続される。第１１のスイッチ５２３は、第１０のスイッチ５２１と第４のキャパシタ５２２の間のノードと基準電位との間に接続される。第４のキャパシタ５２２は、第１０のスイッチ５２１と第１２のスイッチ５２４の間に接続される。第１２のスイッチ５２４は、第２の切替スイッチ５３２と第４のキャパシタ５２２の間に接続される。第１３のスイッチ５２５は、第１２のスイッチ５２４と第４のキャパシタ５２２の間のノードと基準電位との間に接続される。
【0077】
第１１のスイッチ５２３と第１３のスイッチ５２５は、第１のタイミング信号がハイのときにオンにされ、ローのときにオフにされてよい。第１０のスイッチ５２１と第１２のスイッチ５２４は、第２のタイミング信号がハイのときにオンにされ、ローのときにオフにされてよい。
【0078】
例えば、第２のタイミング信号がハイの期間φ２において、第４のキャパシタ５２２の一方を第２の積分部１３０の入力端子に接続し、他方を第２の切替スイッチ５３２に接続して、第２の切替スイッチ５３２がオンである場合には、入力端子からのアナログ信号ＡＩＮ２を遅延無しで第５の増幅器５４０に出力する。また、第１のタイミング信号がハイの期間φ１において、第４のキャパシタ５２２の両側を基準電位に接続して基準電位に電荷を放電する。第４のキャパシタ５２２は、期間φ１及び期間φ２を繰り返して、充放電を繰り返す。
【0079】
第１の切替スイッチ５３１は、第１のスイッチトキャパシタ回路５１０と第５の増幅器５４０の間に接続される。第１の切替スイッチ５３１は、制御回路１８０からの制御信号に応じてオン／オフされる。第１の切替スイッチ５３１は、第１の期間ではオンされ第２の期間ではオフされてよい。第２の切替スイッチ５３２は、第２のスイッチトキャパシタ回路５２０と第５の増幅器５４０の間に接続される。第２の切替スイッチ５３２は、制御回路１８０からの制御信号に応じてオン／オフされる。第２の切替スイッチ５３２は、第２の期間ではオンされ第１の期間ではオフされてよい。
【0080】
このように、制御回路１８０は、第１の期間では第１の切替スイッチ５３１をオンして第２の切替スイッチ５３２をオフして、第１のスイッチトキャパシタ回路５１０から放電することで、第１の積分部１２０からの信号ＡＩＮ２を遅延させて出力してよい。制御回路１８０は、第２の期間では第２の切替スイッチ５３２をオンして第１の切替スイッチ５３１をオフして、第２のスイッチトキャパシタ回路５２０から放電することで、第２の期間では第１の積分部１２０からの信号ＡＩＮ２を遅延させないで出力するように制御してよい。
【0081】
第５の増幅器５４０は、一方の入力端子（マイナス端子）に第１の切替スイッチ５３１及び第２の切替スイッチ５３２の一端が接続され、他方の入力端子（プラス端子）に基準電位が接続され、出力端子に第２の積分部１３０の出力端子が接続される。第２の帰還キャパシタ５５０は、第５の増幅器５４０の一方の入力端子（マイナス端子）と出力端子の間に接続される。第２の帰還キャパシタ５５０は、第５の増幅器５４０の一方の入力端子に入力する信号を蓄積する。第２のリセットスイッチ５６０は、第５の増幅器５４０の一方の入力端子（マイナス端子）と出力端子の間に接続され、第２の帰還キャパシタ５５０と並列に接続される。第２のリセットスイッチ５６０は、リセット信号に応じてオンされることにより、第２の帰還キャパシタ５５０に充電した電荷を放電し、第２の積分部１３０（第５の増幅器５４０）の出力を０Ｖにすることができる。
【0082】
第３の切替スイッチ５７１は、第５の増幅器５４０の一方の入力端子（マイナス端子）と第３のスイッチトキャパシタ回路５８０の間に接続される。第３の切替スイッチ５７１は、制御回路１８０からの制御信号に応じてオン／オフされる。第４の切替スイッチ５７２は、第５の増幅器５４０の出力端子と第３のスイッチトキャパシタ回路５８０の間に接続される。第４の切替スイッチ５７２は、制御回路１８０からの制御信号に応じてオン／オフされる。
【0083】
第３のスイッチトキャパシタ回路５８０は、第３の切替スイッチ５７１と第４の切替スイッチ５７２の間に接続され、第３の切替スイッチ５７１と第４の切替スイッチ５７２がオンされると、第２の帰還キャパシタ５５０と並列に接続される。第３のスイッチトキャパシタ回路５８０は、第１４のスイッチ５８１と、第１５のスイッチ５８３と、第５のキャパシタ５８２と、第１６のスイッチ５８４と、第１７のスイッチ５８５とを有する。
【0084】
第１４のスイッチ５８１は、第５の増幅器５４０の一方の入力端子と第５のキャパシタ５８２との間に接続される。第１５のスイッチ５８３は、第１４のスイッチ５８１と第５のキャパシタ５８２の間のノードと基準電位との間に接続される。第５のキャパシタ５８２は、第１４のスイッチ５８１と第１６のスイッチ５８４の間に接続される。第１６のスイッチ５８４は、第４の切替スイッチ５７２と第５のキャパシタ５８２の間に接続される。第１７のスイッチ５８５は、第１６のスイッチ５８４と第５のキャパシタ５８２の間のノードと基準電位との間に接続される。
【0085】
第１５のスイッチ５８３と第１６のスイッチ５８４は、第１のタイミング信号がハイのときにオンにされ、ローのときにオフにされてよい。第１４のスイッチ５８１と第１７のスイッチ５８５は、第２のタイミング信号がハイのときにオンにされ、ローのときにオフにされてよい。
【0086】
例えば、第３の切替スイッチ５７１及び第４の切替スイッチ５７２がオンである場合、第２のタイミング信号がハイの期間φ２において、第５のキャパシタ５８２の一方を第５の増幅器５４０の入力端子に接続し、他方を基準電位に接続し、第５の増幅器５４０に入力される信号を充電する。また、第１のタイミング信号がハイの期間φ１において、第５のキャパシタ５８２の一方を基準電位に接続して他方を第５の増幅器５４０の出力に接続して電荷を放電する。第５のキャパシタ５８２は、期間φ１及び期間φ２を繰り返して、充放電を繰り返す。
【0087】
例えば、第３の切替スイッチ５７１及び第４の切替スイッチ５７２は、制御信号により、第１の期間はオフされ、第２の期間はオンされる。第３の切替スイッチ５７１及び第４の切替スイッチ５７２がオフされて、第３のスイッチトキャパシタ回路５８０を第２の積分部１３０の帰還回路から切断すると、第２の積分部１３０は、積分動作（フィードバック係数１）を行い、第３の切替スイッチ５７１及び第４の切替スイッチ５７２がオンされて第３のスイッチトキャパシタ回路５８０を帰還回路に接続すると、第２の積分部１３０は、増幅動作（フィードバック係数＞１）を行う。
【0088】
本実施形態のデルタシグマ変調器１０は、第２の積分部１３０において、ＤＡ変換器１７０からのフィードバック信号ＡＦＢに応じた信号ＡＩＮ２を、第１の積分部１２０を介して受信して積分動作を行うことができる。この際、第１の積分部１２０に入力されるときと実質的に同じゲインや誤差で第２の積分部１３０にフィードバック信号ＡＦＢに応じた信号ＡＩＮ２を入力できるため、フィードバック信号ＡＦＢに対する追加の調整は不要である。また、本実施形態のデルタシグマ変調器１０は、通常用いられるリセット回路１９０を用いて第２の積分部１３０における動作のための切り替えを行うことができるため、効率的である。従って、デルタシグマ変調器１０は、複数の積分器に対して１つのみのＤＡ変換器１７０を用いてフィードバックを行い、回路面積を小さくでき、信号の誤差等を低減できる。
【0089】
図６は、本実施形態に係るデルタシグマ変調器１０の実回路の一例を示す。デルタシグマ変調器１０は、図１に示す加減算部１１０と、第１の積分部１２０と、第２の積分部１３０と、選択部１４０と、量子化器１５０と、ＤＡ変換器１７０と、制御回路１８０と、リセット回路１９０とを用いる。即ち、図６に示すデルタシグマ変調器１０は、加減算部１１０と、第１の積分部１２０と、第２の積分部１３０と、選択部１４０と、量子化器１５０と、ＤＡ変換器１７０と、制御回路１８０と、リセット回路１９０と、マルチプレクサ１６０とを備える。図６に示すデルタシグマ変調器１０において、図１のデルタシグマ変調器１０の構成と同様の構成は、図１のデルタシグマ変調器１０と同様の動作を行ってよく、以下、図１のデルタシグマ変調器１０と異なる点について主に述べる。
【0090】
加減算部１１０は、入力端子１００と、第１の積分部１２０と、ＤＡ変換器１７０とに接続される。加減算部１１０は、入力端子１００に入力されるアナログ信号ＡｓｉｇからＤＡ変換器１７０が出力するフィードバック信号ＡＦＢを減算したアナログ信号ＡＩＮ１を、第１の積分部１２０とマルチプレクサ６００に出力する。
【0091】
第１の積分部１２０は、マルチプレクサ６００に接続され、入力端子１００に入力されるアナログ信号Ａｓｉｇを積分する。第１の積分部１２０は、アナログ信号Ａｓｉｇとフィードバンク信号ＡＦＢとの差分であるアナログ信号ＡＩＮ１を積分し、アナログ信号Ａｏｕｔ１をマルチプレクサ６００に出力する。
【0092】
マルチプレクサ６００は、第２の積分部１３０と選択部１４０とに接続され、加減算部１１０の出力したアナログ信号ＡＩＮ１と第１の積分部１２０の出力したアナログ信号Ａｏｕｔ１のどちらか１つを選択して、選択した信号ＡＩＮ２を第２の積分部１３０と選択部１４０へ出力する。マルチプレクサ６００は、制御回路１８０からの制御信号に応じて選択を切り替える。
【0093】
第２の積分部１３０は、選択部１４０に接続され、マルチプレクサ６００が出力した信号ＡＩＮ２を積分して、選択部１４０にアナログ信号Ａｏｕｔ２を出力する。第２の積分部１３０は、アナログ積分器であってよい。
【0094】
選択部１４０は、入力端子１００と量子化器１５０とに接続され、入力端子１００に入力されるアナログ信号Ａｓｉｇ，マルチプレクサ６００が出力するアナログ信号ＡＩＮ２，及び第２の積分部１３０が出力するアナログ信号Ａｏｕｔ２の内少なくとも１つを選択して、選択した信号に応じたアナログ信号Ａｓｕｍ２を出力する。
【0095】
制御回路１８０は、マルチプレクサ６００と第２の積分部１３０と選択部１４０とに接続され、マルチプレクサ６００及び第２の積分部１３０及び選択部１４０の動作を切り替える制御信号を出力する。制御回路１８０は、予め定められたタイミングで、マルチプレクサ６００及び第２の積分部１３０及び選択部１４０の動作を切り替えて良い。制御回路１８０は、マルチプレクサ６００と第２の積分部１３０と選択部１４０とに異なる制御信号を出力してよい。制御回路１８０は、マルチプレクサ６００が、第１の期間では第１の積分器１２０が出力した信号を第２積分部１３０及び選択部１４０へ出力し、第２の期間では第１の積分部に入力されるアナログ信号（すなわち、加減算部１１０が出力した信号ＡＩＮ１）を第２の積分部１３０及び選択部１４０へ出力するように、制御信号により制御する。これにより、制御回路１８０は、第１の期間ではＤＡ変換器１７０が出力したフィードバック信号ＡＦＢを第１の積分部１２０を介して第２の積分部１３０へ出力するようにマルチプレクサ６００を制御し、第２の期間においてＤＡ変換器が出力したフィードバック信号ＡＦＢを第１の積分部１２０を介さずに第２の積分部１３０に出力するようにマルチプレクサ６００を制御することができる。
【0096】
本実施形態のデルタシグマ変調器１０は、第２の積分部１３０において、ＤＡ変換器１７０からのフィードバック信号ＡＦＢに応じた信号ＡＩＮ２を、そのまま受信して積分動作を行う。また、得られる出力結果ＡＯＵＴ２も数１２で示すような値が得られる。本実施形態は、ＤＡ変換器１７０からのフィードバック信号ＡＦＢに応じた信号ＡＩＮ１が第１の積分部１２０に入力されるときと、信号ＡＩＮ２が第２の積分部１３０に入力されるときとでゲイン調整が不要であるときに有効である。また、本実施形態のデルタシグマ変調器１０は、リセット回路１９０に制御信号からの制御信号を必要とせず、論理が簡易的である。従って、本実施形態のデルタシグマ変調器１０は、複数の積分器に対して１つのみのＤＡ変換器１７０を用いてフィードバックを行い、回路面積を小さくでき、信号の誤差等を低減できる。
【0097】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【0098】
特許請求の範囲、明細書、及び図面中において示した装置、システム、プログラム、及び方法における動作、手順、ステップ、及び段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、及び図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【0099】
１０ デルタシグマ変調器
１００ 入力端子
１１０ 加減算部
１２０ 第１の積分部
１３０ 第２の積分部
１４０ 選択部
１５０ 量子化器
１７０ ＤＡ変換器
１８０ 制御回路
１９０リセット回路
２００ 第１の加算部
２０１ 第１の切替部
２０５ 第１の遅延素子
２１０ 第１の増幅器
２１５ 第１のマルチプレクサ
２２０ 第２の遅延素子
２２５ 第２のマルチプレクサ
２０３ 第２の切替部
２４０ 第２の加算部
２４５ 第２の増幅器
２５０ 第４のマルチプレクサ
２５５ 第４の遅延素子
３００ 第２のスイッチ
３１０ 第３のスイッチ
３０５ 第１のキャパシタ
３２０ 第４のスイッチ
３１５ 第５のスイッチ
３２５ 第４の増幅器
３３０ 第１の帰還キャパシタ
３３５ 第１のリセットスイッチ
５１０ 第１のスイッチトキャパシタ回路
５１１ 第６のスイッチ
５１３ 第７のスイッチ
５１２ 第３のキャパシタ
５１４ 第８のスイッチ
５１５ 第９のスイッチ
５２０ 第２のスイッチトキャパシタ回路
５２１ 第１０のスイッチ
５２３ 第１１のスイッチ
５２２ 第４のキャパシタ
５２４ 第１２のスイッチ
５２５ 第１３のスイッチ
５３１ 第１の切替スイッチ
５３２ 第２の切替スイッチ
５４０ 第５の増幅器
５５０ 第２の帰還キャパシタ
５６０ 第２のリセットスイッチ
５７１ 第３の切替スイッチ
５７２ 第４の切替スイッチ
５８０ 第３のスイッチトキャパシタ回路
５８１ 第１４のスイッチ
５８３ 第１５のスイッチ
５８２ 第５のキャパシタ
５８４ 第１６のスイッチ
５８５ 第１７のスイッチ
６００ マルチプレクサ
１００ 入力端子
１１０ 加減算部
１２０ 第１の積分部
１３０ 第２の積分部
１４０ 選択部
１５０ 量子化器
１７０ ＤＡ変換器
１８０ 制御回路
１９０リセット回路
２００ 第１の加算部
２０１ 第１の切替部
２０５ 第１の遅延素子
２１０ 第１の増幅器
２１５ 第１のマルチプレクサ
２２０ 第２の遅延素子
２２５ 第２のマルチプレクサ
２０３ 第２の切替部
２４０ 第２の加算部
２４５ 第２の増幅器
２５０ 第４のマルチプレクサ
２５５ 第４の遅延素子
３００ 第２のスイッチ
３１０ 第３のスイッチ
３０５ 第１のキャパシタ
３２０ 第４のスイッチ
３１５ 第５のスイッチ
３２５ 第４の増幅器
３３０ 第１の帰還キャパシタ
３３５ 第１のリセットスイッチ
５１０ 第１のスイッチトキャパシタ回路
５１１ 第６のスイッチ
５１３ 第７のスイッチ
５１２ 第３のキャパシタ
５１４ 第８のスイッチ
５１５ 第９のスイッチ
５２０ 第２のスイッチトキャパシタ回路
５２１ 第１０のスイッチ
５２３ 第１１のスイッチ
５２２ 第４のキャパシタ
５２４ 第１２のスイッチ
５２５ 第１３のスイッチ
５３１ 第１の切替スイッチ
５３２ 第２の切替スイッチ
５４０ 第５の増幅器
５５０ 第２の帰還キャパシタ
５６０ 第２のリセットスイッチ
５７１ 第３の切替スイッチ
５７２ 第４の切替スイッチ
５８０ 第３のスイッチトキャパシタ回路
５８１ 第１４のスイッチ
５８３ 第１５のスイッチ
５８２ 第５のキャパシタ
５８４ 第１６のスイッチ
５８５ 第１７のスイッチ
６００ マルチプレクサ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】