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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023097121
(43)【公開日】2023-07-07
(54)【発明の名称】バイアス回路及びＡＢ級増幅回路
(51)【国際特許分類】
H03F 1/30 20060101AFI20230630BHJP
H03F 3/34 20060101ALI20230630BHJP
【ＦＩ】
H03F1/30 220
H03F3/34
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2021213287
(22)【出願日】2021-12-27
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】110002000
【氏名又は名称】弁理士法人栄光事務所
(72)【発明者】
【氏名】遠藤 大司
【テーマコード（参考）】
5J500
【Ｆターム（参考）】
5J500AA01
5J500AA58
5J500AA63
5J500AC04
5J500AC05
5J500AC54
5J500AC82
5J500AF05
5J500AF10
5J500AF17
5J500AH09
5J500AH19
5J500AH29
5J500AK02
5J500AK05
5J500AK09
5J500AK11
5J500AK12
5J500AM13
5J500AM17
5J500AM22
5J500AT01
5J500NF06
5J500NF10
(57)【要約】
【課題】電源電圧が広い範囲で変動しても精度よく入力バイアス電圧を出力できるバイアス回路及びＡＢ級増幅回路を提供する。
【解決手段】第１電圧ミラー回路３が、第１端子Ｔ３１と第２端子Ｔ３２の電圧がほぼ等しくなるように動作し、第３端子Ｔ３３と第２端子Ｔ３２の電流とがほぼ等しくなるように動作する。第１端子Ｔ３１には電圧Ｖ１１が入力される。第２電圧ミラー回路７が、第２端子Ｔ３２が接続された第４端子Ｔ７１と第５端子Ｔ７２の電圧とがほぼ等しくなるように動作し、第６端子Ｔ７３と第４端子Ｔ７１の電流とがほぼ等しくなるように動作する。第１電流源回路４が、第３端子Ｔ３３に接続され、第２電流源回路５が、第２端子Ｔ３２に接続される。電圧制御電流源回路６が、第３端子Ｔ３３の電圧が入力され、入力された電圧値に応じた電流を第６端子Ｔ７３に対して出力する。
【選択図】図１
【解決手段】第１電圧ミラー回路３が、第１端子Ｔ３１と第２端子Ｔ３２の電圧がほぼ等しくなるように動作し、第３端子Ｔ３３と第２端子Ｔ３２の電流とがほぼ等しくなるように動作する。第１端子Ｔ３１には電圧Ｖ１１が入力される。第２電圧ミラー回路７が、第２端子Ｔ３２が接続された第４端子Ｔ７１と第５端子Ｔ７２の電圧とがほぼ等しくなるように動作し、第６端子Ｔ７３と第４端子Ｔ７１の電流とがほぼ等しくなるように動作する。第１電流源回路４が、第３端子Ｔ３３に接続され、第２電流源回路５が、第２端子Ｔ３２に接続される。電圧制御電流源回路６が、第３端子Ｔ３３の電圧が入力され、入力された電圧値に応じた電流を第６端子Ｔ７３に対して出力する。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１端子に入力される電圧と第２端子に出力される電圧がほぼ等しくなるように動作し、第３端子に入力される電流と前記第２端子から出力される電流とがほぼ等しくなるように動作する機能を持つ第１電圧ミラー回路と、
前記第１電圧ミラー回路の前記第１端子に出力電圧を入力する電圧発生回路と、
前記第２端子が接続された第４端子に入力される電圧と第５端子から出力される電圧とがほぼ等しくなるように動作し、第６端子に入力された電流と前記第４端子から出力される電流とがほぼ等しくなるように動作する機能を持つ第２電圧ミラー回路と、
前記第１電圧ミラー回路の前記第３端子が接続された第１電流源回路と、
前記第１電圧ミラー回路の前記第２端子及び前記第２電圧ミラー回路の前記第４端子が接続された第２電流源回路と、
前記第１電圧ミラー回路の前記第３端子に入力が接続され、前記第２電圧ミラー回路の前記第６端子に出力が接続され、入力された電圧値に応じた電流を出力する電圧制御電流源回路とを備え、
前記電圧制御電流源回路の出力から入力にかけて負帰還経路が設けられた、
バイアス回路。
前記第１電圧ミラー回路の前記第１端子に出力電圧を入力する電圧発生回路と、
前記第２端子が接続された第４端子に入力される電圧と第５端子から出力される電圧とがほぼ等しくなるように動作し、第６端子に入力された電流と前記第４端子から出力される電流とがほぼ等しくなるように動作する機能を持つ第２電圧ミラー回路と、
前記第１電圧ミラー回路の前記第３端子が接続された第１電流源回路と、
前記第１電圧ミラー回路の前記第２端子及び前記第２電圧ミラー回路の前記第４端子が接続された第２電流源回路と、
前記第１電圧ミラー回路の前記第３端子に入力が接続され、前記第２電圧ミラー回路の前記第６端子に出力が接続され、入力された電圧値に応じた電流を出力する電圧制御電流源回路とを備え、
前記電圧制御電流源回路の出力から入力にかけて負帰還経路が設けられた、
バイアス回路。
【請求項2】
請求項１に記載のバイアス回路において、
位相補償回路をさらに備えた、
バイアス回路。
位相補償回路をさらに備えた、
バイアス回路。
【請求項3】
請求項１又は２に記載のバイアス回路において、
前記電圧制御電流源回路は、ゲート又はベースが前記入力となり、ドレイン又はコレクタが前記出力となる第１トランジスタを有する、
バイアス回路。
前記電圧制御電流源回路は、ゲート又はベースが前記入力となり、ドレイン又はコレクタが前記出力となる第１トランジスタを有する、
バイアス回路。
【請求項4】
請求項１～３の何れか１項に記載のバイアス回路において、
前記第２電圧ミラー回路は、ドレイン又はコレクタが前記第６端子となり、ソース又はエミッタが前記第４端子となる第２トランジスタと、前記第２トランジスタにカレントミラー接続され、ソース又はエミッタが前記第５端子となる第３トランジスタと、前記第３トランジスタのソース又はエミッタに接続される第３電流源回路とを有し、
前記電圧制御電流源回路から出力される電流と前記第３電流源回路の電流の比は、前記第２トランジスタと前記第３トランジスタのサイズ比又はエミッタ面積比に等しく設定されている、
バイアス回路。
前記第２電圧ミラー回路は、ドレイン又はコレクタが前記第６端子となり、ソース又はエミッタが前記第４端子となる第２トランジスタと、前記第２トランジスタにカレントミラー接続され、ソース又はエミッタが前記第５端子となる第３トランジスタと、前記第３トランジスタのソース又はエミッタに接続される第３電流源回路とを有し、
前記電圧制御電流源回路から出力される電流と前記第３電流源回路の電流の比は、前記第２トランジスタと前記第３トランジスタのサイズ比又はエミッタ面積比に等しく設定されている、
バイアス回路。
【請求項5】
請求項４に記載のバイアス回路において、
前記第２トランジスタ及び前記第３トランジスタは、前記第１電圧ミラー回路及び前記電圧制御電流源回路を構成するトランジスタよりも高耐圧のトランジスタから構成されている、
バイアス回路。
前記第２トランジスタ及び前記第３トランジスタは、前記第１電圧ミラー回路及び前記電圧制御電流源回路を構成するトランジスタよりも高耐圧のトランジスタから構成されている、
バイアス回路。
【請求項6】
請求項１～５の何れか１項に記載のバイアス回路において、
前記第１電圧ミラー回路は、第４電流源回路と、前記第４電流源回路がドレイン又はコレクタに接続され、ソース又はエミッタが前記第１端子となる第４トランジスタと、前記第４トランジスタにカレントミラー接続され、ソース又はエミッタが前記第２端子となり、ドレイン又はコレクタが前記第３端子となる第５トランジスタとを有し、
前記第４電流源回路の電流と前記第１電流源回路の電流の比は、前記第４トランジスタと前記第５トランジスタのサイズ比又はエミッタ面積比に等しく設定されている、
バイアス回路。
前記第１電圧ミラー回路は、第４電流源回路と、前記第４電流源回路がドレイン又はコレクタに接続され、ソース又はエミッタが前記第１端子となる第４トランジスタと、前記第４トランジスタにカレントミラー接続され、ソース又はエミッタが前記第２端子となり、ドレイン又はコレクタが前記第３端子となる第５トランジスタとを有し、
前記第４電流源回路の電流と前記第１電流源回路の電流の比は、前記第４トランジスタと前記第５トランジスタのサイズ比又はエミッタ面積比に等しく設定されている、
バイアス回路。
【請求項7】
請求項６に記載のバイアス回路において、
前記第１電圧ミラー回路は、前記第４トランジスタにカスコード接続された第６トランジスタと、前記第５トランジスタにカスコード接続された第７トランジスタとを有する、
バイアス回路。
前記第１電圧ミラー回路は、前記第４トランジスタにカスコード接続された第６トランジスタと、前記第５トランジスタにカスコード接続された第７トランジスタとを有する、
バイアス回路。
【請求項8】
請求項１～５の何れか１項に記載のバイアス回路において、
前記第１電圧ミラー回路は、ソース又はエミッタが前記第２端子となり、ドレイン又はコレクタが前記第３端子となる第８トランジスタと、前記第８トランジスタのゲート又はベースに出力が接続され、前記第８トランジスタのソース又はエミッタに反転入力が接続され、非反転入力が前記第１端子となる差動増幅器とを有する、
バイアス回路。
前記第１電圧ミラー回路は、ソース又はエミッタが前記第２端子となり、ドレイン又はコレクタが前記第３端子となる第８トランジスタと、前記第８トランジスタのゲート又はベースに出力が接続され、前記第８トランジスタのソース又はエミッタに反転入力が接続され、非反転入力が前記第１端子となる差動増幅器とを有する、
バイアス回路。
【請求項9】
請求項１～８の何れか１項に記載のバイアス回路において、
前記電圧発生回路は、ダイオード接続された第９トランジスタを有する、
バイアス回路。
前記電圧発生回路は、ダイオード接続された第９トランジスタを有する、
バイアス回路。
【請求項10】
請求項１～９の何れか１項に記載のバイアス回路において、
前記第１電圧ミラー回路、前記第２電圧ミラー回路及び前記電圧発生回路を構成するトランジスタがＮｃｈのトランジスタから構成され、
前記電圧制御電流源回路を構成するトランジスタがＰｃｈのトランジスタから構成された、
バイアス回路。
前記第１電圧ミラー回路、前記第２電圧ミラー回路及び前記電圧発生回路を構成するトランジスタがＮｃｈのトランジスタから構成され、
前記電圧制御電流源回路を構成するトランジスタがＰｃｈのトランジスタから構成された、
バイアス回路。
【請求項11】
請求項１～９の何れか１項に記載のバイアス回路において、
前記第１電圧ミラー回路、前記第２電圧ミラー回路及び前記電圧発生回路を構成するトランジスタがＰｃｈのトランジスタから構成され、
前記電圧制御電流源回路を構成するトランジスタがＮｃｈのトランジスタから構成された、
バイアス回路。
前記第１電圧ミラー回路、前記第２電圧ミラー回路及び前記電圧発生回路を構成するトランジスタがＰｃｈのトランジスタから構成され、
前記電圧制御電流源回路を構成するトランジスタがＮｃｈのトランジスタから構成された、
バイアス回路。
【請求項12】
入力電圧に応じた差動電流を出力する差動入力部と、
互いに直列接続されたＮｃｈの第１０トランジスタ及びＰｃｈの第１１トランジスタと、前記第１０トランジスタ及び前記第１１トランジスタの間に接続された出力端子とを有するＡＢ級出力回路と、
前記第１０トランジスタのゲート又はベースに接続された請求項１０に記載のバイアス回路と、前記第１１トランジスタのゲート又はベースに接続された請求項１１に記載のバイアス回路とを有し、前記差動入力部から出力される差動電流に応じた出力電圧及び出力電流を前記出力端子に出力するように前記第１０トランジスタ及び前記第１１トランジスタを制御する制御回路とを備えた、
ＡＢ級増幅回路。
互いに直列接続されたＮｃｈの第１０トランジスタ及びＰｃｈの第１１トランジスタと、前記第１０トランジスタ及び前記第１１トランジスタの間に接続された出力端子とを有するＡＢ級出力回路と、
前記第１０トランジスタのゲート又はベースに接続された請求項１０に記載のバイアス回路と、前記第１１トランジスタのゲート又はベースに接続された請求項１１に記載のバイアス回路とを有し、前記差動入力部から出力される差動電流に応じた出力電圧及び出力電流を前記出力端子に出力するように前記第１０トランジスタ及び前記第１１トランジスタを制御する制御回路とを備えた、
ＡＢ級増幅回路。
【請求項13】
請求項１２に記載のＡＢ級増幅回路において、
請求項１０に記載のバイアス回路に正の第１正電源電圧を供給する第１正電源端子と、
前記ＡＢ級出力回路に正の第２正電源電圧を供給する第２正電源端子と、
請求項１０に記載バイアス回路及び前記ＡＢ級出力回路に負電源電圧を供給する負電源端子とを備え、
前記第１正電源電圧及び前記第２正電源電圧は異なる電圧である、
ＡＢ級増幅回路。
請求項１０に記載のバイアス回路に正の第１正電源電圧を供給する第１正電源端子と、
前記ＡＢ級出力回路に正の第２正電源電圧を供給する第２正電源端子と、
請求項１０に記載バイアス回路及び前記ＡＢ級出力回路に負電源電圧を供給する負電源端子とを備え、
前記第１正電源電圧及び前記第２正電源電圧は異なる電圧である、
ＡＢ級増幅回路。
【請求項14】
請求項１２に記載のＡＢ級増幅回路において、
請求項１１に記載のバイアス回路に負の第１負電源電圧を供給する第１負電源端子と、
前記ＡＢ級出力回路に負の第２負電源電圧を供給する第２負電源端子と、
請求項１１に記載のバイアス回路及び前記ＡＢ級出力回路に正電源電圧を供給する正電源端子とを備え、
前記第１負電源電圧及び前記第２負電源電圧は異なる電圧である、
ＡＢ級増幅回路。
請求項１１に記載のバイアス回路に負の第１負電源電圧を供給する第１負電源端子と、
前記ＡＢ級出力回路に負の第２負電源電圧を供給する第２負電源端子と、
請求項１１に記載のバイアス回路及び前記ＡＢ級出力回路に正電源電圧を供給する正電源端子とを備え、
前記第１負電源電圧及び前記第２負電源電圧は異なる電圧である、
ＡＢ級増幅回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、バイアス回路及びＡＢ級増幅回路に関する。
【背景技術】
【0002】
増幅回路の出力段は、電力効率と電源駆動力を向上させるため、ＡＢ級構成とすることが多い。ＡＢ級出力回路の静止電流や入力バイアス電圧を安定化させる手法として、非特許文献１に記載のＡＢ級増幅回路が提案されている。
【0003】
従来のＡＢ級増幅回路を構成するＡＢ級出力回路と、ＡＢ級出力回路に入力バイアス電圧を供給するバイアス回路とについて図１４を参照して説明する。図１４に示すようにＡＢ級出力回路１０は、互いに直列接続されたＮｃｈのトランジスタＭｎ１及びＰｃｈのトランジスタＭｐ１を有している。
【0004】
図１４に示すＮｃｈバイアス回路１００は、トランジスタＭｎ１に入力バイアス電圧を与える回路である。Ｎｃｈバイアス回路１００は、ゲートにバイアス電圧Ｖｂが供給されたトランジスタＭ１０４から構成された電流源１０１と、電流源１０１から電流が供給されるトランジスタＭ１０１と、トランジスタＭ１０１にカレントミラー接続されたトランジスタＭ１０２と、トランジスタＭ１０２に電流を供給する電流源１０２と、ダイオード接続されたトランジスタＭ１０３とを有している。上述したトランジスタＭ１０２のソースが、トランジスタＭｎ１のゲートに接続される。
【0005】
上述した電流源１０１，１０２は等しい電流をトランジスタＭ１０１，Ｍ１０２に供給する。トランジスタＭ１０１，Ｍ１０２には等しい電流が流れているため、トランジスタＭ１０１，Ｍ１０２のゲート・ソース間電圧が等しくなる。このため、ＡＢ級出力回路１０が静止状態の場合、トランジスタＭ１０２のソース電圧は、トランジスタＭ１０３のゲート・ソース間電圧と等しくなる。すなわち、トランジスタＭ１０３のゲート・ソース間電圧が、トランジスタＭｎ１のゲートに入力バイアス電圧として入力される。
【0006】
上述したＮｃｈバイアス回路１００は、ＡＢ級増幅回路の電源電圧が４０Ｖや６０Ｖといった高電圧でも動作可能な高耐圧としたい場合がある。このため、ＡＢ級出力回路１０は、トランジスタＭｎ１にカスコード接続されたＮｃｈ、高耐圧のトランジスタＭｎ２と、トランジスタＭｐ１にカスコード接続されたＰｃｈ、高耐圧のトランジスタＭｐ２とをさらに有している。以上の構成により、トランジスタＭｐ１，Ｍｎ１のドレイン・ソース間に大きな電圧がかからないように保護することができる。また、Ｎｃｈバイアス回路１００においては、トランジスタＭ１０１，Ｍ１０２，Ｍ１０４について高耐圧のトランジスタを用いる。
【0007】
ところで、電流源１０１を構成するトランジスタＭ１０４のドレイン・ソース電圧Ｖｄｓは、下記の式（１）で表される。
Ｖｄｓ＝ＶＤＤ－（Ｖｇｓｍ１０１＋Ｖｇｓｍ１０３） …（１）
ＶＤＤ：電源電圧
Ｖｇｓｍ１０１：トランジスタＭ１０１のゲート・ソース間電圧
Ｖｇｓｍ１０３：トランジスタＭ１０３のゲート・ソース間電圧
Ｖｄｓ＝ＶＤＤ－（Ｖｇｓｍ１０１＋Ｖｇｓｍ１０３） …（１）
ＶＤＤ：電源電圧
Ｖｇｓｍ１０１：トランジスタＭ１０１のゲート・ソース間電圧
Ｖｇｓｍ１０３：トランジスタＭ１０３のゲート・ソース間電圧
【0008】
電源電圧ＶＤＤが低下して電圧Ｖｄｓが低下すると、トランジスタＭ１０４が飽和領域で動作できず、三極管領域での動作となってしまうため、トランジスタＭ１０４のドレイン電流が低下する。トランジスタＭ１０４のドレイン電流が低下すると、トランジスタＭ１０１，Ｍ１０２に流れる電流が低下し、トランジスタＭｎ１の入力バイアス電圧が変わってしまう。そこで、電源電圧ＶＤＤとしては、トランジスタＭ１０４が三極管領域で動作しないような最低動作電源電圧を供給する必要がある。しかしながら、上述した高耐圧トランジスタＭ１０１は、ゲート酸化膜が厚い関係で、閾値電圧が大きく、ゲート・ソース間電圧Ｖｇｓｍ１０１が大きくなる。ゲート・ソース間電圧Ｖｇｓｍ１０１が大きくなると、上記式（１）から明らかなように、電源電圧ＶＤＤの最低動作電源電圧が制限されてしまう、という問題があった。
【0009】
トランジスタＭｐ１に入力バイアス電圧を与えるＰｃｈバイアス回路は、Ｎｃｈバイアス回路１００の「Ｐｃｈ」を「Ｎｃｈ」に代え、正電源、負電源の接続を逆にして説明できるため、ここでは詳細な説明を省略する。
【先行技術文献】
【非特許文献】
【0010】
【非特許文献1】Ron Hogervorst, John P. Tero, Ruud G. H. Eschauzier, and Johan H. Huijsing, “A Compact Power-Efficient 3 V CMOS Rail-to-Rail Input/Output Operational Amplifier for VLSI Cell Libraries”, IEEE JOURNAL OF SOLID-STATE CIRCUITS. VOL. 29. NO 12. DECEMBER 1994.
【発明の概要】
【発明が解決しようとする課題】
【0011】
本発明は、上述した事情に鑑みてなされたものであり、その目的は、電源電圧が広い範囲で変動しても精度よく入力バイアス電圧を出力できるバイアス回路及びＡＢ級増幅回路を提供することにある。
【課題を解決するための手段】
【0012】
前述した目的を達成するために、本発明に係るバイアス回路及びＡＢ級増幅回路は、下記［１］～［１４］を特徴としている。
［１］
第１端子に入力される電圧と第２端子に出力される電圧がほぼ等しくなるように動作し、第３端子に入力される電流と前記第２端子から出力される電流とがほぼ等しくなるように動作する機能を持つ第１電圧ミラー回路と、
前記第１電圧ミラー回路の前記第１端子に出力電圧を入力する電圧発生回路と、
前記第２端子が接続された第４端子に入力される電圧と第５端子から出力される電圧とがほぼ等しくなるように動作し、第６端子に入力された電流と前記第４端子から出力される電流とがほぼ等しくなるように動作する機能を持つ第２電圧ミラー回路と、
前記第１電圧ミラー回路の前記第３端子が接続された第１電流源回路と、
前記第１電圧ミラー回路の前記第２端子及び前記第２電圧ミラー回路の前記第４端子が接続された第２電流源回路と、
前記第１電圧ミラー回路の前記第３端子に入力が接続され、前記第２電圧ミラー回路の前記第６端子に出力が接続され入力された電圧値に応じた電流を出力する電圧制御電流源回路とを備え、
前記電圧制御電流源回路の出力から入力にかけて負帰還経路が設けられた、
バイアス回路であること。
［２］
［１］に記載のバイアス回路において、
位相補償回路をさらに備えた、
バイアス回路であること。
［３］
［１］又は［２］に記載のバイアス回路において、
前記電圧制御電流源回路は、ゲート又はベースが前記入力となり、ドレイン又はコレクタが前記出力となる第１トランジスタを有する、
バイアス回路であること。
［４］
［１］～［３］の何れか１項に記載のバイアス回路において、
前記第２電圧ミラー回路は、ドレイン又はコレクタが前記第６端子となり、ソース又はエミッタが前記第４端子となる第２トランジスタと、前記第２トランジスタにカレントミラー接続され、ソース又はエミッタが前記第５端子となる第３トランジスタと、前記第３トランジスタのソース又はエミッタに接続される第３電流源回路とを有し、
前記電圧制御電流源回路から出力される電流と前記第３電流源回路の電流の比は、前記第２トランジスタと前記第３トランジスタのサイズ比又はエミッタ面積比に等しく設定されている、
バイアス回路であること。
［５］
［４］に記載のバイアス回路において、
前記第２トランジスタ及び前記第３トランジスタは、前記第１電圧ミラー回路及び前記電圧制御電流源回路を構成するトランジスタよりも高耐圧のトランジスタから構成されている、
バイアス回路であること。
［６］
［１］～［５］の何れか１項に記載のバイアス回路において、
前記第１電圧ミラー回路は、第４電流源回路と、前記第４電流源回路がドレイン又はコレクタに接続され、ソース又はエミッタが前記第１端子となる第４トランジスタと、前記第４トランジスタにカレントミラー接続され、ソース又はエミッタが前記第２端子となり、ドレイン又はコレクタが前記第３端子となる第５トランジスタとを有し、
前記第４電流源回路の電流と前記第１電流源回路の電流の比は、前記第４トランジスタと前記第５トランジスタのサイズ比又はエミッタ面積比に等しく設定されている、
バイアス回路であること。
［７］
［６］に記載のバイアス回路において、
前記第１電圧ミラー回路は、前記第４トランジスタにカスコード接続された第６トランジスタと、前記第５トランジスタにカスコード接続された第７トランジスタとを有する、
バイアス回路であること。
［８］
［１］～［５］の何れか１項に記載のバイアス回路において、
前記第１電圧ミラー回路は、ソース又はエミッタが前記第２端子となり、ドレイン又はコレクタが前記第３端子となる第８トランジスタと、前記第８トランジスタのゲート又はベースに出力が接続され、前記第８トランジスタのソース又はエミッタに反転入力が接続され、非反転入力が前記第１端子となる差動増幅器とを有する、
バイアス回路であること。
［９］
［１］～［８］の何れか１項に記載のバイアス回路において、
前記電圧発生回路は、ダイオード接続された第９トランジスタを有する、
バイアス回路であること。
［１０］
［１］～［９］の何れか１項に記載のバイアス回路において、
前記第１電圧ミラー回路、前記第２電圧ミラー回路及び前記電圧発生回路を構成するトランジスタがＮｃｈのトランジスタから構成され、
前記電圧制御電流源回路を構成するトランジスタがＰｃｈのトランジスタから構成された、
バイアス回路であること。
［１１］
［１］～［９］の何れか１項に記載のバイアス回路において、
前記第１電圧ミラー回路、前記第２電圧ミラー回路及び前記電圧発生回路を構成するトランジスタがＰｃｈのトランジスタから構成され、
前記電圧制御電流源回路を構成するトランジスタがＮｃｈのトランジスタから構成された、
バイアス回路であること。
［１２］
入力電圧に応じた差動電流を出力する差動入力部と、
互いに直列接続されたＮｃｈの第１０トランジスタ及びＰｃｈの第１１トランジスタと、前記第１０トランジスタ及び前記第１１トランジスタの間に接続された出力端子とを有するＡＢ級出力回路と、
前記第１０トランジスタのゲート又はベースに接続された請求項１０に記載のバイアス回路と、前記第１１トランジスタのゲート又はベースに接続された請求項１１に記載のバイアス回路とを有し、前記差動入力部から出力される差動電流に応じた出力電圧及び出力電流を前記出力端子に出力するように前記第１０トランジスタ及び前記第１１トランジスタを制御する制御回路とを備えた、
ＡＢ級増幅回路であること。
［１３］
［１２］に記載のＡＢ級増幅回路において、
［１０］に記載のバイアス回路に正の第１正電源電圧を供給する第１正電源端子と、
前記ＡＢ級出力回路に正の第２正電源電圧を供給する第２正電源端子と、
［１０］に記載バイアス回路及び前記ＡＢ級出力回路に負電源電圧を供給する負電源端子とを備え、
前記第１正電源電圧及び前記第２正電源電圧は異なる電圧である、
ＡＢ級増幅回路であること。
［１４］
［１２］に記載のＡＢ級増幅回路において、
［１１］に記載のバイアス回路に負の第１負電源電圧を供給する第１負電源端子と、
前記ＡＢ級出力回路に負の第２負電源電圧を供給する第２負電源端子と、
［１１］に記載のバイアス回路及び前記ＡＢ級出力回路に正電源電圧を供給する正電源端子とを備え、
前記第１負電源電圧及び前記第２負電源電圧は異なる電圧である、
ＡＢ級増幅回路であること。
［１］
第１端子に入力される電圧と第２端子に出力される電圧がほぼ等しくなるように動作し、第３端子に入力される電流と前記第２端子から出力される電流とがほぼ等しくなるように動作する機能を持つ第１電圧ミラー回路と、
前記第１電圧ミラー回路の前記第１端子に出力電圧を入力する電圧発生回路と、
前記第２端子が接続された第４端子に入力される電圧と第５端子から出力される電圧とがほぼ等しくなるように動作し、第６端子に入力された電流と前記第４端子から出力される電流とがほぼ等しくなるように動作する機能を持つ第２電圧ミラー回路と、
前記第１電圧ミラー回路の前記第３端子が接続された第１電流源回路と、
前記第１電圧ミラー回路の前記第２端子及び前記第２電圧ミラー回路の前記第４端子が接続された第２電流源回路と、
前記第１電圧ミラー回路の前記第３端子に入力が接続され、前記第２電圧ミラー回路の前記第６端子に出力が接続され入力された電圧値に応じた電流を出力する電圧制御電流源回路とを備え、
前記電圧制御電流源回路の出力から入力にかけて負帰還経路が設けられた、
バイアス回路であること。
［２］
［１］に記載のバイアス回路において、
位相補償回路をさらに備えた、
バイアス回路であること。
［３］
［１］又は［２］に記載のバイアス回路において、
前記電圧制御電流源回路は、ゲート又はベースが前記入力となり、ドレイン又はコレクタが前記出力となる第１トランジスタを有する、
バイアス回路であること。
［４］
［１］～［３］の何れか１項に記載のバイアス回路において、
前記第２電圧ミラー回路は、ドレイン又はコレクタが前記第６端子となり、ソース又はエミッタが前記第４端子となる第２トランジスタと、前記第２トランジスタにカレントミラー接続され、ソース又はエミッタが前記第５端子となる第３トランジスタと、前記第３トランジスタのソース又はエミッタに接続される第３電流源回路とを有し、
前記電圧制御電流源回路から出力される電流と前記第３電流源回路の電流の比は、前記第２トランジスタと前記第３トランジスタのサイズ比又はエミッタ面積比に等しく設定されている、
バイアス回路であること。
［５］
［４］に記載のバイアス回路において、
前記第２トランジスタ及び前記第３トランジスタは、前記第１電圧ミラー回路及び前記電圧制御電流源回路を構成するトランジスタよりも高耐圧のトランジスタから構成されている、
バイアス回路であること。
［６］
［１］～［５］の何れか１項に記載のバイアス回路において、
前記第１電圧ミラー回路は、第４電流源回路と、前記第４電流源回路がドレイン又はコレクタに接続され、ソース又はエミッタが前記第１端子となる第４トランジスタと、前記第４トランジスタにカレントミラー接続され、ソース又はエミッタが前記第２端子となり、ドレイン又はコレクタが前記第３端子となる第５トランジスタとを有し、
前記第４電流源回路の電流と前記第１電流源回路の電流の比は、前記第４トランジスタと前記第５トランジスタのサイズ比又はエミッタ面積比に等しく設定されている、
バイアス回路であること。
［７］
［６］に記載のバイアス回路において、
前記第１電圧ミラー回路は、前記第４トランジスタにカスコード接続された第６トランジスタと、前記第５トランジスタにカスコード接続された第７トランジスタとを有する、
バイアス回路であること。
［８］
［１］～［５］の何れか１項に記載のバイアス回路において、
前記第１電圧ミラー回路は、ソース又はエミッタが前記第２端子となり、ドレイン又はコレクタが前記第３端子となる第８トランジスタと、前記第８トランジスタのゲート又はベースに出力が接続され、前記第８トランジスタのソース又はエミッタに反転入力が接続され、非反転入力が前記第１端子となる差動増幅器とを有する、
バイアス回路であること。
［９］
［１］～［８］の何れか１項に記載のバイアス回路において、
前記電圧発生回路は、ダイオード接続された第９トランジスタを有する、
バイアス回路であること。
［１０］
［１］～［９］の何れか１項に記載のバイアス回路において、
前記第１電圧ミラー回路、前記第２電圧ミラー回路及び前記電圧発生回路を構成するトランジスタがＮｃｈのトランジスタから構成され、
前記電圧制御電流源回路を構成するトランジスタがＰｃｈのトランジスタから構成された、
バイアス回路であること。
［１１］
［１］～［９］の何れか１項に記載のバイアス回路において、
前記第１電圧ミラー回路、前記第２電圧ミラー回路及び前記電圧発生回路を構成するトランジスタがＰｃｈのトランジスタから構成され、
前記電圧制御電流源回路を構成するトランジスタがＮｃｈのトランジスタから構成された、
バイアス回路であること。
［１２］
入力電圧に応じた差動電流を出力する差動入力部と、
互いに直列接続されたＮｃｈの第１０トランジスタ及びＰｃｈの第１１トランジスタと、前記第１０トランジスタ及び前記第１１トランジスタの間に接続された出力端子とを有するＡＢ級出力回路と、
前記第１０トランジスタのゲート又はベースに接続された請求項１０に記載のバイアス回路と、前記第１１トランジスタのゲート又はベースに接続された請求項１１に記載のバイアス回路とを有し、前記差動入力部から出力される差動電流に応じた出力電圧及び出力電流を前記出力端子に出力するように前記第１０トランジスタ及び前記第１１トランジスタを制御する制御回路とを備えた、
ＡＢ級増幅回路であること。
［１３］
［１２］に記載のＡＢ級増幅回路において、
［１０］に記載のバイアス回路に正の第１正電源電圧を供給する第１正電源端子と、
前記ＡＢ級出力回路に正の第２正電源電圧を供給する第２正電源端子と、
［１０］に記載バイアス回路及び前記ＡＢ級出力回路に負電源電圧を供給する負電源端子とを備え、
前記第１正電源電圧及び前記第２正電源電圧は異なる電圧である、
ＡＢ級増幅回路であること。
［１４］
［１２］に記載のＡＢ級増幅回路において、
［１１］に記載のバイアス回路に負の第１負電源電圧を供給する第１負電源端子と、
前記ＡＢ級出力回路に負の第２負電源電圧を供給する第２負電源端子と、
［１１］に記載のバイアス回路及び前記ＡＢ級出力回路に正電源電圧を供給する正電源端子とを備え、
前記第１負電源電圧及び前記第２負電源電圧は異なる電圧である、
ＡＢ級増幅回路であること。
【発明の効果】
【0013】
本発明によれば、電源電圧が広い範囲で変動しても精度よく入力バイアス電圧を出力できるバイアス回路及びＡＢ級増幅回路を提供する。
【0014】
以上、本発明について簡潔に説明した。更に、以下に説明される発明を実施するための形態（以下、「実施形態」という。）を添付の図面を参照して通読することにより、本発明の詳細は更に明確化されるであろう。
【図面の簡単な説明】
【0015】
【発明を実施するための形態】
【0016】
（第１実施形態）
図１は、本発明のＮｃｈバイアス回路１（＝バイアス回路）の一実施形態を示す回路図である。図１に示すＮｃｈバイアス回路１は、正電源電圧ＶＤＤ１，負電源電圧ＶＳＳ１からＮｃｈのトランジスタの入力バイアス電圧Ｖｂ１を生成して、出力端子Ｔ１から出力する回路である。
図１は、本発明のＮｃｈバイアス回路１（＝バイアス回路）の一実施形態を示す回路図である。図１に示すＮｃｈバイアス回路１は、正電源電圧ＶＤＤ１，負電源電圧ＶＳＳ１からＮｃｈのトランジスタの入力バイアス電圧Ｖｂ１を生成して、出力端子Ｔ１から出力する回路である。
【0017】
Ｎｃｈバイアス回路１は、電圧発生回路２と、第１電圧ミラー回路３と、第１電流源回路４と、第２電流源回路５と、電圧制御電流源回路６と、第２電圧ミラー回路７とを備えている。
【0018】
電圧発生回路２は、一端が負電源端子Ｔ２２に接続され、他端が後述する第１電圧ミラー回路３の第１端子Ｔ３１に接続され、第１端子Ｔ３１に対して電圧Ｖ１１（＝出力電圧）を出力する。上記負電源端子Ｔ２２には、負電源電圧ＶＳＳ１が供給されている。第１電圧ミラー回路３は、第１端子Ｔ３１に入力された電圧Ｖ１１と第２端子Ｔ３２から出力される電圧Ｖ１１とがほぼ等しくなるように動作する。
【0019】
第１電流源回路４は、一端が正電源端子Ｔ２１に接続され、他端が第１電圧ミラー回路３の第３端子Ｔ３３に接続される。上記正電源端子Ｔ２１には、正電源電圧ＶＤＤ１が供給されている。第１電圧ミラー回路３は、第３端子Ｔ３３に入力された電流Ｉ４とほぼ等しい電流を第２端子Ｔ３２から出力するように動作する。
【0020】
第２電流源回路５は、第１電圧ミラー回路３の第２端子Ｔ３２と負電源端子Ｔ２２との間に接続されている。第２電流源回路５は、電流Ｉ５を供給する。電圧制御電流源回路６は、入力Ｔ６１が第１電流源回路４と第３端子Ｔ３３との間に接続されている。電圧制御電流源回路６は、入力Ｔ６１に入力された電圧値に応じた電流Ｉ６を出力Ｔ６２から出力する。
【0021】
第２電圧ミラー回路７には、第４端子Ｔ７１に第１電圧ミラー回路３の第２端子Ｔ３２が接続され、電圧Ｖ１１が入力される。第２電圧ミラー回路７は、第４端子Ｔ７１に入力された電圧Ｖ１１と第５端子Ｔ７２から出力される電圧とがほぼ等しくなるように動作する。第５端子Ｔ７２は、出力端子Ｔ１に接続され、電圧Ｖ１１とほぼ等しい入力バイアス電圧Ｖｂ１が出力される。
【0022】
第２電圧ミラー回路７は、第６端子Ｔ７３に電圧制御電流源回路６から出力される電流Ｉ６が供給される。第２電圧ミラー回路７は、第６端子Ｔ７３に入力される電流Ｉ６と第４端子Ｔ７１から出力される電流とがほぼ等しくなるように動作する。
【0023】
以上の構成を用いることで、第１電圧ミラー回路３の第１端子Ｔ３１に入力された電圧Ｖ１１と第２電圧ミラー回路７の第５端子Ｔ７２から出力される入力バイアス電圧Ｖｂ１とが等しくなるように設計制御できる。また、電圧制御電流源回路６の出力Ｔ６２から入力Ｔ６１にかけて負帰還経路が形成される。このため、電圧制御電流源回路６から出力される電流Ｉ６が、第２電流源回路５に流れる電流Ｉ５から第１電流源回路４に流れる電流Ｉ４を差し引いた値となるように、入力Ｔ６１に入力される電圧が調整される。これにより、第２電圧ミラー回路７の第６端子Ｔ７３から第４端子Ｔ７１に所望の電流が流れるように設計制御できる。
【0024】
次に、上記概略で説明したＮｃｈバイアス回路１の詳細について図２を参照して説明する。図２に示すように、電圧発生回路２は、ダイオード接続されたトランジスタＭ２１（＝第９トランジスタ）を有している。トランジスタＭ２１は、Ｎｃｈ、低耐圧の電界効果トランジスタから構成され、ゲート・ソース間電圧を電圧Ｖ１１として発生する。第１電圧ミラー回路３は、定電流源３１（＝第４電流源回路）と、カレントミラー接続されたトランジスタＭ３１（＝第４トランジスタ），トランジスタＭ３２（＝第５トランジスタ）とを有し、サイズ比（Ｗ／Ｌ）は１：１に設定されている。定電流源３１は、一端が正電源端子Ｔ２１に接続され、第１電流源回路４と等しい電流Ｉ４を供給する電流源である。なお、トランジスタＭ３１，Ｍ３２のサイズ比が１：ｍに設定される場合には、定電流源３１と第１電流源回路４が供給する電流の比も１：ｍに設定すればよい。トランジスタＭ３１，Ｍ３２は、Ｎｃｈ、低耐圧の電界効果トランジスタから構成されている。
【0025】
トランジスタＭ３１は、ドレイン、ゲートが定電流源３１の他端に接続され、ソースが電圧発生回路２に接続される。このトランジスタＭ３１のソースが、第１電圧ミラー回路３の第１端子Ｔ３１となる。トランジスタＭ３２は、ゲートがトランジスタＭ３１のゲート・ドレインに接続され、ドレインが第１電流源回路４に接続され、ソースが第２電流源回路５に接続される。このトランジスタＭ３２のソースが、第１電圧ミラー回路３の第２端子Ｔ３２となり、ドレインが第１電圧ミラー回路３の第３端子Ｔ３３となる。
【0026】
電圧制御電流源回路６は、トランジスタＭ６１（＝第１トランジスタ）を有している。トランジスタＭ６１は、Ｐｃｈ、低耐圧の電界効果トランジスタから構成されている。トランジスタＭ６１は、ソースが正電源端子Ｔ２１に接続され、ドレインが第２電圧ミラー回路７に接続され、ゲートが第１電流源回路４とトランジスタＭ３２のドレインとの接続点に接続されている。このトランジスタＭ６１のゲートが入力Ｔ６１となり、ドレインが出力Ｔ６２となる。
【0027】
第２電圧ミラー回路７は、定電流源７１（＝第３電流源回路）と、カレントミラー接続されたトランジスタＭ７１（＝第２トランジスタ），トランジスタＭ７２（＝第３トランジスタ）とを有し、サイズ比（Ｗ／Ｌ）は１：１に設定されている。定電流源７１は、一端が負電源端子Ｔ２２に接続され、トランジスタＭ６１に流れる電流Ｉ６と等しい電流Ｉ６を供給する電流源である。なお、トランジスタＭ７１，Ｍ７２のサイズ比が１：ｍに設定される場合には、トランジスタＭ６１に流れる電流と定電流源７１が供給する電流の比も１：ｍに設定すればよい。トランジスタＭ７１，Ｍ７２は、Ｎｃｈ、高耐圧の電界効果トランジスタから構成されている。
【0028】
トランジスタＭ７１は、ドレイン・ゲートがトランジスタＭ６１のドレインに接続され、ソースがトランジスタＭ３２のソースと第２電流源回路５との接続点に接続されている。このトランジスタＭ７１のソースが、第２電圧ミラー回路７の第４端子Ｔ７１となり、ドレインが、第２電圧ミラー回路７の第６端子Ｔ７３となる。トランジスタＭ７２は、ゲートがトランジスタＭ７１のドレイン・ゲートに接続され、ソースが定電流源７１の他端に接続されている。また、トランジスタＭ７２のソースには、出力端子Ｔ１が接続されている。このトランジスタＭ７２のソースが、第２電圧ミラー回路７の第５端子Ｔ７２となる。
【0029】
以上の構成によれば、トランジスタＭ３１，Ｍ３２には、互いに等しい電流Ｉ４が流れる。このため、トランジスタＭ３１，Ｍ３２のゲート・ソース間電圧が等しくなり、トランジスタＭ３２のソース電圧（第２端子Ｔ３２の電圧）は、トランジスタＭ３１のソース電圧Ｖ１１とほぼ等しくなる。
【0030】
また、負帰還経路を構成するトランジスタＭ６１には、電流Ｉ５から電流Ｉ４を差し引いた電流Ｉ６が流れ、この電流Ｉ６がトランジスタＭ７１に供給される。トランジスタＭ７１，Ｍ７２には、互いに等しい電流Ｉ６が流れる。このため、トランジスタＭ７１，Ｍ７２のゲート・ソース間電圧が等しくなり、トランジスタＭ７２のソース電圧（入力バイアス電圧Ｖｂ１）が、トランジスタＭ７１のソース電圧Ｖ１１とほぼ等しくなる。
【0031】
上述した構成によれば、トランジスタＭ６１が三極管領域で動作する小さいドレイン・ソース間電圧となっても、負帰還経路を構成するトランジスタＭ６１のドレイン電流は一定に保たれる。このため、電源電圧（ＶＤＤ１－ＶＳＳ１）が大きく低下しても、高耐圧のトランジスタＭ７１に流れるドレイン電流及びゲート・ソース間電圧を一定に保つことができ、結果として、高耐圧トランジスタＭ７２のソース電圧（＝入力バイアス電圧Ｖｂ１を一定に保つことができる。上述した図１４に示す従来のＮｃｈバイアス回路１００の場合、高耐圧のトランジスタＭ１０４が一定のドレイン電流を出力できるドレイン・ソース間電圧は数百ｍＶ程度である。これに対して、本実施形態のＮｃｈバイアス回路１によれば、トランジスタＭ６１のドレイン・ソース間電圧は数十ｍＶまで下がっても一定のドレイン電流を保つことができる。このため、本実施形態のＮｃｈバイアス回路１は、低電圧動作が可能となり、電源電圧範囲を広げることができる。すなわち、電源電圧が広い範囲で変動しても精度よく入力バイアス電圧Ｖｂ１を出力できる。
【0032】
（第２実施形態）
次に、第２実施形態におけるＮｃｈバイアス回路１Ｂについて図３を参照して説明する。図３において、上述した第１実施形態で説明した図２に示すＮｃｈバイアス回路１と同等の部分には同一符号を付してその詳細な説明を省略する。第１実施形態と第２実施形態とで異なる点は、第１電圧ミラー回路３Ｂの構成である。第１電圧ミラー回路３Ｂは、第１実施形態と同じ定電流源３１、トランジスタＭ３１，Ｍ３２に加えて、トランジスタＭ３３，Ｍ３４を有する。トランジスタＭ３３，Ｍ３４は、Ｎｃｈ、低耐圧の電界効果トランジスタから構成されている。
次に、第２実施形態におけるＮｃｈバイアス回路１Ｂについて図３を参照して説明する。図３において、上述した第１実施形態で説明した図２に示すＮｃｈバイアス回路１と同等の部分には同一符号を付してその詳細な説明を省略する。第１実施形態と第２実施形態とで異なる点は、第１電圧ミラー回路３Ｂの構成である。第１電圧ミラー回路３Ｂは、第１実施形態と同じ定電流源３１、トランジスタＭ３１，Ｍ３２に加えて、トランジスタＭ３３，Ｍ３４を有する。トランジスタＭ３３，Ｍ３４は、Ｎｃｈ、低耐圧の電界効果トランジスタから構成されている。
【0033】
トランジスタＭ３３（＝第６トランジスタ）は、トランジスタＭ３１にカスコード接続されている。トランジスタＭ３３は、ソースがトランジスタＭ３１のドレインに接続され、ドレインが定電流源３１及びトランジスタＭ３１のゲートに接続されている。トランジスタＭ３４（＝第７トランジスタ）は、トランジスタＭ３２にカスコード接続されている。トランジスタＭ３４は、ソースがトランジスタＭ３２のドレインに接続され、ドレインが第１電流源回路４及びトランジスタＭ６１のゲートに接続されている。トランジスタＭ３３，Ｍ３４のゲートにはバイアス電圧Ｖｂ３が供給されている。
【0034】
以上の構成によれば、トランジスタＭ３１，Ｍ３２のドレイン・ソース間電圧の変動を低減することができ、入力バイアス電圧Ｖｂ１が電圧Ｖ１１と等しくなるよう制御する精度が向上する。
【0035】
（第３実施形態）
次に、第３実施形態におけるＮｃｈバイアス回路１Ｃについて図４を参照して説明する。図４において、上述した第１実施形態で説明した図２に示すＮｃｈバイアス回路１と同等の部分には同一符号を付してその詳細な説明を省略する。第１実施形態と第３実施形態とで異なる点は、第１電圧ミラー回路３Ｃの構成である。第１電圧ミラー回路３Ｃは、差動増幅器３２と、トランジスタＭ３２（＝第８トランジスタ）とを有している。差動増幅器３２は、反転入力がトランジスタＭ３２のソースに接続され、非反転入力が電圧発生回路２に接続されている。本実施形態では、差動増幅器３２の非反転入力が第１電圧ミラー回路３Ｃの第１端子Ｔ３１に相当する。
次に、第３実施形態におけるＮｃｈバイアス回路１Ｃについて図４を参照して説明する。図４において、上述した第１実施形態で説明した図２に示すＮｃｈバイアス回路１と同等の部分には同一符号を付してその詳細な説明を省略する。第１実施形態と第３実施形態とで異なる点は、第１電圧ミラー回路３Ｃの構成である。第１電圧ミラー回路３Ｃは、差動増幅器３２と、トランジスタＭ３２（＝第８トランジスタ）とを有している。差動増幅器３２は、反転入力がトランジスタＭ３２のソースに接続され、非反転入力が電圧発生回路２に接続されている。本実施形態では、差動増幅器３２の非反転入力が第１電圧ミラー回路３Ｃの第１端子Ｔ３１に相当する。
【0036】
第３実施形態によれば、差動増幅器３２によってトランジスタＭ３２のソース電圧を制御する。詳しく説明すると、差動増幅器３２の仮想短絡現象によって、トランジスタＭ３２のソース電圧は、電圧発生回路２が出力する電圧Ｖ１１と等しくなるように制御される。
【0037】
以上の構成によれば、トランジスタＭ３２のドレイン・ソース間電圧が変動しても、ゲート・ソース間電圧の変動を低減することができ、入力バイアス電圧Ｖｂ１が電圧Ｖ１１と等しくなるよう制御する精度が向上する。
【0038】
（第４実施形態）
次に、第４実施形態におけるＮｃｈバイアス回路１Ｄについて図５を参照して説明する。図５において、上述した第１実施形態で説明した図２に示すＮｃｈバイアス回路１と同等の部分には同一符号を付してその詳細な説明を省略する。第１実施形態と第３実施形態とで異なる点は、Ｎｃｈバイアス回路１Ｄが、位相補償容量Ｃ１を有している点である。位相補償容量Ｃ１は、一端が正電源端子Ｔ２１に接続され、他端がトランジスタＭ６１のゲートに接続されている。
次に、第４実施形態におけるＮｃｈバイアス回路１Ｄについて図５を参照して説明する。図５において、上述した第１実施形態で説明した図２に示すＮｃｈバイアス回路１と同等の部分には同一符号を付してその詳細な説明を省略する。第１実施形態と第３実施形態とで異なる点は、Ｎｃｈバイアス回路１Ｄが、位相補償容量Ｃ１を有している点である。位相補償容量Ｃ１は、一端が正電源端子Ｔ２１に接続され、他端がトランジスタＭ６１のゲートに接続されている。
【0039】
上述した第１～第３実施形態では、トランジスタＭ６１が負帰還経路を構成しているため、発振する場合がある。そのため第４実施形態では、位相補償回路として、トランジスタＭ６１のゲートに位相補償容量Ｃ１を接続している。これにより、Ｎｃｈバイアス回路１Ｄの発振を抑制することができる。なお、図５に示す例では、位相補償容量Ｃ１の一端は正電源端子Ｔ２１に接続されていたが、位相補償容量Ｃ１の一端は低インピーダンスな端子に接続されていればよく、負電源端子Ｔ２２に接続してもよい。
【0040】
（第５実施形態）
図６は、本発明のＰｃｈバイアス回路１Ｅの一実施形態を示す回路図である。図１に示すＰｃｈバイアス回路１Ｅは、正電源電圧ＶＤＤ１，負電源電圧ＶＳＳ１からＰｃｈのトランジスタの入力バイアス電圧Ｖｂ２を生成する回路である。
図６は、本発明のＰｃｈバイアス回路１Ｅの一実施形態を示す回路図である。図１に示すＰｃｈバイアス回路１Ｅは、正電源電圧ＶＤＤ１，負電源電圧ＶＳＳ１からＰｃｈのトランジスタの入力バイアス電圧Ｖｂ２を生成する回路である。
【0041】
なお、第５実施形態のＰｃｈバイアス回路１Ｅは、第１実施形態のＮｃｈバイアス回路１の説明において、「Ｎｃｈ」を「Ｐｃｈ」に読み替え、符号２～７、Ｔ１、Ｔ３１～Ｔ３３、Ｔ６１，Ｔ６２、Ｔ７１～Ｔ７３を符号２Ｅ～７Ｅ、Ｔ１Ｅ、Ｔ３１Ｅ～Ｔ３３Ｅ、Ｔ６１Ｅ，Ｔ６２Ｅ、Ｔ７１Ｅ～Ｔ７３Ｅに読み替え、負電源端子Ｔ２２、負電源電圧ＶＳＳ１を正電源端子Ｔ２１、正電源電圧ＶＤＤ１に読み替え、正電源端子Ｔ２１、正電源電圧ＶＤＤ１を負電源端子Ｔ２２、負電源電圧ＶＳＳ１に読み替え、電圧Ｖ１１、Ｖｂ１を電圧Ｖ２１、Ｖｂ２に読み替えて説明できるため、ここでは詳細な説明を省略する。
【0042】
次に、上記概略で説明したＰｃｈバイアス回路１Ｅの詳細について図７を参照して説明する。図７に示すＰｃｈバイアス回路１Ｅは、図２に示すＮｃｈバイアス回路１の説明において、上述した読み替えに加えて、符号３１、７１、Ｍ２１、Ｍ３１，Ｍ３２、Ｍ６１、Ｍ７１，Ｍ７２を符号３１Ｅ、７１Ｅ、Ｍ２１Ｅ、Ｍ３１Ｅ，Ｍ３２Ｅ、Ｍ６１Ｅ、Ｍ７１Ｅ，Ｍ７２Ｅに読み替えて説明できるため、ここでは詳細な説明を省略する。
【0043】
以上の構成によれば、トランジスタＭ３１Ｅ，Ｍ３２Ｅには、互いに等しい電流Ｉ４が流れる。このため、トランジスタＭ３１Ｅ，Ｍ３２Ｅのゲート・ソース間電圧が等しくなり、トランジスタＭ３２Ｅのソース電圧（第２端子Ｔ３２Ｅの電圧）は、トランジスタＭ３１Ｅのソース電圧Ｖ２１とほぼ等しくなる。
【0044】
また、負帰還経路を構成するトランジスタＭ６１Ｅには、電流Ｉ５から電流Ｉ４を差し引いた電流Ｉ６が流れ、この電流Ｉ６がトランジスタＭ７１Ｅに供給される。トランジスタＭ７１Ｅ，Ｍ７２Ｅには、互いに等しい電流Ｉ６が流れる。このため、トランジスタＭ７１Ｅ，Ｍ７２Ｅのゲート・ソース間電圧が等しくなり、トランジスタＭ７２Ｅのソース電圧（入力バイアス電圧Ｖｂ２）が、トランジスタＭ７１Ｅのソース電圧Ｖ２１とほぼ等しくなる。
【0045】
上述した構成によれば、トランジスタＭ６１Ｅが三極管領域で動作する小さいドレイン・ソース間電圧となっても、負帰還経路を構成するトランジスタＭ６１Ｅのドレイン電流は一定に保たれる。このため、電源電圧（ＶＤＤ１－ＶＳＳ１）が大きく低下しても、高耐圧のトランジスタＭ７１Ｅに流れるドレイン電流及びゲート・ソース間電圧を一定に保つことができ、結果として、高耐圧トランジスタＭ７２Ｅのソース電圧（＝入力バイアス電圧Ｖｂ２を一定に保つことができる。上述した図１４に示す従来のＮｃｈバイアス回路１００に対応するＰｃｈバイアス回路の場合、高耐圧のトランジスタＭ１０４が一定のドレイン電流を出力できるドレイン・ソース間電圧は数百ｍＶ程度である。これに対して、本実施形態のＰｃｈバイアス回路１Ｅによれば、トランジスタＭ６１Ｅのドレイン・ソース間電圧は数十ｍＶまで下がっても一定のドレイン電流を保つことができる。このため、本実施形態のＰｃｈバイアス回路１Ｅは、低電圧動作が可能となり、電源電圧範囲を広げることができる。すなわち、電源電圧が広い範囲で変動しても精度よく入力バイアス電圧Ｖｂ２を出力できる。
【0046】
（第６実施形態）
次に、第６実施形態におけるＰｃｈバイアス回路１Ｆ（＝バイアス回路）について図８を参照して説明する。図８において、上述した第５実施形態で説明した図７に示すＰｃｈバイアス回路１Ｅと同等の部分には同一符号を付してその詳細な説明を省略する。第５実施形態と第６実施形態とで異なる点は、第１電圧ミラー回路３Ｆの構成である。第１電圧ミラー回路３Ｆは、第１実施形態と同じ定電流源３１Ｅ、トランジスタＭ３１Ｅ，Ｍ３２Ｅに加えて、トランジスタＭ３３Ｆ，Ｍ３４Ｆを有する。トランジスタＭ３３Ｆ，Ｍ３４Ｆは、Ｐｃｈ、低耐圧の電界効果トランジスタから構成されている。
次に、第６実施形態におけるＰｃｈバイアス回路１Ｆ（＝バイアス回路）について図８を参照して説明する。図８において、上述した第５実施形態で説明した図７に示すＰｃｈバイアス回路１Ｅと同等の部分には同一符号を付してその詳細な説明を省略する。第５実施形態と第６実施形態とで異なる点は、第１電圧ミラー回路３Ｆの構成である。第１電圧ミラー回路３Ｆは、第１実施形態と同じ定電流源３１Ｅ、トランジスタＭ３１Ｅ，Ｍ３２Ｅに加えて、トランジスタＭ３３Ｆ，Ｍ３４Ｆを有する。トランジスタＭ３３Ｆ，Ｍ３４Ｆは、Ｐｃｈ、低耐圧の電界効果トランジスタから構成されている。
【0047】
トランジスタＭ３３Ｆは、トランジスタＭ３１Ｅにカスコード接続されている。トランジスタＭ３３Ｆは、ソースがトランジスタＭ３１Ｅのドレインに接続され、ドレインが定電流源３１Ｅ及びトランジスタＭ３１Ｅのゲートに接続されている。トランジスタＭ３４Ｆは、トランジスタＭ３２Ｅにカスコード接続されている。トランジスタＭ３４Ｆは、ソースがトランジスタＭ３２Ｅのドレインに接続され、ドレインが第１電流源回路４Ｅに接続されている。トランジスタＭ３３Ｆ，Ｍ３４Ｆのゲートにはバイアス電圧Ｖｂ４が供給されている。
【0048】
以上の構成によれば、トランジスタＭ３１Ｅ，Ｍ３２Ｅのドレイン・ソース間電圧の変動を低減することができ、入力バイアス電圧Ｖｂ２が電圧Ｖ２１と等しくなるよう制御する精度が向上する。
【0049】
（第７実施形態）
次に、第７実施形態におけるＰｃｈバイアス回路１Ｇについて図９を参照して説明する。図９において、上述した第５実施形態で説明した図７に示すＰｃｈバイアス回路１Ｆと同等の部分には同一符号を付してその詳細な説明を省略する。第５実施形態と第７実施形態とで異なる点は、第１電圧ミラー回路３Ｇの構成である。第１電圧ミラー回路３Ｇは、差動増幅器３２Ｇと、トランジスタＭ３２Ｅとを有している。差動増幅器３２Ｇは、反転入力がトランジスタＭ３２Ｅのソースに接続され、非反転入力が電圧発生回路２Ｅに接続されている。本実施形態では、差動増幅器３２Ｇの非反転入力が第１電圧ミラー回路３Ｇの第１端子Ｔ３１Ｅとなる。
次に、第７実施形態におけるＰｃｈバイアス回路１Ｇについて図９を参照して説明する。図９において、上述した第５実施形態で説明した図７に示すＰｃｈバイアス回路１Ｆと同等の部分には同一符号を付してその詳細な説明を省略する。第５実施形態と第７実施形態とで異なる点は、第１電圧ミラー回路３Ｇの構成である。第１電圧ミラー回路３Ｇは、差動増幅器３２Ｇと、トランジスタＭ３２Ｅとを有している。差動増幅器３２Ｇは、反転入力がトランジスタＭ３２Ｅのソースに接続され、非反転入力が電圧発生回路２Ｅに接続されている。本実施形態では、差動増幅器３２Ｇの非反転入力が第１電圧ミラー回路３Ｇの第１端子Ｔ３１Ｅとなる。
【0050】
第７実施形態によれば、差動増幅器３２ＧによってトランジスタＭ３２Ｅのソース電圧を制御する。詳しく説明すると、差動増幅器３２Ｇの仮想短絡現象によって、トランジスタＭ３２Ｅのソース電圧は、電圧発生回路２Ｅが出力する電圧Ｖ２１と等しくなるように制御される。
【0051】
以上の構成によれば、トランジスタＭ３２Ｅのドレイン・ソース間電圧が変動しても、ゲート・ソース間電圧の変動を低減することができ、入力バイアス電圧Ｖｂ２が電圧Ｖ２１と等しくなるよう制御する精度が向上する。
【0052】
（第８実施形態）
次に、第８実施形態におけるＰｃｈバイアス回路１Ｈについて図１０を参照して説明する。図１０において、上述した第５実施形態で説明した図７に示すＰｃｈバイアス回路１Ｅと同等の部分には同一符号を付してその詳細な説明を省略する。第５実施形態と第８実施形態とで異なる点は、電圧制御電流源回路６Ｈの構成である。電圧制御電流源回路６Ｈは、トランジスタＭ６１Ｅに加えて位相補償容量Ｃ１Ｈを有している。位相補償容量Ｃ１Ｈは、一端が負電源端子Ｔ２２に接続され、他端がトランジスタＭ６１Ｅのゲートに接続されている。
次に、第８実施形態におけるＰｃｈバイアス回路１Ｈについて図１０を参照して説明する。図１０において、上述した第５実施形態で説明した図７に示すＰｃｈバイアス回路１Ｅと同等の部分には同一符号を付してその詳細な説明を省略する。第５実施形態と第８実施形態とで異なる点は、電圧制御電流源回路６Ｈの構成である。電圧制御電流源回路６Ｈは、トランジスタＭ６１Ｅに加えて位相補償容量Ｃ１Ｈを有している。位相補償容量Ｃ１Ｈは、一端が負電源端子Ｔ２２に接続され、他端がトランジスタＭ６１Ｅのゲートに接続されている。
【0053】
上述した第５～第７実施形態では、トランジスタＭ６１Ｅが負帰還経路を構成しているため、発振する場合がある。そのため第８実施形態では、位相補償回路として、トランジスタＭ６１Ｅのゲートに位相補償容量Ｃ１Ｈを接続している。これにより、Ｐｃｈバイアス回路１Ｈの発振を抑制することができる。なお、図１０に示す例では、位相補償容量Ｃ１Ｈの一端は負電源端子Ｔ２２に接続されていたが、位相補償容量Ｃ１Ｈの一端は低インピーダンスな端子に接続されていればよく、正電源端子Ｔ２１に接続してもよい。
【0054】
（第９実施形態）
次に、上述した第１実施形態に示すＮｃｈバイアス回路１と、第５実施形態に示すＰｃｈバイアス回路１Ｅとを組み込んだＡＢ級増幅回路８について図１１を参照して説明する。なお、図を簡単にするために図１１においては、Ｎｃｈバイアス回路１を構成するトランジスタＭ７２、定電流源７１についてはＮｃｈバイアス回路１を表すブロック外に記載し、Ｐｃｈバイアス回路１Ｅを構成するトランジスタＭ７２Ｅ、定電流源７１ＥについてはＰｃｈバイアス回路１Ｅを表すブロック外に記載している。
次に、上述した第１実施形態に示すＮｃｈバイアス回路１と、第５実施形態に示すＰｃｈバイアス回路１Ｅとを組み込んだＡＢ級増幅回路８について図１１を参照して説明する。なお、図を簡単にするために図１１においては、Ｎｃｈバイアス回路１を構成するトランジスタＭ７２、定電流源７１についてはＮｃｈバイアス回路１を表すブロック外に記載し、Ｐｃｈバイアス回路１Ｅを構成するトランジスタＭ７２Ｅ、定電流源７１ＥについてはＰｃｈバイアス回路１Ｅを表すブロック外に記載している。
【0055】
同図に示すように、ＡＢ級増幅回路８は、入力端子Ｔ４１に入力された入力電位ＩＮＭと、入力端子Ｔ４２に入力された入力電位ＩＮＰの差分である入力電圧を増幅して、出力端子Ｔ４から出力信号ＶＯＵＴとして出力する回路である。
【0056】
ＡＢ級増幅回路８は、差動入力部９と、ＡＢ級出力回路１０と、フローティング型の制御回路１１とを有している。
【0057】
差動入力部９は、入力電流に応じた差動電流を出力する。差動入力部９は、ソースが共通接続された差動トランジスタＭ１，Ｍ２と、定電流源９１とを有している。差動トランジスタＭ１，Ｍ２は、Ｐｃｈ、高耐圧の電界効果トランジスタから構成されている。差動トランジスタＭ１のゲートは、入力端子Ｔ４１に接続され、差動トランジスタＭ２のゲートは、入力端子Ｔ４２に接続されている。差動トランジスタＭ１，Ｍ２のソースは共通接続され、定電流源９１に接続されている。
【0058】
定電流源９１は、正電源端子Ｔ２１と共通接続された差動トランジスタＭ１，Ｍ２のソースとの間に接続される。差動入力部９は、定電流源９１が供給する定電流を差動トランジスタＭ１，Ｍ２に分流する。差動トランジスタＭ１，Ｍ２に流れる電流の電流比（分流比）は、入力電位ＩＮＭ，ＩＮＰに応じた値となる。この差動トランジスタＭ１，Ｍ２に流れる電流差が差動電流として出力される。
【0059】
ＡＢ級出力回路１０は、カスコード接続されたトランジスタＭｐ１（＝第１１トランジスタ），トランジスタＭｐ２と、コンデンサＣｍ１と、カスコード接続されたトランジスタＭｎ１（＝第１０トランジスタ），トランジスタＭｎ２と、コンデンサＣｍ２とを有している。トランジスタＭｐ１，Ｍｐ２は、Ｐｃｈの電界効果トランジスタから構成されている。トランジスタＭｐ１は、低耐圧のトランジスタから構成され、トランジスタＭｐ２は、高耐圧のトランジスタから構成されている。トランジスタＭｐ１にカスコード接続されたトランジスタＭｐ２により、トランジスタＭｐ１を高耐圧から保護する。トランジスタＭｐ１は、ソースが正電源端子Ｔ２１に接続され、ドレインがトランジスタＭｐ２のソースに接続され、ゲートがＰｃｈバイアス回路１Ｅの出力端子Ｔ１Ｅに接続されている。トランジスタＭｐ２は、ドレインが出力端子Ｔ４に接続され、ゲートには一定のバイアス電圧Ｖｂ５が供給されている。コンデンサＣｍ１は、トランジスタＭｐ１のゲートとトランジスタＭｐ２のドレインとの間に接続されている。
【0060】
トランジスタＭｎ１，Ｍｎ２は、Ｎｃｈの電界効果トランジスタから構成されている。トランジスタＭｎ１は、低耐圧のトランジスタから構成され、トランジスタＭｎ２は、高耐圧のトランジスタから構成されている。トランジスタＭｎ１にカスコード接続されたトランジスタＭｎ２により、トランジスタＭｎ１を高耐圧から保護する。トランジスタＭｎ１は、ソースが負電源端子Ｔ２２に接続され、ドレインがトランジスタＭｎ２のソースに接続され、ゲートがＮｃｈバイアス回路１の出力端子Ｔ１に接続されている。トランジスタＭｎ２は、ドレインが出力端子Ｔ４に接続され、ゲートには一定のバイアス電圧Ｖｂ６が供給されている。コンデンサＣｍ２は、トランジスタＭｎ１のゲートとトランジスタＭｎ２のドレインとの間に接続されている。
【0061】
制御回路１１は、差動トランジスタＭ１，Ｍ２に流れる電流差（差動電流）に応じてＡＢ級出力回路１０の出力電圧及び出力端子Ｔ４に流れる出力電流を制御するための回路である。出力信号ＶＯＵＴは出力電圧及び出力電流に応じた値となる。制御回路１１は、Ｎｃｈバイアス回路１と、Ｐｃｈバイアス回路１Ｅとを有している。
【0062】
Ｎｃｈバイアス回路１と、Ｐｃｈバイアス回路１Ｅとは、第１実施形態と同様であるため、ここでは詳細な説明を省略する。なお、Ｎｃｈバイアス回路１を構成するトランジスタＭ７２と、Ｐｃｈバイアス回路１Ｅを構成するトランジスタＭ７２Ｅとは、並列接続されている。詳しくは、トランジスタＭ７２のソースがトランジスタＭ７２Ｅのドレインに接続され、トランジスタＭ７２のドレインがトランジスタＭ７２Ｅのソースに接続されている。よって、定電流源７１Ｅは電流Ｉ６を供給し、トランジスタＭ７２，Ｍ７２Ｅのゲート・ソース間電圧に応じて電流Ｉ６を分流する。
【0063】
また、本実施形態では、定電流源７１は、トランジスタＭ３～Ｍ７と、定電流源７１１とから構成されている。トランジスタＭ３～Ｍ７は、Ｎｃｈ、低耐圧の電界効果トランジスタから構成されている。トランジスタＭ３は、ドレインがトランジスタＭ５のソースに接続され、ソースが負電源端子Ｔ２２に接続され、ゲートがトランジスタＭ５のドレインに接続されている。トランジスタＭ４は、ドレインがトランジスタＭ６のソースに接続され、ソースが負電源端子Ｔ２２に接続され、ゲートがトランジスタＭ３のゲートに接続されている。
【0064】
トランジスタＭ５は、ドレインがトランジスタＭ７のドレインに接続され、ゲートがトランジスタＭ６のゲートに接続される。トランジスタＭ６は、ドレインがトランジスタＭ７２Ｅのドレイン及びトランジスタＭ７２のソースに接続される。トランジスタＭ５，Ｍ６のゲートにはバイアス電圧Ｖｂ７が供給される。トランジスタＭ７は、ゲートがトランジスタＭ７１Ｅ，Ｍ７２Ｅのゲートに接続され、ソースが定電流源７１１に接続される。定電流源７１１は、正電源端子Ｔ２１とトランジスタＭ７のソースとの間に接続され、電流Ｉ６を供給する。
【0065】
トランジスタＭ３のドレインとトランジスタＭ５のソースとの接続点には、差動トランジスタＭ１のドレインが接続されている。トランジスタＭ４のドレインとトランジスタＭ６のソースとの接続点には、差動トランジスタＭ２のドレインが接続されている。
【0066】
トランジスタＭ３～Ｍ６は、カスコードカレントミラー回路を構成し、トランジスタＭ３に流れる電流に応じて、トランジスタＭ４に流れる電流及びゲート電圧を制御するように動作する。差動トランジスタＭ２に流れる電流が差動トランジスタＭ１に流れる電流よりも少ない場合、差動トランジスタＭ２からトランジスタＭ４に流れる電流が少ない分、トランジスタＭ４のドレイン・ソース間の抵抗成分による電圧降下が小さくなり、トランジスタＭ６のゲート・ソース間電圧が大きくなり、トランジスタＭ６のドレイン電圧が低下する。結果として、トランジスタＭｎ１のゲート・ソース間電圧は小さくなり、トランジスタＭｎ１に流れる電流は減少する。また、トランジスタＭ６のドレイン電圧が低下することよって、トランジスタＭ７２のゲート・ソース間電圧が大きくなり、定電流源７１Ｅから流れる電流は、トランジスタＭ７２に流れる割合が多くなり、トランジスタＭ７２Ｅに流れる割合が少なくなる。すると、トランジスタＭ７２Ｅはゲート・ソース間電圧が小さくなるようにソース電圧が低下し、トランジスタＭ７２Ｅのソースに接続されたトランジスタＭｐ１のゲート・ソース間電圧が大きくなり、トランジスタＭｐ１に流れる電流は増加する。
【0067】
一方、差動トランジスタＭ１に流れる電流がトランジスタＭ２に流れる電流よりも少ない場合、差動トランジスタＭ２からトランジスタＭ４に流れる電流が多い分、トランジスタＭ４のドレイン・ソース間の抵抗成分による電圧降下が大きくなり、トランジスタＭ６のゲート・ソース間電圧が小さくなり、トランジスタＭ６のドレイン電圧が上昇する。結果として、トランジスタＭｎ１のゲート・ソース間電圧は大きくなり、トランジスタＭｎ１に流れる電流は増加する。また、トランジスタＭ６のドレイン電圧が上昇することよって、トランジスタＭ７２のゲート・ソース間電圧が小さくなり、定電流源７１Ｅから流れる電流は、トランジスタＭ７２に流れる割合が少なくなり、トランジスタＭ７２Ｅに流れる割合が多くなる。すると、トランジスタＭ７２Ｅはゲート・ソース間電圧が大きくなるようにソース電圧が上昇し、トランジスタＭ７２Ｅのソースに接続されたトランジスタＭｐ１のゲート・ソース間電圧が小さくなり、トランジスタＭｐ１に流れる電流は減少する。
【0068】
また、差動トランジスタＭ１，Ｍ２に流れる電流が等しい場合（静止状態の場合）、コンデンサＣｍ１からトランジスタＭ７２のドレイン及びトランジスタＭ７２Ｅのソースに流れる電流と、トランジスタＭ７２のソース及びトランジスタＭ７２ＥのドレインからコンデンサＣｍ２に流れる電流とが等しくなるため、出力電流は０となる。このとき、トランジスタＭｐ１にはＰｃｈバイアス回路１Ｅにより入力バイアス電圧Ｖｂ２が供給され、トランジスタＭｎ１にはＮｃｈバイアス回路１により入力バイアス電圧Ｖｂ１が供給されるため、トランジスタＭｐ１，Ｍｎ１は双方ともオンする。
【0069】
（第１０実施形態）
次に、第１０実施形態におけるＡＢ級増幅回路について図１２を参照して説明する。図１２において、上述した第１実施形態で説明した図２に示すＮｃｈバイアス回路１、第９実施形態で説明した図１１に示すＡＢ級増幅回路８と同一部分には同一符号を付してその詳細な説明を省略する。
次に、第１０実施形態におけるＡＢ級増幅回路について図１２を参照して説明する。図１２において、上述した第１実施形態で説明した図２に示すＮｃｈバイアス回路１、第９実施形態で説明した図１１に示すＡＢ級増幅回路８と同一部分には同一符号を付してその詳細な説明を省略する。
【0070】
第９実施形態ではＡＢ級出力回路１０及びＮｃｈバイアス回路１の双方を同じ正電源端子Ｔ２１に接続していた。これに対して、第１０実施形態では、ＡＢ級出力回路１０は正電源端子Ｔ２３（＝第２正電源端子）に接続され、Ｎｃｈバイアス回路１は正電源端子Ｔ２１（＝第１正電源端子）に接続されている。正電源端子Ｔ２３には、正電源電圧ＶＤＤ２（＝第２正電源電圧）が供給され、正電源電圧ＶＤＤ２は正電源電圧ＶＤＤ１（＝第１正電源電圧）より高い電圧である。正電源電圧ＶＤＤ１は、正電源電圧ＶＤＤ２から生成するようにしてもよい。以上の構成のように、ＡＢ級出力回路１０に供給する正電源電圧ＶＤＤ２と、Ｎｃｈバイアス回路１に供給する正電源電圧ＶＤＤ１とを別電源とすることにより、Ｎｃｈバイアス回路１は、正電源電圧ＶＤＤ２の変動の影響を受け難くなる。
【0071】
（第１１実施形態）
次に、第１１実施形態におけるＡＢ級増幅回路について図１３を参照して説明する。図１３において、上述した第５実施形態で説明した図６に示すＰｃｈバイアス回路１Ｅ、第９実施形態で説明した図１１に示すＡＢ級増幅回路８と同一部分には同一符号を付してその詳細な説明を省略する。
次に、第１１実施形態におけるＡＢ級増幅回路について図１３を参照して説明する。図１３において、上述した第５実施形態で説明した図６に示すＰｃｈバイアス回路１Ｅ、第９実施形態で説明した図１１に示すＡＢ級増幅回路８と同一部分には同一符号を付してその詳細な説明を省略する。
【0072】
第９実施形態ではＡＢ級出力回路１０及びＰｃｈバイアス回路１Ｅの双方を同じ負電源端子Ｔ２２に接続していた。これに対して、第１１実施形態では、ＡＢ級出力回路１０は負電源端子Ｔ２４（＝第２負電源端子）に接続され、Ｐｃｈバイアス回路１Ｅは負電源端子Ｔ２２（＝第１負電源端子）に接続されている。負電源端子Ｔ２４には、負電源電圧ＶＳＳ２（＝第２負電源電圧）が供給され、負電源電圧ＶＳＳ２は負電源電圧ＶＳＳ１（＝第１負電源電圧）より低い電圧である。負電源電圧ＶＳＳ１は、負電源電圧ＶＳＳ２から生成するようにしてもよい。以上の構成のように、ＡＢ級出力回路１０に供給する負電源電圧ＶＳＳ２と、Ｐｃｈバイアス回路１Ｅに供給する負電源電圧ＶＳＳ２とを別電源とすることにより、Ｐｃｈバイアス回路１Ｅは、負電源電圧ＶＳＳ２の変動の影響を受け難くなる。
【0073】
なお、本発明は、上述した実施形態に限定されるものではなく、適宜、変形、改良、等が可能である。その他、上述した実施形態における各構成要素の材質、形状、寸法、数、配置箇所、等は本発明を達成できるものであれば任意であり、限定されない。
【0074】
例えば、第９～第１１実施形態に示すＡＢ級増幅回路８を構成するＮｃｈバイアス回路１に代えて、第２～第４実施形態で説明したＮｃバイアス回路１Ｂ～１Ｄを用いてもよい。同様に、Ｐｃｈバイアス回路１Ｅに代えて、第６～第８実施形態で説明したＰｃｈバイアス回路１Ｆ～１Ｈを用いてもよい。
【0075】
また、上述した第１～第１１実施形態では、トランジスタは、電界効果トランジスタから構成されていたが、これに限ったものではない。トランジスタは、バイポーラトランジスタから構成されていてもよい。この場合、トランジスタのゲートをベースに、ソースをエミッタに、ドレインをコレクタに、サイズ比（Ｗ／Ｌ）をエミッタ面積比に読み替えて説明することができる。
【符号の説明】
【0076】
１，１Ｂ～１Ｄ Ｎｃｈバイアス回路（バイアス回路）
１Ｅ～１Ｈ Ｐｃｈバイアス回路（バイアス回路）
２，２Ｅ 電圧発生回路
３，３Ｂ，３Ｃ，３Ｅ，３Ｆ，３Ｇ 第１電圧ミラー回路
４，４Ｅ 第１電流源回路
５，５Ｅ 第２電流源回路
６，６Ｅ，６Ｈ 電圧制御電流源回路
７，７Ｅ 第２電圧ミラー回路
８ ＡＢ級増幅回路
９ 差動入力部
１０ ＡＢ級出力回路
１１ 制御回路
３１，３１Ｅ 定電流源（第４電流源回路）
３２，３２Ｇ 差動増幅器
７１，７１Ｅ 定電流源（第３電流源回路）
Ｃ１，Ｃ１Ｈ 位相補償容量（位相補償回路）
Ｍ２１，Ｍ２１Ｅ トランジスタ（第９トランジスタ）
Ｍ３１，Ｍ３１Ｅ トランジスタ（第４トランジスタ）
Ｍ３２，Ｍ３２Ｅ トランジスタ（第５トランジスタ、第８トランジスタ）
Ｍ３３，Ｍ３３Ｆ トランジスタ（第６トランジスタ）
Ｍ３４，Ｍ３４Ｆ トランジスタ（第７トランジスタ）
Ｍ６１，Ｍ６１Ｅ トランジスタ（第１トランジスタ）
Ｍ７１，Ｍ７１Ｅ トランジスタ（第２トランジスタ）
Ｍ７２，Ｍ７２Ｅ トランジスタ（第３トランジスタ）
Ｍｎ１ トランジスタ（第１０トランジスタ）
Ｍｐ１ トランジスタ（第１１トランジスタ）
Ｔ２１ 正電源端子（第１正電源端子）
Ｔ２２ 負電源端子（第１負電源端子）
Ｔ２３ 正電源端子（第２正電源端子）
Ｔ２４ 負電源端子（第２負電源端子）
Ｔ３１，Ｔ３１Ｅ 第１端子
Ｔ３２，Ｔ３２Ｅ 第２端子
Ｔ３３，Ｔ３３Ｅ 第３端子
Ｔ７１，Ｔ７１Ｅ 第４端子
Ｔ７２，Ｔ７２Ｅ 第５端子
Ｔ７３，Ｔ７３Ｅ 第６端子
Ｖ１１，Ｖ２１ 電圧（出力電圧）
ＶＤＤ１ 正電源電圧（第１正電源電圧）
ＶＤＤ２ 正電源電圧（第２正電源電圧）
ＶＳＳ１ 負電源電圧（第１負電源電圧）
ＶＳＳ２ 負電源電圧（第２負電源電圧）
１Ｅ～１Ｈ Ｐｃｈバイアス回路（バイアス回路）
２，２Ｅ 電圧発生回路
３，３Ｂ，３Ｃ，３Ｅ，３Ｆ，３Ｇ 第１電圧ミラー回路
４，４Ｅ 第１電流源回路
５，５Ｅ 第２電流源回路
６，６Ｅ，６Ｈ 電圧制御電流源回路
７，７Ｅ 第２電圧ミラー回路
８ ＡＢ級増幅回路
９ 差動入力部
１０ ＡＢ級出力回路
１１ 制御回路
３１，３１Ｅ 定電流源（第４電流源回路）
３２，３２Ｇ 差動増幅器
７１，７１Ｅ 定電流源（第３電流源回路）
Ｃ１，Ｃ１Ｈ 位相補償容量（位相補償回路）
Ｍ２１，Ｍ２１Ｅ トランジスタ（第９トランジスタ）
Ｍ３１，Ｍ３１Ｅ トランジスタ（第４トランジスタ）
Ｍ３２，Ｍ３２Ｅ トランジスタ（第５トランジスタ、第８トランジスタ）
Ｍ３３，Ｍ３３Ｆ トランジスタ（第６トランジスタ）
Ｍ３４，Ｍ３４Ｆ トランジスタ（第７トランジスタ）
Ｍ６１，Ｍ６１Ｅ トランジスタ（第１トランジスタ）
Ｍ７１，Ｍ７１Ｅ トランジスタ（第２トランジスタ）
Ｍ７２，Ｍ７２Ｅ トランジスタ（第３トランジスタ）
Ｍｎ１ トランジスタ（第１０トランジスタ）
Ｍｐ１ トランジスタ（第１１トランジスタ）
Ｔ２１ 正電源端子（第１正電源端子）
Ｔ２２ 負電源端子（第１負電源端子）
Ｔ２３ 正電源端子（第２正電源端子）
Ｔ２４ 負電源端子（第２負電源端子）
Ｔ３１，Ｔ３１Ｅ 第１端子
Ｔ３２，Ｔ３２Ｅ 第２端子
Ｔ３３，Ｔ３３Ｅ 第３端子
Ｔ７１，Ｔ７１Ｅ 第４端子
Ｔ７２，Ｔ７２Ｅ 第５端子
Ｔ７３，Ｔ７３Ｅ 第６端子
Ｖ１１，Ｖ２１ 電圧（出力電圧）
ＶＤＤ１ 正電源電圧（第１正電源電圧）
ＶＤＤ２ 正電源電圧（第２正電源電圧）
ＶＳＳ１ 負電源電圧（第１負電源電圧）
ＶＳＳ２ 負電源電圧（第２負電源電圧）
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】