特開 2023-97922 半導体装置、半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023097922

(43)【公開日】2023-07-10

(54)【発明の名称】半導体装置、半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/329 20060101AFI20230703BHJP

   H01L 21/822 20060101ALI20230703BHJP

   H01L 21/8234 20060101ALI20230703BHJP

【ＦＩ】

H01L29/94 Z

H01L27/04 C

H01L27/06 102A

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2021214301

(22)【出願日】2021-12-28

(71)【出願人】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】背尾 英助

【テーマコード（参考）】

5F038

5F048

【Ｆターム（参考）】

5F038AC05

5F038AC10

5F038AC15

5F038AC17

5F038AV06

5F048AC10

5F048BA01

5F048BB05

5F048BG12

(57)【要約】

【課題】窪みを有するキャパシタ素子を含む半導体装置を提供する。
【解決手段】キャパシタ素子を含む半導体装置では、キャパシタ素子は、キャパシタエリアを含む表面、及び該キャパシタエリアに設けられた一又は複数の窪みを有するシリコン領域と、各窪みの表面に設けられた絶縁層と、キャパシタエリアにおいて絶縁層によってシリコン領域から隔てられた電極を備え、各窪みは、キャパシタエリアに交差する第１軸の方向にシリコン領域の表面から延在し、各窪みの開口は、シリコン領域の表面において、少なくとも第１縁辺、第２縁辺、第３縁辺、及び第４縁辺を含み、各窪みの表面は、第１側面、第２側面、第３側面、及び第４側面を含み、第１側面～第４側面は、それぞれ、第１軸に対して鋭角を成して傾斜する第１傾斜基準面～第４傾斜基準面に沿って窪みの開口の第１縁辺～第４縁辺から延在する。
【選択図】図２

【特許請求の範囲】

【請求項1】

キャパシタ素子を含む半導体装置であって、
キャパシタエリアを含む表面を有するシリコン領域を備え、
前記キャパシタ素子は、
該キャパシタエリアに設けられた一又は複数の窪みと、
各窪みの表面に設けられた絶縁層と、
前記窪みにおいて前記絶縁層によって前記シリコン領域から隔てられた電極と
を備え、
各窪みは、前記キャパシタエリアに交差する第１軸の方向に前記シリコン領域の前記表面から延在し、
各窪みの開口は、前記シリコン領域の前記表面において、少なくとも第１縁辺、第２縁辺、第３縁辺、及び第４縁辺を含み、
各窪みの前記表面は、第１側面、第２側面、第３側面、及び第４側面を含み、
前記第１側面は、前記第１軸に対して鋭角を成して傾斜する第１傾斜基準面に沿って前記窪みの開口の第１縁辺から延在し、
前記第２側面は、前記第１軸に対して鋭角を成して傾斜する第２傾斜基準面に沿って前記窪みの開口の第２縁辺から延在し、
前記第３側面は、前記第１軸に対して鋭角を成して傾斜する第３傾斜基準面に沿って前記窪みの開口の第３縁辺から延在し、
前記第４側面は、前記第１軸に対して鋭角を成して傾斜する第４傾斜基準面に沿って前記窪みの開口の第４縁辺から延在する、
半導体装置。

【請求項2】

前記シリコン領域は、ウエルを有し、
当該半導体装置は、前記シリコン領域の前記ウエルに接続された別の電極を更に備える、
前記窪みは、前記ウエルに設けられる、
請求項１に記載の半導体装置。

【請求項3】

前記キャパシタエリアを囲むフィールド絶縁膜を更に備え、
前記ウエルの外縁は、前記キャパシタエリアと前記フィールド絶縁膜との境界より外側に位置し、
前記電極は、ポリシリコン電極を含み、
前記絶縁層は、シリコン酸化膜を含む、
請求項２に記載の半導体装置。

【請求項4】

前記絶縁層は、前記窪みの外において前記窪みから前記キャパシタエリアに沿って延在し、
前記電極は、前記窪みの外において前記窪みから前記キャパシタエリアに沿って前記絶縁層の上に延在し、
前記ポリシリコン電極は、前記キャパシタエリアと前記フィールド絶縁膜との境界の全てに沿って延在し、
前記窪みの外において、前記ウエル、前記絶縁層、及び前記電極は、前記キャパシタ素子と異なる別のキャパシタ素子を提供する、
請求項３に記載の半導体装置。

【請求項5】

前記キャパシタエリアは、前記第１軸に交差する第２軸及び第３軸の方向に広がり、
前記第１縁辺及び前記第３縁辺は、前記第２軸に沿って延在し、
前記第２縁辺及び前記第４縁辺は、前記第３軸に沿って延在し、
前記第１側面は、前記第１縁辺から湾曲面を含み、
前記第２側面は、前記第２縁辺から湾曲面を含み、
前記第３側面は、前記第３縁辺から湾曲面を含み、
前記第４側面は、前記第４縁辺から湾曲面を含む、
請求項１から請求項４のいずれか一項に記載の半導体装置。

【請求項6】

導電性のシリコン領域を含む支持体にチャージ処理を適用して、前記シリコン領域の上のシリコン酸化膜を帯電させることと、
前記チャージ処理の後に、バッファードフッ化水素酸溶液を前記支持体に適用して、キャパシタ素子ための窪みとしてピットを前記シリコン領域に形成することと、
前記ピットを前記シリコン領域に形成した後に、前記シリコン領域の上に絶縁膜を形成することと、
前記絶縁膜を形成した後に、前記絶縁膜の上に上側電極層を形成することと、
を備え、
前記シリコン酸化膜は、前記ピットを前記シリコン領域に形成する際に、前記バッファードフッ化水素酸溶液によってエッチングされ、
前記窪みにおいて、前記絶縁膜は前記シリコン領域から前記上側電極層を隔てている、
半導体装置の製造方法。

【請求項7】

前記チャージ処理は、純水ヒーリング及びイオン注入の少なくとも一方を含む、
請求項６に記載された半導体装置の製造方法。

【請求項8】

前記チャージ処理に先だって、前記シリコン領域にウエルを形成する工程を更に備え、
前記ピットは、前記ウエルに形成される、
請求項６又は請求項７に記載された半導体装置の製造方法。

【請求項9】

前記チャージ処理に先だって、前記シリコン領域にフィールド絶縁膜を形成する工程を更に備え、
前記フィールド絶縁膜は、キャパシタエリアを囲み、
前記フィールド絶縁膜は、前記シリコン酸化膜より厚く、
前記キャパシタエリアは、前記ウエルの境界より内側に位置する、
請求項８に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置、及び半導体装置の製造方法に関する。

【背景技術】

【0002】

特許文献１は、反応性イオンエッチング装置においてエッチングガスとしてＮＦ_３を用いて、高いアスペクト比のトレンチを形成することを開示する。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平８－２０３８６３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１におけるトレンチの形成には、フォトリソグラフィ及びドライエッチングを必要とする。フォトリソグラフィの適用は、パターン形成のための複数の工程を含む。ドライエッチングの適用は、エッチングガス、ガス流量、チャンバ圧力といった複数の条件を求める。

【0005】

本発明は、このような背景を鑑みて為されたものであり、工程の新規な組み合わせ、及び新規なデバイス構造を提供する。

【0006】

本発明の目的は、窪みを有するキャパシタ素子、窪みを含むキャパシタ素子を有する半導体装置の製造方法を提供することである。

【課題を解決するための手段】

【0007】

本発明の第１態様は、キャパシタ素子を含む半導体装置であって、前記キャパシタ素子は、キャパシタエリアを含む表面、及び該キャパシタエリアに設けられた一又は複数の窪みを有するシリコン領域と、各窪みの表面に設けられた絶縁層と、前記キャパシタエリアにおいて前記絶縁層によって前記シリコン領域から隔てられた電極とを備え、各窪みは、前記キャパシタエリアに交差する第１軸の方向に前記シリコン領域の前記表面から延在し、各窪みの開口は、前記シリコン領域の前記表面において、少なくとも第１縁辺、第２縁辺、第３縁辺、及び第４縁辺を含み、各窪みの前記表面は、第１側面、第２側面、第３側面、及び第４側面を含み、前記第１側面は、前記第１軸に対して鋭角を成して傾斜する第１傾斜基準面に沿って前記窪みの開口の第１縁辺から延在し、前記第２側面は、前記第１軸に対して鋭角を成して傾斜する第２傾斜基準面に沿って前記窪みの開口の第２縁辺から延在し、前記第３側面は、前記第１軸に対して鋭角を成して傾斜する第３傾斜基準面に沿って前記窪みの開口の第３縁辺から延在し、前記第４側面は、前記第１軸に対して鋭角を成して傾斜する第４傾斜基準面に沿って前記窪みの開口の第４縁辺から延在する。

【0008】

この半導体装置によれば、窪み表面のシリコン領域、窪みの表面に設けられた絶縁層、及び窪みにおいて絶縁層によってシリコン領域から隔てられた電極は、キャパシタを形成する。このキャパシタ素子は、第１側面、第２側面、第３側面、及び第４側面を含み、これらの側面の各々は、第１軸に対して鋭角を成して傾斜する傾斜基準面に沿って窪みの開口の縁辺から延在する電極面を提供する。窪みの第１側面、第２側面、第３側面、及び第４側面は、傾斜しているので、これらの側面の面積の総和は、該窪みの開口エリアの面積より大きくなる。

【0009】

第１態様に係る半導体装置では、前記シリコン領域は、前記キャパシタエリアに設けられたウエルを有し、当該半導体装置は、前記シリコン領域の前記ウエルに接続された別の電極を更に備え、前記窪みは、前記ウエルに設けられる。

【0010】

この半導体装置によれば、ウエルは、ウエル内のシリコン領域をウエル外のシリコン領域から電気的に分離するために役立ち、キャパシタ素子の２つの電極は、支持体のシリコン領域の電位から独立させることができる。

【0011】

第１態様に係る半導体装置は、前記キャパシタエリアを囲むフィールド絶縁膜を更に備え、前記ウエルの外縁は、前記キャパシタエリアと前記フィールド絶縁膜との境界より外側に位置し、前記電極は、ポリシリコン電極を含み、前記絶縁層は、シリコン酸化膜を含む。

【0012】

この半導体装置によれば、フィールド絶縁膜は、ウエルの外縁より内側に位置するキャパシタエリアを囲む。フィールド絶縁膜がキャパシタエリアを囲むことによれば、キャパシタエリアが、キャパシタのための絶縁層に沿って延在してウエルを横切る構造を排除できる。ポリシリコン電極は、キャパシタエリア及びフィールド絶縁膜のいずれの上にも設けられる。

【0013】

第１態様に係る半導体装置では、前記絶縁層は、前記窪みの外において前記窪みから前記キャパシタエリアに沿って延在し、前記電極は、前記窪みの外において前記窪みから前記キャパシタエリアに沿って前記絶縁層の上に延在し、前記ポリシリコン電極は、前記キャパシタエリアと前記フィールド絶縁膜との境界の全てに沿って延在し、前記窪みの外において、前記ウエル、前記絶縁層、及び前記電極は、前記キャパシタ素子と異なる別のキャパシタ素子を提供する。

【0014】

この半導体装置によれば、絶縁層及び電極が、窪みの外において、窪みからキャパシタエリアに沿って延在し、ウエル、絶縁層、及び電極は、窪みの外に、キャパシタ素子と異なる別のキャパシタ素子を形成する。絶縁層は、キャパシタエリアとフィールド絶縁膜との境界に到達すると共に、電極は、キャパシタエリアとフィールド絶縁膜との境界を横切ることができ、これ故に、キャパシタエリアのより多くに窪みをキャパシタのために形成できる。

【0015】

第１態様に係る半導体装置では、前記キャパシタエリアは、前記第１軸に交差する第２軸及び第３軸の方向に広がり、前記第１縁辺及び前記第３縁辺は、前記第２軸に沿って延在し、前記第２縁辺及び前記第４縁辺は、前記第３軸に沿って延在し、前記第１側面は、前記第１縁辺から延びる湾曲面を含み、前記第２側面は、前記第２縁辺から延びる湾曲面を含み、前記第３側面は、前記第３縁辺から延びる湾曲面を含み、前記第４側面は、前記第４縁辺から延びる湾曲面を含む。

【0016】

この半導体装置によれば、窪みの側面は、複数の湾曲面を含み、複数の湾曲面は、シリコン領域の内部に向く実質的に凹面形状を窪みに提供する。或いは、窪みは、実質的に四角錐状の形状を有する。これ故に、窪みは、ドライエッチングにより形成されるトレンチキャパシタのように切り立った側壁を持たない。

【0017】

本発明の第２態様は、キャパシタ素子の製造方法であって、この製造方法は、導電性のシリコン領域を含む支持体にチャージ処理を適用して、前記シリコン領域の上のシリコン酸化膜を帯電させることと、前記チャージ処理の後に、バッファードフッ化水素酸溶液を前記支持体に適用して、キャパシタ素子ための窪みとしてピットを前記シリコン領域に形成することと、前記ピットを前記シリコン領域に形成した後に、前記シリコン領域の上に絶縁膜を形成することと、前記絶縁膜を形成した後に、前記絶縁膜の上に上側電極層を形成することと、を備え、前記シリコン酸化膜は、前記ピットを前記シリコン領域に形成する際に、前記バッファードフッ化水素酸溶液によってエッチングされ、前記窪みにおいて、前記絶縁膜は前記シリコン領域から前記上側電極層を隔てている。

【0018】

この製造方法によれば、チャージ処理及びバッファードフッ化水素酸溶液処理によってピットを形成できる。ピットは、シリコン領域に形成された窪みを含む。シリコン領域上に絶縁膜を形成して、この窪みの表面を絶縁膜により覆う。窪みにおいて、絶縁膜はシリコン領域から上側電極層を隔てる。キャパシタ素子は、シリコン領域及び上側電極層と、シリコン領域と上側電極層との間に設けられた絶縁膜とを含む。シリコン酸化膜は、チャージ処理に先だってシリコン領域に形成される。シリコン酸化膜は、ピット形成のためのバッファードフッ化水素酸溶液による処理を該酸化膜からシリコン領域に進めて、ピットが形成されるシリコン領域の表面を大気に露出させない。

【0019】

第２態様に係る製造方法では、前記チャージ処理は、純水ヒーリング及びイオン注入の少なくとも一方を含む。

【0020】

この製造方法によれば、チャージ処理として、純水ヒーリング、イオン注入、又は純水ヒーリング及びイオン注入の両方を使用できる。

【0021】

純水ヒーリングは、シリコン領域の表面に純水を供給しながら支持体を高速で回転させる処理である。純水ヒーリングは、例えば、スクラバーを用いて行われることができる。

【0022】

第２態様に係る製造方法は、前記チャージ処理に先だって、前記シリコン領域にウエルを形成する工程を更に備え、前記ピットは、前記ウエルに形成される。

【0023】

この製造方法によれば、シリコン領域内のウエルは、ウエルに起因するｐｎ接合の作用により、シリコン領域における帯電を容易にする。

【0024】

第２態様に係る製造方法では、前記チャージ処理に先だって、前記シリコン領域にフィールド絶縁膜を形成する工程を更に備え、前記フィールド絶縁膜は、キャパシタエリアを囲み、前記フィールド絶縁膜は、前記シリコン酸化膜より厚く、前記キャパシタエリアは、前記ウエルの境界より内側に位置する。

【0025】

この製造方法によれば、キャパシタエリアは、キャパシタエリア上のシリコン酸化膜より厚いフィールド絶縁膜によって囲まれる。引き続くチャージ処理では、薄いシリコン酸化膜のキャパシタエリアが、フィールド絶縁膜より多くの電荷を集める。

【0026】

シリコン酸化膜及びフィールド絶縁膜に係るそれぞれのキャパシタを、一方の電極がウエルであると共に他方の電極が大気である平行平板型として近似する。具体的には、キャパシタエリア上のシリコン酸化膜の単位面積当たりのキャパシタンスは、フィールド絶縁膜の単位面積当たりのキャパシタンスより大きい。ウエハが帯電して、ウエルと大気との間に電位差が加わると、より大きなキャパシタンスにはより大きな電荷を蓄積する。

【発明の効果】

【0027】

本発明の第１態様及び第２態様によれば、窪みを含むキャパシタ素子を有する半導体装置の製造方法を提供でき、また窪みを有するキャパシタ素子を提供できる。この製造方法によれば、フォトリソグラフィ及びドライエッチングを用いるトレンチ形成に比べて簡易な工程の組み合わせによって窪みを形成できる。

【図面の簡単な説明】

【0028】

【図1】図１は、本実施の形態に係る半導体装置を概略的に示す斜視図である。

【図2】図２は、図１のＩＩ－ＩＩ線に沿ってとられた半導体装置を概略的に示す断面図のである。

【図3】図３は、キャパシタのための窪みを示す図面である。

【図4】図４は、図３に示された第２軸Ａｘ２の方向に沿って取られた窪みの縦断面を模式的に示す図面である。

【図5】図５は、図３に示された第３軸Ａｘ３の方向に沿って取られた窪みの縦断面を模式的に示す図面である。

【図6】図６（ａ）、図６（ｂ）、及び図６（ｃ）は、半導体装置、具体的には、キャパシタ素子の製造方法の主要な工程の断面を示す図面である。

【図7】図７（ａ）、図７（ｂ）、及び図７（ｃ）は、半導体装置、具体的には、キャパシタ素子の製造方法の主要な工程の断面を示す図面である。

【図8】図８（ａ）及び図８（ｂ）は、シリコン窪みの断面を示す走査型電子顕微鏡写真を示す図面である。

【発明を実施するための形態】

【0029】

以下、図面を参照して本発明を実施するための実施の形態について説明する。

【0030】

図１は、本実施の形態に係る半導体装置を概略的に示す斜視図のである。図２は、図１のＩＩ－ＩＩ線に沿ってとられた半導体装置を概略的に示す断面図のである。半導体装置１１は、１又は複数のキャパシタ１３を含む。具体的には、図１は、４つのキャパシタ素子１３ａ、１３ｂ、１３ｃ、１３ｄを描き、図２は、２つのキャパシタ素子１３ａ、１３ｂを描く。キャパシタ１３は、キャパシタ素子１３ａ～１３ｄを含む。図３は、キャパシタのための、第１軸の方向に延在する窪みを示す図面である。

【0031】

図１及び図２を参照すると、半導体装置１１は、導電性のシリコン領域１５と、絶縁層１７と、電極１９とを備える。シリコン領域１５は、キャパシタエリア１５ａを含む表面１５ｂを含む。キャパシタエリア１５ａは、一又は複数の窪み２１を有し、また導電性のシリコン領域１５は、支持体１２に含まれる。

【0032】

半導体装置１１は、キャパシタ素子１３ａ、１３ｂ、１３ｃ、１３ｄを含む。キャパシタ素子１３ａ～１３ｄの各々は、単一の窪み２１を含み、また各窪み２１の表面２１ｓに設けられた絶縁層１７と、窪み２１において絶縁層１７によってシリコン領域１５の表面２１ｓから隔てられた電極１９と、を含む。

【0033】

また、半導体装置１１では、キャパシタ１３は、さらに、キャパシタ素子１３ｅを含み、キャパシタ素子１３ｅは、個々の窪み２１の外側に関連付けられている。キャパシタ素子１３ｅは、シリコン領域１５と、絶縁層１７と、電極１９とを含む。本実施例では、キャパシタ素子１３ｅの外縁は、フィールド絶縁膜２３によって規定される。

【0034】

図１及び図２から理解されるように、キャパシタ素子１３ａ～１３ｄは、互いに電気的に並列に接続される。また、キャパシタ素子１３ａ～１３ｄは、キャパシタ素子１３ｅに電気的に並列に接続される。したがって、半導体装置１１は、互いに異なる構造を有するキャパシタ素子１３ａ～１３ｄ及びキャパシタ素子１３ｅを含む。キャパシタ素子１３ｅの電極１９は、離散的に配置されるキャパシタ素子１３ａ～１３ｄのそれぞれを接続している。

【0035】

図３を参照すると具体的には、各窪み２１は、キャパシタエリア１５ａに交差する第１軸Ａｘ１の方向にシリコン領域１５の表面１５ｂから延在する形状を有する。各窪み２１の開口２５は、シリコン領域１５の表面１５ｂにおいて、少なくとも第１縁辺２５ａ、第２縁辺２５ｂ、第３縁辺２５ｃ、及び第４縁辺２５ｄによって規定されることができる。具体的には、第１縁辺２５ａ及び第３縁辺２５ｃは、シリコン領域１５の表面１５ｂにおいて、第１軸Ａｘ１に交差する第２軸Ａｘ２の方向に延在する。第２縁辺２５ｂ及び第４縁辺２５ｄは、シリコン領域１５の表面１５ｂにおいて、第１軸Ａｘ１及び第２軸Ａｘ２に交差する第３軸Ａｘ３の方向に延在する。本実施例では、第１軸Ａｘ１、第２軸Ａｘ２及び第３軸Ａｘ３は、互いに、直交している。これに従って、開口２５は、ほぼ四辺形の形状を有する。

【0036】

図４は、図３に示された第２軸Ａｘ２の方向に沿って取られた、窪みの縦断面を模式的に示す図面である。図５は、図３に示された第３軸Ａｘ３の方向に沿って取られた、窪みの縦断面を模式的に示す図面である。

【0037】

各窪み２１の表面２１ｓは、第１側面２１ａ、第２側面２１ｂ、第３側面２１ｃ、及び第４側面２１ｄを含むことができる。図４及び図５を参照すると、第１側面２１ａは、第１軸Ａｘ１に対して鋭角ＡＮＧ１を成して傾斜する第１傾斜基準面ＲＥＦ１に沿って窪み２１の開口２５の第１縁辺２５ａから延在する。第２側面２１ｂは、第１軸Ａｘ１に対して鋭角ＡＮＧ２を成して傾斜する第２傾斜基準面ＲＥＦ２に沿って開口２５の第２縁辺２５ｂから延在する。第３側面２１ｃは、第１軸Ａｘ１に対して鋭角ＡＮＧ３を成して傾斜する第３傾斜基準面ＲＥＦ３に沿って開口２５の第３縁辺２５ｃから延在する。第４側面２１ｄは、第１軸Ａｘ１に対して鋭角ＡＮＧ４を成して傾斜する第４傾斜基準面ＲＥＦ４に沿って開口２５の第４縁辺２５ｄから延在する。

【0038】

鋭角ＡＮＧ２及び鋭角ＡＮＧ４は、図４の縦断面において規定され、また鋭角ＡＮＧ１及び鋭角ＡＮＧ３は、図５の縦断面において規定される。幾何学的には、第１傾斜基準面ＲＥＦ１は、開口２５の第１縁辺２５ａにおいて第１側面２１ａに接するように規定されることができる。第２傾斜基準面ＲＥＦ２は、開口２５の第２縁辺２５ｂにおいて第２側面２１ｂに接するように規定されることができる。第３傾斜基準面ＲＥＦ３は、開口２５の第３縁辺２５ｃにおいて第３側面２１ｃに接するように規定されることができる。第４傾斜基準面ＲＥＦ１は、開口２５の第４縁辺２５ｄにおいて第４側面２１ｄに接するように規定されることができる。

【0039】

この半導体装置１１によれば、窪み２１の表面２１ｓのシリコン領域１５、窪み２１の表面２１ｓ上に設けられた絶縁層１７、及び絶縁層１７によってシリコン領域１５から隔てられた電極１９は、キャパシタを形成する。半導体装置１１はキャパシタを含む。第１側面２１ａ、第２側面２１ｂ、第３側面２１ｃ、及び第４側面２１ｄは、第１軸Ａｘ１に対して鋭角を成して傾斜するそれぞれの傾斜基準面（ＲＥＦ１、ＲＥＦ２、ＲＥＦ３、ＲＥＦ４）に沿って開口２５の縁辺（２５ａ、２５ｂ、２５ｃ、２５ｄ）から延在する電極面を提供する。

【0040】

窪み２１の第１側面２１ａ、第２側面２１ｂ、第３側面２１ｃ、及び第４側面２１ｄは、傾斜しているので、これらの側面（２１ａから２１ｄ）の面積の総和は、該窪み２１の開口２５の面積より大きくなる。

【0041】

この半導体装置によれば、窪み２１の側面（２１ｓ）は、複数の湾曲面を含む。これらの湾曲面は、窪み２１に、シリコン領域１５の内部に向く実質的に凹面形状を提供し、或いは、窪み２１に、実質的に四角錐状の形状を提供する。これ故に、窪み２１は、ドライエッチングにより形成されるトレンチキャパシタのように切り立った側壁を持たない。

【0042】

鋭角ＡＮＧ１、鋭角ＡＮＧ２、鋭角ＡＮＧ３及び鋭角ＡＮＧ４は、例えば３０から４０度の範囲にあることができる。また、キャパシタエリア１５ａには、例えばシリコン１１１面又はこの面から僅かに傾斜したシリコン面が提供されることができる。また、キャパシタエリア１５ａは、十分な窪み２１を含むように例えば１０μｍ^２以上の面積を有することがよい。

【0043】

図４及び図５に示されるように、窪み２１の表面２１ｓは、平面的な形状というよりは、むしろ、複数の湾曲面を含むように構成されることができる。表面２１ｓに複数の湾曲面を提供すると、窪み２１の底部に鋭角的な形状２１ｔが現れることを避けることができる。窪み２１の深さは、例えば０．１から０．５μｍであることができる。

【0044】

また、絶縁層１７は、シリコン酸化膜を含むことができ、シリコン酸化膜は、例えば熱酸化により形成されることができる。この半導体装置１１によれば、本キャパシタの構成物は、シリコン集積回路のための製造プロセスに親和性を有する。具体的には、特別な設計ルール無しに、ＭＩＳ型トランジスタを含むシリコン集積回路にキャパシタ素子１３ａ～１３ｄを適用可能である。

【0045】

絶縁層１７の厚さは、この厚さが窪み２１の表面２１ｓにおいて該表面２１ｓに垂直な方向に規定されるとき、例えば５から１００ｎｍであることができる。

【0046】

電極１９の厚さは、例えば１００から３００ｎｍであることができる。電極１９は、ポリシリコン、シリサイドを含むことができる。また、電極１９の材料は、これらの材料に限定されることはない。

【0047】

また、絶縁層１７は、例えばシリコン窒化物、又はシリコン酸窒化物といったシリコン系無機絶縁膜を含むことができる。また、絶縁層１７の材料は、シリコン系無機絶縁膜の限定されることはない。

【0048】

再び図１を参照すると、半導体装置１１では、シリコン領域２１は、キャパシタエリア１５ａに加えて、トランジスタエリア１５ｄを有する。半導体装置１１は、トランジスタエリア１５ｄに設けられたＭＩＳ型トランジスタ２７を更に含むことができる。ＭＩＳ型トランジスタ２７は、ソース領域Ｓ、ドレイン領域Ｄ、及びゲート電極Ｇを有する。ポリシリコンの電極１９は、ＭＩＳ型トランジスタ２７のポリシリコン製のゲート電極Ｇに直接に接続されることができる。ＭＩＳ型トランジスタ２７の外縁は、フィールド絶縁膜２３によって規定される。

【0049】

この半導体装置１１によれば、キャパシタ素子１３ａ～１３ｅは、ＭＩＳ型トランジスタを含むシリコン集積回路に適用可能である。

【0050】

シリコン領域１５は、キャパシタエリア１５ａに設けられたウエル２９を有する。ウエル２９の導電型は、シリコン領域１５の元の導電型と逆であって、例えばシリコン領域１５のｐ型であるとき、ウエル２９にはｎ型が与えられる。ウエル２９に係るｐｎ接合により、ウエル２９内のシリコン領域１５が、ウエル外のシリコン領域１５から電気的に分離される。

【0051】

半導体装置１１は、シリコン領域１５のウエル２９に接続された別の電極３１を更に備えることができ、別の電極３１は、ウエル２９に接合を成す金属を含むことができる。窪み２１の少なくとも一部又は全ては、ウエル２９内に設けられることができる。

【0052】

半導体装置１１は、電極１９に接続された更なる別の電極３３を更に備えることができ、更なる別の電極３３は、電極１９に接合を成す金属を含むことができる。この半導体装置１１によれば、２つの電極（３１、３３）は、支持体１２のシリコン領域１５の電位から分離されたウエル２９を用いるキャパシタ素子を可能にする。

【0053】

図１に示されるように、電極１９は、キャパシタエリア１５ａとフィールド絶縁膜２３との境界に沿って延在する。また、電極１９は、キャパシタエリア１５ａとフィールド絶縁膜２３との境界を横切って、キャパシタエリア１５ａからフィールド絶縁膜２３上に延在する。本実施例では、キャパシタエリア１５ａとフィールド絶縁膜２３との境界の全て境界に沿って延在している。この延在により、キャパシタ１３には、キャパシタ素子（１３ａ～１３ｄ）と同様の構造のより多くの他のキャパシタ素子（窪み２１を用いるキャパシタ）を提供できる。

【0054】

引き続き、図６（ａ）及び図６（ｂ）並びに図７（ａ）及び図７（ｂ）を参照しながら、半導体装置１１、具体的には、キャパシタ素子の製造方法の主要な工程の断面を説明する。既に説明したように、この製造方法は、これまでのＭＩＳ（具体的にはＭＯＳ）型電界効果トランジスタの製造方法に優れた新和性を有する。理解を容易にするために、可能な場合には、半導体装置１１のための参照符号が、引き続く製造方法の説明において利用される。図面の複雑を避けるために、図６（ａ）から図７（ｂ）の断面にハッチングを描かない。

【0055】

図６（ａ）に示されるように、シリコンウエハ４１（例えば、ｐ型）にウエル４３（例えば、ｎ型）を形成する。このウエル４３の形成には、イオン注入及び熱処理が使用される。また、素子分離のためのフィールド絶縁膜２３が、フィールド酸化膜として、例えば熱酸化によって形成される。フィールド酸化膜は、例えば、ＬＯＣＯＳ法、トレンチ分離（ボックスアイソレーション）法により形成されることができる。フィールド絶縁膜２３は、キャパシタエリア１５ａ及びトランジスタエリア１５ｄの各々を囲む。また、キャパシタエリア１５ａは、ウエル４３の外縁（境界）より内側に位置する。

【0056】

図６（ｂ）に示されるように、フィールド絶縁膜２３を形成した後に、熱酸化法により、シリコンウエハ４１に薄いシリコン酸化膜４５（例えば、１０から３０ｎｍ）を形成する。フィールド絶縁膜２３は、シリコン酸化膜４５より厚い。

【0057】

この形成の後に、導電性のシリコン領域を含むシリコンウエハ４１（支持体）にチャージ処理を適用して、シリコンウエハ４１を帯電させる。チャージ処理は、例えば純水ヒーリング又はイオン注入、或いはこれらの両方を含むことができる。

【0058】

純水ヒーリングは、シリコンウエハ４１の表面に純水を供給しながら、絶縁膜が形成されたシリコンウエハ４１を高速に回転させて絶縁膜を帯電させる。回転速度は、例えば、１０００から６０００ｒｐｍであることができ、例えばスクラブ装置を用いることができる。帯電処理の時間は、例えば３０秒以上、より好ましくは１分以上であることができる。帯電量は、例えばシリコン酸化膜４５に６０ボルト程度の静電電位差が加わる程度である。

【0059】

或いは、イオン注入法を用いる場合には、イオン種（例えばシリコン、リン、ヒ素といったＩＶ族又はＶ族元素）、加速エネルギーは、例えば５０から１０００ｋｅＶであることができ、ドーズ量は、例えば、１×１０^１２（慣用表記として１Ｅ１２）から１×１０^１３（慣用表記として１Ｅ１３）ｃｍ^－２であることができる。

【0060】

いずれの場合にも、チャージ処理の完了から、例えば９０分以内、より好ましくは５分以内に、次の処理を行う。

【0061】

シリコンウエハ４１の導電型と逆の導電型のウエル、本実施例では、ウエル４３（例えば、ｎ型ウエル）にキャパシタエリア１５ａを設けることは、当該エリアにおける帯電を維持するために役立つ。具体的には、シリコン領域１５内のウエル４３は、このウエル４３に起因するｐｎ接合の作用により、シリコン領域１５における帯電を容易にする。

【0062】

また、既に説明したように、キャパシタエリア１５ａは、キャパシタエリア１５ａ上のシリコン酸化膜４５より厚いフィールド絶縁膜２３によって囲まれる。チャージ処理では、薄いシリコン酸化膜４５のキャパシタエリア１５ａが、フィールド絶縁膜２３より多くの電荷を集める。また、厚いフィールド絶縁膜２３の囲いによって、キャパシタエリア１５ａの蓄積電荷が漏れる経路をなくす。

【0063】

具体的には、シリコン酸化膜４５及びフィールド絶縁膜２３に係るそれぞれのキャパシタを、一方の電極がウエル４３であると共に他方の電極がシリコン酸化膜４５及びフィールド絶縁膜２３の表面である平行平板型として近似する。具体的には、キャパシタエリア上のシリコン酸化膜４５の単位面積当たりのキャパシタンス（ＣＳとして参照する）は、フィールド絶縁膜２３の単位面積当たりのキャパシタンス（ＣＦとして参照する）より大きい。シリコンウエハが帯電して、ウエル４３とウエハ表面との間に電位差（Ｖ）が加わると、より大きなキャパシタンスＣＳのキャパシタは、より大きな電荷（Ｑ＝ＣＳ×Ｖ）を蓄積する。

【0064】

図６（ｃ）に示されるように、チャージ処理の後に、バッファードフッ化水素酸溶液をシリコンウエハ４１に適用して、帯電したシリコン酸化膜４５をエッチングすると共に、連続して、キャパシタ素子ための窪み２１としてピットをシリコンウエハ４１のシリコン領域１５に形成する。バッファードフッ化水素酸溶液の濃度は、例えば１ｗｔ％から８ｗｔ％であり、またバッファードフッ化水素酸溶液による処理時間は、例えば１から３分であることができる。ピット密度は、例えば１００個／ｍｍ^２であることができる。

【0065】

図７（ａ）に示されるように、ピットをシリコン領域１５に形成した後に、シリコン領域１５上に絶縁層１７を形成する。絶縁層１７の形成は、例えば熱酸化法であることができる。絶縁層１７は、例えばＭＯＳ型トランジスタ２７のゲート酸化膜としても利用される。

【0066】

図７（ｂ）に示されるように、絶縁層１７を形成した後に、上側電極層５５のための、例えば非結晶性シリコン層を絶縁層１７の上に堆積すると共に、フォトリソグラフィ及びエッチングによる加工により電極１９を形成する。この工程により、ＭＯＳ型トランジスタ２７のゲート電極Ｇも形成される。この電極１９のための上側電極層５５は、導電性のポリシリコンを含むことができる。絶縁層１７及び電極１９は、窪み２１の外において、窪み２１からキャパシタエリア１５ａに沿って延在し、ウエル４３、絶縁層１７、及び電極１９は、窪み２１の外に、キャパシタ素子と異なる別のキャパシタ素子を形成する。絶縁層１７は、キャパシタエリア１５ａとフィールド絶縁膜２３との境界に到達すると共に、電極１９は、キャパシタエリア１５ａとフィールド絶縁膜２３との境界を横切り、これ故に、キャパシタエリア１５ａのより多くにピットを窪み２１としてキャパシタのために形成できる。

【0067】

図７（ｃ）に示されるように、上側電極層５５を形成した後に、ｎ型ＭＯＳ型トランジスタ２７のソース領域Ｓ及びドレイン領域Ｄのためのイオン注入を行って、ソース領域Ｓ及びドレイン領域Ｄのためのｎ型半導体領域５７を形成し、逆導電型のウエル４３に電位を供給するｎ型コンタクト領域にもｎ型半導体領域５７を形成する。また、シリコンウエハ４１に電位を供給するｐ型コンタクト領域のために、またｐ型ＭＯＳ型トランジスタが存在する場合には、ｐ型ＭＯＳ型トランジスタのためのソース領域Ｓ及びドレイン領域Ｄのためのイオン注入を行って、ソース領域Ｓ及びドレイン領域Ｄのためのｐ型半導体領域（不図示）を形成する。

【0068】

これらのイオン注入の後に、層間絶縁膜５９を形成すると共にメタライズ工程を行って、ソース領域Ｓ及びドレイン領域Ｄのためのｎ型半導体領域５７、ｎ型コンタクト領域のためのｎ型半導体領域５７、及び電極１９への金属電極６１を形成する。

【0069】

これらの工程により、キャパシタ素子を含む半導体装置１１が作製される。

【0070】

この製造方法によれば、チャージ処理及びバッファードフッ化水素酸溶液処理によってピットを形成できる。ピットは、シリコン領域１５に形成された窪み２１を含む。シリコン領域１５上に絶縁層１７を形成して、この窪み２１の表面２１ｓを絶縁層１７により覆う。窪み２１において、絶縁層１７はシリコン領域１５から上側電極層５５を隔てる。キャパシタ素子は、シリコン領域１５及び上側電極層５５と、シリコン領域１５と上側電極層５５との間に設けられた絶縁層１７とを含む。

【0071】

（実施例）
図８（ａ）及び図８（ｂ）は、シリコン窪みの断面を示す走査型電子顕微鏡写真の図面である。図８（ａ）は、実施例に係るシリコンウエハ表面を示す。図８（ｂ）は、図８（ａ）に描かれたＢＯＸを収束型イオンビーム（ＦＩＢ）加工装置を用いて加工したウエハの加工断面を示す。加工断面は、図８（ａ）の「ｖｉｅｗ」で示される矢印の方向に観察される。

【0072】

図８（ｂ）を参照すると、開口２５の一辺のサイズは０．３μｍであり、窪みの深さは０．３μｍである。

【0073】

ここで、実施例の条件は、次の通りである。
純水ヒーリング処理の回転速度は、３０００ｒｐｍであることができる。帯電処理の時間は、１分である。チャージ処理の完了から、９０分以内に次の処理を行う。バッファードフッ化水素酸溶液の濃度は、５ｗｔ％であり、またバッファードフッ化水素酸溶液による処理時間は、１．５分である。

【0074】

本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。そして、それらはすべて、本発明の技術思想に含まれるものである。

【符号の説明】

【0075】

１１・・・半導体装置、１２・・・支持体、１３・・・キャパシタ、１３ａ～１３ｅ・・・キャパシタ素子、１５・・・シリコン領域、１５ａ・・・キャパシタエリア、１５ｂ・・・表面、１５ｄ・・・トランジスタエリア、１７・・・絶縁層、１９・・・電極、２１・・・窪み、２１ａ、２１ｂ、２１ｃ、２１ｄ・・・側面、２１ｓ・・・表面、２３・・・フィールド酸化膜、２５・・・開口、２５ａ、２５ｂ、２５ｃ、２５ｄ・・・縁辺、２７・・・トランジスタ、２９・・・ウエル、３１、３３・・・電極、４１・・・シリコンウエハ、４３・・・ウエル、４５・・・酸化膜、５５・・・上側電極層、５７・・・ｎ型半導体領域、５９・・・層間絶縁膜、ＡＮＧ１、ＡＮＧ２、ＡＮＧ３、ＡＮＧ４・・・角度、Ａｘ１、Ａｘ２、Ａｘ３・・・軸、Ｓ・・・ソース領域、Ｄ・・・ドレイン領域、Ｇ・・・ゲート電極、ＲＥＦ１、ＲＥＦ２、ＲＥＦ３、ＲＥＦ４・・・傾斜基準面。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】