特開 2023-98848 窒化ガリウム系装置及びそのテスト方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023098848

(43)【公開日】2023-07-11

(54)【発明の名称】窒化ガリウム系装置及びそのテスト方法

(51)【国際特許分類】

   H01L 21/822 20060101AFI20230704BHJP

   H01L 29/80 20060101ALI20230704BHJP

   H01L 21/338 20060101ALI20230704BHJP

   H01L 21/66 20060101ALI20230704BHJP

【ＦＩ】

H01L27/04 T

H01L29/80 Z

H01L29/80 H

H01L27/04 H

H01L21/66 F

【審査請求】有

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022205294

(22)【出願日】2022-12-22

(31)【優先権主張番号】63/294,505

(32)【優先日】2021-12-29

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/737,717

(32)【優先日】2022-05-05

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】500262038

【氏名又は名称】台湾積體電路製造股▲ふん▼有限公司

【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８， Ｌｉ－Ｈｓｉｎ Ｒｄ．６， Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ， Ｈｓｉｎｃｈｕ， ＴＡＩＷＡＮ

(74)【代理人】

【識別番号】100102532

【弁理士】

【氏名又は名称】好宮 幹夫

(74)【代理人】

【識別番号】100194881

【弁理士】

【氏名又は名称】小林 俊弘

(74)【代理人】

【識別番号】100215142

【弁理士】

【氏名又は名称】大塚 徹

(72)【発明者】

【氏名】ライ イーアン

(72)【発明者】

【氏名】陳 建宏

(72)【発明者】

【氏名】謝 正祥

【テーマコード（参考）】

4M106

5F038

5F102

【Ｆターム（参考）】

4M106AA08

4M106AC02

4M106AC07

4M106AD23

5F038AC09

5F038AR07

5F038BE07

5F038BH13

5F038EZ02

5F102FA06

5F102FA09

5F102GB01

5F102GC01

5F102GD01

5F102GD04

5F102GJ02

5F102GJ03

5F102GJ10

5F102GK04

5F102GK08

5F102GL04

5F102GM04

5F102GQ01

(57)【要約】

【課題】集積回路を提供する。
【解決手段】集積回路は、１つ又は複数の第ＩＩＩ族及び第Ｖ族化合物材料により形成された、第１の電圧範囲で動作するための第１の回路と、同じく１つ又は複数の第ＩＩＩ族及び第Ｖ族化合物材料により形成された、前記第１の回路に動作可能に結合するとともに実質的に第１の電圧範囲よりも高い第２の電圧範囲で動作するための第２の回路と、第１の回路に接続される１組の第１のテスト端子と、第２の回路に接続される１組の第２のテスト端子と、を含み、それぞれ前記１組の第１のテスト端子と前記１組の第２のテスト端子に印加されるテスト信号は、互いに独立する。
【選択図】図１２

【特許請求の範囲】

【請求項1】

１つ又は複数の第ＩＩＩ族及び第Ｖ族化合物材料により形成された、第１の電圧範囲で動作するための第１の回路と、
同じく前記１つ又は複数の第ＩＩＩ族及び第Ｖ族化合物材料により形成された、前記第１の回路に動作可能に結合するとともに実質的に前記第１の電圧範囲よりも高い第２の電圧範囲で動作するための第２の回路と、
前記第１の回路に接続される１組の第１のテスト端子と、
前記第２の回路に接続される１組の第２のテスト端子と、
を含み、
それぞれ前記１組の第１のテスト端子に印加される複数のテスト信号と前記１組の第２のテスト端子に印加される複数のテスト信号は、互いに独立する集積回路。

【請求項2】

前記１組の第１のテスト端子は、それぞれ前記第１の回路の複数の第１のトランジスタのうちの少なくとも１つのゲート、ドレイン及びソースに動作可能に結合し、前記１組の第２のテスト端子は、それぞれ前記第２の回路の複数の第２のトランジスタのうちの少なくとも１つのゲート、ドレイン及びソースに動作可能に結合する請求項１に記載の集積回路。

【請求項3】

それぞれ前記１組の第１のテスト端子に印加される前記テスト信号は、各々前記第２の電圧範囲内の第１の固定電圧である第１の信号、第２の信号及び第３の信号を含み、それぞれ前記１組の第２のテスト端子に印加される前記テスト信号は、各々前記第２の電圧範囲内の第２の固定電圧である第４の信号、第５の信号及び第６の信号を含む請求項２に記載の集積回路。

【請求項4】

それぞれ前記１組の第１のテスト端子に印加される前記テスト信号は、各々浮遊電圧である第７の信号、第８の信号及び第９の信号を含み、それぞれ前記１組の第２のテスト端子に印加される前記テスト信号は、それぞれ第１の電圧スイープ、第２の電圧スイープ及び接地電圧である第１０の信号、第１１の信号及び第１２の信号を含む請求項２又は３に記載の集積回路。

【請求項5】

動作可能に互いに結合する、第１の電圧範囲で動作する第１のトランジスタを少なくとも含む第１の回路と、実質的に前記第１の電圧範囲よりも高い第２の電圧範囲で動作する第２のトランジスタを少なくとも含む第２の回路と、を含有する集積回路を提供するステップと、
前記集積回路の複数の第１のテスト端子を介して複数の第１のテスト信号を前記第１のトランジスタに印加するステップと、
前記集積回路の複数の第２のテスト端子を介して複数の第２のテスト信号を前記第２のトランジスタに印加するステップと、
を備え、
前記第１のテスト信号は、前記第２のテスト信号とは独立して配置される集積回路のテスト方法。

【請求項6】

全て前記第２の電圧範囲内の固定電圧である前記第１のテスト信号及び前記第２のテスト信号を印加することにより、前記第１の回路又は前記第２の回路のうちの少なくとも１つのエピタキシャル欠陥を識別するステップを更に含む請求項５に記載の方法。

【請求項7】

浮遊電圧である前記第１のテスト信号を印加し、且つそれぞれ第１の電圧スイープ、第２の電圧スイープ及び接地電圧である前記第２のテスト信号を印加することにより、前記第２の回路の表面結晶欠陥を識別するステップを更に含む請求項５又は６に記載の方法。

【請求項8】

浮遊電圧である前記第１のテスト信号を印加し、且つそれぞれ接地電圧、接地電圧に近い電圧及び実質的に前記接地電圧よりも高い固定電圧である前記第２のテスト信号を印加することにより、前記第２のトランジスタのゲートをテストするステップを更に含む請求項５に記載の方法。

【請求項9】

集積回路の複数の第１のテスト端子を介して複数の第１のテスト信号を、窒化ガリウムを含むとともに第１の電圧範囲で動作するための前記集積回路の第１のトランジスタに印加し、且つ、
前記集積回路の複数の第２のテスト端子を介して複数の第２のテスト信号を、窒化ガリウムを含むとともに実質的に前記第１の電圧範囲よりも高い第２の電圧範囲で動作するための前記集積回路の第２のトランジスタに印加するための信号発生器と、
前記信号発生器に動作可能に結合し、独立して前記第２のテスト信号に基づいて前記第１のテスト信号を判定するためのコントローラと、
を備えるテストシステム。

【請求項10】

前記第１のテスト端子と前記第２のテスト端子は、各々動作可能に互いに隔離される請求項９に記載のテストシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示内容は、テストシステム、集積回路及びそのテスト方法に関する。

【背景技術】

【0002】

過去の数十年間、シリコン系電子装置（例えば、金属酸化膜半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ－Ｔｒａｎｓｉｓｔｏｒ；ＭＯＳＦＥＴ））は、非常に成功しており、数十ワットから数百ひいては数千ワットの電力用途（例えば、ＡＣ／ＤＣ給電、ＤＣ／ＤＣ給電及びモータ制御）の現在の基準を代表している。このようなシリコン系電子装置は、オン抵抗Ｒ_{ＤＳ（ＯＮ）}、定格電圧、スイッチング速度、パッケージングやその他のプロパティの肝心なパラメータが絶えず改良されてきた。しかしながら、これらの電子装置の性能が現在このような材料及びプロセスの固有の基礎物理学的に判定された理論的限界に近づいているため、これらのシリコン系電子装置の改良率は横ばいになっている。

【発明の概要】

【0003】

本開示内容は、集積回路を含む。集積回路は、１つ又は複数の第ＩＩＩ族及び第Ｖ族化合物材料により形成された、第１の電圧範囲で動作するための第１の回路と、同じく１つ又は複数の第ＩＩＩ族及び第Ｖ族化合物材料により形成された、第１の回路に動作可能に結合するとともに実質的に第１の電圧範囲よりも高い第２の電圧範囲で動作するための第２の回路と、第１の回路に接続される１組の第１のテスト端子と、第２の回路に接続される１組の第２のテスト端子と、を含み、それぞれ前記１組の第１のテスト端子と前記１組の第２のテスト端子に印加されるテスト信号は、互いに独立する。

【0004】

本開示内容は、集積回路のテスト方法を含む。方法は、動作可能に互いに結合する、第１の電圧範囲で動作する第１のトランジスタを少なくとも含む第１の回路と、実質的に第１の電圧範囲よりも高い第２の電圧範囲で動作する第２のトランジスタを少なくとも含む第２の回路と、を含有する集積回路を提供するステップと、集積回路の複数の第１のテスト端子を介して複数の第１のテスト信号を第１のトランジスタに印加するステップと、集積回路の複数の第２のテスト端子を介して複数の第２のテスト信号を第２のトランジスタに印加するステップと、を備え、複数の第１のテスト信号は、複数の第２のテスト信号とは独立して配置される。

【0005】

本開示内容は、テストシステムを含む。テストシステムは、集積回路の複数の第１のテスト端子を介して複数の第１のテスト信号を、窒化ガリウムを含むとともに第１の電圧範囲で動作するための集積回路の第１のトランジスタに印加し、且つ、集積回路の複数の第２のテスト端子を介して複数の第２のテスト信号を、窒化ガリウムを含むとともに実質的に第１の電圧範囲よりも高い第２の電圧範囲で動作するための集積回路の第２のトランジスタに印加するための信号発生器と、信号発生器に動作可能に結合し、独立して複数の第２のテスト信号に基づいて複数の第１のテスト信号を判定するためのコントローラと、を備える。

【図面の簡単な説明】

【0006】

本開示の幾つかの実施例の態様は、図面に合わせて読む時に以下の詳細な記述から最適に理解される。業界における標準方法に従い、様々な特徴は縮尺通りに描かれていないことに留意されたい。実際には、明らかに説明するために、様々な特徴の寸法は任意に増減可能である。

【図1】幾つかの実施例によるＧａＮ系集積回路を示すブロック図である。

【図2】幾つかの実施例による図１のＧａＮ系集積回路を示す詳細なブロック図である。

【図3-8】幾つかの実施例による図１のＧａＮ系集積回路の様々なＧａＮ系アセンブリを示す横断面図の実例である。

【図9-11】幾つかの実施例による図１のＧａＮ系集積回路の様々なＧａＮ系回路を示す回路図の実例である。

【図12】幾つかの実施例による図１のＧａＮ系集積回路のテスト方法の実例を示すフローチャートである。

【図13-18】幾つかの実施例による図１２の方法で実施された様々なテスト信号を示す。

【図19】幾つかの実施例によるＧａＮ系集積回路をテストするためのテストシステムを示すブロック図である。

【発明を実施するための形態】

【0007】

以下の開示内容により、提供される対象の異なる特徴を実施するための多くの異なる実施例又は実例を提供する。以下、本開示の幾つかの実施例を簡略化するために、アセンブリと配置の特定の実例を記述する。勿論、これらはそれぞれ単なる実例に過ぎず、制限しようとするものではない。例えば、以下の記述では、第１の特徴が第２の特徴の上方又はその上に形成されることは、第１の特徴と第２の特徴が直接接触するように形成される実施例を含んでもよく、別の特徴が第１の特徴と第２の特徴の間に形成されて第１の特徴と第２の特徴が直接接触できないようにする実施例を含んでもよい。また、本開示内容は、様々な実例において数字及び／又はアルファベットを繰り返して参照してよい。この繰り返しは、簡単且つ明瞭にするためであり、且つそれ自体は、説明される様々な実施例及び／又は配置の間の関係を限定しない。

【0008】

また、各図面に図示される１つの素子又は特徴と別（複数）の素子又は特徴との関係を記述しやすくするために、本明細書において、「…下方」、「…下」、「下部」、「…の上」、「上部」、「頂部」、「底部」及び類似する用語などの空間関連用語を使用してよい。空間関連用語は、各図面に描かれている配向以外の装置の使用又は動作時の異なる配向を網羅することを意図する。デバイスは、他の形で配向されてもよく（９０度回転又は他の配向）、且つ、本明細書において使用される空間関連記述子はそれに応じて類似するように解釈されてよい。

【0009】

第ＩＩＩ族及び第Ｖ族（又は第ＩＩＩ及びＶ族）半導体化合物材料は、通常、シリコンの代替材料の１つと見なされており、これは、これらの材料がシリコンに比べる時に最も高い材料特性を有するからである。例えば、窒化ガリウム（ＧａＮ）系材料は、既に様々な電子及び／又は光電子用途のために研究されている。ＧａＮ系材料は、典型的に、窒化ガリウム（ＧａＮ）、並びに窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）及び窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）などの窒化ガリウムの合金を指す。特に、シリコンやヒ化ガリウムなどの他の半導体に比べて、ＧａＮ系材料は、ワイドバンドギャップ半導体であり、高い温度でその電気性能を維持することができる。シリコンに比べれば、ＧａＮ系材料は、高いキャリア飽和速度をも有する。また、ＧａＮ系材料は、ウルツ鉱型結晶構造を有し、硬質材料であり、高い熱伝導率を有し、且つシリコン、ゲルマニウムやヒ化ガリウムなどの他の従来の半導体よりも遥かに高い融点を有する。従って、ＧａＮ系材料は、高電圧及び高パワーの用途に用いられることができる。

【0010】

従来、高電圧装置のみがＧａＮ系材料により形成されるが、低電圧装置が相変わらずシリコンで形成されてよい。このようなハイブリッド集積によって、製造コスト／複雑性の向上、余分の占用面積の増加、比較的高い寄生インダクタンスなどの不良な効果が誘発される場合がある。半導体処理技術の進歩につれて、同じＧａＮ系材料に基づく高電圧装置と低電圧装置の両者のモノリシック集積を採用しており、ＧａＮ系集積回路と呼ばれる場合がある。例えば、ＧａＮ系集積回路は、比較的高い電圧範囲で動作する多くの回路（例えば、制御回路、ドライバ、保護回路など）及び比較的低い電圧範囲で動作する多くの回路（例えば、パワートランジスタ）を含んでよく、これらの回路のそれぞれは、回路の能動アセンブリの１つ（例えば、トランジスタチャネル）として形成される少なくとも１つのＧａＮ系材料を含んでよい。

【0011】

ＧａＮ系の光電子装置及び電子装置は、高い商業的重要性を有するが、これらの装置の品質と信頼性は、通常、装置の１つ又は複数の半導体層における比較的高い欠陥レベルにより損害される。これらの欠陥は、例えば、（１）ＧａＮ系半導体層とシリコン、サファイア又は炭化ケイ素の非ＧａＮ基板との格子不整合、（２）過剰にエピタキシャル成長した層の凝集したフロント、（３）熱膨張の不整合、（４）不純物、及び（５）傾斜した粒界に起因する可能性がある。欠陥の存在は、エピタキシャル成長層に悪影響を与える。このような欠陥は、電子／光電子装置の性能への損害を含む。

【0012】

これらの欠陥を克服するために、複雑で単調な製造プロセスによって欠陥の濃度及び／又は影響を低減する技術が提案された。ＧａＮ系結晶に用いられる従来の生長方法が多く提案されたが、制限が依然として存在する。例えば、従来技術では、完全なＧａＮ系集積回路を製造する前にこのような欠陥を検出・テスト・選別するか又は他の方法で識別するしかできない。高電圧装置における欠陥の一部を識別するための技術が幾つか提案されたが、これらの技術は低電圧装置の側面における欠陥を一切識別できず、且つ高電圧装置をテストする時に低電圧装置に更なる傷害を与える場合がある。例えば、既存のＧａＮ系集積回路は、典型的に互いに接続された低電圧回路と高電圧回路の各々の源を有し、これによって少なくとも上記に挙げられた有害な欠陥が本質的に引き起こされる可能性がある。即ち、回路レベルで、ＧａＮ系集積回路におけるそれらの「材料レベル」の欠陥を検出・テスト・選別するか又は他の方法で識別する有効で効率的な技術がまだ提案されていない。

【0013】

本開示内容は、回路レベルでその低電圧回路及び高電圧回路の何れか１つにおける欠陥を検出可能にするＧａＮ系集積回路の様々な実施例を提供する。様々な実施例において、本明細書に開示されたように、ＧａＮ系集積回路は、低電圧回路及び高電圧回路のそれぞれに接続される対応する数のテスト端子（パッド又はピン）を含む。様々な実施例によれば、異なる高／低電圧回路に跨るこれらのテスト端子は、電気的に又は他の形で互いに隔離可能である。このように、高電圧回路及び低電圧回路における欠陥又は機能異常を共同で又は個別に識別することができる。例えば、本開示内容は、方法の様々な実施例を提供し、前記方法は、これらのテスト端子により、高電圧回路及び低電圧回路の両者に存在する可能性のあるエピタキシャル欠陥を共同で識別し、高電圧回路に存在する可能性のある表面欠陥を個別に識別し、低電圧回路のリーク電流を実質的に抑制しながら高電圧回路のゲートとソースの接合面に存在する可能性のある欠陥を個別に識別し、且つ低電圧回路及び高電圧回路のそれぞれの機能異常を個別に識別するために用いられる。

【0014】

図１は、様々な実施例によるＧａＮ系集積回路１００を示すブロック図である。説明のために、図１のブロック図が簡略化されていることを理解されたい。従って、ＧａＮ系集積回路１００は、本開示内容の範疇内に留まりながら、様々な他の（例えば、機能）ブロックの何れか１つを含んでもよい。

【0015】

以下に検討されるように、ＧａＮ系集積回路１００は、多くの（例えば、電子）アセンブリを含み、これらのアセンブリは、窒化ガリウム（ＧａＮ）、並びに窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）及び窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）などの窒化ガリウム（ＧａＮ）の合金のようなＧａＮ系材料で形成される。これらのアセンブリの実例は、トランジスタ、抵抗器、コンデンサ、ダイオードなどを含むが、これらに限定されない。このようなＧａＮ系材料は、ＧａＮ系集積回路１００の基板とされる非ＧａＮ系材料（例えばシリコン、サファイア及び／又は炭化ケイ素）にエピタキシャル成長してよい。ＧａＮ系集積回路１００は、システム・オン・チップ（ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ；ＳｏＣ）アーキテクチャ又はマルチＳｏＣアーキテクチャとして実施されてよい。従って、ＧａＮ系集積回路１００は、単一の基板又は複数の基板に形成されてよい。

【0016】

図示されるように、ＧａＮ系集積回路１００は、１つの高電圧回路（又は回路システム）１１０及び少なくとも１つの低電圧回路（又は回路システム）１６０を少なくとも含む。高電圧回路１１０と低電圧回路１６０は、動作可能に互いに結合する。高電圧回路１１０及び低電圧回路１６０のそれぞれは、多くのＧａＮ系アセンブリを含む。従って、高電圧回路１１０と低電圧回路１６０は、ＧａＮ系集積回路１００にモノリシックに統合されると称される場合があり、ＧａＮ系集積回路１００は、例えば全ＧａＮパワー集積回路（例えば、電力パワーコンバータ）として用いられてよい。

【0017】

様々な実施例において、高電圧回路１１０のアセンブリは、実質的に低電圧回路１６０のアセンブリの動作可能な電圧範囲よりも高い電圧範囲で動作可能である。例えば、高電圧回路１１０のアセンブリは、４０ボルトを超えた電圧範囲（例えば、６００ボルト程度の電圧）での動作を維持することができ、低電圧回路１６０のアセンブリは、多くても１２ボルトの電圧範囲での動作を維持することができる。しかしながら、高電圧回路１１０及び低電圧回路１６０の各々のアセンブリは、本開示内容の範疇内に留まりながら、様々な他の電圧範囲内の何れか１つで動作可能であることを理解されたい。

【0018】

様々な実施例において、ＧａＮ系集積回路１００は、多くの（テスト）端子１０２－１、１０２－２、１０２－３、１０２－４、１０２－５、１０２－６、１０２－７、１０２－８、１０２－９、１０２－１０、１０２－１１及び１０２－１２を更に含む。端子１０２－１～端子１０２－１２は、動作可能に（例えば、電気的に）互いに隔離される。また、端子１０２－１～端子１０２－５及び端子１０２－１０～１０２－１２は、低電圧回路１６０に動作可能に結合してよく、端子１０２－６、端子１０２－８及び端子１０２－９は、高電圧回路１１０に動作可能に結合してよく、端子１０２－７は、ＧａＮ系集積回路１００の１つ又は複数の基板に接続される。端子の対応するセットが高電圧回路１１０及び低電圧回路１６０に結合するため、高電圧回路１１０及び／又は低電圧回路１６０の様々な欠陥を効率的且つ有効に識別することができ、以下で前記欠陥についてより詳細に検討する。様々な実施例において、端子１０２－１～端子１０２－１２のそれぞれは、多くの相互接続構造（例えば、金属線、金属ビアホールなど）を介して１つ又は複数のバンプ構造（例えば、半田ボール、銅バンプ、銅ピラー又は他のコネクタ素子）に電気的に結合し、且つＧａＮ系集積回路１００のＧａＮ系アセンブリ（例えば、トランジスタ、コンデンサ、抵抗器、ダイオードなど）の電極に結合する。

【0019】

図２を参照し、様々な実施例によるＧａＮ系集積回路１００のより詳細なブロック図を代表的な実例として図示する。説明のために、図２のブロック図が簡略化されていることを理解されたい。従って、高電圧回路１１０及び低電圧回路１６０のそれぞれは、本開示内容の範疇内に留まりながら、様々な他の（例えば、機能）ブロック又はアセンブリの何れか１つを含んでもよい。図示されるように、高電圧回路１１０は、（例えば、互いに直列に結合する）多くのパワートランジスタ２１０を含み、低電圧回路１６０は、静電気放電（ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ；ＥＳＤ）保護回路２６０、制御回路２６２及びドライバ回路２６４を含む。

【0020】

高電圧側では、パワートランジスタ２１０は、それぞれ端子１０２－９、端子１０２－６及び端子１０２－８に接続されるゲート（Ｇ）、ソース（Ｓ）及びドレイン（Ｄ）を有する。低電圧側では、ＥＳＤ保護回路２６０は、端子１０２－１、端子１０２－２、端子１０２－３及び端子１０２－４に接続されてよく、制御回路２６２は、端子１０２－１、端子１０２－２及び端子１０２－１２に接続されてよく（且つＥＳＤ保護回路２６０を介して端子１０２－４に接続される）、ドライバ回路２６４は、端子１０２－５、端子１０２－１０及び端子１０２－１１に接続される。様々な実施例によれば、端子１０２－１～端子１０２－１２のそれぞれは、ＧａＮ系集積回路１００のピンとして実施されてよい。

【0021】

様々な実施例において、ＥＳＤ保護回路２６０は、ＥＳＤイベントが制御回路２６２の結合した回路などに発生する（又は前記結合した回路に損害を与える）ことを防止することができる。端子１０２－２（ＧａＮ系集積回路１００の入力／出力（ｉｎｐｕｔ／ｏｕｔｐｕｔ；Ｉ／Ｏ）ピンとして用いられてよい）及び端子１０２－４は、それぞれＥＳＤ保護回路２６０の高側及び低側として用いられてよい。例えば、端子１０２－２及び端子１０２－４は、各々ＥＳＤパルスが制御回路２６２に結合することを防止することができる。端子１０２－３は、ＥＳＤ保護回路２６０が正常に作動できるか否かをテストするための検知端子とされるように、ＥＳＤ保護回路２６０の１つ又は複数の内部ノードに接続されてよい。端子１０２－３は、場合に応じて形成されてよい。端子１０２－２を介して１つ又は複数の入力信号を受信するとともに端子１０２－１２を介して供給電圧を受信することができる制御回路２６２は、１つ又は複数の制御信号をドライバ回路２６４に提供することができる。端子１０２－１は、制御回路２６２が正常に作動できるか否かをテストするための検知端子とされるように、制御回路２６２の１つ又は複数の内部ノードに接続されてよい。端子１０２－１１は、ドライバ回路２６４の入力端に接続されてよく、前記入力端は、ドライバ回路２６４をテストするために機能信号（例えば、機能電圧）を提供することができる。端子１０２－１０及び端子１０２－５は、それぞれ異なる供給電圧をドライバ回路２６４に提供することができる。端子１０２－９は、パワートランジスタ２１０の入力端に接続されてよく、前記入力端は、機能信号（例えば、機能電圧）をパワートランジスタ２１０に提供することができる。端子１０２－８及び端子１０２－６は、それぞれ異なる供給電圧をパワートランジスタ２１０に提供することができる。スイッチングレギュレータ又はリニアレギュレータとして実施可能なパワートランジスタ２１０は、ＧａＮ系集積回路１００のＩ／Ｏピン（図示されていない）を介してＧａＮ系集積回路１００の負荷に充電することができる。

【0022】

図３、図４、図５、図６、図７及び図８は、それぞれ様々な実施例による複数種のＧａＮ系アセンブリ３００、４００、５００、６００、７００及び８００の実例を示し、これらのＧａＮ系アセンブリを実施することにより、ＧａＮ系集積回路１００の高電圧回路１１０及び低電圧回路１６０のうちの少なくとも１つを構成してよい。ＧａＮ系アセンブリ３００～ＧａＮ系アセンブリ８００は、各々アセンブリの能動素子（例えば、トランジスタの能動チャネル）として用いられるＧａＮ系材料（例えば、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮなど）のうちの少なくとも１つを含む。また、ＧａＮ系アセンブリ３００～ＧａＮ系アセンブリ８００は、集積回路１００の同じ又は異なる非ＧａＮ系基板（例えば、シリコン）に形成されてよい。従って、ＧａＮ系アセンブリ３００～ＧａＮ系アセンブリ８００のそれぞれは、非ＧａＮ系基板にエピタキシャル成長した１つ又は複数のＧａＮ系材料を有し、前記材料は、ＧａＮ系材料の層内に存在するか又は異なるＧａＮ系層の界面に存在する以上の識別された欠陥のうちの一部を有してよい。

【0023】

図３～図８に示される模式的横断面図は、単に説明のために提供されたものであり、本開示内容の範疇を制限しようとするものではないことを理解されたい。従って、ＧａＮ系集積回路１００は、本開示内容の範疇内に留まりながら、様々な他のＧａＮ系アセンブリ及び／又は非ＧａＮ系アセンブリの何れか１つを含んでよい。

【0024】

まず図３を参照し、アセンブリ３００は、高電圧回路１１０に適用可能なパワートランジスタとして実施されてよい。幾つかの実施例において、アセンブリ３００は、高電子移動度トランジスタ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ；ＨＥＭＴ）であってよく、高電流密度、高破壊電圧（ＨＥＭＴが高いゲート及び／又はドレイン電圧を受けても損傷されないか及び／又は不規則な電流挙動を示さない能力）及び低オン抵抗を有し、低オン抵抗は、アセンブリ３００が約４０ボルト～約６５０ボルトの電圧範囲での動作を維持することを可能にする。従って、アセンブリ３００は、以下で「パワーＨＥＭＴ ３００」と称される。以下で検討される二次元電子ガス（ｔｗｏ－ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ；２ＤＥＧ）は、典型的にこのようなＨＥＭＴにおける電荷キャリアとして用いられる。

【0025】

図３の横断面図に示すように、パワーＨＥＭＴ ３００は、基板３１０、基板３１０の上方にある遷移構造３２０、遷移構造３２０の上方にあるバッファ層３３０、バッファ層３３０の上方にあるチャネル層３４０及びチャネル層３４０の上方にある能動層３５０を含む。パワーＨＥＭＴ ３００は、場合に応じて基板３１０とチャネル層３４０の間にあるバリア層構造３６０を含む。パワーＨＥＭＴ ３００は、チャネル層３４０の上方にあるソース電極３７２とドレイン電極３７４、及び能動層３５０の上方にあるゲート電極３８０をも含む。幾つかの実施例において、ソース電極３７２とドレイン電極３７４は、能動層３５０の上方に形成される。

【0026】

基板３１０は、炭化ケイ素（ＳｉＣ）基板、サファイア基板又はシリコン（Ｓｉ）基板を含む。少なくとも１つの実施例において、基板３１０は、本明細書に記載のようなＧａＮ層の上側層との最適な格子不整合を提供するようにＳｉ（１１１）ウェハを含む。

【0027】

遷移構造３２０は、基板３１０の上方にある核生成層３２２を含む。核生成層３２２は、基板３１０と本明細書に記載のようなＧａＮ層の上側層との間の格子不整合及び／又は熱膨張係数（ｔｈｅｒｍａｌ ｅｘｐａｎｓｉｏｎ ｃｏｅｆｆｉｃｉｅｎｔ；ＴＥＣ）不整合を架橋することに適する格子構造及び／又はＴＥＣを有する。幾つかの実施例において、核生成層３２２は、窒化アルミニウム（ＡｌＮ）を含む。幾つかの実施例において、核生成層３２２は、７０～３００ナノメートル（ｎａｎｏｍｅｔｅｒ；ｎｍ）の厚さを有する。幾つかの実施例において、核生成層３２２は省略される。

【0028】

遷移構造３２０は、核生成層３２２の上方、又は核生成層３２２が省略された１つ又は複数の実施例において基板３１０の上方にある遷移層３２４を更に含む。遷移層３２４は、更に核生成層３２２（又は基板３１０）と本明細書に記載のようなＧａＮ層の上側層の間の格子構造及びＴＥＣの漸進的変化を促進する。幾つかの実施例において、遷移層３２４は、プログレッシブ窒化アルミニウムガリウム（Ａｌ_ｘＧａ_{（１－ｘ）}Ｎ、ｘはアルミニウムガリウム成分におけるアルミニウム含有量の割合であり、０＜ｘ＜１）層を含む。幾つかの実施例において、プログレッシブ窒化アルミニウムガリウム層は、基板３１０に近い底部層からバッファ層３３０に近い頂部層までの複数の層を含み、これらの層は、各々減少した割合ｘを有する。少なくとも１つの実施例において、プログレッシブ窒化アルミニウムガリウム層は、３つの層を有し、これらの層は、底部層に対して０．７～０．９の範囲内にあり、中間層に対して０．４～０．６の範囲内にあり、且つ頂部層に対して０．１５～０．３の範囲内にあるｘ割合を有する。幾つかの実施例において、ｘ割合の異なる複数の層を有する代わりに、プログレッシブ窒化アルミニウムガリウム層は、割合ｘの連続的な勾配を有する。幾つかの実施例において、遷移層３２４は、５００ｎｍ～１０５０ｎｍの厚さを有する。幾つかの実施例において、遷移層３２４は省略される。

【0029】

バッファ層３３０は、パワーＨＥＭＴ ３００の破壊電圧（例えば、多くても約６５０ボルト）を向上させるための高抵抗率層を画定する。幾つかの実施例において、バッファ層３３０は、１つ又は複数の第ＩＩＩ族及び第Ｖ族化合物層を含む。第ＩＩＩ族及び第Ｖ族化合物層の実例は、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ及びＩｎＡｌＧａＮを含むが、これらに限定されない。幾つかの実施例において、バッファ層３３０は、所定の高抵抗率に達するようにドーパントを含む。少なくとも１つの実施例において、ドーパントはｐ型ドーパントである。少なくとも１つの実施例において、バッファ層３３０は、ｐ型ドーパントがドープされたＧａＮを含む。ｐ型ドーパントの実例は、Ｃ、Ｆｅ、Ｍｇ及びＺｎを含むが、これらに限定されない。少なくとも１つの実施例において、バッファ層３３０におけるｐ型ドーパントの濃度は、約５×１０^１８個のイオン／ｃｍ^３以上である。少なくとも１つの実施例において、バッファ層３３０は、５００ｎｍ～２０００ｎｍの厚さを有する。

【0030】

チャネル層３４０は、パワーＨＥＭＴ ３００の電流性能を改良するために、バッファ層３３０より低い抵抗率を有する。幾つかの実施例において、チャネル層３４０は、１つ又は複数の第ＩＩＩ族及び第Ｖ族化合物層を含む。第ＩＩＩ族及び第Ｖ族化合物層の実例は、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ及びＩｎＡｌＧａＮを含むが、これらに限定されない。少なくとも１つの実施例において、第ＩＩＩ族及び第Ｖ族化合物層の１つ又は複数はドープされた。１つ又は複数の実施例において、チャネル層３４０は、交互に配置されるｐ型ドープとｎ型ドープの第ＩＩＩ族及び第Ｖ族化合物層を含む。少なくとも１つの実施例において、チャネル層３４０は、ｐ型ドープのＧａＮ層を含む。ｐ型ドープのＧａＮ層におけるｐ型ドーパントの実例は、Ｃ、Ｆｅ、Ｍｇ及びＺｎを含むが、これらに限定されない。少なくとも１つの実施例において、チャネル層３４０におけるｐ型ドーパントの濃度は、バッファ層３３０におけるｐ型ドーパントの濃度より低い。例えば、チャネル層３４０におけるｐ型ドーパントの濃度は、１×１０^１７個のイオン／ｃｍ^３以下である。少なくとも１つの実施例において、チャネル層３４０は、２００ｎｍ～５００ｎｍの厚さを有する。

【0031】

能動層３５０は、組成がチャネル層３４０の１つ又は複数の第ＩＩＩ族及び第Ｖ族化合物層と異なる１つ又は複数の第ＩＩＩ族及び第Ｖ族化合物層を含む。幾つかの実施例において、能動層３５０は、ＡｌＮ、Ａｌ_ｙＧａ_{（１－ｙ）}Ｎ（ただし、ｙはアルミニウム含有量の割合であり、０＜ｙ＜１）又はそれらの組み合わせを含む。能動層３５０は、二次元電子ガス（ｔｗｏ－ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ；２ＤＥＧ）をチャネル層３４０と能動層３５０の間の界面３４１に沿ってチャネル層３４０に形成するために用いられる。２種類の異なる半導体材料を有する能動層３５０とチャネル層３４０の間にヘテロ接合面が形成される。能動層３５０とチャネル層３４０の間にバンドギャップが非連続的に存在する。能動層３５０における圧電効果による電子は、チャネル層３４０まで降下し、それによって、チャネル層３４０において、能動層３５０との界面３４１に隣接するように高移動性の伝導電子（即ち、２ＤＥＧ）の薄層を構築する。２ＤＥＧにおける電子は、チャネル層３４０における電荷キャリアである。幾つかの実施例において、十分な電圧をゲート電極３８０に印加すると、ドレイン電極３７４からチャネル層３４０を介してソース電極３７２まで流れる電流（即ち、ドレイン電流）を変調する可能性がある。

【0032】

２ＤＥＧは、チャネル層３４０と能動層３５０の間のヘテロ接合面を形成する異なる第ＩＩＩ族及び第Ｖ族化合物材料の界面３４１に自然に発生する。幾つかの実施例において、自然に現れた２ＤＥＧによって、パワーＨＥＭＴ ３００は、電圧がゲート電極３８０に印加されていない場合でも導電し、即ち、パワーＨＥＭＴ ３００は、通常開装置（空乏モードと称される場合がある）である。

【0033】

幾つかの実施例において、パワーＨＥＭＴ ３００は、通常閉装置（増強モードと称される場合がある）に変換可能である。例えば、ゲート電極３８０は、ゲート構造下の２ＤＥＧを空乏化するためのゲート構造を含み、即ち、電極３８０下の領域３４４における２ＤＥＧが全て空乏化され、それぞれ（ｉ）ゲート電極３８０と（ｉｉ）ソース電極３７２及びドレイン電極３７４の間の領域３４５、３４６における２ＤＥＧが残される。少なくとも１つの実施例において、電極３８０のゲート構造は、能動層３５０の上方にあるｐ型ドープ層、及びｐ型ドープ層の上方にあるｎ型ドープ層を含む。ｐ型ドープ層及び／又はｎ型ドープ層の材料の実例は、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ及びＩｎＡｌＧａＮを含むが、これらに限定されない。ｐ型ドーパントの実例は、炭素、鉄、マグネシウム及び亜鉛を含むが、これらに限定されない。ｎ型ドーパントの実例は、シリコン及び酸素を含むが、これらに限定されない。少なくとも１つの実施例において、ｎ型ドープ層は省略される。

【0034】

選択的に、バリア層構造３６０は、第１のバリア層３６２又は第２のバリア層３６４のうちの少なくとも１つを含む。第１のバリア層３６２は、遷移構造３２０とバッファ層３３０の間に形成される。第１のバリア層３６２は、基板３１０の材料のバッファ層３３０への拡散を遮断するために用いられる。第２のバリア層３６４は、バッファ層３３０とチャネル層３４０の間に形成される。第２のバリア層３６４は、ｐ型ドーパントのバッファ層３３０からチャネル層３４０への拡散を遮断するために用いられる。

【0035】

続いて図４を参照し、アセンブリ４００は、低電圧回路１６０に適用可能なＨＥＭＴとして実施されてよい。また、アセンブリ４００は、増強モードで動作可能である。従って、アセンブリ４００は、以下で「Ｅ－ＨＥＭＴ ４００」と称される。Ｅ－ＨＥＭＴ ４００は、実質的にパワーＨＥＭＴ ３００に類似するが、比較的低い電圧範囲、例えば約６ボルト～約１２ボルト（又は多くても４０ボルト）の範囲内で動作するために用いられる。従って、Ｅ－ＨＥＭＴ ４００の素子について次のように簡単に記述する。

【0036】

図４の横断面図に示すように、Ｅ－ＨＥＭＴ ４００は、基板４１０、基板４１０の上方にあるバッファ層４３０、バッファ層４３０の上方にあるチャネル層４４０及びチャネル層４４０の上方にある能動層４５０を含む。Ｅ－ＨＥＭＴ ４００は、チャネル層４４０の上方にあるソース電極４７２とドレイン電極４７４、及び能動層４５０の上方にあるゲート電極４８０をも含む。幾つかの実施例において、ソース電極４７２とドレイン電極４７４は、能動層４５０の上方に形成される。ゲート電極４８０が能動層４５０と金属コンタクト４９０の間にあるｐ型ドープ層又はｎ型ドープ層（例えば、ＧａＮ）４９２を更に含む以外に、基板４１０、バッファ層４３０、チャネル層４４０、能動層４５０、ソース電極４７２、ドレイン電極４７４及びゲート電極４８０といった素子は、それぞれ実質的に図３における基板３１０、バッファ層３３０、チャネル層３４０、能動層３５０、ソース電極３７２、ドレイン電極３７４及びゲート電極３８０といった素子に類似する。

【0037】

続いて図５を参照し、アセンブリ５００は、低電圧回路１６０に適用可能なＨＥＭＴとして実施されてよい。また、アセンブリ５００は、空乏モードで動作可能である。従って、アセンブリ５００は、以下で「Ｄ－ＨＥＭＴ ５００」と称される。Ｄ－ＨＥＭＴ ５００は、実質的にパワーＨＥＭＴ ３００に類似するが、比較的低い電圧範囲、例えば約６ボルト～約１２ボルト（又は多くても４０ボルト）の範囲内で動作するために用いられる。従って、Ｄ－ＨＥＭＴ ５００の素子について次のように簡単に記述する。

【0038】

図５の横断面図に示すように、Ｄ－ＨＥＭＴ ５００は、基板５１０、基板５１０の上方にあるバッファ層５３０、バッファ層５３０の上方にあるチャネル層５４０及びチャネル層５４０の上方にある能動層５５０を含む。Ｄ－ＨＥＭＴ ５００は、チャネル層５４０の上方にあるソース電極５７２とドレイン電極５７４、及び能動層５５０の上方にあるゲート電極５８０をも含む。幾つかの実施例において、ソース電極５７２とドレイン電極５７４は、能動層５５０の上方に形成される。基板５１０、バッファ層５３０、チャネル層５４０、能動層５５０、ソース電極５７２、ドレイン電極５７４及びゲート電極５８０といった素子は、それぞれ実質的に図３における基板３１０、バッファ層３３０、チャネル層３４０、能動層３５０、ソース電極３７２、ドレイン電極３７４及びゲート電極３８０といった素子に類似する。

【0039】

続いて図６を参照し、アセンブリ６００は、高電圧回路１１０及び／又は低電圧回路１６０に適用可能なＨＥＭＴ構造において実施されてよい。アセンブリ６００は、実質的にパワーＨＥＭＴ ３００に類似するが、抵抗器などの２端子装置として動作するために用いられる。従って、アセンブリ６００は、以下で「ＨＥＭＴ抵抗器６００」と称され、ＨＥＭＴ抵抗器６００の素子について次のように簡単に記述する。

【0040】

図６の横断面図に示すように、ＨＥＭＴ抵抗器６００は、基板６１０、基板６１０の上方にあるバッファ層６３０、バッファ層６３０の上方にあるチャネル層６４０及びチャネル層６４０の上方にある能動層６５０を含む。ＨＥＭＴ抵抗器６００は、それぞれＨＥＭＴ抵抗器６００の両端とされる、チャネル層６４０の上方にある第１の電極６７２及び第２の電極６７４をも含む。幾つかの実施例において、第１の電極６７２及び第２の電極６７４は、能動層６５０の上方に形成される。基板６１０、バッファ層６３０、チャネル層６４０、能動層６５０、ソース電極６７２及びドレイン電極６７４といった素子は、それぞれ実質的に図３における基板３１０、バッファ層３３０、チャネル層３４０、能動層３５０、ソース電極３７２及びドレイン電極３７４といった素子に類似する。

【0041】

このようなＧａＮ系抵抗器（例えば、ＨＥＭＴ抵抗器６００）以外に、ＧａＮ系集積回路１００は、多くの他のタイプの抵抗器を含んでもよく、これらの抵抗器は、ＧａＮ系材料で形成されるわけではない。例えば、ＧａＮ系集積回路１００は、シリコンクロム（ＳｉＣｒ）で形成された薄膜抵抗器を含んでよい。一般的には、このような薄膜抵抗器は、それらのＨＥＭＴ構造の上に配置される誘電体層に形成されるＳｉＣｒ薄膜を有する。ＳｉＣｒ薄膜の２つの末端は、それぞれ薄膜抵抗器の両端とされる２つのコンタクト／電極に接続される。

【0042】

続いて図７を参照し、アセンブリ７００は、高電圧回路１１０及び／又は低電圧回路１６０に適用可能なＨＥＭＴ構造において実施されてよい。アセンブリ７００は、実質的にパワーＨＥＭＴ ３００に類似するが、コンデンサなどの２端子装置として動作するために用いられる。従って、アセンブリ７００は、以下で「ＨＥＭＴコンデンサ７００」と称され、ＨＥＭＴコンデンサ７００の素子について次のように簡単に記述する。

【0043】

図７の横断面図に示すように、ＨＥＭＴコンデンサ７００は、基板７１０、基板７１０の上方にあるバッファ層７３０、バッファ層７３０の上方にあるチャネル層７４０及びチャネル層７４０の上方にある能動層７５０を含む。ＨＥＭＴコンデンサ７００は、チャネル層７４０の上方にあるソース電極７７２とドレイン電極７７４、及び能動層７５０の上方にあるゲート電極７８０をも含む。幾つかの実施例において、ソース電極７７２とドレイン電極７７４は、能動層７５０の上方に形成される。ソース電極７７２とドレイン電極７７４は、短絡するように接続されてよく、ソース電極７７２とドレイン電極７７４は、ＨＥＭＴコンデンサ７００の第１の端子とされ、ゲート電極７８０は、ＨＥＭＴコンデンサ７００の第２の端子とされる。基板７１０、バッファ層７３０、チャネル層７４０、能動層７５０、ソース電極７７２、ドレイン電極７７４及びゲート電極７８０といった素子は、それぞれ実質的に図３における基板３１０、バッファ層３３０、チャネル層３４０、能動層３５０、ソース電極３７２、ドレイン電極３７４及びゲート電極３８０といった素子に類似する。

【0044】

このようなＧａＮ系コンデンサ（例えば、ＨＥＭＴコンデンサ７００）以外に、ＧａＮ系集積回路１００は、多くの他のタイプのコンデンサを含んでもよく、これらのコンデンサは、ＧａＮ系材料で形成されるわけではない。例えば、ＧａＮ系集積回路１００は、それらのＨＥＭＴ構造の上に配置される金属－絶縁体－金属（ｍｅｔａｌ－ｉｎｓｕｌａｔｏｒ－ｍｅｔａｌ；ＭＩＭ）コンデンサを含んでよい。一般的には、ＭＩＭコンデンサは、第１の相互接続（例えば、金属）構造及び第２の相互接続（例えば、金属）構造を含み、誘電体層は前記２つの構造の間に介在する。第１の相互接続構造及び第２の相互接続構造は、それぞれＭＩＭコンデンサの両端とされてよい。

【0045】

続いて図８を参照し、アセンブリ８００は、高電圧回路１１０及び／又は低電圧回路１６０に適用可能なＨＥＭＴ構造において実施されてよい。アセンブリ８００は、実質的にパワーＨＥＭＴ ３００に類似するが、ダイオードなどの２端子装置として動作するために用いられる。従って、アセンブリ８００は、以下で「ＨＥＭＴダイオード８００」と称され、ＨＥＭＴダイオード８００の素子について次のように簡単に記述する。

【0046】

図８の横断面図に示すように、ＨＥＭＴダイオード８００は、基板８１０、基板８１０の上方にあるバッファ層８３０、バッファ層８３０の上方にあるチャネル層８４０及びチャネル層８４０の上方にある能動層８５０を含む。ＨＥＭＴダイオード８００は、チャネル層８４０の上方にあるソース電極８７２とドレイン電極８７４、及び能動層８５０の上方にあるゲート電極８８０をも含む。幾つかの実施例において、ソース電極８７２とドレイン電極８７４は、能動層８５０の上方に形成される。ソース電極８７２とゲート電極８８０は、短絡するように接続されてよく、ソース電極８７２とゲート電極８８０は、共同してＨＥＭＴダイオード８００の第１の端子（例えば、アノード）とされ、ドレイン電極８７４は、ＨＥＭＴダイオード８００の第２の端子（例えば、カソード）とされる。基板８１０、バッファ層８３０、チャネル層８４０、能動層８５０、ソース電極８７２、ドレイン電極８７４及びゲート電極８８０といった素子は、それぞれ実質的に図３における基板３１０、バッファ層３３０、チャネル層３４０、能動層３５０、ソース電極３７２、ドレイン電極３７４及びゲート電極３８０といった素子に類似する。

【0047】

図９、図１０及び図１１は、それぞれ様々な実施例によるＧａＮ系集積回路１００の低電圧回路１６０のＥＳＤ保護回路２６０、制御回路２６２及びドライバ回路２６４を示す回路図の実例９００、１０００及び１１００である。図９～図１１に示される回路図は、単に説明のために提供されたものであり、本開示内容の範疇を制限しようとするものではないことを理解されたい。従って、低電圧回路１６０の回路のそれぞれは、本開示内容の範疇内に留まりながら、様々な他の回路配置の何れか１つとして実施されてよい。

【0048】

図９の回路図の実例９００において、ＥＳＤ保護回路２６０は、直列に接続される多くのＧａＮ系ゲート－ソース短絡トランジスタ９０２、ＧａＮ系又は非ＧａＮ系抵抗器９０４及びＧａＮ系分流トランジスタ９０６を含んでよい。幾つかの実施例において、ＥＳＤ保護回路２６０の高側は、動作可能に（例えば、電気的に）端子１０２－２と次の段階の回路（例えば、制御回路２６２）の間に接続されてよく、ＥＳＤ保護回路２６０の低側は、動作可能に（例えば、電気的に）端子１０２－４に接続されてよい。

【0049】

図１０の回路図の実例１０００において、制御回路２６２は、多くのＧａＮ系トランジスタ１００２及び１００４を含んでよく、これらのトランジスタは、図示されるように互いに動作可能に（例えば、電気的に）結合し、更に第１の供給電圧（例えば、ＶＤＤ）と第２の供給電圧（例えば、ＶＳＳ）の間にある。トランジスタ１００２は、第１の導電型（例えば、ｐ型）又は第１の動作モード（例えば、空乏モード）を有してよく、トランジスタ１００４は、第２の導電型（例えば、ｎ型）又は第２の動作モード（例えば、増強モード）を有してよく、このように制御回路２６２を相補型論理回路として形成する。しかしながら、制御回路２６２は、本開示内容の範疇内に留まりながら、抵抗器－トランジスタ論理回路（例えばｐ型トランジスタがＨＥＭＴ抵抗器で形成され、且つｎ型トランジスタがｐ－ＧａＮゲート制御式ＨＥＭＴで形成された場合）として構築されてよいことを理解されたい。幾つかの実施例において、第１の供給電圧及び第２の供給電圧は、それぞれ端子１０２－１２及び端子１０２－４を介して受信されてよい。幾つかの実施例において、制御回路２６２は、端子１０２－２に接続される入力端（命令信号を受信可能）、及び次の段階の回路（例えば、ドライバ回路２６４）に接続される出力端を有してよい。制御回路２６２は、例えばクロック信号をドライバ回路２６４に出力することができる。

【0050】

図１１の回路図の実例１１００において、ドライバ回路２６４は、多くのＧａＮ系トランジスタ１１０２及び１１０４を含んでよく、これらのトランジスタは、図示されるように互いに動作可能に（例えば、電気的に）結合し、更に第１の供給電圧（例えば、ＶＤＤ）と第２の供給電圧（例えば、ＶＳＳ）の間にある。トランジスタ１１０２は、第１の導電型（例えば、ｐ型）又は第１の動作モード（例えば、空乏モード）を有してよく、トランジスタ１１０４は、第２の導電型（例えば、ｎ型）又は第２の動作モード（例えば、増強モード）を有してよく、このようにドライバ回路２６４を相補型論理回路として形成する。しかしながら、ドライバ回路２６４は、本開示内容の範疇内に留まりながら、抵抗器－トランジスタ論理回路（例えばｐ型トランジスタがＨＥＭＴ抵抗器で形成され、且つｎ型トランジスタがｐ－ＧａＮゲート制御式ＨＥＭＴで形成された場合）として構築されてよいことを理解されたい。幾つかの実施例において、第１の供給電圧及び第２の供給電圧は、それぞれ端子１０２－１０及び端子１０２－５を介して受信されてよい。ドライバ回路２６４は、１つ又は複数のＧａＮ系又は非ＧａＮ系コンデンサ１１０６を更に含んでよい。幾つかの実施例において、ドライバ回路２６４は、制御回路２６２に接続される入力端、及び次の段階の回路（例えば、パワートランジスタ２１０）に接続される出力端を有してよい。ドライバ回路２６４は、ゲート信号をパワートランジスタ２１０に提供することができる。

【0051】

以下、図１２を参照し、様々な実施例による開示されたＧａＮ系集積回路１００の様々な欠陥を識別するための方法１２００の実例を示すフローチャートである。本明細書に開示されたように、ＧａＮ系集積回路１００は、多くの隔離端子（例えば、端子１０２－１～１０２－１２）を含むため、方法１２００の動作により回路レベルのＧａＮ系集積回路１００の様々な（例えば、生長）欠陥を検出・テスト・選別又は他の形で識別することを可能にする。従って、図１２について、以上の図面の一部（例えば、図２のＧａＮ系集積回路１００）を参照しながら以下のように検討する。方法１２００について説明された実施例は単なる実例である。従って、本開示内容の範疇内に留まりながら、複数の動作の何れか１つが省略され、並べ替えられ及び／又は追加されてもよいことを理解されたい。

【0052】

簡単な概説では、方法１２００は、１つの高電圧回路及び少なくとも１つの低電圧回路を少なくとも含むＧａＮ系集積回路を提供する動作１２０２からスタートする。高電圧回路と低電圧回路は、動作可能に互いに結合する。また、高電圧回路は、第１の電圧範囲で動作する多くの第１のＧａＮ系アセンブリを含み、低電圧回路は、第２の電圧範囲で動作する多くの第２のＧａＮ系アセンブリを含み、第１の電圧範囲は、実質的に第２の電圧範囲よりも高い。続いて、方法１２００は、高電圧回路に結合する集積回路の多くの第１のテスト端子を介して多くの第１のテスト信号を高電圧回路に印加する動作１２０４に移行する。動作１２０４と同時に又はそれとは別に、方法１２００は、低電圧回路に結合する集積回路の多くの第２のテスト端子を介して多くの第２のテスト信号を低電圧回路に印加する動作１２０６に移行する。様々な実施例において、第１のテスト信号は、第２のテスト信号とは独立して配置される。

【0053】

図１３は、様々な実施例による第１組のテスト信号及び第２組のテスト信号がそれぞれ高電圧回路１１０及び低電圧回路１６０に印加されてエピタキシャル欠陥を識別することを示す。このようなエピタキシャル欠陥は、高電圧回路１１０、低電圧回路１６０のＧａＮ系アセンブリの何れか１つに存在する可能性がある。例えば、このエピタキシャル欠陥は、基板全体にわたるＧａＮ系層の１つ又は複数における全域欠陥（例えば、線転位、粒界、歪みなどによる）であってよい。図３のアセンブリ３００（パワートランジスタ２１０の実現）を代表的な実例とすれば、このようなエピタキシャル欠陥は、層３２２～３５０又はこれらの層と隣り合う層の対応する界面の何れか１つに存在する可能性がある。

【0054】

図示されるように、端子１０２－６～端子１０２－９を介して高電圧回路１１０に印加される第１のテスト信号及び端子１０２－１～端子１０２－５と端子１０２－１０～１０２－１２を介して低電圧回路１６０に印加される第２のテスト信号は、全て比較的高い電圧レベルで配置され（例えば、高電圧回路１１０の動作電圧範囲内）、基板に接続される端子１０２－７が接地電圧に繋がる場合が除外される。基板端子１０２－７を除き、全ての端子がこの高ストレス電圧に繋がるため、これらの端子の何れか１つで突然の電圧降下を検出したことに応答し、如何なるエピタキシャル欠陥も識別することができる。これは、このような全域エピタキシャル欠陥が通常ＧａＮ系アセンブリ（例えば、ＨＥＭＴ）における余分の漏電を誘発するおそれがあるからである。また、端子１０２－６と端子１０２－４又は端子１０２－５が動作的に隔離され、且つ端子１０２－９が特にパワートランジスタ２１０のゲートに接続されるため、他の回路のゲートへの損害（結合による）を有利に防止することができる。

【0055】

図１４は、様々な実施例による別の第１組のテスト信号及び別の第２組のテスト信号がそれぞれ高電圧回路１１０及び低電圧回路１６０に印加されて表面結晶欠陥を識別することを示す。このような表面結晶欠陥は、高電圧回路１１０のＧａＮ系アセンブリの何れか１つに存在する可能性がある。例えば、この表面結晶欠陥は、パワートランジスタ２１０のＧａＮ系層（例えば、汚染、不規則な生長などによる）における１つ又は複数の頂面に沿う局所的な欠陥であってよい。図３のアセンブリ３００（パワートランジスタ２１０の実現）を代表的な実例とすれば、このような表面結晶欠陥は、層３２２～３５０の何れか１つの頂面に沿って存在する可能性がある。

【0056】

図示されるように、端子１０２－６、１０２－８及び１０２－９を介して高電圧回路１１０に印加される第１のテスト信号は、それぞれ接地電圧、第１の電圧スイープ（例えば、０ボルト～６５０ボルト）及び第２の電圧スイープ（例えば、０ボルト～６ボルト）であり、端子１０２－１～１０２－５及び１０２－１０を介して低電圧回路１６０に印加される第２のテスト信号は、全て浮遊電圧として配置され、基板に接続される端子１０２－７は接地電圧に繋がる。パワートランジスタ２１０がｎ型に形成された実例において、端子１０２－９に印加される信号は、６ボルトから０ボルトまでスイープ（ｓｗｅｅｐ）してよく（パワートランジスタ２１０のオンからオフまで）、端子１０２－８に印加される信号も０ボルトから６５０ボルトまでスイープする。的確に言えば、パワートランジスタ２１０をオンにした場合、前記トランジスタの抵抗が非常に小さいことが望まれている。しかしながら、表面結晶欠陥が存在する場合、このような小さいＯＮ抵抗が不規則に大きくなるおそれがある。一方、パワートランジスタ２１０をオフにした場合、前記トランジスタのドレインの維持可能な電圧レベルが非常に大きいことが望まれている。しかしながら、表面結晶欠陥が存在する場合、電界のＧａＮ系層に沿う分布に干渉し、パワートランジスタ２１０のドレインでの耐電圧が不規則に小さくなる可能性がある。また、低電圧回路１６０に接続される端子（１０２－１～１０２－５及び１０２－１０～１０２－１２）と高電圧回路１１０に接続される端子（１０２－６～１０２－９）は、動作的に隔離されて浮遊するため、低電圧回路１６０への損害を有利に防止することができる。

【0057】

図１５は、様々な実施例による更なる第１組のテスト信号及び更なる第２組のテスト信号がそれぞれ高電圧回路１１０及び低電圧回路１６０に印加されて集積回路１００のＨＥＭＴのゲートに存在する欠陥を識別することを示す。このようなゲート欠陥は、パワートランジスタ２１０のゲート周囲の局所的な欠陥（例えば、汚染、不規則な生長などによる）であってよい。図３のアセンブリ３００（パワートランジスタ２１０の実現）を代表的な実例とすれば、このようなゲート欠陥は、ゲート電極３８０と能動層３５０の界面、又は能動層３５０内に存在する可能性がある。

【0058】

図示されるように、端子１０２－６、１０２－８及び１０２－９を介して高電圧回路１１０に印加される第１のテスト信号は、それぞれ実質的に０ボルトよりも高い第１の電圧（例えば、約８ボルト）、ほぼ０ボルトに近い第２の電圧（例えば、約０．１ボルト）及び接地電圧であり、端子１０２－１～端子１０２－５及び端子１０２－１０～１０２－１２を介して低電圧回路１６０に印加される第２のテスト信号は、全て浮遊電圧として配置され、基板に接続される端子１０２－７が接地電圧に繋がる。パワートランジスタ２１０がｎ型に形成された実例において、端子１０２－６（ソース）に印加される信号は、実質的に端子１０２－９（ゲート）に印加される信号よりも高く、このように、依然としてソースとゲートの間に漏電が存在するか否か（例えば、ゲートの欠陥による）を識別すると同時に、低電圧回路１６０の損傷を防止することができる。より的確には、低電圧回路１６０に接続される端子（１０２－１～１０２－５及び１０２－１０～１０２－１２）とパワートランジスタ２１０のゲートに接続される端子（１０２－９）は、動作的に隔離されて浮動するため、リーク電流（存在すれば）は端子１０２－６のみから端子１０２－９に伝導することができる。又は、このリーク電流は、低電圧回路１６０において回避可能である。

【0059】

図１６は、様々な実施例による更なる第１組のテスト信号及び更なる第２組のテスト信号がそれぞれ高電圧回路１１０及び低電圧回路１６０に印加されて集積回路１００の低電圧回路１６０のＥＳＤ保護回路２６０の機能異常を識別することを示す。

【0060】

図示されるように、端子１０２－６、１０２－８及び１０２－９を介して高電圧回路１１０に印加される第１のテスト信号は、全て浮遊電圧として配置され、端子１０２－３及び１０２－４を介してＥＳＤ保護回路２６０に印加される第２のテスト信号は、それぞれ機能信号（例えば、機能電圧）及び接地電圧であり、端子１０２－１～端子１０２－２、端子１０２－５及び端子１０２－１０～端子１０２－１２を介して低電圧回路１６０の他の回路に印加される第２のテスト信号は、全て浮遊電圧として配置され、基板に接続される端子１０２－７が接地電圧に繋がる。幾つかの実施例において、機能信号（端子１０２－３を介して受信される）は、ＥＳＤ保護回路２６０の機能性に対応する様々な信号の何れか１つを含んでよい。例えば、機能信号は、ＥＳＤ保護回路２６０への励起信号とされてよく、それによりＥＳＤ保護回路２６０がこのような励起信号を受信した場合、ＥＳＤ保護回路２６０は、例えばその出力端又は内部ノードにて対応する応答を提供することができる。応答信号をチェックすることにより、ＥＳＤ保護回路２６０自体が予期通りに作動したか否かを判定することができる。機能信号の実例は、パルス電圧、波信号及び類似するものを含んでよい。低電圧回路１６０の回路によってその各々のテスト端子が利用可能になるため、低電圧回路１６０の回路のそれぞれは、個別にテストすることができ、集積回路１００全体の如何なる機能異常の根本的な原因を効果的に識別することができる。

【0061】

図１７は、様々な実施例による更なる第１組のテスト信号及び更なる第２組のテスト信号がそれぞれ高電圧回路１１０及び低電圧回路１６０に印加されて集積回路１００の低電圧回路１６０の制御回路２６２の機能異常を識別することを示す。

【0062】

図示されるように、端子１０２－６、１０２－８及び１０２－９を介して高電圧回路１１０に印加される第１のテスト信号は、全て浮遊電圧として配置され、端子１０２－２、１０２－４及び１０２－１２を介して制御回路２６２に印加される第２のテスト信号は、それぞれ機能信号（例えば、機能電圧）、接地電圧及び電源電圧（例えば、約６ボルト、制御回路２６２の設計によって決定される）であり、端子１０２－１、端子１０２－３、端子１０２－５及び端子１０２－１０～１０２－１１を介して低電圧回路１６０の他の回路に印加される第２のテスト信号は、全て浮遊電圧として配置され、基板に接続される端子１０２－７が接地電圧に繋がる。幾つかの実施例において、機能信号（端子１０２－２を介して受信される）は、制御回路２６２の機能性に対応する様々な信号の何れか１つを含んでよい。例えば、機能信号は、制御回路２６２への励起信号とされてよく、それにより制御回路２６２がこのような励起信号を受信した場合、制御回路２６２は、例えばその出力端又は内部ノードにて対応する応答を提供することができる。応答信号をチェックすることにより、制御回路２６２自体が予期通りに作動したか否かを判定することができる。機能信号の実例は、パルス電圧、波信号及び類似するものを含んでよい。低電圧回路１６０の回路によってその各々のテスト端子が利用可能になるため、低電圧回路１６０の回路のそれぞれは、個別にテストすることができ、集積回路１００全体の如何なる機能異常の根本的な原因を効果的に識別することができる。

【0063】

図１８は、様々な実施例による更なる第１組のテスト信号及び更なる第２組のテスト信号がそれぞれ高電圧回路１１０及び低電圧回路１６０に印加されて集積回路１００の低電圧回路１６０のドライバ回路２６４の機能異常を識別することを示す。

【0064】

図示されるように、端子１０２－６、１０２－８及び１０２－９を介して高電圧回路１１０に印加される第１のテスト信号は、全て浮遊電圧として配置され、端子１０２－１１、１０２－５及び１０２－１０を介してドライバ回路２６４に印加される第２のテスト信号は、それぞれ機能信号（例えば、機能電圧）、接地電圧及び電源電圧（例えば、約６ボルト、ドライバ回路２６４の設計によって決定される）であり、端子１０２－１～端子１０２－４及び端子１０２－１２を介して低電圧回路１６０の他の回路に印加される第２のテスト信号は、全て浮遊電圧として配置され、基板に接続される端子１０２－７が接地電圧に繋がる。幾つかの実施例において、機能信号（端子１０２－１１を介して受信される）は、ドライバ回路２６４の機能性に対応する様々な信号の何れか１つを含んでよい。例えば、機能信号は、ドライバ回路２６４への励起信号とされてよく、それによりドライバ回路２６４がこのような励起信号を受信した場合、ドライバ回路２６４は、例えばその出力端又は内部ノードにて対応する応答を提供することができる。応答信号をチェックすることにより、ドライバ回路２６４自体が予期通りに作動したか否かを判定することができる。機能信号の実例は、パルス電圧、波信号及び類似するものを含んでよい。低電圧回路１６０の回路によってその各々のテスト端子が利用可能になるため、低電圧回路１６０の回路のそれぞれは、個別にテストすることができ、集積回路１００全体の如何なる機能異常の根本的な原因を効果的に識別することができる。

【0065】

図１９は、様々な実施例によるテストシステム１９００を示す簡略化されたブロック図であり、前記テストシステムは、ＧａＮ系集積回路の様々な欠陥及び／又は機能異常を識別することができる。このような被験ＧａＮ系集積回路は、モノリシックに統合された低電圧回路システムと高電圧回路システムを少なくとも含んでよい。また、このＧａＮ系集積回路の高電圧回路システム及び低電圧回路システムは、動作的に隔離された対応する数のテスト端子を有し、これは、テストシステム１９００が独立して低電圧回路システム及び高電圧回路システムに用いられるテスト信号を配置することを可能にする。

【0066】

図示されるように、テストシステム１９００は、動作可能に互いに結合するコントローラ１９１０と信号発生器１９２０を少なくとも含む。別体のブロックとして示されているが、信号発生器１９２０は、本開示内容の範疇内に留まりながら、コントローラ１９１０に統合されてもよい。様々な実施例において、コントローラ１９１０は、それぞれ支持部材１９６０上に配置される被験ＧａＮ系集積回路１９５０の低電圧回路システム及び高電圧回路システムに用いられる第１組のテスト信号及び第２組のテスト信号を判定することができる。ＧａＮ系集積回路１９５０の高電圧回路システム及び低電圧回路システムにおいてその各々のテスト端子が互いに隔離されるため（例えば、ＧａＮ系集積回路１００）、コントローラ１９１０は、独立して第１組のテスト信号と第２組のテスト信号を配置することができる。第１組のテスト信号と第２組のテスト信号を配置した後、信号発生器１９２０は、それらのテスト信号をＧａＮ系集積回路１９５０に印加してＧａＮ系集積回路１９５０の欠陥及び／又は機能異常を識別するために用いられることができる。

【0067】

テストシステム１９００は、プローブ１９４０を支持するためのプローブカード１９３０を更に含んでよい。動作では、プローブ１９４０がＧａＮ系集積回路１９５０の所定の位置に接触するまで、プローブカード１９３０を移動させる。図１９における垂直な矢印に示すように移動する。拡大機能を有する顕微鏡又は視覚表示デバイスなどのアライメントデバイスは、プローブ１９４０を例えばＧａＮ系集積回路１９５０のテスト端子の１つ又は複数に配置するように、ウェハをＸ方向及びＹ方向に移動させるために用いられることができる。プローブ１９４０がテスト端子に電気的に接触するように配置された後、以上に検討されたように、第１組のテスト信号及び第２組のテスト信号は、ＧａＮ系集積回路１９５０に印加されてその欠陥及び／又は機能異常を識別するために用いられることができる。図示されていないが、テストシステム１９００は、それらのテスト信号が印加された後のＧａＮ系集積回路１９５０の応答を監視するための多くの（例えば、電圧及び／又は電流）モニタを含んでよい。モニタは、テスト信号を印加するために使用されたテスト端子と同じ又は異なる端子を介してＧａＮ系集積回路１９５０に電気的に接触してよい。

【0068】

本開示内容の一態様において、集積回路を開示する。集積回路は、１つ又は複数の第ＩＩＩ族及び第Ｖ族化合物材料により形成された、第１の電圧範囲で動作するための第１の回路と、同じく１つ又は複数の第ＩＩＩ族及び第Ｖ族化合物材料により形成された、第１の回路に動作可能に結合するとともに実質的に第１の電圧範囲よりも高い第２の電圧範囲で動作するための第２の回路と、第１の回路に接続される１組の第１のテスト端子と、第２の回路に接続される１組の第２のテスト端子と、を含み、それぞれ前記１組の第１のテスト端子と前記１組の第２のテスト端子に印加されるテスト信号は、互いに独立する。幾つかの実施例において、１つ又は複数の第ＩＩＩ族及び第Ｖ族化合物材料は、窒化ガリウムを含む。幾つかの実施例において、前記１組の第１のテスト端子は、それぞれ第１の回路の複数の第１のトランジスタのうちの少なくとも１つのゲート、ドレイン及びソースに動作可能に結合し、前記１組の第２のテスト端子は、それぞれ第２の回路の複数の第２のトランジスタのうちの少なくとも１つのゲート、ドレイン及びソースに動作可能に結合する。幾つかの実施例において、それぞれ前記１組の第１のテスト端子に印加される複数のテスト信号は、各々第２の電圧範囲内の第１の固定電圧である第１の信号、第２の信号及び第３の信号を含み、それぞれ前記１組の第２のテスト端子に印加される複数のテスト信号は、各々第２の電圧範囲内の第２の固定電圧である第４の信号、第５の信号及び第６の信号を含む。幾つかの実施例において、前記１組の第１のテスト端子に印加される複数のテスト信号及び前記１組の第２のテスト端子に印加される複数のテスト信号は、第１の回路又は第２の回路のうちの少なくとも１つのエピタキシャル欠陥を識別するために用いられる。幾つかの実施例において、それぞれ前記１組の第１のテスト端子に印加される複数のテスト信号は、各々浮遊電圧である第７の信号、第８の信号及び第９の信号を含み、それぞれ前記１組の第２のテスト端子に印加される複数のテスト信号は、それぞれ第１の電圧スイープ、第２の電圧スイープ及び接地電圧である第１０の信号、第１１の信号及び第１２の信号を含む。幾つかの実施例において、前記１組の第１のテスト端子に印加される複数のテスト信号及び前記１組の第２のテスト端子に印加される複数のテスト信号は、第２の回路の表面結晶欠陥を識別するために用いられる。幾つかの実施例において、それぞれ前記１組の第１のテスト端子に印加される複数のテスト信号は、各々浮遊電圧である第１３の信号、第１４の信号及び第１５の信号を含み、それぞれ前記１組の第２のテスト端子に印加される複数のテスト信号は、接地電圧、第３の固定電圧及び第４の固定電圧である第１６の信号、第１７の信号及び第１８の信号を含み、第４の固定電圧は実質的に前記接地電圧よりも高い。幾つかの実施例において、前記１組の第１のテスト端子に印加される複数のテスト信号及び前記１組の第２のテスト端子に印加される複数のテスト信号は、第２の回路の複数の第２のトランジスタのうちの前記少なくとも１つの前記ゲートをテストするために用いられる。幾つかの実施例において、それぞれ前記１組の第１のテスト端子に印加される複数のテスト信号は、機能電圧、第５の固定電圧及び接地電圧である第１９の信号、第２０の信号、第２１の信号を含み、それぞれ前記１組の第２のテスト端子に印加される複数のテスト信号は、各々浮遊電圧である第２２の信号、第２３の信号及び第２４の信号を含む。幾つかの実施例において、前記１組の第１のテスト端子に印加される複数のテスト信号及び前記１組の第２のテスト端子に印加される複数のテスト信号は、第１の回路の機能をテストするために用いられる。

【0069】

本開示内容の別の態様において、集積回路のテスト方法を開示する。方法は、動作可能に互いに結合する、第１の電圧範囲で動作する第１のトランジスタを少なくとも含む第１の回路と、実質的に第１の電圧範囲よりも高い第２の電圧範囲で動作する第２のトランジスタを少なくとも含む第２の回路と、を含有する集積回路を提供するステップと、集積回路の複数の第１のテスト端子を介して複数の第１のテスト信号を第１のトランジスタに印加するステップと、集積回路の複数の第２のテスト端子を介して複数の第２のテスト信号を第２のトランジスタに印加するステップと、を備え、複数の第１のテスト信号は、複数の第２のテスト信号とは独立して配置される。幾つかの実施例において、第１のトランジスタ及び第２のトランジスタのそれぞれは、１つ又は複数の第ＩＩＩ族及び第Ｖ族化合物材料内に形成される能動チャネルを含む。幾つかの実施例において、方法は、全て第２の電圧範囲内の固定電圧である複数の第１のテスト信号及び複数の第２のテスト信号を印加することにより、第１の回路又は第２の回路のうちの少なくとも１つのエピタキシャル欠陥を識別するステップを更に含む。幾つかの実施例において、方法は、浮遊電圧である複数の第１のテスト信号を印加し、且つそれぞれ第１の電圧スイープ、第２の電圧スイープ及び接地電圧である複数の第２のテスト信号を印加することにより、第２の回路の表面結晶欠陥を識別するステップを更に含む。幾つかの実施例において、方法は、浮遊電圧である複数の第１のテスト信号を印加し、且つそれぞれ接地電圧、接地電圧に近い電圧及び実質的に前記接地電圧よりも高い固定電圧である複数の第２のテスト信号を印加することにより、第２のトランジスタのゲートをテストするステップを更に含む。幾つかの実施例において、方法は、それぞれ機能電圧、電源電圧及び接地電圧である複数の第１のテスト信号を印加し、且つ各々浮遊電圧である複数の第２のテスト信号を印加することにより、第１の回路の機能をテストするステップを更に含む。幾つかの実施例において、複数の第１のテスト端子と複数の第２のテスト端子は、各々動作可能に互いに隔離される。

【0070】

本開示内容の更なる態様において、テストシステムを開示する。テストシステムは、集積回路の複数の第１のテスト端子を介して複数の第１のテスト信号を、窒化ガリウムを含むとともに第１の電圧範囲で動作するための集積回路の第１のトランジスタに印加し、且つ、集積回路の複数の第２のテスト端子を介して複数の第２のテスト信号を、窒化ガリウムを含むとともに実質的に第１の電圧範囲よりも高い第２の電圧範囲で動作するための集積回路の第２のトランジスタに印加するための信号発生器と、信号発生器に動作可能に結合し、独立して複数の第２のテスト信号に基づいて複数の第１のテスト信号を判定するためのコントローラと、を備える。幾つかの実施例において、複数の第１のテスト端子と複数の第２のテスト端子は、各々動作可能に互いに隔離される。

【0071】

本明細書において使用される「約」及び「およそ」という用語は、通常、説明される値に１０％加減することを意味する。例えば、約０．５は、０．４５～０．５５を含んでよく、約１０は、９～１１を含んでよく、約１０００は、９００～１１００を含んでよい。

【0072】

当業者が本開示の幾つかの実施例の態様をよりよく理解できるように、前述した内容をもって幾つかの実施例の特徴を概説した。当業者であれば、関連技術者が、本明細書において説明された実施例と同じ目的を実現する及び／又は本明細書において説明された実施例と同じ利点を達成するための他のプロセス及び構造を設計又は修正する基礎として本開示の幾つかの実施例を容易に使用できることを理解すべきである。当業者であれば、これらの等価構造が本開示の幾つかの実施例の精神及び範疇から逸脱しておらず、且つ関連技術者が本開示の幾つかの実施例の精神及び範疇から逸脱することなく本明細書に対する多様の変更、置換及び変化を行えることをも意識すべきである。

【符号の説明】

【0073】

１００ 集積回路
１０２－１、１０２－２、１０２－３、１０２－４、１０２－５、１０２－６、１０２－７、１０２－８、１０２－９、１０２－１０、１０２－１１、１０２－１２ 端子
１１０ 高電圧回路
１６０ 低電圧回路
２１０ パワートランジスタ
２６０ ＥＳＤ保護回路
２６２ 制御回路
２６４ ドライバ回路
３００ アセンブリ／パワーＨＥＭＴ
３１０ 基板
３２０ 遷移構造
３２２、３２４、３３０、３４０、３５０ 層
３４１ 界面
３４４、３４５、３４６ 領域
３６０ バリア層構造
３６２ 第１のバリア層
３６４ 第２のバリア層
３７２ ソース電極
３７４ ドレイン電極
３８０ 電極
４００ アセンブリ／Ｅ－ＨＥＭＴ
４１０ 基板
４３０ バッファ層
４４０ チャネル層
４５０ 能動層
４７２ ソース電極
４７４ ドレイン電極
４８０ ゲート電極
４９０ 金属コンタクト
４９２ ドープ層
５００ アセンブリ／Ｄ－ＨＥＭＴ
５１０ 基板
５３０ バッファ層
５４０ チャネル層
５５０ 能動層
５７２ ソース電極
５７４ ドレイン電極
５８０ ゲート電極
６００ アセンブリ／ＨＥＭＴ抵抗器
６１０ 基板
６３０ バッファ層
６４０ チャネル層
６５０ 能動層
６７２、６７４ 電極
７００ アセンブリ／ＨＥＭＴコンデンサ
７１０ 基板
７３０ バッファ層
７４０ チャネル層
７５０ 能動層
７７２ ソース電極
７７４ ドレイン電極
７８０ ゲート電極
８００ アセンブリ／ＨＥＭＴダイオード
８１０ 基板
８３０ バッファ層
８４０ チャネル層
８５０ 能動層
８７２ ソース電極
８７４ ドレイン電極
８８０ ゲート電極
９００ 回路図の実例
９０２、９０６ トランジスタ
９０４ 抵抗器
１０００ 回路図の実例
１００２、１００４、１１０２、１１０４ トランジスタ
１１００ 回路図の実例
１１０６ コンデンサ
１２００ 方法
１２０２、１２０４、１２０６ 動作
１９００ テストシステム
１９１０ コントローラ
１９２０ 信号発生器
１９３０ プローブカード
１９４０ プローブ
１９５０ 集積回路
１９６０ 支持部材

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】