(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024102729
(43)【公開日】2024-07-31
(54)【発明の名称】半導体デバイス及びその製造方法
(51)【国際特許分類】
H01L 27/146 20060101AFI20240724BHJP
H01L 21/50 20060101ALI20240724BHJP
【ＦＩ】
H01L27/146 C
H01L27/146 D
H01L21/50 B
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023006816
(22)【出願日】2023-01-19
(71)【出願人】
【識別番号】000004352
【氏名又は名称】日本放送協会
(74)【代理人】
【識別番号】100147485
【弁理士】
【氏名又は名称】杉村 憲司
(74)【代理人】
【識別番号】230118913
【弁護士】
【氏名又は名称】杉村 光嗣
(74)【代理人】
【識別番号】100161148
【弁理士】
【氏名又は名称】福尾 誠
(74)【代理人】
【識別番号】100185225
【弁理士】
【氏名又は名称】齋藤 恭一
(72)【発明者】
【氏名】後藤 正英
(72)【発明者】
【氏名】萩原 啓
(72)【発明者】
【氏名】為村 成亨
【テーマコード（参考）】
4M118
【Ｆターム（参考）】
4M118AA10
4M118AB01
4M118BA05
4M118BA14
4M118CA14
4M118CB01
4M118EA01
4M118EA14
4M118HA24
4M118HA25
4M118HA27
4M118HA30
(57)【要約】
【課題】パッド部分の強度を確保し、入出力配線の信頼性を高めることができる、柔軟性を備えた半導体デバイスとその製造方法を提供する。
【解決手段】半導体デバイスは、フレキシブル基板上に接着層を介して半導体デバイスチップが積層された半導体デバイスであって、前記半導体デバイスチップは、少なくともデバイス領域の支持基板が除去されたＳＯＩチップであり、入出力パッドが設けられた領域に対応する裏面に補強部材としての枠が設けられていることを特徴とする。
【選択図】図１
【解決手段】半導体デバイスは、フレキシブル基板上に接着層を介して半導体デバイスチップが積層された半導体デバイスであって、前記半導体デバイスチップは、少なくともデバイス領域の支持基板が除去されたＳＯＩチップであり、入出力パッドが設けられた領域に対応する裏面に補強部材としての枠が設けられていることを特徴とする。
【選択図】図１
【特許請求の範囲】
【請求項1】
フレキシブル基板上に接着層を介して半導体デバイスチップが積層された半導体デバイスであって、
前記半導体デバイスチップは、少なくともデバイス領域の支持基板が除去されたＳＯＩチップであり、
入出力パッドが設けられた領域に対応する裏面に補強部材としての枠が設けられている、半導体デバイス。
前記半導体デバイスチップは、少なくともデバイス領域の支持基板が除去されたＳＯＩチップであり、
入出力パッドが設けられた領域に対応する裏面に補強部材としての枠が設けられている、半導体デバイス。
【請求項2】
請求項１に記載の半導体デバイスにおいて、
前記枠は、前記支持基板の一部、及び／又は、前記支持基板とは異なる材料で形成されている、半導体デバイス。
前記枠は、前記支持基板の一部、及び／又は、前記支持基板とは異なる材料で形成されている、半導体デバイス。
【請求項3】
請求項２に記載の半導体デバイスにおいて、
前記入出力パッドには、ボンディングワイヤーが接続されている、半導体デバイス。
前記入出力パッドには、ボンディングワイヤーが接続されている、半導体デバイス。
【請求項4】
請求項３に記載の半導体デバイスにおいて、
前記半導体デバイスチップ上に光電変換膜を備え、前記半導体デバイスはＣＭＯＳイメージセンサである、半導体デバイス。
前記半導体デバイスチップ上に光電変換膜を備え、前記半導体デバイスはＣＭＯＳイメージセンサである、半導体デバイス。
【請求項5】
請求項４に記載の半導体デバイスにおいて、
前記フレキシブル基板は表面が凹面形状の台座であり、又は、前記フレキシブル基板は表面が凹面形状の台座に接着され、
前記半導体デバイスチップのセンサエリアが前記台座の表面に固定されている、半導体デバイス。
前記フレキシブル基板は表面が凹面形状の台座であり、又は、前記フレキシブル基板は表面が凹面形状の台座に接着され、
前記半導体デバイスチップのセンサエリアが前記台座の表面に固定されている、半導体デバイス。
【請求項6】
ＳＯＩ基板にデバイス回路を形成する工程と、
前記ＳＯＩ基板の少なくともデバイス領域の支持基板を除去するとともに、入出力パッドが設けられた領域に対応する裏面に補強部材としての枠を設けた半導体デバイスチップを形成する工程と、
前記半導体デバイスチップを、接着層を介してフレキシブル基板に接着する工程と、
前記半導体デバイスチップの前記入出力パッドに入出力配線を接続する工程と、
を備える、半導体デバイスの製造方法。
前記ＳＯＩ基板の少なくともデバイス領域の支持基板を除去するとともに、入出力パッドが設けられた領域に対応する裏面に補強部材としての枠を設けた半導体デバイスチップを形成する工程と、
前記半導体デバイスチップを、接着層を介してフレキシブル基板に接着する工程と、
前記半導体デバイスチップの前記入出力パッドに入出力配線を接続する工程と、
を備える、半導体デバイスの製造方法。
【請求項7】
請求項６に記載の半導体デバイスの製造方法において、
前記枠を設けた半導体デバイスチップを形成する工程は、前記支持基板の前記枠となる領域をマスクし、前記デバイス領域の前記支持基板を除去する工程よりなる、半導体デバイスの製造方法。
前記枠を設けた半導体デバイスチップを形成する工程は、前記支持基板の前記枠となる領域をマスクし、前記デバイス領域の前記支持基板を除去する工程よりなる、半導体デバイスの製造方法。
【請求項8】
請求項６に記載の半導体デバイスの製造方法において、
前記枠を設けた半導体デバイスチップを形成する工程は、前記支持基板を除去する工程と、前記入出力パッドが設けられた領域に対応する裏面に前記枠となる材料を接着する工程とからなる、半導体デバイスの製造方法。
前記枠を設けた半導体デバイスチップを形成する工程は、前記支持基板を除去する工程と、前記入出力パッドが設けられた領域に対応する裏面に前記枠となる材料を接着する工程とからなる、半導体デバイスの製造方法。
【請求項9】
請求項６に記載の半導体デバイスの製造方法において、
前記枠を設けた半導体デバイスチップを形成する工程は、前記支持基板を薄膜化する工程と、前記入出力パッドが設けられた領域に対応する裏面に前記支持基板と異なる材料を接着する工程と、前記材料をマスクとして前記支持基板を除去する工程とからなる、半導体デバイスの製造方法。
前記枠を設けた半導体デバイスチップを形成する工程は、前記支持基板を薄膜化する工程と、前記入出力パッドが設けられた領域に対応する裏面に前記支持基板と異なる材料を接着する工程と、前記材料をマスクとして前記支持基板を除去する工程とからなる、半導体デバイスの製造方法。
【請求項10】
請求項７乃至９のいずれか一項に記載の半導体デバイスの製造方法において、
前記入出力パッドに入出力配線を接続する工程は、ワイヤーボンディングによって行う、半導体デバイスの製造方法。
前記入出力パッドに入出力配線を接続する工程は、ワイヤーボンディングによって行う、半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体デバイス及びその製造方法に関し、特に、フレキシブル基板を用いた半導体デバイスとその製造方法に関する。
【背景技術】
【0002】
近年、フレキシブルディスプレイやウェアラブルな電子機器等、半導体デバイスの用途が様々に広がっており、柔軟性を備えた半導体デバイスの開発が進められている。
【0003】
本発明者らは、高精細・高フレームレートなどＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ本来の高い性能を有し、かつ自由に曲げることのできる新しいイメージセンサの実現を目指しており、ＦＤＳＯＩ（Fully-depleted silicon on insulator）基板上に形成したＣＭＯＳ回路と光電変換膜を、プラスチック製の柔軟な基板に転写して作製する、フレキシブルＣＭＯＳイメージセンサの研究を進めている（非特許文献１）。柔軟性を備えたイメージセンサは、レンズの収差をセンサ面で改善することができ、また、ウェアラブルな電子機器への適用が可能である等、多くの利点・用途が期待されている。
【0004】
【0005】
図９Ａは、ＣＭＯＳ回路の形成工程である。ＦＤＳＯＩ基板は、支持基板１１上に絶縁膜１２を介してＳｉ層１３が設けられている。このＳｉ層１３にｐ型及びｎ型のＭＯＳトランジスタ１４を形成し、ＣＭＯＳ回路を形成する。さらに、配線層１５、絶縁膜１６、画素電極１７及び入出力パッド１８等、必要な電極・配線を形成する。
【0006】
次いで、図９Ｂに示すように、ＣＭＯＳ回路の表面に、仮接着基板２０を貼り付ける。仮接着基板２０は、紫外線照射で粘着力が低下する機能を持つ基板であることが望ましい。その後、ＦＤＳＯＩ基板の支持基板１１を、研削及び／又はエッチングにより除去し、薄膜化されたＣＭＯＳデバイスチップ１０を作製する。
【0007】
次に、フレキシブル基板３０を準備し、その表面に接着層４０として両面粘着性の導電性粘着フィルム４０を設ける。この接着層４０は、金属膜であってもよい。図９Ｃに示すように、仮接着基板２０とともにＣＭＯＳデバイスチップ１０の裏面（絶縁膜１２）を、接着層４０を介してフレキシブル基板３０に接着する。
【0008】
図９Ｄにおいて、仮接着基板２０に紫外線を照射して粘着力を低下させ、仮接着基板２０を剥離する。
【0009】
次に、ＣＭＯＳデバイスチップ１０の表面に、図９Ｅに示すように、画素電極１７に接続する光電変換膜５０を作製する。光電変換膜５０は、結晶セレン（ｃ－Ｓｅ）等からなる。
【0010】
最後に、図９Ｆに示すように、ＣＭＯＳデバイスチップ１０にＦＰＣ（Flexible Printed Circuits）等の入出力配線６０を圧着し、チップ１０の入出力パッド１８と接続する。
【0011】
このような工程により、図９Ｆに示すフレキシブルなＣＭＯＳイメージセンサが作製される。ＦＤＳＯＩはＳｉ層１３の厚さが１００ｎｍ以下であることから、ＣＭＯＳデバイスチップ１０の厚さは、配線層の部分が支配的となって１０μｍ以下に薄くすることができる。また、光電変換膜部分５０の厚さは約１００ｎｍと薄いため、デバイスは柔軟性が得られる。
【先行技術文献】
【非特許文献】
【0012】
【非特許文献1】後藤・為村，“フレキシブルCMOSイメージセンサの実現に向けた転写FDSOIトランジスタおよび論理回路の特性評価”，応用物理学会春季学術講演会，25a-E103-9，（2022年）
【発明の概要】
【発明が解決しようとする課題】
【0013】
しかしながら、図９Ｆのデバイスでは、ＣＭＯＳ回路部分（ＣＭＯＳデバイスチップ）１０の厚さが非常に薄く、またその下のプラスチック基板３０が柔軟であることが原因で、入出力信号のための配線手段として、通常の半導体デバイスで用いられるワイヤーボンディングを用いることができない。ワイヤーボンディングではＣＭＯＳ回路のパッド１８上の一点に圧力を加えるため、その際に、ＣＭＯＳデバイスチップ１０が破損してしまう問題があった。
【0014】
そのため、入出力配線にＦＰＣ６０の圧着などを用いるが、金属ワイヤーで直接配線するワイヤーボンディングに比べて配線抵抗が高くなり、また、コストが増大する。ＦＰＣを用いる場合も、デバイスを変形させる際に接続部が剥がれるおそれがあり、信頼性に課題があった。
【0015】
したがって、上記のような問題点に鑑みてなされた本発明の目的は、パッド部分の強度を確保し、入出力配線の信頼性を高めることができる、柔軟性を備えた半導体デバイスとその製造方法を提供することにある。
【課題を解決するための手段】
【0016】
上記課題を解決するために本発明に係る半導体デバイスは、
（１）フレキシブル基板上に接着層を介して半導体デバイスチップが積層された半導体デバイスであって、前記半導体デバイスチップは、少なくともデバイス領域の支持基板が除去されたＳＯＩチップであり、入出力パッドが設けられた領域に対応する裏面に補強部材としての枠が設けられている、半導体デバイスである。
（１）フレキシブル基板上に接着層を介して半導体デバイスチップが積層された半導体デバイスであって、前記半導体デバイスチップは、少なくともデバイス領域の支持基板が除去されたＳＯＩチップであり、入出力パッドが設けられた領域に対応する裏面に補強部材としての枠が設けられている、半導体デバイスである。
【0017】
（２）上記（１）の半導体デバイスは、更に、前記枠が、前記支持基板の一部、及び／又は、前記支持基板とは異なる材料で形成されていることが好ましい。
【0018】
（３）上記（１）または（２）の半導体デバイスは、更に、前記入出力パッドに、ボンディングワイヤーが接続されていることが好ましい。
【0019】
（４）上記（１）～（３）のいずれかの半導体デバイスは、更に、前記半導体デバイスチップ上に光電変換膜を備え、前記半導体デバイスはＣＭＯＳイメージセンサであることが好ましい。
【0020】
（５）上記（１）～（４）のいずれかの半導体デバイスは、更に、前記フレキシブル基板が、表面が凹面形状の台座であり、又は、前記フレキシブル基板が、表面が凹面形状の台座に接着され、前記半導体デバイスチップのセンサエリアが前記台座の表面に固定されていることが好ましい。
【0021】
上記課題を解決するために本発明に係る半導体デバイスの製造方法は、
（６）ＳＯＩ基板にデバイス回路を形成する工程と、前記ＳＯＩ基板の少なくともデバイス領域の支持基板を除去するとともに、入出力パッドが設けられた領域に対応する裏面に補強部材としての枠を設けた半導体デバイスチップを形成する工程と、前記半導体デバイスチップを、接着層を介してフレキシブル基板に接着する工程と、前記半導体デバイスチップの前記入出力パッドに入出力配線を接続する工程とを備える、半導体デバイスの製造方法である。
（６）ＳＯＩ基板にデバイス回路を形成する工程と、前記ＳＯＩ基板の少なくともデバイス領域の支持基板を除去するとともに、入出力パッドが設けられた領域に対応する裏面に補強部材としての枠を設けた半導体デバイスチップを形成する工程と、前記半導体デバイスチップを、接着層を介してフレキシブル基板に接着する工程と、前記半導体デバイスチップの前記入出力パッドに入出力配線を接続する工程とを備える、半導体デバイスの製造方法である。
【0022】
（７）上記（６）の半導体デバイスの製造方法は、更に、前記枠を設けた半導体デバイスチップを形成する工程が、前記支持基板の前記枠となる領域をマスクし、前記デバイス領域の前記支持基板を除去する工程よりなることが好ましい。
【0023】
（８）上記（６）の半導体デバイスの製造方法は、更に、前記枠を設けた半導体デバイスチップを形成する工程が、前記支持基板を除去する工程と、前記入出力パッドが設けられた領域に対応する裏面に前記枠となる材料を接着する工程とからなることが好ましい。
【0024】
（９）上記（６）の半導体デバイスの製造方法は、更に、前記枠を設けた半導体デバイスチップを形成する工程が、前記支持基板を薄膜化する工程と、前記入出力パッドが設けられた領域に対応する裏面に前記支持基板と異なる材料を接着する工程と、前記材料をマスクとして前記支持基板を除去する工程とからなることが好ましい。
【0025】
（１０）上記（６）～（９）のいずれかの半導体デバイスの製造方法は、前記入出力パッドに入出力配線を接続する工程を、ワイヤーボンディングによって行うことが好ましい。
【発明の効果】
【0026】
本発明における半導体デバイス及びその製造方法によれば、柔軟性を備えた半導体デバイスにおいて、パッド部分の強度を確保し、入出力配線の信頼性を高めることができる。
【図面の簡単な説明】
【0027】
【図1】実施の形態１の半導体デバイスの構造の一例である。
【図2A】半導体デバイスチップにおける枠の配置例である。
【図2B】半導体デバイスチップにおける枠の配置例である。
【図2C】半導体デバイスチップにおける枠の配置例である。
【図2D】半導体デバイスチップにおける枠の配置例である。
【図3】実施の形態１の半導体デバイスの製造工程を示すフローチャートの一例である。
【図4A】実施の形態１の半導体デバイスの製造工程を説明する図である。
【図4B】実施の形態１の半導体デバイスの製造工程を説明する図である。
【図4C】実施の形態１の半導体デバイスの製造工程を説明する図である。
【図4D】実施の形態１の半導体デバイスの製造工程を説明する図である。
【図4E】実施の形態１の半導体デバイスの製造工程を説明する図である。
【図4F】実施の形態１の半導体デバイスの製造工程を説明する図である。
【図4G】実施の形態１の基板構造のバリエーションを説明する図である。
【図4H】実施の形態１の基板構造のバリエーションを説明する図である。
【図5A】実施の形態２の半導体デバイスの製造工程を説明する図である。
【図5B】実施の形態２の半導体デバイスの製造工程を説明する図である。
【図5C】実施の形態２の半導体デバイスの製造工程を説明する図である。
【図5D】実施の形態２の半導体デバイスの製造工程を説明する図である。
【図5E】実施の形態２の基板構造のバリエーションを説明する図である。
【図5F】実施の形態２の基板構造のバリエーションを説明する図である。
【図6A】実施の形態３の半導体デバイスの製造工程を説明する図である。
【図6B】実施の形態３の半導体デバイスの製造工程を説明する図である。
【図6C】実施の形態３の半導体デバイスの製造工程を説明する図である。
【図6D】実施の形態３の半導体デバイスの製造工程を説明する図である。
【図6E】実施の形態３の基板構造のバリエーションを説明する図である。
【図6F】実施の形態３の基板構造のバリエーションを説明する図である。
【図7】実施の形態４の半導体デバイスの構造の一例である。
【図8A】実施の形態５の半導体デバイスの構造の一例である。
【図8B】実施の形態５の半導体デバイスの構造の一例である。
【図9A】これまでに開発した半導体デバイスとその製造工程を説明する図である。
【図9B】これまでに開発した半導体デバイスとその製造工程を説明する図である。
【図9C】これまでに開発した半導体デバイスとその製造工程を説明する図である。
【図9D】これまでに開発した半導体デバイスとその製造工程を説明する図である。
【図9E】これまでに開発した半導体デバイスとその製造工程を説明する図である。
【図9F】これまでに開発した半導体デバイスとその製造工程を説明する図である。
【発明を実施するための形態】
【0028】
以下、本発明の実施の形態について、図面を用いて説明する。
【0029】
（実施の形態１）
図１は、実施の形態１の半導体デバイスの構造の一例である。本発明の実施の形態１に係る半導体デバイスは、フレキシブルＣＭＯＳイメージセンサであるが、その構造と製造方法は、他の半導体デバイスにも応用可能である。なお、各図において、説明の便宜上、各構成の長さ・厚さ等の比率を実際の比率から誇張して示している。
図１は、実施の形態１の半導体デバイスの構造の一例である。本発明の実施の形態１に係る半導体デバイスは、フレキシブルＣＭＯＳイメージセンサであるが、その構造と製造方法は、他の半導体デバイスにも応用可能である。なお、各図において、説明の便宜上、各構成の長さ・厚さ等の比率を実際の比率から誇張して示している。
【0030】
本発明のデバイスは、入出力パッド１８の下部に補強部材としての枠７０を設けることで、パッド部分の強度を確保する。図１において、ＣＭＯＳ回路を形成したＦＤＳＯＩ基板（ＣＭＯＳデバイスチップ）１０の裏面に、補強部材としての枠７０が設けられている。枠７０は、少なくともパッド（入出力パッド）１８の下部に対応した領域に設けられる。また、ＣＭＯＳ回路が形成されたデバイス領域は、ＦＤＳＯＩ基板の支持基板１１が除去されている。本実施形態では、枠７０は、パッド１８下のＳｉ支持基板１１の一部を枠７０として残したものである。
【0031】
枠７０は、少なくとも３０～１００μｍの厚さを有することが望ましい。補強の観点からは枠７０の厚さは厚い方がよいが、枠７０がＳｉからなる場合は２００μｍ程度の厚さがあれば十分であり、それ以上の場合はアスペクト比が大きくなるので、作製上の注意が必要である。また、入出力パッド１８のサイズにもよるが、枠７０は１００μｍ程度の幅を有することが望ましい。デバイス領域の必要な面積及び柔軟性が確保できる場合には、枠７０の幅は、５００～１０００μｍに広げてもよい。
【0032】
枠７０を備えたＣＭＯＳデバイスチップ１０は、プラスチック等からなるフレキシブル基板３０上に、両面接着性の接着層（粘着層）４０により接着されている。フレキシブル基板３０はプラスチックに限らず、可撓性のある材料からなる基板であればよい。また、本実施形態では、ＣＭＯＳデバイスチップ１０を用いているが、ＣＭＯＳ回路に限らず、トランジスタを含む回路（デバイス回路）を形成した一般的な半導体デバイスチップであってもよい。ＣＭＯＳデバイスチップ１０上には結晶セレン（ｃ－Ｓｅ）などからなる光電変換膜５０が積層され、画素電極１７と接続されている。また、ＣＭＯＳ回路の入出力パッド１８には、ボンディングワイヤー（金属ワイヤー）８０からなる入出力配線が接続されている。
【0033】
本実施形態において、接着層（粘着層）は、１０～５００μｍの厚さであり、例えば「導電性アクリル系粘着剤／導電メッシュ基材／導電性アクリル系粘着剤」で構成される導電性の粘着フィルム４０を用いることができる。なお、導電性の粘着フィルム４０は、その一部を接地配線とコンタクトし、接地（グランド）電位に保持されることが、ＣＭＯＳ回路の動作の安定のために望ましい。また、フレキシブル基板３０は、例えば、厚さ５０～２００μｍのＰＥＴ（polyethylene terephthalate）フィルムを用いることができるが、他の柔軟なプラスチックフィルムであってもよい。
【0034】
【0035】
図２Ａは、半導体デバイスチップ１０の一つの辺に、所定幅の枠（補強部材）７０が設けられた例である。この構造は、入出力パッド１８が半導体デバイスチップ１０の一辺に配置された場合に対応しており、枠７０は、少なくともパッド（入出力パッド）１８が配置された領域に対応した幅に設けられる。この枠配置は、枠７０の占める領域が少なく、半導体デバイスの柔軟性が大部分維持できる。
【0036】
図２Ｂは、半導体デバイスチップ１０の一辺と当該辺に対向する辺に、所定幅の枠７０が設けられた例である。この構造は、入出力パッド１８が半導体デバイスチップ１０の両側の対向する辺に配置された場合に対応している。枠７０は、少なくともパッド（入出力パッド）１８が配置された領域に対応した幅に設けられる。この枠配置は、枠７０が一つの方向（図で縦方向）に沿って設けられており、当該方向と直交する方向（図で横方向）の半導体デバイスの柔軟性は、影響を受けない。
【0037】
図２Ｃは、半導体デバイスチップ１０の一辺と当該辺に直交する辺に、所定幅の枠７０が設けられた例である。この構造は、入出力パッド１８が半導体デバイスチップ１０の隣接する２辺に配置された場合に対応している。枠７０は、少なくともパッド（入出力パッド）１８が配置された領域に対応した幅に設けられる。この枠配置は、枠７０が２方向（縦方向及び横方向）に設けられており、２方向に一定程度の強度を有することから、デバイスのハンドリングが容易になる。また、枠７０が形成されていない２辺については、柔軟性を有している。
【0038】
図２Ｄは、半導体デバイスチップ１０の周囲の４辺に、所定幅の枠７０が設けられた例である。この構造は、入出力パッド１８を半導体デバイスチップ１０の任意の辺に配置することができ、入出力配線の設計の自由度が高い。この枠配置は、枠７０が半導体デバイスチップ１０の周囲に設けられていることから、デバイスの中央部が柔軟性を有している。したがって、例えば、半導体デバイスチップ１０を撮像素子として形成し、中央部でレンズ収差を改善するとき等に、有効な構造である。
【0039】
なお、図示していないが、半導体デバイスチップ１０の３辺にコの字状の枠を設けることも可能である。また、図２Ａ～図２Ｄでは、各辺の長さ全体にわたって枠７０を配置したが、各辺の入出力パッド１８の配置された領域のみに枠７０を設けてもよい。さらに、入出力パッド１８に対応する任意の部分に補強部材を配置してもよい。本発明の半導体デバイスは、枠７０を設けた部分の柔軟性は失われるため、デバイスの用途に応じて、枠７０の形状を選択することが望ましい。
【0040】
図３は、実施の形態１の半導体デバイスの製造工程を示すフローチャートの一例である。以下、図３のフローチャートと、図４Ａ～図４Ｆの製造工程を示す図に基づいて、実施の形態１の半導体デバイス（図１）の製造工程を順に説明する。
【0041】
ステップＳ１：ＣＭＯＳ回路形成工程
図４Ａは、ＦＤＳＯＩ基板上に形成されたＣＭＯＳ回路を示している。ＦＤＳＯＩ基板は、Ｓｉからなる支持基板１１上に絶縁膜（ＳｉＯ２膜）１２を介してＳｉ層１３が設けられている。Ｓｉ層１３の厚さは、通常１００ｎｍ以下である。このＳｉ層１３にｐ型及びｎ型のＭＯＳトランジスタ１４を形成し、ＣＭＯＳ回路を形成する。ＦＤＳＯＩ基板に形成されたＭＯＳトランジスタ１４は、チャンネル領域が完全に空乏化するため、ソースとドレインの間の寄生容量値が低減し、また、リーク電流が大幅に低減する。その後、ＭＯＳトランジスタ１４と接続する配線層１５及び絶縁膜（層間絶縁膜又は表面絶縁膜）１６を形成し、さらに、画素電極１７及び入出力パッド１８等、必要な電極を形成して、ＦＤＳＯＩ基板に例えば撮像素子のための回路を形成する。なお、ＦＤＳＯＩ基板は、後の工程でＳｉ支持基板１１を除去することにより、薄膜化されたＣＭＯＳデバイスチップ１０となる。
図４Ａは、ＦＤＳＯＩ基板上に形成されたＣＭＯＳ回路を示している。ＦＤＳＯＩ基板は、Ｓｉからなる支持基板１１上に絶縁膜（ＳｉＯ２膜）１２を介してＳｉ層１３が設けられている。Ｓｉ層１３の厚さは、通常１００ｎｍ以下である。このＳｉ層１３にｐ型及びｎ型のＭＯＳトランジスタ１４を形成し、ＣＭＯＳ回路を形成する。ＦＤＳＯＩ基板に形成されたＭＯＳトランジスタ１４は、チャンネル領域が完全に空乏化するため、ソースとドレインの間の寄生容量値が低減し、また、リーク電流が大幅に低減する。その後、ＭＯＳトランジスタ１４と接続する配線層１５及び絶縁膜（層間絶縁膜又は表面絶縁膜）１６を形成し、さらに、画素電極１７及び入出力パッド１８等、必要な電極を形成して、ＦＤＳＯＩ基板に例えば撮像素子のための回路を形成する。なお、ＦＤＳＯＩ基板は、後の工程でＳｉ支持基板１１を除去することにより、薄膜化されたＣＭＯＳデバイスチップ１０となる。
【0042】
ステップＳ２：支持基板除去・枠形成工程
ステップＳ１で作製されたＣＭＯＳ回路の表面に、仮接着基板２０を貼り付ける。仮接着基板２０は、紫外線照射で粘着力が低下する機能を持つ基板であることが望ましい。仮接着基板２０として、市販のバックグラインドテープ又はダイシングテープを用いることができる。そして、図４Ｂに示すように、ＦＤＳＯＩ基板の支持基板１１に対して、パッド（入出力パッド）１８が配置された領域に対応する裏面部分に、レジスト７１を形成する。レジスト７１の形成部分は、後に補強部材の枠７０となる部分であり、図２Ａ～図２Ｄに示すような所望の枠形状とすることができる。
ステップＳ１で作製されたＣＭＯＳ回路の表面に、仮接着基板２０を貼り付ける。仮接着基板２０は、紫外線照射で粘着力が低下する機能を持つ基板であることが望ましい。仮接着基板２０として、市販のバックグラインドテープ又はダイシングテープを用いることができる。そして、図４Ｂに示すように、ＦＤＳＯＩ基板の支持基板１１に対して、パッド（入出力パッド）１８が配置された領域に対応する裏面部分に、レジスト７１を形成する。レジスト７１の形成部分は、後に補強部材の枠７０となる部分であり、図２Ａ～図２Ｄに示すような所望の枠形状とすることができる。
【0043】
レジスト７１は、Ｓｉ支持基板１１に直接形成してもよいが、目的とする枠７０の構造（特に厚さ）に応じて、レジスト７１の形成前にＳｉ支持基板１１の厚さを薄くしてもよい。例えば、８インチウェーハの支持基板１１は約７００μｍの厚さを有しており、このままの厚さで枠７０として利用してもよい。しかし、この厚さで枠７０を形成すると、枠７０のアスペクト比が大きくなって加工が困難であるし、強度的にも７００μｍの厚さは必要性が低い。したがって、レジスト７１の塗布前に、Ｓｉ支持基板１１を研削等により、例えば、３０～２００μｍ程度に薄くしてもよい。予めＳｉ支持基板１１を薄くすることは、後述のエッチング時間の短縮にも効果がある。
【0044】
その後、図４Ｃに示すように、レジスト７１でマスクしていない部分のＳｉ支持基板１１を、エッチングにより除去する。エッチングはＸｅＦ２ガスを用いることができる。或いは、ＳＦ６又はＣＦ４等のガスを用いてもよい。またウェットエッチングでもよい。絶縁膜（ＳｉＯ２膜）１２をストッパーとして、Ｓｉ支持基板１１を選択的に除去することができる。Ｓｉ支持基板１１を除去することにより、半導体デバイスチップ１０の薄膜化・柔軟化が図られる。デバイス領域の支持基板１１は除去され、エッチング時にマスクされて残ったＳｉ支持基板１１が枠７０となる。Ｓｉ支持基板１１の結晶方位やエッチングの手法によって、枠７０の深さ方向のプロファイルは変化するが、パッド１８下の部分にＳｉ支持基板１１が残っている方法であればよい。
【0045】
なお、枠７０を残すことによって、ＣＭＯＳデバイスチップ１０単体でハンドリングが可能となる場合には、仮接着基板２０の貼り付けを省略してもよい。
【0046】
ステップＳ３：フレキシブル基板接着工程
フレキシブル基板３０を準備し、ＣＭＯＳデバイスチップ１０とフレキシブル基板３０とを、接着層（粘着層）４０を用いて接着する。フレキシブル基板３０は、例えば、厚さ５０～２００μｍのＰＥＴからなるプラスチック基板である。また、接着層４０は、例えば、厚さ１００～５００μｍの導電性の粘着フィルム４０である。枠７０と粘着フィルム４０の厚さの関係にもよるが、本実施形態では、図４Ｄに示すように、枠７０のある部分とない部分の段差が、粘着フィルム４０で吸収されている。
フレキシブル基板３０を準備し、ＣＭＯＳデバイスチップ１０とフレキシブル基板３０とを、接着層（粘着層）４０を用いて接着する。フレキシブル基板３０は、例えば、厚さ５０～２００μｍのＰＥＴからなるプラスチック基板である。また、接着層４０は、例えば、厚さ１００～５００μｍの導電性の粘着フィルム４０である。枠７０と粘着フィルム４０の厚さの関係にもよるが、本実施形態では、図４Ｄに示すように、枠７０のある部分とない部分の段差が、粘着フィルム４０で吸収されている。
【0047】
ステップＳ４：仮接着基板剥離工程
図４Ｅは、仮接着基板２０の剥離工程を示す。仮接着基板２０に紫外線を照射して粘着力を低下させ、仮接着基板２０を剥離する。なお、仮接着基板２０としては、紫外線照射で粘着力が低下するもの以外にも、加熱で粘着力が低下するものを用いてもよい。またＳｉ支持基板１１の除去の工程中にデバイスを支持できるものであれば、機械的に固定・剥離をする方法を用いてもよい。仮接着基板２０を剥離することにより、ＣＭＯＳデバイスチップ１０がフレキシブル基板３０上に設けられた転写デバイスが作製される。
図４Ｅは、仮接着基板２０の剥離工程を示す。仮接着基板２０に紫外線を照射して粘着力を低下させ、仮接着基板２０を剥離する。なお、仮接着基板２０としては、紫外線照射で粘着力が低下するもの以外にも、加熱で粘着力が低下するものを用いてもよい。またＳｉ支持基板１１の除去の工程中にデバイスを支持できるものであれば、機械的に固定・剥離をする方法を用いてもよい。仮接着基板２０を剥離することにより、ＣＭＯＳデバイスチップ１０がフレキシブル基板３０上に設けられた転写デバイスが作製される。
【0048】
ステップＳ５：光電変換膜形成工程
次いで、ＣＭＯＳデバイスチップ１０の表面に光電変換膜５０を形成する。本実施形態では、光電変換膜５０は、結晶セレン（ｃ－Ｓｅ）である。結晶セレン（ｃ－Ｓｅ）は、例えば、ＣＭＯＳデバイスチップ１０上にスパッタリング又はＣＶＤ（Chemical Vapor Deposition）等により非晶質セレン（ａ－Ｓｅ）を形成し、これを１６０℃程度の低温で加熱して結晶化を行うことにより作製される。必要に応じて光電変換膜５０の形成領域を限定し、図４Ｆに示すように、ＣＭＯＳデバイスチップ１０の画素電極１７に接続する光電変換膜５０を作製する。なお、実際の光電変換膜５０は、その表面に電圧印加のための透明導電膜（図示せず）が形成される。また、光電変換膜５０は、結晶セレン層に正孔注入阻止層（酸化ガリウム層）及び／又は電子ブロッキング層（酸化ニッケル層）を設けた多層構造としてもよい。
次いで、ＣＭＯＳデバイスチップ１０の表面に光電変換膜５０を形成する。本実施形態では、光電変換膜５０は、結晶セレン（ｃ－Ｓｅ）である。結晶セレン（ｃ－Ｓｅ）は、例えば、ＣＭＯＳデバイスチップ１０上にスパッタリング又はＣＶＤ（Chemical Vapor Deposition）等により非晶質セレン（ａ－Ｓｅ）を形成し、これを１６０℃程度の低温で加熱して結晶化を行うことにより作製される。必要に応じて光電変換膜５０の形成領域を限定し、図４Ｆに示すように、ＣＭＯＳデバイスチップ１０の画素電極１７に接続する光電変換膜５０を作製する。なお、実際の光電変換膜５０は、その表面に電圧印加のための透明導電膜（図示せず）が形成される。また、光電変換膜５０は、結晶セレン層に正孔注入阻止層（酸化ガリウム層）及び／又は電子ブロッキング層（酸化ニッケル層）を設けた多層構造としてもよい。
【0049】
ステップＳ６：入出力配線形成工程
最後に、入出力信号のための配線を形成する。本実施形態では、図１に示すように、ＣＭＯＳデバイスチップ１０の入出力パッド１８に、ワイヤーボンディングによって入出力配線を行う。入出力パッド１８の下部には枠７０が設けられていることから、ワイヤーボンディング時の圧力が加えられても、ＣＭＯＳデバイスチップ１０が破損することはない。また、本発明のデバイスは、入出力パッド１８と金属ワイヤー８０とがボンディングで強固に接続することにより、入出力抵抗が低くなるとともに、入出力配線の信頼性が高くなる。なお、入出力配線は、ボンディングワイヤー８０に代えて、ＦＰＣ等を圧着して接続してもよい。ＦＰＣ等を用いた場合でも、枠７０を設けたことにより入出力配線の信頼性が高くなる。こうして、図１に示す、本実施形態の半導体デバイス（フレキシブルＣＭＯＳイメージセンサ）が完成する。さらに、導電性粘着フィルム４０に接地電極又は所定電位の電極を接続してもよい。フィルム４０を一定の所定電位に保持することによりＭＯＳトランジスタ回路を安定して動作させることができる。
最後に、入出力信号のための配線を形成する。本実施形態では、図１に示すように、ＣＭＯＳデバイスチップ１０の入出力パッド１８に、ワイヤーボンディングによって入出力配線を行う。入出力パッド１８の下部には枠７０が設けられていることから、ワイヤーボンディング時の圧力が加えられても、ＣＭＯＳデバイスチップ１０が破損することはない。また、本発明のデバイスは、入出力パッド１８と金属ワイヤー８０とがボンディングで強固に接続することにより、入出力抵抗が低くなるとともに、入出力配線の信頼性が高くなる。なお、入出力配線は、ボンディングワイヤー８０に代えて、ＦＰＣ等を圧着して接続してもよい。ＦＰＣ等を用いた場合でも、枠７０を設けたことにより入出力配線の信頼性が高くなる。こうして、図１に示す、本実施形態の半導体デバイス（フレキシブルＣＭＯＳイメージセンサ）が完成する。さらに、導電性粘着フィルム４０に接地電極又は所定電位の電極を接続してもよい。フィルム４０を一定の所定電位に保持することによりＭＯＳトランジスタ回路を安定して動作させることができる。
【0050】
ＦＤＳＯＩ基板はＳｉ層の厚さが１００ｎｍ以下であることから、ＣＭＯＳデバイスチップ（回路部分）１０の厚さは、配線層１５（及び絶縁膜１６）の部分が支配的となって１０μｍ以下に薄くすることができる。また、光電変換膜５０部分の厚さは１００ｎｍ～数１００ｎｍと薄い。したがって、半導体デバイスは、十分な柔軟性を有する。加えて、本発明の半導体デバイスは、入出力パッド１８の下部に枠７０を備えており、パッド部分の強度を確保し、入出力配線の信頼性を高めることができる。
【0051】
なお、ＦＤＳＯＩ基板に代えて、一般のＳＯＩ基板（Ｓｉ層１３の厚さが１００ｎｍより厚いＳＯＩ基板）を用いてもよい。ＦＤＳＯＩではないＳＯＩ基板を用いた場合、Ｓｉ層１３が３～５μｍであり、ＣＭＯＳ回路部分の厚さがおよそ１０μｍ以上にはなるが、それでも支持基板が除去されたＳＯＩチップは、一定の柔軟性が得られ、同様にフレキシブルなＣＭＯＳイメージセンサを実現することができる。
【0052】
本実施形態の基板構造のバリエーションについて説明する。これまで説明した半導体デバイスは、図４Ｄに示すように、接着工程において、枠７０のある部分とない部分の段差を接着層（粘着フィルム）４０で吸収していた。しかし、枠７０、接着層４０、及びフレキシブル基板３０の厚さ（高さ）と柔軟性の関係によっては、図４Ｇに示すように、比較的薄い接着層（粘着フィルム）４０を用い、フレキシブル基板３０で段差を吸収する場合もある。
【0053】
また、図４Ｈはさらに別の基板構造であり、枠７０の部分にはフレキシブル基板３０を貼り付けない場合である。この基板構造では、接着層４０及びフレキシブル基板３０は、ＣＭＯＳデバイスチップ１０の裏面のみに形成される。このとき、接着層（粘着フィルム）４０及びフレキシブル基板３０を合わせた厚さは、枠７０の高さより薄くすることができる。また、接着層４０として金属層を用いることもできる。この構造により、デバイスの一層の薄膜化が実現できる。
【0054】
（実施の形態２）
図５Ａ～図５Ｄは、実施の形態２の半導体デバイスの製造工程の一例である。本発明の実施の形態２に係る半導体デバイスは、パッド１８下の枠７０を、Ｓｉ支持基板１１を残して枠とする代わりに、支持基板１１を除去した後に、別途、枠７０となる材料を貼り付けて形成する。以下、本実施形態の半導体デバイスの構造及び製造工程を図に基づいて説明するが、実施の形態１と共通の構成については、説明を省略又は簡略化する。
図５Ａ～図５Ｄは、実施の形態２の半導体デバイスの製造工程の一例である。本発明の実施の形態２に係る半導体デバイスは、パッド１８下の枠７０を、Ｓｉ支持基板１１を残して枠とする代わりに、支持基板１１を除去した後に、別途、枠７０となる材料を貼り付けて形成する。以下、本実施形態の半導体デバイスの構造及び製造工程を図に基づいて説明するが、実施の形態１と共通の構成については、説明を省略又は簡略化する。
【0055】
ステップＳ１：ＣＭＯＳ回路形成工程
図５Ａは、ＦＤＳＯＩ基板上に形成されたＣＭＯＳ回路を示している。本実施形態のＣＭＯＳ回路形成工程は、実施の形態１と同一である。ＦＤＳＯＩ基板のＳｉ層１３にｐ型及びｎ型のＭＯＳトランジスタ１４を形成し、さらに、配線層１５、絶縁膜１６、画素電極１７及び入出力パッド１８等を形成して、撮像素子のためのＣＭＯＳ回路を作製する。
図５Ａは、ＦＤＳＯＩ基板上に形成されたＣＭＯＳ回路を示している。本実施形態のＣＭＯＳ回路形成工程は、実施の形態１と同一である。ＦＤＳＯＩ基板のＳｉ層１３にｐ型及びｎ型のＭＯＳトランジスタ１４を形成し、さらに、配線層１５、絶縁膜１６、画素電極１７及び入出力パッド１８等を形成して、撮像素子のためのＣＭＯＳ回路を作製する。
【0056】
ステップＳ２：支持基板除去・枠形成工程
図５Ｂは、支持基板除去工程を示す。作製されたＣＭＯＳデバイスチップ１０の表面に、仮接着基板２０を貼り付ける。仮接着基板２０は、紫外線照射で粘着力が低下する機能を持つ基板であることが望ましい。その後、ＦＤＳＯＩ基板のＳｉ支持基板１１を、研削及び／又はエッチングにより除去する。エッチングはＸｅＦ２ガスを用いることができる。或いは、ＳＦ６又はＣＦ４等のガスを用いてもよい。またエッチングは行わずにＣＭＰ（Chemical Mechanical Polishing）を用いてＳｉ支持基板１１を除去してもよい。絶縁膜（ＳｉＯ２膜）１２をストッパーとして、Ｓｉ支持基板１１を選択的に除去することができる。図５Ｂは、Ｓｉ支持基板１１が除去されたＣＭＯＳデバイスチップ１０を示している。Ｓｉ支持基板１１を除去することにより、ＣＭＯＳデバイスチップ１０の薄膜化・柔軟化が図られる。
図５Ｂは、支持基板除去工程を示す。作製されたＣＭＯＳデバイスチップ１０の表面に、仮接着基板２０を貼り付ける。仮接着基板２０は、紫外線照射で粘着力が低下する機能を持つ基板であることが望ましい。その後、ＦＤＳＯＩ基板のＳｉ支持基板１１を、研削及び／又はエッチングにより除去する。エッチングはＸｅＦ２ガスを用いることができる。或いは、ＳＦ６又はＣＦ４等のガスを用いてもよい。またエッチングは行わずにＣＭＰ（Chemical Mechanical Polishing）を用いてＳｉ支持基板１１を除去してもよい。絶縁膜（ＳｉＯ２膜）１２をストッパーとして、Ｓｉ支持基板１１を選択的に除去することができる。図５Ｂは、Ｓｉ支持基板１１が除去されたＣＭＯＳデバイスチップ１０を示している。Ｓｉ支持基板１１を除去することにより、ＣＭＯＳデバイスチップ１０の薄膜化・柔軟化が図られる。
【0057】
次いで、図５Ｃに示すように、枠７０を形成する。支持基板１１が削除されたＣＭＯＳデバイスチップ１０の裏面（絶縁膜１２上）に、枠７０となる材料７２を貼り付ける。材料７２は、ＣＭＯＳデバイスチップ１０に対してワイヤーボンディングを行ったとき、デバイスチップ１０の破損が生じない程度の一定の強度を有する材料であればよく、例えば、３０～３００μｍ程度の厚さの金属（例えばステンレス板）、ポリテトラフルオロエチレン、セラミック、ガラス等の材料を用いることができる。本実施形態では、材料７２を枠７０の形状に予め整形して、ＣＭＯＳデバイスチップ１０の入出力パッド１８が配置された領域の裏面に貼り付ける。なお、ＣＭＯＳデバイスチップ１０の裏面全体に材料７２を貼り付け、その後、材料７２を所望の枠７０の形状に整形してもよい。材料７２を貼り付ける工程は、薄い接着層を用いてもよいし、他の任意の接着手段を用いてもよい。
【0058】
ステップＳ３：フレキシブル基板接着工程
図５Ｄは、フレキシブル基板の接着工程を示している。図４Ｄと同様に、フレキシブル基板３０を準備し、ＣＭＯＳデバイスチップ１０とフレキシブル基板３０とを、接着層（粘着フィルム）４０を用いて接着する。枠７０と粘着フィルム４０の厚さの関係にもよるが、本実施形態では、図５Ｄに示すように、枠７０のある部分とない部分の段差が、粘着フィルム４０で吸収されている。
図５Ｄは、フレキシブル基板の接着工程を示している。図４Ｄと同様に、フレキシブル基板３０を準備し、ＣＭＯＳデバイスチップ１０とフレキシブル基板３０とを、接着層（粘着フィルム）４０を用いて接着する。枠７０と粘着フィルム４０の厚さの関係にもよるが、本実施形態では、図５Ｄに示すように、枠７０のある部分とない部分の段差が、粘着フィルム４０で吸収されている。
【0059】
ステップＳ４～Ｓ６
この後、図４Ｅに示すステップＳ４の仮接着基板剥離工程、図４Ｆに示すステップＳ５の光電変換膜形成工程、図１に示すステップＳ６の入出力配線形成工程と同様の各工程を行い、半導体デバイスを完成する。
この後、図４Ｅに示すステップＳ４の仮接着基板剥離工程、図４Ｆに示すステップＳ５の光電変換膜形成工程、図１に示すステップＳ６の入出力配線形成工程と同様の各工程を行い、半導体デバイスを完成する。
【0060】
本実施形態の半導体デバイスは、枠７０を、ＣＭＯＳデバイスチップ１０の裏面に、枠７０となる材料７２を貼り付けて形成する。したがって、枠の材質、厚さ等を、Ｓｉ支持基板１１と無関係に選択することができ、枠形成の自由度が高くなる。
【0061】
本実施形態においても、枠７０、接着層４０、及びフレキシブル基板３０の厚さ（高さ）と柔軟性の関係により、基板構造のバリエーションが可能である。図５Ｄでは、枠７０（７２）のある部分とない部分の段差を接着層（粘着フィルム）４０で吸収しているが、図５Ｅに示すように、フレキシブル基板３０で段差を吸収する構造も可能である。また、図５Ｆに示すように、枠７０（７２）の部分にはフレキシブル基板３０を貼り付けず、接着層４０及びフレキシブル基板３０を、ＣＭＯＳデバイスチップ１０の裏面のみに、枠７０の高さより薄く形成する構造も可能である。
【0062】
（実施の形態３）
図６Ａ～図６Ｄは、実施の形態３の半導体デバイスの製造工程の一例である。本発明の実施の形態３に係る半導体デバイスは、パッド１８下の枠７０を、Ｓｉ支持基板１１と貼り付けた材料７２により形成する。以下、本実施形態の半導体デバイスの構造及び製造工程を図に基づいて説明するが、実施の形態１，２と共通の構成については、説明を省略又は簡略化する。
図６Ａ～図６Ｄは、実施の形態３の半導体デバイスの製造工程の一例である。本発明の実施の形態３に係る半導体デバイスは、パッド１８下の枠７０を、Ｓｉ支持基板１１と貼り付けた材料７２により形成する。以下、本実施形態の半導体デバイスの構造及び製造工程を図に基づいて説明するが、実施の形態１，２と共通の構成については、説明を省略又は簡略化する。
【0063】
ステップＳ１：ＣＭＯＳ回路形成工程
図６Ａは、ＦＤＳＯＩ基板上に形成されたＣＭＯＳ回路を示している。本実施形態のＣＭＯＳ回路形成工程は、実施の形態１と同一である。ＦＤＳＯＩ基板のＳｉ層１３にｐ型及びｎ型のＭＯＳトランジスタ１４を形成し、さらに、配線層１５、絶縁膜１６、画素電極１７及び入出力パッド１８等を形成して、撮像素子のためのＣＭＯＳ回路を作製する。
図６Ａは、ＦＤＳＯＩ基板上に形成されたＣＭＯＳ回路を示している。本実施形態のＣＭＯＳ回路形成工程は、実施の形態１と同一である。ＦＤＳＯＩ基板のＳｉ層１３にｐ型及びｎ型のＭＯＳトランジスタ１４を形成し、さらに、配線層１５、絶縁膜１６、画素電極１７及び入出力パッド１８等を形成して、撮像素子のためのＣＭＯＳ回路を作製する。
【0064】
ステップＳ２：支持基板除去・枠形成工程
ステップＳ１で作製されたＣＭＯＳ回路の表面に、仮接着基板２０を貼り付ける。仮接着基板２０は、紫外線照射で粘着力が低下する機能を持つ基板であることが望ましい。その後、ＦＤＳＯＩ基板のＳｉ支持基板１１を、必要に応じて、研削及び／又はエッチングにより厚さ方向に除去して所望の厚さとする。Ｓｉ支持基板１１をどの程度の厚さとするかは、最終的な枠７０の厚さを考慮して決定すればよく、例えば、３０～１００μｍに薄くしてもよいし、厚い補強部材が必要な場合は薄膜化を行わなくともよい。なお、薄膜化を行う場合は、ＸｅＦ２ガスを用いたエッチング、或いは、ＣＭＰを用いることができる。その後、図６Ｂに示すように、所望の厚さとしたＳｉ支持基板１１上に、枠７０の一部となる材料７２を貼り付ける。材料７２は、補強部材としての強度を有する材料であるとともに、Ｓｉ支持基板１１をエッチング除去する際のマスクとなる、エッチング耐性を有する材料とする。例えば、３０～１００μｍ程度の厚さの金属、ポリテトラフルオロエチレン、セラミック、ガラス等の材料を用いることができる。本実施形態では、材料７２を枠７０の形状に予め整形して、Ｓｉ支持基板１１の入出力パッド１８が配置された領域に対応する部分に貼り付ける。なお、Ｓｉ支持基板１１の全体に材料７２を貼り付け、その後、材料７２を所望の枠７０の形状に整形してもよい。材料７２を貼り付ける工程は、薄い接着層を用いてもよいし、他の任意の接着手段を用いてもよい。
ステップＳ１で作製されたＣＭＯＳ回路の表面に、仮接着基板２０を貼り付ける。仮接着基板２０は、紫外線照射で粘着力が低下する機能を持つ基板であることが望ましい。その後、ＦＤＳＯＩ基板のＳｉ支持基板１１を、必要に応じて、研削及び／又はエッチングにより厚さ方向に除去して所望の厚さとする。Ｓｉ支持基板１１をどの程度の厚さとするかは、最終的な枠７０の厚さを考慮して決定すればよく、例えば、３０～１００μｍに薄くしてもよいし、厚い補強部材が必要な場合は薄膜化を行わなくともよい。なお、薄膜化を行う場合は、ＸｅＦ２ガスを用いたエッチング、或いは、ＣＭＰを用いることができる。その後、図６Ｂに示すように、所望の厚さとしたＳｉ支持基板１１上に、枠７０の一部となる材料７２を貼り付ける。材料７２は、補強部材としての強度を有する材料であるとともに、Ｓｉ支持基板１１をエッチング除去する際のマスクとなる、エッチング耐性を有する材料とする。例えば、３０～１００μｍ程度の厚さの金属、ポリテトラフルオロエチレン、セラミック、ガラス等の材料を用いることができる。本実施形態では、材料７２を枠７０の形状に予め整形して、Ｓｉ支持基板１１の入出力パッド１８が配置された領域に対応する部分に貼り付ける。なお、Ｓｉ支持基板１１の全体に材料７２を貼り付け、その後、材料７２を所望の枠７０の形状に整形してもよい。材料７２を貼り付ける工程は、薄い接着層を用いてもよいし、他の任意の接着手段を用いてもよい。
【0065】
その後、図６Ｃに示すように、材料７２でマスクされていない部分のＳｉ支持基板１１を、エッチングにより除去する。エッチングはＸｅＦ２ガスを用いることができる。或いは、ＳＦ６又はＣＦ４等のガスを用いてもよい。またウェットエッチングでもよい。絶縁膜（ＳｉＯ２膜）１２をストッパーとして、Ｓｉ支持基板１１を選択的に除去することができる。残ったＳｉ支持基板１１と材料７２が、全体として枠７０となる。
【0066】
ステップＳ３：フレキシブル基板接着工程
図６Ｄは、フレキシブル基板の接着工程を示している。図４Ｄと同様に、ＣＭＯＳデバイスチップ１０とフレキシブル基板３０とを、接着層（粘着フィルム）４０を用いて接着する。枠７０と粘着フィルム４０の厚さの関係にもよるが、本実施形態では、図６Ｄに示すように、枠７０のある部分とない部分の段差が、粘着フィルム４０で吸収されている。
図６Ｄは、フレキシブル基板の接着工程を示している。図４Ｄと同様に、ＣＭＯＳデバイスチップ１０とフレキシブル基板３０とを、接着層（粘着フィルム）４０を用いて接着する。枠７０と粘着フィルム４０の厚さの関係にもよるが、本実施形態では、図６Ｄに示すように、枠７０のある部分とない部分の段差が、粘着フィルム４０で吸収されている。
【0067】
ステップＳ４～Ｓ６
この後、図４Ｅに示すステップＳ４の仮接着基板剥離工程、図４Ｆに示すステップＳ５の光電変換膜形成工程、図１に示すステップＳ６の入出力配線形成工程と同様の各工程を行い、半導体デバイスを完成する。
この後、図４Ｅに示すステップＳ４の仮接着基板剥離工程、図４Ｆに示すステップＳ５の光電変換膜形成工程、図１に示すステップＳ６の入出力配線形成工程と同様の各工程を行い、半導体デバイスを完成する。
【0068】
本実施形態の半導体デバイスは、枠７０を、Ｓｉ支持基板１１（の一部）と材料７２重ね合わせた構造としている。したがって、本実施形態は、Ｓｉ支持基板１１だけの枠７０とするよりも、材料７２の選択により枠７０の強度を高めることができる。
【0069】
本実施形態においても、枠７０、接着層４０、及びフレキシブル基板３０の厚さ（高さ）と柔軟性の関係により、基板構造のバリエーションが可能である。図６Ｄでは、枠７０（１１及び７２）のある部分とない部分の段差を接着層（粘着フィルム）４０で吸収しているが、図６Ｅに示すように、フレキシブル基板３０で段差を吸収する構造も可能である。また、図６Ｆに示すように、枠７０（１１及び７２）の部分にはフレキシブル基板３０を貼り付けず、接着層４０及びフレキシブル基板３０を、ＣＭＯＳデバイスチップ１０の裏面のみに、枠７０の高さより薄く形成する構造も可能である。
【0070】
（実施の形態４）
図７は、実施の形態４の半導体デバイスの構造の一例であり、枠７０を周囲４辺に設けた図２Ｄの枠構造のデバイスである。本実施形態は、ＣＭＯＳデバイスチップ１０の周囲の辺に入出力パッド１８が配線層１５により引き出されており、入出力パッド１８が配置された領域の下部に枠７０が形成されている。本実施形態では、枠のない部分が枠７０で囲われる構造であるため、粘着フィルム等を貼りやすいように、枠７０をテーパー形状としている。このテーパー形状は、結晶性を利用したウェットエッチング、又は、異方性のドライエッチングを用いて形成することができる。なお、枠７０の形状は四角でなくとも円でもよい。
図７は、実施の形態４の半導体デバイスの構造の一例であり、枠７０を周囲４辺に設けた図２Ｄの枠構造のデバイスである。本実施形態は、ＣＭＯＳデバイスチップ１０の周囲の辺に入出力パッド１８が配線層１５により引き出されており、入出力パッド１８が配置された領域の下部に枠７０が形成されている。本実施形態では、枠のない部分が枠７０で囲われる構造であるため、粘着フィルム等を貼りやすいように、枠７０をテーパー形状としている。このテーパー形状は、結晶性を利用したウェットエッチング、又は、異方性のドライエッチングを用いて形成することができる。なお、枠７０の形状は四角でなくとも円でもよい。
【0071】
テーパー形状の枠７０を形成後に、ＣＭＯＳデバイスチップ１０を、フレキシブル基板３０に接着層（粘着フィルム）４０を用いて接着する。テーパー形状の枠７０を用いることにより、内部に気泡などを生ずることなく粘着フィルム４０及びフレキシブル基板３０を接着することができる。
【0072】
（実施の形態５）
本発明の半導体デバイスは、枠７０を設けた部分の強度と、枠７０を設けていない部分の柔軟性を利用して、様々なデバイスに利用することができる。図８Ｂは、実施の形態５の半導体デバイスの構造の一例であり、本発明をＣＭＯＳイメージセンサに適用した例である。これまで説明した製造方法に基づいて、イメージセンサの入出力パッド１８の下部に枠７０を設けるとともに、ＣＭＯＳ回路部分（本実施形態ではセンサエリア）の支持基板１１を削除して絶縁膜１２を露出させて、図８Ａに示す半導体デバイス（イメージセンサ）を形成する。この枠７０は、例えば図２Ｄに示すように、チップの周囲４辺に配置される。
本発明の半導体デバイスは、枠７０を設けた部分の強度と、枠７０を設けていない部分の柔軟性を利用して、様々なデバイスに利用することができる。図８Ｂは、実施の形態５の半導体デバイスの構造の一例であり、本発明をＣＭＯＳイメージセンサに適用した例である。これまで説明した製造方法に基づいて、イメージセンサの入出力パッド１８の下部に枠７０を設けるとともに、ＣＭＯＳ回路部分（本実施形態ではセンサエリア）の支持基板１１を削除して絶縁膜１２を露出させて、図８Ａに示す半導体デバイス（イメージセンサ）を形成する。この枠７０は、例えば図２Ｄに示すように、チップの周囲４辺に配置される。
【0073】
次いで、図８Ｂに示すように、レンズの像面湾曲収差をセンサ面で改善するために、デバイスを凹面形状に変形させて台座３１に接着する。本実施形態では、フレキシブル基板３０を表面が凹面形状の台座３１とし、枠７０以外のセンサエリアを凹面形状の台座３１の表面に接着して固定する。この場合、薄いＣＭＯＳ回路部分は柔軟性を有しており、凹面形状の台座に沿って直接貼り付けることができる。なお、図８Ｂには明示されていないが、台座３１とデバイスチップとは、接着層４０で接着されてよい。本実施形態では、フレキシブル基板３０からなる台座３１は柔軟性を有しているため、この構造のまま異なるレンズ状態の像面湾曲収差について、センサ面で曲率を変えて柔軟に対応することもできる。または、台座３１を用いずに、ＣＭＯＳ回路部分だけ或いはＣＭＯＳ回路部分と極めて薄いフレキシブル基板３０（例えば、図４Ｈ）の構造を用いて、空気圧等でセンサ面で曲率を変えて使用することもできる。台座３１は、必ずしも柔軟性がなくてもよく、金属、ポリテトラフルオロエチレン、セラミック、ガラス等の材料で構成し、この台座３１にＣＭＯＳ回路部分を直接或いはＣＭＯＳ回路部分とフレキシブル基板３０の構造を接着し、曲率を固定して使用することもできる。以上のような用途では、半導体デバイスは、例えばレンズとともにカメラシステムに組み込まれ、パッド１８の部分を固定した状態で使用されるため、ワイヤーボンディングでの配線が適している。
【0074】
本発明の半導体デバイスは、パッド１８下に枠７０を設けることで、ボンディングに対する強度は高くなるが、デバイスの用途に応じて、配線方法や関連構造を選択することが望ましい。ワイヤーボンディングでは、配線したパッド部分を動かすとワイヤーが断線するおそれがあるため、ワイヤーボンディングでの配線は、パッド部分を固定して（それ以外の部分を変形させて）使用するデバイスに用いるのが望ましい。あるいはワイヤー部分をモールドして変形に耐性を持たせる方法も考えられる。パッド部分も含めて変形させる用途ではＦＰＣなどで配線することが望ましい。このＦＰＣを用いる場合も、本発明の構造により、接続部への負荷が低減するため、信頼性が高まるという効果がある。
【0075】
本発明の半導体デバイスによれば、パッド１８下の部分（デバイスチップ裏面）に補強部材としての枠７０を設けることで、パッド部分の強度を確保してワイヤーボンディングを可能とする。ＦＰＣ等で配線してパッド部分を含めてデバイスを変形させる際には、接続部への負荷を低減し、信頼性を確保できる。配線方法としてはワイヤーボンディングとＦＰＣ以外にも、フリップチップボンディングなど、その他、半導体で用いられる様々な実装方法が適用できる。
【0076】
本発明の半導体デバイスは、イメージセンサに限らず、ロジック回路、演算回路、メモリ、通信デバイス、ＭＥＭＳ（Micro Electro Mechanical Systems）デバイスなど、半導体Ｓｉ基板に形成されるデバイスであってもよく、それらを転写したデバイスの安定的な信号入出力に寄与する。
【0077】
上述の実施形態は代表的な例として説明したが、本発明の趣旨及び範囲内で、多くの変更及び置換ができることは当業者に明らかである。したがって、本発明は、上述の実施形態によって制限するものと解するべきではなく、特許請求の範囲から逸脱することなく、種々の変形又は変更が可能である。例えば、実施形態に記載の各ブロック、各ステップ等に含まれる機能等は論理的に矛盾しないように再配置可能であり、複数の構成ブロック、ステップ等を１つに組み合わせたり、或いは分割したりすることが可能である。
【符号の説明】
【0078】
１０ ＣＭＯＳデバイスチップ
１１ Ｓｉ支持基板
１２ 絶縁膜
１３ Ｓｉ層
１４ ＭＯＳトランジスタ
１５ 配線層
１６ 絶縁膜
１７ 画素電極
１８ 入出力パッド
２０ 仮接着基板
３０ フレキシブル基板
４０ 接着層（粘着フィルム）
５０ 光電変換膜
６０ ＦＰＣ
７０ 枠
７１ レジスト
７２ 枠の材料
８０ ボンディングワイヤー
１１ Ｓｉ支持基板
１２ 絶縁膜
１３ Ｓｉ層
１４ ＭＯＳトランジスタ
１５ 配線層
１６ 絶縁膜
１７ 画素電極
１８ 入出力パッド
２０ 仮接着基板
３０ フレキシブル基板
４０ 接着層（粘着フィルム）
５０ 光電変換膜
６０ ＦＰＣ
７０ 枠
７１ レジスト
７２ 枠の材料
８０ ボンディングワイヤー
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図4H】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図6F】
【図7】
【図8A】
【図8B】
【図9A】
【図9B】
【図9C】
【図9D】
【図9E】
【図9F】