特開 2024-104225 位相同期回路およびそれを用いたカスケード位相同期回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024104225

(43)【公開日】2024-08-02

(54)【発明の名称】位相同期回路およびそれを用いたカスケード位相同期回路

(51)【国際特許分類】

   H03L 7/099 20060101AFI20240726BHJP

   H03L 7/091 20060101ALI20240726BHJP

   H03L 7/093 20060101ALI20240726BHJP

【ＦＩ】

H03L7/099 170

H03L7/091

H03L7/093

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2023008347

(22)【出願日】2023-01-23

【新規性喪失の例外の表示】特許法第３０条第２項適用申請有り 令和４年６月１２日に、「２０２２ ＩＥＥＥ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ＆Ｃｉｒｃｕｉｔｓ」の予稿集に発表 ［刊行物等］ 令和４年６月１４日に、「２０２２ ＩＥＥＥ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ＆Ｃｉｒｃｕｉｔｓ」に発表

(71)【出願人】

【識別番号】504137912

【氏名又は名称】国立大学法人 東京大学

(74)【代理人】

【識別番号】100105924

【弁理士】

【氏名又は名称】森下 賢樹

(72)【発明者】

【氏名】飯塚 哲也

(72)【発明者】

【氏名】徐 祖楽

(72)【発明者】

【氏名】楊 尊松

【テーマコード（参考）】

5J106

【Ｆターム（参考）】

5J106AA01

5J106AA04

5J106CC01

5J106CC21

5J106CC25

5J106GG01

5J106JJ01

5J106JJ02

5J106KK27

5J106KK40

5J106LL01

(57)【要約】

【課題】低消費電力かつ低雑音の位相同期回路を提供する。
【解決手段】リングオシレータ１１０は、複数のインバータ１１２を含み、複数のインバータ１１２のうちの少なくともひとつである可変遅延インバータ１１４の遅延時間が制御電圧Ｖ_ＣＴＲＬに応じて調節可能である。リングオシレータ１１０は、可変遅延インバータ１１４と反対側に位置する出力ノードから出力クロックＣＫＯＵＴを取り出し可能である。フィードバック回路１２０は、出力クロックＣＫＯＵＴの周波数が基準クロックにもとづく目標周波数に近づくように、基準クロックＣＫＲＥＦのエッジに応じたタイミングで制御電圧Ｖ_ＣＴＲＬを更新する。
【選択図】図１

【特許請求の範囲】

【請求項1】

複数のインバータを含み、前記複数のインバータのうちの少なくともひとつである可変遅延インバータの遅延時間が制御電圧に応じて調節可能であり、前記可変遅延インバータと反対側に位置する出力ノードから出力クロックを取り出し可能であるリングオシレータと、
前記出力クロックの周波数が前記基準クロックにもとづく目標周波数に近づくように、前記基準クロックのエッジに応じたタイミングで前記制御電圧を更新するフィードバック回路と、
を備えることを特徴とする位相同期回路。

【請求項2】

前記フィードバック回路は、サブサンプリング位相検出器を含むことを特徴とする請求項１に記載の位相同期回路。

【請求項3】

前記フィードバック回路は、比例パスと積分パスを含むことを特徴とする請求項１または２に記載の位相同期回路。

【請求項4】

前記可変遅延インバータは、インバータと、前記インバータの出力と接続された可変容量を含むことを特徴とする請求項１または２に記載の位相同期回路。

【請求項5】

請求項１または２に記載の位相同期回路である第１位相同期回路と、
前記第１位相同期回路の出力クロックを逓倍する第２位相同期回路と、
を備えることを特徴とするカスケード位相同期回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、位相同期回路に関する。

【背景技術】

【0002】

通信応用等を想定した～１０ＧＨｚ程度の低雑音の周波数生成にはコイル（インダクタンス）を用いた発振回路が用いられることが多いが、集積回路上の面積を多く必要とすることや、他の回路との磁界結合があること、複数の位相を作ることが難しいこと、周波数調整範囲が狭いことなどの欠点から好ましくない。

【先行技術文献】

【非特許文献】

【0003】

【非特許文献1】Zule Xu, Masaru Osada and Tetsuya Iizuka, "A 3.3-GHz 4.6-mW Fractional-N Type-II Hybrid Switched-Capacitor Sampling PLL Using CDAC-Embedded Digital Integral Path with -80-dBc Reference Spur,", in IEEE Symposium on VLSI Circuits Digest of Technical Papers, Jun. 2021.

【発明の概要】

【発明が解決しようとする課題】

【0004】

それに対してリングオシレータ型の発振回路では位相雑音が高く、帯域の広い位相同期回路を使う事でその雑音を抑える必要があるが、従来技術では帯域を拡げすぎると回路が不安定になるなどの問題があり、低雑音化が難しい。

【0005】

本開示は係る状況においてなされたものであり、その例示的な目的のひとつは、低消費電力かつ低雑音の位相同期回路の提供にある。

【課題を解決するための手段】

【0006】

本開示のある態様は、位相同期回路に関する。位相同期回路は、複数のインバータを含み、複数のインバータのうちの少なくともひとつである可変遅延インバータの遅延時間が制御電圧に応じて調節可能であり、可変遅延インバータと反対側に位置する出力ノードから出力クロックを取り出し可能であるリングオシレータと、出力クロックの周波数が基準クロックに応じた目標周波数に近づくように、基準クロックのエッジに応じたタイミングで制御電圧を更新するフィードバック回路と、を備える。

【発明の効果】

【0007】

本開示のある態様によれば、消費電力かつ低雑音の位相同期回路を提供できる。

【図面の簡単な説明】

【0008】

【図1】実施形態に係るＰＬＬ回路のブロック図である。

【図2】実施例１に係るＰＬＬ回路の回路図である。

【図3】図２のＰＬＬ回路の動作波形図である。

【図4】比較技術に係るＰＬＬ回路の回路図である。

【図5】実施形態と比較技術それぞれの位相雑音を示す図である。

【図6】実施形態と比較技術それぞれのジッタを示す図である。

【図7】実施例２に係るＰＬＬ回路の回路図である。

【図8】リングオシレータの構成例を示す回路図である。

【図9】図８のリングオシレータのゼロＩＳＦ領域を説明する図である。

【図10】ＰＬＬ回路を備えるカスケードＰＬＬ回路のブロック図である。

【発明を実施するための形態】

【0009】

（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。

【0010】

一実施形態に係る位相同期（ＰＬＬ：Phase Locked Loop）回路は、複数のインバータを含み、複数のインバータのうちの少なくともひとつである可変遅延インバータの遅延時間が制御電圧に応じて調節可能であり、可変遅延インバータと反対側に位置する出力ノードから出力クロックを取り出し可能であるリングオシレータと、出力クロックの周波数が基準クロックに応じた目標周波数に近づくように、基準クロックのエッジに応じたタイミングで制御電圧を更新するフィードバック回路と、を備える。

【0011】

この構成によると、リングオシレータの出力のインパルス感度関数（ＩＳＦ）のゼロ領域において、リングオシレータの発振周波数が更新されるため、広いループ帯域幅を実現でき、ひいては低雑音を実現できる。またインダクタを利用しない構成とすることで、回路面積を小さくできる。

【0012】

一実施形態において、「可変遅延インバータと反対側に位置する」とは、可変遅延インバータの出力の位相を０°とした場合に、位相が９０～２７０°の範囲に含まれることをいう。あるいは、ｎ個（ｎは奇数）のインバータが存在し、可変遅延インバータをｎ番目とした場合、ｎ×１／４番目～ｎ×３／４番目に位置するインバータをいう。

【0013】

一実施形態において、可変遅延インバータの個数は、１であってもよい。一実施形態において、可変遅延インバータの個数は、２あるいは３であってもよいし、さらに大きくてもよい。

【0014】

一実施形態において、可変遅延インバータは、インバータと、インバータの出力と接続された可変遅延容量を含んでもよい。

【0015】

一実施形態において、可変遅延インバータは、バイアス電流が調節可能なインバータを含んでもよい。

【0016】

一実施形態において、フィードバック回路は、サブサンプリング位相検出器を含んでもよい。

【0017】

一実施形態に係るカスケード位相同期回路は、上述のいずれかの位相同期回路である第１位相同期回路と、第１位相同期回路の出力クロックを逓倍する第２位相同期回路と、を備える。この構成によれば、前段の第１位相同期回路において、低雑音の第１周波数の前段クロック信号を生成し、前段クロック信号を後段の第２位相同期回路において逓倍することにより、アプリケーションで必要とされる第２周波数のクロック信号を、低雑音で得ることができる。

【0018】

（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。

【0019】

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

【0020】

同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

【0021】

図１は、実施形態に係る位相同期回路、すなわちＰＬＬ（Phase Locked Loop）回路１００のブロック図である。ＰＬＬ回路１００は、基準クロックＣＫＲＥＦを受け、基準クロックＣＫＲＥＦを逓倍した出力クロックＣＫＯＵＴを生成する。

【0022】

ＰＬＬ回路１００は、リングオシレータ１１０およびフィードバック回路１２０を備える。リングオシレータ１１０は、リング電圧制御発振器（ＶＣＯ）であり、リング状に接続された複数ｎ個（ｎは奇数）のインバータ１１２＿１～１１２＿ｎを含む。通常のリングＶＣＯは、インバータ１１２＿１～１１２＿ｎすべての遅延量が調節可能であるのに対して、図１のリングオシレータ１１０は、１個のインバータ１１２の遅延量のみが可変であり、その他のインバータの遅延量は固定される。遅延量が可変であるインバータを、可変遅延インバータ１１４と称し、制御電圧Ｖ_ＣＴＲＬに応じて遅延量が可変である。この例では可変遅延インバータ１１４は１個であり、ｎ番目のインバータ１１２が、可変遅延インバータ１１４となっている。

【0023】

リングオシレータ１１０は、可変遅延インバータ１１４と反対側（図中、一点鎖線１１６よりも右側）に出力ノードＯＵＴが設けられており、出力ノードＯＵＴに発生するクロックが、出力クロック（フィードバッククロック）ＣＫＯＵＴとして取り出し可能となっている。具体的には、ｎ／４＜ｊ＜ｎ×３／４を満たすｊ番目のインバータ１１２＿ｊの出力を、出力ノードＯＵＴに選ぶことができる。

【0024】

フィードバック回路１２０は、出力クロックＣＫＯＵＴの周波数ｆ_ＯＵＴが基準クロックＣＫＲＥＦに応じた目標周波数ｆ_ＲＥＦに近づくように可変遅延インバータ１１４の遅延量を規定する制御電圧Ｖ_ＣＴＲＬを生成する。フィードバック回路１２０は、基準クロックＣＫＲＥＦのエッジに応じたタイミングφ_１で、可変遅延インバータ１１４に供給すべき制御電圧Ｖ_ＣＴＲＬを更新する。

【0025】

以上がＰＬＬ回路１００の基本構成である。

【0026】

このＰＬＬ回路１００は、リングＶＣＯをベースとしているため、インダクタを用いる発振器に比べて回路面積が小さいという利点がある。リングＶＣＯは、インダクタを用いるオシレータに比べてジッタ性能（雑音）が劣るが、実施形態に係るＰＬＬ回路１００は、ジッタ性能で劣るリングＶＣＯを採用しているにもかかわらず、インダクタを用いたオシレータを採用する場合に比べて、低ジッタが実現できる。これは、ＶＣＯのジッタ（雑音）はＰＬＬのループ帯域内では抑圧されるところ、実施形態に係るＰＬＬ回路１００では、ループ帯域を広くすることが可能であり、雑音の抑圧性能が高いからである。

【0027】

さらに、リングオシレータ１１０のインパルス感度関数（ＩＳＦ）のゼロ領域においてのみ、リングオシレータ１１０に与える制御電圧Ｖ_ＣＴＲＬを更新することにより、出力クロックＣＫＯＵＴが遷移しない区間において制御電圧Ｖ_ＣＴＲＬの更新が発生する。つまり制御電圧Ｖ_ＣＴＲＬの更新が、フィードバックされる出力クロックＣＫＯＵＴのポジティブエッジ、ネガティブエッジに干渉しないため、スプリアスが生成されない。これにより、制御電圧Ｖ_ＣＴＲＬを平滑化するためのローパスフィルタが不要となり、余計なポールを削除でき、帯域を拡張できる。

【0028】

本開示は、図１のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本開示の範囲を狭めるためではなく、本開示や本発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。

【0029】

図２は、実施例１に係るＰＬＬ回路１００Ａの回路図である。可変遅延インバータ１１４は、インバータ１１２＿ｊと、その出力と接続された可変容量（バラクタ）１１３を含む。可変容量１１３の容量は、フィードバック回路１２０から供給される制御電圧Ｖ_ＣＴＲＬに応じて制御可能である。その他のインバータ１１２＿ｉ（ｉ≠ｊ）の出力には、図示しない固定容量を接続してもよい。

【0030】

フィードバック回路１２０は、シングルサンプラーベースのサブサンプリング位相検出器（ＳＳＰＤ：Sub-Sampling Phase Detector）のアーキテクチャで構成される。フィードバック回路１２０は、パルス発生器１２２、スロープ発生器１２４、サンプルホールド回路１２６を含む。

【0031】

パルス発生器１２２は基準クロックＣＫＲＥＦを受け、基準クロックＣＫＲＥＦと同期したタイミング信号φ_１を生成する。タイミング信号φ_１は、可変遅延インバータ１１４に対する制御電圧Ｖ_ＣＴＲＬを更新するタイミングを規定する。

【0032】

スロープ発生器１２４は、ＰＬＬ回路１００Ａの出力クロック（フィードバッククロック）ＣＫＯＵＴのエッジをトリガーとして遷移を開始するスロープ電圧Ｖ_{ＳＬＯＰＥ}を生成する。このスロープ電圧Ｖ_{ＳＬＯＰＥ}の電圧レベルは、出力クロックＣＫＯＵＴのエッジを始点とする経過時間を表している。サンプルホールド回路１２６は、スイッチＳＷ１およびキャパシタＣ１を含む。スイッチＳＷ１は、タイミング信号φ１に応じてオンとなり、そのときのスロープ電圧Ｖ_{ＳＬＯＰＥ}が、制御電圧Ｖ_ＣＴＲＬとして取り込まれ、制御電圧Ｖ_ＣＴＲＬが更新される。取り込まれた制御電圧Ｖ_ＣＴＲＬは、出力クロックＣＫＯＵＴと基準クロックＣＫＲＥＦの位相差を表す。

【0033】

以上がＰＬＬ回路１００Ａの構成である。

【0034】

図３は、図２のＰＬＬ回路１００Ａの動作波形図である。図３には、上から順に、ｎ番目のインバータ１１２の出力の電圧Ｖ_Ｘ（出力クロックＣＫＯＵＴ）、ｎ番目のインバータ１１２におけるインパルス感度関数ＩＳＦ_Ｘ、出力ノードＯＵＴの電圧Ｖ_Ｙ、スロープ電圧Ｖ_{ＳＬＯＰＥ}、タイミング信号φ_１、制御電圧Ｖ_ＣＴＲＬが示される。

【0035】

時刻ｔ_０～ｔ_２の間、タイミング信号φ_１がアサート（ハイ）され、サンプルホールド回路１２６のスイッチＳＷ１がオンとなり、サンプルホールド回路１２６は入力と出力が等しいトラッキング状態となる。期間ｔ_０～ｔ_２は、インパルス感度関数ＩＳＦ_ＸがゼロであるゼロＩＳＦ領域と一致している。時刻ｔ_１に、出力ノードＯＵＴの電圧Ｖｘが遷移すると、それをトリガとしてスロープ電圧Ｖ_{ＳＬＯＰＥ}が上昇し始める。時刻ｔ_０～ｔ_２の間は、制御電圧Ｖ_ＣＴＲＬは、スロープ電圧Ｖ_{ＳＬＯＰＥ}と等しい。

【0036】

時刻ｔ_２にタイミング信号φ１がネゲート（ロー）される時刻ｔ_２において、スイッチＳＷ１がオフとなり、それ以降の制御電圧Ｖ_ＣＴＲＬの電圧レベルは、時刻ｔ_２におけるスロープ電圧Ｖ_{ＳＬＯＰＥ}の電圧レベルに固定される。

【0037】

以上がＰＬＬ回路１００Ａの動作である。

【0038】

このＰＬＬ回路１００Ａでは、シングルサンプラーベースのサブサンプリング位相検出器を利用することで、広いループ帯域幅（ＢＷ）と、低い基準スプリアスを実現できる。

【0039】

ＰＬＬ回路１００Ａの利点は、比較技術との対比によって明確となる。

【0040】

図４は、比較技術に係るＰＬＬ回路２００の回路図である。ＰＬＬ回路２００は、マスター－スレーブ型の位相検出器（ＭＳＳＰＤ）をベースとするアーキテクチャで構成され、ＶＣＯ２１０、分周器・スロープ発生器２２０、タイミング発生器２３０、マスタースレーブ型のサンプルホールド回路２４０、ローパスフィルタ２５０を備える。

【0041】

ＶＣＯ２１０は、制御電圧Ｖ_ＣＴＲＬに応じた周波数ｆ_ＯＵＴで発振する。分周器・スロープ発生器２２０は、ＶＣＯ２１０の出力クロックＣＫＯＵＴを分周し、スロープ電圧Ｖ_{ＳＬＯＰＥ}を発生する。タイミング発生器２３０は、基準クロックＣＫＲＥＦと同期して、ノンオーバーラップのタイミング信号φ_１，φ_２を生成する。サンプルホールド回路２４０は、第１タイミング信号φ_１に応答して、スロープ電圧Ｖ_{ＳＬＯＰＥ}をサンプリングし、第２タイミング信号φ_２に応答して、前段の電圧をサンプリングする。

【0042】

サンプルホールド回路２４０の出力電圧は、ローパスフィルタ２５０によって平滑化され、ＶＣＯ２１０に制御電圧Ｖ_ＣＴＲＬとして供給される。

【0043】

図４のＰＬＬ回路２００では、ローパスフィルタ２５０によって、余計なポールが導入される。またループ内に、大きな遅延ΔＴ_ｄが含まれている。これらによって、ループ帯域が制限され、位相ノイズがピークを持つ。

【0044】

これに対して実施形態に係るＰＬＬ回路１００Ａでは、シングルステージのサンプルホールド回路１２６を利用しており、さらにローパスフィルタが不要であるため、余計なポールが存在しない。さらに分周器が不要であるため、ループ遅延を大きく削減できる。これらによって、ループ帯域を比較技術に比べて広げることができ、位相ノイズのピークを低減できる。

【0045】

図５は、実施形態と比較技術それぞれの位相雑音を示す図である。実施形態によれば、比較技術に比べて、位相雑音のピークを抑制できていることが分かる。

【0046】

図６は、実施形態と比較技術それぞれのジッタを示す図である。実施形態によれば、比較技術に比べて、ジッターも抑制できていることが分かる。

【0047】

図７は、実施例２に係るＰＬＬ回路１００Ｂの回路図である。ＰＬＬ回路１００Ｂのフィードバック回路１２０Ｂは、比例パスであるサンプルホールド回路１２６に加えて、積分パス１２８およびダミーサンプラー１３０を備える。

【0048】

積分パス１２８は、スイッチＳＷ２，ＳＷ３、キャパシタＣ２，Ｃ３，Ｃ４、ｇｍアンプ（トランスコンダクタンスアンプ）１２９を含む。スイッチＳＷ２は、タイミング信号φ_１に応じて制御され、スイッチＳＷ３は、タイミング信号φ_１と逆相の反転タイミング信号φ_２に応じて制御される。

【0049】

リングオシレータ１１０Ｂの発振周波数は、比例パスであるサンプルホールド回路１２６の出力Ｖ_{ＣＴＲＬ，Ｐ１}と、積分パス１２８の出力Ｖ_{ＣＴＲＬ，Ｉ１}によって制御可能となっている。

【0050】

図８は、リングオシレータ１１０Ｂの構成例を示す回路図である。リングオシレータ１１０Ｂは、複数の差動インバータ１１２Ｂで構成される。差動インバータ１１２Ｂは、４個のインバータを含む疑似差動クロスカップルドインバータである。ここではｎ＝３１である。

【0051】

ｎ＝３１番目の差動インバータ１１２Ｂ＿３１の出力に、可変容量１１３Ｂが接続される。可変容量１１３Ｂは、４個のキャパシタＣｖ１～Ｃｖ４を含む。キャパシタＣｖ１，Ｃｖ２の制御ノードには、制御電圧Ｖ_{ＣＴＲＬ，Ｐ１}が入力され、キャパシタＣｖ３，Ｃｖ４の制御ノードには、制御電圧Ｖ_{ＣＴＲＬ，Ｉ１}が入力される。

【0052】

最終段以外の差動インバータ１１２Ｂ＿１～１１２Ｂ＿３０の出力には、コンデンサバンクが接続されており、周波数を粗く調整できるようになっている。

【0053】

図９は、図８のリングオシレータ１１０ＢのゼロＩＳＦ領域を説明する図である。ｉ番目のインバータの出力電圧をＶ_ｉと表記する。図８には、３１番目～２１番目までの出力電圧Ｖ_３１～Ｖ_２１が示される。ゼロＩＳＦ領域は、Ｖ_３１の中央付近に位置している。２１番目のインバータ１１２＿２１の出力電圧Ｖ_２１は、ゼロＩＳＦ領域の終了直後に遷移する。したがって、ｊ＝２１番目のインバータ１１２＿２１の出力を、出力クロック（フィードバッククロック）ＣＫＯＵＴを取り出す出力ノードＯＵＴとして選ぶことができる。ｎ＝３１とすると、ｊ＝２１は、ｎ／４＜ｊ＜ｎ×３／４を満たしている。

【0054】

図７のＰＬＬ回路１００Ｂによれば、積分パス１２８を追加で組み込むことにより、リングオシレータ１１０Ｂのフリッカーノイズをさらに抑制することができ、サブサンプリング位相検出器の線形領域にロックすることが可能となる。

【0055】

続いてＰＬＬ回路１００の用途を説明する。

【0056】

実施形態に係るＰＬＬ回路１００は、０．５ＧＨｚ～５ＧＨｚの範囲、より好ましくは０．５ＧＨｚ～２ＧＨｚ程度の周波数ｆ_ＯＵＴを持つ低位相雑音のクロック信号ＣＫＯＵＴの生成に適している。これは、ＰＬＬ回路１００の発振周波数が高くなるにしたがってゼロＩＳＦ領域が狭くなり、複雑で高速なフィードバック回路が必要となるためであり、出力クロックＣＫＯＵＴの周波数ｆ_ＯＵＴが０．５ＧＨｚ～５ＧＨｚ程度であれば、フィードバック回路の複雑化を抑えつつ、低雑音のクロック信号を生成できるからである。

【0057】

１０ＧＨｚを超えるようなクロック信号を生成したい場合には、カスケードＰＬＬ回路を用いることができる。

【0058】

図１０は、ＰＬＬ回路１００を備えるカスケードＰＬＬ回路３００のブロック図である。カスケードＰＬＬ３００は、カスケードに接続される第１ＰＬＬ回路３１０および第２ＰＬＬ回路３２０を備える。前段の第１ＰＬＬ回路３１０には、上述のＰＬＬ回路１００のアーキテクチャが適用でき、第１ＰＬＬ回路３１０によって、ｆ_１＝０．５～２ＧＨｚ程度の低雑音のクロック信号ＣＫ１を生成することができる。そして、後段の第２ＰＬＬ回路３２０は、第１ＰＬＬ回路３１０が生成したクロック信号ＣＫ１を逓倍し、１０ＧＨｚあるいはそれより高い周波数ｆ_２のクロック信号ＣＫ２を生成する。

【0059】

（変形例）
上述した実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なことが当業者に理解される。以下、こうした変形例について説明する。

【0060】

（変形例１）
実施例では、フィードバック回路１２０をシングルサンプラーベースのＳＳＰＤで構成したが、本開示はそれに限定されない。たとえば、フリップフロップやＸＯＲ等の論理ゲートを用いたＰＦＤ（Phase Frequency Detector）を用いてフィードバック回路１２０を構成してもよい。

【0061】

（変形例２）
実施形態では、可変遅延インバータ１１４の個数が１個であったが、本開示はそれに限定されず、ｎが大きい場合には、隣接する２個、あるいは３個のインバータ１１２を、可変遅延インバータ１１４としてもよい。

【0062】

（変形例３）
可変遅延インバータ１１４の構成は、インバータと可変容量の組み合わせに限定されない。たとえばインバータのバイアス電流を制御電圧Ｖ_ＣＴＲＬに応じて制御可能とすることで、可変遅延インバータ１１４を構成できる。あるいは固定遅延のインバータと可変遅延素子の直列接続回路を構成し、可変遅延素子の遅延量を制御電圧Ｖ_ＣＴＲＬに応じて制御可能としてもよい。

【0063】

本開示に係る実施形態について、具体的な用語を用いて説明したが、この説明は、理解を助けるための例示に過ぎず、本開示あるいは請求の範囲を限定するものではない。本発明の範囲は、請求の範囲によって規定されるものであり、したがって、ここでは説明しない実施形態、実施例、変形例も、本発明の範囲に含まれる。

【符号の説明】

【0064】

１００ ＰＬＬ回路
１１０ リングオシレータ
１１２ インバータ
１１３ 可変容量
１１４ 可変遅延インバータ
１２０ フィードバック回路
１２２ パルス発生器
１２４ スロープ発生器
１２６ サンプルホールド回路
１２８ 積分パス
１３０ ダミーサンプラー
３００ カスケードＰＬＬ回路
３１０ 第１ＰＬＬ回路
３２０ 第２ＰＬＬ回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】