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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024107622
(43)【公開日】2024-08-09
(54)【発明の名称】回路システム
(51)【国際特許分類】
   H04B 5/48 20240101AFI20240802BHJP
   G08C 19/00 20060101ALI20240802BHJP
【FI】
H04B5/02
G08C19/00 G
【審査請求】未請求
【請求項の数】14
【出願形態】OL
(21)【出願番号】P 2023011642
(22)【出願日】2023-01-30
【国等の委託研究の成果に係る記載事項】(出願人による申告)令和2年度、国立研究開発法人科学技術振興機構、戦略的創造研究推進事業「Triturated Computing System(粉末コンピューティングシステム)」委託研究、産業技術力強化法第17条の適用を受ける特許出願
(71)【出願人】
【識別番号】504176911
【氏名又は名称】国立大学法人大阪大学
(74)【代理人】
【識別番号】100109210
【弁理士】
【氏名又は名称】新居 広守
(72)【発明者】
【氏名】三浦 典之
【テーマコード(参考)】
2F073
5K012
【Fターム(参考)】
2F073AA01
2F073AB12
2F073AB14
2F073BB02
2F073BC02
2F073EE01
2F073EE12
2F073FF03
2F073FG02
2F073GG03
2F073GG07
2F073GG09
5K012AB02
5K012AC06
5K012AC08
5K012AC10
5K012AE13
(57)【要約】
【課題】物理的なサイズ、及び機能の両方が制限されにくい回路システムを提供すること。
【解決手段】回路システム100は、互いに異なる2以上の機能をそれぞれ有する2以上のチップ1を含む複数のチップ1を備える。複数のチップ1の各々は、誘導結合電力線通信(Inductive-Coupling Power-Line Communication:IC-PLC)により、他のチップ1との間で電力及び信号のうちの少なくとも一方を送信又は受信するコイル2を有する。
【選択図】図1
【特許請求の範囲】
【請求項1】
互いに異なる2以上の機能をそれぞれ有する2以上のチップを含む複数のチップを備え、
前記複数のチップの各々は、誘導結合電力線通信により、他のチップとの間で電力及び信号のうちの少なくとも一方を送信又は受信するコイルを有する、
回路システム。
【請求項2】
前記複数のチップは、電力供給機能を有する1以上のチップと、信号送信機能を有する1以上のチップと、信号受信機能を有する1以上のチップと、を含み、
前記信号送信機能を有する1以上のチップ、及び前記信号受信機能を有する1以上のチップは、いずれも前記電力供給機能を有する1以上のチップからの電力供給を受ける、
請求項1に記載の回路システム。
【請求項3】
前記複数のチップの各々は、流動性を有する、
請求項1又は2に記載の回路システム。
【請求項4】
前記複数のチップの各々は、直方体状であって、
前記複数のチップの各々において、2つ以上の交差する面に前記コイルがそれぞれ配置されている、
請求項1又は2に記載の回路システム。
【請求項5】
前記複数のチップは、蓄電素子を備えた電力供給機能を有する1以上のチップを含む、
請求項1又は2に記載の回路システム。
【請求項6】
前記蓄電素子は、キャパシタである、
請求項5に記載の回路システム。
【請求項7】
前記電力供給機能を有する1以上のチップは、前記蓄電素子の充電電圧に応じて一定電圧を出力するステップダウンコンバータ回路を有する、
請求項6に記載の回路システム。
【請求項8】
前記複数のチップは、センサを備えたセンシング機能を有する1以上のチップを含む、
請求項1又は2に記載の回路システム。
【請求項9】
前記センサは、センシング性能を監視する機能を有しており、前記センシング性能が低下した場合に動作を停止する又は検知結果を除外する、
請求項8に記載の回路システム。
【請求項10】
前記センサは、バンドギャップリファレンス回路の温度依存性を利用した温度センサであって、前記バンドギャップリファレンス回路における基準電圧に基づいて、前記センシング性能の低下を検知する、
請求項9に記載の回路システム。
【請求項11】
前記複数のチップは、信号処理回路を備えた信号処理機能を有する1以上のチップを含む、
請求項1又は2に記載の回路システム。
【請求項12】
前記複数のチップは、メモリを備えたメモリ機能を有する1以上のチップを含む、
請求項1又は2に記載の回路システム。
【請求項13】
前記複数のチップの各々は、他のチップとの間で電力を送信又は受信するためのクロスカップルドインバータ回路を有する、
請求項1又は2に記載の回路システム。
【請求項14】
前記複数のチップは、信号受信機能を有する1以上のチップを含み、
前記信号受信機能を有する1以上のチップでは、前記クロスカップルドインバータ回路が複数直列に接続されている、
請求項13に記載の回路システム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、複数のチップを備えた回路システムに関する。
【背景技術】
【0002】
非特許文献1には、0.05mm×0.05mmのRFID(Radio Frequency Identification)チップが開示されている。
【0003】
非特許文献2には、1mmのダイ積層型のセンシングプラットフォームが開示されている。
【0004】
非特許文献3には、小型(0.125mm)のワイヤレスニューラルセンサが開示されている。
【0005】
非特許文献4には、超音波ニューラルダストが開示されている。
【先行技術文献】
【非特許文献】
【0006】
【非特許文献1】M. Usami, et al., "A 0.05x0.05mm2 RFID Chip with Easily Scaled-Down ID-Memory," ISSCC Dig. Tech. Papers, pp.482-483, Feb. 2007.
【非特許文献2】Y. Lee, et al., "A Modular 1mm3 Die-Stacked Sensing Platform with Optical Communication and Multi-Modal Energy Harvesting," ISSCC Dig. Tech. Papers, pp.402-403, Feb. 2012.
【非特許文献3】W. Biederman, et al., "A Fully-Integrated, Miniaturized (0.125 mm2) 10.5 μW Wireless Neural Sensor," JSSC, vol. 48, no. 4, pp.960-970, Apr. 2013.
【非特許文献4】D. Seo, et al., "Wireless Recording in the Peripheral Nervous System with Ultrasonic Neural Dust," Neuron, vol. 91, no. 3, pp.529-539, Aug. 2016.
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明は、物理的なサイズ、及び機能の両方が制限されにくい回路システムを提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明の一態様に係る回路システムは、互いに異なる2以上の機能をそれぞれ有する2以上のチップを含む複数のチップを備える。前記複数のチップの各々は、誘導結合電力線通信により、他のチップとの間で電力及び信号のうちの少なくとも一方を送信又は受信するコイルを有する。
【発明の効果】
【0009】
本発明の回路システムによれば、物理的なサイズ、及び機能の両方が制限されにくい、という利点がある。
【図面の簡単な説明】
【0010】
図1図1は、実施の形態に係る回路システムを示す概要図である。
図2図2は、実施の形態に係る回路システムのスケールの説明図である。
図3図3は、実施の形態に係るチップのダイシングの説明図である。
図4図4は、レーザーステルスダイシングの説明図である。
図5図5は、実施の形態に係る回路システムにおける電力及び信号の送受信の説明図である。
図6図6は、実施の形態に係るチップの構成を示す概要図である。
図7図7は、実施の形態に係る回路システムの動作をシミュレートした結果を示す波形図である。
図8図8は、実施の形態に係る回路システムの通信性能の測定に用いた送信側のチップ、及び受信側のチップの構成を示す概要図である。
図9図9は、実施の形態に係る回路システムの通信性能の測定に用いたプローブステーションの概要図である。
図10図10は、実施の形態に係る回路システムの通信性能の測定結果を示す図である。
図11図11は、実施の形態に係る回路システムの通信性能の他の測定結果を示す図である。
図12図12は、実施の形態に係る回路システムの通信性能の更に他の測定結果を示す図である。
図13図13は、実施の形態に係る回路システムの電力供給性能の測定に用いた電力供給機能を有するチップの構成を示す概要図である。
図14図14は、実施の形態に係る電力供給機能を有するチップの外観を示す図である。
図15図15は、実施の形態に係る回路システムの電力供給性能の説明図である。
図16図16は、実施の形態に係るセンシング機能を有するチップの構成を示す概要図である。
図17図17は、実施の形態に係るセンシング機能を有するチップの外観を示す図である。
図18図18は、実施の形態に係るセンサのセンシング性能の説明図である。
図19図19は、実施の形態に係るセンサの測定結果の説明図である。
図20図20は、実施の形態に係るセンサの性能の説明図である。
【発明を実施するための形態】
【0011】
[1.本発明の基礎となった知見]
まず、発明者の着眼点が下記に説明される。
【0012】
今日の情報化社会は、コンピュータの小型化によって爆発的な進化を遂げている。コンピュータは、あらゆる場所に存在し、コンピュータを用いることで、情報技術又はサービスに簡単かつ迅速にアクセスできるようになっている。このような情報化社会を更に発展させるためには、ポストムーア時代においても、コンピュータの小型化を追求する必要がある。
【0013】
ここで、コンピュータの小型化には、以下の2つの技術的課題が存在する。第1の技術的課題は、制限された機能及び性能のスケーラビリティである。従前の超小型コンピュータは、基本的にスタンドアローンでの運用を想定して設計されているため、物理的なサイズと、機能及び性能の制限とのトレードオフに悩まされている。例えば、非特許文献1に開示されている0.05mmサイズの小型コンピュータは、物理的なサイズは小さい一方で、IDの生成機能しか有していない。また、例えば、非特許文献2に開示されているダイ積層型のセンシングプラットフォームは、機能及び性能の拡張は可能である一方、追加する機能及び性能に応じて物理的なサイズが1mmまで大きくなってしまう。
【0014】
第2の技術的課題は、不安定なエネルギー源である。例えば、非特許文献3に開示されているワイヤレス電力供給方法では、非常に厳密なアンテナの整合条件を必要としたり、人体等の電磁波吸収体の影響を受けたりすることで、送信可能なエネルギー量、及びエネルギーの送信範囲が制限されてしまう。また、例えば、非特許文献4に開示されている超音波後方散乱を利用した通信方法では、物理的なサイズが1mm程度となるピエゾデバイスを必要としたり、かさばる超音波ビームフォーミングシステムによる厳密な位置合わせを必要としたり等するため、技術的なブレイクスルーが必要である。
【0015】
以上を鑑み、発明者は本発明を創作するに至った。すなわち、発明者は、誘導結合電力線通信(Inductive-Coupling Power-Line Communication:IC-PLC)を採用することにより、物理的なサイズが0.1mmクラスの粉末状のICチップ等の回路のクラスターで構成される超小型の回路システムを実現可能であることを見い出した。以下では、この超小型の回路システムを、粉末コンピューティングシステム(Triturated Computing System:TCS)ともいう。
【0016】
以下、実施の形態に係る回路システムについて、図面を参照しながら具体的に説明する。
【0017】
なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、請求の範囲を限定する主旨ではない。また、以下の実施の形態に係る構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【0018】
また、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、同じ構成部材については同じ符号を付している。
【0019】
[2.回路システムの構成]
以下、実施の形態に係る回路システム100の構成について説明する。図1は、実施の形態に係る回路システム100の構成を示す概要図である。図2は、実施の形態に係る回路システム100のスケールの説明図である。
【0020】
図1に示すように、実施の形態に係る回路システム100は、例えば物理的なサイズが1mmクラスのSoC(System on a Chip)を約0.1mmクラスの複数のチップ(粉末)1に分割し、これら複数のチップ1が相互に無線通信することにより再構築されたシステムに相当する。実施の形態では、回路システム100は、互いに異なる2以上の機能をそれぞれ有する2以上のチップ1を含み、流動性を有する複数のチップ1を備える。そして、複数のチップ1の各々は、誘導結合電力線通信により、他のチップ1との間で電力及び信号のうちの少なくとも一方を送信又は受信するコイル2を有している。
【0021】
ここで、チップ1は、半導体チップのみならず、例えば粒状又は個片状の物体をも含み得る。例えば、微小なディスクリート部品と半導体チップとを組み合わせた物体もチップ1に相当し得る。そして、複数のチップ1は、流動性を有しているため、互いに相対的な位置関係を変化可能である。つまり、複数のチップ1は、例えば1つの基板に実装されて互いに相対的な位置関係が固定されているわけではない。もちろん、複数のチップ1をいずれかの物体に固定して利用しても構わない。
【0022】
図1に示す例では、複数のチップ1は、蓄電素子3を備えた電力供給機能を有する1以上のチップ1Aと、センサ4を備えたセンシング機能を有する1以上のチップ1Dと、信号処理回路5を備えた信号処理機能を有する1以上のチップ1Eと、メモリ6を備えたメモリ機能を有する1以上のチップ1Fと、を含んでいる。また、1以上のチップ1Eには、信号処理回路5としてアナログ信号処理回路5Aを備えたチップ1Eと、信号処理回路5としてディジタル信号処理回路5Bを備えたチップ1Eと、が含まれている。
【0023】
また、図1では図示していないが、複数のチップ1は、更に信号送信機能を有する1以上のチップ1B(図5参照)と、信号受信機能を有する1以上のチップ1C(図5参照)と、を含んでいる。なお、信号送信機能を有するチップ1Bは、他の機能を有するチップ1として構成され得る。同様に、信号受信機能を有するチップ1Cは、他の機能を有するチップ1として構成され得る。例えば、センサ機能を有するチップ1Dは、信号送信機能も有しており、信号送信機能を有するチップ1Bでもある。また、例えば、メモリ機能を有するチップ1Fは、信号送信機能及び信号受信機能の両方を有しており、信号送信機能を有するチップ1Bでもあり、信号受信機能を有するチップ1Cでもある。
【0024】
図2に示すように、各チップ1は、手の指の爪に相当する領域において数十個を配置できる程度の大きさである。このため、例えば図1に示すように人が複数のチップ1を飲み込めば、人体の内部にて回路システム100を動作させることも可能である。
【0025】
[2-1.チップ製造時のダイシング]
以下、複数のチップ1の各々の製造時のダイシングについて説明する。上述のように、チップ1のサイズが0.1mmクラスにスケールダウンされると、ダイシング用のマージンに対するチップ面積のペナルティが重要となる。図3は、実施の形態に係るチップ1のダイシングの説明図である。
【0026】
図3の(a)に示すように、例えば半導体ウェハ200には、コイル2を構成するコイルパターン201と、コイルパターン201に囲まれるトランジスタ群202とが形成されることでチップ1が形成される。ここでは、チップ1のサイズは、0.3mmである。そして、隣り合うチップ1間には、ダイシング用のマージンを確保する必要がある。
【0027】
ここで、レーザーステルスダイシングによりダイシングする場合、図3の(a)に示すように、ダイシング用のマージンを約10μm確保すれば済む。一方、ダイシングブレードによりダイシングする場合、図3の(b)に示すように、ダイシング用のマージンを約70μm確保しなければならず、ダイシング用のマージンに対するチップ面積のペナルティが増大してしまう。そこで、実施の形態では、チップ製造時のダイシングとしてレーザーステルスダイシングを採用している。
【0028】
図4は、レーザーステルスダイシングの説明図である。図4の(a)は、レーザーステルスダイシングの概要を示す図である。図4の(a)に示すように、レーザーステルスダイシングは、半導体ウェハ200の内部に対して集束したレーザーパルスを照射することにより、半導体ウェハ200内に制御された亀裂を生じさせ、外部から均一な膨張応力を加えることで半導体ウェハ200をダイシングする技術である。
【0029】
ここで、ダイシングによりデバイス(ここでは、コイルパターン201及びトランジスタ群202)に機械的応力が掛かることで、デバイスの性能が劣化する可能性がある。そこで、120個のコイルパターン201、及び120個のトランジスタ群202の計240個のデバイスについて、ダイシングのエッジ(つまり、レーザーパルスの照射位置)からデバイスまでの距離dを変えながら、デバイスの性能について測定した。ここでは、デバイスの性能として、レーザーステルスダイシング後における発振周波数fOSCの変化を採用した。すなわち、発振周波数fOSCが変化していれば、レーザーステルスダイシングによりデバイスの性能が劣化したと判定することができ、発振周波数fOSCが変化していなければ、レーザーステルスダイシングによるデバイスの性能への影響が無いと判定することができる。
【0030】
図4の(b)は、上記測定結果を示す図である。図4の(b)において、縦軸はレーザーステルスダイシング後における発振周波数fOSCの変化(fOSC Change After Laser Dicing)を、横軸は距離d(Distance from Dicing Edge to Device d)を表している。図4の(b)に示すように、コイルパターン201については、距離dが0μmである場合にもレーザーステルスダイシング後における発振周波数fOSCの変化が殆ど見られなかった。一方、トランジスタ群202については、距離dが5μm以上である場合に、レーザーステルスダイシング後における発振周波数fOSCの変化が殆ど見られなかった。
【0031】
上述のように、レーザーステルスダイシングを採用した場合、ダイシング用のマージンを数μm確保すれば、デバイスの性能に対する影響が殆ど無いことが判明した。そして、サイズが0.3mmのチップ1を製造する場合、レーザーステルスダイシングを採用すれば、ダイシングブレードによるダイシングを採用する場合と比較して、ダイシング用のマージンに対するチップ面積のペナルティが52%から7%まで大幅に減少することが判明した。
【0032】
[2-2.チップの基本構成]
以下、実施の形態に係る複数のチップ1の基本構成について図5及び図6を用いて説明する。図5は、実施の形態に係る回路システム100における電力及び信号の送受信の説明図である。図6は、実施の形態に係る回路システム100に係るチップ1の構成を示す概要図である。
【0033】
図5に示すように、実施の形態では、複数のチップ1には、電力供給機能を有するチップ1A(PTx Chip)と、信号送信機能を有するチップ1B(DTx Chip)と、信号受信機能を有するチップ1C(DRx Chip)と、が含まれている。なお、チップ1B,1Cは、チップ1Aから送信される電力を受信するため、電力受信機能を有するチップ(PRx Chip)でもある。
【0034】
各チップ1A,1B,1C、言い換えれば複数のチップ1の各々は、他のチップ1との間で電力を送信又は受信するためのクロスカップルドインバータ回路11と、コイル2と、を備えている。また、信号送信機能を有するチップ1Bは、クロスカップルドインバータ回路11の他に、他のチップ1へ信号を送信するための送信回路12を更に備えている。また、信号受信機能を有するチップ1Cは、クロスカップルドインバータ回路11の他に、他のチップ1から送信される信号を受信するための受信回路13を更に備えている。
【0035】
なお、図5に示す例において、チップ1A,1B,1Cは、いずれもクロスカップルドインバータ回路11、送信回路12、受信回路13、及びコイル2の全てを備えている。つまり、複数のチップ1の各々は、電力供給機能、電力受信機能、信号送信機能、及び信号受信機能の全てを有している。ここでは、チップ1Aが電力供給機能のみを、チップ1Bが信号送信機能のみを、チップ1Cが信号受信機能のみを発揮する場合について説明する。
【0036】
図6の(a)は、送信回路12の構成を示す図である。図6の(b)は、クロスカップルドインバータ回路11の構成を示す図である。図6の(c)は、受信回路13の構成を示す図である。
【0037】
クロスカップルドインバータ回路11は、コイル2が接続されている状態で電源電圧が印加されると、発振回路として機能して発振する。また、クロスカップルドインバータ回路11は、コイル2が接続されている状態でコイル2に交流エネルギーが印加されると、整流回路として機能して一定電圧を生成する。
【0038】
チップ1Aでは、クロスカップルドインバータ回路11に電源電圧VDDが印加されることで、コイル2から交流信号が送信される。チップ1Bでは、コイル2がこの交流信号を受信し、クロスカップルドインバータ回路11が電源電圧VDDTを生成する。同様に、チップ1Cでは、コイル2がこの交流信号を受信し、クロスカップルドインバータ回路11が電源電圧VDDRを生成する。これにより、チップ1B,1Cが動作可能となる。このように、チップ1Aのコイル2から、チップ1B,1Cの各々のコイル2へと誘導結合を介して無線で電力が送信される。
【0039】
送信回路12は、送信対象のデータTdに応じてスイッチングすることにより、電源電圧VDDTを変調する。これにより、各チップ1A,1B,1Cの各々で送受信される交流信号(無線電力)が、データTd(つまり、送信信号)に応じて変調される。
【0040】
受信回路13は、コイル2を介して送信回路12により変調された交流信号を受信すると、交流信号の変調された成分を増幅して復調することにより、データRdを受信する。
【0041】
図7は、実施の形態に係る回路システム100の動作をシミュレートした結果を示す波形図である。図7において、縦軸は電圧を、横軸は時間を表している。図7の最上段はチップ1Bから送信したデータTdを、その下の段はチップ1Bの電源電圧VDDT及びコイル2で受信した交流信号の電圧VRFTを表している。また、図7の中段は、チップ1Aのコイル2が送信する交流信号の電圧VRFを、その下の段はチップ1Cの電源電圧VDDR及びコイル2で受信した交流信号の電圧VRFRを、最下段はチップ1Cで受信したデータRdを表している。
【0042】
上述のように、実施の形態に係る回路システム100では、各チップ1は、誘導結合電力線通信により、1つのコイル2を介して電力の送受信、及び信号の送受信を実現することが可能である。そして、誘導結合電力線通信では、2つのチップ1が電力供給を受けている状態で一方のチップ1が負荷を変調した際に、他方のチップ1がその負荷の変調を認識することができる点で、RFIDによる通信とは異なる。また、誘導結合電力線通信では、方向性結合器が不要である点でも、RFIDによる通信とは異なる。
【0043】
[2-3.回路システムの誘導結合電力線通信の性能]
以下、実施の形態に係る回路システム100の誘導結合電力線通信の性能(以下、「通信性能」ともいう)について説明する。図8は、実施の形態に係る回路システム100の通信性能の測定に用いた送信側のチップ1(図8における上側のチップ1)、及び受信側のチップ1(図8における下側のチップ1)の構成を示す概要図である。図8では、送信回路12及び受信回路13の図示を省略している。
【0044】
送信側のチップ1は、平面視で矩形状のコイル2と、コイル2に接続された1つのクロスカップルドインバータ回路11と、を備えている。送信側のチップ1におけるコイル2の幅Dは、0.3mm~0.5mmである。一方、受信側のチップ1は、平面視で矩形状のコイル2と、コイル2に直列に接続された複数のクロスカップルドインバータ回路11と、を備えている。このように複数のクロスカップルドインバータ回路11を備えることで、比較的小さい電力を受信した場合であっても、昇圧することでチップ1Cが備える回路の動作に必要な大きさの電圧を生成することができる。受信側のチップ1におけるコイル2の幅Dは、0.3mm~0.45mmである。
【0045】
通信性能の測定に当たって、送信側のチップ1及び受信側のチップ1は、いずれもプリント基板(Printed Circuit Board:PCB)に取り付けられ、内部信号を調べるためにワイヤーボンディングされた。また、当該プリント基板をマイクロマニピュレータに取り付け、プローブステーションを用いてX方向、Y方向、Z方向の3方向における各チップ1の位置を10μmの精度で位置合わせを行った。図9は、実施の形態に係る回路システム100の通信性能の測定に用いたプローブステーションの概要図である。また、通信性能の測定に当たっては、送信側のチップ1は、180nm CMOSプロセスで設計され、電源電圧VDD=1.8Vで動作した。
【0046】
図10は、実施の形態に係る回路システム100の通信性能の測定結果を示す図である。図10において、縦軸は受信側のチップ1の電源電圧VDDT,Rを、横軸は送信側のチップ1のコイル2と受信側のチップ1のコイル2とのX方向のずれ(Displacement X)を表している。図10に示す通信性能の測定では、送信側のチップ1のコイル2の幅Dが0.5mm、受信側のチップ1のコイル2の幅Dが0.45mmであった。また、送信側のチップ1のコイル2と受信側のコイル2とのZ方向の距離は0.35mmであった。また、図10において、X=0は、送信側のチップ1のコイル2の中心と受信側のコイル2の中心とが一致しており、互いにずれていないことを示す。
【0047】
図10に示すように、送信側のチップ1のコイル2と受信側のチップ1のコイル2とがX方向に互いにずれた場合であっても、ずれが-0.25mm~0.25mmの範囲であれば、受信側のチップ1の電源電圧VDDT,Rが1V以上となった。つまり、送信側のチップ1のコイル2と受信側のチップ1のコイル2とが、X方向にコイル2の直径の半分程度互いにずれたとしても、無線電力の送受信が十分に可能であることが判明した。
【0048】
図11は、実施の形態に係る回路システム100の通信性能の他の測定結果を示す図である。図11において、縦軸は受信側のチップ1の電源電圧VDDT,Rを、横軸は送信側のチップ1のコイル2と受信側のチップ1のコイル2とのZ方向の距離(Vertical Distance Z)を表している。図11の(a)に示す通信性能の測定では、送信側のチップ1のコイル2の幅Dが0.3mm、受信側のチップ1のコイル2の幅Dが0.3mmであった。また、図11の(b)に示す通信性能の測定では、送信側のチップ1のコイル2の幅Dが0.5mm、受信側のチップ1のコイル2の幅Dが0.3mmであった。また、図11の(c)に示す通信性能の測定では、送信側のチップ1のコイル2の幅Dが0.5mm、受信側のチップ1のコイル2の幅Dが0.45mm、受信側のチップ1のクロスカップルドインバータ回路11の接続数Nが4個であった。
【0049】
図11の(a)及び図11の(b)に示すように、受信側のチップ1のクロスカップルドインバータ回路11の接続数Nが多くなるにつれて、受信側のチップ1の電源電圧VDDT,Rが1V以上となるZ方向の距離の最大値が大きくなっている。そして、受信側のチップ1のクロスカップルドインバータ回路11の接続数Nが4個である場合、送信側のチップ1のコイル2と受信側のチップ1のコイル2とのZ方向の距離がコイル2の直径程度離れていたとしても、無線電力の送受信が十分に可能であることが判明した。このように、受信側のチップ1においては、クロスカップルドインバータ回路11の接続数Nが増えるにつれて、通信可能な範囲を拡大できることが確認された。
【0050】
また、図11の(c)に示すように、送信側のチップ1での発振周波数fOSCが3.5GHz~4.3GHzの範囲で変動したとしても、無線電力の送受信が十分に可能であり、厳密なアンテナマッチング及び発振周波数fOSCの調整が不要であることが判明した。これは、誘導結合電力線通信が共振に依存しないからである。
【0051】
図12は、実施の形態に係る回路システム100の通信性能の更に他の測定結果を示す図である。図12の(a)は、擬似ランダム信号(Pseudo Random Bit Sequence:PRBS)のテスト信号であるPRBS7信号を、0.8Mb/sのデータ転送レートで送信側のチップ1から受信側のチップ1へ送信した場合の測定結果を示す。図12の(a)に示すように、PRBS7信号のデータTdにより送信側のチップ1の電源電圧VDDTが変調され、これに伴って受信側のチップ1の電源電圧VDDRも変調され、データRdとして受信できることが確認された。また、当該測定では、ビットエラーレート(Bit Error Rate:BER)は10-3未満であった。
【0052】
図12の(b)は、受信側のチップ1が備えるクロスカップルドインバータ回路11の接続数Nと、データ転送レートDRとの相関を示す図である。図12の(b)における「Tech.」は、チップ1の製造時に用いるCMOSプロセスの最小加工寸法を表している。また、図12の(b)における「PRX」は、受信側のチップ1の受信電力を表している。図12の(b)に示すように、受信側のチップ1においては、クロスカップルドインバータ回路11の接続数Nが増えるにつれて、データ転送レートDRが減少することが確認された。一方、既に述べたように、受信側のチップ1においては、クロスカップルドインバータ回路11の接続数Nが増えるにつれて、通信可能な範囲を拡大されることが確認された。つまり、受信側のチップ1におけるクロスカップルドインバータ回路11の接続数Nと、データ転送レートDRとはトレードオフの関係にあることが確認された。そして、受信側のチップ1におけるクロスカップルドインバータ回路11の接続数Nが3個の場合に、十分な通信範囲を確保しつつ、十分なデータ転送レートDRを確保できることが確認された。
【0053】
[2-4.回路システムの電力供給性能]
以下、実施の形態に係る回路システム100の電力供給性能について説明する。図13は、実施の形態に係る回路システム100の電力供給性能の測定に用いた電力供給機能を有するチップ1Aの構成を示す概要図である。図14は、実施の形態に係る電力供給機能を有するチップ1Aの外観を示す図である。図15は、実施の形態に係る回路システム100の電力供給性能の説明図である。測定に当たっては、電力供給機能を有するチップ1Aを180nm CMOSプロセスで設計し、受信側のチップ1を28nm CMOSプロセスで設計した。
【0054】
回路システム100においては、電力供給機能を有するチップ1Aは最も重要な構成要素の1つである。回路システム100の動作時間を延ばすためには、チップ1Aが備える蓄電素子3の充電電圧VBATと充電量QBATとの積を最大化する必要がある。ここで、充電量QBATは、充電電圧VBATと素子容量CSCとの積で表されるため、素子容量CSCと充電電圧VBATの2乗との積を最大化する必要がある。そこで、実施の形態では、チップ1Aにおいて、蓄電素子3として大容量かつ高耐圧のキャパシタC1を採用した。また、チップ1Aにおいて、キャパシタC1の充電電圧を効率良く利用するために、ステップダウンコンバータ(Step-Down Converter:SDC)回路を採用した。
【0055】
図13に示すように、チップ1Aは、蓄電素子3としてのキャパシタC1と、2つのSDC回路14,15と、クロスカップルドインバータ回路11と、コイル2と、を備えている。以下、2つのSDC回路14,15のうちの一方のステップダウンコンバータ回路14を「第1SDC回路14」、他方のステップダウンコンバータ回路15を「第2SDC回路15」ともいう。
【0056】
第1SDC回路14は、キャパシタの接続を直列及び並列のいずれか一方に切り替えるスイッチトキャパシタ回路140を5段備え、かつ、これらスイッチトキャパシタ回路140の各々におけるキャパシタの接続の切り替えを制御するNOC(Non-Overlap Clock)回路141を備えている。第1SDC回路14は、入力電圧(つまりキャパシタC1の充電電圧)に応じて一定電圧(ここでは、約5V)を出力する。例えば、キャパシタC1の充電電圧が24Vである場合、第1SDC回路14は、5段のスイッチトキャパシタ回路140の各々のキャパシタを直列に接続して充電し、これらのキャパシタを並列に接続することにより、約5(≒24/5)Vの電圧を出力する。そして、第1SDC回路14は、キャパシタC1の充電電圧が低下するにつれて、直列に接続するキャパシタの数を減らしていくことで、一定電圧(約5V)を出力する。
【0057】
第2SDC回路15は、スイッチトキャパシタ回路150を3段備え、かつ、NOC回路151を備えている。第2SDC回路15は、入力電圧(つまり第1SDC回路14の出力電圧)に応じて一定電圧(ここでは、約1V)を出力する。例えば、第1SDC回路14の出力電圧が5Vである場合、第2SDC回路15は、3段のスイッチトキャパシタ回路150の各々のキャパシタを直列に接続して充電し、これらのキャパシタを並列に接続することにより、約1(≒5/3)Vの電圧を出力する。そして、第2SDC回路15は、第1SDC回路14の出力電圧が低下するにつれて、直列に接続するキャパシタの数を減らしていくことで、一定電圧(約1V)を出力する。
【0058】
キャパシタC1は、例えばスーパーキャパシタである。現在、厚さが12μmのカーボンナノウォール層で構成され、単位面積当たりの容量が1.239F/cmを達成したスーパーキャパシタが知られているが、耐圧が低く、動作電圧が0.9Vに制限されている(非特許文献:N. Kyeremateng, et al., "Microsupercapacitors as Miniaturized Energystorage Components for On-Chip Electronics," Nature Nanotechnology, vol. 10, pp.7-15, Jan. 2017.を参照)。
【0059】
そこで、実施の形態では、上記スーパーキャパシタを複数層、直列に接続することにより24V以上の耐圧を確保することを検討した。その結果、図14に示すような1005(1.0mm×0.5mm)パッケージのディスクリート部品3Aのサイズであれば、スーパーキャパシタを27層直列に接続することにより、24V以上の耐圧を有し、容量が229μFのキャパシタC1を実現できることが確認された。具体的には、上述のように、スーパーキャパシタの厚さが12μmであるため、スーパーキャパシタを27層直列に接続しても、1005パッケージに収めることが可能である。そして、上述のように、スーパーキャパシタの単位面積当たりの容量が1.239F/cmであり、1005パッケージの面積が1.0mm×0.5mmであるため、キャパシタC1の容量は、1.239F/cm×1.0mm×0.5mm/27≒229μFとなる。
【0060】
なお、図14に示すような0603(0.6mm×0.3mm)パッケージのディスクリート部品3Bのサイズでも、27層よりも層数は少なくなるが、スーパーキャパシタを複数層、直列に接続した構成をとることが可能である。
【0061】
図14に示すように、1005パッケージのディスクリート部品3Aを用いたチップ1Aは、第1SDC回路14、第2SDC回路15、及びコイル2が形成された厚さ60μmの第1半導体チップCH1をディスクリート部品3Aにフリップチップ実装することで設計した。また、0603パッケージのディスクリート部品3Bを用いたチップ1Aは、第2SDC回路15及びコイル2が形成された厚さ60μの第2半導体チップCH2をディスクリート部品3Bにフリップチップ実装することで設計した。このように、チップ1Aは、直方体状に設計された。
【0062】
ディスクリート部品3Aと第1半導体チップCH1との機械的かつ電気的な接触は、第1半導体チップCH1に設けられた2つの幅25μmのパッドP1により実現された。同様に、ディスクリート部品3Bと第2半導体チップCH2との機械的かつ電気的な接触は、第2半導体チップCH2に設けられた2つの幅25μmのパッドP2により実現された。
【0063】
また、ディスクリート部品3Aでは、第1半導体チップCH1が実装される面30と交差する(直交する)他の面30にもコイル2を実装した。同様に、ディスクリート部品3Bでは、第2半導体チップCH2が実装される面30と交差する(直交する)他の面30にもコイル2を実装した。つまり、複数のチップ1の各々は、直方体状であって、2つ以上の交差する面30にコイル2がそれぞれ配置された構成となっている。このため、他のチップ1との相対的な位置に依らず、他のチップ1のコイル2と対向しやすくなるので、他のチップ1との間で電力の授受又は通信を行いやすくなる。
【0064】
図15の(a)は、1005パッケージのディスクリート部品3Aで構成された複数層のスーパーキャパシタ、及び0603パッケージのディスクリート部品3Bで構成された複数層のスーパーキャパシタの電気的特性を示す図である。図15の(a)において、縦軸は素子容量、横軸はブレークダウン電圧(Breakdown Voltage)を表している。図15の(a)に示すように、ディスクリート部品3Aで構成された複数層のスーパーキャパシタをキャパシタC1として採用した場合、229μFの高い素子容量と、24V以上の高いブレークダウン電圧を備えたキャパシタC1を実現することが可能である。
【0065】
図15の(b)及び図15の(c)は、キャパシタC1として1005パッケージのディスクリート部品3Aで構成された複数層のスーパーキャパシタを採用した場合の動作時間をシミュレートした結果を示す。ここで、動作時間は、電源電圧VBATが約1V(つまり、回路システム100が動作可能な最小電圧)に達するまでの時間である。図15の(b)において、縦軸は電源電圧を、横軸は動作時間(Operation Time)を表している。また、図15の(c)において、縦軸は電源電圧VBATの最大値を、横軸は動作時間を表している。図15の(b)及び図15の(c)に示すように、電源電圧VBATの最大値が24VのキャパシタC1を採用し、かつ、第1SDC回路14及び第2SDC回路15を採用した場合、動作時間は183.9s、つまり約3分に達した。この動作時間は、電源電圧VBATの最大値が1.8VのキャパシタC1のみを採用した場合の動作時間の10倍以上であった。
【0066】
上述のように、電力供給機能を有するチップ1Aにおいては、蓄電素子3として大容量かつ高耐圧のキャパシタC1を採用し、かつ、第1SDC回路14及び第2SDC回路15を採用することで、動作時間を大幅に延ばすことが可能である。そして、チップ1Aが連続的に動作するのではなく、必要に応じて間欠的に動作すれば、有効な動作時間を更に大幅に延ばすことが可能である。
【0067】
[2-5.センシング機能を有するチップ]
以下、実施の形態に係る回路システム100で動作するチップ1の具体例として、センシング機能を有するチップ1Dについて説明する。図16は、実施の形態に係るセンシング機能を有するチップ1Dの構成を示す概要図である。図17は、実施の形態に係るセンシング機能を有するチップ1Dの外観を示す図である。
【0068】
図16の(a)に示すように、チップ1Dは、コイル2と、3つのクロスカップルドインバータ回路11と、センサ4と、を備えている。センサ4は、ネットワークモニタ回路41と、サブスレッショルドバンドギャップリファレンス(Subthreshold Band Gap Reference:SBGR)回路42と、第1緩和発振器43と、第2緩和発振器44と、レーシングカウンタ回路45と、を有している。チップ1Dは、28nm CMOSプロセスにより設計された。
【0069】
図16の(b)に示すように、SBGR回路42は、CTAT(Complementary to Absolute Temperature)回路421と、PTAT(Proportional To Absolute Temperature)回路422と、を有している。CTAT回路421は、温度依存性を有するバイポーラトランジスタを含み、絶対温度に逆比例する電圧VCTATを生成する。PTAT回路422は、絶対温度に正比例する電圧を生成する。SBGR回路42は、CTAT回路421で生成された電圧VCTATと、PTAT回路422で生成された電圧とを相殺させることにより、バンドギャップリファレンス(BGR)電圧VBGRを生成する。
【0070】
ここで、実施の形態では、SBGR回路42は、抵抗器を使用していない。このため、実施の形態に係るSBGR回路42は、抵抗器を用いたSBGR回路と比較して、大幅に面積を削減することが可能である。このため、センサ4の占有面積を大幅に削減することができるので、クロスカップルドインバータ回路11、コイル2、送信回路12、及び受信回路13を備えた0.3mmクラスのセンシング機能を有するチップ1Aを実現することが可能である。
【0071】
第1緩和発振器43は、SBGR回路42から出力されるBGR電圧VBGRと、SBGR回路42から出力される基準電圧Vとが入力されることで発振し、第1周波数fBGRの交流信号を出力する。
【0072】
第2緩和発振器44は、SBGR回路42から出力される電圧VCTATと、SBGR回路42から出力される基準電圧Vとが入力されることで発振し、第2周波数fCTATの交流信号を出力する。
【0073】
レーシングカウンタ回路45は、第1緩和発振器43から出力される第1周波数fBGRの交流信号と、第2緩和発振器44から出力される第2周波数fCTATの交流信号とに基づいて、温度を検知する。具体的には、レーシングカウンタ回路45は、これらの信号から温度依存性のない第1周波数fBGRと、温度依存性のある第2周波数fCTATとを算出し、これらの比に基づいて、温度を検知する。
【0074】
ネットワークモニタ回路41は、SBGR回路42からのBGR電圧VBGRを監視することで、誘導結合電力線通信のネットワークの品質を監視する。具体的には、ネットワークモニタ回路41は、BGR電圧VBGRの低下を検知すると、ネットワークの品質が低下したと判定する。
【0075】
図18は、実施の形態に係るセンサ4のセンシング性能の説明図である。図18の(a)において、縦軸は正規化されたBGR電圧VBGR(Normalized VBGR)を、横軸は電源電圧VDDT,Rを表している。図18の(b)において、縦軸は第2周波数fCTATと第1周波数fBGRとの比(fCTAT/fBGR)を、横軸は温度を表している。
【0076】
図18の(b)に示すように、第2周波数fCTATと第1周波数fBGRとの比は、電源電圧VDDT,Rが0.9~1.1Vの範囲において、0℃以上の温度に概ね比例することが確認された。このように、実施の形態に係るセンサ4は、電源電圧VDDT,Rの多少の変動を許容して温度を検知することが可能である。
【0077】
ここで、図18の(a)に示すように、ネットワークが不安定になる等の原因により電源電圧VDDT,Rが低下すると、BGR電圧VBGRも低下することが確認された。そして、図18の(b)に示すように、電源電圧VDDT,Rが0.9V未満になると、第2周波数fCTATと第1周波数fBGRとの比と、温度との比例関係が崩れてしまい、センサ4の検知精度が低下することが確認された。
【0078】
そこで、実施の形態に係るセンサ4では、バンドギャップリファレンス回路(ここでは、SBGR回路)42を採用した。そして、センサ4では、ネットワークモニタ回路41を用いてBGR電圧VBGRの低下を検知することにより、ネットワークの品質の低下、言い換えれば電源電圧VDDT,Rの低下を検知するようにした。そして、センサ4は、ネットワークの品質の低下を検知した際に、自律的に動作を停止するか、又は測定値を除外することにより、温度の検知精度の低下を抑制することが可能である。
【0079】
図19は、実施の形態に係るセンサ4の測定結果の説明図である。図19において、縦軸は頻度(Frequency)を、横軸は絶対温度誤差(Absolute Temperature Error)を表している。ここで、絶対温度誤差は、センサ4で検知した温度と実際の温度との誤差の絶対値である。絶対温度誤差が0に近ければ近い程、センサ4が正常に温度を検知したことを示し、絶対温度誤差が大きければ大きい程、センサ4が誤って温度を検知したことを示す。
【0080】
図19の上段に示す測定結果は、100個のセンサ4の各々で400回ずつ温度を検知した結果、つまり計40000回の温度の検知結果を表している。また、図19の下段に示す測定結果は、ネットワークモニタ回路41によりネットワークの品質が低下していないと判定されたセンサ4の測定結果のみを抽出した結果を表している。
【0081】
図20は、実施の形態に係るセンサ4の性能の説明図である。図20において、左側の縦軸は平均温度誤差(Average Temperature Error)を、右側の縦軸はデータ取得率(Data Acquisition Rate)を、横軸は温度を表している。平均温度誤差は、対象となる複数のセンサ4の検知温度の平均値と実際の温度との誤差を表している。ここでは、ネットワークモニタ回路41を用いていない場合(w/o Monitor)、対象となる複数のセンサ4は、全てのセンサ4に相当する。一方、ネットワークモニタ回路41を用いている場合(w/ Monitor)、対象となる複数のセンサ4は、ネットワークモニタ回路41によりネットワークの品質が低下していないと判定された複数のセンサ4に相当する。また、データ取得率は、全てのセンサ4のうちネットワークモニタ回路41によりネットワークの品質が低下していないと判定されたセンサ4の割合を示す。
【0082】
図20に示すように、ネットワークモニタ回路41を用いていない場合、10~40℃の広い範囲でセンサ4の検知精度が低下することが確認された。一方、ネットワークモニタ回路41を用いた場合、10~50℃の広い範囲で平均温度誤差が±1℃で抑えられており、センサ4の検知精度が低下しておらず、センサ4が正常に動作していることが確認された。
【0083】
[3.利点]
以下、実施の形態に係る回路システム100の利点について説明する。上述のように、実施の形態に係る回路システム100では、複数のチップ1の各々において、誘導結合電力線通信により他のチップ1との間で電力の授受、又は信号の送受信を1つのコイル2で実現することが可能である。このため、実施の形態に係る回路システム100では、チップ1の物理的なサイズを抑えつつ、安定した無線ネットワークを確立することが可能である。また、実施の形態に係る回路システム100では、種々の機能を有するチップ1を追加するだけで、回路システム100に新たな機能を追加したり、回路システム100の性能を改善したりすることが可能である。このように、実施の形態に係る回路システム100では、物理的なサイズ、及び機能の両方が制限されにくい、という利点がある。
【0084】
[4.変形例]
以上、本発明の回路システムについて、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、実施の形態における一部の構成要素を組み合わせて構築される別の形態も、本発明の範囲内に含まれる。
【0085】
上記実施の形態では、コイル2は、平面視で矩形状であるが、これに限られない。例えば、コイル2は、平面視で円形状であってもよいし、平面視で八角形等の多角形状であってもよい。また、コイル2は、平面視で八の字状となる差動コイルであってもよい。つまり、コイル2は、その機能を発揮できれば、どのような形状であってもよい。
【0086】
上記実施の形態では、電力供給機能を有するチップ1Aは、蓄電素子3としての複数層のスーパーキャパシタを備えたディスクリート部品3A,3Bに半導体チップCH1,CH2を実装することで構成されているが、これに限られない。例えば、チップ1Aは、半導体チップCH1,CH2にコンデンサを積層することで構成されていてもよい。
【0087】
上記実施の形態では、回路システム100は、電力供給機能を有する1以上のチップ1Aと、信号送信機能を有する1以上のチップ1Bと、信号受信機能を有する1以上のチップ1Bと、センシング機能を有する1以上のチップ1Dと、信号処理機能を有する1以上のチップ1Eと、メモリ機能を有する1以上のチップ1Fと、を含んでいるが、これに限られない。つまり、回路システム100は、互いに異なる2以上の機能をそれぞれ有する2以上のチップ1を含む、言い換えれば互いに異なる2以上の機能を有していればよいので、これら全ての機能を有するように構成されていなくてもよい。
【0088】
また、例えば、複数のチップ1は、電力供給機能を有する1以上のチップ1Aを含んでいなくてもよい。この場合、各チップ1は、動作用の蓄電素子を備えていれば、他のチップ1からの電力供給を受けずとも、自律的に動作することが可能である。
【0089】
また、例えば、複数のチップ1は、信号送信機能を有する1以上のチップ1B、及び信号受信機能を有する1以上のチップ1Cを含んでいなくてもよい。つまり、回路システム100は、チップ1間の通信機能を有していなくてもよい。
【0090】
(まとめ)
以上述べたように、第1の態様に係る回路システム100は、互いに異なる2以上の機能をそれぞれ有する2以上のチップ1を含む複数のチップ1を備える。複数のチップ1の各々は、誘導結合電力線通信により、他のチップ1との間で電力及び信号のうちの少なくとも一方を送信又は受信するコイル2を有する。
【0091】
これによれば、複数のチップ1の各々において、誘導結合電力線通信により他のチップ1との間で電力の授受、又は信号の送受信を1つのコイル2で実現することが可能であるので、チップ1の物理的なサイズを抑えつつ、安定した無線ネットワークを確立することが可能である。また、これによれば、種々の機能を有するチップ1を追加するだけで、回路システム100に新たな機能を追加したり、回路システム100の性能を改善したりすることが可能である。したがって、物理的なサイズ、及び機能の両方が制限されにくい、という利点がある。
【0092】
また、第2の態様に係る回路システム100では、第1の態様において、複数のチップ1は、電力供給機能を有する1以上のチップ1Aと、信号送信機能を有する1以上のチップ1Bと、信号受信機能を有する1以上のチップ1Cと、を含む。信号送信機能を有する1以上のチップ1B、及び信号受信機能を有する1以上のチップ1Cは、いずれも電力供給機能を有する1以上のチップ1Aからの電力供給を受ける。
【0093】
これによれば、RFIDによる通信とは異なり、2つのチップ1が電力供給を受けている状態で一方のチップ1が負荷を変調した際に、他方のチップ1がその負荷の変調を認識することができる、という利点がある。
【0094】
また、第3の態様に係る回路システム100では、第1又は第2の態様において、複数のチップ1の各々は、流動性を有する。
【0095】
これによれば、複数のチップ1が互いに相対的な位置関係を変化可能であるため、物理的なサイズ等の制約を受けにくい、という利点がある。
【0096】
また、第4の態様に係る回路システム100では、第1~第3のいずれか1つの態様において、複数のチップ1の各々は、直方体状である。複数のチップ1の各々において、2つ以上の交差する面30にコイル2がそれぞれ配置されている。
【0097】
これによれば、他のチップ1との相対的な位置に依らず、他のチップ1のコイル2と対向しやすくなるので、他のチップ1との間で電力の授受又は通信を行いやすくなる、という利点がある。
【0098】
また、第5の態様に係る回路システム100では、第1~第4のいずれか1つの態様において、複数のチップ1は、蓄電素子3を備えた電力供給機能を有する1以上のチップ1Aを含む。
【0099】
これによれば、電力供給機能を備えた回路システム100を実現することができる、という利点がある。
【0100】
また、第6の態様に係る回路システム100では、第5の態様において、蓄電素子3は、キャパシタC1である。
【0101】
これによれば、電力供給機能を備えた回路システム100を実現することができる、という利点がある。
【0102】
また、第7の態様に係る回路システム100では、第5又は第6の態様において、電力供給機能を有する1以上のチップ1Aは、蓄電素子3の充電電圧に応じて一定電圧を出力するステップダウンコンバータ回路(SDR回路)14,15を有する。
【0103】
これによれば、ステップダウンコンバータ回路14,15により必要な蓄電素子3の数を減らすことができるので、チップ1の物理的なサイズを抑制しつつ、回路システム100の動作時間を延ばすことができる、という利点がある。
【0104】
また、第8の態様に係る回路システム100では、第1~第7のいずれか1つの態様において、複数のチップ1は、センサ4を備えたセンシング機能を有する1以上のチップ1Dを含む。
【0105】
これによれば、センサ機能を備えた回路システム100を実現することができる、という利点がある。
【0106】
また、第9の態様に係る回路システム100では、第8の態様において、センサ4は、センシング性能を監視する機能を有している。センサ4は、センシング性能が低下した場合に動作を停止する又は検知結果を除外する。
【0107】
これによれば、センシング性能が低下した状態でのセンサ4の検知結果を参照せずに済むので、センシング性能の安定化を図りやすい、という利点がある。
【0108】
また、第10の態様に係る回路システム100では、第9の態様において、センサ4は、バンドギャップリファレンス回路(SBGR回路)42の温度依存性を利用した温度センサである。センサ4は、バンドギャップリファレンス回路42における基準電圧VBGRに基づいて、センシング性能の低下を検知する。
【0109】
これによれば、抵抗器を用いない温度センサを実現することができるので、チップ1におけるセンサ4の占有面積を大幅に小さくすることができる、という利点がある。また、これによれば、温度を検知する機能と、センシング性能を監視する機能との両方を実現することができる、という利点がある。
【0110】
また、第11の態様に係る回路システム100では、第1~第10のいずれか1つの態様において、複数のチップ1は、信号処理回路5を備えた信号処理機能を有する1以上のチップ1Eを含む。
【0111】
これによれば、信号処理機能を備えた回路システム100を実現することができる、という利点がある。
【0112】
また、第12の態様に係る回路システム100では、第1~第11のいずれか1つの態様において、複数のチップ1は、メモリ6を備えたメモリ機能を有する1以上のチップ1Fを含む。
【0113】
これによれば、メモリ機能を備えた回路システム100を実現することができる、という利点がある。
【0114】
また、第13の態様に係る回路システム100では、第1~第12のいずれか1つの態様において、複数のチップ1の各々は、他のチップ1との間で電力を送信又は受信するためのクロスカップルドインバータ回路11を有する。
【0115】
これによれば、1つの回路で電力の送信及び受信を実現することができるので、チップ1の小型化を図りやすい、という利点がある。
【0116】
また、第14の態様に係る回路システム100では、第13の態様において、複数のチップ1は、信号受信機能を有する1以上のチップ1Cを含む。信号受信機能を有する1以上のチップ1Cでは、クロスカップルドインバータ回路11が複数直列に接続されている。
【0117】
これによれば、比較的小さい電力を受信した場合であっても、昇圧することでチップ1Cが備える回路の動作に必要な大きさの電圧を生成することができるので、通信可能な範囲を拡大しやすい、という利点がある。
【産業上の利用可能性】
【0118】
本発明は、複数のチップを備えたシステムに利用することができる。
【符号の説明】
【0119】
1、1A、1B、1C、1D、1E、1F チップ
11 クロスカップルドインバータ回路
12 送信回路
13 受信回路
14,15 SDC回路
140,150 スイッチトキャパシタ回路
141,151 NOC回路
2 コイル
3 蓄電素子
30 面
3A、3B ディスクリート部品
4 センサ
41 ネットワークモニタ回路
42 SBGR回路
421 CTAT回路
422 PTAT回路
43 第1緩和発振器
44 第2緩和発振器
45 レーシングカウンタ回路
5 信号処理回路
5A アナログ信号処理回路
5B ディジタル信号処理回路
6 メモリ
100 回路システム
200 半導体ウェハ
201 コイルパターン
202 トランジスタ群
C1 キャパシタ
CH1 第1半導体チップ
CH2 第2半導体チップ
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