特開 2024-108114 メモリ装置およびメモリ装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024108114

(43)【公開日】2024-08-09

(54)【発明の名称】メモリ装置およびメモリ装置の製造方法

(51)【国際特許分類】

   H10B 43/27 20230101AFI20240802BHJP

   H01L 21/336 20060101ALI20240802BHJP

   H10B 43/10 20230101ALI20240802BHJP

【ＦＩ】

H10B43/27

H01L29/78 371

H10B43/10

【審査請求】未請求

【請求項の数】18

【出願形態】ＯＬ

(21)【出願番号】P 2023201863

(22)【出願日】2023-11-29

(31)【優先権主張番号】10-2023-0012065

(32)【優先日】2023-01-30

(33)【優先権主張国・地域又は機関】KR

【公序良俗違反の表示】

（特許庁注：以下のものは登録商標）

１．ＦＩＲＥＷＩＲＥ

２．ＢＬＵＥＴＯＯＴＨ

(71)【出願人】

【識別番号】310024033

【氏名又は名称】エスケーハイニックス株式会社

【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．

【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ

(74)【代理人】

【識別番号】110000796

【氏名又は名称】弁理士法人三枝国際特許事務所

(72)【発明者】

【氏名】ファン ヒョン ミ

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP18

5F083EP22

5F083EP76

5F083ER22

5F083GA10

5F083GA27

5F083GA30

5F083JA04

5F083JA19

5F083JA39

5F083KA01

5F083KA05

5F083KA11

5F083MA06

5F083MA16

5F083MA20

5F101BA45

5F101BB02

5F101BD16

5F101BD30

5F101BD34

5F101BH30

(57)【要約】

【課題】ウェハの反りを抑制できる方案を提示する。
【解決手段】本技術は、チップ領域１１０およびチップ領域１１０を囲んだエッジ領域１２０を含むウェハ１００と、チップ領域１１０上に交互に積層された複数の絶縁膜１１および複数の導電膜１４を含む積層体ＳＴと、積層体ＳＴ内に配置される複数のチャンネル構造ＣＳと、積層体ＳＴを区画する第１スリットＳＬＴ１と、エッジ領域１２０上に配置された上部絶縁膜１３と、上部絶縁膜１３の一部を貫通する複数の第２スリットＳＬＴ２と、を含むメモリ装置およびその製造方法を含む。
【選択図】図３ａ

【特許請求の範囲】

【請求項1】

チップ領域および前記チップ領域を囲んだエッジ領域を含むウェハと、
前記チップ領域上に交互に積層された複数の絶縁膜および複数の導電膜を含む積層体と、
前記積層体内に配置される複数のチャネル構造と、
前記積層体を区画する第１スリットと、
前記エッジ領域上に配置された上部絶縁膜と、
前記上部絶縁膜の一部を貫通する複数の第２スリットと、を含むことを特徴とするメモリ装置。

【請求項2】

前記複数の第２スリットは、前記チップ領域を囲んで互いに離隔することを特徴とする請求項１に記載のメモリ装置。

【請求項3】

前記上部絶縁膜の一部を貫通する複数の第３スリットをさらに含み、
前記複数の第３スリットと前記第１スリットとの間に前記複数の第２スリットが位置することを特徴とする請求項１に記載のメモリ装置。

【請求項4】

前記複数の第２スリットと前記複数の第３スリットは、第１方向に延びるライン状に形成され、
前記複数の第２スリットは、前記第１方向に交差する第２方向に配列され、
前記複数の第３スリットは、前記第２方向に配列されることを特徴とする請求項３に記載のメモリ装置。

【請求項5】

前記複数の第３スリットは、前記複数の第２スリットに前記第１方向に隣り合うことを特徴とする請求項４に記載のメモリ装置。

【請求項6】

前記複数の第３スリットは、前記複数の第２スリットに前記第１方向と前記第２方向との間の対角方向に隣り合うことを特徴とする請求項４に記載のメモリ装置。

【請求項7】

前記複数の第２スリット内に配置されたギャップ充填膜をさらに含み、
前記ギャップ充填膜は、導電物および絶縁物のうちの少なくとも１つを含むことを特徴とする請求項１に記載のメモリ装置。

【請求項8】

チップ領域および前記チップ領域を囲んだエッジ領域を含むウェハと、
前記ウェハの前記チップ領域上に交互に積層された複数の導電膜および複数の絶縁膜を含み、前記複数の導電膜は、階段状構造の複数のパッド部を有する積層体と、
前記積層体内に配置される複数のチャネル構造と、
前記階段状構造を覆うように前記積層体上に形成され、前記ウェハの前記エッジ領域上に延びる上部絶縁膜と、
前記複数のパッド部に重畳された前記上部絶縁膜の一部を貫通して前記複数のパッド部に接触する複数のコンタクト構造体と、
前記上部絶縁膜の一部を貫通し、前記ウェハの前記エッジ領域に重畳されたスリットと、を含むことを特徴とするメモリ装置。

【請求項9】

前記スリット内部のギャップ充填膜をさらに含み、
前記ギャップ充填膜は、導電物および絶縁物のうちの少なくとも１つを含むことを特徴とする請求項８に記載のメモリ装置。

【請求項10】

チップ領域および前記チップ領域を囲んだエッジ領域を有するウェハを提供するステップと、
前記ウェハの前記チップ領域上に複数の第１物質膜および複数の第２物質膜が交互に積層された積層体を形成するステップと、
前記複数の第１物質膜および複数の第２物質膜の一部をエッチングして階段状構造の複数のパッド部を形成するステップと、
前記複数のパッド部を覆い、前記エッジ領域の少なくとも一部を覆う絶縁膜を形成するステップと、
前記積層体内で垂直方向に延びる第１スリットを形成するステップと、
前記絶縁膜内に複数の第２スリットを形成するステップと、を含むことを特徴とするメモリ装置の製造方法。

【請求項11】

前記複数の第２スリットは、前記第１スリットと同時に形成されることを特徴とする請求項１０に記載のメモリ装置の製造方法。

【請求項12】

前記複数の第２スリット内にギャップ充填膜を形成するステップをさらに含み、
前記ギャップ充填膜は、導電物と絶縁物のうちの少なくとも１つを含むことを特徴とする請求項１０に記載のメモリ装置の製造方法。

【請求項13】

前記第１スリット内にスリット絶縁膜およびソースコンタクトを形成するステップと、
前記ソースコンタクト上に前記絶縁膜を覆うカバー膜を形成するステップと、をさらに含むことを特徴とする請求項１０に記載のメモリ装置の製造方法。

【請求項14】

前記ソースコンタクトを形成する間に、前記複数の第２スリットの下部領域に前記ソースコンタクトと同じ導電物が形成され、
前記カバー膜は、前記複数の第２スリットの上部領域に延びることを特徴とする請求項１３に記載のメモリ装置の製造方法。

【請求項15】

前記複数の第２スリットは、前記チップ領域を囲んで互いに離隔して形成されることを特徴とする請求項１０に記載のメモリ装置の製造方法。

【請求項16】

前記絶縁膜内に複数の第３スリットを形成するステップをさらに含み、
前記複数の第３スリットと前記第１スリットとの間に前記複数の第２スリットが位置することを特徴とする請求項１０に記載のメモリ装置の製造方法。

【請求項17】

前記複数の第２スリットと前記複数の第３スリットは、第１方向に延びるライン状に形成され、
前記複数の第２スリットは、前記第１方向に交差する第２方向に配列され、
前記複数の第３スリットは、前記第２方向に配列されることを特徴とする請求項１６に記載のメモリ装置の製造方法。

【請求項18】

前記複数の第２スリットおよび前記複数の第３スリットは、前記第１スリットと同時に形成されることを特徴とする請求項１６に記載のメモリ装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、メモリ装置およびその製造方法に関し、より具体的には、３次元メモリ装置およびその製造方法に関する。

【背景技術】

【0002】

メモリ装置は、電源供給が遮断されると記憶されたデータが消滅する揮発性メモリ装置（ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）と、電源供給が遮断されても記憶されたデータが保持される不揮発性メモリ装置（ｎｏｎ－ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）とに区分されることができる。

【0003】

不揮発性メモリ装置は、ＮＡＮＤフラッシュメモリ（ＮＡＮＤ ｆｌａｓｈ ｍｅｍｏｒｙ）、ＮＯＲフラッシュメモリ（ＮＯＲ ｆｌａｓｈ ｍｅｍｏｒｙ）、抵抗メモリ（ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＲｅＲＡＭ）、相変化メモリ（ｐｈａｓｅ－ｃｈａｎｇｅ ｍｅｍｏｒｙ：ＰＲＡＭ）、磁気抵抗メモリ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＭＲＡＭ）、強誘電体メモリ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＦＲＡＭ（登録商標））、およびスピン注入磁化反転メモリ（ｓｐｉｎ ｔｒａｎｓｆｅｒ ｔｏｒｑｕｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＳＴＴ－ＲＡＭ）などを含むことができる。

【0004】

これらのうち、ＮＡＮＤフラッシュメモリシステムは、データを記憶するように構成されたメモリ装置と、メモリ装置を制御するように構成されたコントローラとを含むことができる。メモリ装置は、データを記憶するメモリセルアレイと、コントローラから伝送されたコマンドに応答してプログラム、リード、または消去動作を行うように構成された周辺回路とを含むことができる。

【0005】

半導体製造工程で用いられる物質膜は、固有の応力（ｓｔｒｅｓｓ）を有し、物質膜蒸着工程および熱処理工程により誘起される応力によってウェハに反り（ｗａｒｐａｇｅ）が発生し得る。ウェハに反りが発生すると、ウェハ上に蒸着される物質膜間の浮きまたは亀裂が発生して、ウェハが構造的に不安定になり、半導体装置の動作特性または信頼性を低下させる問題がある。

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明の実施例は、ウェハの反りを抑制できる方案を提示することができる。

【課題を解決するための手段】

【0007】

本発明の実施例によるメモリ装置は、チップ領域および前記チップ領域を囲んだエッジ領域を含むウェハと、前記チップ領域上に交互に積層された複数の絶縁膜および複数の導電膜を含む積層体と、前記積層体内に配置される複数のチャンネル構造と、前記積層体を区画する第１スリットと、前記エッジ領域上に配置された上部絶縁膜と、前記上部絶縁膜の一部を貫通する複数の第２スリットと、を含むことができる。

【0008】

本発明の実施例によるメモリ装置は、チップ領域および前記チップ領域を囲んだエッジ領域を含むウェハと、前記ウェハの前記チップ領域上に交互に積層された複数の導電膜および複数の絶縁膜を含み、前記複数の導電膜は、階段状構造の複数のパッド部を有する積層体と、前記積層体内で垂直方向に延びる複数のチャネル構造と、前記階段状構造を覆うように前記積層体上に形成され、前記ウェハの前記エッジ領域上に延びる上部絶縁膜と、前記複数のパッド部に重畳された前記上部絶縁膜の一部を貫通して前記複数のパッド部に接触する複数のコンタクト構造体と、前記上部絶縁膜の一部を貫通し、前記ウェハの前記エッジ領域に重畳されたスリットと、を含むことができる。

【0009】

本発明の実施例によるメモリ装置の製造方法は、チップ領域および前記チップ領域を囲んだエッジ領域を有するウェハを提供するステップと、前記ウェハの前記チップ領域上に複数の第１物質膜および複数の第２物質膜が交互に積層された積層体を形成するステップと、前記複数の第１物質膜および複数の第２物質膜の一部をエッチングして階段状構造の複数のパッド部を形成するステップと、前記複数のパッド部を覆い、前記エッジ領域の少なくとも一部を覆う絶縁膜を形成するステップと、前記積層体内で垂直方向に延びる第１スリットを形成するステップと、前記絶縁膜内に複数の第２スリットを形成するステップと、を含むことができる。

【発明の効果】

【0010】

本発明の実施例によれば、ウェハの反りを抑制して、半導体装置の動作特性および信頼性を向上させることができる。

【図面の簡単な説明】

【0011】

【図1】本発明の実施例によるウェハを説明するための図である。

【図2】図１に示されたウェハの一領域を説明するための拡大図である。

【図3a】図２の線Ａ－Ａ’に沿って切り取った本発明の実施例によるメモリ装置の断面図である。

【図3b】図３ａに示されたチャンネル構造領域を説明するための拡大図である。

【図4a】図２の線Ｂ－Ｂ’に沿って切り取った本発明の実施例によるメモリ装置の断面図である。

【図4b】図２の線Ｂ－Ｂ’に沿って切り取った本発明の実施例によるメモリ装置の断面図である。

【図4c】図２の線Ｂ－Ｂ’に沿って切り取った本発明の実施例によるメモリ装置の断面図である。

【図5a】複数の第２スリットの様々な配列について説明するための拡大図である。

【図5b】複数の第２スリットの様々な配列について説明するための拡大図である。

【図5c】複数の第２スリットの様々な配列について説明するための拡大図である。

【図5d】複数の第２スリットの様々な配列について説明するための拡大図である。

【図6a】本発明の上部配線構造を説明するための断面図である。

【図6b】本発明の上部配線構造を説明するための断面図である。

【図7a】図２の線Ａ－Ａ’に沿って切り取った本発明の実施例によるメモリ装置の製造方法を説明するための断面図である。

【図7b】図２の線Ａ－Ａ’に沿って切り取った本発明の実施例によるメモリ装置の製造方法を説明するための断面図である。

【図7c】図２の線Ａ－Ａ’に沿って切り取った本発明の実施例によるメモリ装置の製造方法を説明するための断面図である。

【図7d】図２の線Ａ－Ａ’に沿って切り取った本発明の実施例によるメモリ装置の製造方法を説明するための断面図である。

【図7e】図２の線Ａ－Ａ’に沿って切り取った本発明の実施例によるメモリ装置の製造方法を説明するための断面図である。

【図7f】図２の線Ａ－Ａ’に沿って切り取った本発明の実施例によるメモリ装置の製造方法を説明するための断面図である。

【図7g】図２の線Ａ－Ａ’に沿って切り取った本発明の実施例によるメモリ装置の製造方法を説明するための断面図である。

【図7h】図２の線Ａ－Ａ’に沿って切り取った本発明の実施例によるメモリ装置の製造方法を説明するための断面図である。

【図7i】図２の線Ａ－Ａ’に沿って切り取った本発明の実施例によるメモリ装置の製造方法を説明するための断面図である。

【図8a】図２の線Ｂ－Ｂ’に沿って切り取った本発明の実施例によるメモリ装置の製造方法を説明するための断面図である。

【図8b】図２の線Ｂ－Ｂ’に沿って切り取った本発明の実施例によるメモリ装置の製造方法を説明するための断面図である。

【図8c】図２の線Ｂ－Ｂ’に沿って切り取った本発明の実施例によるメモリ装置の製造方法を説明するための断面図である。

【図9】本発明のメモリ装置が適用されたＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）システムを示す図である。

【図10】本発明のメモリ装置が適用されたメモリカードシステムを説明するための図である。

【発明を実施するための形態】

【0012】

本明細書または出願に開示されている本発明の概念による実施例についての特定の構造的ないし機能的説明は、単に本発明の概念による実施例を説明する目的で例示されたものであって、本発明の概念による実施例は、多様な形態で実施され、本明細書または出願に説明された実施例に限定されると解釈されてはならない。

【0013】

本明細書又は出願に記載されている「第１、第２、第３」等の表現は、単に本発明の要素を他の要素から区別するための用途で使用されるものであって、「第１、第２、第３」等の表現によって本発明の要素の順序や個数が限定されると解釈されてはならない。

【0014】

本明細書又は出願に記載されているある構成要素が他の構成要素に「連結」又は「結合」されると記載される場合、ある構成要素は他の構成要素に直接的に連結されるか又は接続されるだけでなく、ある構成要素が中間要素を介して他の構成要素に「連結」又は「結合」されることを含む。また、本明細書又は出願に記載されているある構成要素と他の構成要素の位置関係が説明される場合、例えば、ある構成要素の「～上に」、「～上部に」、「～下部に」、「～そばに」他の構成要素が位置すると説明される場合、「真」または「直接」が使用されない限り、ある構成要素と他の構成要素との間に１つ以上の中間要素が位置することを含む。

【0015】

図１は、本発明の実施例によるウェハを説明するための図である。

【0016】

図１を参照すると、ウェハ１００は、チップ領域１１０とチップ領域１１０を取り囲むエッジ領域１２０とを含むことができる。ウェハ１００は、シリコンなどの半導体で形成された基板であり得る。一実施例では、ウェハ１００は、ポリシリコンを含むことができる。ウェハ１００は、基板上の回路及び／又は配線構造を含むことができる。回路及び／又は配線構造は、膜蒸着工程、マスクおよびエッチング工程、イオン注入工程などを繰り返し行うことによって形成されることができる。

【0017】

チップ領域１１０は、多数の半導体素子が集積される領域であって、平面上四角形の形状を有する複数の単位チップ領域ＣＨＲを含むことができる。複数の単位チップ領域ＣＨＲは、第１方向ＤＲ１および第１方向ＤＲ１に交差する第２方向ＤＲ２に沿ってマトリックス状に配列されることができる。複数の単位チップ領域ＣＨＲは、チップ領域１１０の面積が最大になるようにウェハ１００内に配置されることができる。それぞれの単位チップ領域ＣＨＲは四角形の形状を有するので、チップ領域１１０の外郭線は、第１方向ＤＲ１への直線および第２方向ＤＲ２への直線の組み合わせで形成される形状を有することができる。一方、ウェハ１００は、円形状またはこれと類似する形状を有することができる。したがって、ウェハ１００をチップ領域１１０が全部埋めることができず、チップ領域１１０の外郭に残留する領域が存在することになる。この領域は、以下ではエッジ領域１２０と定義される。

【0018】

ウェハ１００は、複数の単位チップ領域ＣＨＲおよび単位チップ領域ＣＨＲの間を横切るスクライブライン（ｓｃｒｉｂｅ ｌｉｎｅ）領域ＳＬＲを含むことができる。それぞれの単位チップ領域ＣＨＲは、スクライブライン領域ＳＬＲによって囲まれることができる。単位チップ領域ＣＨＲ上にＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＮＡＮＤフラッシュメモリ（ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙ）、およびＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのような半導体メモリ素子が提供されることができる。これとは異なり、単位チップ領域ＣＨＲ上にＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）素子、光電子（ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ）素子、ＣＰＵ、またはＤＳＰなどのプロセッサが提供されてもよい。または、単位チップ領域ＣＨＲ上に論理和ゲートまたは論理積ゲートなどのような半導体素子を含んだ標準セルが提供されてもよい。各々の単位チップ領域ＣＨＲには、データまたは信号を半導体集積回路に入出力するための再配線チップパッドおよび信号をテスト回路に入出力する再配線パッドが連結されることができる。以下、単位チップ領域ＣＨＲにＮＡＮＤフラッシュメモリ素子が提供されることに基づいて本発明の実施例を説明するが、本発明の実施例はこれに限定されない。

【0019】

スクライブライン領域ＳＬＲは、単位チップ領域ＣＨＲの間で第１方向ＤＲ１および第２方向ＤＲ２に延びることができる。図示されていないが、スクライブライン領域ＳＬＲは、ソーイングまたはダイシングマシン（ｓａｗｉｎｇ ｏｒ ｃｕｔｔｉｎｇ ｍａｃｈｉｎｅ）によって切断されるカット領域およびカット領域と単位チップ領域ＣＨＲとの間のチップガード領域を含むことができる。

【0020】

図２は、図１に示されたウェハの一領域１０１を説明するための拡大図である。

【0021】

図２を参照すると、ウェハの一領域１０１は、チップ領域１１０およびエッジ領域１２０を含むことができる。参照のために、図１の単位チップ領域ＣＨＲのうち１つに参照符号１１１を付した。単位チップ領域１１１を第１及び第２方向ＤＲ１、ＤＲ２と交差する第３方向ＤＲ３に線Ａ－Ａ’に沿って切り取った断面図が図３ａ及び図３ｂに示される。第１方向ＤＲ１と第２方向ＤＲ２は、ウェハの表面に並んだ平面で互いに交差する軸が向かう方向と定義されることができ、第３方向ＤＲ３は、ウェハの表面に対して直交する垂直方向と定義されることができる。

【0022】

参照のために、エッジ領域１２０のうち単位チップ領域１１１と第１方向ＤＲ１に隣り合う単位エッジ領域に参照符号１２１を付した。単位エッジ領域１２１を第３方向ＤＲ３に線Ｂ－Ｂ’に沿って切り取った断面図が図４ａ～図４ｃに示される。

【0023】

図３ａは、図２の線Ａ－Ａ’に沿って切り取った本発明の実施例によるメモリ装置の断面図である。

【0024】

図３ｂは、図３ａに示されたチャネル構造領域ＣＳＲを説明するための拡大図である。

【0025】

図３ａを参照すると、ウェハ１００のチップ領域１１０上に積層体ＳＴが形成されることができる。積層体ＳＴは、第３方向ＤＲ３に向かうウェハ１００の第１面上に配置されることができる。積層体ＳＴは、第３方向ＤＲ３に離隔して積層された複数の絶縁膜１１を含むことができる。複数の絶縁膜１１は、第２方向ＤＲ２に延びることができる。積層体ＳＴは、第３方向ＤＲ３に複数の絶縁膜１１と交互に配置された複数の導電膜１４をさらに含むことができる。

【0026】

積層体ＳＴとウェハ１００との間には、ウェハ１００の第１面に沿って第２方向ＤＲ２に延びるソース膜ＳＬが配置されることができる。ソース膜ＳＬは、第１ソース膜１Ｓおよび第２ソース膜２Ｓを含むことができ、第１及び第２ソース膜１Ｓ、２Ｓの間に配置される第３ソース膜３Ｓをさらに含むことができる。第１～第３ソース膜１Ｓ、２Ｓ、３Ｓそれぞれは、ｎ型不純物およびｐ型不純物のうちの少なくとも１つを含むドープ半導体膜を含むことができる。一実施例として、第１～第３ソース膜１Ｓ、２Ｓ、３Ｓそれぞれは、ｎ型ドープシリコン膜を含むことができる。

【0027】

積層体ＳＴの内部には、第３方向ＤＲ３に延びる複数のチャンネル構造ＣＳが配置されることができる。複数のチャネル構造ＣＳは、第２方向ＤＲ２に離隔して配置されることができる。複数のチャネル構造ＣＳは、ソース膜ＳＬの一部を貫通するように延びることができる。一実施例として、それぞれのチャンネル構造ＣＳは、第２ソース膜２Ｓおよび第３ソース膜３Ｓを貫通することができ、第１ソース膜１Ｓの内部に延びることができる。

【0028】

それぞれのチャネル構造ＣＳは、メモリ膜ＭＬ、チャネル膜ＣＨ、コアピラーＣＰおよびキャップ膜ＣＡＰを含むことができる。コアピラーＣＰは、キャップ膜ＣＡＰの下部に形成されることができる。コアピラーＣＰは、絶縁物質を含むことができる。チャネル膜ＣＨは、キャップ膜ＣＡＰおよびコアピラーＣＰのそれぞれの側壁に沿って延びることができる。チャンネル膜ＣＨは、半導体物質で形成されることができる。一実施例として、チャンネル膜ＣＨは、シリコン膜で形成されることができる。キャップ膜ＣＡＰは、ｎ型不純物およびｐ型不純物のうちの少なくとも１つを含むドープ半導体膜を含むことができる。一実施例として、キャップ膜ＣＡＰは、ｎ型ドープ半導体膜を含むことができる。メモリ膜ＭＬは、チャネル膜ＣＨの側壁に沿って延びることができる。チャンネル膜ＣＨは、第３ソース膜３Ｓと接触することができる。第３ソース膜３Ｓは、チャンネル膜ＣＨに接触するようにメモリ膜ＭＬの一部を貫通することができる。

【0029】

図３ｂを参照すると、メモリ膜ＭＬは、トンネル絶縁膜ＴＯ、データ記憶膜ＤＳおよびブロック膜ＢＯを含むことができる。トンネル絶縁膜ＴＯは、チャンネル膜ＣＨの側壁に沿って延びることができる。トンネル絶縁膜ＴＯは、絶縁物質を含むことができる。一実施例として、トンネル絶縁膜ＴＯは、シリコン酸化膜などの酸化膜を含むことができる。データ記憶膜ＤＳは、トンネル絶縁膜ＴＯの側壁に沿って延びることができる。データ記憶膜ＤＳは、電荷トラップ膜、可変抵抗膜、ナノドットなど様々な方式でデータを記憶できる物質を含むことができる。一実施例として、データ記憶膜ＤＳは、電荷トラップが可能な窒化膜で形成されることができる。ブロック膜ＢＯは、データ記憶膜ＤＳの側壁に沿って延びることができる。ブロック膜ＢＯは、絶縁物質を含むことができる。一実施例として、ブロック膜ＢＯは、シリコン酸化膜などの酸化膜で形成されることができる。キャップ膜ＣＡＰおよびコアピラーＣＰを取り囲むようにチャネル膜ＣＨが形成され、チャネル膜ＣＨを取り囲むようにトンネル絶縁膜ＴＯが形成され、トンネル絶縁膜ＴＯを取り囲むようにデータ記憶膜ＤＳが形成され、データ記憶膜ＤＳを取り囲むようにブロック膜ＢＯが形成されることができる。

【0030】

図３ａを参照すると、複数の絶縁膜１１および複数の導電膜１４の段部を構成する複数のパッド部によって階段状構造が形成されることができる。複数のパッド部および積層体ＳＴを覆うように上部絶縁膜１３が形成されることができる。上部絶縁膜１３上にはカバー膜１５が形成されることができる。カバー膜１５は絶縁物を含むことができる。一実施例として、カバー膜１５は、酸化物を含むことができる。カバー膜１５および上部絶縁膜１３を貫通するように複数のコンタクト構造体ＣＴが形成されることができる。複数のコンタクト構造体ＣＴは、複数の導電膜１４の複数のパッド部それぞれ接触されることができる。具体的には、複数のコンタクト構造体ＣＴのうちの一つのコンタクト構造体は、複数の導電膜１４のパッド部のうちのそれに対応するパッド部に接触することができる。それぞれのコンタクト構造体ＣＴは、コンタクトプラグＣＴＰを介して上部配線ＵＬと連結されることができる。コンタクト構造体ＣＴ、コンタクトプラグＣＴＰおよび上部配線ＵＬは、様々な導電物で形成されることができる。コンタクトプラグＣＴＰおよび上部配線ＵＬは、分離絶縁膜１６内に形成されることができる。分離絶縁膜１６は、カバー膜１５の上部に配置されることができる。分離絶縁膜１６は、単一膜または多層膜で形成されることができる。一実施例として、分離絶縁膜１６は、カバー膜１５上の第１絶縁膜および第１絶縁膜上の第２絶縁膜を含むことができる。コンタクトプラグＣＴＰは、第１絶縁膜が配置されたレベルで第１絶縁膜を貫通することができ、上部配線ＵＬは、第２絶縁膜が配置されたレベルで第２絶縁膜を貫通することができる。図示されてはいないが、カバー膜１５と上部絶縁膜１３との間にエッチング停止膜がさらに含まれてもよい。一実施例として、カバー膜１５と上部絶縁膜１３との間にエッチング停止膜として機能する窒化膜がさらに形成されてもよい。上部配線ＵＬは、エッチング停止膜を貫通するように延びることができる。

【0031】

カバー膜１５および上部絶縁膜１３を貫通するように複数のビットラインプラグＢＰが形成されることができる。それぞれのビットラインプラグＢＰは、複数のチャネル構造ＣＳのうち対応するチャネル構造に接触することができる。一実施例として、それぞれのビットラインプラグＢＰは、対応するチャネル構造ＣＳのキャップ膜ＣＡＰと接触することができる。複数のチャネル構造ＣＳは、複数のビットラインプラグＢＰを介して複数のビットラインＢＬに連結されることができる。複数のビットラインプラグＢＰは、分離絶縁膜１６の一部を貫通することができる。ビットラインＢＬは、分離絶縁膜１６内に形成されることができる。ビットラインプラグＢＰおよびビットラインＢＬは、様々な導電物で形成されることができる。

【0032】

複数のチャンネル構造ＣＳの間には、第１スリットＳＬＴ１が配置されることができる。第１スリットＳＬＴ１は、第３方向ＤＲ３に延びることができる。一実施例として、第１スリットＳＬＴ１は、ソースコンタクトＳＣおよびスリット絶縁膜ＩＳを含むことができる。ソースコンタクトＳＣは、ドープシリコン、金属、金属シリサイドなどの様々な導電物で形成されることができる。ソースコンタクトＳＣは、第２ソース膜２Ｓを貫通して第３ソース膜３Ｓに接触することができる。スリット絶縁膜ＩＳは、積層体ＳＴとソースコンタクトＳＣとの間に配置されることができる。第１スリットＳＬＴ１は、上部絶縁膜１３、複数の絶縁膜１１および複数の導電膜１４を貫通するように形成されることができる。複数の絶縁膜１１および複数の導電膜１４は、第１スリットＳＬＴ１によって積層体ＳＴごとに区画されることができる。

【0033】

図４ａ～図４ｃは、図２の線Ｂ－Ｂ’に沿って切り取った本発明の実施例によるメモリ装置の断面図である。

【0034】

図４ａ～図４ｃを参照すると、図３ａに示された上部絶縁膜１３は、ウェハ１００のエッジ領域１２０上に延びることができる。上部絶縁膜１３内に複数の第２スリットＳＬＴ２が形成されることができる。複数の第２スリットＳＬＴ２は、上部絶縁膜１３の一部を貫通することができる。複数の第２スリットＳＬＴ２は、第２方向ＤＲ２に互いに離隔して配置されることができ、第３方向ＤＲ３に延びることができる。

【0035】

図４ｂ及び図４ｃを参照すると、複数の第２スリットＳＬＴ２の内部にギャップ充填膜ＧＦが形成されることができる。ギャップ充填膜ＧＦは、導電物および絶縁物のうちの少なくとも１つを含むことができる。複数の第２スリットＳＬＴ２は、後述するように、図３ａの第１スリットＳＬＴ１と同じ工程で形成されることができる。また、複数の第２スリットＳＬＴ２は、図３ａの第１スリットＳＬＴ１と同時に形成されることができる。第１スリットＳＬＴ１および第２スリットＳＬＴ２を形成した後に形成される物質が、第２スリットＳＬＴ２の内部のギャップ充填膜ＧＦを構成することができる。例えば、ギャップ充填膜ＧＦは、図３ａに示された第１スリットＳＬＴ１の内部のスリット絶縁膜ＩＳ用絶縁物、ソースコンタクトＳＣ用導電物および図３ａに示されたカバー膜１５用絶縁物のうちの少なくとも１つを含むことができる。図３ａに示されたウェハ１００のチップ領域１１０上に形成される物質膜の一部は、ウェハ１００のエッジ領域１２０上に配置されることができる。このとき、ウェハ１００のエッジ領域１２０上での物質膜の蒸着厚さと図３ａに示されたウェハ１００のチップ領域１１０上での物質膜の蒸着厚さとは異なってもよい。

【0036】

一実施例として、図３ａ及び図４ｂを参照すると、チップ領域１１０上のカバー膜１５がエッジ領域１２０に延びることができる。カバー膜１５は、複数の第２スリットＳＬＴ２の内部に延びてギャップ充填膜ＧＦを構成することができる。

【0037】

他の実施例として、図３ａ及び図４ｃを参照すると、スリット絶縁膜ＩＳのために蒸着される絶縁物１８およびソースコンタクトＳＣのために蒸着される導電物１７が複数の第２スリットＳＬＴ２の内部に形成されることができる。このとき、ソースコンタクトＳＣは、第１スリットＳＬＴ１の中心領域を埋めるように形成されるものと比較して、導電物１７は、エッジ領域１２０に位置する複数の第２スリットＳＬＴ２の一部のみを埋めるように形成されることができる。一実施例として、複数の第２スリットＳＬＴ２の下部領域にソースコンタクトＳＣと同じ導電物１７が形成されることができる。このとき、導電物１７によって開口された複数の第２スリットＳＬＴ２の上部領域は、カバー膜１５で埋められることができる。

【0038】

図５ａ～図５ｄは、複数の第２スリットの様々な配列について説明するための拡大図である。

【0039】

図５ａ～図５ｄは、図２の単位エッジ領域１２１に対する拡大図である。

【0040】

図５ａ及び図５ｂを参照すると、単位エッジ領域１２１上に複数の第２スリットＳＬＴ２が配置されることができる。複数の第２スリットＳＬＴ２は、第１方向ＤＲ１に延びるライン状に形成されることができる。複数の第２スリットＳＬＴ２の長さは、第１方向ＤＲ１に一定であっても、様々に変更されてもよい。複数の第２スリットＳＬＴ２は、図２のチップ領域１１０を囲んで第１方向ＤＲ１に交差する第２方向ＤＲ２に互いに離隔して配置されることができる。単位エッジ領域１２１上に配置される複数の第２スリットＳＬＴ２の数は、図示したものに限定されず、複数の第２スリットＳＬＴ２が互いに離隔する距離は様々であり得る。一実施例として、図５ａに示すように、複数の第２スリットＳＬＴ２は、互いに一定の間隔を置いて離隔されることができる。他の実施例として、図５ｂに示すように、複数の第２スリットＳＬＴ２は、第１グループＧ１の複数の第１サブスリット１５１及び第２グループＧ２の複数の第２サブスリット１５３を含むことができる。複数の第１サブスリット１５１および複数の第２サブスリット１５３は、図２のチップ領域１１０を囲むように配置されることができ、第１方向ＤＲ１に延びるライン状に形成されることができる。複数の第１サブスリット１５１は、第２方向ＤＲ２に第１距離で離隔して隣り合うことができ、複数の第２サブスリット１５３は、第２方向ＤＲ２に第１距離で離隔して隣り合うことができる。第１グループＧ１と第２グループＧ２の境界に隣接する第１サブスリット１５１と第２サブスリット１５３は、第２方向ＤＲ２に第２距離で離隔して隣り合うことができる。このとき、前述の第１距離と第２距離は異なってもよい。

【0041】

図５ｃ及び図５ｄを参照すると、単位エッジ領域１２１上に複数の第２スリットＳＬＴ２の他に、複数の第３スリットＳＬＴ３がさらに配置されることができる。複数の第２スリットＳＬＴ２は、図５ａおよび図５ｂを参照して説明したように、様々な距離で配列されることができる。複数の第２スリットＳＬＴ２は、図３ａのチップ領域１１０上の第１スリットＳＬＴ１と複数の第３スリットＳＬＴ３との間に配置されることができる。複数の第３スリットＳＬＴ３は、第１方向ＤＲ１に延びるライン状に形成されることができ、第２方向ＤＲ２に互いに離隔して配置されることができる。複数の第３スリットＳＬＴ３は、図５ａ及び図５ｂを参照して説明した複数の第２スリットＳＬＴ２と同様に、互いに様々な間隔を置いて離隔して配置されることができる。複数の第３スリットＳＬＴ３は、複数の第２スリットＳＬＴ２に並んで整列されても、ジグザグに整列されてもよい。一実施例として、図５ｃに示すように、複数の第３スリットＳＬＴ３は、複数の第２スリットＳＬＴ２に第１方向ＤＲ１に隣り合うことができる。他の実施例として、図５ｄに示すように、複数の第３スリットＳＬＴ３は、複数の第２スリットＳＬＴ２に第１方向ＤＲ１と第２方向ＤＲ２との間の対角方向に隣り合うことができる。

【0042】

複数の第２スリットＳＬＴ２および複数の第３スリットＳＬＴ３の配列は様々であることができ、図５ａ～図５ｄに示したものに限定されない。エッジ領域１２１上に配置されるスリットは、図５ａ及び図５ｂに示した複数の第２スリットＳＬＴ２のように１つの列を構成するか、図５ｃ及び図５ｄに示した複数の第２スリットＳＬＴ２及び複数の第３スリットＳＬＴ３のように２つの列を構成することができるが、本発明の実施例はこれに限定されない。例えば、複数の第３スリットＳＬＴ３と隣り合う列に複数の第４スリットがさらに形成されてもよい。複数の第４スリットは、複数の第３スリットＳＬＴ３と第１方向ＤＲ１に隣り合うことができ、第１方向ＤＲ１と第２方向ＤＲ２との間の対角方向に隣り合うことができる。

【0043】

図６ａおよび図６ｂは、本発明の上部配線構造を説明するための断面図である。

【0044】

図６ａを参照すると、上部配線ＵＬ上に複数の保護膜ＰＬが配置されることができる。保護膜の数は図示されたものに限定されない。一実施例として、第１保護膜１９、第２保護膜２０及び第３保護膜２１が、上部配線ＵＬ上に形成されることができる。このとき、上部配線ＵＬ上に形成される複数の保護膜ＰＬを蒸着する工程およびその後の熱処理工程（ａｎｎｅａｌ）により誘起される応力によって、ウェハに反り（ｗａｒｐａｇｅ）が発生し得る。一実施例として、図６ａに示すように、第１～第３保護膜１９、２０、２１を蒸着する工程までは、応力が複数の保護膜ＰＬが引張られる方向に作用することができる。応力が複数の保護膜ＰＬが引張られる方向に作用する場合には、図６ｂに示すように、上部配線ＵＬが複数の保護膜ＰＬを見る方向に凸になるようにウェハに反り（ｗａｒｐａｇｅ）が発生し得る。図示されてはいないが、第１～第３保護膜１９、２０、２１上に第４保護膜が蒸着される場合には、応力が複数の保護膜ＰＬが収縮する方向に作用することができる。図示されてはいないが、保護膜ＰＬを蒸着した後の工程である熱処理工程（ａｎｎｅａｌ）によって、応力が再度複数の保護膜ＰＬが引張られる方向に作用し得る。このように、応力が作用する方向の急激な変化によって上部配線ＵＬと複数の保護膜ＰＬとの間の浮きや亀裂が発生し得る。本発明の実施例によれば、ウェハのエッジ領域に形成される複数のスリットによって応力が作用する方向を分散させることで、上部配線ＵＬと複数の保護膜ＰＬとの間の浮きや亀裂を防止することができる。

【0045】

図７ａ～図７ｉは、図２の線Ａ－Ａ’に沿って切り取った本発明の実施例によるメモリ装置の製造方法を説明するための断面図である。図７ａ～図７ｉは、チップ領域に形成される構造を示す。

【0046】

図７ａを参照すると、ウェハ１００のチップ領域１１０上に第１ソース膜１Ｓ、犠牲膜ＳＦおよび第２ソース膜２Ｓが順次積層されることができる。図示されてはいないが、第１ソース膜１Ｓを形成する前に、ウェハ１００のチップ領域１１０上に周辺回路を含む下部構造体（図示せず）と下部構造体を覆う下部絶縁膜とが形成されることができる。

【0047】

第１ソース膜１Ｓおよび第２ソース膜２Ｓは、ソースライン（ｓｏｕｒｃｅ ｌｉｎｅ）として利用されることができる。第１ソース膜１Ｓおよび第２ソース膜２Ｓは、ドープ半導体膜、金属膜、金属シリサイド膜などの様々な導電物質で形成されることができる。一実施例として、第１ソース膜１Ｓおよび第２ソース膜２Ｓそれぞれは、ドープシリコン膜を含むことができる。犠牲膜ＳＦは、後続工程で選択的に除去される物質で、第１及び第２ソース膜１Ｓ、２Ｓと異なるエッチング選択比を有する物質で形成されることができる。一実施例として、犠牲膜ＳＦは、アンドープシリコン膜または窒化膜を含むことができる。図示されてはいないが、後続工程で第１及び第２ソース膜１Ｓ、２Ｓを保護するために、第１ソース膜１Ｓと犠牲膜ＳＦとの間および第２ソース膜２Ｓと犠牲膜ＳＦとの間にバッファ膜（ｂｕｆｆｅｒ ｌａｙｅｒ）がさらに形成されてもよい。例えば、バッファ膜は、酸化膜で形成されることができる。

【0048】

図示されてはいないが、第１スリットを形成するための後続工程の間のオーバーエッチングを防止するために、第２ソース膜２Ｓ内に埋め込まれるエッチング防止パターンをさらに形成することができる。エッチング防止パターンは、タングステンのような導電物質で形成されることができる。

【0049】

次いで、第２ソース膜２Ｓの上部に複数の第１物質膜１１及び複数の第２物質膜１２が一層ずつ交互に積層されることができる。例えば、第２ソース膜２Ｓ上に複数の第１物質膜１１のうち一番目の層の第１物質膜を形成した後、一番目の層の第１物質膜上に複数の第２物質膜１２のうち一番目の層の第２物質膜を形成することができ、続いて一番目の層の第２物質膜上に複数の第１物質膜１１のうち二番目の層の第１物質膜を形成することができ、二番目の層の第１物質膜上に複数の第２物質膜１２のうち二番目の層の第２物質膜を形成することができる。それぞれの第１物質膜１１は、絶縁物質で形成されることができる。一実施例として、第１物質膜１１は、シリコン酸化膜などの酸化膜で形成されることができる。それぞれの第２物質膜１２は、後続工程で選択的に除去可能な物質で形成されることができる。すなわち、第２物質膜１２は、第１物質膜１１とエッチング選択比の異なる物質で形成されることができる。一実施例として、第２物質膜１２は、窒化膜で形成されることができる。

【0050】

複数の第１物質膜１１およびそれらと交互に積層された複数の第２物質膜１２は、予備積層体ＰＳＴを形成することができる。予備積層体ＰＳＴの最下層と最上層それぞれに第１物質膜１１が位置することができる。予備積層体ＰＳＴ上に予備積層体ＰＳＴを覆うようにハードマスクＨＭが形成されることができる。

【0051】

図７ｂを参照すると、ハードマスクＨＭ内に開口部が形成されることができる。ハードマスクＨＭの開口部を介して予備積層体ＰＳＴの内部に第１及び第２物質膜１１、１２を貫通するチャンネル構造ホールＣＳＨが形成されることができる。チャンネル構造ホールＣＳＨを形成するために、第１及び第２物質膜１１、１２の一部を除去するためのエッチング工程が行われることができる。エッチング工程によってチャンネル構造ホールＣＳＨが予備積層体ＰＳＴを貫通するように第３方向ＤＲ３に延びることができる。チャンネル構造ホールＣＳＨは、第２ソース膜２Ｓおよび犠牲膜ＳＦを貫通することができ、第１ソース膜１Ｓの内部に延びることができる。このために、第２ソース膜２Ｓ、犠牲膜ＳＦおよび第１ソース膜１Ｓのそれぞれの一部をエッチングすることができる。

【0052】

チャンネル構造ホールＣＳＨの内側壁を介して第１及び第２物質膜１１、１２が露出されることができる。また、チャンネル構造ホールＣＳＨの内側壁を介して第２ソース膜２Ｓ、犠牲膜ＳＦおよび第１ソース膜１Ｓが露出されることができる。チャンネル構造ホールＣＳＨの内部には、チャンネル構造ＣＳが形成されることができる。具体的には、チャンネル構造ホールＣＳＨの内側壁に沿ってメモリ膜ＭＬが蒸着されることができる。メモリ膜ＭＬの内側壁に沿ってチャンネル膜ＣＨが蒸着されることができる。チャンネル膜ＣＨの内側壁に沿ってコアピラーＣＰおよびキャップ膜ＣＡＰが順次形成されることができる。

【0053】

図７ｃを参照すると、階段状構造が形成されるように予備積層体ＰＳＴの一部をエッチングすることができる。エッチング工程を経て、複数の第１及び第２物質膜１１、１２の段部によって階段状構造が定義されることができる。一実施例として、階段状構造を介して第２物質膜１２それぞれの上面が露出されることができる。他の実施例として、階段状構造を介して第１物質膜１１それぞれの上面が露出されることができる。階段状構造を構成する複数の第１及び第２物質膜１１、１２の段部がパッド部と定義されることができる。

【0054】

図７ｄを参照すると、予備積層体ＰＳＴ上に形成された図７ｃのハードマスクＨＭを除去することができる。次いで、予備積層体ＰＳＴおよびチャンネル構造ＣＳを覆う上部絶縁膜１３が形成されることができる。複数の第２物質膜１２の複数のパッド部は、上部絶縁膜１３で覆われることができる。上部絶縁膜１３は、絶縁物質を含むことができる。一実施例として、上部絶縁膜１３は、酸化物を含むことができる。

【0055】

次いで、予備積層体ＰＳＴおよび上部絶縁膜１３を貫通する第１スリットＳＬＴ１が形成されることができる。第１スリットＳＬＴ１は、予備積層体ＰＳＴおよび上部絶縁膜１３内で第３方向ＤＲ３に延びることができる。第１スリットＳＬＴ１の内側壁を介して第１物質膜１１および第２物質膜１２が露出されることができ、第１スリットＳＬＴ１の底を介して第２ソース膜２Ｓが露出されることができる。このとき、第２ソース膜２Ｓは、第１スリットＳＬＴ１を形成する間のエッチング停止膜として利用されることができる。図示されてはいないが、第１スリットＳＬＴ１を形成する間にエッチング工程を精密に制御するために、第２ソース膜２Ｓ内に金属で形成されたエッチング防止パターンがさらに形成されることができる。この場合、エッチング防止パターンが露出されるように第１スリットＳＬＴ１を形成した後、エッチング防止パターンを除去することができる。

【0056】

図７ｅを参照すると、第１スリットＳＬＴ１を介して図７ｄの複数の第２物質膜１２が複数の第３物質膜１４に置き換えられる工程が行われることができる。具体的には、第１スリットＳＬＴ１を介して図７ｄの第２物質膜１２をエッチング工程で除去することができる。第１スリットＳＬＴ１を介するエッチング工程は、第１物質膜１１は残留させ、図７ｄの第２物質膜１２を選択的に除去できるエッチャントを利用して行われることができる。図７ｄの第２物質膜１２が除去されると、第１物質膜１１の間の空間が開口されることができる。このとき、開口された第１物質膜１１の間の空間に第３物質膜１４が形成されることができる。第３物質膜１４は、ドレイン選択ライン、ソース選択ラインおよびワードラインのようなゲートライン（Ｇａｔｅ ｌｉｎｅｓ）のために提供されることができ、導電物質で形成されることができる。例えば、第３物質膜１４は、タングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、シリコン（Ｓｉ）及びポリシリコン（Ｐｏｌｙ－Ｓｉ）などで形成されることができる。

【0057】

図７ｆを参照すると、第１スリットＳＬＴ１内にスリット絶縁膜ＩＳが形成されることができる。スリット絶縁膜ＩＳは、第１スリットＳＬＴ１の内側壁に沿って第３方向ＤＲ３に延びることができる。次いで、犠牲膜ＳＦを露出させるために第１スリットＳＬＴ１の開口された領域を介して第２ソース膜２Ｓの一部をエッチングすることができる。第２ソース膜２Ｓがエッチングされた領域を介して犠牲膜ＳＦが露出されることができる。

【0058】

図７ｇを参照すると、図７ｆの露出された犠牲膜ＳＦをエッチング工程で除去することができる。これにより、図７ｆのメモリ膜ＭＬの一部が露出されることができる。その後、露出されたメモリ膜ＭＬの一部を除去することができる。これにより、第２ソース膜２Ｓと第１ソース膜１Ｓとの間の空間を介してチャンネル膜ＣＨの側壁の一部が露出されることができる。

【0059】

次いで、開口された第２ソース膜２Ｓと第１ソース膜１Ｓとの間の空間内に第３ソース膜３Ｓが形成されることができる。第３ソース膜３Ｓは、ｎ型不純物およびｐ型不純物のうちの少なくとも１つを含んだドープ半導体膜を含むことができる。一実施例として、第３ソース膜３Ｓは、ｎ型ドープシリコン膜を含むことができる。第３ソース膜３Ｓは、チャンネル膜ＣＨの側壁の一部と接触することができる。その後、第３ソース膜３Ｓと接触するソースコンタクトＳＣが第１スリットＳＬＴ１内に形成されることができる。ソースコンタクトＳＣは、スリット絶縁膜ＩＳの側壁に沿って第３方向ＤＲ３に延びることができる。ソースコンタクトＳＣは、様々な導電物を含むことができる。例えば、ソースコンタクトＳＣは、ドープシリコンのようなドープ半導体、タングステンまたはニッケルのような金属、チタン窒化膜のような金属シリサイド膜などの導電物質で形成されることができ、単一膜または二重層以上の膜で形成されることができる。

【0060】

図７ｈを参照すると、ソースコンタクトＳＣおよび上部絶縁膜１３を覆うようにカバー膜１５が形成されることができる。図示されてはいないが、カバー膜１５が形成される前にエッチング停止膜がさらに形成されることができる。エッチング停止膜は、カバー膜１５と上部絶縁膜１３との間に配置されることができる。一実施例として、エッチング停止膜は、窒化膜で形成されることができる。

【0061】

次いで、カバー膜１５および上部絶縁膜１３を貫通する複数のコンタクト構造体ＣＴが形成されることができる。複数のコンタクト構造体ＣＴは、複数の第３物質膜１４に個別に連結されることができ、複数の第３物質膜１４に直接連結されることができる。複数のコンタクト構造体ＣＴのうちの１つは、階段状構造をなす複数の第３物質膜１４の複数のパッド部のうち、それに対応するパッド部に連結されることができる。

【0062】

図７ｉを参照すると、複数のコンタクト構造体ＣＴに連結された複数のコンタクトプラグＣＴＰおよび複数のチャネル構造ＣＳに連結された複数のビットラインプラグＢＰを形成することができる。次いで、複数のコンタクトプラグＣＴＰに連結された複数の上部配線ＵＬおよび複数のビットラインプラグＢＰに連結された複数のビットラインＢＬを形成することができる。複数のコンタクトプラグＣＴＰ、複数のビットラインプラグＢＰ、複数の上部配線ＵＬおよび複数のビットラインＢＬは、様々な方式の製造工程を経て形成されることができる。

【0063】

一実施例として、複数のビットラインプラグＢＰおよび複数のコンタクトプラグＣＴＰを形成するステップは、カバー膜１５上に分離絶縁膜１６の下部を構成する第１絶縁膜を形成するステップと、第１絶縁膜を貫通する複数のホールを形成するステップと、複数のホールを導電物で埋めるステップと、を含むことができる。一実施例として、複数の上部配線ＵＬおよび複数のビットラインＢＬを形成するステップは、分離絶縁膜１６の第１絶縁膜上に分離絶縁膜１６の上部を構成する第２絶縁膜を形成するステップと、第２絶縁膜を貫通する複数のトレンチを形成するステップと、複数のトレンチを導電物で埋めるステップと、を含むことができる。

【0064】

図８ａ～図８ｃは、図２の線Ｂ－Ｂ’に沿って切り取った本発明の実施例によるメモリ装置の製造方法を説明するための断面図である。図８ａ～図８ｃは、エッジ領域に形成される構造を示す。

【0065】

図７ｄ及び図８ａを参照すると、ウェハ１００のチップ領域１１０上に上部絶縁膜１３を形成する際に、上部絶縁膜１３は、ウェハ１００のエッジ領域１２０上に延びることができる。

【0066】

図７ｄ及び図８ｂを参照すると、ウェハ１００のチップ領域１１０上に第１スリットＳＬＴ１を形成する際に、複数の第２スリットＳＬＴ２が形成されることができる。複数の第２スリットＳＬＴ２は、ウェハ１００のエッジ領域１２０上に配置された上部絶縁膜１３を一部貫通することができる。

【0067】

一実施例として、第１スリットＳＬＴ１を形成した後に蒸着される物質膜は、複数の第２スリットＳＬＴ２を完全に埋めることができず、複数の第２スリットＳＬＴ２が全体的または部分的に開口されることができる。エッジ領域１２０で複数の第２スリットＳＬＴ２の開口された領域は、後続工程のストレスを緩和するに利用されることができる。

【0068】

他の一実施例として、複数の第２スリットＳＬＴ２は、図８ｃに示すように、ギャップ充填膜ＧＦで埋められることができる。

【0069】

図７ｈ及び図８ｃを参照すると、ウェハ１００のチップ領域１１０上にカバー膜１５を形成する際に、カバー膜１５が複数の第２スリットＳＬＴ２の内部を埋めるようにウェハ１００のエッジ領域１２０上に延びることができる。このとき、ギャップ充填膜ＧＦは、カバー膜１５で構成されることができる。この場合、複数の第２スリットＳＬＴ２がカバー膜１５で埋められた状態で、後続工程のストレスを緩和するに利用されることができる。

【0070】

さらに他の実施例として、ギャップ充填膜ＧＦは、図４ｃを参照して説明した導電物１７、絶縁物１８およびカバー膜１５を含むことができる。図４ｃ及び図７ｆを参照すると、絶縁物１８は、第１スリットＳＬＴ１の側壁上にスリット絶縁膜ＩＳを形成する間に、スリット絶縁膜ＩＳと同じ物質で形成されることができ、複数の第２スリットＳＬＴ２の側壁上に形成されることができる。図４ｃ及び図７ｇを参照すると、導電物１７は、第１スリットＳＬＴ１の内部にソースコンタクトＳＣを形成する間に、ソースコンタクトＳＣと同じ物質で形成されることができ、複数の第２スリットＳＬＴ２の下部領域に形成されることができる。図４ｃ及び図７ｈを参照すると、カバー膜１５は、複数の第２スリットＳＬＴ２の上部領域を埋めるように導電物１７上に延びることができる。この場合、複数の第２スリットＳＬＴ２が導電物１７、絶縁物１８およびカバー膜１５で埋められた状態で、後続工程のストレスを緩和するに利用されることができる。

【0071】

ウェハ１００のエッジ領域１２０上に複数の第２スリットＳＬＴ２の他に、図５ｃ及び図５ｄに示すように、複数の第３スリットＳＬＴ３をさらに形成しようとする場合、複数の第３スリットＳＬＴ３は、図７ｅを参照して説明した第１スリットＳＬＴ１の形成工程の間に第１スリットＳＬＴ１と同時に形成されることができる。図５ｃ及び図５ｄに示された複数の第３スリットＳＬＴ３は、図４ａ及び図８ａに示された複数の第２スリットＳＬＴ２のように開口された状態で残留して、後続工程のストレスを緩和するに利用されることができる。これとは異なり、図５ｃ及び図５ｄに示された複数の第３スリットＳＬＴ３は、図４ｂ及び図８ｂに示された複数の第２スリットＳＬＴ２のようにカバー膜１５で構成されたギャップ充填膜で埋められた状態で、後続工程のストレスを緩和するに利用されることができる。または、図５ｃ及び図５ｄに示された複数の第３スリットＳＬＴ３は、図４ｃに示された複数の第２スリットＳＬＴ２のように導電物１７、絶縁物１８およびカバー膜１５で埋められた状態で、後続工程のストレスを緩和するに利用されることができる。

【0072】

図９は、本発明のメモリ装置が適用されたＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）システムを示す図である。

【0073】

図９を参照すると、ＳＳＤシステム４０００は、ホスト４１００およびＳＳＤ４２００を含む。ＳＳＤ４２００は、信号コネクタ４００１を介してホスト４１００と信号を受け渡し、電源コネクタ４００２を介して電源の入力を受ける。ＳＳＤ４２００は、コントローラ４２１０、複数のメモリ装置４２２１～４２２ｎ、補助電源装置４２３０、およびバッファメモリ４２４０を含む。

【0074】

コントローラ４２１０は、ホスト４１００から受信された信号に応答して複数のメモリ装置４２２１～４２２ｎを制御することができる。例示的に、信号は、ホスト４１００およびＳＳＤ４２００のインターフェースに基づいて伝送されることができる。例えば、信号は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ ＭＭＣ）、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）、ＰＣＩ－Ｅ（ＰＣＩ－ｅｘｐｒｅｓｓ）、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、Ｓｅｒｉａｌ－ＡＴＡ、Ｐａｒａｌｌｅｌ－ＡＴＡ、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｙｓｔｅｍ ｉｎｔｅｒｆａｃｅ）、ＥＳＤＩ（ｅｎｈａｎｃｅｄ ｓｍａｌｌ ｄｉｓｋ ｉｎｔｅｒｆａｃｅ）、ＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）、ファイヤーワイヤー（Ｆｉｒｅｗｉｒｅ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）、ＷＩＦＩ、Ｂｌｕｅｔｏｏｔｈ、ＮＶＭｅなどのようなインターフェイスのうちの少なくとも１つによって定義されることができる。

【0075】

複数のメモリ装置４２２１～４２２ｎは、データを記憶するように構成された複数のメモリセルを含むことができる。複数のメモリ装置４２２１～４２２ｎそれぞれは、図１に示されたメモリ装置１００と同一に構成されることができる。複数のメモリ装置４２２１～４２２ｎは、チャネルＣＨ１～ＣＨｎを介してコントローラ４２１０と通信することができる。

【0076】

補助電源装置４２３０は、電源コネクタ４００２を介してホスト４１００と連結される。補助電源装置４２３０は、ホスト４１００から電源電圧の入力を受けて、充電することができる。補助電源装置４２３０は、ホスト４１００からの電源供給が円滑でない場合、ＳＳＤ４２００の電源電圧を提供することができる。例示的に、補助電源装置４２３０は、ＳＳＤ４２００内に位置しても、ＳＳＤ４２００の外部に位置してもよい。例えば、補助電源装置４２３０は、メインボードに位置し、ＳＳＤ４２００に補助電源を提供することもできる。

【0077】

バッファメモリ４２４０は、ＳＳＤ４２００のバッファメモリとして動作する。例えば、バッファメモリ４２４０は、ホスト４１００から受信されたデータまたは複数のメモリ装置４２２１～４２２ｎから受信されたデータを一時記憶するか、メモリ装置４２２１～４２２ｎのメタデータ（例えば、マッピングテーブル）を一時記憶することができる。バッファメモリ４２４０は、ＤＲＡＭ、ＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭ、ＬＰＤＤＲ ＳＤＲＡＭなどのような揮発性メモリまたはＦＲＡＭ（登録商標）、ＲｅＲＡＭ、ＳＴＴ－ＭＲＡＭ、ＰＲＡＭなどのような不揮発性メモリを含むことができる。

【0078】

図１０は、本発明のメモリ装置が適用されたメモリカードシステムを説明するための図である。

【0079】

図１０を参照すると、メモリシステム（Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ）７００００は、メモリカード（ｍｅｍｏｒｙ ｃａｒｄ）またはスマートカード（ｓｍａｒｔ ｃａｒｄ）で具現されることができる。メモリシステム７００００は、メモリ装置１１００、コントローラ１２００およびカードインターフェース（Ｃａｒｄ Ｉｎｔｅｒｆａｃｅ）７１００を含むことができる。

【0080】

コントローラ１２００は、メモリ装置１１００とカードインターフェース７１００との間でデータの交換を制御することができる。メモリ装置１１００は、図１に示されたメモリ装置１００と同一に構成されることができる。実施例によれば、カードインターフェース７１００は、ＳＤ（ｓｅｃｕｒｅ ｄｉｇｉｔａｌ）カードインターフェースまたはＭＭＣ（ｍｕｌｔｉ－ｍｅｄｉａ ｃａｒｄ）インターフェースであり得るが、これに限定されるものではない。

【0081】

カードインターフェース７１００は、ホスト（ＨＯＳＴ）６００００のプロトコルに従ってホスト６００００とコントローラ１２００との間でデータ交換をインターフェースすることができる。実施例によれば、カードインターフェース７１００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）プロトコル、ＩＣ（Ｉｎｔｅｒ Ｃｈｉｐ）－ＵＳＢプロトコルを支援することができる。ここで、カードインターフェース７１００は、ホスト６００００が使用するプロトコルを支援できるハードウェア、前記ハードウェアに搭載されたソフトウェアまたは信号伝送方式を意味することができる。

【0082】

メモリシステム７００００がＰＣ、タブレットＰＣ、デジタルカメラ、デジタルオーディオプレーヤー、携帯電話、コンソールビデオゲームハードウェア、またはデジタルセット－トップボックスのようなホスト６００００のホストインターフェース６２００と接続されると、ホストインターフェース６２００は、マイクロプロセッサ（Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ；μＰ）６１００の制御に従って、カードインターフェース７１００とコントローラ１２００を介してメモリ装置１１００とデータ通信を行うことができる。

【符号の説明】

【0083】

１００ ウェハ
１１０ チップ領域
１２０ エッジ領域
１１１ 単位チップ領域
１２１ 単位エッジ領域
ＣＳ チャンネル構造
ＳＬＴ１ 第１スリット
ＳＣ ソースコンタクト
ＩＳ スリット絶縁膜
１３ 上部絶縁膜
１５ カバー膜
ＣＴ コンタクト構造体
ＢＬ ビットライン
ＢＰ ビットラインプラグ
ＵＬ 上部配線
１６ 分離絶縁膜
ＣＴＰ コンタクトプラグ
ＳＬＴ２ 第２スリット
ＧＦ ギャップ充填膜
１７ 導電物
１８ 絶縁物

【図1】

【図2】

【図3a】

【図3b】

【図4a】

【図4b】

【図4c】

【図5a】

【図5b】

【図5c】

【図5d】

【図6a】

【図6b】

【図7a】

【図7b】

【図7c】

【図7d】

【図7e】

【図7f】

【図7g】

【図7h】

【図7i】

【図8a】

【図8b】

【図8c】

【図9】

【図10】