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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024111803
(43)【公開日】2024-08-19
(54)【発明の名称】プログラム動作を遂行するメモリ装置及びその動作方法
(51)【国際特許分類】
G11C 16/24 20060101AFI20240809BHJP
G11C 16/04 20060101ALI20240809BHJP
G11C 16/34 20060101ALI20240809BHJP
【ＦＩ】
G11C16/24 110
G11C16/04 170
G11C16/34 140
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023196683
(22)【出願日】2023-11-20
(31)【優先権主張番号】10-2023-0015640
(32)【優先日】2023-02-06
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】310024033
【氏名又は名称】エスケーハイニックス株式会社
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000796
【氏名又は名称】弁理士法人三枝国際特許事務所
(72)【発明者】
【氏名】崔亨進
(72)【発明者】
【氏名】鄭贊熙
【テーマコード（参考）】
5B225
【Ｆターム（参考）】
5B225BA01
5B225CA04
5B225DB02
5B225DB08
5B225EA05
5B225EE12
5B225FA02
(57)【要約】
【課題】プログラム動作を遂行する不揮発性メモリ装置及びその動作方法を提供する。
【解決手段】メモリ装置は、コースプログラム動作及びファインプログラム動作を遂行できる。メモリ装置は、コースプログラム動作において、選択的にビットラインをプリチャージさせて検証（Ｓ２４）を遂行できる。メモリ装置１００は、ファインプログラム動作において、全てのビットラインをプリチャージさせて検証（Ｓ２６）を遂行できる。
【選択図】図６
【解決手段】メモリ装置は、コースプログラム動作及びファインプログラム動作を遂行できる。メモリ装置は、コースプログラム動作において、選択的にビットラインをプリチャージさせて検証（Ｓ２４）を遂行できる。メモリ装置１００は、ファインプログラム動作において、全てのビットラインをプリチャージさせて検証（Ｓ２６）を遂行できる。
【選択図】図６
【特許請求の範囲】
【請求項1】
メモリセルと連結されるビットラインと、
プログラム動作情報信号に基づいて、ビットラインプリチャージ信号を生成するプリチャージ制御回路と、
プログラムデータ及び前記ビットラインと連結されるセンシングノードの電圧レベルに基づいてラッチ信号を生成し、前記ビットラインプリチャージ信号及び前記ラッチ信号の少なくとも一つに基づいて、前記ビットラインをプリチャージさせるページバッファと、を含む、メモリ装置。
プログラム動作情報信号に基づいて、ビットラインプリチャージ信号を生成するプリチャージ制御回路と、
プログラムデータ及び前記ビットラインと連結されるセンシングノードの電圧レベルに基づいてラッチ信号を生成し、前記ビットラインプリチャージ信号及び前記ラッチ信号の少なくとも一つに基づいて、前記ビットラインをプリチャージさせるページバッファと、を含む、メモリ装置。
【請求項2】
前記プリチャージ制御回路は、前記プログラム動作情報信号がコースプログラム動作と関連付けられた場合、前記ビットラインプリチャージ信号をディセーブルさせ、
前記プログラム動作情報信号がファインプログラム動作と関連付けられた場合、前記ビットラインプリチャージ信号をイネーブルさせる、請求項１に記載のメモリ装置。
前記プログラム動作情報信号がファインプログラム動作と関連付けられた場合、前記ビットラインプリチャージ信号をイネーブルさせる、請求項１に記載のメモリ装置。
【請求項3】
前記ページバッファは、前記ビットラインプリチャージ信号がイネーブルされた場合、前記ラッチ信号と無関係に、前記ビットラインをプリチャージさせ、
前記ビットラインプリチャージ信号がディセーブルされた場合、前記ラッチ信号に基づいて、前記ビットラインをプリチャージさせる、請求項１に記載のメモリ装置。
前記ビットラインプリチャージ信号がディセーブルされた場合、前記ラッチ信号に基づいて、前記ビットラインをプリチャージさせる、請求項１に記載のメモリ装置。
【請求項4】
前記ページバッファは、
前記ビットラインプリチャージ信号に基づいて、前記ビットラインにコア電圧を印加する第１のプリチャージ回路と、
前記ラッチ信号に基づいて、前記ビットラインに前記コア電圧を印加する第２のプリチャージ回路と、
前記センシングノードの電圧レベルに応じて、前記ラッチ信号を生成するセンシングラッチ回路と、を含む、請求項１に記載のメモリ装置。
前記ビットラインプリチャージ信号に基づいて、前記ビットラインにコア電圧を印加する第１のプリチャージ回路と、
前記ラッチ信号に基づいて、前記ビットラインに前記コア電圧を印加する第２のプリチャージ回路と、
前記センシングノードの電圧レベルに応じて、前記ラッチ信号を生成するセンシングラッチ回路と、を含む、請求項１に記載のメモリ装置。
【請求項5】
前記ページバッファは、前記プログラムデータに基づいて、前記センシングノードの電圧レベルを変化させるデータラッチ回路をさらに含む、請求項４に記載のメモリ装置。
【請求項6】
前記ページバッファは、検証ラッチ信号に基づいて、前記センシングノードの電圧レベルを変化させる検証ラッチ回路をさらに含む、請求項４に記載のメモリ装置。
【請求項7】
メモリセルと連結されるビットラインと、
プログラム動作情報信号及び検証情報信号の少なくとも一つに基づいて、ビットラインプリチャージ信号を生成するプリチャージ制御回路と、
プログラムデータ及び前記ビットラインと連結されるセンシングノードの電圧レベルを感知してラッチ信号を生成し、前記ビットラインプリチャージ信号及び前記ラッチ信号の少なくとも一つに基づいて、前記ビットラインをプリチャージさせるページバッファと、を含む、メモリ装置。
プログラム動作情報信号及び検証情報信号の少なくとも一つに基づいて、ビットラインプリチャージ信号を生成するプリチャージ制御回路と、
プログラムデータ及び前記ビットラインと連結されるセンシングノードの電圧レベルを感知してラッチ信号を生成し、前記ビットラインプリチャージ信号及び前記ラッチ信号の少なくとも一つに基づいて、前記ビットラインをプリチャージさせるページバッファと、を含む、メモリ装置。
【請求項8】
前記プリチャージ制御回路は、前記プログラム動作情報信号がコースプログラム動作と関連付けられた場合、前記ビットラインプリチャージ信号をディセーブルさせる、請求項７に記載のメモリ装置。
【請求項9】
前記プリチャージ制御回路は、前記プログラム動作情報信号がファインプログラム動作と関連付けられ、前記検証情報信号の値が基準信号の値よりも低い場合、前記ビットラインプリチャージ信号をイネーブルさせる、請求項７に記載のメモリ装置。
【請求項10】
前記プリチャージ制御回路は、前記プログラム動作情報信号がファインプログラム動作と関連付けられ、前記検証情報信号の値が基準信号の値よりも大きい場合、前記ビットラインプリチャージ信号をディセーブルさせる、請求項７に記載のメモリ装置。
【請求項11】
前記検証情報信号は、メモリセル分布のロジック値、検証電圧及びプログラム動作の遂行回数の少なくとも一つと関連付けられる、請求項７に記載のメモリ装置。
【請求項12】
前記ページバッファは、前記ビットラインプリチャージ信号がイネーブルされた場合、前記ラッチ信号と無関係に、前記ビットラインをプリチャージさせ、
前記ビットラインプリチャージ信号がディセーブルされた場合、前記ラッチ信号に基づいて、前記ビットラインをプリチャージさせる、請求項７に記載のメモリ装置。
前記ビットラインプリチャージ信号がディセーブルされた場合、前記ラッチ信号に基づいて、前記ビットラインをプリチャージさせる、請求項７に記載のメモリ装置。
【請求項13】
前記ページバッファは、
前記ビットラインプリチャージ信号に基づいて、前記ビットラインにコア電圧を印加する第１のプリチャージ回路と、
前記ラッチ信号に基づいて、前記ビットラインに前記コア電圧を印加する第２のプリチャージ回路と、
前記センシングノードの電圧レベルに応じて、前記ラッチ信号を生成するセンシングラッチ回路と、を含む、請求項７に記載のメモリ装置。
前記ビットラインプリチャージ信号に基づいて、前記ビットラインにコア電圧を印加する第１のプリチャージ回路と、
前記ラッチ信号に基づいて、前記ビットラインに前記コア電圧を印加する第２のプリチャージ回路と、
前記センシングノードの電圧レベルに応じて、前記ラッチ信号を生成するセンシングラッチ回路と、を含む、請求項７に記載のメモリ装置。
【請求項14】
前記ページバッファは、前記プログラムデータに基づいて、前記センシングノードの電圧レベルを変化させるデータラッチ回路をさらに含む、請求項１３に記載のメモリ装置。
【請求項15】
前記ページバッファは、検証ラッチ信号に基づいて、前記センシングノードの電圧レベルを変化させる検証ラッチ回路をさらに含む、請求項１３に記載のメモリ装置。
【請求項16】
プログラム動作が、コースプログラム動作であるか、或いは、ファインプログラム動作であるかを判定するステップと、
複数のメモリセルにプログラム電圧を印加して、プログラムを遂行するステップと、
前記プログラム動作がコースプログラム動作の場合、複数のビットラインを選択的にプリチャージさせて検証を遂行し、前記プログラム動作がファインプログラム動作の場合、前記複数のビットラインを全部プリチャージさせて前記検証を遂行するステップと、を含む、メモリ装置の動作方法。
複数のメモリセルにプログラム電圧を印加して、プログラムを遂行するステップと、
前記プログラム動作がコースプログラム動作の場合、複数のビットラインを選択的にプリチャージさせて検証を遂行し、前記プログラム動作がファインプログラム動作の場合、前記複数のビットラインを全部プリチャージさせて前記検証を遂行するステップと、を含む、メモリ装置の動作方法。
【請求項17】
前記複数のビットラインを選択的にプリチャージさせるステップは、前記複数のビットラインと各々連結された複数のページバッファに格納されたラッチ信号に基づいて遂行される、請求項１６に記載のメモリ装置の動作方法。
【請求項18】
前記ラッチ信号のロジックレベルは、前記プログラム電圧に対応するプログラムデータ及び前記検証の対象となるメモリセル分布のロジック値に基づいて設定される、請求項１７に記載のメモリ装置の動作方法。
【請求項19】
前記プログラム動作がファインプログラム動作の場合、前記検証を遂行するステップは、前記検証の対象となるメモリセル分布が、設定されたメモリセル分布と同一であるか、或いは、設定されたメモリセル分布よりも低いメモリセル分布の場合、前記複数のビットラインを全部プリチャージさせて前記検証を遂行する、請求項１６に記載のメモリ装置の動作方法。
【請求項20】
前記プログラム動作がファインプログラム動作の場合、前記検証を遂行するステップは、前記検証の対象となるメモリセル分布が、設定されたメモリセル分布よりも高いメモリセル分布の場合、前記複数のビットラインを選択的にプリチャージさせて前記検証を遂行する、請求項１６に記載のメモリ装置の動作方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、集積回路技術に関し、より詳しくは、プログラム動作を遂行する不揮発性メモリ装置及びその動作方法に関する。
【背景技術】
【0002】
メモリ装置は、メモリセルの特性により、揮発性メモリ装置及び不揮発性メモリ装置に区分できる。揮発性メモリ装置は、電源供給が遮断されると、メモリセルに格納されたデータのロスが発生し得る。不揮発性メモリ装置は、電源供給が遮断されても、メモリセルに格納されたデータを保持できる。揮発性メモリ装置は、ＤＲＡＭ（Dynamic Random Access Memory）及びＳＲＡＭ（Static Random Access Memory）を含むことができる。不揮発性メモリ装置は、ＲＯＭ（Read Only Memory）、ＰＲＯＭ（Programmable Read Only Memory）、ＥＰＲＯＭ（Erasable PROM）、ＥＥＰＲＯＭ（Electrically EPROM）、フラッシュメモリ（Flash Memory）、ＰＣＲＡＭ（Phase Change RAM）、ＭＲＡＭ（Magnetic RAM）、ＲＲＡＭ（Resistive RAM）、ＦＲＡＭ（Ferroelectric RAM）（登録商標）などを含むことができる。
【0003】
不揮発性メモリ装置は、プログラム及び検証を遂行して、メモリセルにデータを格納するプログラム動作を遂行できる。プログラムは、メモリセルにターゲットデータを書き込む動作であり得、検証は、メモリセルに書き込まれたデータがターゲットデータに対応するか否かを確認する動作であり得る。メモリ容量を改善させるために、一つのメモリセルに２ビット以上のデータを格納するＭＬＣ（Multi-Level Cell）不揮発性メモリ装置が開発されている。ＭＬＣ不揮発性メモリ装置は、ターゲットデータに対応するデータ分布を形成するために、多数のプログラム及び検証を遂行する必要がある。多数のプログラム及び検証を遂行する場合、不揮発性メモリ装置の電力消耗を増加させるため、低電力化の具現化が困難である。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の実施例は、複数のプログラムを遂行する際に、プログラム動作の種類、検証の対象となるメモリセル分布により、選択的にプリチャージ動作を遂行できるメモリ装置及びその動作方法を提供できる。
【課題を解決するための手段】
【0005】
本発明の実施例に係るメモリ装置は、メモリセルと連結されるビットラインと、プログラム動作情報信号に基づいて、ビットラインプリチャージ信号を生成するプリチャージ制御回路と、プログラムデータ及び前記ビットラインと連結されるセンシングノードの電圧レベルに基づいてラッチ信号を生成し、前記ビットラインプリチャージ信号及び前記ラッチ信号の少なくとも一つに基づいて、前記ビットラインをプリチャージさせるページバッファと、を含むことができる。
【0006】
本発明の実施例に係るメモリ装置は、メモリセルと連結するビットラインと、プログラム動作情報信号及び検証情報信号の少なくとも一つに基づいて、ビットラインプリチャージ信号を生成するプリチャージ制御回路と、プログラムデータ及び前記ビットラインと連結されるセンシングノードの電圧レベルを感知してラッチ信号を生成し、前記ビットラインプリチャージ信号及び前記ラッチ信号の少なくとも一つに基づいて、前記ビットラインをプリチャージさせるページバッファと、を含むことができる。
【0007】
本発明の実施例に係るメモリ装置の動作方法は、プログラム動作が、コース（coarse）プログラム動作であるか、或いは、ファイン（fine）プログラム動作であるかを判定するステップと、複数のメモリセルにプログラム電圧を印加して、プログラムを遂行するステップと、前記プログラム動作が前記コースプログラム動作の場合、複数のビットラインを選択的にプリチャージさせて検証を遂行し、前記プログラム動作がファインプログラム動作の場合、前記複数のビットラインを全部プリチャージさせて前記検証を遂行するステップと、を含むことができる。
【発明の効果】
【0008】
本発明の実施例は、電力消耗を低減するとともに、正確な閾値電圧分布を形成することで、メモリ装置の動作性能を最適化させることができる。
【図面の簡単な説明】
【0009】
【図1】本発明の実施例に係るメモリ装置の構成を示す図である。
【図2】本発明の実施例に係るメモリブロックの構成を示す図である。
【図3】本発明の実施例に係るメモリブロックの構成を示す図である。
【図4a】本発明の実施例に係るメモリ装置が遂行するプログラム動作によって形成されたメモリセルの閾値電圧分布を示す図である。
【図4b】本発明の実施例に係るメモリ装置が遂行するプログラム動作によって形成されたメモリセルの閾値電圧分布を示す図である。
【図5a】本発明の実施例に係るメモリ装置が遂行するプログラム動作によって形成されたメモリセルの閾値電圧分布を示す図である。
【図5b】本発明の実施例に係るメモリ装置が遂行するプログラム動作によって形成されたメモリセルの閾値電圧分布を示す図である。
【図6】本発明の実施例に係るメモリ装置の動作方法を示すフローチャートである。
【図7】本発明の実施例に係るメモリ装置の動作方法を示すフローチャートである。
【図8】本発明の実施例に係るプリチャージ制御回路の構成及びプリチャージ制御回路の動作を表すテーブルを示す図である。
【図9】本発明の実施例に係るページバッファの構成を示す図である。
【発明を実施するための形態】
【0010】
図１は、本発明の実施例に係るメモリ装置１００の構成を示す図である。図１を参照すれば、メモリ装置１００は、メモリセルアレイ１１０及び周辺回路１２０を含むことができる。メモリセルアレイ１１０は、複数のメモリブロックＭＢ１～ＭＢｋを含むことができる。メモリブロックは、メモリ装置１００が消去動作を遂行する単位であり得る。複数のメモリブロックＭＢ１～ＭＢｋの各々に格納されたデータは、一度に及び／又は同時に消去できる。複数のメモリブロックＭＢ１～ＭＢｋの各々は、データを格納する複数のメモリセル（図示せず）を含むことができる。複数のメモリブロックＭＢ１～ＭＢｋの各々には、複数のワードラインＷＬ１～ＷＬｎ（ｎは２以上の整数）と、複数のビットラインＢＬ１～ＢＬｍ（ｍは２以上の整数）とが配置され、複数のワードラインＷＬ１～ＷＬｎと、複数のビットラインＢＬ１～ＢＬｍとが交差する地点に、複数のメモリセルが連結され得る。複数のメモリセルの各々は、格納されたデータにより、消去状態及び複数のプログラム状態の何れか一つの状態を有することができる。複数のメモリセルは、基板に平行に配列される２次元構造、又は、基板から垂直方向に積層される３次元構造に配列できる。
【0011】
図２は、本発明の実施例に係るメモリブロックＭＢ１の構成を示す図である。図２に示すメモリブロックＭＢ１は、図1に示すメモリブロックＭＢ１～ＭＢｋの各々に適用できる。図２を参照すれば、メモリブロックＭＢ１は、ストリングＳＴ１１～ＳＴ１ｍ、ＳＴ２１～ＳＴ２ｍを含むことができる。ストリングＳＴ１１～ＳＴ１ｍ、ＳＴ２１～ＳＴ２ｍの各々は、垂直方向（Ｚ方向）に沿って延長できる。メモリブロックＭＢ１内において、行方向（Ｘ方向）にｍ個のストリングを配列できる。図２では、列方向（Ｙ方向）に２個のストリングが配列されるものを示しているが、これは説明の便宜のためのもので、列方向（Ｙ方向）に３個以上のストリングが配列されてもよい。
【0012】
ストリングＳＴ１１～ＳＴ１ｍ、ＳＴ２１～ＳＴ２ｍは、同様に構成できる。例えば、ストリングＳＴ１１は、ソースラインＳＬ及びビットラインＢＬ１間で互いに直列に連結されたソース選択トランジスタＳＳＴ、メモリセルＭＣ１～ＭＣｎ、及びドレイン選択トランジスタＤＳＴを含むことができる。ソース選択トランジスタＳＳＴのソースは、ソースラインＳＬに連結され、ドレイン選択トランジスタＤＳＴのドレインは、ビットラインＢＬ１に連結され得る。メモリセルＭＣ１～ＭＣｎは、ソース選択トランジスタＳＳＴ及びドレイン選択トランジスタＤＳＴ間で互いに直列に連結され得る。
【0013】
同じ行に配列されたストリング群のソース選択トランジスタ群のゲート群は、同じソース選択ラインに連結され得る。例えば、第１行のストリングＳＴ１１～ＳＴ１ｍのソース選択トランジスタのゲートは、ソース選択ラインＳＳＬ１に連結され得る。第２行のストリングＳＴ２１～ＳＴ２ｍのソース選択トランジスタのゲートは、ソース選択ラインＳＳＬ２に連結され得る。他の実施例として、ストリングＳＴ１１～ＳＴ１ｍ、ＳＴ２１～ＳＴ２ｍのソース選択トランジスタは、一つのソース選択ラインに共通に連結され得る。
【0014】
同じ行に配列されたストリング群のドレイン選択トランジスタ群のゲート群は、同じドレイン選択ラインに連結され得る。例えば、第１行のストリングＳＴ１１～ＳＴ１ｍのドレイン選択トランジスタのゲートは、ドレイン選択ラインＤＳＬ１に連結され得る。第２行のストリングＳＴ２１～ＳＴ２ｍのドレイン選択トランジスタのゲートは、ドレイン選択ラインＤＳＬ２に連結され得る。
【0015】
同じ列に配列されたストリング群は、同じビットラインに連結され得る。例えば、第１列のストリングＳＴ１１、ＳＴ２１は、ビットラインＢＬ１に連結され得る。第ｍ列のストリングＳＴ１ｍ、ＳＴ２ｍは、ビットラインＢＬｍに連結され得る。
【0016】
垂直方向に同じ位置にあるメモリセル群のゲート群は、同じワードラインに連結され得る。例えば、ストリングＳＴ１１～ＳＴ１ｍ、ＳＴ２１～ＳＴ２ｍにおいて、メモリセルＭＣ１と垂直方向に同じ位置にあるメモリセル群は、ワードラインＷＬ１に連結され得る。
【0017】
メモリセル群のうちで、同じ行において同じワードラインに連結されたメモリセル群は、単一のメモリ領域を構成できる。例えば、第１行においてワードラインＷＬ１に連結されたメモリセル群は、メモリ領域ＭＲ１１を構成できる。第２行においてワードラインＷＬ１に連結されたメモリセル群は、メモリ領域ＭＲ１２を構成できる。行の個数により、各ワードラインは複数のメモリ領域に連結され得る。単一のメモリ領域を構成するメモリセル群は、同時にプログラミングできる。単一のメモリ領域は、例えば、ページを構成できる。
【0018】
実施例により、メモリブロックＭＢ１は、ワードラインＷＬ１～ＷＬｎの以外の一つ以上のダミーワードラインにさらに連結され、ダミーワードライン群に連結されたダミーメモリセル群をさらに含むことができる。
【0019】
図３は、本発明の実施例に係るメモリブロックＭＢ１の構成を示す図である。図３に示すメモリブロックＭＢ１は、図１に示すメモリブロックＭＢ１～ＭＢｋの各々に適用できる。図３を参照すれば、メモリブロックＭＢ１は、複数のストリングＳＴ１１～ＳＴ１ｍ、ＳＴ２１～ＳＴ２ｍを含むことができる。図３のストリングＳＴ１１～ＳＴ１ｍ、ＳＴ２１～ＳＴ２ｍの各々は、図２のストリングＳＴ１１～ＳＴ１ｍ、ＳＴ２１～ＳＴ２ｍの各々と同様に構成されて動作できる。ただし、図３のストリングＳＴ１１～ＳＴ１ｍ、ＳＴ２１～ＳＴ２ｍの各々は、Ｕ字型で形成され、パイプトランジスタＰＴをさらに含むことができる。パイプトランジスタＰＴのゲートは、パイプラインＰＬに連結され得る。メモリセルＭＣ１～ＭＣｎのうちのメモリセルＭＣ１～ＭＣｐは、Ｚ方向の逆方向に順次配列され、ソース選択トランジスタＳＳＴ及びパイプトランジスタＰＴ間で直列に連結され得る。メモリセルＭＣ１～ＭＣｎのうちのメモリセルＭＣｐ＋１～ＭＣｎは、Ｚ方向に順次配列され、パイプトランジスタＰＴ及びドレイン選択トランジスタＤＳＴ間で直列に連結され得る。
【0020】
再度、図１を参照すれば、周辺回路１２０は、外部装置（図示せず）の制御により、メモリセルアレイ１１０に対するプログラム動作、読み出し動作及び消去動作などを遂行できる。周辺回路１２０は、外部装置からコマンド信号、アドレス信号及びデータなどを含む外部信号ＥＳを受信し、外部信号ＥＳに基づいてプログラム動作、読み出し動作及び消去動作などを遂行できる。
【0021】
周辺回路１２０は、制御回路１２１、バッファグループ１２２及びデコーダ１２３を含むことができる。制御回路１２１は、外部信号ＥＳに基づいてメモリ装置１００が多様な動作を遂行するように制御できる。制御回路１２１は、外部信号ＥＳに基づいてバッファ制御信号ＢＣＳを生成し、バッファ制御信号ＢＣＳをバッファグループ１２２に提供できる。バッファ制御信号ＢＣＳは、バッファグループ１２２の動作を制御する複数の制御信号を含むことができる。制御回路１２１は、外部信号ＥＳに基づいてデコーダ制御信号ＤＣＳを生成し、デコーダ制御信号ＤＣＳをデコーダ１２３に提供できる。例えば、デコーダ制御信号ＤＣＳは、プログラム動作で使用される多様な電圧レベルを有する複数のプログラム電圧、複数の検証電圧、複数の読み出し電圧、消去電圧又は複数のパス電圧を含むことができる。図に示していないが、制御回路１２１は、外部装置と通信するインタフェース及び互いに異なる電圧レベルを有する多様な電圧を生成する電圧生成回路などを含むことができる。
【0022】
バッファグループ１２２は、複数のビットラインＢＬ１～ＢＬｍを介して、メモリセルアレイ１１０と連結され得る。バッファグループ１２２は、複数のビットラインＢＬ１～ＢＬｍに一対一で連結される複数のページバッファＰＢ１～ＰＢｍを含むことができる。複数のページバッファＰＢ１～ＰＢｍは、プログラム動作が遂行されるメモリセル群（すなわち、ターゲットメモリセル群）に格納されるプログラムデータを一時的に格納できる。複数のページバッファＰＢ１～ＰＢｍの少なくとも２つのページバッファは、バッファ制御信号ＢＣＳに基づいて共に動作でき、少なくとも２つのビットラインと各々連結されるターゲットメモリセルに対するプログラム動作を共に遂行できる。
【0023】
プログラム動作のうちのプログラムを遂行する際に、複数のページバッファＰＢ１～ＰＢｍは、デコーダ１２３により選択されたワードラインにプログラム電圧が印加される場合、ビットラインＢＬ１～ＢＬｍを介して、選択されたワードラインと連結された選択されたメモリセルに、プログラムデータに対応する電圧を提供できる。例えば、プログラム許容電圧が印加されるビットラインと連結されたメモリセルは、上昇された閾値電圧を有するようにプログラミングできる。プログラム禁止電圧が印加されるビットラインと連結されたメモリセルの閾値電圧は保持される。プログラム動作のうちの検証を遂行する際に、複数のページバッファＰＢ１～ＰＢｍは、ビットラインＢＬ１～ＢＬｍを介して、メモリセルに格納されたデータを読み出すことができる。複数のページバッファＰＢ１～ＰＢｍは、バッファ制御信号ＢＣＳに基づいてビットラインＢＬ１～ＢＬｍをプリチャージさせ、メモリセルに格納されたデータによるビットラインＢＬ１～ＢＬｍの電圧レベルの変化を感知して、メモリセルがプログラムデータに対応する閾値電圧を有するか否かを確認できる。複数のページバッファＰＢ１～ＰＢｍは、確認結果をパス（pass）又はフェイル（fail）として格納及び出力できる。
【0024】
読み出し動作を遂行する際に、複数のページバッファＰＢ１～ＰＢｍは、ビットラインＢＬ１～ＢＬｍを介して、選択されたページのメモリセルに格納されたデータを読み出し、読み出したデータを格納できる。消去動作を遂行する際に、複数のページバッファＰＢ１～ＰＢｍは、ビットラインＢＬ１～ＢＬｍをフローティング（floating）させることができる。一実施例において、バッファグループ１２２は、アドレス信号に基づいてページを選択するためのコラムデコーディング回路をさらに含むことができる。
【0025】
デコーダ１２３は、ワードラインＷＬ１～ＷＬｎを介して、メモリセルアレイ１１０と連結され得る。デコーダ１２３は、制御回路１２１の制御により、ワードラインＷＬ１～ＷＬｎのうちでターゲットメモリセル群に連結されたワードライン（すなわち、ターゲットワードライン）を選択し、ターゲットワードラインに多様なレベルのプログラム電圧及び検証電圧を印加できる。プログラム動作のうちのプログラムを遂行する際に、デコーダ１２３は、制御回路１２１の制御により、選択されたワードラインにプログラム電圧を印加し、非選択のワードラインにパス電圧を印加できる。プログラム動作のうちの検証を遂行する際に、デコーダ１２３は、制御回路１２１の制御により、選択されたワードラインに検証電圧を印加し、非選択のワードラインにパス電圧を印加できる。読み出し動作を遂行する際に、デコーダ１２３は、制御回路１２１の制御により、選択されたワードラインに読み出し電圧を印加し、非選択のワードラインにパス電圧を印加できる。消去動作を遂行する際に、デコーダ１２３は、制御回路の制御により、複数のワードラインに接地電圧を印加したり、何らの電圧も印加しなかったりでき、メモリセルの基板電圧を消去電圧の電圧レベルに上昇させることができる。一実施例において、デコーダ１２３は、アドレス信号に基づいてワードラインＷＬ１～ＷＬｎを選択するためのローデコーディング回路をさらに含むことができる。
【0026】
メモリ装置１００は、段階的なプログラム動作を遂行できる。例えば、プログラム動作は、コース（coarse）プログラム動作及びファイン（fine）プログラム動作を含み、メモリ装置１００は、コースプログラム動作及びファインプログラム動作を遂行できる。コースプログラム動作は、メモリセルの閾値電圧を概略的に形成するプログラム動作であり得る。コースプログラム動作は、フォギー（foggy）プログラム動作として言及することもできる。ファインプログラム動作は、メモリセルの閾値電圧を精密に形成するプログラム動作であり得る。プログラム動作の効率性のために、メモリ装置１００は、コースプログラム動作を優先的に遂行した後、ファインプログラム動作を遂行できる。制御回路１２１は、メモリ装置１００がコースプログラム動作及びファインプログラム動作を段階的に遂行できるように、デコーダ１２３及びバッファグループ１２２を制御できる。コースプログラム動作は、ターゲット閾値電圧分布を形成するまで複数回遂行できる。同様に、ファインプログラム動作は、ターゲット閾値電圧分布を形成するまで複数回遂行できる。例えば、コースプログラム動作は、第１の基準電圧よりも高い閾値電圧を有するメモリセルの個数が、第１の所定の個数以上になるまで、繰り返し遂行できる。第１の基準電圧よりも高い閾値電圧を有するメモリセルの個数が、第１の所定の個数以上になると、コースプログラム動作を終了できる。ファインプログラム動作は、第２の基準電圧よりも低い閾値電圧を有するメモリセルの個数が、第２の所定の個数以下になるまで、繰り返し遂行できる。第２の基準電圧よりも低い閾値電圧を有するメモリセルの個数が、第２の所定の個数以下になると、ファインプログラム動作を終了できる。第１及び第２の基準電圧は、互いに同じ電圧レベルを有してもよく、互いに異なる電圧レベルを有してもよい。第１及び第２の所定の個数は、同一又は互いに異なることができる。第１及び第２の所定の個数は、メモリ装置１００の特性によって互いに独立的に設定できる。
【0027】
コースプログラム動作は、コースプログラム及びコース検証を含むことができる。コースプログラムは、選択されたワードラインにコースプログラム電圧を印加し、選択されたワードラインと連結されたメモリセルの閾値電圧を変化させる動作を意味できる。コース検証は、選択されたワードラインに検証電圧を印加し、ビットラインを充電させて、選択されたワードラインと連結されたメモリセルを介して電流が流れるか否かを判断する動作を意味できる。選択されたワードラインに検証電圧を印加し、メモリセルを介して電流が流れる場合、ビットラインの電圧レベルは低くなり、メモリセルの閾値電圧は検証電圧よりも低いと判定できる。選択されたワードラインに検証電圧を印加し、メモリセルを介して電流が流れない場合、ビットラインの電圧レベルを充電された状態のままに保持でき、メモリセルの閾値電圧は検証電圧よりも高いと判定できる。複数のコースプログラム動作で使用されるコースプログラム電圧のパルス幅と振幅、及び検証電圧の電圧レベルは多様に変化し得る。例えば、二番目に遂行されるコースプログラム動作で使用されるコースプログラム電圧のパルス幅は、一番目に遂行されるコースプログラム動作で使用されるコースプログラム電圧のパルス幅よりも大きいことができる。二番目に遂行されるコースプログラム動作で使用される検証電圧の電圧レベルは、一番目に遂行されるコースプログラム動作で使用される検証電圧よりも高い電圧レベルを有することができる。
【0028】
同様に、ファインプログラム動作は、ファインプログラム及びファイン検証を含むことができる。ファインプログラムは、選択されたワードラインにファインプログラム電圧を印加して、選択されたワードラインと連結されたメモリセルの閾値電圧を変化させる動作を意味できる。ファイン検証は、選択されたワードラインに検証電圧を印加し、ビットラインを充電させて、選択されたワードラインと連結されたメモリセルを介して電流が流れるか否かを判断する動作を意味できる。選択されたワードラインに検証電圧を印加し、メモリセルを介して電流が流れる場合、ビットラインの電圧レベルは低くなり、メモリセルの閾値電圧は検証電圧よりも低いと判定できる。選択されたワードラインに検証電圧を印加し、メモリセルを介して電流が流れない場合、ビットラインの電圧レベルを充電された状態のままに保持でき、メモリセルの閾値電圧は検証電圧よりも高いと判定できる。複数のファインプログラム動作で使用されるファインプログラム電圧のパルス幅と電圧レベル、及び検証電圧の電圧レベルは、多様に変化し得る。例えば、二番目に遂行されるファインプログラム動作で使用されるファインプログラム電圧のパルス幅は、一番目に遂行されるファインプログラム動作で使用されるファインプログラム電圧のパルス幅よりも大きいことができる。二番目に遂行されるファインプログラム動作で使用される検証電圧の電圧レベルは、一番目に遂行されるファインプログラム動作で使用される検証電圧よりも高い電圧レベルを有することができる。
【0029】
制御回路１２１は、コースプログラム動作のコース検証を遂行する際に、選択されたビットラインのみがプリチャージされるように、バッファグループ１２２の複数のページバッファＰＢ１～ＰＢｍを制御できる。制御回路１２１は、ファインプログラム動作のファイン検証を遂行する際に、全てのビットラインがプリチャージされるように、バッファグループ１２２の複数のページバッファＰＢ１～ＰＢｍを制御できる。制御回路１２１は、ビットラインプリチャージ信号ＳＡＰＲＥを生成できる。ビットラインプリチャージ信号ＳＡＰＲＥは、バッファ制御信号ＢＣＳの一つであり得る。制御回路１２１は、プログラム動作が、コースプログラム動作であるか、或いは、ファインプログラム動作であるかにより、ビットラインプリチャージ信号ＳＡＰＲＥを選択的にイネーブルさせることができる。例えば、制御回路１２１は、コースプログラム動作を遂行する際に、ビットラインプリチャージ信号ＳＡＰＲＥをディセーブルさせ、複数のページバッファＰＢ１～ＰＢｍは、プログラムデータ及び制御回路１２１により設定されるラッチ信号に基づいて、複数のビットラインＢＬ１～ＢＬｍの少なくとも一部のビットラインのみを選択的にプリチャージさせることができる。制御回路１２１は、ファインプログラム動作を遂行する際に、ビットラインプリチャージ信号ＳＡＰＲＥをイネーブルさせ、複数のページバッファＰＢ１～ＰＢｍは、ビットラインプリチャージ信号ＳＡＰＲＥに基づいて、複数のページバッファＰＢ１～ＰＢｍと連結された複数のビットラインＢＬ１～ＢＬｍを各々プリチャージさせることができる。
【0030】
一実施例において、制御回路１２１は、コースプログラム動作のコース検証を遂行する際に、選択されたビットラインのみがプリチャージされるように、バッファグループ１２２の複数のページバッファＰＢ１～ＰＢｍを制御できる。制御回路１２１は、ファインプログラム動作のファイン検証を遂行する際に、ファイン検証の対象となるメモリセルの分布により、選択されたビットラインのみをプリチャージさせたり、全てのビットラインをプリチャージさせたりできる。例えば、より低い閾値電圧を有するメモリセル分布に対するファイン検証を遂行する際に、制御回路１２１は、ビットラインプリチャージ信号ＳＡＰＲＥをイネーブルさせることができる。より高い閾値電圧を有するメモリセル分布に対するファイン検証を遂行する際に、制御回路１２１は、ビットラインプリチャージ信号ＳＡＰＲＥをディセーブルさせることができる。
【0031】
図４ａ及び図４ｂは、本発明の実施例に係るメモリ装置１００が遂行するプログラム動作によって形成されたメモリセルの閾値電圧分布を示す図である。図４ａ及び図４ｂにおいて、横軸は閾値電圧の電圧レベルであり得る。図４ａを参照すれば、メモリ装置１００のプログラム動作の遂行前に、メモリセル群は消去された状態であり得る。メモリ装置１００は、ＴＬＣ（Triple Level Cell）プログラミングを遂行することを例示的に説明する。ＴＬＣプログラミングを遂行する場合、メモリ装置１００は、８個の互いに異なる閾値電圧分布を形成できる。閾値電圧分布を形成するために、メモリ装置１００は、優先的にコースプログラム動作を遂行できる。例えば、メモリ装置１００は、コースプログラム動作を遂行して、消去状態Ｅを有するメモリセル分布と、第１のコースプログラム状態Ｐ０を有するメモリセル分布とを概略的に形成できる。第１のコースプログラム状態Ｐ０を有するメモリセル群は、第１の閾値電圧を有することができ、第１の閾値電圧は、消去状態Ｅを有するメモリセル群の閾値電圧よりも高い電圧レベルを有することができる。第１のコースプログラム状態Ｐ０を形成するコースプログラムが遂行された後、消去状態Ｅ及び第１のコースプログラム状態Ｐ０を有するメモリセル分布間の電圧レベルを有する検証電圧ＶＦ０１を介して、コース検証を遂行できる。コースプログラム動作は、第１のコースプログラム状態Ｐ０を有するメモリセル分布が形成されるまで、繰り返し遂行できる。
【0032】
コースプログラム動作が完了すれば、メモリ装置１００は、ファインプログラム動作を遂行できる。メモリ装置１００は、ファインプログラム動作を遂行して、消去状態Ｅを有するメモリセル分布と、第１乃至第７のファインプログラム状態Ｐ１～Ｐ７を有するメモリセル分布とを形成できる。第１乃至第７のファインプログラム状態Ｐ１～Ｐ７を有するメモリセル群は、第２乃至第８の閾値電圧を各々有することができる。第２の閾値電圧は消去状態を有するメモリセル群の閾値電圧よりも高い電圧レベルを有し、第３乃至第８の閾値電圧は順次さらに高い電圧レベルを有することができる。例えば、ファインプログラム動作を遂行するとともに、コースプログラム動作における消去状態Ｅを有するメモリセル群は、消去状態Ｅ、及び、第１乃至第３のファインプログラム状態Ｐ１～Ｐ３を有するメモリセル分布を形成するようにプログラミングできる。コースプログラム動作における第１のコースプログラム状態Ｐ０を有するメモリセル群は、第４乃至第７のファインプログラム状態Ｐ４～Ｐ７を有するメモリセル分布を形成するようにプログラミングできる。一実施例において、消去状態Ｅ、及び、第１乃至第３のファインプログラム状態Ｐ１～Ｐ３を有するメモリセル分布を形成するファインプログラム動作を遂行した後、第４乃至第７のファインプログラム状態Ｐ４～Ｐ７を有するメモリセル分布を形成するファインプログラム動作を遂行できる。第１のファインプログラム状態Ｐ１を形成するファインプログラムを遂行した後、消去状態Ｅ及び第１のファインプログラム状態Ｐ１のメモリセル分布間の電圧レベルを有する検証電圧ＶＦ１を介して、ファイン検証を遂行できる。第２のファインプログラム状態Ｐ２を形成するファインプログラムを遂行した後、第１のファインプログラム状態Ｐ１及び第２のファインプログラム状態Ｐ２のメモリセル分布間の電圧レベルを有する検証電圧ＶＦ２を介して、ファイン検証を遂行できる。第３のファインプログラム状態Ｐ３を形成するファインプログラムを遂行した後、第２のファインプログラム状態Ｐ２及び第３のファインプログラム状態Ｐ３のメモリセル分布間の電圧レベルを有する検証電圧ＶＦ３を介して、ファイン検証を遂行できる。第４のファインプログラム状態Ｐ４を形成するファインプログラムを遂行した後、第３のファインプログラム状態Ｐ３及び第４のファインプログラム状態Ｐ４のメモリセル分布間の電圧レベルを有する検証電圧ＶＦ４を介して、ファイン検証を遂行できる。第５のファインプログラム状態Ｐ５を形成するファインプログラムを遂行した後、第４のファインプログラム状態Ｐ４及び第５のファインプログラム状態Ｐ５のメモリセル分布間の電圧レベルを有する検証電圧ＶＦ５を介して、ファイン検証を遂行できる。第６のファインプログラム状態Ｐ６を形成するファインプログラムを遂行した後、第５のファインプログラム状態Ｐ５及び第６のファインプログラム状態Ｐ６のメモリセル分布間の電圧レベルを有する検証電圧ＶＦ６を介して、ファイン検証を遂行できる。第７のファインプログラム状態Ｐ７を形成するファインプログラムを遂行した後、第６のファインプログラム状態Ｐ６及び第７のファインプログラム状態Ｐ７のメモリセル分布間の電圧レベルを有する検証電圧ＶＦ７を介して、ファイン検証を遂行できる。
【0033】
図５ａ及び図５ｂは、本発明の実施例に係るメモリ装置１００が遂行するプログラム動作によって形成されたメモリセルの閾値電圧分布を示す図である。図５ａを参照すれば、メモリ装置１００は、優先的にコースプログラム動作を遂行できる。例えば、メモリ装置１００は、コースプログラム動作を遂行して、消去状態Ｅを有するメモリセル分布と、第１乃至第３のコースプログラム状態Ｐ０１、Ｐ０２、Ｐ０３を有するメモリセル分布とを形成できる。第１のコースプログラム状態Ｐ０１を有するメモリセル群は第１の閾値電圧を有することができ、第２のコースプログラム状態Ｐ０２を有するメモリセル群は第２の閾値電圧を有することができ、第３のコースプログラム状態Ｐ０３を有するメモリセル群は第３の閾値電圧を有することができる。第１の閾値電圧は、消去状態Ｅを有するメモリセル群の閾値電圧よりも高い電圧レベルを有することができる。第２の閾値電圧は、第１の閾値電圧よりも高い電圧レベルを有することができ、第３の閾値電圧は、第２の閾値電圧よりも高い電圧レベルを有することができる。第１のコースプログラム状態Ｐ０１を形成するコースプログラムを遂行した後、消去状態Ｅ及び第１のコースプログラム状態Ｐ０１を有するメモリセル分布間の電圧レベルを有する検証電圧ＶＦ０１を介して、コース検証を遂行できる。第２のコースプログラム状態Ｐ０２を形成するコースプログラムを遂行した後、第１のコースプログラム状態Ｐ０１及び第２のコースプログラム状態Ｐ０２を有するメモリセル分布間の電圧レベルを有する検証電圧ＶＦ０２を介して、コース検証を遂行できる。第３のコースプログラム状態Ｐ０３を形成するコースプログラムを遂行した後、第２のコースプログラム状態Ｐ０２及び第３のコースプログラム状態Ｐ０３を有するメモリセル分布間の電圧レベルを有する検証電圧ＶＦ０３を介して、コース検証を遂行できる。コースプログラム動作は、第１乃至第３のコースプログラム状態Ｐ０１、Ｐ０２、Ｐ０３を有するメモリセル分布が形成されるまで、繰り返し遂行できる。
【0034】
コースプログラム動作が完了すれば、メモリ装置１００は、ファインプログラム動作を遂行できる。メモリ装置１００は、ファインプログラム動作を遂行して、消去状態Ｅを有するメモリセル分布と、第１乃至第７のファインプログラム状態Ｐ１～Ｐ７を有するメモリセル分布とを形成できる。第１乃至第７のファインプログラム状態Ｐ１～Ｐ７を有するメモリセル群は、第４乃至第１０の閾値電圧を各々有することができる。第４の閾値電圧は消去状態Ｅを有するメモリセル群の閾値電圧よりも高い電圧レベルを有し、第５乃至第１０の閾値電圧は順次さらに高い電圧レベルを有することができる。例えば、ファインプログラム動作を遂行するとともに、コースプログラム動作における消去状態Ｅを有するメモリセル群は、消去状態Ｅ及び第１のファインプログラム状態Ｐ１を有するメモリセル分布を形成するようにプログラミングできる。コースプログラム動作における第１のコースプログラム状態Ｐ０１を有するメモリセル群は、第２及び第３のファインプログラム状態Ｐ２、Ｐ３を有するメモリセル分布を形成するようにプログラミングできる。コースプログラム動作における第２のコースプログラム状態Ｐ０２を有するメモリセル群は、第４及び第５のファインプログラム状態Ｐ４、Ｐ５を有するメモリセル分布を形成するようにプログラミングできる。コースプログラム動作における第３のコースプログラム状態Ｐ０３を有するメモリセル群は、第６及び第７のファインプログラム状態Ｐ６、Ｐ７を有するメモリセル分布を形成するようにプログラミングできる。消去状態Ｅ、及び、第１乃至第３のコースプログラム状態Ｐ０１～Ｐ０３を有するメモリセル群に対するファインプログラム動作は、消去状態Ｅ、及び、第１乃至第７のファインプログラム状態Ｐ１～Ｐ７のメモリセル分布が形成されるまで、繰り返し遂行できる。一実施例において、消去状態Ｅ及び第１のファインプログラム状態Ｐ１を有するメモリセル分布を形成するファインプログラム動作を遂行した後、第２及び第３のファインプログラム状態Ｐ２、Ｐ３を有するメモリセル分布を形成するファインプログラム動作を遂行できる。第２及び第３のファインプログラム状態Ｐ２、Ｐ３を有するメモリセル分布を形成するファインプログラム動作を遂行した後、第４及び第５のファインプログラム状態Ｐ４、Ｐ５を有するメモリセル分布を形成するファインプログラム動作を遂行できる。第４及び第５のファインプログラム状態Ｐ４、Ｐ５を有するメモリセル分布を形成するファインプログラム動作を遂行した後、第６及び第７のファインプログラム状態Ｐ６、Ｐ７を有するメモリセル分布を形成するファインプログラム動作を遂行できる。第１のファインプログラム状態Ｐ１を形成するファインプログラムを遂行した後、消去状態Ｅ及び第１のファインプログラム状態Ｐ１のメモリセル分布間の電圧レベルを有する検証電圧ＶＦ１を介して、ファイン検証を遂行できる。第２のファインプログラム状態Ｐ２を形成するファインプログラムを遂行した後、第１のファインプログラム状態Ｐ１及び第２のファインプログラム状態Ｐ２のメモリセル分布間の電圧レベルを有する検証電圧ＶＦ２を介して、ファイン検証を遂行できる。第３のファインプログラム状態Ｐ３を形成するファインプログラムを遂行した後、第２のファインプログラム状態Ｐ２及び第３のファインプログラム状態Ｐ３のメモリセル分布間の電圧レベルを有する検証電圧ＶＦ３を介して、ファイン検証を遂行できる。第４のファインプログラム状態Ｐ４を形成するファインプログラムを遂行した後、第３のファインプログラム状態Ｐ３及び第４のファインプログラム状態Ｐ４のメモリセル分布間の電圧レベルを有する検証電圧ＶＦ４を介して、ファイン検証を遂行できる。第５のファインプログラム状態Ｐ５を形成するファインプログラムを遂行した後、第４のファインプログラム状態Ｐ４及び第５のファインプログラム状態Ｐ５のメモリセル分布間の電圧レベルを有する検証電圧ＶＦ５を介して、ファイン検証を遂行できる。第６のファインプログラム状態Ｐ６を形成するファインプログラムを遂行した後、第５のファインプログラム状態Ｐ５及び第６のファインプログラム状態Ｐ６のメモリセル分布間の電圧レベルを有する検証電圧ＶＦ６を介して、ファイン検証を遂行できる。第７のファインプログラム状態Ｐ７を形成するファインプログラムを遂行した後、第６のファインプログラム状態Ｐ６及び第７のファインプログラム状態Ｐ７のメモリセル分布間の電圧レベルを有する検証電圧ＶＦ７を介して、ファイン検証を遂行できる。
【0035】
図６は、本発明の実施例に係るメモリ装置１００の動作方法を示すフローチャートである。コースプログラム動作を遂行する際に、選択されたメモリセルにコースプログラム電圧を印加し、コースプログラムが遂行されたメモリセルに対するコース検証を遂行できる。コースプログラム動作を遂行する際に、大部分のメモリセルは消去状態であり得る。図１及び図４ａを共に参照すれば、コースプログラム動作を遂行しても、大部分のメモリセルは消去状態Ｅを有することができる。したがって、複数のページバッファＰＢ１～ＰＢｍが、全てのビットラインＢＬ１～ＢＬｍをプリチャージさせてコース検証を遂行する場合、大部分のビットラインを介して電流が流れるようになるので、メモリ装置１００の電力消耗を増加させる。本発明の実施例において、コースプログラム動作中に、選択的にビットラインをプリチャージさせてコース検証を遂行することで、メモリ装置１００の電力消耗を低減できる。
【0036】
図６を参照すれば、Ｓ２１において、メモリ装置１００のプログラム動作を遂行すれば、Ｓ２２において、メモリ装置１００は、プログラム動作が、コースプログラム動作であるか、或いは、ファインプログラム動作であるかを判定できる。Ｓ２２において、プログラミング動作がコースプログラム動作であると判断される場合、Ｓ２３を遂行できる。Ｓ２３において、コースプログラムを遂行するために、コースプログラム電圧を選択されたメモリセルに印加できる。Ｓ２４において、ビットラインをプリチャージさせてコース検証を遂行できる。メモリ装置１００は、全てのビットラインをプリチャージさせることなく、選択的にビットラインをプリチャージさせてコース検証を遂行できる。例えば、メモリ装置１００は、Ｓ２３において、コースプログラム電圧が印加された、選択されたメモリセルと連結されたビットラインのみをプリチャージさせてもよい。メモリ装置１００は、Ｓ２３において、コースプログラム電圧が印加されないメモリセルと連結されたビットラインをプリチャージさせなくてもよい。プリチャージされたビットライン群に対してはコース検証を遂行してもよく、プリチャージされないビットライン群に対してはコース検証を遂行しなくてもよい。コース検証を選択されたビットライン群のみに対して遂行することで、コース検証で発生する電流消耗を低減できる。制御回路１２１は、コース検証を遂行する場合、ビットラインプリチャージ信号ＳＡＰＲＥをディセーブルさせることができる。
【0037】
Ｓ２２において、プログラム動作がファインプログラム動作であると判断される場合、Ｓ２５を遂行できる。Ｓ２５において、ファインプログラムを遂行するために、ファインプログラム電圧を選択されたメモリセルに印加できる。Ｓ２６において、ビットラインをプリチャージさせてファイン検証を遂行できる。メモリ装置１００は、全てのビットラインをプリチャージさせてファイン検証を遂行できる。ファイン検証を遂行する場合、半分以下のメモリセル群が検証電圧よりも低い閾値電圧を有するので、メモリ装置１００が全てのビットラインをプリチャージさせてファイン検証を遂行しても、メモリ装置の電力消耗はあまり大きくない。また、全てのビットラインをプリチャージさせてファイン検証を遂行すれば、メモリ装置１００は、より精密なメモリセル分布を形成できる。
【0038】
図７は、本発明の実施例に係るメモリ装置１００の動作方法を示すフローチャートである。図７を参照すれば、Ｓ３１において、メモリ装置のプログラム動作を遂行すれば、Ｓ３２において、メモリ装置１００は、プログラム動作が、コースプログラム動作であるか、或いは、ファインプログラム動作であるかを判定できる。Ｓ３２において、プログラム動作がコースプログラム動作であると判断される場合、Ｓ３３を遂行できる。Ｓ３３において、コースプログラムを遂行するために、コースプログラム電圧を選択されたメモリセルに印加できる。Ｓ３４において、ビットラインをプリチャージさせてコース検証を遂行できる。メモリ装置１００は、全てのビットラインをプリチャージさせることなく、選択的にビットラインをプリチャージさせてコース検証を遂行できる。例えば、メモリ装置１００は、Ｓ３３において、コースプログラム電圧が印加された、選択されたメモリセルと連結されたビットラインをプリチャージさせてもよい。メモリ装置１００は、Ｓ３３において、コースプログラム電圧が印加されないメモリセルと連結されたビットラインをプリチャージさせなくてもよい。プリチャージされたビットライン群に対してはコース検証を遂行してもよく、プリチャージされないビットライン群に対してはコース検証を遂行しなくてもよい。コース検証を選択されたビットライン群のみに対して遂行することで、コース検証で発生する電流消耗を低減できる。
【0039】
Ｓ３２において、プログラム動作がファインプログラム動作であると判断される場合、Ｓ３５を遂行できる。Ｓ３５において、ファインプログラムを遂行するために、ファインプログラム電圧を選択されたメモリセルに印加できる。Ｓ３６において、ファイン検証の対象となるメモリセル分布を識別できる。Ｓ３６において、ファイン検証の対象となるメモリセル分布が、設定されたメモリセル分布以下であるか否かを判断できる。設定されたメモリセル分布は、ファインプログラム動作によって形成されるメモリセル分布のうちで、中間に相当するメモリセル分布であり得る。例えば、設定されたメモリセル分布は、図４ｂにおいて、第３のファインプログラム状態Ｐ３を有するメモリセル分布であり得る。一実施例において、設定されたメモリセル分布は、メモリ装置の特性又はユーザの必要性によって多様に変化し得る。例えば、設定されたメモリセル分布は、第１乃至第７のファインプログラム状態Ｐ１～Ｐ７のいずれか一つの状態を有するメモリセル分布に変化し得る。Ｓ３６において、ファイン検証の対象となるメモリセル分布が、設定されたメモリセル分布と同一であるか、或いは、設定されたメモリセル分布よりも低いメモリセル分布であると判定される場合（Ｓ３６の結果が「はい」の場合）、Ｓ３７において、全てのビットラインをプリチャージさせてファイン検証を遂行できる。設定されたメモリセル分布よりも低いメモリセル分布に対して、ファイン検証を遂行する場合、ファイン検証により半分以下のメモリセル群が消去状態であると判定できる。したがって、メモリ装置１００は、全てのビットラインをプリチャージさせてファイン検証を遂行できる。メモリ装置１００が全てのビットラインをプリチャージさせてファイン検証を遂行しても、メモリ装置１００の電力消耗はあまり大きくない。また、全てのビットラインをプリチャージさせてファイン検証を遂行する場合、メモリ装置１００は、より精密なメモリセル分布を形成できる。
【0040】
ファイン検証の対象となるメモリセル分布が、設定されたメモリセル分布よりも高いメモリセル分布であると判定される場合（Ｓ３６の結果が「いいえ」の場合）、ファイン検証により半分以上のメモリセル群が消去状態であると判定できる。したがって、メモリ装置１００は、全てのビットラインをプリチャージさせることなく、選択的にビットラインをプリチャージさせてファイン検証を遂行できる。例えば、メモリ装置１００は、Ｓ３５において、ファインプログラム電圧が印加されたメモリセルと連結されたビットラインをプリチャージさせてもよい。メモリ装置１００は、Ｓ３５において、ファインプログラム電圧が印加されないメモリセルと連結されたビットラインをプリチャージさせなくてもよい。プリチャージされたビットライン群に対してはファイン検証を遂行してもよく、プリチャージされないビットライン群に対してはファイン検証を遂行しなくてもよい。ファイン検証を選択されたビットライン群のみに対して遂行することで、ファイン検証で発生する電流消耗を低減できる。
【0041】
図８は、本発明の実施例に係るプリチャージ制御回路４００の構成及びプリチャージ制御回路４００の動作を表すテーブルを示す図である。プリチャージ制御回路４００は、図１に示す制御回路１２１の一部の構成要素であり得る。図８を参照すれば、プリチャージ制御回路４００は、プログラム動作情報信号ＦＰＥＮ及び検証情報信号ＰＶｎを受信できる。プリチャージ制御回路４００は、プログラム動作情報信号ＦＰＥＮ及び検証情報信号ＰＶｎに基づいて、ビットラインプリチャージ信号ＳＡＰＲＥを生成できる。ビットラインプリチャージ信号ＳＡＰＲＥは、図１に示すバッファ制御信号ＢＣＳの一つとして、バッファグループ１２２の複数のページバッファＰＢ１～ＰＢｍに共通に提供できる。プログラム動作情報信号ＦＰＥＮは、現在遂行されるプログラム動作が、コースプログラム動作であるか、或いは、ファインプログラム動作であるかに関する情報を有する信号であり得る。例えば、現在遂行されるプログラム動作がコースプログラム動作の場合、プログラム動作情報信号ＦＰＥＮはイネーブルされ得る。現在遂行されるプログラム動作がファインプログラム動作の場合、プログラム動作情報信号ＦＰＥＮはディセーブルされ得る。検証情報信号ＰＶｎは、検証の対象となるメモリセルの分布を識別できる情報であれば、いずれも含む信号であり得る。例えば、検証情報信号ＰＶｎは、メモリセル分布のロジック値、検証電圧の電圧レベル、プログラム動作の遂行回数などを含むことができる。プリチャージ制御回路４００は、プログラム動作情報信号ＦＰＥＮがイネーブルされた場合、検証情報信号ＰＶｎと無関係に、ビットラインプリチャージ信号ＳＡＰＲＥをディセーブルさせることができる。プリチャージ制御回路４００は、プログラム動作情報信号ＦＰＥＮがディセーブルされた場合、検証情報信号ＰＶｎに基づいて、ビットラインプリチャージ信号ＳＡＰＲＥを選択的にイネーブルさせることができる。プリチャージ制御回路４００は、基準信号ＰＶＣをさらに受信できる。基準信号ＰＶＣは、検証情報信号ＰＶｎと比較される基準値であり得る。基準信号ＰＶＣの値は、任意で設定できる。
【0042】
プリチャージ制御回路４００は、プログラム動作情報信号ＦＰＥＮがイネーブルされた場合、すなわち、コースプログラム動作を遂行する場合、検証情報信号ＰＶｎと無関係に（Don’t care）、ビットラインプリチャージ信号ＳＡＰＲＥをハイロジックレベルにディセーブルさせることができる。プリチャージ制御回路４００は、プログラム動作情報信号ＦＰＥＮがディセーブルされた場合、すなわち、ファインプログラム動作を遂行する場合、検証情報信号ＰＶｎに応じて、ビットラインプリチャージ信号ＳＡＰＲＥを選択的にイネーブルさせることができる。プリチャージ制御回路４００は、検証情報信号ＰＶｎの値が、基準信号ＰＶＣの値と同一であるか、或いは、基準信号ＰＶＣの値よりも小さい場合、ビットラインプリチャージ信号ＳＡＰＲＥをローロジックレベルにイネーブルさせることができる。プリチャージ制御回路４００は、検証情報信号ＰＶｎの値が、基準信号ＰＶＣの値よりも大きい場合、ビットラインプリチャージ信号ＳＡＰＲＥをハイロジックレベルにディセーブルさせることができる。例えば、図４ｂを参照すれば、検証情報信号ＰＶｎは、消去状態Ｅ、及び、第１乃至第７のファインプログラム状態Ｐ１～Ｐ７を有するメモリセル分布に対応する値を有することができる。このとき、基準信号ＰＶＣは、第３のファインプログラム状態Ｐ３を有するメモリセル分布に対応する値を有することができる。したがって、検証情報信号ＰＶｎが、消去状態Ｅ又は第１乃至第３のファインプログラム状態Ｐ１～Ｐ３の一つを有するメモリセル分布に対応する値を有する場合、プリチャージ制御回路４００は、ビットラインプリチャージ信号ＳＡＰＲＥをローロジックレベルにイネーブルさせることができる。検証情報信号ＰＶｎが、第４乃至第７のファインプログラム状態Ｐ４～Ｐ７の一つを有するメモリセル分布に対応する値を有する場合、プリチャージ制御回路４００は、ビットラインプリチャージ信号ＳＡＰＲＥをハイロジックレベルにディセーブルさせることができる。
【0043】
一実施例において、検証情報信号ＰＶｎは、メモリセル分布のロジック値と関連付けられる。例えば、消去状態Ｅのメモリセル分布は１、１、１のロジック値に対応付けられ、第１のファインプログラム状態Ｐ１のメモリセル分布は１、１、０のロジック値に対応付けられ、第２のファインプログラム状態Ｐ２のメモリセル分布は１、０、１のロジック値に対応付けられ、第３のファインプログラム状態Ｐ３のメモリセル分布は１、０、０に対応付けられる。第４のファインプログラム状態Ｐ４のメモリセル分布は０、１、１のロジック値に対応付けられ、第５のファインプログラム状態Ｐ５のメモリセル分布は０、１、０のロジック値に対応付けられ、第６のファインプログラム状態Ｐ６のメモリセル分布は０、０、１のロジック値に対応付けられ、第７のファインプログラム状態Ｐ７のメモリセル分布は０、０、０のロジック値に対応付けられる。このとき、基準信号ＰＶＣは１、０、０のロジック値を有することができる。プリチャージ制御回路４００は、検証情報信号ＰＶｎのロジック値及び基準信号ＰＶＣのロジック値を比較して、ビットラインプリチャージ信号ＳＡＰＲＥを選択的にイネーブルさせることができる。プリチャージ制御回路４００は、検証情報信号ＰＶｎのロジック値が、基準信号ＰＶＣのロジック値と同一であるか、或いは、基準信号のロジック値よりも小さい場合、ビットラインプリチャージ信号ＳＡＰＲＥをローロジックレベルにイネーブルさせることができる。プリチャージ制御回路４００は、検証情報信号ＰＶｎのロジック値が、基準信号ＰＶＣのロジック値よりも大きい場合、ビットラインプリチャージ信号ＳＡＰＲＥをハイロジックレベルにディセーブルさせることができる。一実施例において、メモリ装置１００の特性により、基準信号ＰＶＣのロジック値は多様に変化し得る。例えば、基準信号ＰＶＣは、１、０、１のロジック値を有してもよく、０、０、１のロジック値を有してもよい。
【0044】
一実施例において、検証情報信号ＰＶｎは、検証の遂行時に使用される検証電圧の電圧レベルと関連付けられる。例えば、基準信号ＰＶＣは、第３のファインプログラム状態Ｐ３を有するメモリセル分布及び第４のファインプログラム状態Ｐ４を有するメモリセル分布間の電圧レベルを有することができる。消去状態Ｅ及び第１のファインプログラム状態Ｐ１を有するメモリセル分布間の検証電圧ＶＦ１、第１のファインプログラム状態Ｐ１及び第２のファインプログラム状態Ｐ２を有するメモリセル分布間の検証電圧ＶＦ２、第２のファインプログラム状態Ｐ２及び第３のファインプログラム状態Ｐ３を有するメモリセル分布間の検証電圧ＶＦ３、第３のファインプログラム状態Ｐ３及び第４のファインプログラム状態Ｐ４を有するメモリセル分布間の検証電圧ＶＦ４の一つが、検証情報信号ＰＶｎとして提供される場合、プリチャージ制御回路４００は、ビットラインプリチャージ信号ＳＡＰＲＥをローロジックレベルにイネーブルさせることができる。第４のファインプログラム状態Ｐ４及び第５のファインプログラム状態Ｐ５を有するメモリセル分布間の検証電圧ＶＦ５、第５のファインプログラム状態Ｐ５及び第６のファインプログラム状態Ｐ６を有するメモリセル分布間の検証電圧ＶＦ６、第６のファインプログラム状態Ｐ６及び第７のファインプログラム状態Ｐ７を有するメモリセル分布間の検証電圧ＶＦ７の一つが、検証情報信号ＰＶｎとして提供される場合、プリチャージ制御回路４００は、ビットラインプリチャージ信号ＳＡＰＲＥをハイロジックレベルにディセーブルさせることができる。一実施例において、基準信号ＰＶＣの電圧レベルは、メモリ装置１００の特性により多様に変化し得る。例えば、基準信号ＰＶＣは、第２のファインプログラム状態Ｐ２及び第３のファインプログラム状態Ｐ３を有するメモリセル分布間の電圧レベルを有するか、或いは、第４のファインプログラム状態Ｐ４及び第５のファインプログラム状態Ｐ５を有するメモリセル分布間の電圧レベルを有することができる。
【0045】
一実施例において、検証情報信号ＰＶｎは、プログラム動作が遂行される回数と関連付けられる。ファインプログラム動作は、消去状態Ｅを有するメモリセル分布乃至第７のファインプログラム状態Ｐ７を有するメモリセル分布を順次形成するように遂行できる。このとき、消去状態Ｅ、及び、第１乃至第７のファインプログラム状態Ｐ１～Ｐ７を各々形成するためのプログラム動作の回数は、予め設定できる。このとき、基準信号ＰＶＣは、第３のファインプログラム状態Ｐ３のメモリセル分布を形成するまで必要なファインプログラム動作の回数に対応付けられる。検証情報信号ＰＶｎは、ファインプログラム動作の遂行回数をカウントして生成できる。プリチャージ制御回路４００は、カウントした値が、基準信号ＰＶＣの値と同一であるか、或いは、基準信号ＰＶＣの値よりも小さい場合、ビットラインプリチャージ信号ＳＡＰＲＥをローロジックレベルにイネーブルさせることができる。プリチャージ制御回路４００は、カウントした値が、基準信号ＰＶＣの値よりも大きい場合、ビットラインプリチャージ信号ＳＡＰＲＥをハイロジックレベルにディセーブルさせることができる。一実施例において、基準信号ＰＶＣの値は、メモリ装置１００の特性によって多様に変化し得る。例えば、基準信号ＰＶＣは、第２のファインプログラム状態Ｐ２のメモリセル分布を形成するまで必要なファインプログラム動作の回数に対応付けられ、第４のファインプログラム状態Ｐ４のメモリセル分布を形成するまで必要なファインプログラム動作の回数に対応付けられる。
【0046】
図９は、本発明の実施例に係るページバッファ５００の構成を示す図である。ページバッファ５００は、図１に示すページバッファＰＢ１～ＰＢｍに各々適用できる。ページバッファ５００は、ページバッファＰＢ１～ＰＢｍに具備される構成要素のうちで、検証を遂行する構成要素のみを示し、ページバッファ５００は、図９に示す構成要素の以外に構成要素をさらに含むことができる。ページバッファ５００は、ビットラインＢＬｘと連結され得る。ページバッファ５００は、プログラム動作中に、ビットラインＢＬｘと連結されたメモリセルに格納されたデータを感知して、検証を遂行できる。一実施例において、ページバッファ５００は、読み出し動作中に、ビットラインＢＬｘと連結されたメモリセルに格納されたデータを読み込むことができる。ページバッファ５００は、ビットラインＢＬｘをプリチャージさせて、検証又は読み出し動作を遂行できる。ページバッファ５００は、ビットラインプリチャージ信号ＳＡＰＲＥ及びラッチ信号ＱＳｘの少なくとも一つに基づいて、ビットラインＢＬｘをプリチャージさせることができる。ページバッファ５００は、図８に示すプリチャージ制御回路４００からビットラインプリチャージ信号ＳＡＰＲＥを受信できる。ページバッファ５００は、ビットラインプリチャージ信号ＳＡＰＲＥがイネーブルされた場合、ラッチ信号ＱＳｘと無関係に、ビットラインＢＬｘをプリチャージさせることができる。ページバッファ５００は、ビットラインプリチャージ信号ＳＡＰＲＥがディセーブルされた場合、ラッチ信号ＱＳｘに基づいてビットラインＢＬｘをプリチャージさせることができる。ページバッファ５００は、ラッチ信号ＱＳｘのロジックレベルに応じて、ビットラインＢＬｘを選択的にプリチャージさせることができる。例えば、ページバッファ５００は、ラッチ信号ＱＳｘがローロジックレベルの場合、ビットラインＢＬｘをプリチャージさせてもよく、ラッチ信号ＱＳｘがハイロジックレベルの場合、ビットラインＢＬｘをプリチャージさせなくてもよい。
【0047】
ページバッファ５００は、第１のプリチャージ回路５１０、第２のプリチャージ回路５２０及びセンシングラッチ回路５３０を含むことができる。第１のプリチャージ回路５１０は、電流センシングノードＣＳＯを介してビットラインＢＬｘと連結され、ビットラインプリチャージ信号ＳＡＰＲＥ及びコア電圧ＶＣを受信できる。コア電圧ＶＣは、メモリ装置１００の内部電圧であり、任意の電圧レベルを有することができる。例えば、コア電圧ＶＣは、センシングラッチ回路５３０のラッチ値を反転させる程度の高い電圧レベルを有することができる。第１のプリチャージ回路５１０は、ビットラインプリチャージ信号ＳＡＰＲＥに基づいて、ビットラインＢＬｘをコア電圧ＶＣにプリチャージさせることができる。第１のプリチャージ回路５１０は、ビットラインプリチャージ信号ＳＡＰＲＥがイネーブルされた場合、コア電圧ＶＣをビットラインＢＬｘに印加して、ビットラインＢＬｘをプリチャージさせることができる。第１のプリチャージ回路５１０は、ビットラインプリチャージ信号ＳＡＰＲＥがディセーブルされた場合、コア電圧ＶＣをビットラインＢＬｘに印加しない。第２のプリチャージ回路５２０は、電流センシングノードＣＳＯを介してビットラインＢＬｘと連結され、ラッチ信号ＱＳｘ及びコア電圧ＶＣを受信できる。第２のプリチャージ回路５２０は、ラッチ信号ＱＳｘに基づいて、ビットラインＢＬｘをコア電圧ＶＣにプリチャージさせることができる。第２のプリチャージ回路５２０は、ラッチ信号ＱＳｘがローロジックレベルの場合、コア電圧ＶＣをビットラインＢＬｘに印加して、ビットラインＢＬｘをプリチャージさせることができる。第２のプリチャージ回路５２０は、ラッチ信号ＱＳｘがハイロジックレベルの場合、コア電圧ＶＣをビットラインＢＬｘに印加しない。
【0048】
センシングラッチ回路５３０は、ビットラインＢＬｘと連結されたセンシングノードＳＯの電圧レベルを感知できる。センシングノードＳＯは、電流センシングノードＣＳＯを介してビットラインＢＬｘと連結され得る。センシングラッチ回路５３０は、センシングノードＳＯの電圧レベルを感知して、ラッチ信号ＱＳｘを生成できる。例えば、センシングラッチ回路５３０は、センシングノードＳＯの電圧レベルが十分に上昇される場合、ハイロジックレベルを有するラッチ信号ＱＳｘを生成及びラッチできる。センシングラッチ回路５３０は、センシングノードＳＯの電圧レベルが十分に上昇されない場合、ローロジックレベルを有するラッチ信号ＱＳｘを生成及びラッチできる。センシングラッチ回路５３０は、センシングノードＳＯの電圧レベルが、センシングラッチ回路５３０の閾値以上になる場合、ラッチ信号ＱＳｘのロジックレベルを反転させることができる。センシングラッチ回路５３０は、検証を遂行する際に、プログラムデータ及びセンシングノードＳＯの電圧レベルに基づいて、ラッチ信号ＱＳｘのロジック値を設定できる。センシングラッチ回路５３０は、ページバッファ５００と連結されたビットラインＢＬｘに連結されたメモリセルにプログラミングされたプログラムデータのロジック値と、検証の対象となるメモリセル分布のロジック値とが同一である場合、ラッチ信号ＱＳｘをローロジックレベルに設定できる。センシングラッチ回路５３０は、プログラムデータのロジック値と、検証の対象となるメモリセル分布のロジック値とが異なる場合、ラッチ信号ＱＳｘをハイロジックレベルに設定できる。
【0049】
ページバッファ５００は、データラッチ回路５４０をさらに含むことができる。データラッチ回路５４０は、ビットラインＢＬｘと連結されたメモリセルにプログラミングされたプログラムデータを一時的に格納できる。データラッチ回路５４０は、検証を遂行する際に、格納されたプログラムデータ及び検証の対象となるメモリセル分布のロジック値に応じて、センシングノードＳＯの電圧レベルを変化させることができる。例えば、ＴＬＣ（Triple Level Cell）プログラム動作を遂行する際に、データラッチ回路５４０は、プログラムデータのＬＳＢ（Least Significant Bit）、ＣＳＢ（Central Significant Bit）及びＭＳＢ（Most Significant Bit）を格納できる。データラッチ回路５４０は、格納されたプログラムデータのロジック値と、検証の対象となるメモリセル分布のロジック値とが同一である場合、センシングノードＳＯの電圧レベルをハイロジックレベルに保持させることができる。データラッチ回路５４０は、格納されたプログラムデータのロジック値と、検証の対象となるメモリセル分布のロジック値とが異なる場合、センシングノードＳＯの電圧レベルをローロジックレベルに変化させることができる。例えば、図５ａを参照すれば、プログラムデータが、第１のコースプログラム状態Ｐ０１を有するメモリセル分布に対応するロジック値を有し、第１のコースプログラム状態Ｐ０１を有するメモリセル分布に対してコース検証を遂行する場合、データラッチ回路５４０は、センシングノードの電圧レベルをハイロジックレベルに保持させることができる。プログラムデータが、第１のコースプログラム状態Ｐ０１を有するメモリセル分布に対応するロジック値を有し、第２又は第３のコースプログラム状態Ｐ０２、Ｐ０３を有するメモリセル分布に対してコース検証を遂行する場合、データラッチ回路５４０は、センシングノードＳＯの電圧レベルをローロジックレベルに変化させることができる。図５ｂを参照すれば、プログラムデータが、第５のファインプログラム状態Ｐ５を有するメモリセル分布に対応するロジック値を有し、第５のファインプログラム状態Ｐ５を有するメモリセルに対してファイン検証を遂行する場合、データラッチ回路５４０は、センシングノードＳＯの電圧レベルをハイロジックレベルに保持させることができる。プログラムデータが、第５のファインプログラム状態Ｐ５を有するメモリセル分布に対応するロジック値を有し、第６又は第７のファインプログラム状態Ｐ６、Ｐ７を有するメモリセル分布に対してファイン検証を遂行する場合、センシングノードＳＯの電圧レベルをローロジックレベルに変化させることができる。したがって、データラッチ回路５４０は、格納されたプログラムデータ及び検証の対象となるメモリセル分布に基づいて、センシングノードＳＯの電圧レベルを変化させることができる。センシングラッチ回路５３０は、データラッチ回路５４０により設定されたセンシングノードＳＯの電圧レベルに応じて、ラッチ信号ＱＳｘのロジックレベルを設定して、検証の対象となるメモリセル分布に該当するメモリセルと連結されるビットラインのみに対して、プリチャージ動作を選択的に遂行できるように制御できる。
【0050】
第１のプリチャージ回路５１０は、第１のトランジスタＴ１を含み、第２のプリチャージ回路５２０は、第２のトランジスタＴ２を含むことができる。第１の及び第２のトランジスタＴ１、Ｔ２は、ＰチャンネルＭＯＳトランジスタであり得る。ページバッファ５００は、第３のトランジスタＴ３、第４のトランジスタＴ４、第５のトランジスタＴ５、第６のトランジスタＴ６、第７のトランジスタＴ７、第８のトランジスタＴ８、第９のトランジスタＴ９、第１０のトランジスタＴ１０及び第１１のトランジスタＴ１１をさらに含むことができる。第３乃至第６のトランジスタＴ３～Ｔ６、及び、第８乃至第１１のトランジスタＴ８～Ｔ１１は、ＮチャンネルＭＯＳトランジスタであり得、第７のトランジスタＴ７は、ＰチャンネルＭＯＳトランジスタであり得る。第１のトランジスタＴ１のゲートは、ビットラインプリチャージ信号ＳＡＰＲＥを受信し、第１のトランジスタＴ１のソースは、コア電圧ＶＣを受信できる。第１のトランジスタＴ１のドレインは、第６のトランジスタＴ６のドレインと連結され得る。第１のトランジスタＴ１は、ビットラインプリチャージ信号ＳＡＰＲＥがローロジックレベルの場合、コア電圧ＶＣを第６のトランジスタＴ６のドレインに印加できる。第２のトランジスタＴ２のゲートは、ラッチ信号ＱＳｘを受信し、第２のトランジスタＴ２のソースは、コア電圧ＶＣを受信できる。第２のトランジスタＴ２のドレインは、第６のトランジスタＴ６のドレインと連結され得る。第２のトランジスタＴ２は、ラッチ信号ＱＳｘがローロジックレベルの場合、コア電圧ＶＣを第６のトランジスタＴ６のドレインに印加できる。第３のトランジスタＴ３のゲートは、ビットライン選択信号ＢＬＳＥＬを受信できる。第３のトランジスタＴ３のドレイン及びソースの一つは、ビットラインＢＬｘと連結され、第３のトランジスタＴ３のドレイン及びソースの他の一つは、ビットライン連結ノードＢＬＣと連結され得る。ビットライン選択信号ＢＬＳＥＬは、ビットラインＢＬｘをページバッファ５００と連結するために、図1に示す制御回路１２１から提供されるバッファ制御信号ＢＣＳの一つであり得る。第４のトランジスＴ４のゲートは、ビットラインディスチャージ信号ＢＬＤＩＳを受信し、第４のトランジスタＴ４のドレインは、ビットライン連結ノードＢＬＣと連結され、第４のトランジスタＴ４のソースは、接地電圧と連結され得る。第４のトランジスタＴ４は、ビットラインディスチャージ信号ＢＬＤＩＳに基づいて、ビットラインＢＬｘに充電された電荷をディスチャージさせることができる。ビットラインディスチャージ信号ＢＬＤＩＳは、プログラム動作を完了した場合、ビットラインＢＬｘをディスチャージさせるために、制御回路１２１から提供されるバッファ制御信号ＢＣＳの一つであり得る。第５のトランジスタＴ５のゲートは、ページバッファセンシング信号ＰＢＳＥＮＳＥを受信できる。第５のトランジスタＴ５のドレイン及びソースの一つは、ビットライン連結ノードＢＬＣと連結され、第５のトランジスタＴ５のドレイン及びソースの他の一つは、電流センシングノードＣＳＯと連結され得る。第５のトランジスタＴ５は、ページバッファセンシング信号ＰＢＳＥＮＳＥがハイロジックレベルの場合、ビットライン連結ノードＢＬＣを電流センシングノードＣＳＯと連結され得る。ページバッファセンシング信号ＰＢＳＥＮＳＥは、バッファ制御信号ＢＣＳの一つであり得る。
【0051】
第６のトランジスタＴ６のゲートは、電流センシング信号ＳＡＣＳＯを受信し、第６のトランジスタＴ６のドレインは、第１及び第２のトランジスタＴ１、Ｔ２のドレインと共通に連結され、第６のトランジスタＴ６のソースは、電流センシングノードＣＳＯと連結され得る。第６のトランジスタＴ６は、電流センシング信号ＳＡＣＳＯがハイロジックレベルの場合、第１及び第２のトランジスタＴ１、Ｔ２のドレインを電流センシングノードＣＳＯと連結できる。電流センシング信号ＳＡＣＳＯは、バッファ制御信号ＢＣＳの一つであり得る。第７のトランジスタＴ７のゲートは、ラッチ信号ＱＳｘを受信し、第７のトランジスタＴ７のソースは、コア電圧ＶＣを受信できる。第８のトランジスタＴ８のゲートは、第１のセンシングノードプリチャージ信号ＳＡＰＣＧを受信し、第８のトランジスタＴ８のドレインは、第７のトランジスタＴ７のドレインと連結され得る。第１のセンシングノードプリチャージ信号ＳＡＰＣＧは、センシングノードＳＯをコア電圧ＶＣにプリチャージさせるために、制御回路１２１から提供されるバッファ制御信号ＢＣＳの一つであり得る。第８のトランジスタＴ８は、第１のセンシングノードプリチャージ信号ＳＡＰＣＧがハイロジックレベルの場合、第７のトランジスタＴ７のドレインをセンシングノードＳＯと連結できる。第９のランジスタＴ９のゲートは、ノード連結信号ＴＲＳＯを受信できる。第９のトランジスタＴ９のドレイン及びソースの一つは、センシングノードＳＯと連結され、第９のトランジスタＴ９のドレイン及びソースの他の一つは、電流センシングノードＣＳＯと連結され得る。第９のトランジスタＴ９は、ノード連結信号ＴＲＳＯがハイロジックレベルの場合、センシングノードＳＯ及び電流センシングノードＣＳＯを連結できる。ノード連結信号ＴＲＳＯは、ビットラインＢＬｘの電圧レベルの変化によりセンシングノードＳＯの電圧レベルを変化させるために、制御回路１２１から提供されるバッファ制御信号ＢＣＳの一つであり得る。第１０のトランジスタＴ１０のゲートは、センシングノードディスチャージ信号ＳＡＤＩＳを受信し、第１０のトランジスタＴ１０のドレインは、センシングノードＳＯと連結され得る。センシングノードディスチャージ信号ＳＡＤＩＳは、バッファ制御信号ＢＣＳの一つであり得る。第１１のトランジスタＴ１１のゲートは、ラッチ信号ＱＳｘを受信し、第１１のトランジスタＴ１１のドレインは、第１０のトランジスタＴ１０のソースと連結され、第１１のトランジスタＴ１１のソースは、接地電圧と連結され得る。第１０のトランジスタＴ１０は、センシングノードディスチャージ信号ＳＡＤＩＳがハイロジックレベルの場合、センシングノードＳＯを第１１のトランジスタＴ１１のドレインと連結し、第１１のトランジスタＴ１１は、ラッチ信号ＱＳｘがハイロジックレベルの場合、第１０のトランジスタＴ１０のソースに接地電圧を提供して、センシングノードＳＯをディスチャージさせることができる。
【0052】
ページバッファ５００は、パス／フェイルラッチ回路５５０をさらに含むことができる。パス／フェイルラッチ回路５５０は、検証結果を格納できる。例えば、パス／フェイルラッチ回路５５０は、プログラム動作のうちの検証結果がパスの場合、ローロジックレベルに相当する検証ラッチ信号を格納し、プログラム動作のうちの検証結果がフェイルの場合、ハイロジックレベルに相当する検証ラッチ信号を格納できる。以後、検証を遂行する際に、パス／フェイルラッチ回路５５０は、検証ラッチ信号のロジックレベルに応じて、センシングノードＳＯの電圧レベルを変化させることができる。例えば、以前に遂行した検証結果がパスの場合、パス／フェイルラッチ回路５５０は、現在遂行する検証において、検証ラッチ信号に基づいてセンシングノードＳＯの電圧レベルをローロジックレベルに変化させてもよい。以前に遂行した検証結果がフェイルの場合、パス／フェイルラッチ回路５５０は、現在遂行する検証において、検証ラッチ信号に基づいてセンシングノードＳＯの電圧レベルをローロジックレベルに変化させなくてもよい。パス／フェイルラッチ回路５５０は、センシングノードＳＯの電圧レベルをローロジックレベルに変化させ、センシングラッチ回路５３０のラッチ信号のロジックレベルが変更されるのを防止できる。
【0053】
センシングラッチ回路５３０は、第１のインバータＩＶ１、第２のインバータＩＶ２、第１２のトランジスタＴ１２、第１３のトランジスタＴ１３、第１４のトランジスタＴ１４及び第１５のトランジスタＴ１５を含むことができる。第１のインバータＩＶ１の入力端は、第２のインバータＩＶ２の出力端と連結され得る。第１のインバータＩＶ１の出力端は、第２のインバータＩＶ２の入力端と連結され得る。第１のインバータＩＶ１の出力端からラッチ信号の相補信号ＱＳＮｘが出力され、第２のインバータＩＶ２の出力端からラッチ信号ＱＳｘが出力される。第１２乃至第１５のトランジスタＴ１２～Ｔ１５は、全部ＮチャンネルＭＯＳトランジスタであり得る。第１２のトランジスタＴ１２のゲートは、センシングリセット信号ＳＲＳＴを受信できる。第１２のトランジスタＴ１２のドレインは、第１のインバータＩＶ１の入力端及び第２のインバータＩＶ２の出力端と共通に連結され得る。第１２のトランジスタＴ１２のソースは、第１の共通ノードＣＮ１と連結され得る。第１３のトランジスタＴ１３のゲートは、センシングセット信号ＳＳＥＴを受信できる。第１３のトランジスタＴ１３のドレインは、第１のインバータＩＶ１の出力端及び第２のインバータＩＶ２の入力端と共通に連結され得る。第１３のトランジスタＴ１３のソースは、第１の共通ノードＣＮ１と連結され得る。第１４のトランジスタＴ１４のゲートは、ページバッファリセット信号ＰＢＲＳＴを受信できる。第１４のトランジスタＴ１４のドレインは、第１の共通ノードＣＮ１と連結され、第１４のトランジスタＴ１４のソースは、接地電圧と連結され得る。第１５のトランジスタＴ１５のゲートは、センシングノードＳＯと連結され得る。第１５のトランジスタＴ１５のドレインは、第１の共通ノードＣＮ１と連結され、第１５のトランジスタＴ１５のソースは、接地電圧と連結され得る。センシングリセット信号ＳＲＳＴ、センシングセット信号ＳＳＥＴ及びページバッファリセット信号ＰＢＲＳＴは、図1のバッファ制御信号ＢＣＳに含まれ得る。検証を遂行する際に、センシングノードＳＯがコア電圧ＶＣにプリチャージされ、センシングセット信号ＳＳＥＴがイネーブルされ、ラッチ信号ＱＳｘをハイロジックレベルに設定できる。以後、センシングリセット信号ＳＲＳＴがイネーブルされ得る。ページバッファ５００のデータラッチ回路５４０及びパス／フェイルラッチ回路５５０の一つが、センシングノードＳＯの電圧レベルをハイロジックレベルに保持させる場合、ラッチ信号ＱＳｘはローロジックレベルに設定できる。反対に、ページバッファ５００のデータラッチ回路５４０及びパス／フェイルラッチ回路５５０の一つが、センシングノードＳＯの電圧レベルをローロジックレベルに変化させる場合、ラッチ信号ＱＳｘはハイロジックレベルを保持できる。したがって、検証を遂行する際に、ページバッファ５００と連結されたビットラインＢＬｘに連結されたメモリセルにプログラミングされたプログラムデータが、検証の対象となるメモリセル分布のロジック値と同一であるか、或いは、検証結果がフェイルの場合、ラッチ信号ＱＳｘはローロジックレベルに設定され、第２のプリチャージ回路５２０は、ラッチ信号ＱＳｘに基づいて、ビットラインＢＬｘをプリチャージさせることができる。
【0054】
図１０は、図９に示すデータラッチ回路５４０の構成を示す図である。図１０を参照すれば、データラッチ回路５４０は、第１のラッチ回路６１０、第２のラッチ回路６２０、第３のラッチ回路６３０、プリチャージトランジスタ６４０及びディスチャージトランジスタ６５０を含むことができる。メモリ装置１００が遂行するプログラム動作がＴＴＣの場合、データラッチ回路５４０は３個のラッチ回路を含むことができる。メモリ装置１００が遂行するプログラム動作の種類により、データラッチ回路が備えるラッチ回路の個数を変化させることができる。第１のラッチ回路６１０は、センシングノードＳＯと連結され、プログラムデータのＬＳＢに相当するロジック値を格納できる。第２のラッチ回路６２０は、センシングノードＳＯと連結され、プログラムデータのＣＳＢに相当するロジック値を格納できる。第３のラッチ回路６３０は、センシングノードＳＯと連結され、プログラムデータのＭＳＢに相当するロジック値を格納できる。第１のラッチ回路６１０は、第１のインバータ６１１、第２のインバータ６１２、第１のトランジスタ６１３、第２のトランジスタ６１４、第３のトランジスタ６１５、第４のトランジスタ６１６、第５のトランジスタ６１７及び第６のトランジスタ６１８を含むことができる。第１のインバータ６１１の入力端は、第２のインバータ６１２の出力端と連結され、第２のインバータ６１２の出力端に、第１のデータラッチ信号Ｑ１を格納できる。例えば、第１のデータラッチ信号Ｑ１のロジックレベルは、プログラムデータのＬＳＢのロジックレベルに対応付けられる。第１のインバータ６１１の出力端は、第２のインバータ６１２の入力端と連結され、第１のインバータ６１１の出力端に、第１のデータラッチ信号の相補信号Ｑ１Ｎを格納できる。第１乃至第６のトランジスタ６１３～６１８は、ＮチャンネルＭＯＳトランジスタであり得る。第１のトランジスタ６１３のゲートは、第１のリセット信号ＲＳＴ１を受信し、第１のトランジスタ６１３のドレインは、第１のインバータ６１１の入力端及び第２のインバータ６１２の出力端と共通に連結され、第１のトランジスタ６１３のソースは、第２の共通ノードＣＮ２と連結され得る。第２のトランジスタ６１４のゲートは、第１のセット信号ＳＥＴ１を受信し、第２のトランジスタ６１４のドレインは、第１のインバータ６１１の出力端及び第２のインバータ６１２の入力端と共通に連結され、第２のトランジスタ６１４のソースは、第２の共通ノードＣＮ２と連結され得る。第３のトランジスタ６１５のゲートは、第１の転送信号ＴＲ１を受信し、第３のトランジスタ６１５のドレインは、センシングノードＳＯと連結され得る。第４のトランジスタ６１６のゲートは、第１の転送信号の相補信号ＴＲ１Ｎを受信し、第４のトランジスタ６１６のドレインは、センシングノードＳＯと連結され得る。第５のトランジスタ６１７のゲートは、第１のデータラッチ信号Ｑ１を受信し、第５のトランジスタ６１７のドレインは、第３のトランジスタ６１５のソースと連結され、第５のトランジスタ６１７のソースは、接地電圧と連結され得る。第６のトランジスタ６１８のゲートは、第１のデータラッチ信号の相補信号Ｑ１Ｎを受信し、第６のトランジスタ６１８のドレインは、第４のトランジスタ６１６のソースと連結され、第６のトランジスタ６１８のソースは、接地電圧と連結され得る。第１のリセット信号ＲＳＴ１、第１のセット信号ＳＥＴ１、第１の転送信号ＴＲ１及び第１の転送信号の相補信号ＴＲ１Ｎは、図１のバッファ制御信号ＢＣＳに含まれ得る。
【0055】
第２のラッチ回路６２０は、第１のインバータ６２１、第２のインバータ６２２、第１のトランジスタ６２３、第２のトランジスタ６２４、第３のトランジスタ６２５、第４のトランジスタ６２６、第５のトランジスタ６２７及び第６のトランジスタ６２８を含むことができる。第１のインバータ６２１の入力端は、第２のインバータ６２２の出力端と連結され、第２のインバータ６２２の出力端に、第２のデータラッチ信号Ｑ２を格納できる。例えば、第２のデータラッチ信号Ｑ２のロジックレベルは、プログラムデータのＣＳＢのロジックレベルに対応付けられる。第１のインバータ６２１の出力端は、第２のインバータ６２２の入力端と連結され、第１のインバータ６２１の出力端に、第２のデータラッチ信号の相補信号Ｑ２Ｎを格納できる。第１乃至第６のトランジスタ６２３～６２８は、ＮチャンネルＭＯＳトランジスタであり得る。第１のトランジスタ６２３のゲートは、第２のリセット信号ＲＳＴ２を受信し、第１のトランジスタ６２３のドレインは、第１のインバータ６２１の入力端及び第２のインバータ６２２の出力端と共通に連結され、第１のトランジスタ６２３のソースは、第２の共通ノードＣＮ２と連結され得る。第２のトランジスタ６２４のゲートは、第２のセット信号ＳＥＴ２を受信し、第２のトランジスタ６２４のドレインは、第１のインバータ６２１の出力端及び第２のインバータ６２２の入力端と共通に連結され、第２のトランジスタ６２４のソースは、第２の共通ノードＣＮ２と連結され得る。第３のトランジスタ６２５のゲートは、第２の転送信号ＴＲ２を受信し、第３のトランジスタ６２５のドレインは、センシングノードＳＯと連結され得る。第４のトランジスタ６２６のゲートは、第２の転送信号の相補信号ＴＲ２Ｎを受信し、第４のトランジスタ６２６のドレインは、センシングノードＳＯと連結され得る。第５のトランジスタ６２７のゲートは、第２のデータラッチ信号Ｑ２を受信し、第５のトランジスタ６２７のドレインは、第３のトランジスタ６２５のソースと連結され、第５のトランジスタ６２７のソースは、接地電圧と連結され得る。第６のトランジスタ６２８のゲートは、第２のデータラッチ信号の相補信号Ｑ２Ｎを受信し、第６のトランジスタ６２８のドレインは、第４のトランジスタ６２６のソースと連結され、第６のトランジスタ６２８のソースは、接地電圧と連結され得る。第２のリセット信号ＲＳＴ２、第２のセット信号ＳＥＴ２、第２の転送信号ＴＲ２及び第２の転送信号の相補信号ＴＲ２Ｎは、図1のバッファ制御信号ＢＣＳに含まれ得る。
【0056】
第３のラッチ回路６３０は、第１のインバータ６３１、第２のインバータ６３２、第１のトランジスタ６３３、第２のトランジスタ６３４、第３のトランジスタ６３５、第４のトランジスタ６３６、第５のトランジスタ６３７及び第６のトランジスタ６３８を含むことができる。第１のインバータ６３１の入力端は、第２のインバータ６３２の出力端と連結され、第２のインバータ６３２の出力端に、第３のデータラッチ信号Ｑ３を格納できる。例えば、第３のデータラッチ信号Ｑ３のロジックレベルは、プログラムデータのＭＳＢのロジックレベルに対応付けられる。第１のインバータ６３１の出力端は、第２のインバータ６３２の入力端と連結され、第１のインバータ６３１の出力端に、第３のデータラッチ信号の相補信号Ｑ３Ｎを格納できる。第１乃至第６のトランジスタ６３３～６３８は、ＮチャンネルＭＯＳトランジスタであり得る。第１のトランジスタ６３３のゲートは、第３のリセット信号ＲＳＴ３を受信し、第１のトランジスタ６３３のドレインは、第１のインバータ６３１の入力端及び第２のインバータ６３２の出力端と共通に連結され、第１のトランジスタ６３３のソースは、第２の共通ノードＣＮ２と連結され得る。第２のトランジスタ６３４のゲートは、第３のセット信号ＳＥＴ３を受信し、第２のトランジスタ６３４のドレインは、第１のインバータ６３１の出力端及び第２のインバータ６３２の入力端と共通に連結され、第２のトランジスタ６３４のソースは、第２の共通ノードＣＮ２と連結され得る。第３のトランジスタ６３５のゲートは、第３の転送信号ＴＲ３を受信し、第３のトランジスタ６３５のドレインは、センシングノードＳＯと連結され得る。第４のトランジスタ６３６のゲートは、第３の転送信号の相補信号ＴＲ３Ｎを受信し、第４のトランジスタ６３６のドレインは、センシングノードＳＯと連結され得る。第５のトランジスタ６３７のゲートは、第３のデータラッチ信号Ｑ３を受信し、第５のトランジスタ６３７のドレインは、第３のトランジスタ６３５のソースと連結され、第５のトランジスタ６３７のソースは、接地電圧と連結され得る。第６のトランジスタ６３８のゲートは、第３のデータラッチ信号の相補信号Ｑ３Ｎを受信し、第６のトランジスタ６３８のドレインは、第４のトランジスタ６３６のソースと連結され、第６のトランジスタ６３８のソースは、接地電圧と連結され得る。第３のリセット信号ＲＳＴ３、第３のセット信号ＳＥＴ３、第３の転送信号ＴＲ３及び第３の転送信号の相補信号ＴＲ３Ｎは、図1のバッファ制御信号ＢＣＳに含まれ得る。
【0057】
プリチャージトランジスタ６４０は、ＰチャンネルＭＯＳトランジスタであり得る。プリチャージトランジスタ６４０のゲートは、第２のセンシングノードプリチャージ信号ＳＯＰＣＧを受信し、プリチャージトランジスタ６４０のソースは、コア電圧ＶＣを受信し、プリチャージトランジスタ６４０のドレインは、センシングノードＳＯと連結され得る。第２のセンシングノードプリチャージ信号ＳＯＰＣＧは、図1のバッファ制御信号ＢＣＳの一つであり得る。プリチャージトランジスタ６４０は、第２のセンシングノードプリチャージ信号ＳＯＰＣＧがローロジックレベルにイネーブルされた場合、センシングノードＳＯをコア電圧ＶＣの電圧レベルにプリチャージさせることができる。ディスチャージトランジスタ６５０は、ＮチャンネルＭＯＳトランジスタであり得る。ディスチャージトランジスタ６５０のゲートは、センシングノードＳＯと連結され得る。ディスチャージトランジスタ６５０のドレインは、第２の共通ノードＣＮ２と連結され得る。ディスチャージトランジスタ６５０のソースは、接地電圧と連結され得る。
【0058】
プログラム動作のうちのプログラムを遂行する際に、第１乃至第３のラッチ回路６１０、６２０、６３０は、第１乃至第３のリセット信号ＲＳＴ１、ＲＳＴ２、ＲＳＴ３、及び、第１乃至第３のセット信号ＳＥＴ１、ＳＥＴ２、ＳＥＴ３に基づいて、第１乃至第３のデータラッチ信号Ｑ１、Ｑ２、Ｑ２のロジックレベルを設定できる。例えば、１、１、０のプログラムデータをプログラミングするプログラム動作を遂行する場合、第２のセンシングノードプリチャージ信号ＳＯＰＣＧがイネーブルされ、センシングノードＳＯをコア電圧ＶＣにプリチャージさせた後、ハイロジックレベルを有する第１のセット信号ＳＥＴ１、第２のセット信号ＳＥＴ２及び第３のリセット信号ＲＳＴ３が印加され、ローロジックレベルを有する第１のリセット信号ＲＳＴ１、第２のリセット信号ＲＳＴ２及び第３のセット信号ＳＥＴ３が印加され得る。第１のラッチ回路６１０の第２のトランジスタ６１４及びディスチャージトランジスタ６５０を介して、第１のデータラッチ信号の相補信号Ｑ１Ｎがローロジックレベルに設定され、第１のデータラッチ信号Ｑ１はハイロジックレベルに設定され得る。第２のラッチ回路６２０の第２のトランジスタ６２４及びディスチャージトランジスタ６５０を介して、第２のデータラッチ信号の相補信号Ｑ２Ｎがローロジックレベルに設定され、第２のデータラッチ信号Ｑ２はハイロジックレベルに設定され得る。第３のラッチ回路６３０の第１のトランジスタ６３３及びディスチャージトランジスタ６５０を介して、第３のデータラッチ信号Ｑ３がローロジックレベルに設定され、第３のデータラッチ信号の相補信号Ｑ３Ｎはハイロジックレベルに設定され得る。
【0059】
プログラム動作のうちの検証を遂行する際に、第１乃至第３のラッチ回路６１０、６２０、６３０は、第１乃至第３の転送信号ＴＲ１、ＴＲ２、ＴＲ３、及び、第１乃至第３の転送信号の相補信号ＴＲ１Ｎ、ＴＲ２Ｎ、ＴＲ３Ｎに基づいて、センシングノードＳＯの電圧レベルを変化させることができる。例えば、第２のセンシングノードプリチャージ信号ＳＯＰＣＧがイネーブルされ、センシングノードＳＯがコア電圧ＶＣにプリチャージされた後、ハイロジックレベルを有する第１の転送信号の相補信号ＴＲ１Ｎ、第２の転送信号の相補信号ＴＲ２Ｎ及び第３の転送信号ＴＲ３が印加され、ローロジックレベルを有する第１の転送信号ＴＲ１、第２の転送信号ＴＲ２及び第３の転送信号の相補信号ＴＲ３Ｎが印加される場合、センシングノードＳＯの電圧レベルはハイロジックレベルに保持できる。このとき、第１の転送信号ＴＲ１、第２の転送信号ＴＲ２及び第３の転送信号の相補信号ＴＲ３Ｎのいずれか一つでもハイロジックレベルを有する場合、データラッチ回路５４０は、センシングノードＳＯの電圧レベルをローロジックレベルに変化させることができる。例えば、ハイロジックレベルを有する第１の転送信号ＴＲ１が印加される場合、第３のトランジスタ６１５及び第５のトランジスタ６１７を介して、センシングノードＳＯが接地電圧と連結され、センシングノードＳＯの電圧レベルはローロジックレベルに変化し得る。
【0060】
図１１は、図９に示すパス／フェイルラッチ回路５５０の構成を示す図である。図１１を参照すれば、パス／フェイルラッチ回路５５０は、第１のインバータ７１１、第２のインバータ７１２、第１のトランジスタ７１３、第２のトランジスタ７１４、第３のトランジスタ７１５及び第４のトランジスタ７１６を含むことができる。第１のインバータ７１１の入力端は、第２のインバータ７１２の出力端と連結され、第２のインバータ７１２の出力端に、検証ラッチ信号ＱＭを格納できる。第１のインバータ７１１の出力端は、第２のインバータ７１２の入力端と連結され、第１のインバータ７１１の出力端に、検証ラッチ信号の相補信号ＱＭＮを格納できる。第１乃至第４のトランジスタ７１３～７１６は、ＮチャンネルＭＯＳトランジスタであり得る。第１のトランジスタ７１３のゲートは、検証リセット信号ＭＲＳＴを受信し、第１のトランジスタ７１３のドレインは、第１のインバータ７１１の入力端及び第２のインバータ７１２の出力端と共通に連結され、第１のトランジスタ７１３のソースは、図９の第１の共通ノードＣＮ１と連結され得る。第２のトランジスタ７１４のゲートは、検証セット信号ＭＳＥＴを受信し、第２のトランジスタ７１４のドレインは、第１のインバータ７１１の出力端及び第２のインバータ７１２の入力端と共通に連結され、第２のトランジスタ７１４のソースは、第１の共通ノードＣＮ１と連結され得る。第３のトランジスタ７１５のゲートは、検証転送信号ＴＲＭを受信し、第３のトランジスタ７１５のドレインは、センシングノードＳＯと連結され得る。第４のトランジスタ７１６のゲートは、検証ラッチ信号ＱＭを受信し、第４のトランジスタ７１６のドレインは、第３のトランジスタ７１５のソースと連結され、第４のトランジスタ７１６のソースは、接地電圧と連結され得る。検証リセット信号ＭＲＳＴ、検証セット信号ＭＳＥＴ及び検証転送信号ＴＲＭは、図1のバッファ制御信号ＢＣＳに含まれ得る。
【0061】
プログラム動作のうちの検証を遂行し、検証結果がパスの場合、ハイロジックレベルを有する検証セット信号ＭＳＥＴ、及びローロジックレベルを有する検証リセット信号ＭＲＳＴが印加され、検証ラッチ信号ＱＭはハイロジックレベルに設定できる。検証結果がフェイルの場合、ローロジックレベルを有する検証セット信号ＭＳＥＴ、及びハイロジックレベルを有する検証リセット信号ＭＲＳＴが印加され、検証ラッチ信号ＱＭはローロジックレベルに設定できる。以後、プログラム動作のうちの検証を遂行する際に、ハイロジックレベルを有する検証転送信号ＴＲＭが印加され得る。検証ラッチ信号ＱＭがローロジックレベルに設定された場合、センシングノードＳＯの電圧レベルは変化されない。検証ラッチ信号ＱＭがハイロジックレベルに設定された場合、センシングノードＳＯは、第３のトランジスタ７１５及び第４のトランジスタ７１６を介して接地電圧と連結され、センシングノードＳＯの電圧レベルは、ローロジックレベルに変化し得る。
【0062】
図１２は、図１のメモリ装置１００と連結されるプロセッサ１５０を示す図である。プロセッサ１５０は、メモリ装置１００のプログラム動作を遂行させる外部装置であり得る。プロセッサは、セルラーフォン（cellular phone）、ＧＰＳナビゲーションシステム、オートモーティブ制御システムのいずれか一つの一部であり得る。プロセッサ１５０は、外部信号ＥＳをメモリ装置１００に提供して、メモリ装置１００に格納されたデータを読み出し、メモリ装置１００にデータを格納できる。
【0063】
本発明が属する技術分野における当業者は、本発明がその技術的思想や必須特徴を変更しなくて他の具体的な形態で実施できるので、前述した実施例等は、全ての面において例示的なものであり、限定的なものではない。本発明の範囲は、詳細な説明よりは後述する特許請求の範囲によって示され、特許請求の範囲の意味及び範囲、そしてその等価概念から導出される全ての変更又は変形された形態が、本発明の範囲に含まれるものと解析しなければならない。
【図1】
【図2】
【図3】
【図4a】
【図4b】
【図5a】
【図5b】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】