特開 2024-115388 半導体装置、および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024115388

(43)【公開日】2024-08-26

(54)【発明の名称】半導体装置、および半導体装置の製造方法

(51)【国際特許分類】

   H01L 27/146 20060101AFI20240819BHJP

【ＦＩ】

H01L27/146 A

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2023021059

(22)【出願日】2023-02-14

(71)【出願人】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(71)【出願人】

【識別番号】504157024

【氏名又は名称】国立大学法人東北大学

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】葛西 大樹

(72)【発明者】

【氏名】黒田 理人

(72)【発明者】

【氏名】須川 成利

【テーマコード（参考）】

4M118

【Ｆターム（参考）】

4M118AA05

4M118AB01

4M118BA14

4M118CA02

4M118EA14

4M118FA27

4M118FA38

4M118GB03

4M118GB08

4M118HA25

(57)【要約】

【課題】リーク電流の発生を抑制することができる半導体装置及びその半導体装置の製造方法を提供すること。
【解決手段】第１の導電型の半導体基板と、フォトダイオードと、第１の導電型のウェル領域を有し、フォトダイオードにおいて生成された電荷を増幅するトランジスタと、半導体基板と同じ第１の導電型のウェル領域を有し、トランジスタからの電荷を蓄積して保持するＭＯＳ型容量部と、をそれぞれ有する複数の画素と、トランジスタのウェル領域及びＭＯＳ型容量部のウェル領域を覆うように半導体基板に形成され、第２の導電型用の不純物が注入された第１の拡散層と、各画素のトランジスタのウェル領域とＭＯＳ型容量部のウェル領域とをそれぞれ覆うように半導体基板に形成され、第２の導電型用の不純物が注入された複数の第２の拡散層と、を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１の導電型の半導体基板と、
前記半導体基板に形成されたフォトダイオードと、前記半導体基板に形成され、前記第１の導電型のウェル領域を有し、前記フォトダイオードにおいて生成された電荷を増幅するトランジスタと、前記半導体基板に形成され、前記半導体基板と同じ第１の導電型のウェル領域を有し、前記トランジスタからの電荷を蓄積して保持するＭＯＳ型容量部と、をそれぞれ有する複数の画素と、
複数の前記画素の全面に亘って、前記トランジスタのウェル領域及び前記ＭＯＳ型容量部のウェル領域を覆うように前記半導体基板に形成され、前記第１の導電型とは異なる第２の導電型用の不純物が注入された第１の拡散層と、
各画素の前記トランジスタのウェル領域と前記ＭＯＳ型容量部のウェル領域とをそれぞれ覆うように前記半導体基板に形成され、前記第２の導電型用の不純物が注入された複数の第２の拡散層と、
を有する半導体装置。

【請求項2】

前記半導体基板において前記フォトダイオードが形成される面から見て、前記第２の拡散層は、前記第１の拡散層よりも深く形成される請求項１に記載の半導体装置。

【請求項3】

前記第１の導電型はＰ型であり、前記第２の導電型はＮ型である請求項１又は請求項２に記載の半導体装置。

【請求項4】

前記フォトダイオードは、Ｘ線検出用のフォトダイオードである請求項１又は請求項２に記載の半導体装置。

【請求項5】

第１の導電型の半導体基板に、ドライエッチングにより溝を設けて酸化膜を埋め込むことで素子分離部を設け、化学機械研磨により前記半導体基板の表面を平坦化する工程と、
後に形成される複数の画素の全面に亘って、各画素が有するトランジスタのウェル領域及びＭＯＳ型容量部のウェル領域を覆う領域で、前記半導体基板に、前記第１の導電型とは異なる第２の導電型用の不純物を注入して熱拡散を行い第１の拡散層を形成する工程と、
後に形成される複数の各画素の前記トランジスタのウェル領域と前記ＭＯＳ型容量部のウェル領域とをそれぞれ覆う領域で、前記半導体基板に、前記第２の導電型用の不純物を注入して熱拡散を行い第２の拡散層を形成する工程と、
前記ＭＯＳ型容量部、前記トランジスタ及びフォトダイオードを形成する工程と、
を有する半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体装置に関し、特に、同一の半導体基板上にフォトダイオードと、トランジスタなどの回路素子と、信号電荷の一時保存用としてのＭＯＳ容量とを混載した画素部を持つ軟Ｘ線ＣＭＯＳイメージセンサ等に対して好適な半導体装置、及び半導体装置の製造方法に関する。

【背景技術】

【0002】

変換部（フォトダイオード）、転送トランジスタ及び増幅トランジスタを含む軟Ｘ線検出装置が知られている（例えば、特許文献１参照）。特許文献１記載の軟Ｘ線検出装置は、いわゆる、表面照射型イメージセンサであり、互いに隣接する２つの変換部の間にＮ型のトランジスタを配置しないことで、検出精度を向上させている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１３－３８１７４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１記載の表面照射型イメージセンサの場合、例えばフォトダイオードの面積が画素部の５０％だとすると、入射光のうちのフォトダイオードにより遮光されない５０％分の光しか信号として活用できないという問題点があった。

【0005】

この問題を解決するために、信号光をイメージセンサの裏面側から入射させる裏面照射型イメージセンサがある。裏面照射型イメージセンサによれば、イメージセンサの裏面には遮光するものが無いため、入射光の全てを信号光として活用できる。ただし、軟Ｘ線を用いるセンサの場合、入射したＸ線がシリコン基板内で吸収されずに突き抜けてしまう場合、表面側に形成したトランジスタの誤動作を引き起こす可能性がある。このため、大部分のＸ線がシリコン内で吸収されるように、シリコン支持基板の厚さを例えば５０μｍ等に厚く設けることが考えられる。大部分のＸ線がシリコン支持基板内で吸収されることは、入射したＸ線をより多く信号として活用できることも意味している。

【0006】

ここで、入射したＸ線は、シリコン基板内でシリコン原子と衝突して信号電荷となり得る電子正孔対を発生させる。この信号電荷をフォトダイオードで効率的に収集するためには、支持基板裏面に数十Ｖの電圧を印加して、フォトダイオードから広げる空乏層を支持基板裏面まで到達させる必要がある。

【0007】

一方で、支持基板表面に形成したトランジスタ及びＭＯＳ容量については０Ｖの電圧を印加しているため、トランジスタ及びＭＯＳ容量のウェル領域のＰＮ型が支持基板と同じ型であった場合に、ウェル領域と支持基板裏面との電位差でリーク電流が発生してしまうという問題がある。
本発明は、上記の事情に鑑みて、リーク電流の発生を抑制することができる半導体装置及びその半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0008】

上記課題を解決するため、本発明に係る半導体装置は、第１の導電型の半導体基板と、
前記半導体基板に形成されたフォトダイオードと、前記半導体基板に形成され、前記第１の導電型のウェル領域を有し、前記フォトダイオードにおいて生成された電荷を増幅するトランジスタと、前記半導体基板に形成され、前記半導体基板と同じ第１の導電型のウェル領域を有し、前記トランジスタからの電荷を蓄積して保持するＭＯＳ型容量部と、をそれぞれ有する複数の画素と、複数の前記画素の全面に亘って、前記トランジスタのウェル領域及び前記ＭＯＳ型容量部のウェル領域を覆うように前記半導体基板に形成され、前記第１の導電型とは異なる第２の導電型用の不純物が注入された第１の拡散層と、各画素の前記トランジスタのウェル領域と前記ＭＯＳ型容量部のウェル領域とをそれぞれ覆うように前記半導体基板に形成され、前記第２の導電型用の不純物が注入された複数の第２の拡散層と、を有するものである。

【0009】

上記課題を解決するため、本発明に係る半導体装置の製造方法は、第１の導電型の半導体基板に、ドライエッチングにより溝を設けて酸化膜を埋め込むことで素子分離部を設け、化学機械研磨により前記半導体基板の表面を平坦化する工程と、後に形成される複数の画素の全面に亘って、各画素が有するトランジスタのウェル領域及びＭＯＳ型容量部のウェル領域を覆う領域で、前記半導体基板に、前記第１の導電型とは異なる第２の導電型用の不純物を注入して熱拡散を行い第１の拡散層を形成する工程と、後に形成される複数の各画素の前記トランジスタのウェル領域と前記ＭＯＳ型容量部のウェル領域とをそれぞれ覆う領域で、前記半導体基板に、前記第２の導電型用の不純物を注入して熱拡散を行い第２の拡散層を形成する工程と、前記ＭＯＳ型容量部、前記トランジスタ及びフォトダイオードを形成する工程と、を有する。

【発明の効果】

【0010】

本発明によれば、リーク電流の発生を抑制することができる半導体装置及びその半導体装置の製造方法を提供することが可能となる、という効果を奏する。

【図面の簡単な説明】

【0011】

【図1】第１の実施の形態に係る半導体装置の構成の一例を示す断面図である。

【図2】第１の実施の形態に係る半導体装置の平面図である。

【図3】第１の実施の形態に係る半導体装置の一部拡大平面図である。

【図4】第１の実施の形態に係る半導体装置の製造方法を示すフローチャートである。

【図5】第１の実施の形態に係る半導体装置の構成の変形例を示す断面図である。

【図6】第２の実施の形態に係る半導体装置の構成の一例を示す断面図である。

【図7】比較例としての半導体装置の構成の一例を示す断面図である。

【発明を実施するための形態】

【0012】

以下、本発明の技術の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一又は等価な構成要素及び部分には同一の参照符号を付与している。また、図面の寸法比率は、説明の都合上誇張されており、実際の比率とは異なる場合がある。

【0013】

（第１の実施の形態）
（半導体装置の構造）
図１～図３を用いて、第１の実施の形態の半導体装置の構造について説明する。
最初に、第１の実施の形態の半導体装置の構造について、主に図１を参照しつつ、適宜図２及び図３を参照して、説明する。
図１は、第１の実施の形態に係る半導体装置の構成の一例を示す断面図である。図２は、第１の実施の形態に係る半導体装置の平面図である。図３は、第１の実施の形態に係る半導体装置の一部拡大平面図である。

【0014】

本実施の形態では、図１に示すように、半導体装置１０は、半導体基板１２、画素部８０、第１の拡散層６０、及び第２の拡散層７０を有する。なお、図１において、第１の拡散層６０は、右上がり斜線でハッチングして表し、第２の拡散層７０は、右下がりの斜線でハッチングして表している。

【0015】

半導体基板１２は、第１の導電型の半導体基板である。第１の導電型は、例えば、Ｐ型であり、第１の導電型用の不純物であるボロンが注入されて拡散されている。半導体基板１２の導電型は、Ｎ型であっても良い。以下、本実施形態では、半導体基板１２の導電型がＰ型である場合を例に説明する。

【0016】

画素部８０は、複数の画素８１を有する。複数の画素８１は、半導体基板１２に形成されており、例えば、図２に示すように、所定のパターンで繰り返し形成されている。複数の画素８１は、素子分離部としてのＳＴＩ（Shallow trench isolation）２０により、相互に分離される。各画素８１は、フォトダイオード部４０、トランジスタ部３０、及びＭＯＳ型容量部５０を有する。

【0017】

フォトダイオード部４０は、半導体基板１２に形成されたフォトダイオード４１を有する。フォトダイオード４１は、受光により電荷を生成する。フォトダイオード４１は、例えば、Ｘ線検出用のフォトダイオードである。

【0018】

トランジスタ部３０は、半導体基板１２に形成されたトランジスタ３１を有する。トランジスタ３１は、半導体基板１２と同じ第１の導電型のウェル領域３２、例えば、Ｐ型のウェル領域３２を有する。トランジスタ３１は、フォトダイオード４１により生成された電荷を増幅する。ウェル領域３２には、Ｎ型のソース領域３３及びドレイン領域３４が設けられる。

【0019】

ＭＯＳ型容量部５０は、ゲート絶縁膜５３により分離されたゲート５１を有する。また、ＭＯＳ型容量部５０は、半導体基板１２に形成され、半導体基板１２と同じ第１の導電型のウェル領域５２、例えば、Ｐ型のウェル領域５２を有する。ＭＯＳ型容量部５０は、トランジスタからの電荷を蓄積して保持する。ウェル領域５２には、Ｎ型のソース領域５４及びドレイン領域５５が設けられる。

【0020】

第１の拡散層６０は、複数の画素８１の全面に亘って、トランジスタ３１のウェル領域３２及びＭＯＳ型容量部５０のウェル領域５２を覆う（覆い包む）ように半導体基板１２に形成されている。第１の拡散層６０は、例えば、図２及び図３の平面図において、右上がり斜線で示す範囲のように、画素部８０の全面に亘って、すなわち、複数の画素８１に亘って形成されている。なお、図２に示すように、画素部８０の周囲には、画素８１以外の周辺回路が設けられる周辺回路トランジスタ部３５が形成されている。

【0021】

第１の拡散層６０は、第１の導電型とは異なる第２の導電型用の不純物が注入され拡散されている。第１の導電型とは異なる第２の導電型用の不純物は、例えばリンである。

【0022】

第２の拡散層７０は、各画素８１のトランジスタ３１のウェル領域３２とＭＯＳ型容量部５０のウェル領域５２とをそれぞれ覆う（覆い包む）ように半導体基板１２に複数形成されている。第２の拡散層７０は、第１の導電型とは異なる第２の導電型用の不純物が注入され拡散されている。第１の導電型とは異なる第２の導電型用の不純物は、例えばリンである。

【0023】

このように、第１実施形態の半導体装置１０では、第１の拡散層６０及び第２の拡散層７０が形成されていない半導体基板１２の部分（以下、支持基板部分１４と呼ぶ）と、トランジスタ部３０のウェル領域３２及びＭＯＳ型容量部５０のウェル領域５２との間に、第１の拡散層６０及び第２の拡散層７０が配置される構造を有する。すなわち、Ｐ型のウェル領域３２及びウェル領域５２と、Ｐ型の支持基板部分１４との間に、Ｎ型用のリンがドーピングされた第１の拡散層６０及び第２の拡散層７０が介在する。同じ導電型のＰ型のウェル領域３２及びウェル領域５２と、Ｐ型の支持基板部分１４とが、第１の拡散層６０及び第２の拡散層７０の介在により非連続となる。従って、第１の拡散層６０及び第２の拡散層７０と、支持基板部分１４との間のリーク電流を低減させることができ、結果として、支持基板部分１４を空乏化できる。

【0024】

また、第１の拡散層６０及び第２の拡散層７０がオーバーラップする部分（ハッチングが重なる部分）は、ウェル領域３２及びウェル領域５２を含む。従って、トランジスタ部３０のウェル領域３２及びＭＯＳ型容量部５０のウェル領域５２で発生した信号電荷をロスなくフォトダイオード４１に運べる。また、第２の拡散層７０に注入するリンの濃度を調整することにより、フォトダイオード４１を空乏化でき、フォトダイオード４１で発生した信号電荷をロス無くゲートに運べる。

【0025】

また、半導体基板１２においてフォトダイオード４１が形成される面（図１において上面）から見て、第２の拡散層７０は、第１の拡散層６０よりも深く形成される。これにより、ウェル領域３２及びウェル領域５２の底面から、支持基板部分１４に向かって、リンの濃度が段階的に薄くなる。つまり、第１の拡散層６０及び第２の拡散層７０がオーバーラップする部分がリンの濃度が最も高く、第１の拡散層６０よりも深い第２の拡散層７０の部分のリンの濃度がその次に高く、支持基板部分１４がリンの濃度が最も低い（ゼロ）。リンの濃度が段階的になるため、支持基板部分１４へよりリーク電流が流れにくくできる。

【0026】

また、本実施形態では、半導体基板１２の入射光側（図１において下面）の全面に亘って、半導体基板１２よりも第１の導電型用の不純物であるボロンの濃度が濃い裏面Ｐ型層９０が形成されている。裏面Ｐ型層９０は、例えば、半導体基板１２のボロンの濃度が１０^１２ｃｍ^－３であり、裏面Ｐ型層９０のボロンの濃度が１０^２０ｃｍ^－３である。なお、裏面Ｐ型層９０は、例えばその厚さが半導体基板１２に比べ薄い厚さとなるように形成される。

【0027】

また、本実施の形態では、図２に示すように、半導体装置１０の外周、より詳しくは、周辺回路トランジスタ部３５の外側に、Ｐ型層１００が続くように形成されている。

【0028】

（半導体装置の製造方法）
次に、第１の実施の形態の半導体装置の製造方法について説明する。
図４は、第１の実施の形態に係る半導体装置の製造方法を示すフローチャートである。

【0029】

ステップＳ１０において、Ｐ型の半導体基板１２に、ドライエッチングにより溝を設けて酸化膜を埋め込むことで素子分離部としてのＳＴＩ（Shallow trench isolation）２０を設け、化学機械研磨により半導体基板１２の表面を平坦化する。ＳＴＩ２０は、フォトリソグラフィ、エッチング、及び化学蒸着法（ＣＶＤ）等のいずれの方法により形成されてもよい。

【0030】

ステップＳ１１において、後に形成される複数の画素８１の全面に亘って、各画素８１が有するトランジスタ部３０のウェル領域３２及びＭＯＳ型容量部５０のウェル領域５２を覆う領域で、半導体基板１２に、Ｐ型とは異なる導電型用の不純物としてリンを注入して、熱拡散を行い第１の拡散層６０を形成する。具体的には、不純物注入のためのパッド酸化膜を、酸化によって例えば３００オングストロームの厚さに形成する。そして、図２の画素部８０の範囲を開口したフォトレジストをフォトリソグラフィにより形成し、リンを注入する。リンの条件としては、例えば、３０００ｋｅＶ、１．０Ｅ＋１１ｃｍ^－２等であり、注入深さが深くなるため、フォトリソグラフィのフォトレジストの厚みは例えば７μｍ程度の厚いレジストが必要となる。厚いフォトレジストを用いた場合、マスクずれや寸法バラツキが大きくなってしまうため、第１の拡散層６０は画素部８０の全体に注入する。

【0031】

ステップＳ１２において、後に形成される複数の各画素８１のトランジスタ部３０のウェル領域３２とＭＯＳ型容量部５０のウェル領域５２とをそれぞれ覆う領域で、半導体基板１２に、Ｎ型用の不純物としてリンを注入して、熱拡散を行い第２の拡散層７０を形成する。第２の拡散層７０における不純物注入の条件としては、例えば、 １６００ｋｅＶ、１．０Ｅ＋１１ｃｍ^－２等である。フォトリソグラフィのフォトレジストの厚さは４μｍ程度とする。これにより、画素８１毎にパターンを形成しても、マスクずれや寸法バラツキは画素８１のサイズに対して十分許容できる程度となる。

【0032】

ステップＳ１３において、第１の拡散層６０及び第２の拡散層７０を、例えば、１１００度で２４時間程度加熱することにより熱拡散を行い、Ｎ型のウェル領域３２及びウェル領域５２に拡散されたボロンの濃度に比べて、深くて薄い濃度の拡散層を得る。
また、ここで、半導体基板１２に、Ｐ型の不純物としてボロンを注入して、熱拡散を行い裏面Ｐ型層９０を形成する。
ステップＳ１４において、トランジスタ部３０、フォトダイオード部４０、ＭＯＳ型容量部５０、及び配線を有する中間膜１３（層間膜）等を形成する。トランジスタ部３０等については、通常の方法により形成するため、ここでの説明を省略する。

【0033】

なお、上述した第１の実施の形態では、図１に示すように、半導体基板１２においてフォトダイオード４１が形成される面（図１において上面）まで、第２の拡散層７０が形成され、トランジスタ部３０のウェル領域３２及びＭＯＳ型容量部５０のウェル領域５２を完全に覆うことで、リーク電流の発生を抑制している。しかし、第１の実施の形態のように、半導体基板１２においてフォトダイオード４１が形成される面（図１において上面）まで、第２の拡散層７０が形成され、トランジスタ部３０のウェル領域３２及びＭＯＳ型容量部５０のウェル領域５２を完全に覆うことが望ましいが、半導体基板１２においてフォトダイオード４１が形成される面（図１において上面）まで第２の拡散層７０が形成されない場合があってもよい。すなわち、図５に示すトランジスタ部３０のウェル領域３２の左側部分及びＭＯＳ型容量部５０のウェル領域５２の右側部分のそれぞれ一部に、第２の拡散層７０に覆われていない部分Ｆがあってもよい。また、第２の拡散層７０のリンの濃度は均一ではなく、半導体基板１２においてフォトダイオード４１が形成される面（図１において上面）に近づくにしたがって、第２の拡散層７０のリンの濃度が低くなるように形成されてもよい。すなわち、図１に示すトランジスタ部３０のウェル領域３２の左側部分及びＭＯＳ型容量部５０のウェル領域５２の右側部分は、第２の拡散層７０のリンの濃度が、ウェル領域３２の下側部分及びウェル領域５２の下側部分に比べ、低く形成されていてもよい。これは、半導体基板１２に不純物としてリンを注入して熱拡散を行い第２の拡散層７０を形成する際に、半導体基板１２においてフォトダイオード４１が形成される面（図１及び図５において上面）まで均一な濃度でリンを注入することが望ましいが、均一な濃度でリンを注入することは困難であり、半導体基板１２においてフォトダイオード４１が形成される面（図１及び図５において上面）までリンが到達せず第２の拡散層７０に覆われていない部分Ｆが発生することや、到達しても濃度が低い場合が発生しうるためである。

【0034】

上述したように、半導体基板１２は不純物としてボロンが注入されて拡散されており、又、第１の拡散層６０は不純物としてリンが注入されて拡散されている。そして、半導体基板１２が空乏化する前に第１の拡散層６０と第２の拡散層７０とが空乏化するとそれ以上半導体基板１２が空乏化しなくなってしまうため、リーク電流を抑えつつ、光をフォトダイオード４１に伝えることができるように、半導体基板１２の厚さと不純物の濃度と、第１の拡散層６０の厚さと不純物の濃度との関係は、以下のようになることが望ましい。
Ｘ（半導体基板１２の厚さ）×Ａ（半導体基板１２の不純物の濃度）＝Ｙ（第１の拡散層６０の厚さ）×Ｂ（第１の拡散層６０の不純物の濃度）
このため、本実施形態では、例えば、半導体基板１２の厚さは４５μｍであり、第１の拡散層６０の厚さは３μｍなどとなる。なお、半導体基板１２の厚さは、様々な環境で使用されるため、耐用年数を考慮し４０μｍ以上であることが望ましい。また、Ａ（半導体基板１２の不純物の濃度）とＢ（第１の拡散層６０の不純物の濃度）とは、不純物の濃度が半導体基板１２や第１の拡散層６０の部分によって異なる場合があるため、各不純物の平均濃度であることが望ましい。

【0035】

（第２の実施の形態）
本発明の第２の実施の形態について説明する。第２の実施の形態において、第１の実施の形態と同様の構成については、同様の参照符号を付し、その説明を省略する。
図６は、第２の実施の形態に係る半導体装置の構成の一例を示す断面図である。

【0036】

図６に示すように、第２の実施の形態の半導体装置１０Ａは、第１の実施の形態と同様に、半導体基板１２は、画素部８０と、第１の拡散層６０と、第２の拡散層７０とを有する。一方、第２の実施の形態では、画素部８０に含まれるＭＯＳ型容量部５６が、第１の実施形態のＭＯＳ型容量部５０と異なる。具体的には、ＭＯＳ型容量部５６は、第１の実施形態の平面構造から、トレンチ構造に変更されている。トレンチ構造を有することで、単位面積当りの容量値を大きく増加させられる。

【0037】

第２の実施の形態の半導体装置１０Ａの形成方法は、第１の実施の形態と同じようにまずは素子分離部（ＳＴＩ）２０、第１の拡散層６０（図１において、右上がり斜線で示す領域）、第２の拡散層７０（図１において、右下がり斜線で示す領域）を形成する。そして、トレンチ構造を形成する。

【0038】

この後に、通常のトランジスタ３１及びフォトダイオード４１を形成する工程を行う。第１の実施の形態と同様に、第１の拡散層６０及び第２の拡散層７０の濃度により、トランジスタ部３０のウェル領域３２及びＭＯＳ型容量部５６のウェル領域５２と、支持基板部分１４との間で、リーク電流を低減でき、半導体基板１２（支持基板部分１４）を完全空乏化させることが可能となる。第１の拡散層６０及び第２の拡散層７０は、第１の実施の形態と同様の効果を奏する。

【0039】

（比較例）
次に、比較例について説明する。
図７は比較例に係る半導体装置の構成を示す断面図である。
図７に示す半導体装置１００は、一般的な表面照射型イメージセンサである。
図７に示すように、表面照射型イメージセンサに係る半導体装置１００では、第１の実施の形態と同様に、同一のウェハ上にフォトダイオード１４１を有するフォトダイオード部１４０と、トランジスタ１３１などの回路素子を有するトランジスタ部１３０と、信号電荷の一時保存用としてのＭＯＳ型容量部１５０とを混在させている。

【0040】

この構造では、入射光によるトランジスタ１３１等の誤動作の防止のために、トランジスタ１３１などの回路素子、及び信号電荷の一時保存用としてのＭＯＳ型容量部１５０を遮光メタル２００で覆っている。このため、半導体装置１００の表面側から入射した信号光のうち、フォトダイオード１４１領域近傍の遮光されていない部分に入射した光しか信号として活用できない。この場合、光が入射するのはＳｉ表面から数μｍの領域であるため、高感度化のためにフォトダイオード１４１の領域を空乏化させようとした場合でも、半導体基板１１２を接地し、フォトダイオード１４１に例えば３Ｖ程度の電圧を印加するだけでも、空乏層内に入射光を収めることが出来る。

【0041】

一方で、半導体装置１００では、第１及び第２の実施の形態で説明したような第１の拡散層６０、及び第２の拡散層７０は、形成されていない。半導体装置１００において、トランジスタ１３１のウェル領域１３２、及びＭＯＳ型容量部１５０のウェル領域１５２の導電型（ＰＮ型）が、半導体基板１１２と同一の型であった場合に、ウェル領域１３２、１５２と、半導体基板１１２（支持基板）との電位差でリーク電流が発生してしまうことになる。

【符号の説明】

【0042】

１０、１０Ａ、 半導体装置
１２、１１２ 半導体基板
１３ 中間膜（層間膜）
１４ 支持基板部分
２０ 素子分離部（ＳＴＩ）
３０、１３０ トランジスタ部
３１、１３１ トランジスタ
３２、１３２、５２、１５２ ウェル領域
３３、５４ ソース領域
３４、５５ ドレイン領域
４０、１４０ フォトダイオード部
４１、１４１ フォトダイオード
５０、５６、１５０ ＭＯＳ型容量部
６０ 第１の拡散層
７０ 第２の拡散層
８０ 画素部
８１ １画素
９０ 裏面Ｐ型層
１００ Ｐ型層
２００ 遮光メタル

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】