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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024115582
(43)【公開日】2024-08-27
(54)【発明の名称】演算増幅器
(51)【国際特許分類】
H03F 3/45 20060101AFI20240820BHJP
【ＦＩ】
H03F3/45 220
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2023021264
(22)【出願日】2023-02-15
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】100099818
【弁理士】
【氏名又は名称】安孫子 勉
(72)【発明者】
【氏名】徳永 光紀
(72)【発明者】
【氏名】彌永 大児
(72)【発明者】
【氏名】小川 正訓
【テーマコード（参考）】
5J500
【Ｆターム（参考）】
5J500AA01
5J500AA12
5J500AA47
5J500AC35
5J500AC54
5J500AF12
5J500AF15
5J500AF17
5J500AH02
5J500AH25
5J500AH29
5J500AK02
5J500AK05
5J500AK47
5J500AM01
5J500AM06
5J500AM08
5J500AM13
5J500AM21
5J500AT01
5J500AT03
5J500DP01
(57)【要約】 （修正有）
【課題】ゲインピーク（利得戻り）を生ずることなく高い回路利得を確保しつつ、周波数特性の安定性を維持可能とする演算増幅器を提供する。
【解決手段】入力信号を増幅する前段アンプ１０１と、前段アンプ１０１の出力信号を増幅出力する出力回路１０２とを備える演算増幅器において、出力回路１０２は、第１のトランジスタ１１～第３のトランジスタ１３がダーリントン接続され、第１のトランジスタ１１のベースと、第３のトランジスタ１３のコレクタとの間には第１の位相補償回路３０が設けられ、第１のトランジスタ１１のベースと、第３のトランジスタ１３のベースとの間には第２の位相補償回路４０が設けられて、位相補償がなされる。このため、周波数特性に影響する２つのパラメータである位相余裕及び利得余裕の双方をバランス良く実現可能となっている。
【選択図】図１
【解決手段】入力信号を増幅する前段アンプ１０１と、前段アンプ１０１の出力信号を増幅出力する出力回路１０２とを備える演算増幅器において、出力回路１０２は、第１のトランジスタ１１～第３のトランジスタ１３がダーリントン接続され、第１のトランジスタ１１のベースと、第３のトランジスタ１３のコレクタとの間には第１の位相補償回路３０が設けられ、第１のトランジスタ１１のベースと、第３のトランジスタ１３のベースとの間には第２の位相補償回路４０が設けられて、位相補償がなされる。このため、周波数特性に影響する２つのパラメータである位相余裕及び利得余裕の双方をバランス良く実現可能となっている。
【選択図】図１
【特許請求の範囲】
【請求項1】
入力信号を増幅する前段アンプと、前記前段アンプの出力信号を増幅出力する出力回路とを具備してなる演算増幅器であって、
前記出力回路は、３つのトランジスタである第１乃至第３のトランジスタがダーリントン接続されて構成され、
前記ダーリントン接続の入力段となる前記第１のトランジスタのベースと、前記ダーリントン接続の出力段となる前記第３のトランジスタのコレクタとの間に、第１の位相補償回路が、
前記ダーリントン接続の入力段となる前記第１のトランジスタのベースと、前記ダーリントン接続の出力段となる前記第３のトランジスタのベースとの間に、第２の位相補償回路が、それぞれ設けられると共に、前記第２のトランジスタのエミッタと前記第３のトランジスタのベースとの間に段間抵抗器が設けられ、
前記第１の位相補償回路は、前記第１のトランジスタのベース側から第１の位相補償用のコンデンサと第１の位相補償用の抵抗器とが直列接続されて構成され、
前記第２の位相補償回路は、前記第１のトランジスタのベースと前記第３のトランジスタのベースとの間に、第２の位相補償用のコンデンサが直列接続されてなることを特徴とする演算増幅器。
前記出力回路は、３つのトランジスタである第１乃至第３のトランジスタがダーリントン接続されて構成され、
前記ダーリントン接続の入力段となる前記第１のトランジスタのベースと、前記ダーリントン接続の出力段となる前記第３のトランジスタのコレクタとの間に、第１の位相補償回路が、
前記ダーリントン接続の入力段となる前記第１のトランジスタのベースと、前記ダーリントン接続の出力段となる前記第３のトランジスタのベースとの間に、第２の位相補償回路が、それぞれ設けられると共に、前記第２のトランジスタのエミッタと前記第３のトランジスタのベースとの間に段間抵抗器が設けられ、
前記第１の位相補償回路は、前記第１のトランジスタのベース側から第１の位相補償用のコンデンサと第１の位相補償用の抵抗器とが直列接続されて構成され、
前記第２の位相補償回路は、前記第１のトランジスタのベースと前記第３のトランジスタのベースとの間に、第２の位相補償用のコンデンサが直列接続されてなることを特徴とする演算増幅器。
【請求項2】
前記第２の位相補償回路の前記第２の位相補償用のコンデンサと前記第３のトランジスタのベースとの間に、第２の位相補償用の抵抗器を直列接続してなることを特徴とする請求項１記載の演算増幅器。
【請求項3】
前記第２の位相補償用のコンデンサは、前記第１の位相補償用のコンデンサの容量値以上の容量値に設定されることを特徴とする請求項１又は請求項２記載の演算増幅器。
【請求項4】
前記第２の位相補償用の抵抗器は、前記段間抵抗器の抵抗値以上の抵抗値に設定されることを特徴とする請求項２記載の演算増幅器。
【請求項5】
前記第２の位相補償用の抵抗器は、前記段間抵抗器の抵抗値以上の抵抗値に設定されることを特徴とする請求項３記載の演算増幅器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、演算増幅器に係り、特に、利得余裕と位相余裕の適切な均衡の確保を図ったものに関する。
【背景技術】
【0002】
演算増幅器の電気的特性において、オープンループ利得（ＤＣ電圧利得）は、高利得であることが求められることが一般的である。
演算増幅器の基本的な構成例としては、例えば、非特許文献１等に開示されたものなどが良く知られているところである。
図４には、非特許文献１に開示された演算増幅器の回路構成例が示されており、以下、同図を参照しつつ、この従来の演算増幅器について説明する。
この演算増幅器は、前段アンプ１０１Ｘと後段アンプとしての出力回路１０２Ｘとに大別されて構成されたものとなっている。
演算増幅器の基本的な構成例としては、例えば、非特許文献１等に開示されたものなどが良く知られているところである。
図４には、非特許文献１に開示された演算増幅器の回路構成例が示されており、以下、同図を参照しつつ、この従来の演算増幅器について説明する。
この演算増幅器は、前段アンプ１０１Ｘと後段アンプとしての出力回路１０２Ｘとに大別されて構成されたものとなっている。
【0003】
この演算増幅器において、特に、出力回路は、その電流能力向上のため、ダーリントン接続された２つのトランジスタＱ１，Ｑ２により構成されている。
また、この演算増幅器においては、第１のトランジスタＱ１のベースと第２のトランジスタＱ２のコレクタとの間には、コンデンサＣ１と抵抗器Ｒ１の直列接続により構成された第１の位相補償回路３０Ｘが設けられている。
さらに、第１のトランジスタＱ１のエミッタと第２のトランジスタＱ２のベースとの間には、第２の位相補償抵抗器Ｒ０が、第１のトランジスタＱ１のベースと第２のトランジスタＱ２のベースとの間には、第２の位相補償コンデンサＣ０が、それぞれ設けられている。
また、この演算増幅器においては、第１のトランジスタＱ１のベースと第２のトランジスタＱ２のコレクタとの間には、コンデンサＣ１と抵抗器Ｒ１の直列接続により構成された第１の位相補償回路３０Ｘが設けられている。
さらに、第１のトランジスタＱ１のエミッタと第２のトランジスタＱ２のベースとの間には、第２の位相補償抵抗器Ｒ０が、第１のトランジスタＱ１のベースと第２のトランジスタＱ２のベースとの間には、第２の位相補償コンデンサＣ０が、それぞれ設けられている。
【0004】
このようなダーリントン型の出力回路構成において、第２の位相補償抵抗器Ｒ０の抵抗値、第２の位相補償コンデンサＣ０の容量値を、図５に示されたように共に零とした構成で出力電流を流した場合、周波数特性の安定性を阻害するピーキングが発生する。
このピーキングの発生について、図７に示された位相・利得特性線図を参照しつつ、以下に説明する。
このピーキングの発生について、図７に示された位相・利得特性線図を参照しつつ、以下に説明する。
【0005】
最初に、図７において、横軸は入力信号の周波数変化を示し、図７の紙面右側の縦軸は位相変化を、図７の紙面左側の縦軸は利得変化を、それぞれ示している。
同図において、符号ｐ１が付された実線の特性線は、図４の構成において、第２の位相補償抵抗器Ｒ０の抵抗値、第２の位相補償コンデンサＣ０の容量値を、零以外の適宜な値に設定し、位相補償によるピーキングの抑制を施した場合における入力信号の周波数変化に対する位相変化を表した周波数・位相特性線である。また、図７において、符号ｐ２が付された実線の特性線は、上述の符号ｐ１が付された特性線と同様に、第２の位相補償抵抗器Ｒ０の抵抗値、第２の位相補償コンデンサＣ０の容量値を、零以外の適宜な値に設定し、位相補償によるピーキングの抑制を施した場合における入力信号の周波数変化に対する利得変化を表した周波数・利得特性線である。
同図において、符号ｐ１が付された実線の特性線は、図４の構成において、第２の位相補償抵抗器Ｒ０の抵抗値、第２の位相補償コンデンサＣ０の容量値を、零以外の適宜な値に設定し、位相補償によるピーキングの抑制を施した場合における入力信号の周波数変化に対する位相変化を表した周波数・位相特性線である。また、図７において、符号ｐ２が付された実線の特性線は、上述の符号ｐ１が付された特性線と同様に、第２の位相補償抵抗器Ｒ０の抵抗値、第２の位相補償コンデンサＣ０の容量値を、零以外の適宜な値に設定し、位相補償によるピーキングの抑制を施した場合における入力信号の周波数変化に対する利得変化を表した周波数・利得特性線である。
【0006】
これに対して、先に述べたように、第２の位相補償抵抗器Ｒ０の抵抗値、第２の位相補償コンデンサＣ０の容量値を、共に零とした場合の位相特性及び利得特性は、上述の符号ｐ１が付された位相特性線や、符号ｐ２が付された利得特性線と重複する箇所を有しながらも、それぞれ点線で示されたように、実線の特性線と乖離する箇所が現れてピーキングの発生が確認できるものとなっている。
【0007】
ところが、上述した第２の位相補償抵抗器Ｒ０及び第２の位相補償コンデンサＣ０を用いた位相補償を施した場合、これにより周波数特性の安定性の改善は果たせるが、図７に示されたようにオープンループ利得（ＤＣ電圧利得）は８０ｄＢ程度となり、通常、演算増幅器に求められる規格を十分に満たせない可能性が生ずる。
【0008】
そこで、上述の問題の対応策として、図６に示されたように、出力回路を３つのトランジスタＱ１～Ｑ３を用いたダーリントン接続で構成することが考えられる。
かかる構成において、第１の位相補償回路３０Ｘは、第１のトランジスタＱ１のベースと第３のトランジスタＱ３のコレクタとの間に設けられている。
また、第２のトランジスタＱ２のエミッタと第３のトランジスタＱ３のベースとの間には、第２の位相補償抵抗器Ｒ３が、第２のトランジスタＱ２のベースと第３のトランジスタＱ３のベースとの間には、第２の位相補償コンデンサＣ２が、それぞれ設けられている。
かかる構成において、第１の位相補償回路３０Ｘは、第１のトランジスタＱ１のベースと第３のトランジスタＱ３のコレクタとの間に設けられている。
また、第２のトランジスタＱ２のエミッタと第３のトランジスタＱ３のベースとの間には、第２の位相補償抵抗器Ｒ３が、第２のトランジスタＱ２のベースと第３のトランジスタＱ３のベースとの間には、第２の位相補償コンデンサＣ２が、それぞれ設けられている。
【0009】
かかる構成の演算増幅器においては、利得は、各々のトランジスタＱ１～Ｑ３の電流増幅率（β）の積に比例するため、β０≒β１・β２・β３となり、図８に示された周波数・利得変化特性線図から確認できるように、オープンループ利得（ＤＣ電圧利得）は１２０ｄＢ以上を実現することができる。
なお、図８は、図６に示された構成の演算増幅器における図７と同様の周波数変化に対する位相・利得変化特性線図であり、縦軸、横軸の各々は図７の場合と同様であるので、再度の説明は省略する。
同図において、符号ｐ３が付された実線の特性線は、入力信号の周波数変化に対する位相変化を表した周波数・位相特性線であり、符号ｐ４が付された実線の特性線は、入力信号の周波数変化に対する利得変化を表した周波数・利得特性線である。
なお、図８は、図６に示された構成の演算増幅器における図７と同様の周波数変化に対する位相・利得変化特性線図であり、縦軸、横軸の各々は図７の場合と同様であるので、再度の説明は省略する。
同図において、符号ｐ３が付された実線の特性線は、入力信号の周波数変化に対する位相変化を表した周波数・位相特性線であり、符号ｐ４が付された実線の特性線は、入力信号の周波数変化に対する利得変化を表した周波数・利得特性線である。
【先行技術文献】
【非特許文献】
【0010】
【非特許文献1】Ｊｏｈａｎ Ｈ．Ｈｕｉｊｓｉｎｇ著、Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ社、”ＯＰＥＲＡＴＩＯＮＡＬ－ＡＭＰＬＩＦＩＥＲＳ ａｎｄ Ｄｅｓｉｇｎ”
【発明の概要】
【発明が解決しようとする課題】
【0011】
しかしながら、上述のように出力回路を３つのトランジスタによるダーリントン接続で構成することで所望のオープンループ利得を確保することはできるものの、寄生容量の影響で周波数特性の安定性を阻害するピーキング（利得戻り）が発生するという問題が生ずる。
【0012】
本発明は、上記実状に鑑みてなされたもので、ゲインピーク（利得戻り）を生ずることなく高い回路利得を確保しつつ、周波数特性の安定性を維持することができる演算増幅器を提供するものである。
【課題を解決するための手段】
【0013】
上記本発明の目的を達成するため、本発明に係る演算増幅器は、
入力信号を増幅する前段アンプと、前記前段アンプの出力信号を増幅出力する出力回路とを具備してなる演算増幅器であって、
前記出力回路は、３つのトランジスタである第１乃至第３のトランジスタがダーリントン接続されて構成され、
前記ダーリントン接続の入力段となる前記第１のトランジスタのベースと、前記ダーリントン接続の出力段となる前記第３のトランジスタのコレクタとの間に、第１の位相補償回路が、
前記ダーリントン接続の入力段となる前記第１のトランジスタのベースと、前記ダーリントン接続の出力段となる前記第３のトランジスタのベースとの間に、第２の位相補償回路が、それぞれ設けられると共に、前記第２のトランジスタのエミッタと前記第３のトランジスタのベースとの間に段間抵抗器が設けられ、
前記第１の位相補償回路は、前記第１のトランジスタのベース側から第１の位相補償用のコンデンサと第１の位相補償用の抵抗器とが直列接続されて構成され、
前記第２の位相補償回路は、前記第１のトランジスタのベースと前記第３のトランジスタのベースとの間に、第２の位相補償用のコンデンサが直列接続されてなるものである。
入力信号を増幅する前段アンプと、前記前段アンプの出力信号を増幅出力する出力回路とを具備してなる演算増幅器であって、
前記出力回路は、３つのトランジスタである第１乃至第３のトランジスタがダーリントン接続されて構成され、
前記ダーリントン接続の入力段となる前記第１のトランジスタのベースと、前記ダーリントン接続の出力段となる前記第３のトランジスタのコレクタとの間に、第１の位相補償回路が、
前記ダーリントン接続の入力段となる前記第１のトランジスタのベースと、前記ダーリントン接続の出力段となる前記第３のトランジスタのベースとの間に、第２の位相補償回路が、それぞれ設けられると共に、前記第２のトランジスタのエミッタと前記第３のトランジスタのベースとの間に段間抵抗器が設けられ、
前記第１の位相補償回路は、前記第１のトランジスタのベース側から第１の位相補償用のコンデンサと第１の位相補償用の抵抗器とが直列接続されて構成され、
前記第２の位相補償回路は、前記第１のトランジスタのベースと前記第３のトランジスタのベースとの間に、第２の位相補償用のコンデンサが直列接続されてなるものである。
【発明の効果】
【0014】
本発明によれば、第１の位相補償回路と第２の位相補償回路とを設け、２つの回路の回路定数の適宜な選定によって、周波数特性に影響する位相余裕と利得余裕の２つのパラメータを適切な均衡状態とすることができ、ゲインピーク（利得戻り）を生ずることなく高い回路利得を確保しつつ、安定な周波数特性を維持可能とする演算増幅器を提供することができるという効果を奏するものである。
【図面の簡単な説明】
【0015】
【図1】本発明の実施の形態における演算増幅器の第１の回路構成例を示す回路図である。
【図2】本発明の実施の形態における演算増幅器の第２の回路構成例を示す回路図である。
【図3】本発明の実施の形態における演算増幅器の周波数変化に対する利得及び位相変化特性を示す特性線図である。
【図4】従来の演算増幅器の一回路構成例を示す回路図である。
【図6】利得確保を図った従来の演算増幅器の一回路構成例を示す回路図である。
【発明を実施するための形態】
【0016】
以下、本発明の実施の形態について、図１乃至図３を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、第１の回路構成例について、図１を参照しつつ説明する。
本発明の実施の形態における演算増幅器は、前段アンプ１０１と、出力回路１０２とに大別されて構成されたものとなっている。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、第１の回路構成例について、図１を参照しつつ説明する。
本発明の実施の形態における演算増幅器は、前段アンプ１０１と、出力回路１０２とに大別されて構成されたものとなっている。
【0017】
前段アンプ１０１は、入力信号が印加される反転入力端子（図１においては「ＩＮＭ」と表記）１と、非反転入力端子（図１においては「ＩＮＰ」と表記）２とを有している。また、前段アンプ１０１は、正電源電圧端子３を介して正電源電圧ＶＣＣが印加される一方、負電源電圧端子４を介して負電源電圧ＶＥＥが印加されるようになっている。
そして、前段アンプ１０１の出力端子は、次述する出力回路１０２の入力段に接続されている。
そして、前段アンプ１０１の出力端子は、次述する出力回路１０２の入力段に接続されている。
【0018】
後段アンプとしての出力回路１０２は、第１乃至第３のトランジスタ（図１においては、それぞれ「Ｑ１」、「Ｑ２」、「Ｑ３」と表記）１１～１３がダーリントン接続されると共に、第１及び第２の位相補償回路３０，４０が設けられた構成となっている。かかる出力回路１０２は、前段アンプ１０１の出力信号を増幅出力するものとなっている。
この第１の回路構成例においては、第１乃至第３のトランジスタ１１～１３には、ＰＮＰ型のバイポーラトランジスタが用いられている。
第１のトランジスタ１１は、この出力回路１０２の入力段を構成し、そのベースには、上述した前段アンプ１０１の出力端子が接続されて、前段アンプ１０１の出力信号が印加されるようになっている。
この第１の回路構成例においては、第１乃至第３のトランジスタ１１～１３には、ＰＮＰ型のバイポーラトランジスタが用いられている。
第１のトランジスタ１１は、この出力回路１０２の入力段を構成し、そのベースには、上述した前段アンプ１０１の出力端子が接続されて、前段アンプ１０１の出力信号が印加されるようになっている。
【0019】
また、第１のトランジスタ１１のエミッタと、正電源電圧端子３との間には、第１の定電流源２１が接続される一方、コレクタは、負電源電圧端子４に接続されている。
さらに、第１のトランジスタ１１のエミッタは、第２のトランジスタ１２のベースに接続されている。
第２のトランジスタ１２のエミッタと、正電源電圧端子３との間には、第２の定電流源２２が接続される一方、コレクタは、負電源電圧端子４に接続されている。
さらに、第１のトランジスタ１１のエミッタは、第２のトランジスタ１２のベースに接続されている。
第２のトランジスタ１２のエミッタと、正電源電圧端子３との間には、第２の定電流源２２が接続される一方、コレクタは、負電源電圧端子４に接続されている。
【0020】
また、第２のトランジスタ１２のエミッタは、段間抵抗器（図１においては「Ｒｅｂ」と表記）２５を介して第３のトランジスタ１３のベースに接続されている。
出力回路１０２の出力段となる第３のトランジスタ１３のエミッタは、正電源電圧端子３に接続される一方、コレクタには、出力端子５が接続されると共に、このコレクタと負電源電圧端子４との間には、第３の定電流源２３が接続されている。
出力回路１０２の出力段となる第３のトランジスタ１３のエミッタは、正電源電圧端子３に接続される一方、コレクタには、出力端子５が接続されると共に、このコレクタと負電源電圧端子４との間には、第３の定電流源２３が接続されている。
【0021】
また、第１のトランジスタ１１のベースと第３のトランジスタ１３のコレクタとの間には、第１の位相補償回路３０が、第１のトランジスタ１１のベースと第３のトランジスタ１３のベースとの間には、第２の位相補償回路４０が、それぞれ設けられている。
すなわち、まず、第１の位相補償回路３０は、第１の位相補償用のコンデンサとしての第１のコンデンサ（図１においては「Ｃ１」と表記）３１と、第１の位相補償用の抵抗器としての第１の抵抗器（図１においては「Ｒ１」と表記）３２の直列接続回路により構成されている。
この第１の回路構成例においては、第１のコンデンサ３１の一端が第１のトランジスタ１１のベースに、第１の抵抗器３２の一端が第３のトランジスタ１３のコレクタに、それぞれ接続されたものとなっている。
すなわち、まず、第１の位相補償回路３０は、第１の位相補償用のコンデンサとしての第１のコンデンサ（図１においては「Ｃ１」と表記）３１と、第１の位相補償用の抵抗器としての第１の抵抗器（図１においては「Ｒ１」と表記）３２の直列接続回路により構成されている。
この第１の回路構成例においては、第１のコンデンサ３１の一端が第１のトランジスタ１１のベースに、第１の抵抗器３２の一端が第３のトランジスタ１３のコレクタに、それぞれ接続されたものとなっている。
【0022】
第２の位相補償回路４０は、第２の位相補償用のコンデンサとしての第２のコンデンサ（図１においては「Ｃ２」と表記）４１により構成されている。
すなわち、第２のコンデンサ４１の一端は、第１のトランジスタ１１のベースに接続される一方、第２のコンデンサ４１の他端は、第３のトランジスタ１３のベースに接続されている。
すなわち、第２のコンデンサ４１の一端は、第１のトランジスタ１１のベースに接続される一方、第２のコンデンサ４１の他端は、第３のトランジスタ１３のベースに接続されている。
【0023】
かかる構成において、第１及び第２のコンデンサ３１，４１の容量値を、それぞれＣ１、Ｃ２、第１の抵抗器３２の抵抗値をＲ１、段間抵抗器２５の抵抗値をＲｅｂとする。まず、Ｃ１は、演算増幅器の利得帯域幅積により設定する。次に、Ｒ１は、Ｃ１に応じて周波数特性の位相余裕及び利得余裕が適切となるように設定する。また、Ｃ２及びＲｅｂは、第２のコンデンサ４１及び段間抵抗器２５で構成されるフィルターにより通過させたい信号の帯域に応じて設定する。
なお、第１の回路構成例においては、Ｃ２≧Ｃ１の関係を満たすように選定するのが好適である。
このような回路定数の設定により、周波数特性に影響する利得余裕（利得戻り）を抑制すると共に、セカンドポールによる位相のまわりも抑制でき、位相余裕及び利得余裕の双方をバランス良く実現可能となる。
また、上述のような回路定数の設定により、前段アンプ１０１から出力された高周波信号は、第１及び第２のトランジスタ１１，１２を介することなく第２のコンデンサ４１によりバイパスされて第３のトランジスタ１３のベースに入力されることとなる。これによって、第１及び第２のトランジスタ１１，１２による信号遅延が生じないため、安定した高速動作が確保されることとなる。
なお、第１の回路構成例においては、Ｃ２≧Ｃ１の関係を満たすように選定するのが好適である。
このような回路定数の設定により、周波数特性に影響する利得余裕（利得戻り）を抑制すると共に、セカンドポールによる位相のまわりも抑制でき、位相余裕及び利得余裕の双方をバランス良く実現可能となる。
また、上述のような回路定数の設定により、前段アンプ１０１から出力された高周波信号は、第１及び第２のトランジスタ１１，１２を介することなく第２のコンデンサ４１によりバイパスされて第３のトランジスタ１３のベースに入力されることとなる。これによって、第１及び第２のトランジスタ１１，１２による信号遅延が生じないため、安定した高速動作が確保されることとなる。
【0024】
次に、第２の回路構成例について、図２を参照しつつ説明する。
なお、図１に示された第１の回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の回路構成例における演算増幅器は、図１に示された第１の回路構成例における第２の位相補償回路４０と異なる回路構成の第２の位相補償回路４０Ａが設けられた点が、第１の回路構成例における演算増幅器と異なるもので、他の構成は、基本的に図１に示された第１の回路構成例と同一である。
なお、図１に示された第１の回路構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の回路構成例における演算増幅器は、図１に示された第１の回路構成例における第２の位相補償回路４０と異なる回路構成の第２の位相補償回路４０Ａが設けられた点が、第１の回路構成例における演算増幅器と異なるもので、他の構成は、基本的に図１に示された第１の回路構成例と同一である。
【0025】
すなわち、第２の位相補償回路４０Ａは、第２のコンデンサ４１と、第２の位相補償用の抵抗器としての第２の抵抗器（図２においては「Ｒ２」と表記）４２の直列接続回路により構成されている。
この第２の回路構成例においては、第２のコンデンサ４１の一端が第１のトランジスタ１１のベースに、第２の抵抗器４２の一端が第３のトランジスタ１３のベースに、それぞれ接続されたものとなっている。
この第２の回路構成例においては、第２のコンデンサ４１の一端が第１のトランジスタ１１のベースに、第２の抵抗器４２の一端が第３のトランジスタ１３のベースに、それぞれ接続されたものとなっている。
【0026】
かかる構成において、第１及び第２のコンデンサ３１，４１の容量値を、それぞれＣ１、Ｃ２とする。これらは、第１の回路構成例と同様に、Ｃ２≧Ｃ１の関係を満たすように選定するのが好適である。
また、Ｒｅｂは、第２のコンデンサ４１，第２の抵抗器４２及び段間抵抗器２５で構成されるフィルターにより、第１の回路構成例と同様に通過させたい信号に応じて設定する。第１の回路構成例に加えて、第２の回路構成例においては、Ｒ２≧Ｒｅｂの関係を満たすように選定するのが好適である。
このような回路定数の設定を行うことにより、第１の回路構成例同様、周波数特性に影響する利得余裕（利得戻り）を抑制すると共に、セカンドポールによる位相のまわりも抑制でき、位相余裕及び利得余裕の双方をバランス良く実現可能となる。
また、Ｒｅｂは、第２のコンデンサ４１，第２の抵抗器４２及び段間抵抗器２５で構成されるフィルターにより、第１の回路構成例と同様に通過させたい信号に応じて設定する。第１の回路構成例に加えて、第２の回路構成例においては、Ｒ２≧Ｒｅｂの関係を満たすように選定するのが好適である。
このような回路定数の設定を行うことにより、第１の回路構成例同様、周波数特性に影響する利得余裕（利得戻り）を抑制すると共に、セカンドポールによる位相のまわりも抑制でき、位相余裕及び利得余裕の双方をバランス良く実現可能となる。
【0027】
また、上述のような回路定数の設定により、前段アンプ１０１から出力された高周波信号は、第１及び第２のトランジスタ１１，１２を介することなく第２のコンデンサ４１によりバイパスされて第３のトランジスタ１３のベースに入力されることとなる。これによって、第１及び第２のトランジスタ１１，１２による信号遅延が生じないため、安定した高速動作が確保されることとなる。
【0028】
図３には、本発明の実施の形態における演算増幅器の周波数変化に対する位相・利得特性線図が示されており、以下、同図について説明する。
最初に、図３において、横軸は入力信号の周波数変化を示し、図３の紙面右側の縦軸は位相変化を、図３の紙面左側の縦軸は利得変化を、それぞれ示している。
また、同図において、符号ａが付された実線の特性線は、入力信号の周波数変化に対する位相変化を表した周波数・位相特性線であり、符号ｂが付された実線の特性線は、入力信号の周波数変化に対する周波数・利得変化を表した利得特性線である。
最初に、図３において、横軸は入力信号の周波数変化を示し、図３の紙面右側の縦軸は位相変化を、図３の紙面左側の縦軸は利得変化を、それぞれ示している。
また、同図において、符号ａが付された実線の特性線は、入力信号の周波数変化に対する位相変化を表した周波数・位相特性線であり、符号ｂが付された実線の特性線は、入力信号の周波数変化に対する周波数・利得変化を表した利得特性線である。
【0029】
さらに、図３において、点線の特性線は、従来回路（図６参照）における入力信号の周波数変化に対する位相変化を表した周波数・位相特性線と、入力信号の周波数変化に対する利得変化を表した周波数・利得特性線である。
図３によれば、本発明の実施の形態における演算増幅器にあっては、従来回路と異なり、周波数変化に対する位相余裕と利得余裕の均衡のとれた特性が確保されることが確認できる。
図３によれば、本発明の実施の形態における演算増幅器にあっては、従来回路と異なり、周波数変化に対する位相余裕と利得余裕の均衡のとれた特性が確保されることが確認できる。
【0030】
なお、上述の実施の形態においては、第１乃至第３のトランジスタ１１～１３として、ＰＮＰ型トランジスタを用いたが、これに限定される必要はなく、ＮＰＮ型トランジスタを用いても同様の特性を有する演算増幅器を実現することができる。なお、この場合、当然の事ながら、図１における電源電圧の位置を基準とすると、第１乃至第３の定電流源２１～２３や第１及び第２の位相補償回路３０，４０は、図１とは上下反転したような配置構成となる。
【産業上の利用可能性】
【0031】
ゲインピーク（利得戻り）を生ずることなく高い回路利得を確保しつつ、周波数特性の安定性の維持が所望される演算増幅器に適用できる。
【符号の説明】
【0032】
１１…第１のトランジスタ
１２…第２のトランジスタ
１３…第３のトランジスタ
３０…第１の位相補償回路
３１…第１のコンデンサ
３２…第１の抵抗器
４０，４０Ａ…第２の位相補償回路
４１…第２のコンデンサ
４２…第２の抵抗器
１０１…前段アンプ
１０２…出力回路
１２…第２のトランジスタ
１３…第３のトランジスタ
３０…第１の位相補償回路
３１…第１のコンデンサ
３２…第１の抵抗器
４０，４０Ａ…第２の位相補償回路
４１…第２のコンデンサ
４２…第２の抵抗器
１０１…前段アンプ
１０２…出力回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】