特開 2024-117750 ゲルマニウム半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024117750

(43)【公開日】2024-08-29

(54)【発明の名称】ゲルマニウム半導体装置及びその製造方法

(51)【国際特許分類】

   H01L 31/10 20060101AFI20240822BHJP

【ＦＩ】

H01L31/10 A

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2024021200

(22)【出願日】2024-02-15

(31)【優先権主張番号】P 2023023409

(32)【優先日】2023-02-17

(33)【優先権主張国・地域又は機関】JP

(71)【出願人】

【識別番号】302006854

【氏名又は名称】株式会社ＳＵＭＣＯ

(71)【出願人】

【識別番号】304027349

【氏名又は名称】国立大学法人豊橋技術科学大学

(74)【代理人】

【識別番号】100115738

【弁理士】

【氏名又は名称】鷲頭 光宏

(74)【代理人】

【識別番号】100121681

【弁理士】

【氏名又は名称】緒方 和文

(72)【発明者】

【氏名】石川 靖彦

(72)【発明者】

【氏名】中井 哲弥

(72)【発明者】

【氏名】ムハマド ファイズ ビン アミン

【テーマコード（参考）】

5F149

【Ｆターム（参考）】

5F149AA04

5F149AB03

5F149BA28

5F149CB14

5F149FA05

5F149FA13

5F149GA04

5F149GA12

5F149GA17

5F149XB15

5F149XB37

(57)【要約】

【課題】内部に空洞がなく、表面が平坦で貫通転位密度が低いＧｅ単結晶層を有するゲルマニウム半導体装置及びその製造方法を提供する。
【解決手段】本発明によるゲルマニウム半導体装置１は、｛１００｝面方位を有し、主面に｛１１１｝面が露出した凹部が形成されたＳｉ基板１０と、凹部の内部を含むＳｉ基板１０の主面に形成されたＧｅ単結晶層２０とを備える。凹部は、平面視で線状に形成された複数本のＶ溝１１、或いはナノスケールのランダムな凹凸面からなる。
【選択図】図１

【特許請求の範囲】

【請求項1】

｛１００｝面方位を有し、主面に｛１１１｝面が露出した凹部が形成されたＳｉ基板と、
前記凹部の内部を含む前記Ｓｉ基板の前記主面に形成されたＧｅ単結晶層とを備えることを特徴とするゲルマニウム半導体装置。

【請求項2】

前記凹部は、平面視で線状に形成された複数本のＶ溝からなるＶ溝アレイである、請求項１に記載のゲルマニウム半導体装置。

【請求項3】

前記Ｖ溝アレイは、前記Ｖ溝が面内の一方向に形成された一次元Ｖ溝アレイである、請求項２に記載のゲルマニウム半導体装置。

【請求項4】

前記Ｖ溝アレイは、前記Ｖ溝が面内の二方向に形成された二次元Ｖ溝アレイである、請求項２に記載のゲルマニウム半導体装置。

【請求項5】

前記Ｖ溝の幅は０．５μｍ以下であり、
前記Ｇｅ単結晶層の貫通転位密度は６×１０^７ｃｍ^－２以下である、請求項２に記載のゲルマニウム半導体装置。

【請求項6】

前記Ｖ溝アレイのスペース幅は１．５μｍ未満である、請求項５に記載のゲルマニウム半導体装置。

【請求項7】

前記Ｖ溝の幅に対する前記Ｖ溝アレイのスペース幅の比は３未満である、請求項５に記載のゲルマニウム半導体装置。

【請求項8】

前記Ｓｉ基板の前記主面は、前記凹部を含むナノスケールのランダムな凹凸面である、請求項１に記載のゲルマニウム半導体装置。

【請求項9】

前記Ｇｅ単結晶層の上面に形成されたＳｉ層と、前記Ｓｉ層の上面に形成された第１電極層と、前記Ｓｉ基板の裏面に形成された第２電極層とを備え、
前記Ｓｉ層は前記Ｓｉ基板と逆の導電型を有し、前記Ｓｉ基板、前記Ｇｅ単結晶層、及び前記Ｓｉ層は縦型ｐｉｎ接合を構成している、請求項１乃至８のいずれか一項に記載のゲルマニウム半導体装置。

【請求項10】

前記Ｓｉ基板はｐ型半導体であり、前記Ｓｉ層はｎ型半導体である、請求項９に記載のゲルマニウム半導体装置。

【請求項11】

｛１００｝面方位を有するＳｉ基板の主面をアルカリエッチングすることにより｛１１１｝面が露出した凹部を形成する工程と、
前記凹部の内部を含む前記Ｓｉ基板の前記主面にＧｅ単結晶層を化学気相成長により形成する工程とを備えることを特徴とするゲルマニウム半導体装置の製造方法。

【請求項12】

前記凹部は、平面視で線状に形成された複数本のＶ溝からなるＶ溝アレイである、請求項１１に記載のゲルマニウム半導体装置の製造方法。

【請求項13】

前記Ｖ溝アレイは、前記Ｖ溝が面内の一方向に形成された一次元Ｖ溝アレイである、請求項１２に記載のゲルマニウム半導体装置の製造方法。

【請求項14】

前記Ｖ溝アレイは、前記Ｖ溝が面内の二方向に形成された二次元Ｖ溝アレイである、請求項１２に記載のゲルマニウム半導体装置の製造方法。

【請求項15】

前記Ｖ溝の幅は０．５μｍ以下である、請求項１２に記載のゲルマニウム半導体装置の製造方法。

【請求項16】

前記Ｖ溝アレイのスペース幅は１．５μｍ未満である、請求項１５に記載のゲルマニウム半導体装置の製造方法。

【請求項17】

前記Ｖ溝の幅に対する前記Ｖ溝アレイのスペース幅の比は３未満である、請求項１５に記載のゲルマニウム半導体装置の製造方法。

【請求項18】

前記凹部を形成する工程は、ＴＭＡＨを用いたウェットエッチングにより前記Ｓｉ基板の前記主面にナノスケールのランダムな凹凸面を形成する、請求項１１に記載のゲルマニウム半導体装置の製造方法。

【請求項19】

前記Ｇｅ単結晶層の上面にＳｉ層を形成する工程と、
前記Ｓｉ層の上面及び前記Ｓｉ基板の裏面に第１電極層及び第２電極層をそれぞれ形成する工程とをさらに備え、
前記Ｓｉ層は前記Ｓｉ基板と逆の導電型を有し、前記Ｓｉ基板、前記Ｇｅ単結晶層、及び前記Ｓｉ層は縦型ｐｉｎ接合を構成している、請求項１１乃至１８のいずれか一項に記載のゲルマニウム半導体装置の製造方法。

【請求項20】

前記Ｓｉ基板はｐ型半導体であり、前記Ｓｉ層はｎ型半導体である、請求項１９に記載のゲルマニウム半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ゲルマニウム半導体装置及びその製造方法に関するものである。

【背景技術】

【0002】

近年、光半導体デバイスとしてＧｅ（ゲルマニウム）を利用した光デバイスの開発が進んでいる。シリコンフォトニクスの基本光部品は、Ｓｉ（シリコン）系光導波路とＧｅ受光器であり、これらを同一基板上にモノリシック集積させた小型光モジュールは通信システムに応用されている。

【0003】

Ｇｅ受光器の基礎材料であるＧｅ単結晶膜の製造方法に関し、例えば特許文献１には、サブミクロン幅のＳｉＯ_２マスクが繰り返されたＳｉ基板の表面にＧｅのエピタキシャル成長を行う方法が記載されている。図１４に示すように、ＳｉＯ_２マスク３１が繰り返されたＳｉ基板３０の表面にＧｅのエピタキシャル成長を行うと、Ｓｉ基板３０の露出面からＧｅが選択的に成長する。結晶成長を継続すると、ＳｉＯ_２マスク３１上に空洞３３を残してＧｅが横方向に成長し、隣接したＧｅ選択成長層と一体化して連続膜が形成される。この手法を用いると、Ｓｉ基板３０上に貫通転位密度を低減させたＧｅ単結晶膜３２を熱処理なく形成できる。

【0004】

また特許文献２には、シリコンウェーハの表層部を加工してサブミクロン幅のＳｉ細線アレイを形成し、Ｓｉ細線アレイ上にＧｅ単結晶膜１５を化学気相成長法によりエピタキシャル成長させる方法が記載されている。シリコンウェーハとしては、例えば、Ｓｉ支持基板上に絶縁層を介して上部Ｓｉ層が形成されたＳＯＩウェーハを用いることができ、Ｓｉ細線アレイは上部Ｓｉ層に形成される。隣接するＳｉ細線パターン間には空洞が形成されるが、Ｇｅの結晶成長を継続すると、横方向のエピタキシャル成長により表面が平坦な連続膜が得られる。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１７－９８４９３号公報

【特許文献2】特開２０２２－１６５０８７号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、Ｇｅ単結晶膜中に形成される空洞は、デバイスプロセスやデバイス性能の向上の妨げとなる場合がある。特に、特許文献１の方法においてＧｅを連続膜にし、かつ表面を平坦にするには、１．５μｍ程度の膜厚が必要である。またＳｉＯ_２マスクのない通常のＳｉ基板上へのＧｅ成長と比較して、膜厚が薄くなるため、通常成長に換算して２μｍ以上のＧｅ膜が必要となる。Ｇｅの典型的な結晶成長速度は１０ｎｍ／ｍｉｎであるため、２μｍ以上のＧｅ膜を形成するためには４時間以上の結晶成長時間が必要である。

【0007】

したがって、本発明の目的は、内部に空洞がなく、表面が平坦で貫通転位密度が低いＧｅ単結晶層を有するゲルマニウム半導体装置及びその製造方法を提供することにある。

【課題を解決するための手段】

【0008】

上記課題を解決するため、本発明によるゲルマニウム半導体装置は、｛１００｝面方位を有し、主面に｛１１１｝面が露出した凹部が形成されたＳｉ基板と、前記凹部の内部を含む前記Ｓｉ基板の前記主面に形成されたＧｅ単結晶層とを備えることを特徴とする。

【0009】

本発明によれば、内部に空洞がなく、表面が平坦で貫通転位密度が低いＧｅ単結晶層を有する高品質なゲルマニウム半導体装置を提供することができる。

【0010】

また、本発明によるゲルマニウム半導体装置の製造方法は、｛１００｝面方位を有するＳｉ基板の主面をアルカリエッチングすることにより｛１１１｝面が露出した凹部を形成する工程と、前記凹部の内部を含む前記Ｓｉ基板の前記主面にＧｅ単結晶層を化学気相成長により形成する工程とを備えることを特徴とする。

【0011】

本発明によれば、内部に空洞がなく、表面が平坦で貫通転位密度が低いＧｅ単結晶層を追加の熱処理なしで形成することができ、高品質なゲルマニウム半導体装置の製造効率を高めることができる。

【0012】

本発明において、前記凹部は、平面視で線状に形成された複数本のＶ溝からなるＶ溝アレイであることが好ましい。前記Ｖ溝アレイは、面内の一方向に形成された一次元Ｖ溝アレイであってもよく、面内の二方向に形成された二次元Ｖ溝アレイであってもよい。

【0013】

本発明において、前記Ｖ溝の幅は０．５μｍ以下であることが好ましい。これにより、Ｇｅ単結晶層の貫通転位密度を６×１０^７ｃｍ^－２以下に低減できる。

【0014】

本発明において、前記Ｖ溝間のスペース幅は１．５μｍ未満であることが好ましい。あるいは、前記Ｖ溝の幅に対する前記Ｖ溝間のスペース幅の比は３未満であってもよい。これにより、Ｇｅ単結晶層の貫通転位密度の低減とＧｅ単結晶層の表面の平坦化を図ることができる。

【0015】

本発明において、前記Ｓｉ基板の前記主面は、前記凹部を含むナノスケールのランダムな凹凸面であってもよい。これにより、内部に空洞がなく、表面が平坦で貫通転位密度が低いＧｅ単結晶層を有する高品質なゲルマニウム半導体装置を提供することができる。また上記のようにＶ溝アレイを形成することなく高品質なＧｅ単結晶層を形成することができる。前記凹部を含むナノスケールのランダムな凹凸面は、ＴＭＡＨを用いたウェットエッチングにより形成することが好ましい。

【0016】

本発明によるゲルマニウム半導体装置は、前記Ｇｅ単結晶層の上面に形成されたＳｉ層と、前記Ｓｉ層の上面に形成された第１電極層と、前記Ｓｉ基板の裏面に形成された第２電極層とを備え、前記Ｓｉ層は前記Ｓｉ基板と逆の導電型を有し、前記Ｓｉ基板、前記Ｇｅ単結晶層、及び前記Ｓｉ層は縦型ｐｉｎ接合を構成していてもよい。この場合において、前記Ｓｉ基板はｐ型半導体であり、前記Ｓｉ層はｎ型半導体であり、前記Ｇｅ単結晶層は真性半導体であることが好ましい。本発明によれば、ゲルマニウム半導体装置を受光器として応用することができる。

【発明の効果】

【0017】

本発明によれば、内部に空洞がなく、表面が平坦で貫通転位密度が低いＧｅ単結晶層を有するゲルマニウム半導体装置及びその製造方法を提供することができる。

【図面の簡単な説明】

【0018】

【図1】図１は、本発明の第１の実施の形態によるゲルマニウム半導体装置の構成を示す図であって、（ａ）は略平面図、（ｂ）は（ａ）のＸ－Ｘ線に沿った略断面図である。

【図2】図２は、ゲルマニウム半導体装置の製造方法を示す模式図である。

【図3】図３は、本発明の第２の実施の形態によるゲルマニウム半導体装置の構成を示す略平面図である。

【図4】図４は、本発明の第３の実施の形態によるゲルマニウム半導体装置の構成を示す略平面図である。

【図5】図５は、本発明の第４の実施の形態によるゲルマニウム半導体装置の構成を示す図であって、（ａ）は略断面図、（ｂ）は略平面図である。

【図6】図６は、ゲルマニウム半導体装置の製造方法を示すフローチャートである。

【図7】図７は、実施例１～３及び比較例１によるＧｅ単結晶膜の断面のＳＥＭ画像である。

【図8】図８は、実施例１によるＧｅ単結晶膜の断面のＴＥＭ画像である。

【図9】図９は、実施例１～３及び比較例１によるＧｅ単結晶膜の断面のＴＥＭ画像である。

【図10】図１０は、実施例及び比較例による受光器（ｐｉｎフォトダイオード）の電流－電圧特性を示すグラフであって、特に受光サイズが２０μｍ角、３０μｍ角、４０μｍ角、５０μｍ角の場合を示している。

【図11】図１１は、実施例及び比較例による受光器（ｐｉｎフォトダイオード）の電流－電圧特性を示すグラフであって、特に受光サイズが１００μｍ角、２００μｍ角、３００μｍ角、５００μｍ角の場合を示している。

【図12】図１２は、実施例及び比較例による受光器（ｐｉｎフォトダイオード）の入力電圧が－１Ｖ（逆バイアス）のときの暗電流の大きさを示すグラフであって、横軸は受光サイズ（μｍ）、縦軸は電流値（Ａ）をそれぞれ示している。

【図13】図１３（ａ）及び（ｂ）は、実施例及び比較例による受光器（ｐｉｎフォトダイオード）の電流－電圧特性を示すグラフであって、（ａ）は実施例、（ｂ）は比較例をそれぞれ示している。

【図14】図１４は、従来のＧｅ単結晶膜の製造方法を示す模式図である。

【発明を実施するための形態】

【0019】

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

【0020】

図１は、本発明の第１の実施の形態によるゲルマニウム半導体装置の構成を示す図であって、（ａ）は略平面図、（ｂ）は（ａ）のＸ－Ｘ線に沿った略断面図である。

【0021】

図１（ａ）及び（ｂ）に示すように、本実施形態によるゲルマニウム半導体装置１は、（００１）面又はこれと等価な結晶面を主面１０ａとするＳｉ基板１０と、Ｓｉ基板１０の主面１０ａに形成されたＧｅ単結晶層２０とを備えている。Ｓｉ基板１０の（００１）面と等価な結晶面は、一般的に｛１００｝面と表記される。

【0022】

Ｓｉ基板１０は例えばｎ型Ｓｉ単結晶基板であり、Ｓｉ基板１０の主面１０ａには細線状の凹部からなるＶ溝アレイ１１Ａが形成されている。Ｖ溝アレイ１１Ａは面内の［１１０］方向と平行に形成された複数本のＶ溝１１の一次元アレイであり、Ｖ溝１１の内壁面は｛１１１｝面方位（右側が（－１１１）面、左側が（１－１１）面）を有し、約５５度の傾斜面を構成している。

【0023】

Ｖ溝１１の長さＬはできるだけ長いことが好ましい。これによりＧｅ単結晶層２０の面積をできるだけ広くしてＧｅ受光器の受光面積を稼ぐことができる。

【0024】

Ｖ溝１１の幅Ｗｔは０．５μｍ以下であることが好ましい。Ｖ溝１１の幅Ｗｔを０．５μｍ以下とすることにより、Ｇｅ結晶成長時に発生する転位をＶ溝１１内に閉じ込めることができ、Ｇｅ単結晶層２０の貫通転位密度を６×１０^７ｃｍ^－２以下に低減することができる。

【0025】

隣接する２本のＶ溝１１，１１の間隔、すなわちＶ溝アレイ１１Ａのスペース幅Ｗｓは１．５μｍ未満であり、１．０μｍ以下が好ましく、０．５μｍ以下が特に好ましい。Ｖ溝アレイ１１Ａのスペース幅Ｗｓを１．０μｍ以下にすることで、Ｇｅ単結晶層２０の貫通転位密度の低減とＧｅ単結晶層２０の表面２０ａの平坦化を図ることができる。

【0026】

Ｇｅ単結晶層２０は、Ｖ溝１１の内部を含むＳｉ基板１０の主面１０ａに形成されている。Ｓｉ基板１０の主面１０ａを基準としたＧｅ単結晶層２０の厚さｔは５００ｎｍ以上が好ましく、１μｍ以上がさらに好ましい。

【0027】

図２は、ゲルマニウム半導体装置の製造方法を示す模式図である。

【0028】

図２に示すように、ゲルマニウム半導体装置１の製造では、（００１）面方位を有するＳｉ基板１０の主面１０ａにシリコン酸化膜１３を形成する（図２（ａ））。シリコン酸化膜１３の厚さは例えば１００ｎｍ程度であり、熱酸化法又は化学気相成長法により形成することができる。

【0029】

次に、シリコン酸化膜１３を加工してサブミクロン幅の細線アレイのネガパターンを形成する（図２（ｂ））。シリコン酸化膜１３のパターニングはフォトリソグラフィ及びドライエッチングにより行うことができる。細線アレイは、Ｓｉ基板１０の［１１０］方向（Ｙ方向）に延在する細線パターンが［－１１０］方向（Ｘ方向）に周期的に形成されたものである。

【0030】

次に、シリコン酸化膜１３をマスク（ＳｉＯ_２マスク）とするＳｉ基板１０の主面１０ａをアルカリエッチングすることによりＶ溝アレイ１１Ａを形成する（図２（ｃ））。Ｓｉ基板１０の主面１０ａをアルカリエッチングすると、エッチングレートの違いにより、エッチング面にはエッチングレートが遅い｛１１１｝面（右側が（－１１１）面、左側が（１－１１）面）が現れる。こうしてＳｉＯ_２マスクに覆われていないＳｉ基板１０の露出部分を選択的に除去することにより、断面視でＶ字状の溝が形成され、Ｖ溝１１の内壁面は｛１１１｝面（右側が（－１１１）面、左側が（１－１１）面）からなる傾斜面となる。

【0031】

その後、シリコン酸化膜１３のマスクパターンをＨＦ溶液により除去した後、Ｖ溝アレイ１１Ａが形成されたＳｉ基板１０の主面１０ａにＧｅ単結晶層２０（Ｇｅ単結晶膜）を化学気相成長法により形成する（図２（ｄ））。Ｇｅの化学気相成長は、ＣＶＤ（Chemical Vapor Deposition）法により形成することが好ましく、結晶成長温度（基板温度）は６００～７００℃であることが好ましい。

【0032】

Ｓｉ基板１０の主面１０ａにＧｅをエピタキシャル成長させると、Ｇｅは主面１０ａのみならずＶ溝アレイ１１Ａの内部でも成長し、Ｖ溝アレイ１１Ａ内にはＧｅが埋め込まれる。Ｇｅのエピタキシャル成長はＳｉ基板１０の主面１０ａのみならずＶ溝１１の内面（｛１１１｝面）からも進行するため、Ｖ溝１１内に空洞は形成されない。また、Ｇｅ単結晶層２０中にはＳｉとＧｅとの間の４％の格子不整合により転位が発生するが、Ｖ溝領域に転位が集中する結果、Ｇｅ単結晶層２０の表面２０ａまで貫通する転位（貫通転位）の密度を追加の熱処理なしで低減でき、Ｇｅエピタキシャル層を高品質化することができる。

【0033】

以上説明したように、本実施形態によるゲルマニウム半導体装置１は、（００１）面方位を有し、主面１０ａに一次元のＶ溝アレイ１１Ａが形成されたＳｉ基板１０と、Ｖ溝アレイ１１Ａの内部を含むＳｉ基板１０の主面１０ａに形成されたＧｅ単結晶層２０とを備え、Ｇｅ単結晶層２０はＳｉ基板１０の主面１０ａの上方のみならずＶ溝１１の内部にも埋め込まれているので、内部に空洞がなく且つ表面が平坦なＧｅ単結晶層２０を形成することができる。また、Ｇｅ単結晶層２０中の転位がＶ溝領域に閉じ込められるため、貫通転位密度が低いＧｅ単結晶層２０を有するゲルマニウム半導体装置１を提供することができる。

【0034】

図３は、本発明の第２の実施の形態によるゲルマニウム半導体装置の構成を示す略平面図である。

【0035】

図３に示すように、本実施形態によるゲルマニウム半導体装置１の特徴は、Ｖ溝アレイ１１Ａが平面視でＹ方向のみならずＸ方向にも形成されている点にある。すなわち、Ｓｉ基板１０の主面には、Ｖ溝１１の二次元アレイが形成されている。その他の構成は第１の実施の形態と同様である。図３のＸ－Ｘ線及びＹ－Ｙ線に沿った略断面図は、図１（ｂ）のようになる。

【0036】

このように、本実施形態によるゲルマニウム半導体装置１は、（００１）面方位を有し、主面１０ａに二次元のＶ溝アレイ１１Ａが形成されたＳｉ基板１０と、Ｖ溝アレイ１１Ａの内部を含むＳｉ基板１０の主面１０ａに形成されたＧｅ単結晶層２０とを備え、Ｇｅ単結晶層２０はＳｉ基板１０の主面１０ａの上方のみならずＶ溝１１の内部にも埋め込まれているので、第１の実施の形態と同様の効果を奏することができる。すなわち、表面が平坦なＧｅ単結晶層２０を形成することができる。また、Ｇｅ単結晶層２０の貫通転位密度を熱処理なしで低減でき、Ｇｅエピタキシャル層を高品質化することができる。

【0037】

上記実施形態においては、Ｓｉ基板１０の主面１０ａに一次元又は二次元のＶ溝アレイ１１Ａを形成し、Ｖ溝アレイ１１Ａ内に転位を閉じ込めることでＧｅ単結晶層２０の貫通転位密度の低減を図っているが、本発明はＶ溝を形成する場合に限定されず、例えば任意の形状の多数の凹部を形成することも可能である。例えば、Ｓｉ基板１０の主面全体をアルカリエッチングすると、Ｓｉ基板１０の主面１０ａが荒れてエッチングレートが遅い｛１１１｝面が露出し、多数の逆四角錘状の凹部（エッチピット）がランダムに形成される。上記のように、このような凹部が形成されたＳｉ基板１０の主面１０ａにＧｅ単結晶層２０を形成した場合、Ｇｅは凹部の内部にも埋め込まれ、凹部内に転位が集中するので、Ｇｅ単結晶層２０の貫通転位密度の低減が可能である。

【0038】

図４は、本発明の第３の実施の形態によるゲルマニウム半導体装置の構成を示す略断面図である。

【0039】

図４に示すように、本実施形態によるゲルマニウム半導体装置１の特徴は、Ｓｉ基板１０の主面１０ａがナノスケールのランダムな凹凸面１２からなる点にある。凹凸面１２の表面粗さ（Ｒｍｓ値）は０．５～５０ｎｍが好ましい。ナノスケールのランダムな凹凸面１２は、例えば、ＴＭＡＨ（水酸化テトラメチルアンモニウム水溶液）を用いたウェットエッチングにより形成することができる。その他の構成は第１の実施の形態と同様である。本実施形態によれば、Ｖ溝アレイを形成した第１の実施の形態と同様、Ｓｉ基板１０上に貫通転位密度が低いＧｅ単結晶層２０を形成することができる。また第１の実施の形態と異なり、フォトリソグラフィプロセスが不要であるため、製造面でも有利である。

【0040】

Ｇｅ単結晶層２０が形成されたシリコンウェーハを用いて光デバイスを作製する場合、Ｇｅ単結晶層２０は光導波路に接続された光源、光変調器、受光器等の光デバイスとして加工される。例えば受光器は、Ｇｅ単結晶層をパターニングした後、ｐｎ接合（又はｐｉｎ接合）を形成することにより実現できる。

【0041】

図５は、本発明の第４の実施の形態によるゲルマニウム半導体装置の構成を示す図であって、（ａ）は略断面図、（ｂ）は略平面図である。

【0042】

図５（ａ）及び（ｂ）に示すように、本実施形態によるゲルマニウム半導体装置１は上述した第３の実施の形態によるゲルマニウム半導体装置を受光器として構成したものであって、ｐ型Ｓｉ基板１０と、Ｇｅ単結晶層２０と、Ｇｅ単結晶層２０の上面に形成されたＳｉキャップ層２１及びｎ型Ｓｉ層２２と、Ｓｉキャップ層２１を覆うＳｉＯ_２絶縁層２３と、ｎ型Ｓｉ層２２に接続された第１電極層２４と、ｐ型Ｓｉ基板１０の裏面に形成された第２電極層２５とを備えている。なお、図５（ａ）のｐ＋およびｎ＋の表記はｐ型ドーパントおよびｎ型ドーパントの濃度が高いことを示している。

【0043】

第１電極層２４は、Ｓｉキャップ層２１の上面に形成されたＴｉ層２４ａと、Ｔｉ層２４ａを覆うＡｌ層２４ｂの二層構造が好ましく、Ｔｉ層２４ａの一部はｎ型Ｓｉ層２２に接続されている。ｎ型Ｓｉ層２２の大部分はＳｉＯ_２絶縁層２３や第１電極層２４に覆われることなく露出しており、自由空間を伝搬する光を受光する受光部を構成している。第２電極層２５は、第１電極層２４と同様、Ｓｉ基板１０の裏面に形成されたＴｉ層２５ａと、Ｔｉ層２５ａを覆うＡｌ層２５ｂの二層構造が好ましい。以上の構成により、ｐ型Ｓｉ基板１０、Ｇｅ単結晶層２０及びｎ型Ｓｉ層２２は、ｐ層、ｉ層及びｎ層をそれぞれ構成しており、これにより縦型ｐｉｎ接合フォトダイオードが形成されている。なお、ｎ型Ｓｉ層２２の上部の露出部に光源波長の１／４ｎ（ｎ：屈折率）に相当する厚さのＳｉＯ_２層を形成して反射防止膜としてもよい。

【0044】

図６は、図５に示した第４の実施の形態によるゲルマニウム半導体装置の製造方法を示すフローチャートである。

【0045】

図６に示すように、受光器としてのゲルマニウム半導体装置１の製造では、ｐ型Ｓｉ基板１０の主面１０ａをアルカリエッチングにより粗面化してナノスケールのランダムな凹凸面１２を形成する（ステップＳ１）。エッチング液にはＴＭＡＨを用いることが好ましい。また、エッチング温度は５０～７０℃、エッチング時間は１０～６０秒とすることができる。

【0046】

次に、Ｇｅ単結晶層２０及びＳｉキャップ層２１をＵＨＶ－ＣＶＤ法により順に形成する（ステップＳ２）。Ｇｅ単結晶層２０の厚さは５００ｎｍ以上が好ましく、１μｍ以上がさらに好ましい。Ｇｅ単結晶層２０はナノスケールの凹部内にも埋め込められ、上面が平坦なＧｅ層が形成される。Ｓｉキャップ層２１の厚さは２０～２００ｎｍが好ましく、５０～１５０ｎｍがさらに好ましい。Ｇｅ結晶中や界面の結晶欠陥を低減するため、８００℃のＮ_２雰囲気中でＧｅ単結晶層２０をアニールすることが好ましい。Ｓｉキャップ層２１はＧｅ単結晶層２０を保護する役割を果たす。

【0047】

次いで、Ｓｉキャップ層２１の全面にＳｉＯ_２絶縁層２３をＣＶＤ法により形成した後、フォトリソグラフィ及びドライエッチングによりＳｉＯ_２絶縁層２３の一部を除去してＳｉキャップ層２１を露出させる（ステップＳ３、Ｓ４）。その後、ＳｉＯ_２絶縁層２３をマスクとしてＳｉキャップ層２１にイオン注入することによりｎ型Ｓｉ層２２を形成する（ステップＳ５）。さらに、ＳＰＭ及びドーパント活性化熱処理を行う。

【0048】

次に、Ｓｉ基板１０の主面１０ａ側の全面にＴｉ層２４ａ及びＡｌ層２４ｂからなる第１電極層２４をスパッタリングにより形成した後、フォトリソグラフィ及びエッチングにより第１電極層２４を所望の形状にパターニングする（ステップＳ７、Ｓ８）。これにより、ｎ型Ｓｉ層２２が露出した受光部が形成される。また、Ｓｉ基板１０の裏面側１０ｂに第２電極層２５をスパッタリングにより形成する（ステップＳ９）。以上により、本実施形態によるゲルマニウム半導体装置１が完成する。

【0049】

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることは言うまでもない。

【0050】

例えば、上記第４の実施の形態では、第３の実施の形態によるゲルマニウム半導体装置（表面を粗面化したＳｉ基板）を用いて受光器を構成しているが、第１又は第２の実施の形態によるゲルマニウム半導体装置を用いて受光器を構成してもよいことは言うまでもない。また、第４の実施の形態では、ｐ型半導体であるＳｉ基板１０と、真性半導体であるＧｅ単結晶層２０と、ｎ型半導体であるＳｉ層２２とを組み合わせてフォトダイオードのｐｉｎ接合を構成しているが、Ｓｉ基板１０をｎ型半導体とし、Ｓｉ層２２をｐ型半導体とすることでｐｉｎ接合を構成してもよい。さらに、ｐｉｎ接合を形成するためにＳｉ層２２は必ずしも必要ではなく、ｎ型ドーパントであるリンのイオン注入をＧｅ単結晶層２０の上部に行うことでＳｉキャップ層２１を省略してもよい。

【0051】

また、上記実施形態によるゲルマニウム半導体装置は、Ｓｉ基板１０上にＧｅ単結晶層を形成したものであるが、Ｇｅ単結晶に代えてＳｉＧｅ単結晶やＧｅＳｎ単結晶を用いることも可能である。

【実施例0052】

（Ｓｉ基板上のＶ溝アレイの効果の検証）
（００１）面方位を有するバルクＳｉウェーハの主面をパターニングしてＶ溝の一次元アレイを形成した。Ｖ溝の幅はすべて０．５μｍとし、またＶ溝間の平坦部の幅（スペース幅）は０．３μｍ、０．５μｍ、１．５μｍの３通りとした。またＳｉウェーハ上にはＶ溝なしの平面領域（Blanket）も確保した。

【0053】

次に、Ｓｉウェーハ上にＧｅ単結晶膜（Ｇｅ単結晶層）をＵＨＶ（Ultra-High Vacuum）－ＣＶＤ法により形成した。原料ガスにはＧｅＨ_４を用い、７００℃の基板温度でＧｅのエピタキシャル成長を行った。Ｇｅの結晶成長は、Ｖ溝のない平面領域で１．０μｍのＧｅ単結晶膜が得られる条件下で行った。

【0054】

こうして得られたＧｅ単結晶膜の断面を走査電子顕微鏡（ＳＥＭ）により観察した。その結果、図７に示すように、厚さが０．６５μｍ以上のＧｅ連続膜を形成することができ、Ｇｅ連続膜の表面は概ね平坦面となった。またＶ溝内にもＧｅが埋め込まれていた。なお成膜時間を延長すれば、例えば１．０μｍ以上で、より表面の平坦度が向上したＧｅ連続膜を形成することができると考えられる。

【0055】

Ｇｅ単結晶膜の断面を透過電子顕微鏡（ＴＥＭ）により観察した。その結果、図８に示すように、Ｖ溝間のスペース幅を０．３μｍ、０．５μｍ、１．５μｍとしたいずれのサンプルにおいても、Ｖ溝領域に埋め込まれたＧｅ中に転位が集中し、表面に突き抜ける転位が少ない傾向が確認された。

【0056】

次に、Ｇｅ単結晶膜を貫通する転位の密度を評価した。ＨＦ（４９％）を１０ｍｌ、ＨＮＯ_３（６１％）を２０ｍｌ、ＣＨ_３ＣＯＯＨ（＞９９．８％）を６７ｍｌ混合して、さらにＩ_２を３０ｍｇ溶解した液でＧｅ単結晶膜の表面をエッチングし、表面に形成されるエッチピット密度から貫通転位密度を求めた。

【0057】

その結果を図９に示す。Ｖ溝間のスペース幅を０．３μｍとしたＧｅ単結晶膜の貫通転位密度は４×１０^７ｃｍ^－２となり、Ｖ溝のないＳｉ平面上に形成された比較例によるＧｅ単結晶膜の貫通転位密度２×１０^８ｃｍ^－２よりも小さくなった。またＶ溝間のスペース幅を０．５μｍとしたＧｅ単結晶膜の貫通転位密度は６×１０^７ｃｍ^－２となり、比較例によるＧｅ単結晶膜の貫通転位密度２×１０^８ｃｍ^－２よりも小さくなった。一方、Ｖ溝間のスペース幅を１．５μｍとしたＧｅ単結晶膜の貫通転位密度は２×１０^８ｃｍ^－２となり、比較例によるＧｅ単結晶膜の貫通転位密度と変わらなかった。以上の結果から、Ｖ溝アレイが形成されたＳｉ基板上にＧｅ単結晶膜を形成することにより、Ｇｅ単結晶膜の貫通転位密度を低減でき、熱処理なしで高品質なＧｅ単結晶膜が得られることが分かった。

【0058】

（Ｓｉ基板上のランダムな凹凸の効果の検証）
（００１）面方位を有し、導電率が０．０１Ω・ｃｍ程度の高濃度ｐ型Ｓｉウェーハを用意し、ウェーハの表面にナノスケールのランダムな凹凸を形成した。詳細には、Ｓｉウェーハを０．５％ＨＦ水溶液で処理して表面の自然酸化膜を予め除去した後、液温６０℃の２．３８％ＴＭＡＨ水溶液中で１５秒間処理した。Ｓｉウェーハの表面を原子間力顕微鏡像（ＡＦＭ）で観察したところ、図１のようにＳｉウェーハの表面に形成されたナノスケールの凹凸の横幅は５０ｎｍ程度、高さは５ｎｍ程度であり、表面粗さ（Ｒｍｓ値）は１．３ｎｍ程度であった。

【0059】

次に、ＴＭＡＨ処理したｐ型Ｓｉウェーハ上にＧｅ単結晶膜（Ｇｅ単結晶層）をＵＨＶ－ＣＶＤ法により形成した。原料ガスにはＧｅＨ_４を用い、６００℃の基板温度で５００ｎｍのＧｅのエピタキシャル成長を行った。

【0060】

さらにＧｅ単結晶層の表面にＳｉキャップ層をＣＶＤ法により形成した。原料ガスにはＳｉ_２Ｈ_６を用い、６００℃の基板温度で１２０ｎｍのＳｉ成長を行った。

【0061】

こうして得られたＧｅ単結晶層の断面をＳＥＭにより観察した。その結果、厚さが約５００ｎｍのＧｅ連続膜が形成されており、その表面は概ね平坦面となった。また凹部内にもＧｅが埋め込まれていた。

【0062】

膜厚方向にｐｉｎ接合を有するフォトダイオードへ応用するため、まずＳｉキャップ層が形成されたＳｉウェーハの表面に厚さが２００ｎｍのＳｉＯ_２絶縁層をプラズマＣＶＤ法により形成した。その後、Ｇｅ結晶中や界面の結晶欠陥を低減するため、８００℃のＮ_２雰囲気中で１０分間の熱処理を施した。

【0063】

次に、フォトリソグラフィによりＳｉＯ_２絶縁層を部分的に除去して開口部を形成し、開口部から露出するＳｉキャップ層にｎ型ドーパントであるリン（Ｐ）のイオン注入を行った。イオン注入では、Ｓｉキャップ層及びＧｅ単結晶層の表面付近までＰを打ち込んだ。Ｐの活性化熱処理は、例えば、６００℃のＮ_２雰囲気中で１０分間行った。

【0064】

その後、Ｓｉウェーハの主面側にＴｉ及びＡｌの金属膜をスパッタリングにより形成し、フォトリソグラフィを用いて電極パターンに加工した。Ｓｉウェーハの裏面側にもＴｉ及びＡｌの金属膜からなる電極を形成した。受光部となるｎ型領域の中央には光入射用の窓領域を設けた。窓領域のサイズは、２０μｍ角、３０μｍ角、４０μｍ角、５０μｍ角、１００μｍ角、２００μｍ角、３００μｍ角、５００μｍ角の８水準とし、同一サイズをそれぞれ３素子ずつ形成した。こうして、実施例による受光器を完成させた。

【0065】

比較例による受光器の作製には、ＴＭＡＨ処理を施していない高濃度ｐ型Ｓｉウェーハを使用した。それ以外の条件は実施例と同様とした。

【0066】

実施例及び比較例による受光器（ｐｉｎフォトダイオード）の電流－電圧特性を測定した。その結果を図１０及び図１１のグラフに示す。

【0067】

図１０及び図１１において、実線は、ＴＭＡＨ処理を施して表面を粗面化（textured）したＳｉウェーハを用いた実施例による受光器の電流－電圧特性を示しており、破線は、ＴＭＡＨ処理を施していないＳｉウェーハを用いた比較例による受光器の電流－電圧特性を示している。図示のように、実施例及び比較例のどちらの受光器においても整流性能があり、フォトダイオードとして動作することが確認できた。また、フォトダイオードの窓領域のサイズ（受光サイズ）によらず、実施例によるフォトダイオードの逆方向リーク電流（暗電流）は、比較例によるフォトダイオードよりも小さくなった。すなわち、Ｓｉウェーハの表面をＴＭＡＨ処理してナノスケールの凹凸を形成することにより、Ｇｅ結晶品質を向上させてフォトダイオードを高性能化できることが確認できた。

【0068】

図１２は、実施例及び比較例による受光器（ｐｉｎフォトダイオード）の入力電圧が－１Ｖ（逆バイアス）のときの暗電流の大きさを示すグラフであって、横軸は正方形の受光領域の一辺の長さ（受光サイズ）（μｍ）、縦軸は電流値（Ａ）をそれぞれ示している。

【0069】

図１２に示すように、フォトダイオードの暗電流は、受光サイズ（窓領域のサイズ）に比例して大きくなることが分かった。また、フォトダイオードの受光サイズによらず、実施例によるフォトダイオードの暗電流は、比較例によるフォトダイオードの暗電流よりも小さくなった。この傾向は、逆バイアス電圧が大きくなるほど大きくなる（図１０及び図１１参照）。さらに、フォトダイオードの個体間の電流値のばらつきは、比較例よりも実施例のほうが小さくなることも確認できた。

【0070】

次に、実施例及び比較例による受光器に波長約１．５５μｍの近赤外光を照射したときの電流－電圧特性を測定した。

【0071】

図１３（ａ）及び（ｂ）は、実施例及び比較例による受光器（ｐｉｎフォトダイオード）の電流－電圧特性を示すグラフであって、（ａ）は実施例、（ｂ）は比較例をそれぞれ示している。

【0072】

図１３（ａ）及び（ｂ）に示すように、実施例及び比較例による受光器のいずれも、近赤外光を照射することで暗電流が増加しており、受光器として動作することを確認できた。特に、実施例による受光器の暗電流の増加率は、比較例による受光器よりも大きくなった。例えば、入力電圧が－１Ｖのとき、比較例の受光器では、赤外光の照射によって暗電流が３×１０^－５（Ａ）から１×１０－^４（Ａ）まで変化したのに対し、実施例の受光器では、赤外光の照射によって暗電流が７×１０^－６（Ａ）から１×１０－^４（Ａ）まで変化した。このように、実施例による受光器は比較例と同等な高い受光感度をもつことが分かった。

【符号の説明】

【0073】

１ ゲルマニウム半導体装置
１０ Ｓｉ基板
１０ａ Ｓｉ基板の主面
１０ｂ Ｓｉ基板の裏面
１１ Ｖ溝
１１Ａ Ｖ溝アレイ
１３ シリコン酸化膜
２０ Ｇｅ単結晶層
２０ａ Ｇｅ単結晶層の表面
２１ Ｓｉキャップ層
２２ ｎ型Ｓｉ層
２３ ＳｉＯ_２絶縁層
２４ 第１電極層
２４ａ Ｔｉ層
２４ｂ Ａｌ層
２５ 第２電極層
２５ａ Ｔｉ層
２５ｂ Ａｌ層
３０ Ｓｉ基板
３１ ＳｉＯ_２マスク
３２ Ｇｅ単結晶膜
３３ 空洞
Ｗｓ Ｖ溝間のスペース幅
Ｗｔ Ｖ溝の幅

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】