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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024118719
(43)【公開日】2024-09-02
(54)【発明の名称】Ｄ級増幅回路
(51)【国際特許分類】
H03F 3/217 20060101AFI20240826BHJP
【ＦＩ】
H03F3/217
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2023025155
(22)【出願日】2023-02-21
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】110000785
【氏名又は名称】ＳＳＩＰ弁理士法人
(72)【発明者】
【氏名】遠藤 康之
【テーマコード（参考）】
5J500
【Ｆターム（参考）】
5J500AA02
5J500AA24
5J500AA41
5J500AA66
5J500AC36
5J500AC51
5J500AF02
5J500AH10
5J500AH19
5J500AH25
5J500AK17
5J500AK36
5J500AS05
5J500AT01
(57)【要約】 （修正有）
【課題】デッドタイム期間中に出力端子に生じる急激な電圧変化を抑制し誤作動を防止する。
【解決手段】Ｄ級増幅回路１Ａにおいて、ディレイ時間生成回路Ｘ１０３Ｈ、Ｘ１０３Ｌは、パルス変調された入力信号に応じて、インダクタンス成分を含む負荷回路２に接続された出力端子の電位がハイレベル電位及びローレベル電位に交互にスイッチング動作するように、ハイサイドパワートランジスタＭ１０１Ｈ及びローサイドパワートランジスタＭ１０１Ｌのゲートを夫々駆動し、入力信号がハイレベルからローレベルに遷移した場合、ハイサイドパワートランジスタのゲートは、第１期間、ハイサイド駆動電源に対応するハイレベル電位及びローレベル電位の中間電位に調整され、入力信号がローレベルからハイレベルに遷移した場合、ローサイドパワートランジスタのゲートは、第２期間、ローサイド駆動電源に対応するハイレベル電位及びローレベル電位の中間電位に調整される。
【選択図】図１
【解決手段】Ｄ級増幅回路１Ａにおいて、ディレイ時間生成回路Ｘ１０３Ｈ、Ｘ１０３Ｌは、パルス変調された入力信号に応じて、インダクタンス成分を含む負荷回路２に接続された出力端子の電位がハイレベル電位及びローレベル電位に交互にスイッチング動作するように、ハイサイドパワートランジスタＭ１０１Ｈ及びローサイドパワートランジスタＭ１０１Ｌのゲートを夫々駆動し、入力信号がハイレベルからローレベルに遷移した場合、ハイサイドパワートランジスタのゲートは、第１期間、ハイサイド駆動電源に対応するハイレベル電位及びローレベル電位の中間電位に調整され、入力信号がローレベルからハイレベルに遷移した場合、ローサイドパワートランジスタのゲートは、第２期間、ローサイド駆動電源に対応するハイレベル電位及びローレベル電位の中間電位に調整される。
【選択図】図１
【特許請求の範囲】
【請求項1】
パルス変調された入力信号が入力される入力端子と、
インダクタンス成分を含む負荷回路に接続された出力端子と、
出力電源に接続されたドレイン、及び、前記出力端子に接続されたソースを有するハイサイドパワートランジスタと、
グラウンド端子に接続されたソース、及び、前記出力端子に接続されたドレインを有するローサイドパワートランジスタと、
前記入力信号に応じて、前記出力端子の電位が前記出力電源に対応するハイレベル電位、及び、前記グラウンド端子に対応するローレベル電位に交互にスイッチング動作するように、前記ハイサイドパワートランジスタ及び前記ローサイドパワートランジスタのゲートをそれぞれ駆動するためのハイサイドゲート駆動回路及びローサイドゲート駆動回路と、
前記入力信号がハイレベルからローレベルに遷移した場合に、前記ハイサイドパワートランジスタのゲートを、第１期間、ハイサイド駆動電源に対応するハイレベル電位及びローレベル電位の中間電位にするためのハイサイドゲート調整回路と、
前記入力信号がローレベルからハイレベルに遷移した場合に、前記ローサイドパワートランジスタのゲートを、第２期間、ローサイド駆動電源に対応するハイレベル電位及びローレベル電位の中間電位にするためのローサイドゲート調整回路と、
を備える、Ｄ級増幅回路。
インダクタンス成分を含む負荷回路に接続された出力端子と、
出力電源に接続されたドレイン、及び、前記出力端子に接続されたソースを有するハイサイドパワートランジスタと、
グラウンド端子に接続されたソース、及び、前記出力端子に接続されたドレインを有するローサイドパワートランジスタと、
前記入力信号に応じて、前記出力端子の電位が前記出力電源に対応するハイレベル電位、及び、前記グラウンド端子に対応するローレベル電位に交互にスイッチング動作するように、前記ハイサイドパワートランジスタ及び前記ローサイドパワートランジスタのゲートをそれぞれ駆動するためのハイサイドゲート駆動回路及びローサイドゲート駆動回路と、
前記入力信号がハイレベルからローレベルに遷移した場合に、前記ハイサイドパワートランジスタのゲートを、第１期間、ハイサイド駆動電源に対応するハイレベル電位及びローレベル電位の中間電位にするためのハイサイドゲート調整回路と、
前記入力信号がローレベルからハイレベルに遷移した場合に、前記ローサイドパワートランジスタのゲートを、第２期間、ローサイド駆動電源に対応するハイレベル電位及びローレベル電位の中間電位にするためのローサイドゲート調整回路と、
を備える、Ｄ級増幅回路。
【請求項2】
前記ハイサイドパワートランジスタはＮチャネルパワートランジスタであり、
前記ローサイドパワートランジスタはＮチャネルパワートランジスタであり、
前記ハイサイドゲート調整回路は、
前記出力端子に接続されたソース、並びに、互いに接続されたゲート及びドレインを有する第１Ｎチャネルトランジスタと、
前記第１Ｎチャネルトランジスタのドレインと前記ハイサイド駆動電源との間に接続された第１抵抗器と、
前記入力信号がハイレベルになった場合にハイレベルを出力し、前記入力信号がローレベルになった場合に、前記第１期間、ハイインピーダンスを出力した後に、ローレベルを出力するように構成され、出力端子が前記ハイサイドパワートランジスタのゲートに接続された第１トライステートバッファと、
を含み、
前記ローサイドゲート調整回路は、
前記グラウンド端子に接続されたソース、並びに、互いに接続されたゲート及びドレインを有する第２Ｎチャネルトランジスタと、
前記第２Ｎチャネルトランジスタのドレインと前記ローサイド駆動電源との間に接続された第２抵抗器と、
前記入力信号がローレベルになった場合にハイレベルを出力し、前記入力信号がハイレベルになった場合に、前記第２期間、ハイインピーダンスを出力した後に、ローレベルを出力するように構成され、出力端子が前記ローサイドパワートランジスタのゲートに接続された第２トライステートバッファと、
を含む、請求項１に記載のＤ級増幅回路。
前記ローサイドパワートランジスタはＮチャネルパワートランジスタであり、
前記ハイサイドゲート調整回路は、
前記出力端子に接続されたソース、並びに、互いに接続されたゲート及びドレインを有する第１Ｎチャネルトランジスタと、
前記第１Ｎチャネルトランジスタのドレインと前記ハイサイド駆動電源との間に接続された第１抵抗器と、
前記入力信号がハイレベルになった場合にハイレベルを出力し、前記入力信号がローレベルになった場合に、前記第１期間、ハイインピーダンスを出力した後に、ローレベルを出力するように構成され、出力端子が前記ハイサイドパワートランジスタのゲートに接続された第１トライステートバッファと、
を含み、
前記ローサイドゲート調整回路は、
前記グラウンド端子に接続されたソース、並びに、互いに接続されたゲート及びドレインを有する第２Ｎチャネルトランジスタと、
前記第２Ｎチャネルトランジスタのドレインと前記ローサイド駆動電源との間に接続された第２抵抗器と、
前記入力信号がローレベルになった場合にハイレベルを出力し、前記入力信号がハイレベルになった場合に、前記第２期間、ハイインピーダンスを出力した後に、ローレベルを出力するように構成され、出力端子が前記ローサイドパワートランジスタのゲートに接続された第２トライステートバッファと、
を含む、請求項１に記載のＤ級増幅回路。
【請求項3】
前記ハイサイドパワートランジスタはＰチャネルパワートランジスタであり、
前記ローサイドパワートランジスタはＮチャネルパワートランジスタであり、
前記ハイサイドゲート調整回路は、
前記ハイサイド駆動電源に接続されたソース、並びに、互いに接続されたゲート及びドレインを有する第１Ｐチャネルトランジスタと、
前記第１Ｐチャネルトランジスタのドレインと前記出力端子との間に接続された第３抵抗器と、
前記入力信号がハイレベルになった場合にローレベルを出力し、前記入力信号がローレベルになった場合に、前記第１期間、ハイインピーダンスを出力した後に、ハイレベルを出力するように構成され、出力端子が前記ハイサイドパワートランジスタのゲートに接続された第３トライステートバッファと、
を含み、
前記ローサイドゲート調整回路は、
前記グラウンド端子に接続されたソース、並びに、互いに接続されたゲート及びドレインを有する第２Ｎチャネルトランジスタと、
前記第２Ｎチャネルトランジスタのドレインと前記ローサイド駆動電源との間に接続された第４抵抗器と、
前記入力信号がローレベルになった場合にハイレベルを出力し、前記入力信号がハイレベルになった場合に、前記第２期間、ハイインピーダンスを出力した後に、ローレベルを出力するように構成され、出力端子が前記ローサイドパワートランジスタのゲートに接続された第４トライステートバッファと、
を含む、請求項１に記載のＤ級増幅回路。
前記ローサイドパワートランジスタはＮチャネルパワートランジスタであり、
前記ハイサイドゲート調整回路は、
前記ハイサイド駆動電源に接続されたソース、並びに、互いに接続されたゲート及びドレインを有する第１Ｐチャネルトランジスタと、
前記第１Ｐチャネルトランジスタのドレインと前記出力端子との間に接続された第３抵抗器と、
前記入力信号がハイレベルになった場合にローレベルを出力し、前記入力信号がローレベルになった場合に、前記第１期間、ハイインピーダンスを出力した後に、ハイレベルを出力するように構成され、出力端子が前記ハイサイドパワートランジスタのゲートに接続された第３トライステートバッファと、
を含み、
前記ローサイドゲート調整回路は、
前記グラウンド端子に接続されたソース、並びに、互いに接続されたゲート及びドレインを有する第２Ｎチャネルトランジスタと、
前記第２Ｎチャネルトランジスタのドレインと前記ローサイド駆動電源との間に接続された第４抵抗器と、
前記入力信号がローレベルになった場合にハイレベルを出力し、前記入力信号がハイレベルになった場合に、前記第２期間、ハイインピーダンスを出力した後に、ローレベルを出力するように構成され、出力端子が前記ローサイドパワートランジスタのゲートに接続された第４トライステートバッファと、
を含む、請求項１に記載のＤ級増幅回路。
【請求項4】
前記ハイサイドゲート調整回路は、前記入力信号がローレベルになった時刻から前記出力端子が前記出力電源に対応するローレベル電位に遷移した時刻までが前記第１期間となるように構成された第１論理回路を含み、
前記ローサイドゲート調整回路は、前記入力信号がハイレベルになった時刻から前記出力端子が前記出力電源に対応するハイレベル電位に遷移した時刻までが前記第２期間となるように構成された第２論理回路を含む、請求項１から３のいずれか一項に記載のＤ級増幅回路。
前記ローサイドゲート調整回路は、前記入力信号がハイレベルになった時刻から前記出力端子が前記出力電源に対応するハイレベル電位に遷移した時刻までが前記第２期間となるように構成された第２論理回路を含む、請求項１から３のいずれか一項に記載のＤ級増幅回路。
【請求項5】
前記ハイサイドゲート調整回路は、前記入力信号がハイレベルのとき前記出力端子の電圧が前記出力電源の電圧よりも大きくなったことを検出したとき、前記第１期間が無くなるように構成された第３論理回路を含み、
前記ローサイドゲート調整回路は、前記入力信号がローレベルのとき前記出力端子の電圧が前記グラウンド端子の電圧よりも小さくなったことを検出したとき、前記第２期間が無くなるように構成された第４の論理回路を含む、請求項４に記載のＤ級増幅回路。
前記ローサイドゲート調整回路は、前記入力信号がローレベルのとき前記出力端子の電圧が前記グラウンド端子の電圧よりも小さくなったことを検出したとき、前記第２期間が無くなるように構成された第４の論理回路を含む、請求項４に記載のＤ級増幅回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、Ｄ級増幅回路に関する。
【背景技術】
【0002】
例えばオーディオシステム等に用いられる増幅回路の一つとして、電力効率に優れたＤ級増幅回路が知られている。Ｄ級増幅回路では、一般的に、パルス幅変調（ＰＷＭ）出力波形からオーディオ信号を抽出するためにローパスフィルタ（ＬＣフィルタ）を含む負荷回路が外付けされる。近年のＤ級増幅回路では、発振周波数を大きくすることで、ローパスフィルタを含む負荷回路を小型化し、ローコストを実現することがトレンドになってきている。
【0003】
Ｄ級増幅回路では、一対のパワートランジスタ（ハイサイドパワートランジスタ及びローサイドパワートランジスタ）が交互にオン／オフのスイッチング動作を繰り返すが、双方のパワートランジスタが同時にオン状態になることで過大な貫通電流が生じて素子が破損することを防止するために、デッドタイムが設けられる。このデッドタイムは、Ｄ級増幅回路の増幅特性を低下させる要因になることが知られており、Ｄ級増幅回路における発振周波数の高周波化に伴い、デッドタイムを小さくすることが求められている。
【0004】
デッドタイムを小さくするときに課題となるのは、Ｄ級増幅回路の出力端子における急激な電圧変化に起因してオフ状態にあるパワートランジスタがオン動作してしまう、いわゆるセルフターンオンによる貫通電流の発生である。このようなセルフターンオンへの対策を含むＤ級増幅回路が、例えば特許文献１に開示されている。
【0005】
ここで図８及び図９を参照して、この種のＤ級増幅回路について簡潔に説明する。図８は参考技術に係るＤ級増幅回路１´を示す回路構成図であり、図９は図８の各部における電位の時間的変化を示すタイムチャートである。
【0006】
Ｄ級増幅回路１´の入力端子ＩＮには、パルス変調された入力信号が入力される。入力信号は、例えば三角波（のこぎり波）オシレータを用いてパルス幅変調（ＰＷＭ）された信号であり、Ｄ級増幅回路１´が有する２つの出力ＭＯＳＦＥＴであるハイサイドパワートランジスタＭ１０１Ｈ及びローサイドパワートランジスタＭ１０１Ｌによって増幅される。ハイサイドパワートランジスタＭ１０１Ｈ及びローサイドパワートランジスタＭ１０１Ｌは、ＮチャネルのＭＯＳＦＥＴで構成され、出力端子ＯＵＴを、出力電源Ｖ１０１、又は、グラウンド端子ＧＮＤに交互に接続する電流ステアリングスイッチとして動作する。ハイサイドパワートランジスタＭ１０１Ｈは、出力電源Ｖ１０１に接続されたドレイン、及び、出力端子ＯＵＴに接続されたソースを有する。ローサイドパワートランジスタＭ１０１Ｌは、グラウンド端子ＧＮＤに接続されたソース、及び、出力端子ＯＵＴに接続されたドレインを有する。このようなＤ級増幅回路１´は、出力端子ＯＵＴに接続された負荷回路２に対して、高周波の方形波である信号を出力する。
【0007】
負荷回路２は、インダクタンス成分であるインダクタＬ１０１及びコンデンサＣ１０１からなるローパスフィルタと、抵抗成分及びインダクタ成分を含む負荷ＬＯＡＤとを備える（より具体的には、入力信号がオーディオ信号である場合には、負荷回路２は、オーディオ信号を復元するための外付けのローパスフィルタ回路を含む）。
【0008】
図９に示すように、Ｄ級増幅回路１´において、ＩＮ端子に入力される入力信号が時刻ｔ１でハイレベルからローレベルに遷移した場合、ハイサイドパワートランジスタＭ１０１Ｈのゲート－ソース間電圧Ｖｇｓ－Ｈは、プリドライバＸ１０２Ｈによって０Ｖへの遷移を開始する。ここでプリドライバＸ１０２Ｈの駆動能力は、トランジスタＭ１０３Ｈに比べて小さく設定されることにより、ハイサイドパワートランジスタＭ１０１Ｈのゲート－ソース間電圧Ｖｇｓ－Ｈは比較的緩やかに遷移する。これにより、ハイサイドパワートランジスタＭ１０１Ｈは比較的緩やかにオフすることができるため輻射ノイズが低減される。そしてトランジスタＭ１０２Ｈ及び抵抗Ｒ１０１Ｈによって、ハイサイドパワートランジスタＭ１０１Ｈのゲート－ソース間電圧Ｖｇｓ－Ｈが時刻ｔ２において所定の閾値電圧Ｖｒｅｆ１付近に達したことを検出すると、トランジスタＭ１０３Ｈがオンとなり、ゲート－ソース間電圧Ｖｇｓ－Ｈを急峻に０Ｖに遷移させる。このようにハイサイドパワートランジスタＭ１０１Ｈがオフすると、所定のデッドタイムＴｄが経過した後、時刻ｔ３においてローサイドパワートランジスタＭ１０１Ｌがオンすることにより、スイッチング動作が完了する。
【0009】
続いてＩＮ端子に入力される入力信号が時刻ｔ４でローレベルからハイレベルに遷移した場合、ローサイドパワートランジスタＭ１０１Ｌのゲート－ソース間電圧Ｖｇｓ－Ｌは、プリドライバＸ１０２Ｌによって０Ｖへの遷移を開始する。ここでプリドライバＸ１０２Ｌの駆動能力は、トランジスタＭ１０３Ｌに比べ小さく設定されることにより、ローサイドパワートランジスタＭ１０１Ｌのゲート－ソース間電圧Ｖｇｓ－Ｌは比較的緩やかに遷移する。これにより、ローサイドパワートランジスタＭ１０１Ｌは比較的緩やかにオフすることができるため輻射ノイズが低減される。そしてトランジスタＭ１０２Ｌ及び抵抗Ｒ１０１Ｌによって、ローサイドパワートランジスタＭ１０１Ｌのゲート－ソース間電圧Ｖｇｓ－Ｌが時刻ｔ５において所定の閾値電圧Ｖｒｅｆ２付近に達したことを検出すると、トランジスタＭ１０３Ｌがオンとなり、ゲート－ソース間電圧Ｖｇｓ－Ｌを急峻に０Ｖに遷移させる。このようにローサイドパワートランジスタＭ１０１Ｌがオフすると、所定のデッドタイムＴｄが経過した後、時刻ｔ６においてハイサイドパワートランジスタＭ１０１Ｈがオンすることにより、スイッチング動作が完了する。
【0010】
このようにＤ級増幅回路１´が有する一対のパワートランジスタ（ハイサイドパワートランジスタＭ１０１Ｈ及びローサイドパワートランジスタＭ１０１Ｌ）は駆動能力が大きいトランジスタＭ１０３Ｈ、Ｍ１０３Ｌでオフさせるため、出力端子ＯＵＴの急激な遷移に起因するセルフターンオンを防止できる。そのため参考技術に係るＤ級増幅回路１´では、セルフターンオンによる貫通電流を防止しながらも、スイッチング動作を急峻にすることでデッドタイムを小さくことができる。
【先行技術文献】
【特許文献】
【0011】
【特許文献1】特開２０１９－１６９９１２号公報
【発明の概要】
【発明が解決しようとする課題】
【0012】
参考技術に係るＤ級増幅回路１´では、出力端子ＯＵＴにおけるスイッチング動作はハイサイドパワートランジスタＭ１０１Ｈ及びローサイドパワートランジスタＭ１０１Ｌのオンオフ動作のみを考慮していた。しかしながら、実際のアプリケーションでは、図８に例示されるＤ級増幅回路１´のように、出力端子ＯＵＴには、ローパスフィルタ（ＬＣフィルタ）やダイナミックスピーカのような負荷ＬＯＡＤ等のインダクタ成分を含む負荷回路２が接続される。そのため、負荷回路２に含まれるインダクタ成分に起因する回生電流が発生するため、その影響を考慮する必要がある。より具体的に言えば、交互にオンオフが切り替わるハイサイドパワートランジスタＭ１０１Ｈ及びローサイドパワートランジスタＭ１０１Ｌは、前述したように、双方がオン状態になることで大きな貫通電流が生じて素子が破損しないように、双方がオフ状態になるデッドタイムＴｄが少なからず設けられる。デッドタイムＴｄでは、双方のパワートランジスタがともにオフ状態となるためＤ級増幅回路１´の出力端子ＯＵＴ側がハイインピーダンスになる。ハイインピーダンスの状態では、負荷回路２に含まれるインダクタ成分に蓄積されたエネルギによる逆起電力によって回生電流が発生し、出力端子ＯＵＴに急激な変化をもたらすおそれがある。
【0013】
一般的に、Ｄ級増幅回路では、内部にアナログアンプが含まれるため、このような出力端子ＯＵＴの急激な電圧変化によってアナログアンプにスイッチングノイズが混入すると、誤動作を生じるおそれがある。例えば、典型的なＤ級増幅回路には、直流電源回路としてバンドギャップリファレンス回路が用いられるが、出力端子ＯＵＴに急激な電圧変化であるスイッチングノイズが印加されると、直流電源回路から本来の出力されるべき電圧が出力されず（例えば、直流電源回路の出力が直流１Ｖであるべきところ、０Ｖに落ちてしまい）、Ｄ級増幅回路の誤動作につながってしまう。
【0014】
本開示の少なくとも一実施形態は上述の事情に鑑みなされたものであり、デッドタイム期間中に出力端子に生じる急激な電圧変化を抑制し、誤作動を防止可能なＤ級増幅回路を提供することを目的とする。
【課題を解決するための手段】
【0015】
（１）本開示の少なくとも一実施形態に係るＤ級増幅回路は、上記課題を解決するために、
パルス変調された入力信号が入力される入力端子と、
インダクタンス成分を含む負荷回路に接続された出力端子と、
出力電源に接続されたドレイン、及び、前記出力端子に接続されたソースを有するハイサイドパワートランジスタと、
グラウンド端子に接続されたソース、及び、前記出力端子に接続されたドレインを有するローサイドパワートランジスタと、
前記入力信号に応じて、前記出力端子の電位が前記出力電源に対応するハイレベル電位、及び、前記グラウンド端子に対応するローレベル電位に交互にスイッチング動作するように、前記ハイサイドパワートランジスタ及び前記ローサイドパワートランジスタのゲートをそれぞれ駆動するためのハイサイドゲート駆動回路及びローサイドゲート駆動回路と、
前記入力信号がハイレベルからローレベルに遷移した場合に、前記ハイサイドパワートランジスタのゲートを、第１期間、ハイサイド駆動電源に対応するハイレベル電位及びローレベル電位の中間電位にするためのハイサイドゲート調整回路と、
前記入力信号がローレベルからハイレベルに遷移した場合に、前記ローサイドパワートランジスタのゲートを、第２期間、ローサイド駆動電源に対応するハイレベル電位及びローレベル電位の中間電位にするためのローサイドゲート調整回路と、
を備える。
パルス変調された入力信号が入力される入力端子と、
インダクタンス成分を含む負荷回路に接続された出力端子と、
出力電源に接続されたドレイン、及び、前記出力端子に接続されたソースを有するハイサイドパワートランジスタと、
グラウンド端子に接続されたソース、及び、前記出力端子に接続されたドレインを有するローサイドパワートランジスタと、
前記入力信号に応じて、前記出力端子の電位が前記出力電源に対応するハイレベル電位、及び、前記グラウンド端子に対応するローレベル電位に交互にスイッチング動作するように、前記ハイサイドパワートランジスタ及び前記ローサイドパワートランジスタのゲートをそれぞれ駆動するためのハイサイドゲート駆動回路及びローサイドゲート駆動回路と、
前記入力信号がハイレベルからローレベルに遷移した場合に、前記ハイサイドパワートランジスタのゲートを、第１期間、ハイサイド駆動電源に対応するハイレベル電位及びローレベル電位の中間電位にするためのハイサイドゲート調整回路と、
前記入力信号がローレベルからハイレベルに遷移した場合に、前記ローサイドパワートランジスタのゲートを、第２期間、ローサイド駆動電源に対応するハイレベル電位及びローレベル電位の中間電位にするためのローサイドゲート調整回路と、
を備える。
【0016】
上記（１）の態様によれば、入力信号がハイレベルからローレベルに遷移する際に、第１期間、ハイサイドパワートランジスタのゲートがハイサイド駆動電源のハイレベル電位及びローレベル電位の中間電位に調整される。また入力信号がローレベルからハイレベルに遷移する際に、第２期間、ローサイドパワートランジスタのゲートがローサイド駆動電源のハイレベル電位及びローレベル電位の中間電位に調整される。これにより、入力信号に対応して２つのパワートランジスタが互いにスイッチング動作する際に、出力端子に接続された負荷回路に含まれるインダクタ成分に起因して発生する回生電流によって、デッドタイム期間中に出力端子に生じる急激な電圧変化を抑制し、Ｄ級増幅回路の誤作動を防止できる。
【0017】
（２）他の態様では、上記（１）の態様において、
前記ハイサイドパワートランジスタはＮチャネルパワートランジスタであり、
前記ローサイドパワートランジスタはＮチャネルパワートランジスタであり、
前記ハイサイドゲート調整回路は、
前記出力端子に接続されたソース、並びに、互いに接続されたゲート及びドレインを有する第１Ｎチャネルトランジスタと、
前記第１Ｎチャネルトランジスタのドレインと前記ハイサイド駆動電源との間に接続された第１抵抗器と、
前記入力信号がハイレベルになった場合にハイレベルを出力し、前記入力信号がローレベルになった場合に、前記第１期間、ハイインピーダンスを出力した後に、ローレベルを出力するように構成され、出力端子が前記ハイサイドパワートランジスタのゲートに接続された第１トライステートバッファと、
を含み、
前記ローサイドゲート調整回路は、
前記グラウンド端子に接続されたソース、並びに、互いに接続されたゲート及びドレインを有する第２Ｎチャネルトランジスタと、
前記第２Ｎチャネルトランジスタのドレインと前記ローサイド駆動電源との間に接続された第２抵抗器と、
前記入力信号がローレベルになった場合にハイレベルを出力し、前記入力信号がハイレベルになった場合に、前記第２期間、ハイインピーダンスを出力した後に、ローレベルを出力するように構成され、出力端子が前記ローサイドパワートランジスタのゲートに接続された第２トライステートバッファと、
を含む。
前記ハイサイドパワートランジスタはＮチャネルパワートランジスタであり、
前記ローサイドパワートランジスタはＮチャネルパワートランジスタであり、
前記ハイサイドゲート調整回路は、
前記出力端子に接続されたソース、並びに、互いに接続されたゲート及びドレインを有する第１Ｎチャネルトランジスタと、
前記第１Ｎチャネルトランジスタのドレインと前記ハイサイド駆動電源との間に接続された第１抵抗器と、
前記入力信号がハイレベルになった場合にハイレベルを出力し、前記入力信号がローレベルになった場合に、前記第１期間、ハイインピーダンスを出力した後に、ローレベルを出力するように構成され、出力端子が前記ハイサイドパワートランジスタのゲートに接続された第１トライステートバッファと、
を含み、
前記ローサイドゲート調整回路は、
前記グラウンド端子に接続されたソース、並びに、互いに接続されたゲート及びドレインを有する第２Ｎチャネルトランジスタと、
前記第２Ｎチャネルトランジスタのドレインと前記ローサイド駆動電源との間に接続された第２抵抗器と、
前記入力信号がローレベルになった場合にハイレベルを出力し、前記入力信号がハイレベルになった場合に、前記第２期間、ハイインピーダンスを出力した後に、ローレベルを出力するように構成され、出力端子が前記ローサイドパワートランジスタのゲートに接続された第２トライステートバッファと、
を含む。
【0018】
上記（２）の態様によれば、ハイサイドパワートランジスタ及びローサイドパワートランジスタがＮチャネルパワートランジスタで構成されるＤ級増幅回路において、入力信号がハイレベルからローレベルに遷移する際に、第１期間、ハイサイドパワートランジスタのゲートをハイサイド駆動電源の中間電位に調整するとともに、入力信号がローレベルからハイレベルに遷移する際に、第２期間、ローサイドパワートランジスタのゲートをローサイド駆動電源の中間電位に調整することが可能な回路構成が得られる。
【0019】
（３）他の態様では、上記（１）の態様において、
前記ハイサイドパワートランジスタはＰチャネルパワートランジスタであり、
前記ローサイドパワートランジスタはＮチャネルパワートランジスタであり、
前記ハイサイドゲート調整回路は、
前記ハイサイド駆動電源に接続されたソース、並びに、互いに接続されたゲート及びドレインを有する第１Ｐチャネルトランジスタと、
前記第１Ｐチャネルトランジスタのドレインと前記出力端子との間に接続された第３抵抗器と、
前記入力信号がハイレベルになった場合にローレベルを出力し、前記入力信号がローレベルになった場合に、前記第１期間、ハイインピーダンスを出力した後に、ハイレベルを出力するように構成され、出力端子が前記ハイサイドパワートランジスタのゲートに接続された第３トライステートバッファと、
を含み、
前記ローサイドゲート調整回路は、
前記グラウンド端子に接続されたソース、並びに、互いに接続されたゲート及びドレインを有する第２Ｎチャネルトランジスタと、
前記第２Ｎチャネルトランジスタのドレインと前記ローサイド駆動電源との間に接続された第４抵抗器と、
前記入力信号がローレベルになった場合にハイレベルを出力し、前記入力信号がハイレベルになった場合に、前記第２期間、ハイインピーダンスを出力した後に、ローレベルを出力するように構成され、出力端子が前記ローサイドパワートランジスタのゲートに接続された第４トライステートバッファと、
を含む。
前記ハイサイドパワートランジスタはＰチャネルパワートランジスタであり、
前記ローサイドパワートランジスタはＮチャネルパワートランジスタであり、
前記ハイサイドゲート調整回路は、
前記ハイサイド駆動電源に接続されたソース、並びに、互いに接続されたゲート及びドレインを有する第１Ｐチャネルトランジスタと、
前記第１Ｐチャネルトランジスタのドレインと前記出力端子との間に接続された第３抵抗器と、
前記入力信号がハイレベルになった場合にローレベルを出力し、前記入力信号がローレベルになった場合に、前記第１期間、ハイインピーダンスを出力した後に、ハイレベルを出力するように構成され、出力端子が前記ハイサイドパワートランジスタのゲートに接続された第３トライステートバッファと、
を含み、
前記ローサイドゲート調整回路は、
前記グラウンド端子に接続されたソース、並びに、互いに接続されたゲート及びドレインを有する第２Ｎチャネルトランジスタと、
前記第２Ｎチャネルトランジスタのドレインと前記ローサイド駆動電源との間に接続された第４抵抗器と、
前記入力信号がローレベルになった場合にハイレベルを出力し、前記入力信号がハイレベルになった場合に、前記第２期間、ハイインピーダンスを出力した後に、ローレベルを出力するように構成され、出力端子が前記ローサイドパワートランジスタのゲートに接続された第４トライステートバッファと、
を含む。
【0020】
上記（３）の態様によれば、ハイサイドパワートランジスタがＰチャネルパワートランジスタで構成され、ローサイドパワートランジスタがＮチャネルパワートランジスタで構成されるＤ級増幅回路において、入力信号がハイレベルからローレベルに遷移する際に、第１期間、ハイサイドパワートランジスタのゲートをハイサイド駆動電源の中間電位に調整するとともに、入力信号がローレベルからハイレベルに遷移する際に、第２期間、ローサイドパワートランジスタのゲートをローサイド駆動電源の中間電位に調整することが可能な回路構成が得られる。
【0021】
（４）他の態様では、上記（１）から（３）のいずれか一態様において、
前記ハイサイドゲート調整回路は、前記入力信号がローレベルになった時刻から前記出力端子が前記出力電源に対応するローレベル電位に遷移した時刻までが前記第１期間となるように構成された第１論理回路を含み、
前記ローサイドゲート調整回路は、前記入力信号がハイレベルになった時刻から前記出力端子が前記出力電源に対応するハイレベル電位に遷移した時刻までが前記第２期間となるように構成された第２論理回路を含む。
前記ハイサイドゲート調整回路は、前記入力信号がローレベルになった時刻から前記出力端子が前記出力電源に対応するローレベル電位に遷移した時刻までが前記第１期間となるように構成された第１論理回路を含み、
前記ローサイドゲート調整回路は、前記入力信号がハイレベルになった時刻から前記出力端子が前記出力電源に対応するハイレベル電位に遷移した時刻までが前記第２期間となるように構成された第２論理回路を含む。
【0022】
上記（４）の態様によれば、ハイサイドゲート調整回路は、第１論理回路を含むことにより、入力信号がローレベルになった時刻から出力端子がローレベル電位に遷移した時刻までが第１期間となるように、ハイサイドパワートランジスタのゲートを駆動する。これにより、ハイサイドパワートランジスタのゲートがハイサイド駆動電源の中間電位になるように調整される第１期間を、入力信号がハイレベルからローレベルに遷移する際に出力端子に急激な電圧変化が生じ得る期間とすることができ、余分な電力消費を抑えることができる。
同様にローサイドゲート調整回路は、第２論理回路を含むことにより、入力信号がハイレベルになった時刻から出力端子がハイレベル電位に遷移した時刻までが第２期間となるように、ローサイドパワートランジスタのゲートを駆動する。これにより、ローサイドパワートランジスタのゲートがローサイド駆動電源の中間電位になるように調整される第２期間を、入力信号がローレベルからハイレベルに遷移する際に出力端子に急激な電圧変化が生じ得る期間とすることができ、余分な電力消費を抑えることができる。
同様にローサイドゲート調整回路は、第２論理回路を含むことにより、入力信号がハイレベルになった時刻から出力端子がハイレベル電位に遷移した時刻までが第２期間となるように、ローサイドパワートランジスタのゲートを駆動する。これにより、ローサイドパワートランジスタのゲートがローサイド駆動電源の中間電位になるように調整される第２期間を、入力信号がローレベルからハイレベルに遷移する際に出力端子に急激な電圧変化が生じ得る期間とすることができ、余分な電力消費を抑えることができる。
【0023】
（５）他の態様では、上記（４）の態様において、
前記ハイサイドゲート調整回路は、前記入力信号がハイレベルのとき前記出力端子の電圧が前記出力電源の電圧よりも大きくなったことを検出したとき、前記第１期間が無くなるように構成された第３論理回路を含み、
前記ローサイドゲート調整回路は、前記入力信号がローレベルのとき前記出力端子の電圧が前記グラウンド端子の電圧よりも小さくなったことを検出したとき、前記第２期間が無くなるように構成された第４の論理回路を含む。
前記ハイサイドゲート調整回路は、前記入力信号がハイレベルのとき前記出力端子の電圧が前記出力電源の電圧よりも大きくなったことを検出したとき、前記第１期間が無くなるように構成された第３論理回路を含み、
前記ローサイドゲート調整回路は、前記入力信号がローレベルのとき前記出力端子の電圧が前記グラウンド端子の電圧よりも小さくなったことを検出したとき、前記第２期間が無くなるように構成された第４の論理回路を含む。
【0024】
上記（５）の態様によれば、ハイサイドゲート調整回路は第３論理回路を含むことにより、入力信号がハイレベルのとき出力端子の電圧が出力電源の電圧よりも大きくなったことを検出したとき、第１期間が無くなるように動作する。これにより、入力信号がハイレベルからローレベルに遷移する際に出力端子に急激な電圧変化が生じない場合には、ハイサイドパワートランジスタのゲートを中間電位にする第１期間を省略することにより、余分な電力消費を抑えるとともに、スイッチング動作を高速化することで増幅品質を向上できる。
同様に、ローサイドゲート調整回路は第４論理回路を含むことにより、入力信号がローレベルのとき出力端子の電圧がグラウンド端子の電圧よりも小さくなったことを検出したとき、第２期間が無くなるように動作する。これにより、入力信号がローレベルからハイレベルに遷移する際に出力端子に急激な電圧変化が生じない場合には、ローサイドパワートランジスタのゲートを中間電位にする第２期間を省略することにより、余分な電力消費を抑えるとともに、スイッチング動作を高速化することで増幅品質を向上できる。
同様に、ローサイドゲート調整回路は第４論理回路を含むことにより、入力信号がローレベルのとき出力端子の電圧がグラウンド端子の電圧よりも小さくなったことを検出したとき、第２期間が無くなるように動作する。これにより、入力信号がローレベルからハイレベルに遷移する際に出力端子に急激な電圧変化が生じない場合には、ローサイドパワートランジスタのゲートを中間電位にする第２期間を省略することにより、余分な電力消費を抑えるとともに、スイッチング動作を高速化することで増幅品質を向上できる。
【発明の効果】
【0025】
本開示の少なくとも一実施形態は上述の事情に鑑みなされたものであり、デッドタイム期間中に出力端子に生じる急激な電圧変化を抑制し、誤作動を防止可能なＤ級増幅回路を提供できる。
【図面の簡単な説明】
【0026】
【図1】第１実施形態に係るＤ級増幅回路を示す回路構成図である。
【図3】第２実施形態に係るＤ級増幅回路を示す回路構成図である。
【図4】第３実施形態に係るＤ級増幅回路を示す回路構成図である。
【図6】第４実施形態に係るＤ級増幅回路を示す回路構成図である。
【図8】参考技術に係るＤ級増幅回路を示す回路構成図である。
【発明を実施するための形態】
【0027】
以下、添付図面を参照して本開示の幾つかの実施形態について説明する。ただし、実施形態として記載されている又は図面に示されている構成要素の寸法、材質、形状、その相対的配置等は、本開示の範囲をこれに限定する趣旨ではなく、単なる説明例にすぎない。
【0028】
（第１実施形態）
まず図１及び図２を参照して、第１実施形態に係るＤ級増幅回路１Ａについて説明する。図１は第１実施形態に係るＤ級増幅回路１Ａを示す回路構成図であり、図２は図１の各部における電位の時間的変化を示すタイムチャートである。
尚、以下の説明において、前述の参考技術に係るＤ級増幅回路１´に対応する構成については共通の符号を付すこととし、特段の記載がない限りにおいて、重複する説明は省略する。
まず図１及び図２を参照して、第１実施形態に係るＤ級増幅回路１Ａについて説明する。図１は第１実施形態に係るＤ級増幅回路１Ａを示す回路構成図であり、図２は図１の各部における電位の時間的変化を示すタイムチャートである。
尚、以下の説明において、前述の参考技術に係るＤ級増幅回路１´に対応する構成については共通の符号を付すこととし、特段の記載がない限りにおいて、重複する説明は省略する。
【0029】
Ｄ級増幅回路１Ａは、入力端子ＩＮと、出力端子ＯＵＴと、ハイサイドパワートランジスタＭ１０１Ｈと、ローサイドパワートランジスタＭ１０１Ｌと、ハイサイドゲート駆動回路４Ｈと、ローサイドゲート駆動回路４Ｌと、ハイサイドゲート調整回路６Ｈと、ローサイドゲート調整回路６Ｌとを備える。
【0030】
入力端子ＩＮには、パルス変調された入力信号が入力される。
【0031】
出力端子ＯＵＴは、インダクタンス成分を含む負荷回路２に接続される。
【0032】
ハイサイドパワートランジスタＭ１０１Ｈは、出力電源Ｖ１０１に接続されたドレイン、及び、出力端子ＯＵＴに接続されたソースを有する。ローサイドパワートランジスタＭ１０１Ｌは、グラウンド端子ＧＮＤに接続されたソース、及び、出力端子ＯＵＴに接続されたドレインを有する。
【0033】
ハイサイドゲート駆動回路４Ｈ及びローサイドゲート駆動回路４Ｌは、入力信号に応じて、出力端子ＯＵＴの電位が出力電源Ｖ１０１に対応するハイレベル電位、及び、グラウンド端子ＧＮＤに対応するローレベル電位に交互にスイッチング動作するように、ハイサイドパワートランジスタＭ１０１Ｈ及びローサイドパワートランジスタＭ１０１Ｌのゲートをそれぞれ駆動するように構成される。
【0034】
ハイサイドゲート調整回路６Ｈは、入力信号がハイレベルからローレベルに遷移した場合に、ハイサイドパワートランジスタＭ１０１Ｈのゲートを、第１期間Ｔ１、ハイサイド駆動電源Ｖ１０３のハイレベル電位、及び、出力端子ＯＵＴに対応するローレベル電位の中間電位にするように構成される。ローサイドゲート調整回路６Ｌは、入力信号がローレベルからハイレベルに遷移した場合に、ローサイドパワートランジスタＭ１０１Ｌのゲートを、第２期間Ｔ２、ローサイド駆動電源Ｖ１０２のハイレベル電位、及び、グラウンド端子ＧＮＤに対応するローレベル電位の中間電位にするように構成される。
【0035】
Ｄ級増幅回路１Ａでは、ハイサイドパワートランジスタＭ１０１Ｈ及びローサイドパワートランジスタＭ１０１ＬはＮチャネルパワートランジスタである。このときハイサイドゲート調整回路６Ｈは、第１Ｎチャネルトランジスタと、第１抵抗器Ｒ１０１Ｈと、第１トライステートバッファＸ１０２Ｈとを含む。またローサイドゲート調整回路６Ｌは、第２Ｎチャネルトランジスタと、第２抵抗器Ｒ１０１Ｌと、第２トライステートバッファＸ１０２Ｌとを含む。
【0036】
第１Ｎチャネルトランジスタは、出力端子ＯＵＴに接続されたソース、並びに、互いに接続されたゲート及びドレインを有する。本実施形態では、第１ＮチャネルトランジスタはトランジスタＭ１０２Ｈ及びＭ１０４Ｈが組み合わされることで構成される。第１抵抗器Ｒ１０１Ｈは、第１Ｎチャネルトランジスタのドレインとハイサイド駆動電源Ｖ１０３との間に接続される。第１トライステートバッファＸ１０２Ｈは、入力信号がハイレベルになった場合にハイレベルを出力し、入力信号がローレベルになった場合に、第１期間Ｔ１、ハイインピーダンスを出力した後に、ローレベルを出力するように構成され、出力端子がハイサイドパワートランジスタＭ１０１Ｈのゲートに接続される。
【0037】
第２Ｎチャネルトランジスタは、グラウンド端子ＧＮＤに接続されたソース、並びに、互いに接続されたゲート及びドレインを有する。本実施形態では、第２Ｎチャネルトランジスタは、トランジスタＭ１０２Ｌ及びＭ１０４Ｌが組み合わされることで構成される。第２抵抗器Ｒ１０１Ｌは、第２Ｎチャネルトランジスタのドレインとローサイド駆動電源Ｖ１０２との間に接続される。第２トライステートバッファＸ１０２Ｌは、入力信号がローレベルになった場合にハイレベルを出力し、入力信号がハイレベルになった場合に、第２期間Ｔ２、ハイインピーダンスを出力した後に、ローレベルを出力するように構成され、出力端子がローサイドパワートランジスタＭ１０１Ｌのゲートに接続される。
【0038】
続いて、上記構成を有するＤ級増幅回路１Ａの動作について説明する。図２に示すように、ここではＤ級増幅回路１の初期状態として、ＩＮ端子に入力される入力信号がハイレベルであることにより、ハイサイドパワートランジスタＭ１０１ＨのゲートがハイレベルであることによりハイサイドパワートランジスタＭ１０１Ｈがオン状態にあるとともに、ローサイドパワートランジスタＭ１０１ＬのゲートがローレベルであることによりローサイドパワートランジスタＭ１０１Ｌがオフ状態である場合を想定する。
【0039】
時刻ｔ１において、ＩＮ端子に入力される入力信号がハイレベルからローレベルに遷移すると、ハイサイドゲート調整回路６Ｈは、ハイサイドパワートランジスタＭ１０１Ｈのゲートの電位を、第１期間Ｔ１、ハイサイド駆動電源Ｖ１０３のハイレベル電位及びローレベル電位の中間電位Ｖｍになるように調整する。具体的に説明すると、第１期間Ｔ１は、ハイサイドゲート調整回路６Ｈが有するディレイ時間生成回路Ｘ１０３Ｈで生成される遅延時間ｔｄｌｙに基づいて設定される。遅延時間ｔｄｌｙでは、第１トライステートバッファＸ１０２Ｈはハイインピーダンスとなり、トランジスタＭ１０３Ｈ及びＭ１０４Ｈがオンとなることで、第１抵抗器Ｒ１０１Ｈ及びトランジスタＭ１０２Ｈ（ダイオード接続ＭＯＳトランジスタ）によって、ハイサイドパワートランジスタＭ１０１Ｈのゲートに印加されるバイアス電圧ＶＢＮが生成される。このバイアス電圧ＶＢＮによってハイサイドパワートランジスタＭ１０１Ｈは電流源動作となり、そのゲートは中間電位Ｖｍとなる。一方、ローサイドパワートランジスタＭ１０１Ｌは、第１期間Ｔ１において、第２トライステートバッファＸ１０２Ｌはハイレベルを出力することでオンとなり、その出力端子がハイレベルからローレベルへ遷移する。そして遅延時間ｔｄｌｙが経過した後、第１トライステートバッファＸ１０２Ｈの出力はローレベルとなり、トランジスタＭ１０３Ｈ及びＭ１０４Ｈがオフすることで、ハイサイドパワートランジスタＭ１０１Ｈがオフとなる。
【0040】
次に時刻ｔ３において、ＩＮ端子に入力される入力信号がローレベルからハイレベルに遷移すると、ローサイドゲート調整回路６Ｌは、ローサイドパワートランジスタＭ１０１Ｌのゲートを、第２期間Ｔ２、ローサイド駆動電源Ｖ１０２のハイレベル電位及びローレベル電位の中間電位Ｖｍになるように調整する。具体的に説明すると、第２期間Ｔ２は、ローサイドゲート調整回路６Ｌが有するディレイ時間生成回路Ｘ１０３Ｌで生成される遅延時間ｔｄｌｙに基づいて設定される。遅延時間ｔｄｌｙでは、第２トライステートバッファＸ１０２Ｌはハイインピーダンスとなり、トランジスタＭ１０３Ｌ及びＭ１０４Ｌがオンとなることで、第２抵抗器Ｒ１０１Ｌ及びトランジスタＭ１０２Ｌ（ダイオード接続ＭＯＳトランジスタ）によって、ローサイドパワートランジスタＭ１０１Ｌのゲートに印加されるバイアス電圧ＶＢＮが生成される。このバイアス電圧ＶＢＮによってローサイドパワートランジスタＭ１０１Ｌは電流源動作となり、そのゲートは中間電位Ｖｍとなる。一方、ハイサイドパワートランジスタＭ１０１Ｈは、第２期間Ｔ２において、第１トライステートバッファＸ１０２Ｈがハイレベルを出力することでオンとなり、その出力端子がローレベルからハイレベルへ遷移する。そして遅延時間ｔｄｌｙが経過した後、第２トライステートバッファＸ１０２Ｌの出力はローレベルとなり、トランジスタＭ１０３Ｌ及びＭ１０４Ｌがオフすることで、ローサイドパワートランジスタＭ１０１Ｌがオフとなる。
【0041】
このようにＤ級増幅回路１Ａでは、ハイサイドパワートランジスタＭ１０１Ｈ及びローサイドパワートランジスタＭ１０１Ｌのスイッチング動作時に、出力端子ＯＵＴが一時的に中間電位Ｖｍに調整されることでハイインピーダンスとならないため、負荷回路２に含まれるインダクタンス成分に起因する回生電流の影響を受けにくく、出力端子ＯＵＴに急激な電圧変化が生じることを効果的に防止できる。
【0042】
（第２実施形態）
図３は第２実施形態に係るＤ級増幅回路１Ｂを示す回路構成図である。Ｄ級増幅回路１Ｂは、前述のＤ級増幅回路１Ａと基本的に同じ構成を有するが、ハイサイドパワートランジスタＭ１０１ＨはＰチャネルパワートランジスタであり、ローサイドパワートランジスタＭ１０１ＬはＮチャネルパワートランジスタである。このときハイサイドゲート調整回路６Ｈは、第１Ｐチャネルトランジスタと、第３抵抗器Ｒ２０１Ｈと、第３トライステートバッファＸ２０２Ｈとを含む。またローサイドゲート調整回路６Ｌは、第２Ｎチャネルトランジスタと、第４抵抗器Ｒ２０１Ｌと、第４トライステートバッファＸ２０２Ｌとを含む。
図３は第２実施形態に係るＤ級増幅回路１Ｂを示す回路構成図である。Ｄ級増幅回路１Ｂは、前述のＤ級増幅回路１Ａと基本的に同じ構成を有するが、ハイサイドパワートランジスタＭ１０１ＨはＰチャネルパワートランジスタであり、ローサイドパワートランジスタＭ１０１ＬはＮチャネルパワートランジスタである。このときハイサイドゲート調整回路６Ｈは、第１Ｐチャネルトランジスタと、第３抵抗器Ｒ２０１Ｈと、第３トライステートバッファＸ２０２Ｈとを含む。またローサイドゲート調整回路６Ｌは、第２Ｎチャネルトランジスタと、第４抵抗器Ｒ２０１Ｌと、第４トライステートバッファＸ２０２Ｌとを含む。
【0043】
第１Ｐチャネルトランジスタは、ハイサイド駆動電源Ｖ１０３に接続されたソース、並びに、互いに接続されたゲート及びドレインを有する。本実施形態では、第１Ｐチャネルトランジスタは、トランジスタＭ２０２Ｈ及びＭ２０３Ｈが組み合わされることで構成される。第３抵抗器Ｒ２０１Ｈは、第１Ｐチャネルトランジスタのドレインと出力端子ＯＵＴとの間に接続される。第３トライステートバッファＸ２０２Ｈは、入力信号がハイレベルになった場合にローレベルを出力し、入力信号がローレベルになった場合に、第１期間Ｔ１、ハイインピーダンスを出力した後に、ハイレベルを出力するように構成され、出力端子がハイサイドパワートランジスタＭ１０１Ｈのゲートに接続される。
【0044】
第２Ｎチャネルトランジスタは、グラウンド端子ＧＮＤに接続されたソース、並びに、互いに接続されたゲート及びドレインを有する。本実施形態では、第２Ｎチャネルトランジスタは、トランジスタＭ２０２Ｌ及びＭ２０４Ｌが組み合わされることで構成される。第４抵抗器Ｒ２０１Ｌは、第２Ｎチャネルトランジスタのドレインとローサイド駆動電源Ｖ１０２との間に接続される。第４トライステートバッファＸ２０２Ｌは、入力信号がローレベルになった場合にハイレベルを出力し、入力信号がハイレベルになった場合に、第２期間Ｔ２、ハイインピーダンスを出力した後に、ローレベルを出力するように構成され、出力端子がローサイドパワートランジスタＭ１０１Ｌのゲートに接続される。
【0045】
このように構成されたＤ級増幅回路１Ｂは、ハイサイドパワートランジスタＭ１０１ＨがＮチャネルパワートランジスタで構成されるか、Ｐチャネルトランジスタで構成されるかが異なることにより、前述のＤ級増幅回路１Ａと比べて各素子の構成が異なるが、基本的構成を共通にしており、その動作についても実質同様である。
【0046】
（第３実施形態）
前述のＤ級増幅回路１Ａ及び１Ｂでは、第１期間Ｔ１又は第２期間Ｔ２において、ハイサイドパワートランジスタＭ１０１Ｈ又はローサイドパワートランジスタＭ１０１Ｌが電流源動作となるため、ＩＮ端子に入力される入力信号のＤＵＴＹが０％もしくは１００％付近における効率が低下してしまうという課題がある。このような課題は、以下に示す第３実施形態に係るＤ級増幅回路１Ｃによって好適に解消可能である。図４は第３実施形態に係るＤ級増幅回路１Ｃを示す回路構成図であり、図５は図４の各部における電位の時間的変化を示すタイムチャートである。
前述のＤ級増幅回路１Ａ及び１Ｂでは、第１期間Ｔ１又は第２期間Ｔ２において、ハイサイドパワートランジスタＭ１０１Ｈ又はローサイドパワートランジスタＭ１０１Ｌが電流源動作となるため、ＩＮ端子に入力される入力信号のＤＵＴＹが０％もしくは１００％付近における効率が低下してしまうという課題がある。このような課題は、以下に示す第３実施形態に係るＤ級増幅回路１Ｃによって好適に解消可能である。図４は第３実施形態に係るＤ級増幅回路１Ｃを示す回路構成図であり、図５は図４の各部における電位の時間的変化を示すタイムチャートである。
【0047】
Ｄ級増幅回路１Ｃのハイサイドゲート調整回路６Ｈは、ＩＮ端子に入力される入力信号がローレベルになった時刻ｔ１から出力端子ＯＵＴがローレベル電位に遷移した時刻ｔ２までが第１期間Ｔ１となるように構成された第１論理回路１４Ｈを含む。本実施形態では第１論理回路１４Ｈは、ＩＮＶ４０１Ｈ及びＯＲ４０１Ｈを含んで構成される。
【0048】
これにより、時刻ｔ１において、ＩＮ端子に入力される入力信号がハイレベルからローレベルに遷移すると、Ｄ級増幅回路１Ｃは前述の各実施形態と同様に、ハイサイドゲート調整回路６Ｈによって、第１期間Ｔ１、ハイサイドパワートランジスタＭ１０１Ｈのゲートはハイサイド駆動電源Ｖ１０３の中間電位Ｖｍになるように調整される。この第１期間Ｔ１は、ＩＮ端子に入力される入力信号がローレベルになった時刻ｔ１から開始される。そしてハイサイドパワートランジスタＭ１０１Ｈのゲートが中間電位Ｖｍになるように調整されているとき、第１論理回路１４Ｈでは、出力端子ＯＵＴの電圧がＩＮＶ４０１Ｈ及びＯＲ４０１Ｈに伝達される。そして時刻ｔ２で出力端子ＯＵＴがローレベルになると、第１論理回路１４Ｈでは、直ちに第１トライステートバッファＸ１０２Ｈがローレベルを出力するとともに、トランジスタＭ１０３Ｈ及びＭ１０４Ｈがオフすることで、ハイサイドパワートランジスタＭ１０１Ｈがオフになる。これにより、ハイサイドパワートランジスタＭ１０１Ｈのスイッチング動作が完了すると、ハイサイドゲート調整回路６ＨによるハイサイドパワートランジスタＭ１０１Ｈのゲートの中間電位への調整が終了されることで、余分なエネルギ消費が回避され、効率改善が図られる。
【0049】
またＤ級増幅回路１Ｃのローサイドゲート調整回路６Ｌは、ＩＮ端子に入力される入力信号がローレベルからハイレベルになった時刻ｔ３から出力端子ＯＵＴがハイレベル電位に遷移した時刻ｔ４までが第２期間Ｔ２となるように構成された第２論理回路１４Ｌを含む。本実施形態では第２論理回路１４Ｌは、ＯＲ４０１Ｌを含んで構成される。
【0050】
これにより、時刻ｔ３において、ＩＮ端子に入力される入力信号がローレベルからハイレベルに遷移すると、Ｄ級増幅回路１Ｃは前述の各実施形態と同様に、ローサイドゲート調整回路６Ｌによって、第２期間Ｔ２、ローサイドパワートランジスタＭ１０１Ｌのゲートはローサイド駆動電源Ｖ１０２の中間電位Ｖｍになるように調整される。この第２期間Ｔ２は、ＩＮ端子に入力される入力信号がハイレベルになった時刻ｔ３から開始される。そしてローサイドパワートランジスタＭ１０１Ｌのゲートが中間電位Ｖｍになるように調整されているとき、第２論理回路１４Ｌでは、出力端子ＯＵＴの電圧がＯＲ４０１Ｌに伝達される。そして時刻ｔ４で出力端子ＯＵＴがハイレベルになると、第２論理回路１４Ｌでは、直ちに第２トライステートバッファＸ１０２Ｌがローレベルを出力するとともに、トランジスタＭ１０３Ｌ及びＭ１０４Ｌがオフすることで、ローサイドパワートランジスタＭ１０１Ｌがオフになる。これにより、ローサイドパワートランジスタＭ１０１Ｌのスイッチング動作が完了すると、ローサイドゲート調整回路６ＬによるローサイドパワートランジスタＭ１０１Ｌのゲートの中間電位への調整が終了されることで、余分なエネルギ消費が回避され、効率改善が図られる。
【0051】
（第４実施形態）
上記各実施形態では、出力端子ＯＵＴから、出力端子ＯＵＴに接続される負荷回路２に向けて回生電流が流れ、このような回生電流に起因する急激な出力端子ＯＵＴの電圧変化を抑制するために、ハイサイドパワートランジスタＭ１０１Ｈ又はローサイドパワートランジスタＭ１０１Ｌのゲートを中間電位に調整している。しかしながら負荷回路２によっては、負荷回路２から出力端子ＯＵＴに向けて逆向きの回生電流（以下、適宜「負の流れ」と称する）が生じる場合もある。このような場合、そもそも出力端子ＯＵＴには急激な電圧変化が生じないため、仮に上記のように、ハイサイドパワートランジスタＭ１０１Ｈ又はローサイドパワートランジスタＭ１０１Ｌのゲートを中間電位Ｖｍに調整すると、これらのパワートランジスタのオンオフ切替の遷移に要する時間が長くなり、不要なスイッチング動作の遅れをもたらしてしまう。このような課題は、以下に示す第４実施形態に係るＤ級増幅回路１Ｄによって好適に解消可能である。図６は第４実施形態に係るＤ級増幅回路１Ｄを示す回路構成図であり、図７は図６の各部における電位の時間的変化を示すタイムチャートである。
上記各実施形態では、出力端子ＯＵＴから、出力端子ＯＵＴに接続される負荷回路２に向けて回生電流が流れ、このような回生電流に起因する急激な出力端子ＯＵＴの電圧変化を抑制するために、ハイサイドパワートランジスタＭ１０１Ｈ又はローサイドパワートランジスタＭ１０１Ｌのゲートを中間電位に調整している。しかしながら負荷回路２によっては、負荷回路２から出力端子ＯＵＴに向けて逆向きの回生電流（以下、適宜「負の流れ」と称する）が生じる場合もある。このような場合、そもそも出力端子ＯＵＴには急激な電圧変化が生じないため、仮に上記のように、ハイサイドパワートランジスタＭ１０１Ｈ又はローサイドパワートランジスタＭ１０１Ｌのゲートを中間電位Ｖｍに調整すると、これらのパワートランジスタのオンオフ切替の遷移に要する時間が長くなり、不要なスイッチング動作の遅れをもたらしてしまう。このような課題は、以下に示す第４実施形態に係るＤ級増幅回路１Ｄによって好適に解消可能である。図６は第４実施形態に係るＤ級増幅回路１Ｄを示す回路構成図であり、図７は図６の各部における電位の時間的変化を示すタイムチャートである。
【0052】
Ｄ級増幅回路１Ｄのハイサイドゲート調整回路６Ｈは、ＩＮ端子に入力される入力信号がハイレベルのとき出力端子ＯＵＴの電圧が出力電源Ｖ１０１の電圧よりも大きくなったことを検出したとき、第１期間Ｔ１が無くなるように構成された第３論理回路１８Ｈを含む。第３論理回路１８Ｈは、ＩＮ端子に入力される入力信号がハイレベルのとき出力端子ＯＵＴの電圧が出力電源Ｖ１０１の電圧よりも大きくなったか否かに基づいて、出力端子ＯＵＴにおける回生電流の負の流れの有無を判定する。そして、負の流れがあると判定した場合、第３論理回路１８Ｈは、ハイサイドゲート調整回路６Ｈに対して、ハイサイドパワートランジスタＭ１０１Ｈの電流源動作をさせないようにし、直ちにハイサイドパワートランジスタＭ１０１Ｈをオフする。
【0053】
本実施形態では、第３論理回路１８ＨはコンパレータＸ６０１Ｈを有する。コンパレータＸ６０１Ｈは、反転入力端子がハイサイドパワートランジスタＭ１０１Ｈのドレインに対してトランジスタＭ６０１Ｈを介して接続されるとともに、非反転入力端子が、ハイサイドパワートランジスタＭ１０１Ｈのソースに接続されることにより、ハイサイドパワートランジスタＭ１０１Ｈのドレイン電流がソースからドレインに流れているときにハイレベルを出力するように構成される。コンパレータＸ６０１Ｈの出力端子は、ＩＮ端子に入力される入力信号がハイレベルからローレベルに遷移するタイミングでＤフリップフロップＤＦＦ６０１Ｈによってラッチされる。ＩＮ端子に入力される入力信号がハイレベルからローレベルに遷移するとき、ＤフリップフロップＤＦＦ６０１Ｈの出力がハイレベルである場合、電流源動作を介さず直ちにハイサイドパワートランジスタＭ１０１Ｈがオフとなる。このように、出力端子ＯＵＴに急激な電圧変化が生じるおそれがない場合には、ハイサイドパワートランジスタＭ１０１Ｈの電流源動作を行わないことで、ハイサイドパワートランジスタＭ１０１Ｈのスイッチング動作を迅速に完了することができる。
【0054】
またＤ級増幅回路１Ｄのローサイドゲート調整回路６Ｌは、ＩＮ端子に入力される入力信号がローレベルのとき出力端子ＯＵＴの電圧がグラウンド端子ＧＮＤの電圧よりも小さくなったことを検出したとき、第２期間Ｔ２が無くなるように構成された第４論理回路１８Ｌを含む。第４論理回路１８Ｌは、ＩＮ端子に入力される入力信号がローレベルのとき出力端子ＯＵＴの電圧がグラウンド端子ＧＮＤの電圧よりも小さくなったか否かに基づいて、出力端子ＯＵＴにおける回生電流の負の流れの有無を判定する。そして、負の流れがあると判定した場合、第４論理回路１８Ｌは、ローサイドゲート調整回路６Ｌに対して、ローサイドパワートランジスタＭ１０１Ｌの電流源動作をさせないようにし、直ちにローサイドパワートランジスタＭ１０１Ｌをオフする（図７では、第２期間Ｔ２にローサイドパワートランジスタＭ１０１Ｌのゲートを中間電位Ｖｍに調整しないようにし、時刻ｔ３において直ちにローサイドパワートランジスタＭ１０１Ｌがオフされている）。
【0055】
本実施形態では、第４論理回路１８ＬはコンパレータＸ６０１Ｌを有する。コンパレータＸ６０１Ｌは、反転入力端子がローサイドパワートランジスタＭ１０１Ｌのドレインに対してトランジスタＭ６０１Ｌを介して接続されるとともに、非反転入力端子が、ローサイドパワートランジスタＭ１０１Ｌのソースに接続されることにより、ローサイドパワートランジスタＭ１０１Ｌのドレイン電流がソースからドレインに流れているときにハイレベルを出力するように構成される。なお、図６では、コンパレータＸ６０１Ｌの非反転入力端子とローサイドパワートランジスタＭ１０１Ｌのソースは共にグラウンド端子ＧＮＤに接続されて図示している。コンパレータＸ６０１Ｌの出力端子は、ＩＮ端子に入力される入力信号がローレベルからハイレベルに遷移するタイミングでＤフリップフロップＤＦＦ６０１Ｌによってラッチされる。ＩＮ端子に入力される入力信号がローレベルからハイレベルに遷移するとき、ＤフリップフロップＤＦＦ６０１Ｌの出力がハイレベルである場合、電流源動作を介さず直ちにローサイドパワートランジスタＭ１０１Ｌがオフとなる。このように、出力端子ＯＵＴに急激な電圧変化が生じるおそれがない場合には、ローサイドパワートランジスタＭ１０１Ｌの電流源動作を行わないことで、ローサイドパワートランジスタＭ１０１Ｌのスイッチング動作を迅速に完了することができる。
【符号の説明】
【0056】
１Ａ～１Ｄ Ｄ級増幅回路
２ 負荷回路
４Ｈ ハイサイドゲート駆動回路
４Ｌ ローサイドゲート駆動回路
６Ｈ ハイサイドゲート調整回路
６Ｌ ローサイドゲート調整回路
１４Ｈ 第１論理回路
１４Ｌ 第２論理回路
１８Ｈ 第３論理回路
１８Ｌ 第４論理回路
Ｍ１０１Ｈ ハイサイドパワートランジスタ
Ｍ１０１Ｌ ローサイドパワートランジスタ
ＩＮ 入力端子
ＯＵＴ 出力端子
ＧＮＤ グラウンド端子
Ｔ１ 第１期間
Ｔ２ 第２期間
Ｔｄ デッドタイム
Ｖｍ 中間電位
２ 負荷回路
４Ｈ ハイサイドゲート駆動回路
４Ｌ ローサイドゲート駆動回路
６Ｈ ハイサイドゲート調整回路
６Ｌ ローサイドゲート調整回路
１４Ｈ 第１論理回路
１４Ｌ 第２論理回路
１８Ｈ 第３論理回路
１８Ｌ 第４論理回路
Ｍ１０１Ｈ ハイサイドパワートランジスタ
Ｍ１０１Ｌ ローサイドパワートランジスタ
ＩＮ 入力端子
ＯＵＴ 出力端子
ＧＮＤ グラウンド端子
Ｔ１ 第１期間
Ｔ２ 第２期間
Ｔｄ デッドタイム
Ｖｍ 中間電位
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】