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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024119031
(43)【公開日】2024-09-02
(54)【発明の名称】ホール素子及びホールセンサ
(51)【国際特許分類】
H10N 52/00 20230101AFI20240826BHJP
G01R 33/07 20060101ALI20240826BHJP
【ＦＩ】
H10N52/00 P
H10N52/00 S
G01R33/07
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2023220204
(22)【出願日】2023-12-27
(31)【優先権主張番号】P 2023024913
(32)【優先日】2023-02-21
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】303046277
【氏名又は名称】旭化成エレクトロニクス株式会社
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】井上 仁人
【テーマコード（参考）】
2G017
5F092
【Ｆターム（参考）】
2G017AB09
2G017AD53
5F092AA01
5F092AA04
5F092AA05
5F092AA12
5F092AA14
5F092AA15
5F092AB01
5F092AC02
5F092BA00
5F092BA06
5F092BA07
5F092BA15
5F092BA22
5F092BA25
5F092BA33
5F092BA34
5F092CA02
5F092CA09
(57)【要約】
【課題】ホール素子のオフセット電圧を抑制する。
【解決手段】ホール素子１は、基板２、基板上に配され、互いに交差する中心軸Ｌ１，Ｌ２のそれぞれに沿って延在する平面形状を有する活性層３２、活性層の第１軸方向の一側端部３ａ～３ｄ上に配置される電極胴部５ａ０～５ｄ０と電極胴部から第２軸方向に延びて基板２上に配置される電極端部５ａ１～５ｄ１，５ａ２～５ｄ２とを含み、電極胴部は電極端部より幅が小さい、少なくとも１つの下部電極５ａ～５ｄ、活性層上に形成される絶縁膜４、絶縁膜上に配置され、絶縁膜に設けられたコンタクトホール４ａ１～４ｄ１，４ａ２～４ｄ２を介して下部電極の電極端部に接続する少なくとも１つの電極６ａ～６ｄを備える。これによれば、活性層の実効面積を最大化してノイズの低減を図ることが可能となる。
【選択図】図１Ｂ
【解決手段】ホール素子１は、基板２、基板上に配され、互いに交差する中心軸Ｌ１，Ｌ２のそれぞれに沿って延在する平面形状を有する活性層３２、活性層の第１軸方向の一側端部３ａ～３ｄ上に配置される電極胴部５ａ０～５ｄ０と電極胴部から第２軸方向に延びて基板２上に配置される電極端部５ａ１～５ｄ１，５ａ２～５ｄ２とを含み、電極胴部は電極端部より幅が小さい、少なくとも１つの下部電極５ａ～５ｄ、活性層上に形成される絶縁膜４、絶縁膜上に配置され、絶縁膜に設けられたコンタクトホール４ａ１～４ｄ１，４ａ２～４ｄ２を介して下部電極の電極端部に接続する少なくとも１つの電極６ａ～６ｄを備える。これによれば、活性層の実効面積を最大化してノイズの低減を図ることが可能となる。
【選択図】図１Ｂ
【特許請求の範囲】
【請求項1】
基板と、
前記基板上に配され、互いに交差する第１軸及び第２軸のそれぞれに沿って延在する平面形状を有する活性層と、
前記活性層の前記第１軸方向の一側端部上に配置される電極胴部と該電極胴部から前記第２軸方向に延びて前記基板上に配置される電極端部とを含み、前記電極胴部は前記電極端部より前記第１軸方向に関する幅が小さい、少なくとも１つの下部電極と、
前記活性層上に形成される絶縁膜と、
前記絶縁膜上に配置され、該絶縁膜に設けられたコンタクトホールを介して前記下部電極の電極端部に接続する少なくとも１つの電極と、
を備えるホール素子。
前記基板上に配され、互いに交差する第１軸及び第２軸のそれぞれに沿って延在する平面形状を有する活性層と、
前記活性層の前記第１軸方向の一側端部上に配置される電極胴部と該電極胴部から前記第２軸方向に延びて前記基板上に配置される電極端部とを含み、前記電極胴部は前記電極端部より前記第１軸方向に関する幅が小さい、少なくとも１つの下部電極と、
前記活性層上に形成される絶縁膜と、
前記絶縁膜上に配置され、該絶縁膜に設けられたコンタクトホールを介して前記下部電極の電極端部に接続する少なくとも１つの電極と、
を備えるホール素子。
【請求項2】
前記少なくとも１つの電極は、前記絶縁膜のコンタクトホールを介して前記下部電極の電極端部に接続する接続部と、該接続部に連結して前記活性層の一側端部上に配置される本体部と、を含む、請求項１に記載のホール素子。
【請求項3】
前記少なくとも１つの下部電極は、前記電極胴部から前記第２軸に沿って前記電極端部とは逆方向に延びて前記基板上に配置され、前記少なくとも１つの電極に接続される別の電極端部をさらに含む、請求項１に記載のホール素子。
【請求項4】
前記少なくとも１つの下部電極は、前記活性層の前記第１軸方向の一側端部及び他側端部にそれぞれ接続する第１下部電極及び第２下部電極、前記活性層の前記第２軸方向の一側端部及び他側端部にそれぞれ接続する第３下部電極及び第４下部電極を含み、
前記少なくとも１つの電極は、前記第１下部電極から第４下部電極にそれぞれ接続する第１電極から第４電極を含む、請求項１に記載のホール素子。
前記少なくとも１つの電極は、前記第１下部電極から第４下部電極にそれぞれ接続する第１電極から第４電極を含む、請求項１に記載のホール素子。
【請求項5】
前記基板は、前記第１軸及び第２軸方向に広がる矩形状を有し、
前記活性層は、前記基板の中央に中心部が配され、該中心部から前記第１軸及び前記第２軸方向のそれぞれに延びる略十字形状を有する、請求項１に記載のホール素子。
前記活性層は、前記基板の中央に中心部が配され、該中心部から前記第１軸及び前記第２軸方向のそれぞれに延びる略十字形状を有する、請求項１に記載のホール素子。
【請求項6】
前記活性層は、２次元電子ガス膜を形成する層であり、前記活性層の下側及び上側にそれぞれ第１バッファ層及び第２バッファ層が積層されて積層体を形成する、請求項１に記載のホール素子。
【請求項7】
前記活性層は、ＩｎＡｓを含み、前記第１バッファ層及び前記第２バッファ層の少なくとも一方はＡｌＧａＡｓＳｂを含む、請求項６に記載のホール素子。
【請求項8】
前記活性層は、ＧａＡｓを含み、前記第１バッファ層及び前記第２バッファ層の少なくとも一方はＡｌＧａＡｓを含む、請求項６に記載のホール素子。
【請求項9】
前記活性層は、前記基板上に中心部が配され、該中心部の近傍に１又は複数の角部を形成して互いに交差する第１軸及び第２軸のそれぞれに沿って延在する十字形状又は略十字形状を有し、
前記少なくとも１つの電極は、前記活性層の前記第１軸に平行な第１軸方向の一側端部及び他側端部にそれぞれ接続する第１電極及び第２電極、前記活性層の前記第２軸に平行な第２軸方向の一側端部及び他側端部にそれぞれ接続する第３電極及び第４電極を含み、前記第３電極及び第４電極は、前記１又は複数の角部の上方に少なくとも前記第１軸に対して対称又は略対称に配置される、
請求項１に記載のホール素子。
前記少なくとも１つの電極は、前記活性層の前記第１軸に平行な第１軸方向の一側端部及び他側端部にそれぞれ接続する第１電極及び第２電極、前記活性層の前記第２軸に平行な第２軸方向の一側端部及び他側端部にそれぞれ接続する第３電極及び第４電極を含み、前記第３電極及び第４電極は、前記１又は複数の角部の上方に少なくとも前記第１軸に対して対称又は略対称に配置される、
請求項１に記載のホール素子。
【請求項10】
前記基板上の領域は、前記第１軸及び前記第２軸により区画される４つの領域であり、前記第１軸方向の一側且つ前記第２軸方向の一側に位置する第１領域、前記第１軸方向の他側且つ前記第２軸方向の一側に位置する第２領域、前記第１軸方向の他側且つ前記第２軸方向の他側に位置する第３領域、及び前記第１軸方向の一側且つ前記第２軸方向の他側に位置する第４領域を含み、
前記第３電極が、前記１又は複数の角部のうちの前記第１領域内で重なる角部の第１の数と、前記第４電極が、前記１又は複数の角部のうちの前記第４領域内で重なる角部の第４の数と、は互いに等しい、請求項９に記載のホール素子。
前記第３電極が、前記１又は複数の角部のうちの前記第１領域内で重なる角部の第１の数と、前記第４電極が、前記１又は複数の角部のうちの前記第４領域内で重なる角部の第４の数と、は互いに等しい、請求項９に記載のホール素子。
【請求項11】
前記第３電極が、前記１又は複数の角部のうちの前記第２領域内で重なる角部の第２の数と、前記第４電極が、前記１又は複数の角部のうちの前記第３領域内で重なる角部の第３の数と、は互いに等しい、請求項１０に記載のホール素子。
【請求項12】
前記基板上の領域は、前記第１軸及び前記第２軸により区画される４つの領域であり、前記第１軸方向の一側且つ前記第２軸方向の一側に位置する第１領域、前記第１軸方向の他側且つ前記第２軸方向の一側に位置する第２領域、前記第１軸方向の他側且つ前記第２軸方向の他側に位置する第３領域、及び前記第１軸方向の一側且つ前記第２軸方向の他側に位置する第４領域を含み、
前記第３電極が、前記１又は複数の角部のうちの前記第１領域内で重なる角部の第１の数及び前記第４電極が、前記１又は複数の角部のうちの前記第３領域内で重なる角部の第３の数の和と前記第３電極が、前記１又は複数の角部のうちの前記第２領域内で重なる角部の第２の数及び前記第４電極が、前記１又は複数の角部のうちの前記第４領域内で重なる角部の第４の数の和との差分の絶対値を、前記１又は複数の角部の総数で規格化して得られる値は、ゼロ又は０．２５以下である、請求項９に記載のホール素子。
前記第３電極が、前記１又は複数の角部のうちの前記第１領域内で重なる角部の第１の数及び前記第４電極が、前記１又は複数の角部のうちの前記第３領域内で重なる角部の第３の数の和と前記第３電極が、前記１又は複数の角部のうちの前記第２領域内で重なる角部の第２の数及び前記第４電極が、前記１又は複数の角部のうちの前記第４領域内で重なる角部の第４の数の和との差分の絶対値を、前記１又は複数の角部の総数で規格化して得られる値は、ゼロ又は０．２５以下である、請求項９に記載のホール素子。
【請求項13】
前記基板上の領域は、前記第１軸及び前記第２軸により区画される４つの領域であり、前記第１軸方向の一側且つ前記第２軸方向の一側に位置する第１領域、前記第１軸方向の他側且つ前記第２軸方向の一側に位置する第２領域、前記第１軸方向の他側且つ前記第２軸方向の他側に位置する第３領域、及び前記第１軸方向の一側且つ前記第２軸方向の他側に位置する第４領域を含み、
前記第３電極が、前記第１領域内で前記活性層と重なる面積と、前記第４電極が、前記第４領域内で前記活性層と重なる面積と、は互いに等しい、請求項９に記載のホール素子。
前記第３電極が、前記第１領域内で前記活性層と重なる面積と、前記第４電極が、前記第４領域内で前記活性層と重なる面積と、は互いに等しい、請求項９に記載のホール素子。
【請求項14】
前記第３電極が、前記第２領域内で前記活性層と重なる面積と、前記第４電極が、前記第３領域内で前記活性層と重なる面積と、は互いに等しい、請求項１３に記載のホール素子。
【請求項15】
前記活性層は、該活性層の下側及び上側にそれぞれ積層される第１バッファ層及び第２バッファ層とともに積層体を形成する、請求項９に記載のホール素子。
【請求項16】
前記活性層は、ＩｎＡｓを含み、前記第１バッファ層及び前記第２バッファ層の少なくとも一方はＡｌＧａＡｓＳｂを含む、請求項１５に記載のホール素子。
【請求項17】
前記活性層は、ＧａＡｓを含み、前記第１バッファ層及び前記第２バッファ層の少なくとも一方はＡｌＧａＡｓを含む、請求項１５に記載のホール素子。
【請求項18】
請求項１から１７のいずれか一項に記載のホール素子を備え、前記ホール素子の前記活性層に入る磁場の強度を検出するホールセンサ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ホール素子及びホールセンサに関する。
【背景技術】
【0002】
磁気センサの一種であるホール素子として、活性層上に絶縁膜を介して電極を設けること（ＵＰ；Ｕｎｄｅｒ－Ｐａｄ）で低ノイズ化し、それによりＳＮ比の向上を図ったＵＰ型のホール素子が知られている（例えば、特許文献１参照）。斯かるＵＰ型のホール素子において、活性層を十字形状に形成することにより磁気感度及び消費電流が向上する。ここで、電極は、良好なワイヤボンディングのために一定面積を必要とする。そこで、チップ面積を縮小するために電極を活性層上に配置すると活性層のシート抵抗が変動し、無磁場状態で駆動電圧を入力した際に出力されるオフセット電圧が増大することが懸念される。
特許文献１ 特開２０１８－１６０６３１号公報
特許文献１ 特開２０１８－１６０６３１号公報
【発明の概要】
【課題を解決するための手段】
【0003】
本発明の第１の態様においては、基板と、前記基板上に中心部が配され、該中心部の近傍に１又は複数の角部を形成して互いに交差する第１軸及び第２軸のそれぞれに沿って延在する十字形状又は略十字形状を有する活性層と、前記活性層上に形成される絶縁膜と、前記絶縁膜上に配され、前記絶縁膜に設けられたコンタクトホールを介して、前記活性層の前記第１軸方向の一側端部及び他側端部にそれぞれ接続する第１電極及び第２電極、前記活性層の前記第２軸方向の一側端部及び他側端部にそれぞれ接続する第３電極及び第４電極を含む複数の電極であり、前記第３電極及び第４電極は、前記１又は複数の角部の上方に少なくとも前記第１軸に対して対称又は略対称に配置される、前記複数の電極と、を備えるホール素子が提供される。
【0004】
本発明の第２の態様においては、第１の態様のホール素子を備え、前記ホール素子の前記活性層に入る磁場の強度を検出するホールセンサが提供される。
【0005】
本発明の第３の態様においては、基板と、前記基板上に配され、互いに交差する第１軸及び第２軸のそれぞれに沿って延在する平面形状を有する活性層と、前記活性層の前記第１軸方向の一側端部上に配置される電極胴部と該電極胴部から前記第２軸方向に延びて前記基板上に配置される電極端部とを含み、前記電極胴部は前記電極端部より前記第１軸方向に関する幅が小さい、少なくとも１つの下部電極と、前記活性層上に形成される絶縁膜と、前記絶縁膜上に配置され、該絶縁膜に設けられたコンタクトホールを介して前記下部電極の電極端部に接続する少なくとも１つの電極と、を備えるホール素子が提供される。
【0006】
本発明の第４の態様においては、第３の態様のホール素子を備え、前記ホール素子の前記活性層に入る磁場の強度を検出するホールセンサが提供される。
【0007】
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【0008】
【図1A】本実施形態に係るホール素子の全体構成を斜視において示す。
【図1B】ホール素子の分解構成を斜視において示す。
【図1C】ホール素子の上面構成を上面視において示す。
【図2A】本実施形態に係るホール素子を備えるホールセンサの全体構成を上面視において示す。
【図3】本実施形態に係るホール素子の製造フローを示す。
【図4A】ホール素子の製造フローの基板準備工程における素子の状態を示す。
【図4B】ホール素子の製造フローの積層体形成工程における素子の状態を示す。
【図4C】ホール素子の製造フローの段部形成工程における素子の状態を示す。
【図4D】ホール素子の製造フローの下部電極形成工程における素子の状態を示す。
【図4E】ホール素子の製造フローの絶縁膜形成工程における素子の状態を示す。
【図4F】ホール素子の製造フローの絶縁膜のエッチング工程における素子の状態を示す。
【図4G】ホール素子の製造フローのコンタクトホール形成工程における素子の状態を示す。
【図4H】ホール素子の製造フローの電極形成工程における素子の状態を示す。
【図5A】活性層内での電位分布及び電流経路の一例を示す。
【図5B】活性層のシート抵抗変動に対するオフセット電圧の変動量分布を示す。
【図6】活性層の等価回路を示す。
【図7A】第１実施例に係るホール素子における活性層の形状（略十字形状）及び電極配置を示す。
【図7B】第２実施例に係るホール素子における活性層の形状（略十字形状）及び電極配置を示す。
【図7C】第３実施例に係るホール素子における活性層の形状（略十字形状）及び電極配置を示す。
【図7D】第４実施例に係るホール素子における活性層の形状（略十字形状）及び電極配置を示す。
【図8】第１から第４実施例に係るホール素子におけるオフセット電圧の実験結果及びシミュレーション結果を示す。
【図9A】第５実施例に係るホール素子における活性層の形状（十字形状）及び電極配置を示す。
【図9B】第６実施例に係るホール素子における活性層の形状（十字形状）及び電極配置を示す。
【図9C】第７実施例に係るホール素子における活性層の形状（十字形状）及び電極配置を示す。
【図9D】第８実施例に係るホール素子における活性層の形状（十字形状）及び電極配置を示す。
【図10】第５から第８実施例に係るホール素子におけるオフセット電圧のシミュレーション結果を示す。
【図11】対称性パラメータＩがゼロとなる活性層の形状（略十字形状）及び電極配置の例を模式的に示す。
【図12】対称性パラメータＩがゼロとなる活性層の形状（十字形状）及び電極配置の例を模式的に示す。
【図13】対称性パラメータＩが０．１２５となる活性層の形状（略十字形状）及び電極配置の例を模式的に示す。
【図14】対称性パラメータＩが０．２５となる活性層の形状（略十字形状）及び電極配置の例を模式的に示す。
【図15】対称性パラメータＩが０．２５となる活性層の形状（十字形状）及び電極配置の例を模式的に示す。
【発明を実施するための形態】
【0009】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【0010】
図１Ａから図１Ｄに、本実施形態に係るホール素子１の構成を示す。ここで、図１Ａは、ホール素子１の全体構成を斜視において示し、図１Ｂは、ホール素子１の分解構成を斜視において示し、図１Ｃは、ホール素子１の上面構成を上面視において示し、図１Ｄは、図１Ｃにおける基準線ＤＤ（すなわち、対向する電極６ａ，６ｂの中心を結ぶ基準線）に関するＸＺ断面上でのホール素子１の内部構成を示す。ただし、図１Ｂ及び図１Ｃにおいては、絶縁膜４を透過してホール素子１の内部構成を示す。
【0011】
ホール素子１は、対向する電極、例えば電極６ａ，６ｂ間に駆動電圧を印加して素子本体に電流を流した際に、別の対向する電極、すなわち電極６ｃ，６ｄ間に発生するホール起電力を検出することで、電極６ａ，６ｂの対向方向及び電極６ｃ，６ｄの対向方向のそれぞれに直交する方向に関する磁場強度を検出する素子である。ここで、ＵＰ型のホール素子では、駆動電圧を印加することにより電極から膜厚方向に電圧が印加されて活性層のシート抵抗が変動するため、電極が活性層に対して非対称に配置されると活性層のシート抵抗が非対称に変動してオフセット電圧が増大することが懸念される。ここで、オフセット電圧とは、無磁場状態で一方の電極対（例えば、電極６ａ，６ｂ）に駆動電圧を入力した際に他方の電極対（電極６ｃ，６ｄ）から出力される電圧をいう。ホール素子１は、基板２、積層体３、下部電極５ａ～５ｄ、絶縁膜４、及び電極６ａ～６ｄを備える。
【0012】
基板２は、素子本体である積層体３を形成するための基材であり、例えばガリウム砒素（ＧａＡｓ）のような化合物半導体を含む半導体基板を採用することができる。基板２は、上面視において互いに交差（本実施形態では直交）するＸ軸及びＹ軸方向に広がる矩形状又は略矩形状（本実施形態では正方形状）を有する。なお、Ｘ軸に平行な中心軸（第１軸の一例）Ｌ１及びＹ軸に平行な中心軸（第２軸の一例）Ｌ２の交差点が基板２の中心に位置し、基板２上の領域は、中心軸Ｌ１及び中心軸Ｌ２により区画される４つの領域、すなわち＋Ｘ側且つ＋Ｙ側に位置する第１領域Ｅ１、－Ｘ側且つ＋Ｙ側に位置する第２領域Ｅ２、－Ｘ側且つ－Ｙ側に位置する第３領域Ｅ３、及び＋Ｘ側且つ－Ｙ側に位置する第４領域Ｅ４を含むとする（図７Ａ参照）。また、Ｘ軸及びＹ軸方向に直交する基板２の厚み方向をＺ軸方向とする。
【0013】
積層体３は、基板２上に配される素子本体である。積層体３は、基板２の辺部に沿って、すなわちＸ軸及びＹ軸方向に延在する平面形状を有する。本実施形態では特に、基板２の中央に中心部が配され、その中心部から中心軸Ｌ１に対して対称にＸ軸方向に延びる矩形と中心軸Ｌ２に対して対称にＹ軸方向に延びる矩形とが交差し（本実施形態では直交）、Ｘ軸方向に延びる矩形の＋Ｘ側端部３ａ及び－Ｘ側端部３ｂ、Ｙ軸方向に延びる矩形の＋Ｙ側端部３ｃ及び－Ｙ側端部３ｄを含む略十字形状を有する（図７Ａ参照）。なお、略十字形状は、中心軸Ｌ１に関して対称であり且つ中心軸Ｌ２に関して対称でもある。それにより、限られた面積を有する基板２上に配される積層体３（活性層３２）の面積を最大化することができ、電流集中が緩和されてノイズ低減、ＳＮ比の向上を図ることができる。
【0014】
ここで、積層体３は、隣接する端部３ａ～３ｄ間に、Ｘ軸及びＹ軸方向にそれぞれ延びる２つの矩形が交差することで中心部の近傍に形成される１又は複数の角部を含む。本例（図７Ａ参照）では、領域Ｅ１において端部３ａ，３ｃ間に２つの角部３ｅ１，３ｅ２が形成され、領域Ｅ２において端部３ｂ，３ｃ間に２つの角部３ｅ３，３ｅ４が形成され、領域Ｅ３において端部３ｂ，３ｄ間に２つの角部３ｅ５，３ｅ６が形成され、領域Ｅ４において端部３ａ，３ｄ間に２つの角部３ｅ７，３ｅ８が形成される。ここで、角部３ｅ１～３ｅ８はそれぞれ優角（１８０度以上）をなす。なお、角部は、積層体３の縁が屈曲して形成される屈曲角に限らず、湾曲して丸角状に形成される湾曲角であってもよい。湾曲角は、連続的又は不連続的に曲率が変わるように形成されてもよく、曲率中心の数により角部の数を代表することができる。
【0015】
なお、本実施形態においては、積層体３の端部３ａ，３ｂの幅と端部３ｃ，３ｄの幅とが異なるが、それらが等しくなるように積層体３を成形してもよい。また、隣接する端部３ａ～３ｄ間に各２つ以上の角部を含む形状を略十字形状と呼び、隣接する端部３ａ～３ｄ間に各１つの角部を含む形状を十字形状と呼ぶ。
【0016】
積層体３は、活性層３２、第１バッファ層３１及び第２バッファ層３３を含む。
【0017】
活性層（感磁面とも呼ぶ）３２は、ホール起電力を生成する層であり、例えばインジウム砒素（ＩｎＡｓ）のような化合物半導体を含んで基板２上に製膜される。活性層３２は、相対的に低いエネルギ伝導帯を有する。
【0018】
第１バッファ層３１及び第２バッファ層３３は、基板２と活性層３２との間の格子不整合を緩和するための層であり、例えばＩｎＡｓに近い格子定数を有するＡｌＧａＡｓＳｂのような化合物半導体を含んで基板２上に製膜される。第１バッファ層３１及び第２バッファ層３３は、相対的に高い、例えば活性層３２より１．３ｅＶ程高いエネルギ伝導帯を有する。
【0019】
基板２上で、第１バッファ層３１及び第２バッファ層３３を活性層３２に対してそれぞれ下側及び上側に積層することで（斯かる積層構造の積層体３を超高移動度膜と呼ぶ）、活性層３２は、電子が不純物拡散されず、例えば２００００ｃｍ２／Ｖｓ以上の高移動度を有する２次元電子ガス膜を形成する。ただし、第２バッファ層３３は、積層体３の端部３ａ～３ｄを除く活性層３２上に積層される。それにより、積層体３の端部３ａ～３ｄでは活性層３２の上面が露出し、後述する下部電極５ａ～５ｄを積層してこれを活性層３２に電気接続することができる。これにより、活性層３２は、Ｘ軸方向の実効長さＬａｂ及びＹ軸方向の実効長さＬｃｄを有することとなる。
【0020】
なお、第１バッファ層３１及び第２バッファ層３３は、同一の材料に限らず、異なる材料を用いて形成してもよい。さらに、第１バッファ層３１の下にＧａＡｓを含むバッファ層、第２バッファ層３３の上にガリウム砒素アンチモニド（ＧａＡｓＳｂ）を含むバッファ層を設けてもよい。また、活性層３２を製造プロセスによるダメージから保護するよう、第２バッファ層３３の上に、例えばＧａＡｓを含むキャップ層を設けてもよい。
【0021】
なお、積層体３は、活性層３２をＧａＡｓを含んで形成し、第１バッファ層３１及び第２バッファ層３３の少なくとも一方をＡｌＧａＡｓを含んで形成してもよい。斯かる積層構造の積層体３を高移動度膜と呼ぶ。高移動度膜は、例えば２００００ｃｍ２／Ｖｓ以上の移動度を有する。また、積層体３は、活性層３２を不純物ドーピングしたＧａＡｓを含んで形成し、第１バッファ層３１及び第２バッファ層３３の少なくとも一方を真性ＧａＡｓを含んで形成してもよい。斯かる積層構造の積層体３を中移動度膜と呼ぶ。中移動度膜は、例えば４０００ｃｍ２／Ｖｓ以上の移動度を有する。
【0022】
下部電極５ａ～５ｄ（それぞれ、第１から第４下部電極の一例）は、電極６ａ～６ｄをそれぞれ積層体３（活性層３２）の端部３ａ～３ｄに電気接続するための電気部材である。下部電極５ａ～５ｄは、金、チタンのような金属、ポリシリコンのような導電性材料を用いて形成される。ここで、下部電極５ａ，５ｂは、活性層３２の＋Ｘ側端部３ａ及び－Ｘ側端部３ｂにそれぞれ接続し、下部電極５ｃ，５ｄは、活性層３２の＋Ｙ側端部３ｃ及び－Ｙ側端部３ｄにそれぞれ接続する。下部電極５ａ～５ｄは、それぞれ、活性層３２の端部３ａ～３ｄ上に配置されて活性層３２に接続される電極胴部５ａ０～５ｄ０及び基板２上に配置されて電極６ａ～６ｄに接続される電極端部５ａ１～５ｄ１，５ａ２～５ｄ２を含む。
【0023】
下部電極５ａの電極胴部５ａ０は、活性層３２の端部３ａ上に配置され、電極端部５ａ１は、電極胴部５ａ０から＋Ｙ方向に延びて基板２の領域Ｅ１上に配置され、電極端部５ａ２は、電極胴部５ａ０から電極端部５ａ１とは逆方向、すなわち－Ｙ方向に延びて基板２の領域Ｅ４上に配置される。同様に、下部電極５ｂの電極胴部５ｂ０は、活性層３２の端部３ｂ上に配置され、電極端部５ｂ１は、電極胴部５ｂ０から＋Ｙ方向に延びて基板２の領域Ｅ２上に配置され、電極端部５ｂ２は、電極胴部５ｂ０から電極端部５ｂ１とは逆方向、すなわち－Ｙ方向に延びて基板２の領域Ｅ３上に配置される。ここで、電極胴部５ａ０，５ｂ０は、Ｙ軸方向を長手とする矩形状を有し、活性層３２の端部３ａ，３ｂのＹ軸方向の全幅に接続することで良好な電気接続を得ることができる。
【0024】
また、下部電極５ｃの電極胴部５ｃ０は、Ｘ軸方向を長手として活性層３２の端部３ｃ上に配置され、電極端部５ｃ１は、電極胴部５ｃ０から＋Ｘ方向に延びて基板２の領域Ｅ１上に配置され、電極端部５ｃ２は、電極胴部５ｃ０から電極端部５ｃ１とは逆方向、すなわち－Ｘ方向に延びて基板２の領域Ｅ２上に配置される。同様に、下部電極５ｄの電極胴部５ｄ０は、Ｘ軸方向を長手として活性層３２の端部３ｄ上に配置され、電極端部５ｄ１は、電極胴部５ｄ０から＋Ｘ方向に延びて基板２の領域Ｅ４上に配置され、電極端部５ｄ２は、電極胴部５ｄ０から電極端部５ｄ１とは逆方向、すなわち－Ｘ方向に延びて基板２の領域Ｅ３上に配置される。ここで、電極胴部５ｃ０，５ｄ０は、Ｘ軸方向を長手とする矩形状を有し、活性層３２の端部３ｃ，３ｄのＸ軸方向の全幅に接続することで良好な電気接続を得ることができる。
【0025】
ここで、電極胴部５ａ０，５ｂ０は、電極端部５ａ１，５ｂ１，５ａ２，５ｂ２よりＸ軸方向に関する幅が小さい。また、電極胴部５ｃ０，５ｄ０は、電極端部５ｃ１，５ｄ１，５ｃ２，５ｄ２よりＹ軸方向に関する幅が小さい。それにより、活性層３２の実効面積（Ｌａｂ×Ｌｃｄ）を最大化してノイズの低減を図ることができる。また、後述するように電極６ａ～６ｄが絶縁膜４に設けられたコンタクトホール４ａ１～４ｄ１，４ａ２～４ｄ２を介して接続する電極端部５ａ１～５ｄ１，５ａ２～５ｄ２を大きく形成して、下部電極５ａ～５ｄと電極６ａ～６ｄとの間の良好な電気接続を図ることができる。
【0026】
また、下部電極５ａ～５ｄは、それぞれ２つの電極端部５ａ１～５ｄ１，５ａ２～５ｄ２を含むことで、それらを介して電極６ａ～６ｄを活性層３２の端部３ａ～３ｄに良好に電気接続することができる。なお、下部電極５ａ～５ｄは、２つの電極端部５ａ１～５ｄ１，５ａ２～５ｄ２に代えて、電極端部５ａ１～５ｄ１又は電極端部５ａ２～５ｄ２の一方のみを含むものとしてもよい。
【0027】
絶縁膜４は、積層体３（活性層３２）上に形成されて、特に活性層３２を絶縁し且つ腐食から保護するための膜体である。絶縁膜４は、１種以上の誘電体を含んでよい。絶縁膜４は、酸化シリコン（ＳｉＯ）及び窒化シリコン（ＳｉＮ）のうちの少なくとも１つを含んでよい。また、低誘電率膜（ｌｏｗ－ｋ膜）、例えば、フッ化シリケートガラス（ＦＳＧ）、パリレン、炭素ドープＳｉＯ（ＳｉＯＣ）、フッ化炭化水素、テフロン（登録商標）、メチルシルセスキオキサン（ＭＳＱ）、ハイドロジェンシルセスキオキサン（ＨＳＱ）、ポリイミド、芳香族炭化水素ポリマー（ＳｉＬＫ）、ポリアリレンエーテル（ＰＡＥ）、フッ化アモルファスカーボン、ポーラスシリカ等のうちの少なくとも１つを含んでよい。
【0028】
絶縁膜４は、積層体３の全体を覆う大きさの矩形状を有し、Ｚ軸方向に貫通し、下部電極５ａ～５ｄの電極端部５ａ１～５ｄ１，５ａ２～５ｄ２の上面に到達するコンタクトホール４ａ１～４ｄ１，４ａ２～４ｄ２が形成されている。ここで、コンタクトホール４ａ１，４ａ２は、絶縁膜４の＋Ｘ辺部近傍にＹ軸方向に離間して配置される。コンタクトホール４ｂ１，４ｂ２は、絶縁膜４の－Ｘ辺部近傍にＹ軸方向に離間して配置される。コンタクトホール４ｃ１，４ｃ２は、絶縁膜４の＋Ｙ辺部近傍にＸ軸方向に離間して配置される。コンタクトホール４ｄ１，４ｄ２は、絶縁膜４の－Ｙ辺部近傍にＸ軸方向に離間して配置される。コンタクトホール４ａ１～４ｄ１，４ａ２～４ｄ２は、電極端部５ａ１～５ｄ１，５ａ２～５ｄ２より幾らか小さい矩形状を有する。
【0029】
電極６ａ～６ｄは、活性層３２に駆動電圧（又は駆動電流）を印加するための一軸方向に対向する２つの電極及び活性層３２において発生するホール起電力（ホール出力とも呼ぶ）を検出するための一軸方向に交差する方向に対向する２つの電極を含む。本実施形態では、Ｘ軸方向に対向する２つの電極６ａ，６ｂ及びＹ軸方向に対向する２つの電極６ｃ，６ｄを含む。なお、電極６ａ，６ｂを入力用（ｉｎ）の電極、２つの電極６ｃ，６ｄを出力用（ｏｕｔ）の電極とすることができる。複数の電極６ａ～６ｄは、金、チタンのような金属、ポリシリコンのような導電性材料を用いて形成される。
【0030】
電極６ａ～６ｄは、絶縁膜４上に配置され、それぞれ下部電極５ａ～５ｄに接続し、それらを介して活性層３２の端部３ａ～３ｄに電気接続する。より詳細には、絶縁膜４に設けられたコンタクトホール４ａ１～４ｄ１，４ａ２～４ｄ２を介して下部電極５ａ～５ｄの電極端部５ａ１～５ｄ１，５ａ２～５ｄ２に接続する。ここで、電極６ａ，６ｂは、絶縁膜４の＋Ｘ辺部及び－Ｘ辺部近傍にそれぞれ配置され、絶縁膜４のコンタクトホール４ａ１，４ａ２，４ｂ１，４ｂ２及び下部電極５ａ，５ｂ介して活性層３２の＋Ｘ側端部３ａ及び－Ｘ側端部３ｂにそれぞれ接続する。電極６ｃ，６ｄは、絶縁膜４の＋Ｙ辺部及び－Ｙ辺部近傍にそれぞれ配置され、絶縁膜４のコンタクトホール４ｃ１，４ｃ２，４ｄ１，４ｄ２及び下部電極５ｃ，５ｄ介して活性層３２の＋Ｙ側端部３ｃ及び－Ｙ側端部３ｄにそれぞれ接続する。後述するように、電極６ｃ及び電極６ｄは、積層体３（活性層３２）の１又は複数の角部３ｅ１～３ｅ８の上方に中心軸Ｌ１，Ｌ２に対して対称に配置される。電極６ａ～６ｄは、それぞれ、本体部６ａ０～６ｄ０及び接続部６ａ１～６ｄ１，６ａ２～６ｄ２を含む。
【0031】
本体部６ａ０～６ｄ０は、外部装置等とワイヤボンディングするための電極パッドである。本体部６ａ０～６ｄ０は、一例として半楕円形状を有し、円弧を基板２に中心に向け且つ弦辺をそれぞれ絶縁膜４の＋Ｘ辺部、－Ｘ辺部、＋Ｙ辺部、及び－Ｙ辺部に平行に並べて、積層体３の端部３ａ～３ｄ上に配置される。
【0032】
接続部６ａ１～６ｄ１，６ａ２～６ｄ２は、本体部６ａ０～６ｄ０に連結し、絶縁膜４のコンタクトホール４ａ１～４ｄ１，４ａ２～４ｄ２を介して下部電極５ａ～５ｄの電極端部５ａ１～５ｄ１，５ａ２～５ｄ２に接続する。接続部６ａ１，６ａ２は、本体部６ａ０から絶縁膜４の＋Ｘ辺部に沿ってそれぞれ＋Ｙ方向及び－Ｙ方向に延びて、絶縁膜４のコンタクトホール４ａ１，４ａ２上まで到達する。接続部６ｂ１，６ｂ２は、本体部６ｂ０から絶縁膜４の－Ｘ辺部に沿ってそれぞれ＋Ｙ方向及び－Ｙ方向に延びて、絶縁膜４のコンタクトホール４ｂ１，４ｂ２上まで到達する。接続部６ｃ１，６ｃ２は、本体部６ｃ０から絶縁膜４の＋Ｙ辺部に沿ってそれぞれ＋Ｘ方向及び－Ｘ方向に延びて、絶縁膜４のコンタクトホール４ｃ１，４ｃ２上まで到達する。接続部６ｄ１，６ｄ２は、本体部６ｄ０から絶縁膜４の－Ｙ辺部に沿ってそれぞれ＋Ｘ方向及び－Ｘ方向に延びて、絶縁膜４のコンタクトホール４ｄ１，４ｄ２上まで到達する。
【0033】
斯かる電極形状を採用することで、接続部６ａ１～６ｄ１，６ａ２～６ｄ２により下部電極５ａ～５ｄの電極端部５ａ１～５ｄ１，５ａ２～５ｄ２に電気接続し、その接続部６ａ１～６ｄ１，６ａ２～６ｄ２に連結する本体部６ａ０～６ｄ０を積層体３の端部３ａ～３ｄ上に配置することで、本体部６ａ０～６ｄ０を大きく形成して外部と良好な電気接続するための電極パッドとすることができる。なお、電極６ａ～６ｄは、２つの接続部６ａ１～６ｄ１，６ａ２～６ｄ２に代えて、接続部６ａ１～６ｄ１又は接続部６ａ２～６ｄ２の一方のみを含むものとしてもよい。
【0034】
なお、電極６ａ～６ｄの本体部６ａ０～６ｄ０の形状は、半楕円に限らず、良好にワイヤボンディングするために表面積を大きくすることができれば、半円、円、矩形等、任意の形状としてよい。
【0035】
図２Ａ及び図２Ｂに、本実施形態に係るホール素子１を備えるホールセンサ１０の構成を示す。ここで、図２Ａはホールセンサ１０の全体構成を上面視において、ただしモールド部材１９を透過して示す。図２Ｂは、図２Ａの基準線ＢＢに関する断面上でのホールセンサ１０の内部構成を示す。ホールセンサ１０は、ホール素子１、保護層９、リード端子１２ａ～１２ｄ、ボンディングワイヤ１３ａ～１３ｄ、及びモールド部材１９を備える。本実施形態のホールセンサ１０は、一例として、図面左右方向に延びる立方体形状を有する。
【0036】
ホール素子１は先述のとおり構成される。ホール素子１は、センサ本体の中央に配置される。
【0037】
保護層９は、ホール素子１の下面に設けられて素子本体を保護する膜体である。保護層９は、銀ペーストのような導電性樹脂などの導体、エポキシ系の熱硬化型樹脂及び二酸化シリコン（ＳｉＯ２）を含む絶縁ペースト、ＳｉＮ、ＳｉＯ２などの絶縁体、又はシリコン（Ｓｉ）基板、ゲルマニウム（Ｇｅ）基板等、又はそれらの貼り合わせのような半導体を用いて形成することができる。
【0038】
リード端子１２ａ～１２ｄは、外部回路からホール素子１に駆動電圧を入力し、ホール素子１からのホール起電力を外部回路に出力するためのインタフェースである。リード端子１２ａ～１２ｄは、銅のような金属を用いて矩形板状に形成され、上面視においてセンサ本体の四隅に配置される。なお、リード端子１２ａ～１２ｄは、それぞれの下面に例えば錫（Ｓｎ）を含む外装メッキ層１４ａ，１４ｃが設けられる。
【0039】
ボンディングワイヤ１３ａ～１３ｄは、ホール素子１の電極６ａ～６ｄをそれぞれリード端子１２ａ～１２ｄの上面に接続する部材である。ボンディングワイヤ１３ａ～１３ｄは、例えば金ワイヤのような導電性材料を用いて形成される。ボンディングワイヤ１３ａ～１３ｄ及びリード端子１２ａ～１２ｄを介して、ホール素子１を、外部回路に電気的に接続することができる。
【0040】
モールド部材１９は、ホール素子１、リード端子１２ａ～１２ｄ、及びボンディングワイヤ１３ａ～１３ｄを封止して、パッケージングする部材である。モールド部材１９は、エポキシ系の熱硬化型樹脂のようなリフロー時の高熱に耐え得る樹脂材料を用いて、ホール素子１等の上面側を覆って立方体形状に成形される。
【0041】
ホールセンサ１０は、リード端子１２ａ，１２ｂを介してホール素子１の電極６ａ，６ｂに駆動電圧を入力してリード端子１２ｃ，１２ｄを介してホール素子１の電極６ｃ，６ｄ間に発生するホール起電力を検出するとともに、リード端子１２ｃ，１２ｄを介してホール素子１の電極６ｃ，６ｄに駆動電圧を入力してリード端子１２ａ，１２ｂを介してホール素子１の電極６ａ，６ｂ間に発生するホール起電力を検出することで、ホール素子１の活性層３２に入る磁場の強度を検出する。
【0042】
【0043】
ステップＳ１では、図４Ａに示すように、個片化された基板２を準備する。
【0044】
ステップＳ２では、図４Ｂに示すように、基板２上に積層体３を形成する。有機金属気相成長（ＭＯＣＶＤ）法及び分子線エピタキシー（ＭＢＥ）法により化合物半導体をエピタキシャル成長させることで、基板２上に順に第１バッファ層３１、活性層３２、及び第２バッファ層３３を積層する。それらの半導体材料、膜厚等の製造条件は、先述のとおりである。それにより、基板２の上面の全体に積層体３が形成される。そして、積層体３上にハードマスクを設けてイオンミリングにより積層体３の外縁を除去することにより、積層体３を略十字形状に成形するとともに基板２上に積層体３の段差（メサ）を形成する。
【0045】
ステップＳ３では、図４Ｃに示すように、積層体３の端部３ａ～３ｄに段部を形成する。ここで、イオンミリングにより、積層体３の端部３ａ～３ｄに、第２バッファ層３３を貫通し、活性層３２の一部にまで到達する段部がそれぞれ形成される。
【0046】
ステップＳ４では、図４Ｄに示すように、基板２上に下部電極５ａ～５ｄを形成する。ここで、メッキ法、蒸着、スパッタリング等により導電性材料を積層体３の端部３ａ～３ｄに充填するとともに基板２上に延設することで、下部電極５ａ～５ｄを構成する電極胴部５ａ０～５ｄ０及び電極端部５ａ１～５ｄ１，５ａ２～５ｄ２が形成される。ここで、電極胴部５ａ０～５ｄ０は、活性層３２の端部３ａ～３ｄ上に配置されて活性層３２に接続され、電極端部５ａ１～５ｄ１，５ａ２～５ｄ２は、電極胴部５ａ０～５ｄ０から互いに逆方向に基板２上に延設されて電極６ａ～６ｄに接続されることができる。下部電極５ａ～５ｄの材料、形状、大きさ等の製造条件については先述のとおりである。
【0047】
ステップＳ５では、図４Ｅに示すように、積層体３上に絶縁膜４を形成する。プラズマ化学気相成膜（プラズマＣＶＤ）法により１種以上の誘電体を含んで製膜する。プラズマＣＶＤ法では、例えば４００ｋＨｚの高周波を印加して原料ガス及びキャリアガスをプラズマ化する。絶縁膜４の材料、形状、大きさ等の製造条件については先述のとおりである。
【0048】
ステップＳ６では、図４Ｆに示すように、絶縁膜４をエッチングする。ここで、絶縁膜４上にレジストマスクを形成し、ドライエッチングにより上面視において絶縁膜４の外縁を除去する。
【0049】
ステップＳ７では、図４Ｇに示すように、絶縁膜４の４つの辺部近傍に各２つのコンタクトホール４ａ１～４ｄ１，４ａ２～４ｄ２を形成する。ここで、上面視において、絶縁膜４にコンタクトホール４ａ１～４ｄ１，４ａ２～４ｄ２と同じ大きさ及び形状の開口を有する平面パターンを設け、これをマスクとして用いて絶縁膜４をドライエッチングする。それにより、絶縁膜４をＺ軸方向に貫通し、下部電極５ａ～５ｄの電極端部５ａ１～５ｄ１，５ａ２～５ｄ２の上面にそれぞれ到達するコンタクトホール４ａ１～４ｄ１，４ａ２～４ｄ２が形成される。
【0050】
ステップＳ８では、図４Ｈに示すように、絶縁膜４の４つの辺部近傍にそれぞれ電極６ａ～６ｄを形成する。ここで、メッキ法、蒸着、スパッタリング等により導電性材料をコンタクトホール４ａ１～４ｄ１，４ａ２～４ｄ２内に充填するとともに絶縁膜４の上面上にパターンを形成することで、コンタクトホール４ａ１～４ｄ１，４ａ２～４ｄ２を介して下部電極５ａ～５ｄの電極端部５ａ１～５ｄ１，５ａ２～５ｄ２にそれぞれ接続する電極６ａ～６ｄを形成することができる。なお、電極６ａ，６ｂはＸ軸方向に対向し、電極６ｃ，６ｄはＹ軸方向に対向する。電極６ａ～６ｄの材料、形状、大きさ等の製造条件については先述のとおりである。これにより、ホール素子１の製造が完了する。
【0051】
図５Ａに、積層体３の活性層３２内での電位分布及び電流経路の一例を示す。本例では、有限要素法によるシミュレーションにより、活性層３２の端部３ａ，３ｂ間に電位差を印加した場合に活性層３２内に発生する電位分布及び電流経路を算出した。ただし、活性層３２は、４つの端部３ａ～３ｄの間に各１つの角部を含む十字形状を有するものとした。電位は、端部３ａから中心に向かって進むにつれて低くなり、端部３ａ，３ｃ間の角部及び端部３ａ，３ｄ間の角部を超えるとさらに端部３ｃ，３ｄに向かって拡がり、中心を超えると端部３ｂ，３ｃ間の角部及び端部３ｂ，３ｄ間の角部に向かって狭まり、端部３ｂに向かって進むにつれてさらに低くなる。ここで、４つの角部近傍で等電位線が集中して電位勾配が大きくなり、電流密度が高くなっていることがわかる。
【0052】
図５Ｂに、活性層３２のシート抵抗変動に対するオフセット電圧の変動量分布を示す。本例では、十字形状の活性層３２の各位置においてシート抵抗を変動させてオフセット電圧を測定した。ここで、活性層３２のシート抵抗は、ホール素子の表面をプローブで一定量押し込むことで局所的に変動させた。図中、シート抵抗を変動させた活性層３２内の位置に対するオフセット電圧の変動量分布が等高線を用いて表されている。オフセット電圧の高い部分を「ｈｉｇｈ」、低い部分を「Ｌｏｗ」で示している。４つの角部近傍におけるシート抵抗の変動が、大きなオフセット電圧をもたらしていることがわかる。
【0053】
図６に、活性層３２の等価回路を示す。上述の考察より、活性層３２を４つの抵抗Ｒ１～Ｒ４より構成されるホイートストンブリッジ（単にブリッジ回路とも呼ぶ）を用いて模型化することができる。ここで、抵抗Ｒ１は、領域Ｅ１内の活性層３２の抵抗を表し、特に角部近傍における活性層３２の抵抗に支配される。抵抗Ｒ２は、領域Ｅ２内の活性層３２の抵抗を表し、特に角部近傍における活性層３２の抵抗に支配される。抵抗Ｒ３は、領域Ｅ３内の活性層３２の抵抗を表し、特に角部近傍における活性層３２の抵抗に支配される。抵抗Ｒ４は、領域Ｅ４内の活性層３２の抵抗を表し、特に角部近傍における活性層３２の抵抗に支配される。なお、活性層３２は、その中央においても抵抗を有するが、オフセット電圧を考える上では電位分布の非対称には角部近傍の抵抗と比べてほとんど寄与しないから、簡単のために無視することができる。
【0054】
ブリッジ回路において、抵抗Ｒ１～Ｒ４がバランスしている限り、すなわちＲ１Ｒ３＝Ｒ２Ｒ４が成立している限り、端部３ａ，３ｂ間に駆動電圧を入力しても端部３ｃ，３ｄ間にオフセット電圧は発生しない。しかし、抵抗Ｒ１～Ｒ４のバランスが崩れてＲ１Ｒ３≠Ｒ２Ｒ４となった場合、オフセット電圧が発生することとなる。
【0055】
活性層３２の上に電極６ａ～６ｄを配置すると、活性層３２と電極６ａ～６ｄとの間の仕事関数差によって電極６ａ～６ｄ下の活性層３２のシート抵抗が変動する。例えば、ＧａＡｓを含む活性層３２、ＳｉＮを含む３０００Å厚の絶縁膜４の場合、電極下の活性層のシート抵抗は１．５％低下する。また、本実施形態に係る２次元電子ガスを構成する活性層３２の場合、電極下の活性層のシート抵抗は５％低下する。従って、電極６ａ～６ｄが中心軸Ｌ１，Ｌ２に対して非対称に配置されると抵抗Ｒ１～Ｒ４のバランスが崩れてオフセット電圧が発生する。逆に、電極６ａ～６ｄが活性層３２の上方に配置されることで活性層３２のシート抵抗が局所的に変動しても、中心軸Ｌ１，Ｌ２に対して対称に積層体３２の上方に配置することで活性層３２のシート抵抗が対称的に変動し、抵抗Ｒ１～Ｒ４のバランスが維持されることでオフセット電圧は発生しない。
【0056】
そこで、本実施形態では、電極６ａ～６ｄを中心軸Ｌ１，Ｌ２に対して対称に活性層３２上に配置することで、４つの領域Ｅ１～Ｅ４におけるシート抵抗（すなわち、抵抗Ｒ１～Ｒ４）を対称に変動させてバランスさせる。ここで、活性層３２の角部近傍のシート抵抗が抵抗Ｒ１～Ｒ４に支配的に寄与する、特に電極６ａ～６ｄにより覆われる活性層３２の角部３ｅ１～３ｅ８の数で抵抗Ｒ１～Ｒ４のそれぞれをおおよそスケールすることができるから、電極６ａ～６ｄを中心軸Ｌ１，Ｌ２に対して（つまり、領域Ｅ１～Ｅ４について）対称に活性層３２の角部の上方に配置することで抵抗Ｒ１～Ｒ４を対称に変動させてそれらをバランスさせることを考える。
【0057】
図７Ａから図７Ｄに、４つの実施例に係るホール素子１ｄ１～１ｄ４における活性層３２の形状及び電極配置を示す。図７Ａに示す第１実施例に係るホール素子１ｄ１においては、活性層３２は先述の略十字形状に成形され、隣接する端部３ａ～３ｄ間（領域Ｅ１～Ｅ４）に各２つの角部３ｅ１～３ｅ８を含む。これらの角部３ｅ１～３ｅ８は、中心軸Ｌ１，Ｌ２について対称に位置している。斯かる形状の活性層３２に対して、電極６ａは絶縁膜４の＋Ｘ辺部の中央に配置されていずれの角部も覆わず、電極６ｂは絶縁膜４の－Ｘ辺部の中央に配置されていずれの角部も覆わず、電極６ｃは絶縁膜４の＋Ｙ辺部の中央に配置されて角部３ｅ２，３ｅ３を覆い、電極６ｄは絶縁膜４の－Ｙ辺部の中央に配置されて角部３ｅ６，３ｅ７を覆う。つまり、電極６ａ～６ｄは、中心軸Ｌ１，Ｌ２について対称に配置され、電極６ｃ，６ｄが中心軸Ｌ１，Ｌ２について対称に位置する角部３ｅ２，３ｅ３，３ｅ６，３ｅ７を覆う。
【0058】
図７Ｂに示す第２実施例に係るホール素子１ｄ２においては、活性層３２は同じ略十字形状を有し、電極６ａは絶縁膜４上の＋Ｘ，＋Ｙ角部近傍に配置されていずれの角部も覆わず、電極６ｂは絶縁膜４上の－Ｘ，－Ｙ角部近傍に配置されていずれの角部も覆わず、電極６ｃは絶縁膜４の＋Ｙ辺部の－Ｘ側に配置されて角部３ｅ３，３ｅ４を覆い、電極６ｄは絶縁膜４の－Ｙ辺部の＋Ｘ側に配置されて角部３ｅ７，３ｅ８を覆う。つまり、電極６ａ～６ｄは、中心軸Ｌ１，Ｌ２について非対称に配置され、電極６ｃ，６ｄが中心軸Ｌ１についても中心軸Ｌ２について対称に位置しない角部３ｅ３，３ｅ４，３ｅ７，３ｅ８を覆う。
【0059】
図７Ｃに示す第３実施例に係るホール素子１ｄ３においては、活性層３２は同じ略十字形状を有し、電極６ａは絶縁膜４上の＋Ｘ，＋Ｙ角部近傍に配置されていずれの角部も覆わず、電極６ｂは絶縁膜４上の－Ｘ，－Ｙ角部近傍に配置されていずれの角部も覆わず、電極６ｃは絶縁膜４の＋Ｙ辺部のさらに－Ｘ側に配置されて角部３ｅ４を覆い、電極６ｄは絶縁膜４の－Ｙ辺部のさらに＋Ｘ側に配置されて角部３ｅ８を覆う。つまり、電極６ａ～６ｄは、中心軸Ｌ１，Ｌ２について非対称に配置され、電極６ｃ，６ｄが中心軸Ｌ１についても中心軸Ｌ２について対称に位置しない角部３ｅ４，３ｅ８を覆う。
【0060】
図７Ｄに示す第４実施例に係るホール素子１ｄ４においては、活性層３２は同じ略十字形状を有し、電極６ａは絶縁膜４上の＋Ｘ，＋Ｙ角部近傍に配置されていずれの角部も覆わず、電極６ｂは絶縁膜４上の－Ｘ，－Ｙ角部近傍に配置されていずれの角部も覆わず、電極６ｃは絶縁膜４上の－Ｘ，＋Ｙ角部近傍に配置されていずれの角部も覆わず、電極６ｄは絶縁膜４上の＋Ｘ，－Ｙ角部近傍に配置されていずれの角部も覆わない。つまり、電極６ａ～６ｄは、活性層３２とほとんど重ならない絶縁膜４上に配置されて、いずれの角部も覆わない。
【0061】
図８に、第１から第４実施例に係るホール素子１ｄ１～１ｄ４におけるオフセット電圧の実験結果及び有限要素法によるシミュレーション結果を示す。ここで、第１から第４実施例に係るホール素子１ｄ１～１ｄ４のそれぞれについて、無磁場状態において、電極６ａ，６ｂ間に駆動電圧１Ｖを印加して素子を駆動し、電極６ｃ，６ｄ間に発生するオフセット電圧を検出した。
【0062】
実験結果によると、第１から第４実施例に係るホール素子１ｄ１～１ｄ４において、それぞれ、オフセット電圧０．１Ｖ、１８．０Ｖ、６．３Ｖ、及び１．３Ｖが検出された。第１及び第４実施例に係るホール素子１ｄ１，１ｄ４においては、オフセット電圧は測定誤差の範囲でゼロであったが、第２及び第３実施例に係るホール素子１ｄ２，１ｄ３においては、オフセット電圧は有意な値を呈した。
【0063】
シミュレーション結果によると、第１から第４実施例に係るホール素子１ｄ１～１ｄ４において、それぞれ、オフセット電圧０Ｖ、１４Ｖ、７Ｖ、及び０Ｖが検出された。シミュレーションは実験結果を良く再現していることがわかる。これらの結果より、電極６ａ～６ｄが領域Ｅ１，Ｅ３内の角部３ｅ１，３ｅ２，３ｅ５，３ｅ６を覆うと、１つの角部を覆うごとに－３．５ｍＶのオフセット電圧が発生し、電極６ａ～６ｄが領域Ｅ２，Ｅ４内の角部３ｅ３，３ｅ４，３ｅ７，３ｅ８を覆うと、１つの角部を覆うごとに＋３．５ｍＶのオフセット電圧が発生することがわかる。
【0064】
オフセット電圧を抑制するために、電極６ｃが角部３ｅ１～３ｅ８のうちの領域Ｅ１内で重なる角部の数Ｉ１と、電極６ｄが角部３ｅ１～３ｅ８のうちの領域Ｅ４内で重なる角部の数Ｉ４と、は互いに等しい（Ｉ１＝Ｉ４）ことが望ましい。さらに、電極６ｃが角部３ｅ１～３ｅ８のうちの領域Ｅ２内で重なる角部の数Ｉ２と、電極６ｄが角部３ｅ１～３ｅ８のうちの領域Ｅ３内で重なる角部の数Ｉ３と、は互いに等しい（Ｉ２＝Ｉ３）ことがより望ましい。さらに、Ｉ１＝Ｉ２＝Ｉ３＝Ｉ４がより望ましい。
【0065】
図９Ａから図９Ｄに、さらに別の４つの実施例に係るホール素子１ｄ５～１ｄ８における活性層３２の形状及び電極配置を示す。図９Ａに示す第５実施例に係るホール素子１ｄ５においては、活性層３２は十字形状に成形され、隣接する端部３ａ～３ｄ間（領域Ｅ１～Ｅ４）に各１つの角部３ｆ１～３ｆ４を含む。これらの角部３ｆ１～３ｆ４は、中心軸Ｌ１，Ｌ２について対称に位置している。斯かる形状の活性層３２に対して、電極６ａは絶縁膜４の＋Ｘ辺部の中央に配置されていずれの角部も覆わず、電極６ｂは絶縁膜４の－Ｘ辺部の中央に配置されていずれの角部も覆わず、電極６ｃは絶縁膜４の＋Ｙ辺部の中央に配置されて角部３ｆ１，３ｆ２を覆い、電極６ｄは絶縁膜４の－Ｙ辺部の中央に配置されて角部３ｆ３，３ｆ４を覆う。つまり、電極６ａ～６ｄは、中心軸Ｌ１，Ｌ２について対称に配置され、電極６ｃ，６ｄが中心軸Ｌ１，Ｌ２について対称に位置する角部３ｆ１，３ｆ２，３ｆ３，３ｆ４を覆う。
【0066】
図９Ｂに示す第６実施例に係るホール素子１ｄ６においては、活性層３２は同じ十字形状を有し、電極６ａは絶縁膜４上の＋Ｘ，＋Ｙ角部近傍に配置されていずれの積層体３２の角部も覆わず、電極６ｂは絶縁膜４上の－Ｘ，－Ｙ角部近傍に配置されていずれの積層体３２の角部も覆わず、電極６ｃは絶縁層４の＋Ｙ辺部の－Ｘ側に配置されて角部３ｆ２を覆い、電極６ｄは絶縁層４の－Ｙ辺部の＋Ｘ側に配置されて角部３ｆ４を覆う。つまり、電極６ａ～６ｄは、中心軸Ｌ１，Ｌ２について非対称に配置され、電極６ｃ，６ｄが中心軸Ｌ１についても中心軸Ｌ２について対称に位置しない角部３ｆ２，３ｆ４を覆う。
【0067】
図９Ｃに示す第７実施例に係るホール素子１ｄ７においては、活性層３２は同じ十字形状を有し、電極６ａは絶縁膜４上の＋Ｘ，＋Ｙ角部近傍に配置されていずれの角部も覆わず、電極６ｂは絶縁膜４上の－Ｘ，－Ｙ角部近傍に配置されていずれの角部も覆わず、電極６ｃは絶縁膜４の＋Ｙ辺部のさらに－Ｘ側に配置されていずれの角部も覆わず、電極６ｄは絶縁膜４の－Ｙ辺部のさらに＋Ｘ側に配置されていずれの角部も覆わない。つまり、電極６ａ～６ｄは、活性層３２とほとんど重ならない絶縁膜４上に配置されて、いずれの角部も覆わない。
【0068】
図９Ｄに示す第８実施例に係るホール素子１ｄ８においては、活性層３２は同じ十字形状を有し、電極６ａは絶縁膜４上の＋Ｘ，＋Ｙ角部近傍に配置されていずれの角部も覆わず、電極６ｂは絶縁膜４上の－Ｘ，－Ｙ角部近傍に配置されていずれの角部も覆わず、電極６ｃは絶縁膜４上の－Ｘ，＋Ｙ角部近傍に配置されていずれの角部も覆わず、電極６ｄは絶縁膜４上の＋Ｘ，－Ｙ角部近傍に配置されていずれの角部も覆わない。つまり、電極６ａ～６ｄは、活性層３２からさらに離れてほとんど重ならない絶縁膜４上に配置されて、いずれの角部も覆わない。
【0069】
図１０に、第５から第８実施例に係るホール素子１ｄ５～１ｄ８におけるオフセット電圧の有限要素法によるシミュレーション結果を示す。ここで、第５から第８実施例に係るホール素子１ｄ５～１ｄ８のそれぞれについて、無磁場状態において、電極６ａ，６ｂ間に駆動電圧１Ｖを印加して素子を駆動し、電極６ｃ，６ｄ間に発生するオフセット電圧を検出した。
【0070】
第５から第８実施例に係るホール素子１ｄ５～１ｄ８において、それぞれ、オフセット電圧０Ｖ、１３Ｖ、２Ｖ、及び０Ｖが検出された。これらの結果より、電極６ａ～６ｄが領域Ｅ１，Ｅ３内の角部３ｆ１，３ｆ３を覆うと、１つの角部を覆うごとに－７．０ｍＶのオフセット電圧が発生し、電極６ａ～６ｄが領域Ｅ２，Ｅ４内の角部３ｆ２，３ｆ４を覆うと、１つの角部を覆うごとに＋７．０ｍＶのオフセット電圧が発生することがわかる。また、第５から第８実施例に係るホール素子１ｄ５～１ｄ８の活性層３２の角部の数が、先述の第１から第４実施例に係るホール素子１ｄ１～１ｄ４の活性層３２より少ないことで、１つの角部のオフセット電圧への寄与が大きくなっていることがわかる。
【0071】
オフセット電圧を抑制するために、電極６ｃが角部３ｆ１～３ｆ４のうちの領域Ｅ１内で重なる角部の数Ｉ１と、電極６ｄが角部３ｆ１～３ｆ４のうちの領域Ｅ４内で重なる角部の数Ｉ４と、は互いに等しい（Ｉ１＝Ｉ４）ことが望ましい。さらに、電極６ｃが角部３ｆ１～３ｆ４のうちの領域Ｅ２内で重なる角部の数Ｉ２と、電極６ｄが角部３ｆ１～３ｆ４のうちの領域Ｅ３内で重なる角部の数Ｉ３と、は互いに等しい（Ｉ２＝Ｉ３）ことがより望ましい。さらに、Ｉ１＝Ｉ２＝Ｉ３＝Ｉ４がより望ましい。
【0072】
オフセット電圧は、ゼロであることが望ましいが、市場スペックとして要求される限度以下であってもよい。ここで、その市場スペックに応じたオフセット電圧の限度は、例えば６．５ｍＶである。ここで、第１から第８実施例に係るホール素子１ｄ１～１ｄ８におけるオフセット電圧の結果より電極が角部を１つ覆うごとのオフセット電圧への寄与が角部の総数に応じて変わることから、対称性パラメータＩ＝｜（Ｉ１＋Ｉ３）－（Ｉ２＋Ｉ４）｜／（Ｉ１＋Ｉ３＋Ｉ２＋Ｉ４）を定め、Ｉ１，Ｉ３の和とＩ２，Ｉ４の和との差分の絶対値を角部の総数Ｉ１＋Ｉ３＋Ｉ２＋Ｉ４で規格化して得られる値がゼロ又は０．２５以下となるように、電極６ａ～６ｄを活性層３２の上方に配置するとよいことがわかる。
【0073】
これにより、略十字形状においては、各領域Ｅ１～Ｅ４に含まれる角部の数は２に限らず３以上の整数であってもよく、十字形状及び略十字形状を有する活性層３２に対して、対称性パラメータＩの値がゼロ又は０．２５以下となるように、電極６ａ～６ｄを活性層３２の上方に配置するとよい。
【0074】
図１１に、対称性パラメータＩがゼロとなる活性層３２の形状及び電極配置の例を模式的に示す。先述の略十字形状を有する活性層３２に対して、（Ａ）電極６ａを活性層３２の端部３ａ上に配置し、電極６ｂを活性層３２の端部３ｂ上に配置し、電極６ｃを活性層３２の角部３ｅ２，３ｅ３上に配置し、電極６ｄを活性層３２の端部３ｄ上に配置する。（Ｂ）電極６ａを活性層３２の端部３ａ上に配置し、電極６ｂを活性層３２の端部３ｂ上に配置し、電極６ｃを活性層３２の角部３ｅ１，３ｅ２，３ｅ３，３ｅ４上に配置し、電極６ｄを活性層３２の端部３ｄ上に配置する。（Ｃ）電極６ａを活性層３２の端部３ａ上に配置し、電極６ｂを活性層３２の端部３ｂ上に配置し、電極６ｃを活性層３２の角部３ｅ２，３ｅ３上に配置し、電極６ｄを活性層３２の角部３ｅ５，３ｅ８上に配置する。（Ｄ）電極６ａを活性層３２の端部３ａ上に配置し、電極６ｂを活性層３２の端部３ｂ上に配置し、電極６ｃを活性層３２の端部３ｃ上に配置し、電極６ｄを活性層３２の端部３ｄ上に配置する。（Ｅ）電極６ａを右下の絶縁膜（不図示）上に配置し、電極６ｂを左上の絶縁膜（不図示）上に配置し、電極６ｃを右上の絶縁膜（不図示）上に配置し、電極６ｄを左下の絶縁膜（不図示）上に配置する。
【0075】
図１２に、対称性パラメータＩがゼロとなる活性層の形状及び電極配置の例を模式的に示す。先述の十字形状を有する活性層３２に対して、（Ａ）電極６ａを活性層３２の端部３ａ上に配置し、電極６ｂを活性層３２の端部３ｂ上に配置し、電極６ｃを活性層３２の角部３ｆ１，３ｆ２上に配置し、電極６ｄを活性層３２の端部３ｄ上に配置する。（Ｂ）電極６ａを活性層３２の角部３ｆ４上に配置し、電極６ｂを活性層３２の角部３ｆ３上に配置し、電極６ｃを活性層３２の角部３ｆ１，３ｆ２上に配置し、電極６ｄを活性層３２の端部３ｄ上に配置する。
【0076】
図１３に、対称性パラメータＩが０．１２５となる活性層の形状及び電極配置の例を模式的に示す。先述の略十字形状を有する活性層３２に対して、電極６ａを活性層３２の端部３ａ上に配置し、電極６ｂを活性層３２の角部３ｅ５上に配置し、電極６ｃを活性層３２の角部３ｅ１，３ｅ２，３ｅ３，３ｅ４上に配置し、電極６ｄを活性層３２の端部３ｄ上に配置する。
【0077】
図１４に、対称性パラメータＩが０．２５となる活性層の形状及び電極配置の例を模式的に示す。先述の略十字形状を有する活性層３２に対して、電極６ａを活性層３２の角部３ｅ８上に配置し、電極６ｂを活性層３２の角部３ｅ４上に配置し、電極６ｃを右上の絶縁膜（不図示）上に配置し、電極６ｄを左下の絶縁膜上に配置する。
【0078】
図１５に、対称性パラメータＩが０．２５となる活性層の形状及び電極配置の例を模式的に示す。先述の十字形状を有する活性層３２に対して、（Ａ）電極６ａを活性層３２の端部３ａ上に配置し、電極６ｂを活性層３２の角部３ｆ３上に配置し、電極６ｃを活性層３２の角部３ｆ１，３ｆ２上に配置し、電極６ｄを活性層３２の端部３ｄ上に配置する。（Ｂ）電極６ａを右下の絶縁膜（不図示）上に配置し、電極６ｂを左上の絶縁膜（不図示）上に配置し、電極６ｃを右上の絶縁膜（不図示）上に配置し、電極６ｄを活性層３２の角部３ｆ３上に配置する。
【0079】
図１１から図１５に示した例のように、電極６ａ～６ｄを、活性層３２の略十字形状又は十字形状に含まれる角部の上方に中心軸Ｌ１，Ｌ２（少なくとも中心軸Ｌ１）に対して対称に配置することで、すなわち対称性パラメータＩがゼロとなるように中心軸Ｌ１，Ｌ２（少なくとも中心軸Ｌ１）に対して対称に配置する又は対称性パラメータＩが０．２５以下となるように中心軸Ｌ１，Ｌ２に対して略対称に配置することで、オフセット電圧をゼロ又は十分に低くすることができる。なお、電極６ａ～６ｄを活性層３２の角部の上方に中心軸Ｌ１，Ｌ２（少なくとも中心軸Ｌ１）に対して対称に配置するとは、電極６ａ～６ｄを中心軸Ｌ１，Ｌ２（少なくとも中心軸Ｌ１）に対して対称に形成して活性層３２の角部の上方に配置することを意味するのではないことに留意すべきである。本例では、電極６ａ～６ｄを、中心軸Ｌ１，Ｌ２（少なくとも中心軸Ｌ１）に対して対称に位置する活性層３２の角部の上方に配置することを意味する。また、電極６ａ～６ｄを活性層３２の角部の上方に中心軸Ｌ１，Ｌ２（少なくとも中心軸Ｌ１）に対して略対称に配置するとは、例えば、電極６ａ～６ｄを、中心軸Ｌ１，Ｌ２（少なくとも中心軸Ｌ１）に対して対称に位置する活性層３２の角部に加えて対称に位置しない角部の上方にも配置することを意味する。
【0080】
なお、これらの電極配置は一例であり、その他にも対称性パラメータＩがゼロ又は０．２５以下となる電極配置を採用してもよい。
【0081】
なお、第７及び第８実施例に係るホール素子１ｄ７，１ｄ８においては、いずれも活性層３２の角部は電極６ａ～６ｄによって覆われていない、つまり対称性パラメータＩ＝０であるにもかかわらず、第７実施例に係るホール素子１ｄ７のホール電圧が第８実施例に係るホール素子１ｄ８のホール電圧より有意に大きい。先述のとおり活性層３２の角部近傍で電流密度が高くなるが、活性層３２の辺部近傍に電流が集中しやすいため、辺部近傍の抵抗も抵抗Ｒ１～Ｒ４に寄与する。そこで、単に電極６ａ～６ｄが積層体３の角部を対称に覆うだけでなく、さらに角部以外においても活性層３２を対称に覆うこととするのが望ましい。従って、電極６ｃが領域Ｅ１内で活性層３２と重なる面積Ｓ１と、電極６ｄが領域Ｅ４内で活性層３２と重なる面積Ｓ４とが互いに等しい又はおよそ等しいのが望ましい。さらに、電極６ｃが領域Ｅ２内で活性層３２と重なる面積Ｓ２と、電極６ｄが領域Ｅ３内で活性層３２と重なる面積Ｓ３とが互いに等しい又はおよそ等しいのがより望ましい。さらに、（Ｓ１＋Ｓ３）－（Ｓ２＋Ｓ４）がゼロ又はほぼゼロであることがより望ましい。なお、面積だけでなく、電極が活性層３２と重なる領域の形状も等しいことが望ましい。
【0082】
本実施形態に係るホール素子１は、基板２、基板２上に中心部が配され、その中心部の近傍に１又は複数の角部３ｅ１～３ｅ８を形成して互いに交差する中心軸Ｌ１，Ｌ２のそれぞれに沿って延在する十字形状又は略十字形状を有する活性層３２、活性層３２上に形成される絶縁膜４、絶縁膜４上に配され、絶縁膜４に設けられたコンタクトホール４ａ１～４ｄ１，４ａ２～４ｄ２を介して、活性層３２の＋Ｘ側端部３ａ及び－Ｘ側端部３ｂにそれぞれ接続する電極６ａ，６ｂ、活性層３２の＋Ｙ側端部３ｃ及び－Ｙ側端部３ｄにそれぞれ接続する電極６ｃ，６ｄを含む複数の電極６ａ～６ｄを備え、電極６ｃ，６ｄは、１又は複数の角部３ｅ１～３ｅ８の上方に少なくとも中心軸Ｌ１に対して対称又は略対称に配置される。略十字形状を有する積層体３の活性層３２の４つの端部３ａ～３ｄにそれぞれ接続する電極６ａ～６ｄのうち、＋Ｙ側端部３ｃ及び－Ｙ側端部３ｄに接続する電極６ｃ，６ｄが、活性層３２の十字形状又は略十字形状に含まれる１又は複数の角部３ｅ１～３ｅ８の上方に少なくとも中心軸Ｌ１に対して対称又は略対称に配置されることで、無磁場状態で電極６ａ，６ｂ間に駆動電圧を入力した際に電極６ｃ，６ｄ間から出力されるオフセット電圧をゼロに又は低くすることができる。
【0083】
また、本実施形態に係るホール素子１は、基板２、基板２上に配され、互いに交差する中心軸Ｌ１，Ｌ２のそれぞれに沿って延在する平面形状を有する活性層３２、活性層３２の第１軸方向の一側端部３ａ～３ｄ上に配置される電極胴部５ａ０～５ｄ０と電極胴部５ａ０～５ｄ０から第２軸方向に延びて基板２上に配置される電極端部５ａ１～５ｄ１，５ａ２～５ｄ２とを含み、電極胴部５ａ０～５ｄ０は電極端部５ａ１～５ｄ１，５ａ２～５ｄ２より幅が小さい、少なくとも１つの下部電極５ａ～５ｄ、活性層３２上に形成される絶縁膜４、絶縁膜４上に配置され、絶縁膜４に設けられたコンタクトホール４ａ１～４ｄ１，４ａ２～４ｄ２を介して下部電極５ａ～５ｄの電極端部５ａ１～５ｄ１，５ａ２～５ｄ２に接続する少なくとも１つの電極６ａ～６ｄを備える。これによれば、活性層３２の一側端部上に配置される電極胴部５ａ０～５ｄ０と基板２上に配置される電極端部５ａ１～５ｄ１，５ａ２～５ｄ２とを有する下部電極５ａ～５ｄを用いて電極６ａ～６ｄを活性層３２に電気接続することで、電極６ａ～６ｄが絶縁膜４に設けられたコンタクトホール４ａ１～４ｄ１，４ａ２～４ｄ２を介して接続する電極端部５ａ１～５ｄ１，５ａ２～５ｄ２を大きく形成して良好な電気接続を図るとともに、電極端部５ａ１～５ｄ１，５ａ２～５ｄ２に対して電極胴部５ａ０～５ｄ０の幅を小さく形成することができ、それにより活性層３２の実効面積を最大化してノイズの低減を図ることが可能となる。
【0084】
なお、本実施形態に係るホール素子１においては、電極６ｃ，６ｄを、１又は複数の角部３ｅ１～３ｅ８の上方に少なくとも中心軸Ｌ１或いは中心軸Ｌ１，Ｌ２に対して対称に配置することとしたが、電極６ｃ，６ｄに加えてさらに電極６ａ，６ｂを、１又は複数の角部３ｅ１～３ｅ８の上方に少なくとも中心軸Ｌ１或いは中心軸Ｌ１，Ｌ２に対して対称に配置してもよい。それにより、無磁場状態で電極６ａ，６ｂ間に駆動電圧を入力した際に電極６ｃ，６ｄ間から出力されるオフセット電圧をゼロに又は低くすることができる。
【0085】
本実施形態に係るホールセンサ１０は、本実施形態に係るホール素子１を備え、ホール素子１の活性層３２に入る磁場の強度を検出する。ホール素子１を採用することで、良好なＳＮ比で精密に磁場を検出することができる。
【0086】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【0087】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【0088】
１，１ｄ１～１ｄ８…ホール素子、２…基板、３…積層体、３ａ～３ｄ…端部（＋Ｘ側端部、－Ｘ側端部、＋Ｙ側端部、－Ｙ側端部）、３ｅ１～３ｅ８，３ｆ１～３ｆ４…角部、４…絶縁膜、４ａ１～４ｄ１，４ａ２～４ｄ２…コンタクトホール、５ａ～５ｄ…下部電極、５ａ０～５ｄ０…電極胴部、５ａ１～５ｄ１，５ａ２～５ｄ２…電極端部、６ａ～６ｄ…電極、６ａ０～６ｄ０…本体部、６ａ１～６ｄ１，６ａ２～６ｄ２…接続部、９…保護層、１０…ホールセンサ、１２ａ～１２ｄ…リード端子、１３ａ～１３ｄ…ボンディングワイヤ、１４ａ，１４ｃ…外装メッキ層、１９…モールド部材、３１…第１バッファ層、３２…活性層、３３…第２バッファ層、Ｅ１～Ｅ４…領域、Ｌ１，Ｌ２…中心軸、Ｒ１～Ｒ４…抵抗。
【図1A】
【図1B】
【図1C】
【図1D】
【図2A】
【図2B】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図4H】
【図5A】
【図5B】
【図6】
【図7A】
【図7B】
【図7C】
【図7D】
【図8】
【図9A】
【図9B】
【図9C】
【図9D】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】