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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024119196
(43)【公開日】2024-09-03
(54)【発明の名称】ＤＭＬドライバ
(51)【国際特許分類】
H03F 1/42 20060101AFI20240827BHJP
H03F 1/22 20060101ALI20240827BHJP
【ＦＩ】
H03F1/42
H03F1/22
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2023025927
(22)【出願日】2023-02-22
(71)【出願人】
【識別番号】000004226
【氏名又は名称】日本電信電話株式会社
(71)【出願人】
【識別番号】591230295
【氏名又は名称】ＮＴＴイノベーティブデバイス株式会社
(74)【代理人】
【識別番号】100098394
【弁理士】
【氏名又は名称】山川 茂樹
(74)【代理人】
【識別番号】100153006
【弁理士】
【氏名又は名称】小池 勇三
(74)【代理人】
【識別番号】100064621
【弁理士】
【氏名又は名称】山川 政樹
(74)【代理人】
【識別番号】100121669
【弁理士】
【氏名又は名称】本山 泰
(72)【発明者】
【氏名】岸 俊樹
(72)【発明者】
【氏名】美濃谷 直志
(72)【発明者】
【氏名】遠藤 雅広
【テーマコード（参考）】
5J500
【Ｆターム（参考）】
5J500AA01
5J500AA13
5J500AA14
5J500AA41
5J500AC21
5J500AC57
5J500AC62
5J500AC92
5J500AF12
5J500AH10
5J500AH25
5J500AH29
5J500AH33
5J500AH44
5J500AK06
5J500AM17
5J500AS14
5J500AT01
5J500AT03
5J500LV08
(57)【要約】
【課題】ＬＤの帯域を補償する。
【解決手段】ＤＭＬドライバ１０は、ゲートがバイアス電圧Ｖ２に接続され、ソースが電源電圧Ｖ１に接続されたＰＭＯＳトランジスタＭ１ｐと、ゲートにＲＦ入力信号Ｖｉｎが入力され、ソースがグラウンドに接続されたＮＭＯＳトランジスタＭ１ｎと、ゲートがバイアス電圧Ｖ３に接続され、ドレインがＬＤ１のアノードに接続され、ソースがトランジスタＭ１ｎのドレインに接続されたＮＭＯＳトランジスタＭ２ｎと、一端がトランジスタＭ１ｐのドレインに接続され、他端がトランジスタＭ２ｎのドレインおよびＬＤ１のアノードに接続されたインダクタＬ１と、一端がバイアス電圧Ｖ４に接続され、他端がトランジスタＭ１ｎのゲートに接続された抵抗Ｒｉｎとから構成される。
【選択図】 図１
【解決手段】ＤＭＬドライバ１０は、ゲートがバイアス電圧Ｖ２に接続され、ソースが電源電圧Ｖ１に接続されたＰＭＯＳトランジスタＭ１ｐと、ゲートにＲＦ入力信号Ｖｉｎが入力され、ソースがグラウンドに接続されたＮＭＯＳトランジスタＭ１ｎと、ゲートがバイアス電圧Ｖ３に接続され、ドレインがＬＤ１のアノードに接続され、ソースがトランジスタＭ１ｎのドレインに接続されたＮＭＯＳトランジスタＭ２ｎと、一端がトランジスタＭ１ｐのドレインに接続され、他端がトランジスタＭ２ｎのドレインおよびＬＤ１のアノードに接続されたインダクタＬ１と、一端がバイアス電圧Ｖ４に接続され、他端がトランジスタＭ１ｎのゲートに接続された抵抗Ｒｉｎとから構成される。
【選択図】 図１
【特許請求の範囲】
【請求項1】
ゲートまたはベースが第１のバイアス電圧に接続され、ソースまたはエミッタが第１の電源電圧に接続された第１のトランジスタと、
ゲートまたはベースにＲＦ入力信号が入力され、ドレインまたはコレクタがレーザダイオードのアノードに接続され、ソースまたはエミッタが第２の電源電圧に接続された第２のトランジスタと、
一端が前記第１のトランジスタのドレインまたはコレクタに接続され、他端が前記レーザダイオードのアノードに接続されたインダクタと、
一端が第２のバイアス電圧に接続され、他端が前記第２のトランジスタのゲートまたはベースに接続された第１の抵抗とを備えることを特徴とするＤＭＬドライバ。
ゲートまたはベースにＲＦ入力信号が入力され、ドレインまたはコレクタがレーザダイオードのアノードに接続され、ソースまたはエミッタが第２の電源電圧に接続された第２のトランジスタと、
一端が前記第１のトランジスタのドレインまたはコレクタに接続され、他端が前記レーザダイオードのアノードに接続されたインダクタと、
一端が第２のバイアス電圧に接続され、他端が前記第２のトランジスタのゲートまたはベースに接続された第１の抵抗とを備えることを特徴とするＤＭＬドライバ。
【請求項2】
請求項１記載のＤＭＬドライバにおいて、
ゲートまたはベースが第３のバイアス電圧に接続され、前記レーザダイオードのアノードと前記第２のトランジスタのドレインまたはコレクタとの間にカスコード接続された第３のトランジスタをさらに備えることを特徴とするＤＭＬドライバ。
ゲートまたはベースが第３のバイアス電圧に接続され、前記レーザダイオードのアノードと前記第２のトランジスタのドレインまたはコレクタとの間にカスコード接続された第３のトランジスタをさらに備えることを特徴とするＤＭＬドライバ。
【請求項3】
請求項１記載のＤＭＬドライバにおいて、
ゲートまたはベースが第４のバイアス電圧に接続され、前記インダクタの２つの端子のうち前記レーザダイオードのアノードと反対側の端子と前記第１のトランジスタのドレインまたはコレクタとの間にカスコード接続された第４のトランジスタをさらに備えることを特徴とするＤＭＬドライバ。
ゲートまたはベースが第４のバイアス電圧に接続され、前記インダクタの２つの端子のうち前記レーザダイオードのアノードと反対側の端子と前記第１のトランジスタのドレインまたはコレクタとの間にカスコード接続された第４のトランジスタをさらに備えることを特徴とするＤＭＬドライバ。
【請求項4】
ゲートまたはベースが第１のバイアス電圧に接続され、ソースまたはエミッタが第１の電源電圧に接続された第１のトランジスタと、
ゲートまたはベースが第２のバイアス電圧に接続され、ソースまたはエミッタが第２の電源電圧に接続された第２のトランジスタと、
ゲートまたはベースにＲＦ入力信号が入力され、レーザダイオードのアノードと前記第２のトランジスタのドレインまたはコレクタとの間にカスコード接続された第３のトランジスタと、
一端が前記第１のトランジスタのドレインまたはコレクタに接続され、他端が前記レーザダイオードのアノードに接続されたインダクタと、
一端が第３のバイアス電圧に接続され、他端が前記第３のトランジスタのゲートまたはベースに接続された第１の抵抗とを備えることを特徴とするＤＭＬドライバ。
ゲートまたはベースが第２のバイアス電圧に接続され、ソースまたはエミッタが第２の電源電圧に接続された第２のトランジスタと、
ゲートまたはベースにＲＦ入力信号が入力され、レーザダイオードのアノードと前記第２のトランジスタのドレインまたはコレクタとの間にカスコード接続された第３のトランジスタと、
一端が前記第１のトランジスタのドレインまたはコレクタに接続され、他端が前記レーザダイオードのアノードに接続されたインダクタと、
一端が第３のバイアス電圧に接続され、他端が前記第３のトランジスタのゲートまたはベースに接続された第１の抵抗とを備えることを特徴とするＤＭＬドライバ。
【請求項5】
請求項４記載のＤＭＬドライバにおいて、
ゲートまたはベースが第４のバイアス電圧に接続され、前記インダクタの２つの端子のうち前記レーザダイオードのアノードと反対側の端子と前記第１のトランジスタのドレインまたはコレクタとの間にカスコード接続された第４のトランジスタをさらに備えることを特徴とするＤＭＬドライバ。
ゲートまたはベースが第４のバイアス電圧に接続され、前記インダクタの２つの端子のうち前記レーザダイオードのアノードと反対側の端子と前記第１のトランジスタのドレインまたはコレクタとの間にカスコード接続された第４のトランジスタをさらに備えることを特徴とするＤＭＬドライバ。
【請求項6】
請求項１乃至５のいずれか１項に記載のＤＭＬドライバにおいて、
前記第２のトランジスタのソースまたはエミッタと前記第２の電源電圧との間に挿入された第２の抵抗をさらに備えることを特徴とするＤＭＬドライバ。
前記第２のトランジスタのソースまたはエミッタと前記第２の電源電圧との間に挿入された第２の抵抗をさらに備えることを特徴とするＤＭＬドライバ。
【請求項7】
請求項６記載のＤＭＬドライバにおいて、
前記第２の抵抗と並列に接続されたキャパシタをさらに備えることを特徴とするＤＭＬドライバ。
前記第２の抵抗と並列に接続されたキャパシタをさらに備えることを特徴とするＤＭＬドライバ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、直接変調レーザ（ＤＭＬ：Directly Modulated Laser）を駆動する技術に係り、特に周波数ピーキング機能を有するＤＭＬドライバに関するものである。
【背景技術】
【0002】
近年、ＳＮＳ（Social Networking Service）の著しい発達により、世界中の通信のトラフィック量が年々増加している。今後、ＩｏＴ（Internet of Things）およびクラウドコンピューティング技術の発展により更なるトラフィック量の増加が見込まれており、膨大なトラフィック量を支えるために、データセンタ内外の通信容量の大容量化が求められている。
【0003】
大容量化に伴って、ネットワークの主要な規格要素であるＥｔｈｅｒｎｅｔ（登録商標）の標準規格は現在、１００ＧｂＥの標準化が完了しており、さらなる大容量化を目指した４００ＧｂＥの標準化が議論されている。４００ＧｂＥへの適用を目的として、低消費電力化の観点からＤＭＬを用いたドライバが注目されている（非特許文献１参照）。
【0004】
図１１は従来のＤＭＬドライバの構成を示す回路図である。ＤＭＬドライバは、ゲートがバイアス電圧Ｖ２に接続され、ソースが電源電圧Ｖ１に接続され、ドレインがレーザダイオード（ＬＤ：Laser Diode）１のアノードに接続されたＰＭＯＳトランジスタＭ１ｐと、ゲートにＲＦ入力信号Ｖｉｎが入力され、ソースがグラウンドに接続されたＮＭＯＳトランジスタＭ１ｎと、ゲートがバイアス電圧Ｖ３に接続され、ドレインがＰＭＯＳトランジスタＭ１ｐのドレインおよびＬＤ１のアノードに接続され、ソースがＮＭＯＳトランジスタＭ１ｎのドレインに接続されたＮＭＯＳトランジスタＭ２ｎと、一端がバイアス電圧Ｖ４に接続され、他端がＮＭＯＳトランジスタＭ１ｎのゲートに接続された抵抗Ｒｉｎとから構成される。
【0005】
ＮＭＯＳトランジスタＭ１ｎとＭ２ｎはカスコード接続されており、カスコード接続されることで、ＮＭＯＳトランジスタＭ１ｎ単体の時よりも、周波数特性が向上する。また、ＬＤ１の動作電圧がＮＭＯＳトランジスタ単体の耐圧を超えている場合でも、カスコード接続によって分圧されるので、ＮＭＯＳトランジスタＭ１ｎ，Ｍ２ｎの耐圧破壊を防ぐことができる。抵抗Ｒｉｎはインピーダンスマッチング用の抵抗である。
【0006】
図１１に示すように従来のドライバ回路の構成では、ドライバ部にＬＤの帯域を補償する機能がなかったため、ＤＭＬドライバとＬＤで構成される送信フロントエンドの帯域がＬＤの帯域に律速されてしまうという課題があった。
【先行技術文献】
【非特許文献】
【0007】
【非特許文献1】T.Kishi et al.，“A 137-mW，4 ch x 25-Gbps low-power compacttransmitter flip-chip-bonded 1.3-μm LD-array-on-Si”，In Proceedings of the Optical Fiber Communication Conference andExhibition，2018，Paper M2D.2.
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明は、上記課題を解決するためになされたもので、ＬＤの帯域を補償することが可能なＤＭＬドライバを提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明のＤＭＬドライバは、ゲートまたはベースが第１のバイアス電圧に接続され、ソースまたはエミッタが第１の電源電圧に接続された第１のトランジスタと、ゲートまたはベースにＲＦ入力信号が入力され、ドレインまたはコレクタがレーザダイオードのアノードに接続され、ソースまたはエミッタが第２の電源電圧に接続された第２のトランジスタと、一端が前記第１のトランジスタのドレインまたはコレクタに接続され、他端が前記レーザダイオードのアノードに接続されたインダクタと、一端が第２のバイアス電圧に接続され、他端が前記第２のトランジスタのゲートまたはベースに接続された第１の抵抗とを備えることを特徴とするものである。
また、本発明のＤＭＬドライバの１構成例は、ゲートまたはベースが第３のバイアス電圧に接続され、前記レーザダイオードのアノードと前記第２のトランジスタのドレインまたはコレクタとの間にカスコード接続された第３のトランジスタをさらに備えることを特徴とするものである。
また、本発明のＤＭＬドライバの１構成例は、ゲートまたはベースが第４のバイアス電圧に接続され、前記インダクタの２つの端子のうち前記レーザダイオードのアノードと反対側の端子と前記第１のトランジスタのドレインまたはコレクタとの間にカスコード接続された第４のトランジスタをさらに備えることを特徴とするものである。
また、本発明のＤＭＬドライバの１構成例は、ゲートまたはベースが第３のバイアス電圧に接続され、前記レーザダイオードのアノードと前記第２のトランジスタのドレインまたはコレクタとの間にカスコード接続された第３のトランジスタをさらに備えることを特徴とするものである。
また、本発明のＤＭＬドライバの１構成例は、ゲートまたはベースが第４のバイアス電圧に接続され、前記インダクタの２つの端子のうち前記レーザダイオードのアノードと反対側の端子と前記第１のトランジスタのドレインまたはコレクタとの間にカスコード接続された第４のトランジスタをさらに備えることを特徴とするものである。
【0010】
また、本発明のＤＭＬドライバは、ゲートまたはベースが第１のバイアス電圧に接続され、ソースまたはエミッタが第１の電源電圧に接続された第１のトランジスタと、ゲートまたはベースが第２のバイアス電圧に接続され、ソースまたはエミッタが第２の電源電圧に接続された第２のトランジスタと、ゲートまたはベースにＲＦ入力信号が入力され、レーザダイオードのアノードと前記第２のトランジスタのドレインまたはコレクタとの間にカスコード接続された第３のトランジスタと、一端が前記第１のトランジスタのドレインまたはコレクタに接続され、他端が前記レーザダイオードのアノードに接続されたインダクタと、一端が第３のバイアス電圧に接続され、他端が前記第３のトランジスタのゲートまたはベースに接続された第１の抵抗とを備えることを特徴とするものである。
また、本発明のＤＭＬドライバの１構成例は、ゲートまたはベースが第４のバイアス電圧に接続され、前記インダクタの２つの端子のうち前記レーザダイオードのアノードと反対側の端子と前記第１のトランジスタのドレインまたはコレクタとの間にカスコード接続された第４のトランジスタをさらに備えることを特徴とするものである。
また、本発明のＤＭＬドライバの１構成例は、ゲートまたはベースが第４のバイアス電圧に接続され、前記インダクタの２つの端子のうち前記レーザダイオードのアノードと反対側の端子と前記第１のトランジスタのドレインまたはコレクタとの間にカスコード接続された第４のトランジスタをさらに備えることを特徴とするものである。
【0011】
また、本発明のＤＭＬドライバの１構成例は、前記第２のトランジスタのソースまたはエミッタと前記第２の電源電圧との間に挿入された第２の抵抗をさらに備えることを特徴とするものである。
また、本発明のＤＭＬドライバの１構成例は、前記第２の抵抗と並列に接続されたキャパシタをさらに備えることを特徴とするものである。
また、本発明のＤＭＬドライバの１構成例は、前記第２の抵抗と並列に接続されたキャパシタをさらに備えることを特徴とするものである。
【発明の効果】
【0012】
本発明によれば、インダクタによる高周波でのピーキング効果によりＬＤの帯域を補償することができる。
【図面の簡単な説明】
【0013】
【発明を実施するための形態】
【0014】
［第１の実施例］
以下、本発明の実施例について図面を参照して説明する。図１は本発明の第１の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバ１０は、ゲートがバイアス電圧Ｖ２（第１のバイアス電圧）に接続され、ソースが電源電圧Ｖ１（第１の電源電圧）に接続されたＰＭＯＳトランジスタＭ１ｐと、ゲートにＲＦ入力信号Ｖｉｎ（変調信号）が入力され、ソースがグラウンド（第２の電源電圧）に接続されたＮＭＯＳトランジスタＭ１ｎと、ゲートがバイアス電圧Ｖ３（第３のバイアス電圧）に接続され、ドレインがＬＤ１のアノードに接続され、ソースがＮＭＯＳトランジスタＭ１ｎのドレインに接続されたＮＭＯＳトランジスタＭ２ｎと、一端がＰＭＯＳトランジスタＭ１ｐのドレインに接続され、他端がＮＭＯＳトランジスタＭ２ｎのドレインおよびＬＤ１のアノードに接続されたインダクタＬ１と、一端がバイアス電圧Ｖ４（第２のバイアス電圧）に接続され、他端がＮＭＯＳトランジスタＭ１ｎのゲートに接続された抵抗Ｒｉｎとから構成される。
以下、本発明の実施例について図面を参照して説明する。図１は本発明の第１の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバ１０は、ゲートがバイアス電圧Ｖ２（第１のバイアス電圧）に接続され、ソースが電源電圧Ｖ１（第１の電源電圧）に接続されたＰＭＯＳトランジスタＭ１ｐと、ゲートにＲＦ入力信号Ｖｉｎ（変調信号）が入力され、ソースがグラウンド（第２の電源電圧）に接続されたＮＭＯＳトランジスタＭ１ｎと、ゲートがバイアス電圧Ｖ３（第３のバイアス電圧）に接続され、ドレインがＬＤ１のアノードに接続され、ソースがＮＭＯＳトランジスタＭ１ｎのドレインに接続されたＮＭＯＳトランジスタＭ２ｎと、一端がＰＭＯＳトランジスタＭ１ｐのドレインに接続され、他端がＮＭＯＳトランジスタＭ２ｎのドレインおよびＬＤ１のアノードに接続されたインダクタＬ１と、一端がバイアス電圧Ｖ４（第２のバイアス電圧）に接続され、他端がＮＭＯＳトランジスタＭ１ｎのゲートに接続された抵抗Ｒｉｎとから構成される。
【0015】
各電圧の大小関係は、Ｖ１＞Ｖ２＞Ｖ３＞Ｖ４＞ＧＮＤ（グラウンド）となる。本実施例では、ＰＭＯＳトランジスタＭ１ｐのドレインにインダクタＬ１を直列に接続することで高周波でのピーキング機能が働き、ＬＤ１の帯域を補償することが可能である。ＰＭＯＳトランジスタＭ１ｐは、ＲＦ入力信号Ｖｉｎが入力される変調部であるＮＭＯＳトランジスタＭ１ｎと、ＬＤ１とに電流を供給する役割を担っており、定電流源とみなすことができる。
【0016】
ＰＭＯＳトランジスタＭ１ｐを定電流源とみなす場合、図２に示すように抵抗Ｒ１ｐに置き替えることができる。図２に示す構成において、ＮＭＯＳトランジスタＭ１ｎのトランスコンダクタンスをｇｍとした場合、ＤＭＬドライバの利得Ａｖは以下の式（１）で表すことができる。
【0017】
【数1】
【0018】
式（１）のｓはラプラス演算子である。式（１）で示すように、インダクタＬ１の値が大きいほど、利得Ａｖが増加し、ＤＭＬドライバとＬＤ１で構成される送信フロントエンドの帯域が改善される。しかしながら、ＬＤ１は、自身の緩和振動周波数において群遅延が増加する特性がある。このため、送信フロントエンドの帯域とＬＤ１の群遅延特性とがトレードオフの関係となるので、インダクタＬ１の値は、ＬＤ１の群遅延特性を考慮して決定する必要がある。
【0019】
従来の構成と本実施例についてＤＭＬドライバとＬＤ１のＥＯ（Electrical-to-Optical）応答特性をシミュレーションによって求めた結果を図３に示す。図３の１００は図１１に示した従来の構成のＥＯ応答特性を示し、１０１は本実施例のＥＯ応答特性を示している。ＬＤ１の特性に依存するが、本シミュレーションの環境では、例えばインダクタＬ１の値を０．８ｎＨにすることで、帯域と群遅延特性が均衡した状態となる。本実施例の構成では、インダクタＬ１による周波数ピーキング効果により、従来の回路構成に比べてＥＯ応答特性の３ｄＢ帯域が改善されていることが分かる。
【0020】
次に、従来の構成についてＬＤ１の光出力波形をシミュレーションによって求めた結果を図４Ａに示し、本実施例の構成についてＬＤ１の光出力波形をシミュレーションによって求めた結果を図４Ｂに示す。図４Ａ、図４Ｂの例は、信号速度２５ＧｂｐｓのＮＲＺ（Non Return to Zero）信号光をＬＤ１から出力させた場合を示している。縦軸の振幅のスケールは２００μＷ／ｄｉｖ、横軸の時間のスケールは２０ｐｓ／ｄｉｖである。図４Ａと図４Ｂを比較すると、インダクタＬ１による周波数ピーキング機能により、本実施例の回路構成では、横軸（時間）方向、縦軸（振幅）方向共にアイ開口が改善されていることが分かる。
【0021】
［第２の実施例］
次に、本発明の第２の実施例について説明する。図５は本発明の第２の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバ１０ａは、第１の実施例のＤＭＬドライバ１０からＮＭＯＳトランジスタＭ２ｎを省き、ＮＭＯＳトランジスタＭ１ｎのドレインとＬＤ１のアノードとを接続したものである。この場合、バイアス電圧Ｖ３が不要となる。ＮＭＯＳトランジスタＭ１ｎの耐圧が高い場合、ＮＭＯＳトランジスタをカスコード構成にしないことで、電源端子数を削減することが可能である。
次に、本発明の第２の実施例について説明する。図５は本発明の第２の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバ１０ａは、第１の実施例のＤＭＬドライバ１０からＮＭＯＳトランジスタＭ２ｎを省き、ＮＭＯＳトランジスタＭ１ｎのドレインとＬＤ１のアノードとを接続したものである。この場合、バイアス電圧Ｖ３が不要となる。ＮＭＯＳトランジスタＭ１ｎの耐圧が高い場合、ＮＭＯＳトランジスタをカスコード構成にしないことで、電源端子数を削減することが可能である。
【0022】
［第３の実施例］
次に、本発明の第３の実施例について説明する。図６は本発明の第３の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバ１０ｂは、ＰＭＯＳトランジスタＭ１ｐと、ＮＭＯＳトランジスタＭ１ｎと、インダクタＬ１と、ゲートがバイアス電圧Ｖ５－１～Ｖ５－ｘ（第４のバイアス電圧）に接続され、インダクタＬ１の２つの端子のうちＬＤ１のアノードと反対側の端子とＰＭＯＳトランジスタＭ１ｐのドレインとの間にカスコード接続された１乃至複数のＰＭＯＳトランジスタＭ２ｐ－１～Ｍ２ｐ－ｘと、ゲートがバイアス電圧Ｖ３－１～Ｖ３－ｙ（第３のバイアス電圧）に接続され、ＬＤ１のアノードとＮＭＯＳトランジスタＭ１ｎのドレインとの間にカスコード接続された１乃至複数のＮＭＯＳトランジスタＭ２ｎ－１～Ｍ２ｎ－ｙと、抵抗Ｒｉｎとから構成される。
次に、本発明の第３の実施例について説明する。図６は本発明の第３の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバ１０ｂは、ＰＭＯＳトランジスタＭ１ｐと、ＮＭＯＳトランジスタＭ１ｎと、インダクタＬ１と、ゲートがバイアス電圧Ｖ５－１～Ｖ５－ｘ（第４のバイアス電圧）に接続され、インダクタＬ１の２つの端子のうちＬＤ１のアノードと反対側の端子とＰＭＯＳトランジスタＭ１ｐのドレインとの間にカスコード接続された１乃至複数のＰＭＯＳトランジスタＭ２ｐ－１～Ｍ２ｐ－ｘと、ゲートがバイアス電圧Ｖ３－１～Ｖ３－ｙ（第３のバイアス電圧）に接続され、ＬＤ１のアノードとＮＭＯＳトランジスタＭ１ｎのドレインとの間にカスコード接続された１乃至複数のＮＭＯＳトランジスタＭ２ｎ－１～Ｍ２ｎ－ｙと、抵抗Ｒｉｎとから構成される。
【0023】
各電圧の大小関係は、Ｖ１＞Ｖ２＞Ｖ５－１＞・・・＞Ｖ５－ｘ＞Ｖ３－ｙ＞・・・＞Ｖ３－１＞Ｖ４＞ＧＮＤ（グラウンド）となる。ＰＭＯＳトランジスタのカスコード接続は、ソースを上段のＰＭＯＳトランジスタのドレインに接続し、ドレインを下段のＰＭＯＳトランジスタのソースまたはインダクタＬ１の一端に接続すればよい。ＮＭＯＳトランジスタのカスコード接続は、ソースを下段のＮＭＯＳトランジスタのドレインに接続し、ドレインを上段のＮＭＯＳトランジスタのソースまたはＬＤ１のアノードに接続すればよい。
【0024】
このように、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ共に耐圧破壊を防ぐために多段の回路構成を採ることができる。最先端のノードになると、トランジスタ単体あたりの耐圧が減少するため、効果的である。ここでは、ＰＭＯＳトランジスタＭ１ｐにカスコード接続するＰＭＯＳトランジスタＭ２ｐ－１～Ｍ２ｐ－ｘをｘ段、ＮＭＯＳトランジスタＭ１ｎにカスコード接続するＮＭＯＳトランジスタＭ２ｎ－１～Ｍ２ｎ－ｙをｙ段とした。ｘ，ｙともに１以上とする。
【0025】
［第４の実施例］
次に、本発明の第４の実施例について説明する。図７は本発明の第４の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバ１０ｃは、ゲートがバイアス電圧Ｖ２に接続され、ソースが電源電圧Ｖ１に接続されたＰＭＯＳトランジスタＭ１ｐと、ゲートがバイアス電圧Ｖ４に接続され、ソースがグラウンドに接続されたＮＭＯＳトランジスタＭ１ｎと、ゲートにＲＦ入力信号Ｖｉｎが入力され、ドレインがＬＤ１のアノードに接続され、ソースがＮＭＯＳトランジスタＭ１ｎのドレインに接続されたＮＭＯＳトランジスタＭ２ｎと、一端がＰＭＯＳトランジスタＭ１ｐのドレインに接続され、他端がＮＭＯＳトランジスタＭ２ｎのドレインおよびＬＤ１のアノードに接続されたインダクタＬ１と、一端がバイアス電圧Ｖ３に接続され、他端がＮＭＯＳトランジスタＭ２ｎのゲートに接続された抵抗Ｒｉｎとから構成される。
次に、本発明の第４の実施例について説明する。図７は本発明の第４の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバ１０ｃは、ゲートがバイアス電圧Ｖ２に接続され、ソースが電源電圧Ｖ１に接続されたＰＭＯＳトランジスタＭ１ｐと、ゲートがバイアス電圧Ｖ４に接続され、ソースがグラウンドに接続されたＮＭＯＳトランジスタＭ１ｎと、ゲートにＲＦ入力信号Ｖｉｎが入力され、ドレインがＬＤ１のアノードに接続され、ソースがＮＭＯＳトランジスタＭ１ｎのドレインに接続されたＮＭＯＳトランジスタＭ２ｎと、一端がＰＭＯＳトランジスタＭ１ｐのドレインに接続され、他端がＮＭＯＳトランジスタＭ２ｎのドレインおよびＬＤ１のアノードに接続されたインダクタＬ１と、一端がバイアス電圧Ｖ３に接続され、他端がＮＭＯＳトランジスタＭ２ｎのゲートに接続された抵抗Ｒｉｎとから構成される。
【0026】
第１の実施例では、ＮＭＯＳトランジスタＭ１ｎのゲートにＲＦ入力信号Ｖｉｎを入力していた。本実施例では、ＮＭＯＳトランジスタＭ２ｎのゲートにＲＦ入力信号Ｖｉｎを入力する。これにより、本実施例では、ＮＭＯＳトランジスタＭ１ｎのゲートに印加するバイアス電圧Ｖ４を調節することによって、ＰＭＯＳトランジスタＭ１ｐからＮＭＯＳトランジスタＭ２ｎ，Ｍ１ｎ側に流れる電流を調節することができる。
【0027】
なお、第３の実施例と同様にＰＭＯＳトランジスタＭ１ｐにカスコード接続するＰＭＯＳトランジスタＭ２ｐ－１～Ｍ２ｐ－ｘをｘ段（ｘは１以上の整数）設けるようにしてもよい。この場合の構成を図８に示す。
【0028】
また、本実施例では、ＮＭＯＳトランジスタＭ１ｎにカスコード接続するＮＭＯＳトランジスタＭ２ｎを１段（ｙ＝１）としたが、第３の実施例で説明したとおり複数段のＮＭＯＳトランジスタＭ２ｎ－１～Ｍ２ｎ－ｙを接続してもよい（ｙ≧２）。この場合、複数段のＮＭＯＳトランジスタＭ２ｎ－１～Ｍ２ｎ－ｙのうちいずれか１つのＮＭＯＳトランジスタＭ２ｎ－ｋ（ｋは１～ｙのいずれか）のゲートにＲＦ入力信号Ｖｉｎを入力し、ＮＭＯＳトランジスタＭ２ｎ－ｋに印加するためのバイアス電圧Ｖ３－ｋとＮＭＯＳトランジスタＭ２ｎ－ｋのゲートとの間に抵抗Ｒｉｎを接続すればよい。
【0029】
［第５の実施例］
次に、本発明の第５の実施例について説明する。図９は本発明の第５の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバ１０ｄは、第１の実施例のＤＭＬドライバ１０に対して、ＮＭＯＳトランジスタＭ１ｎのソースとグラウンドとの間に抵抗Ｒｓを挿入したものである。これにより、本実施例では、ＤＭＬドライバ１０ｄの線形性を改善することができ、ＲＦ入力信号Ｖｉｎに対してＤＭＬドライバ１０ｄをより線形に動作させることができる。
図９では、第１の実施例に抵抗Ｒｓを適用しているが、第２～第４の実施例に抵抗Ｒｓを適用してもよい。
次に、本発明の第５の実施例について説明する。図９は本発明の第５の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバ１０ｄは、第１の実施例のＤＭＬドライバ１０に対して、ＮＭＯＳトランジスタＭ１ｎのソースとグラウンドとの間に抵抗Ｒｓを挿入したものである。これにより、本実施例では、ＤＭＬドライバ１０ｄの線形性を改善することができ、ＲＦ入力信号Ｖｉｎに対してＤＭＬドライバ１０ｄをより線形に動作させることができる。
図９では、第１の実施例に抵抗Ｒｓを適用しているが、第２～第４の実施例に抵抗Ｒｓを適用してもよい。
【0030】
［第６の実施例］
次に、本発明の第６の実施例について説明する。図１０は本発明の第６の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバ１０ｅは、第５の実施例のＤＭＬドライバ１０ｄに対して、抵抗Ｒｓと並列にキャパシタＣｓを接続したものである。これにより、本実施例では、第５の実施例に比べて、ＤＭＬドライバ１０ｅとＬＤ１で構成される送信フロントエンドの高周波での帯域を改善することができる。
図１０では、第１の実施例に抵抗ＲｓとキャパシタＣｓを適用しているが、第２～第４の実施例に抵抗ＲｓとキャパシタＣｓを適用してもよい。
次に、本発明の第６の実施例について説明する。図１０は本発明の第６の実施例に係るＤＭＬドライバの構成を示す回路図である。本実施例のＤＭＬドライバ１０ｅは、第５の実施例のＤＭＬドライバ１０ｄに対して、抵抗Ｒｓと並列にキャパシタＣｓを接続したものである。これにより、本実施例では、第５の実施例に比べて、ＤＭＬドライバ１０ｅとＬＤ１で構成される送信フロントエンドの高周波での帯域を改善することができる。
図１０では、第１の実施例に抵抗ＲｓとキャパシタＣｓを適用しているが、第２～第４の実施例に抵抗ＲｓとキャパシタＣｓを適用してもよい。
【0031】
なお、ＮＭＯＳトランジスタの耐圧に問題がない場合には、第１、第３、第５、第６の実施例においてＮＭＯＳトランジスタＭ２ｎ，Ｍ２ｎ－１～Ｍ２ｎ－ｙを省き、ＮＭＯＳトランジスタＭ１ｎのドレインとＬＤ１のアノードとを接続してもよい。この場合は、バイアス電圧Ｖ３，Ｖ３－１～Ｖ３－ｙが不要となる。
【0032】
また、第３の実施例において、ＰＭＯＳトランジスタの耐圧に問題がない場合には、ＰＭＯＳトランジスタＭ２ｐ－１～Ｍ２ｐ－ｘを省き、ＰＭＯＳトランジスタＭ１ｐのドレインとインダクタＬ１の一端とを接続してもよい。この場合は、バイアス電圧Ｖ５－１～Ｖ５－ｘが不要となる。
【0033】
第１～第６の実施例では、トランジスタＭ１ｐ，Ｍ２ｐ－１～Ｍ２ｐ－ｘ，Ｍ１ｎ，Ｍ２ｎ，Ｍ２ｎ－１～Ｍ２ｎ－ｙとしてＭＯＳトランジスタを使用した例を示しているが、トランジスタＭ１ｐ，Ｍ２ｐ－１～Ｍ２ｐ－ｘとしてＰＮＰバイポーラトランジスタを使用し、トランジスタＭ１ｎ，Ｍ２ｎ，Ｍ２ｎ－１～Ｍ２ｎ－ｙとしてＮＰＮバイポーラトランジスタを使用してもよい。バイポーラトランジスタを使用する場合には、第１～第６の実施例の説明において、ゲートをベースに置き換え、ドレインをコレクタに置き換え、ソースをエミッタに置き換えるようにすればよい。
【産業上の利用可能性】
【0034】
本発明は、ＬＤの光出力を直接変調する技術に適用することができる。
【符号の説明】
【0035】
１…ＬＤ、１０，１０ａ～１０ｅ…ＤＭＬドライバ、 Ｍ１ｐ，Ｍ２ｐ－１～Ｍ２ｐ－ｘ…ＰＭＯＳトランジスタ、Ｍ１ｎ，Ｍ２ｎ，Ｍ２ｎ－１～Ｍ２ｎ－ｙ…ＮＭＯＳトランジスタ、Ｌ１…インダクタ、Ｒｉｎ，Ｒｓ…抵抗、Ｃｓ…キャパシタ。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】