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特開2024-122858半導体装置及びその製造方法

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024122858

(43)【公開日】2024-09-09

(54)【発明の名称】半導体装置及びその製造方法

(51)【国際特許分類】

H10B 12/00 20230101AFI20240902BHJP

H01L 29/786 20060101ALI20240902BHJP

H01L 21/3205 20060101ALI20240902BHJP

【ＦＩ】

H10B12/00 671Z

H10B12/00 621A

H01L29/78 613B

H01L29/78 616V

H01L29/78 618B

H01L29/78 617T

H01L21/88 M

【審査請求】未請求

【請求項の数】39

【出願形態】ＯＬ

(21)【出願番号】P 2023206555

(22)【出願日】2023-12-07

(31)【優先権主張番号】10-2023-0026711

(32)【優先日】2023-02-28

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】310024033

【氏名又は名称】エスケーハイニックス株式会社

【氏名又は名称原語表記】ＳＫｈｙｎｉｘＩｎｃ．

【住所又は居所原語表記】２０９１，Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ

(74)【代理人】

【識別番号】110000796

【氏名又は名称】弁理士法人三枝国際特許事務所

(72)【発明者】

【氏名】キムイルド

(72)【発明者】

【氏名】ヨスンミ

(72)【発明者】

【氏名】キムスンボム

【テーマコード（参考）】

5F033

5F083

5F110

【Ｆターム（参考）】

5F033JJ04

5F033JJ19

5F033JJ33

5F033KK03

5F033KK04

5F033KK06

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5F033KK34

5F033KK35

5F033MM04

5F033MM13

5F033MM21

5F033RR01

5F033RR03

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5F033RR06

5F033RR07

5F033VV10

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5F033XX00

5F083AD02

5F083AD21

5F083GA09

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5F083HA02

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5F083JA14

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5F083JA38

5F083JA39

5F083JA60

5F083KA01

5F083KA05

5F083KA19

5F083LA12

5F083LA16

5F083LA19

5F083MA06

5F083MA16

5F083PR03

5F083PR05

5F083ZA28

5F110AA04

5F110BB06

5F110BB11

5F110DD05

5F110EE04

5F110EE14

5F110EE30

5F110EE45

5F110FF01

5F110FF02

5F110FF03

5F110GG01

5F110GG02

5F110GG03

5F110GG12

5F110GG13

5F110HJ01

5F110NN72

5F110QQ04

5F110QQ05

(57)【要約】

【課題】高集積化されたメモリセルを備えた半導体装置及びその製造方法を提供すること。
【解決手段】本技術に係る半導体装置は、下部構造物から離間し、前記下部構造物に平行な方向に沿って延びる水平層と、前記下部構造物に垂直な方向に沿って延びるものの、前記水平層の一側端に接続された垂直導電ラインと、前記水平層の他側端に接続されたデータ格納要素と、前記水平層を横断する方向に沿って延びた水平導電ラインとを備え、前記水平導電ラインは、高仕事関数電極と、前記データ格納要素に隣接するものの、前記高仕事関数電極より低い仕事関数を有する第１のベンディド－低仕事関数電極と、前記垂直導電ラインに隣接するものの、前記高仕事関数電極より低い仕事関数を有する第２のベンディド－低仕事関数電極とを備えることができる。
【選択図】図１Ｂ

【特許請求の範囲】

【請求項1】

下部構造物から離間し、前記下部構造物に平行な方向に沿って延びる水平層と、
前記下部構造物に垂直な方向に沿って延びるものの、前記水平層の一側端に接続された垂直導電ラインと、
前記水平層の他側端に接続されたデータ格納要素と、
前記水平層を横断する方向に沿って延びた水平導電ラインと、
を備え、
前記水平導電ラインは、
高仕事関数電極と、
前記垂直導電ラインに隣接するものの、前記高仕事関数電極より低い仕事関数を有するベンディド－低仕事関数電極と、
を備える半導体装置。

【請求項2】

前記高仕事関数電極の上部面、下部面、及び一側面をカバーリングするカバードバリア層と、
前記高仕事関数電極の他側面と前記ベンディド－低仕事関数電極との間の垂直型バリア層と、
をさらに備える請求項１に記載の半導体装置。

【請求項3】

前記ベンディド－低仕事関数電極は、前記高仕事関数電極に対向する外側面及び前記垂直導電ラインに対向するベンディド内側面を備える請求項１に記載の半導体装置。

【請求項4】

前記ベンディド－低仕事関数電極の内側面に配置されたギャップフィル物質をさらに含む請求項３に記載の半導体装置。

【請求項5】

前記低仕事関数電極の内側面に配置されたギャップフィル物質をさらに含む請求項１に記載の半導体装置。

【請求項6】

前記ベンディド－低仕事関数電極は、Ｎ型ドーパントでドーピングされたドープドポリシリコンを含む請求項１に記載の半導体装置。

【請求項7】

前記高仕事関数電極は、金属、金属窒化物、またはこれらの組み合わせを含む請求項１に記載の半導体装置。

【請求項8】

前記水平層は、単結晶半導体物質、多結晶半導体物質、または酸化物半導体物質を含む請求項１に記載の半導体装置。

【請求項9】

前記水平層は、
前記垂直導電ラインに接続された第１のドープド領域と、
前記データ格納要素に接続された第２のドープド領域と、
前記第１のドープド領域と前記第２のドープド領域との間のチャネルと、
を備える請求項１に記載の半導体装置。

【請求項10】

前記水平導電ラインは、前記水平層を挟んで互いに対向するダブル構造の水平導電ラインを備える請求項１に記載の半導体装置。

【請求項11】

前記データ格納要素は、キャパシタを備えるものの、前記キャパシタは、シリンダー型の第１の電極、第２の電極、及び前記第１の電極と第２の電極との間の誘電層を備える請求項１に記載の半導体装置。

【請求項12】

前記水平層の上部面及び下部面を各々フリーカバーリングするゲート絶縁層をさらに備える請求項１に記載の半導体装置。

【請求項13】

前記データ格納要素に隣接するものの、前記高仕事関数電極より低い仕事関数を有する追加ベンディド－低仕事関数電極をさらに備える請求項１に記載の半導体装置。

【請求項14】

下部構造物から離間し、前記下部構造物に平行な方向に沿って延びる水平層と、
前記下部構造物に垂直な方向に沿って延びるものの、前記水平層の一側端に接続された垂直導電ラインと、
前記水平層の他側端に接続されたデータ格納要素と、
前記水平層を横断する方向に沿って延びた水平導電ラインと、
を備え、
前記水平導電ラインは、
高仕事関数電極と、
前記データ格納要素に隣接するものの、前記高仕事関数電極より低い仕事関数を有する第１のベンディド－低仕事関数電極と、
前記垂直導電ラインに隣接するものの、前記高仕事関数電極より低い仕事関数を有する第２のベンディド－低仕事関数電極と、
を備える半導体装置。

【請求項15】

前記第１のベンディド－低仕事関数電極の内側面に配置された第１のバリア層と、
前記第１のベンディド－低仕事関数電極と前記高仕事関数電極との間の第２のバリア層と、
前記高仕事関数電極と第２のベンディド－低仕事関数電極との間の第３のバリア層と、
をさらに備える請求項１４に記載の半導体装置。

【請求項16】

前記第２のバリア層は、前記高仕事関数電極を部分的にサラウンディングする請求項１５に記載の半導体装置。

【請求項17】

前記第２の低仕事関数電極の内側面に配置されたギャップフィル物質をさらに含む請求項１４に記載の半導体装置。

【請求項18】

前記第１及び第２のベンディド－低仕事関数電極は、シリコンのミッドギャップ仕事関数より低い仕事関数を有し、前記高仕事関数電極は、前記シリコンのミッドギャップ仕事関数より高い仕事関数を有する請求項１４に記載の半導体装置。

【請求項19】

前記第１及び第２のベンディド－低仕事関数電極は、Ｎ型ドーパントでドーピングされたドープドポリシリコンを含む請求項１４に記載の半導体装置。

【請求項20】

前記高仕事関数電極は、金属－ベース物質を含む請求項１４に記載の半導体装置。

【請求項21】

前記高仕事関数電極は、金属、金属窒化物、またはこれらの組み合わせを含む請求項１４に記載の半導体装置。

【請求項22】

前記高仕事関数電極は、前記第１及び第２のベンディド－低仕事関数電極より体積がさらに大きい請求項１４に記載の半導体装置。

【請求項23】

前記高仕事関数電極、前記第１及び第２の低仕事関数電極の各々は、前記水平層と垂直にオーバーラップされる請求項１４に記載の半導体装置。

【請求項24】

前記第１のベンディド－低仕事関数電極と第２のベンディド－低仕事関数電極とは、同一仕事関数を有する請求項１４に記載の半導体装置。

【請求項25】

前記水平層は、前記高仕事関数電極、前記第１及び第２のベンディド－低仕事関数電極より薄い厚みを有する請求項１４に記載の半導体装置。

【請求項26】

前記水平層は、単結晶半導体物質、多結晶半導体物質、または酸化物半導体物質を含む請求項１４に記載の半導体装置。

【請求項27】

前記水平層は、
前記垂直導電ラインに接続された第１のドープド領域と、
前記データ格納要素に接続された第２のドープド領域と、
前記第１のドープド領域と前記第２のドープド領域との間のチャネルと、
を備える請求項１４に記載の半導体装置。

【請求項28】

前記水平導電ラインは、前記水平層を挟んで互いに対向するダブル構造の水平導電ラインを備える請求項１４に記載の半導体装置。

【請求項29】

前記データ格納要素は、キャパシタを備えるものの、前記キャパシタは、シリンダー型の第１の電極、第２の電極、及び前記第１の電極と第２の電極との間の誘電層を備える請求項１４に記載の半導体装置。

【請求項30】

前記第１のベンディド－低仕事関数電極は、前記高仕事関数電極に対向する第１の内側面及び前記データ格納要素に対向する第１の外側面を備え、
前記第２のベンディド－低仕事関数電極は、前記高仕事関数電極に対向する第２の外側面及び前記垂直導電ラインに対向する第２の内側面を備える請求項１４に記載の半導体装置。

【請求項31】

前記第１のベンディド－低仕事関数電極は、前記高仕事関数電極に対向する第１の外側面及び前記データ格納要素に対向する第１の内側面を備え、
前記第２のベンディド－低仕事関数電極は、前記高仕事関数電極に対向する第２の外側面及び前記垂直導電ラインに対向する第２の内側面を備える請求項１４に記載の半導体装置。

【請求項32】

前記第１のベンディド－低仕事関数電極の第１の内側面及び第２のベンディド－低仕事関数電極の第２の内側面のそれぞれの内部に配置されたギャップフィル物質をさらに含む請求項３１に記載の半導体装置。

【請求項33】

前記水平層の上部面及び下部面を各々フリーカバーリングするゲート絶縁層をさらに備える請求項１４に記載の半導体装置。

【請求項34】

下部構造物上部に絶縁層、第１の犠牲層、半導体層、及び第２の犠牲層が交互に積層されたスタックボディを形成するステップと、
前記スタックボディをエッチングして垂直オープニングを形成するステップと、
前記垂直オープニングから前記第１の犠牲層及び第２の犠牲層をリセスさせて水平型リセスを形成するステップと、
前記水平型リセス内に互いに異なる仕事関数電極の組み合わせを含む水平導電ラインを形成するステップと、
前記垂直オープニングに垂直導電ラインを形成するステップと、
を含み、
前記水平導電ラインを形成するステップは、
第１のベンディド－低仕事関数電極を形成するステップと、
前記第１のベンディド－低仕事関数電極の側面上に高仕事関数電極を形成するステップと、
前記高仕事関数電極の側面上に前記垂直導電ラインに対向する第２のベンディド－低仕事関数電極を形成するステップと、
を含む半導体装置の製造方法。

【請求項35】

前記第１のベンディド－低仕事関数電極の内側面に第１のバリア層を形成するステップと、
前記高仕事関数電極と第１のベンディド－低仕事関数電極との間に第２のバリア層を形成するステップと、
前記高仕事関数電極と第２のベンディド－低仕事関数電極との間に第３のバリア層を形成するステップと、
をさらに含む請求項３４に記載の半導体装置の製造方法。

【請求項36】

前記第２のバリア層は、前記高仕事関数電極の一部分をカバーリングする請求項３５に記載の半導体装置の製造方法。

【請求項37】

前記第１及び第２のベンディド－低仕事関数電極の各々は、Ｎ型ドーパントでドーピングされたドープドポリシリコンを含む請求項３４に記載の半導体装置の製造方法。

【請求項38】

前記高仕事関数電極は、金属－ベース物質を含む請求項３４に記載の半導体装置の製造方法。

【請求項39】

前記水平導電ラインを形成するステップ後に、
前記水平層の他側端に接続されるデータ格納要素を形成するステップをさらに含む請求項３４に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関し、より詳細には、３次元メモリセルを備える半導体装置及びその製造方法に関する。

【背景技術】

【0002】

近年、メモリ装置の大容量化と微細化に対応するために、複数のメモリセル（ｍｅｍｏｒｙｃｅｌｌ）が積層された３次元メモリ装置（３ＤＭｅｍｏｒｙｄｅｖｉｃｅ）を提供するための技術が提案されている。

【発明の概要】

【発明が解決しようとする課題】

【0003】

本発明の実施形態等は、高集積化されたメモリセルを備えた半導体装置及びその製造方法を提供する。

【課題を解決するための手段】

【0004】

本発明の実施形態に係る半導体装置は、下部構造物から離間し、前記下部構造物に平行な方向に沿って延びる水平層と、前記下部構造物に垂直な方向に沿って延びるものの、前記水平層の一側端に接続された垂直導電ラインと、前記水平層の他側端に接続されたデータ格納要素と、前記水平層を横断する方向に沿って延びた水平導電ラインとを備え、前記水平導電ラインは、高仕事関数電極と、前記データ格納要素に隣接するものの、前記高仕事関数電極より低い仕事関数を有する第１のベンディド－低仕事関数電極と、前記垂直導電ラインに隣接するものの、前記高仕事関数電極より低い仕事関数を有する第２のベンディド－低仕事関数電極とを備えることができる。

【0005】

本発明の実施形態に係る半導体装置の製造方法は、下部構造物上部に絶縁層、第１の犠牲層、半導体層、及び第２の犠牲層が交互に積層されたスタックボディを形成するステップと、前記スタックボディをエッチングして垂直オープニングを形成するステップと、前記垂直オープニングから前記第１の犠牲層及び第２の犠牲層をリセスさせて水平型リセスを形成するステップと、前記水平型リセス内に互いに異なる仕事関数電極の組み合わせを含む水平導電ラインを形成するステップと、前記垂直オープニングに垂直導電ラインを形成するステップとを含み、前記水平導電ラインを形成するステップは、第１のベンディド－低仕事関数電極を形成するステップと、前記第１のベンディド－低仕事関数電極の側面上に高仕事関数電極を形成するステップと、前記高仕事関数電極の側面上に前記垂直導電ラインに対向する第２のベンディド－低仕事関数電極を形成するステップとを含むことができる。

【0006】

本発明の実施形態に係る半導体装置は、下部構造物から離間し、前記下部構造物に平行な方向に沿って延びる水平層と、前記下部構造物に垂直な方向に沿って延びるものの、前記水平層の一側端に接続された垂直導電ラインと、前記水平層の他側端に接続されたデータ格納要素と、前記水平層を横断する方向に沿って延びた水平導電ラインとを備え、前記水平導電ラインは、高仕事関数電極と、前記垂直導電ラインに隣接するものの、前記高仕事関数電極より低い仕事関数を有するベンディド－低仕事関数電極とを備えることができる。

【発明の効果】

【0007】

本技術は、トリプル電極構造のワードラインを形成することで、メモリセルの高集積化を実現できる。

【0008】

本技術は、トリプル電極構造のワードラインを形成することで、漏れ電流を改善でき、これにより、リフレッシュ特性を確保して、低い電力消費で低電力化が可能である。

【0009】

本技術は、高集積化のためのチャネル厚み減少の際に発生する電界増加に相対的に有利であって、高い積層数実現を介しての高集積化に有利である。

【0010】

本技術は、高仕事関数電極と低仕事関数電極との間にバリア層を形成するので、ワードラインの電気的特性を改善できる。

【0011】

本技術は、３次元メモリセルの低電力化及び高集積化を実現できる。

【図面の簡単な説明】

【0012】

【図1A】一実施形態に係るメモリセルの概略的な斜視図である。

【図1B】図１Ａのメモリセルの概略的な断面図である。

【図1C】第１の仕事関数電極の詳細図である。

【図1D】第３の仕事関数電極の詳細図である。

【図2A】半導体装置の概略的な平面図である。

【図2B】図２ＡのＡ－Ａ’線に沿った断面図である。

【図3】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図4】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図5】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図6】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図7】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図8】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図9】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図10】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図11】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図12】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図13】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図14】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図15】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図16】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図17】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図18】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図19】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図20】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図21】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図22】他の実施形態に係るメモリセルの概略的な断面図である。

【図23】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図24】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図25】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図26】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図27】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図28】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図29】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図30】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図31】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図32】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図33】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図34】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図35】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図36】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図37】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図38】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図39】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図40】実施形態に係る半導体装置を製造する方法の一例を説明するための図である。

【図41】他の実施形態に係るメモリセルの概略的な断面図である。

【発明を実施するための形態】

【0013】

本明細書において記載する実施形態等は、本発明の理想的な概略図である断面図、平面図、及びブロック図を参考して説明されるであろう。したがって、製造技術及び／又は許容誤差等により例示図の形態が変形され得る。したがって、本発明の実施形態等は、図示された特定形態に制限されるものではなく、製造工程によって生成される形態の変化も含むものである。したがって、図面において例示された領域は、概略的な属性を有し、図面において例示された領域の形状は、素子の領域の特定形態を例示するためのものであり、発明の範疇を制限するためのものではない。

【0014】

後述する実施形態は、メモリセルを垂直に積層してメモリセル密度（ｍｅｍｏｒｙｃｅｌｌｄｅｎｓｉｔｙ）を高め、寄生キャパシタンスを減少させることができる。

【0015】

後述する実施形態等は、３次元メモリセル（ｔｈｒｅｅ－ｄｉｍｅｎｓｉｏｎａｌｍｅｍｏｒｙｃｅｌｌ）に関するものであって、水平導電ライン（ワードラインまたはゲート電極）が低仕事関数電極と高仕事関数電極とを備えることができる。低仕事関数電極は、データ格納要素（例、キャパシタ）及び垂直導電ライン（または、ビットライン）に隣接することができ、高仕事関数電極は、水平層のチャネルにオーバーラップされることができる。

【0016】

低仕事関数電極の低い仕事関数により、水平導電ラインとデータ格納要素との間に低い電界が形成されて、漏れ電流を改善できる。

【0017】

高仕事関数電極の高い仕事関数により、スイッチング要素の高い閾値電圧を形成できるだけでなく、低い電界形成により、メモリセルの高さを下げることができ、集積度の側面でも有利である。

【0018】

図１Ａは、一実施形態に係るメモリセルの概略的な斜視図である。図１Ｂは、図１Ａのメモリセルの概略的な断面図である。図１Ｃは、第１の仕事関数電極の詳細図である。図１Ｄは、第３の仕事関数電極の詳細図である。

【0019】

図１Ａ及び図１Ｂに示すように、メモリセルＭＣは、垂直導電ラインＢＬ、スイッチング要素ＴＲ、及びデータ格納要素ＣＡＰを備えることができる。スイッチング要素ＴＲは、水平層ＨＬ、ゲート絶縁層ＧＤ、及び水平導電ラインＤＷＬを備えることができる。データ格納要素ＣＡＰは、キャパシタのようなメモリ要素を備えることができる。垂直導電ラインＢＬは、ビットラインを備えることができる。水平導電ラインＤＷＬは、ワードラインを備えることができ、水平層ＨＬは、活性層を備えることができる。データ格納要素ＣＡＰは、第１の電極ＳＮ、誘電層ＤＥ、及び第２の電極ＰＮを備えることができる。スイッチング要素ＴＲは、トランジスタを備えることができ、この場合、水平導電ラインＤＷＬは、ゲート電極の役割を果たすことができる。スイッチング要素ＴＲは、アクセス要素または選択要素と称することもできる。

【0020】

垂直導電ラインＢＬは、第１の方向Ｄ１に沿って垂直に延びることができる。水平層ＨＬは、第１の方向Ｄ１と交差する第２の方向Ｄ２に沿って延びることができる。水平導電ラインＤＷＬは、第１の方向Ｄ１及び第２の方向Ｄ２と交差する第３の方向Ｄ３に沿って延びることができる。

【0021】

垂直導電ラインＢＬは、第１の方向Ｄ１に沿って垂直に配向（ｖｅｒｔｉｃａｌｌｙｏｒｉｅｎｔｅｄ）されることができる。垂直導電ラインＢＬは、垂直配向ビットライン（ｖｅｒｔｉｃａｌｌｙ－ｏｒｉｅｎｔｅｄｂｉｔｌｉｎｅ）、垂直延長ビットライン（ｖｅｒｔｉｃａｌｌｙ－ｅｘｔｅｎｔｅｄｂｉｔｌｉｎｅ）、またはピラー型ビットライン（ｐｉｌｌａｒ－ｓｈａｐｅｂｉｔｌｉｎｅ）と称することができる。垂直導電ラインＢＬは、導電物質を含むことができる。垂直導電ラインＢＬは、シリコン－ベース物質（Ｓｉｌｉｃｏｎ－ｂａｓｅｍａｔｅｒｉａｌ）、金属－ベース物質（Ｍｅｔａｌ－ｂａｓｅｍａｔｅｒｉａｌ）、またはこれらの組み合わせを含むことができる。垂直導電ラインＢＬは、ポリシリコン、金属、金属窒化物、金属シリサイド、またはこれらの組み合わせを含むことができる。垂直導電ラインＢＬは、ポリシリコン、チタニウム窒化物、タングステン、またはこれらの組み合わせを含むことができる。例えば、垂直導電ラインＢＬは、Ｎ型不純物がドーピングされたポリシリコンまたはチタニウム窒化物（ＴｉＮ）を含むことができる。垂直導電ラインＢＬは、チタニウム窒化物及びタングステンのスタック（ＴｉＮ／Ｗ）を含むことができる。

【0022】

スイッチング要素ＴＲは、トランジスタを備えることができ、したがって、水平導電ラインＤＷＬは、水平ゲートラインまたは水平ワードラインと称することができる。水平導電ラインＤＷＬにおいて、第１の水平導電ラインＷＬ１と第２の水平導電ラインＷＬ２とは、互いに同じ電位を有することができる。例えば、第１の水平導電ラインＷＬ１と第２の水平導電ラインＷＬ２とが１つの対をなして１つのメモリセルＭＣに接続（Ｃｏｕｐｌｅｄ）されることができる。第１の水平導電ラインＷＬ１と第２の水平導電ラインＷＬ２とには、同じ駆動電圧が印加され得る。

【0023】

水平導電ラインＤＷＬは、第３の方向Ｄ３に沿って長く延びることができ、水平層ＨＬは、第２の方向Ｄ２に沿って延びることができる。水平層ＨＬは、垂直導電ラインＢＬから水平的に配列されることができる。水平導電ラインＤＷＬは、ダブル構造（Ｄｏｕｂｌｅｓｔｒｕｃｔｕｒｅ）であることができる。例えば、水平導電ラインＤＷＬは、水平層ＨＬを挟んで互いに対向する第１及び第２の水平導電ラインＷＬ１、ＷＬ２を備えることができる。水平層ＨＬの上部表面及び下部表面上にゲート絶縁層ＧＤが形成され得る。水平層ＨＬの上部に第１の水平導電ラインＷＬ１が位置しうるし、水平層ＨＬの下部に第２の水平導電ラインＷＬ２が位置しうる。水平導電ラインＤＷＬは、第１の水平導電ラインＷＬ１と第２の水平導電ラインＷＬ２との対（Ｐａｉｒ）を備えることができる。

【0024】

水平層ＨＬは、第２の方向Ｄ２に沿って延びることができる。水平層ＨＬは、半導体物質を含むことができる。例えば、水平層ＨＬは、ポリシリコン、単結晶シリコン、ゲルマニウム、またはシリコン－ゲルマニウムを含むことができる。他の実施形態において、水平層ＨＬは、酸化物半導体物質を含むことができる。例えば、酸化物半導体物質は、ＩＧＺＯ（ＩｎｄｉｕｍＧａｌｌｉｕｍＺｉｎｃＯｘｉｄｅ）を含むことができる。

【0025】

水平層ＨＬの上部面と下部面とは、フラット表面（Ｆｌａｔ－ｓｕｒｆａｃｅ）を有することができる。すなわち、水平層ＨＬの上部面と下部面とは、第２の方向Ｄ２に沿って互いに平行であることができる。

【0026】

水平層ＨＬは、チャネル（ｃｈａｎｎｅｌ）ＣＨ、チャネルＣＨと垂直導電ラインＢＬとの間の第１のドープド領域ＳＲ、及びチャネルＣＨとデータ格納要素ＣＡＰとの間の第２のドープド領域ＤＲを備えることができる。水平層ＨＬが酸化物半導体物質である場合、チャネルＣＨは、酸化物半導体物質からなることができ、第１及び第２のドープド領域ＳＲ、ＤＲは、省略されることができる。水平層ＨＬは、活性層（ａｃｔｉｖｅｌａｙｅｒ）またはシン－ボディ（ｔｈｉｎ－ｂｏｄｙ）と称することもできる。

【0027】

第１のドープド領域ＳＲと第２のドープド領域ＤＲとには、互いに同じ導電型の不純物がドーピングされ得る。第１のドープド領域ＳＲと第２のドープド領域ＤＲとには、Ｎ型不純物がドーピングされるか、Ｐ型不純物がドーピングされ得る。第１のドープド領域ＳＲ及び第２のドープド領域ＤＲは、アセニック（Ａｒｓｅｎｉｃ、Ａｓ）、ホスホラス（Ｐｈｏｓｐｈｏｒｕｓ、Ｐ）、ボロン（Ｂｏｒｏｎ、Ｂ）、インジウム（Ｉｎｄｉｕｍ、Ｉｎ）、及びこれらの組み合わせから選択された少なくともいずれか１つの不純物を含むことができる。第１のドープド領域ＳＲは、垂直導電ラインＢＬに接続されることができ、第２のドープド領域ＤＲは、データ格納要素ＣＡＰの第１の電極ＳＮに接続されることができる。

【0028】

ゲート絶縁層ＧＤは、シリコン酸化物（ｓｉｌｉｃｏｎｏｘｉｄｅ）、シリコン窒化物（ｓｉｌｉｃｏｎｎｉｔｒｉｄｅ）、金属酸化物、金属酸化窒化物、金属シリケート、高誘電率物質（ｈｉｇｈ－ｋｍａｔｅｒｉａｌ）、強誘電体物質（ｆｅｒｒｏｅｌｅｃｔｒｉｃｍａｔｅｒｉａｌ）、反強誘電体物質（ａｎｔｉ－ｆｅｒｒｏｅｌｅｃｔｒｉｃｍａｔｅｒｉａｌ）、またはこれらの組み合わせを含むことができる。ゲート絶縁層ＧＤは、ＳｉＯ_２、Ｓｉ_３Ｎ_４、ＨｆＯ_２、Ａｌ_２Ｏ_３、ＺｒＯ_２、ＡｌＯＮ、ＨｆＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、またはこれらの組み合わせを含むことができる。

【0029】

水平導電ラインＤＷＬは、金属（ｍｅｔａｌ）、金属混合物（ｍｅｔａｌｍｉｘｔｕｒｅ）、金属合金（ｍｅｔａｌａｌｌｏｙ）、または半導体物質を含むことができる。水平導電ラインＤＷＬは、チタニウム窒化物、タングステン、モリブデン、ルテニウム、ポリシリコン、またはこれらの組み合わせを含むことができる。例えば、水平導電ラインＤＷＬは、チタニウム窒化物とタングステンとが順次積層されたＴｉＮ／Ｗスタックを含むことができる。水平導電ラインＤＷＬは、Ｎ型仕事関数物質またはＰ型仕事関数物質を含むことができる。Ｎ型仕事関数物質は、４．５ｅＶ以下の低仕事関数（Ｌｏｗｗｏｒｋｆｕｎｃｔｉｏｎ）を有することができ、Ｐ型仕事関数物質は、４．５ｅＶ以上の高仕事関数（Ｈｉｇｈｗｏｒｋｆｕｎｃｔｉｏｎ）を有することができる。

【0030】

第１及び第２の水平導電ラインＷＬ１、ＷＬ２の各々は、第１の水平電極Ｇ１０、第２の水平電極Ｇ２０、及び第３の水平電極Ｇ３０を備えることができる。第１の水平電極Ｇ１０は、第１の仕事関数電極Ｇ１及び第１のバリア層Ｇ１Ｌを備えることができ、第２の水平電極Ｇ２０は、第２の仕事関数電極Ｇ２及び第２のバリア層Ｇ２Ｌを備えることができ、第３の水平電極Ｇ３０は、第３の仕事関数電極Ｇ３及び第３のバリア層Ｇ３Ｌを備えることができる。

【0031】

第１及び第２の水平導電ラインＷＬ１、ＷＬ２の各々は、第１の仕事関数電極Ｇ１、第２の仕事関数電極Ｇ２、及び第３の仕事関数電極Ｇ３を備えることができる。第１の仕事関数電極Ｇ１、第２の仕事関数電極Ｇ２、及び第３の仕事関数電極Ｇ３は、第２の方向Ｄ２に沿って水平に位置することができる。第１の仕事関数電極Ｇ１、第２の仕事関数電極Ｇ２、及び第３の仕事関数電極Ｇ３は、互いに直接接触しながら互いに平行であることができる。第３の仕事関数電極Ｇ３は、垂直導電ラインＢＬに隣接することができ、第１の仕事関数電極Ｇ１は、データ格納要素ＣＡＰに隣接することができる。第２の仕事関数電極Ｇ２は、第１の仕事関数電極Ｇ１と第３の仕事関数電極Ｇ３との間に配置されることができる。水平層ＨＬは、第１、第２、及び第３の仕事関数電極Ｇ１、Ｇ２、Ｇ３より薄い厚みを有することができる。

【0032】

第１の仕事関数電極Ｇ１、第２の仕事関数電極Ｇ２、及び第３の仕事関数電極Ｇ３は、チタニウム窒化物、タングステン、モリブデン、ルテニウム、ポリシリコン、またはこれらの組み合わせを含むことができる。

【0033】

第１の仕事関数電極Ｇ１、第２の仕事関数電極Ｇ２、及び第３の仕事関数電極Ｇ３は、互いに異なる仕事関数物質で形成される。第２の仕事関数電極Ｇ２は、第１及び第３の仕事関数電極Ｇ１、Ｇ３より仕事関数が高いことができる。第２の仕事関数電極Ｇ２は、高仕事関数物質（Ｈｉｇｈｗｏｒｋｆｕｎｃｔｉｏｎｍａｔｅｒｉａｌ）を含むことができる。第２の仕事関数電極Ｇ２は、シリコンのミッドギャップ仕事関数（Ｍｉｄ－ｇａｐＷｏｒｋｆｕｎｃｔｉｏｎ）より高い仕事関数を有することができる。第１及び第３の仕事関数電極Ｇ１、Ｇ３は、低仕事関数物質（Ｌｏｗｗｏｒｋｆｕｎｃｔｉｏｎｍａｔｅｒｉａｌ）を含むことができる。第１及び第３の仕事関数電極Ｇ１、Ｇ３は、シリコンのミッドギャップ仕事関数より低い仕事関数を有することができる。付け加えると、高仕事関数物質は、４．５ｅＶより高い仕事関数を有し、低仕事関数物質は、４．５ｅＶより低い仕事関数を有することができる。第２の仕事関数電極Ｇ２は、金属－ベース物質を含むことができ、第１及び第３の仕事関数電極Ｇ１、Ｇ３は、半導体物質を含むことができる。

【0034】

第１及び第３の仕事関数電極Ｇ１、Ｇ３は、Ｎ型ドーパントでドーピングされたドープドポリシリコン（Ｎ－ｔｙｐｅｄｏｐａｎｔｄｏｐｅｄｐｏｌｙｓｉｌｉｃｏｎ）を含むことができる。第２の仕事関数電極Ｇ２は、金属、金属窒化物、またはこれらの組み合わせを含むことができる。第２の仕事関数電極Ｇ２は、タングステン、チタニウム窒化物、モリブデン、ルテニウム、またはこれらの組み合わせを含むことができる。第１及び第３の仕事関数電極Ｇ１、Ｇ３と第２の仕事関数電極Ｇ２との間にバリア物質がさらに形成されることができる。

【0035】

本実施形態において、水平導電ラインＤＷＬの第１及び第２の水平導電ラインＷＬ１、ＷＬ２の各々は、第２の方向Ｄ２に沿って第３の仕事関数電極Ｇ３－第２の仕事関数電極Ｇ２－第１の仕事関数電極Ｇ１の順に水平に配置されることができる。第２の仕事関数電極Ｇ２が金属を含み、第１の仕事関数電極Ｇ１及び第３の仕事関数電極Ｇ３はポリシリコンを含むことができる。

【0036】

水平導電ラインＤＷＬの第１及び第２の水平導電ラインＷＬ１、ＷＬ２の各々は、第２の方向Ｄ２に沿って水平に配置されるＰＭＰ（ＰｏｌｙＳｉ－Ｍｅｔａｌ－ＰｏｌｙＳｉ）構造であることができる。ＰＭＰ構造において、第２の仕事関数電極Ｇ２は、金属－ベース物質であることができ、第１及び第３の仕事関数電極Ｇ１、Ｇ３は、Ｎ型ドーパントでドーピングされたドープドポリシリコン（Ｎ－ｔｙｐｅｄｏｐａｎｔｄｏｐｅｄｐｏｌｙｓｉｌｉｃｏｎ）であることができる。Ｎ型ドーパントは、リンまたはヒ素を含むことができる。

【0037】

第１の仕事関数電極Ｇ１の内部に第１のバリア層Ｇ１Ｌが位置しうる。第１の仕事関数電極Ｇ１と第２の仕事関数電極Ｇ２との間に第２のバリア層Ｇ２Ｌが位置しうる。第２の仕事関数電極Ｇ２と第３の仕事関数電極Ｇ３との間に第３のバリア層Ｇ３Ｌが位置しうる。第１、第２、及び第３のバリア層Ｇ１Ｌ、Ｇ２Ｌ、Ｇ３Ｌは、相互電気的に接続されることができる。

【0038】

第１、第２、及び第３のバリア層Ｇ１Ｌ、Ｇ２Ｌ、Ｇ３Ｌは、チタニウム窒化物、タンタル窒化物、タングステン窒化物、またはモリブデン窒化物を含むことができる。第２のバリア層Ｇ２Ｌは、第２の仕事関数電極Ｇ２の一部分をサラウンディングすることができる。第１の仕事関数電極Ｇ１は、第１のバリア層Ｇ１Ｌの一部分をサラウンディングすることができる。第１のバリア層Ｇ１Ｌは、第１の仕事関数電極Ｇ１の内側面に満たされた突出部形状であることができる。

【0039】

第１及び第３の仕事関数電極Ｇ１、Ｇ３は、ベンディド形状（Ｂｅｎｄｅｄｓｈａｐｅ）またはコップ形状であることができる。

【0040】

図１Ｂ及び図１Ｃに示すように、第１の仕事電極Ｇ１は、複数の内側面Ｇ１Ａと複数の外側面Ｇ１Ｂとを備えることができる。第１の仕事関数電極Ｇ１の内側面Ｇ１Ａは、第１のバリア層Ｇ１Ｌをカバーリングすることができ、第１の仕事電極Ｇ１の外側面Ｇ１Ｂ一部は、第１の電極ＳＮに接触することができる。

【0041】

図１Ｂ及び図１Ｄに示すように、第３の仕事電極Ｇ３は、複数の内側面Ｇ３Ａと複数の外側面Ｇ３Ｂとを備えることができる。第３の仕事関数電極Ｇ３の内側面Ｇ３Ａは、ギャップフィル物質ＧＦをカバーリングすることができ、第３の仕事電極Ｇ３の外側面Ｇ３Ｂ一部は、第３のバリア層Ｇ３Ｌに接触することができる。第３のバリア層Ｇ３Ｌは、第３の仕事関数電極Ｇ３の外側面一部をカバーリングするベンディド形状またはコップ形状であることができる。

【0042】

第２の仕事関数電極Ｇ２は、第１及び第３の仕事関数電極Ｇ１、Ｇ３より体積（Ｖｏｌｕｍｅ）がさらに大きいことができ、これにより、水平導電ラインＤＷＬは、低い抵抗を有することができる。第１及び第２の水平導電ラインＷＬ１、ＷＬ２の第１の仕事関数電極Ｇ１は、水平層ＨＬを挟んで第１の方向Ｄ１に沿って垂直にオーバーラップされることができる。第１及び第２の水平導電ラインＷＬ１、ＷＬ２の第２及び第３の仕事関数電極Ｇ２、Ｇ３は、水平層ＨＬを挟んで第１の方向Ｄ１に沿って垂直にオーバーラップされることができる。第２の仕事関数電極Ｇ２と水平層ＨＬとのオーバーラップ面積は、第１及び第３の仕事関数電極Ｇ１、Ｇ３と水平層ＨＬとのオーバーラップ面積よりさらに大きいことができる。第２の仕事関数電極Ｇ２は、第３の方向Ｄ３に沿って延びることができ、第１及び第３の仕事関数電極Ｇ１、Ｇ３は、第２の仕事関数電極Ｇ２の両側面から第２の方向Ｇ２に沿って延びることができる。

【0043】

上述したように、第１及び第２の水平導電ラインＷＬ１、ＷＬ２の各々は、第１、第２、及び第３の仕事関数電極Ｇ１、Ｇ２、Ｇ３を備えるトリプル（Ｔｒｉｐｐｌｅ）電極構造であることができる。水平導電ラインＤＷＬは、水平層ＨＬを挟んで水平層ＨＬを横断（ａｃｒｏｓｓ）する一対の第１の仕事関数電極Ｇ１、一対の第２の仕事関数電極Ｇ２、及び一対の第３の仕事関数電極Ｇ３を有することができる。水平導電ラインＤＷＬの第２の仕事関数電極Ｇ２は、チャネルＣＨに垂直にオーバーラップされることができ、水平導電ラインＤＷＬの第３の仕事関数電極Ｇ３は、水平層の第１のドープド領域ＳＲに垂直にオーバーラップされることができ、水平導電ラインＤＷＬの第１の仕事関数電極Ｇ１は、水平層ＨＬの第２のドープド領域ＤＲに垂直にオーバーラップされることができる。

【0044】

水平導電ラインＤＷＬの中心部に高仕事関数の第２の仕事関数電極Ｇ２が配置され、水平導電ラインＤＷＬの両端部に低仕事関数の第１及び第３の仕事関数電極Ｇ１、Ｇ３が配置されることにより、ＧＩＤＬ（ＧａｔｅＩｎｄｕｃｅｄＤｒａｉｎｌｅａｋａｇｅ）のような漏れ電流を改善できる。

【0045】

水平導電ラインＤＷＬの中心部に高仕事関数の第２の仕事関数電極Ｇ２が配置されることにより、スイッチング要素ＴＲの閾値電圧を増加させることができる。水平導電ラインＤＷＬの第３の仕事関数電極Ｇ３が低仕事関数を有するので、垂直導電ラインＢＬと水平導電ラインＤＷＬとの間に低い電界（ｌｏｗｅｌｅｃｔｒｉｃｆｉｅｌｄ）が形成され得る。水平導電ラインＤＷＬの第１の仕事関数電極Ｇ１が低仕事関数を有するので、データ格納要素ＣＡＰと水平導電ラインＤＷＬとの間に低い電界が形成され得る。

【0046】

データ格納要素ＣＡＰは、スイッチング要素ＴＲから第２の方向Ｄ２に沿って水平的に配置されることができる。データ格納要素ＣＡＰは、第２の方向Ｄ２に沿って水平層ＨＬから水平的に延びた第１の電極ＳＮを備えることができる。データ格納要素ＣＡＰは、第１の電極ＳＮ上の第２の電極ＰＮ及び第１の電極ＳＮと第２の電極ＰＮとの間の誘電層ＤＥをさらに備えることができる。第１の電極ＳＮ、誘電層ＤＥ、及び第２の電極ＰＮは、第２の方向Ｄ２に沿って水平的に配列されることができる。第１の電極ＳＮは、水平的に配向されたシリンダー形状（Ｃｙｌｉｎｄｅｒ－ｓｈａｐｅ）であることができる。誘電層ＤＥは、第１の電極ＳＮのシリンダー内壁及びシリンダー外壁をコンフォーマルにカバーリングすることができる。第２の電極ＰＮは、誘電層ＤＥ上で第１の電極ＳＮのシリンダー内壁（Ｃｙｌｉｎｄｅｒｉｎｎｅｒｗａｌｌ）及びシリンダー外壁（Ｃｙｌｉｎｄｅｒｏｕｔｅｒｗａｌｌ）をカバーリングできる。第１の電極ＳＮは、第２のドープド領域ＤＲに電気的に接続されることができる。

【0047】

第１の電極ＳＮは、３次元構造を有するものの、３次元構造の第１の電極ＳＮは、第２の方向Ｄ２に沿って配向された水平的３次元構造であることができる。３次元構造の例として、第１の電極ＳＮは、シリンダー形状（Ｃｙｌｉｎｄｅｒｓｈａｐｅ）であることができる。他の実施形態において、第１の電極ＳＮは、ピラー形状（Ｐｉｌｌａｒｓｈａｐｅ）またはピリンダー形状（Ｐｙｌｉｎｄｅｒｓｈａｐｅ）を有することができる。ピリンダー形状は、ピラー形状とシリンダー形状とがマージされた（Ｍｅｒｇｅｄ）構造を称することができる。

【0048】

第１の電極ＳＮ及び第２の電極ＰＮは、金属、貴金属、金属窒化物、導電性金属酸化物、導電性貴金属酸化物、金属炭化物、金属シリサイド、またはこれらの組み合わせを含むことができる。例えば、第１の電極ＳＮ及び第２の電極ＰＮは、チタニウム（Ｔｉ）、チタニウム窒化物（ＴｉＮ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、タングステンＷ、タングステン窒化物（ＷＮ）、ルテニウム（Ｒｕ）、ルテニウム酸化物（ＲｕＯ_２）、イリジウム（Ｉｒ）、イリジウム酸化物（ＩｒＯ_２）、白金（Ｐｔ）、モリブデン（Ｍｏ）、モリブデン酸化物（ＭｏＯ）、チタニウム窒化物／タングステン（ＴｉＮ／Ｗ）スタック、タングステン窒化物／タングステン（ＷＮ／Ｗ）スタックを含むことができる。第２の電極ＰＮは、金属－ベース物質とシリコン－ベース物質との組み合わせを含むこともできる。例えば、第２の電極ＰＮは、チタニウム窒化物／シリコンゲルマニウム／タングステン窒化物（ＴｉＮ／ＳｉＧｅ／ＷＮ）のスタックであることができる。チタニウム窒化物／シリコンゲルマニウム／タングステン窒化物（ＴｉＮ／ＳｉＧｅ／ＷＮ）スタックにおいて、シリコンゲルマニウムは、第１の電極ＳＮのシリンダー内部を満たすギャップフィル物質であることができ、チタニウム窒化物（ＴｉＮ）は、データ格納要素ＣＡＰの第２の電極ＰＮの役割をすることができ、タングステン窒化物は、低抵抗物質であることができる。

【0049】

誘電層ＤＥは、キャパシタ誘電層またはメモリ層と称することができる。誘電層ＤＥは、シリコン酸化物、シリコン窒化物、高誘電率物質、またはこれらの組み合わせを含むことができる。高誘電率物質は、シリコン酸化物より高い誘電率を有することができる。シリコン酸化物（ＳｉＯ_２）は、約３．９の誘電率を有することができ、誘電層ＤＥは、４以上の誘電率を有する高誘電率物質を含むことができる。高誘電率物質は、約２０以上の誘電率を有することができる。高誘電率物質は、ハフニウム酸化物（ＨｆＯ_２）、ジルコニウム酸化物（ＺｒＯ_２）、アルミニウム酸化物（Ａｌ_２Ｏ_３）、ランタン酸化物（Ｌａ_２Ｏ_３）、チタニウム酸化物（ＴｉＯ_２）、タンタル酸化物（Ｔａ_２Ｏ_５）、ニオブ酸化物（Ｎｂ_２Ｏ_５）、またはストロンチウムチタニウム酸化物（ＳｒＴｉＯ_３）を含むことができる。他の実施形態において、誘電層ＤＥは、前述した高誘電率物質を２層以上含む複合層からなることもできる。

【0050】

誘電層ＤＥは、ジルコニウム－ベース酸化物（Ｚｒ－ｂａｓｅｏｘｉｄｅ）で形成されることができる。誘電層ＤＥは、ジルコニウム酸化物（ＺｒＯ_２）を含むスタック構造であることができる。誘電層ＤＥは、ＺＡ（ＺｒＯ_２／Ａｌ_２Ｏ_３）スタックまたはＺＡＺ（ＺｒＯ_２／Ａｌ_２Ｏ_３／ＺｒＯ_２）スタックを含むことができる。ＺＡスタックは、ジルコニウム酸化物（ＺｒＯ_２）上にアルミニウム酸化物（Ａｌ_２Ｏ_３）が積層された構造であることができる。ＺＡＺスタックは、ジルコニウム酸化物（ＺｒＯ_２）、アルミニウム酸化物（Ａｌ_２Ｏ_３）、及びジルコニウム酸化物（ＺｒＯ_２）が順次積層された構造であることができる。ＺＡスタック及びＺＡＺスタックは、ジルコニウム酸化物－ベース層（ＺｒＯ_２－ｂａｓｅｌａｙｅｒ）と称されることができる。他の実施形態において、誘電層ＤＥは、ハフニウム－ベース酸化物（Ｈｆ－ｂａｓｅｏｘｉｄｅ）で形成されることができる。誘電層ＤＥは、ハフニウム酸化物（ＨｆＯ_２）を含むスタック構造であることができる。誘電層ＤＥは、ＨＡ（ＨｆＯ_２／Ａｌ_２Ｏ_３）スタックまたはＨＡＨ（ＨｆＯ_２／Ａｌ_２Ｏ_３／ＨｆＯ_２）スタックを含むことができる。ＨＡスタックは、ハフニウム酸化物（ＨｆＯ_２）上にアルミニウム酸化物（Ａｌ_２Ｏ_３）が積層された構造であることができる。ＨＡＨスタックは、ハフニウム酸化物（ＨｆＯ_２）、アルミニウム酸化物（Ａｌ_２Ｏ_３）、及びハフニウム酸化物（ＨｆＯ_２）が順次積層された構造であることができる。ＨＡスタック及びＨＡＨスタックは、ハフニウム酸化物－ベース層（ＨｆＯ_２－ｂａｓｅｌａｙｅｒ）と称されることができる。ＺＡスタック、ＺＡＺスタック、ＨＡスタック、及びＨＡＨスタックにおいてアルミニウム酸化物（Ａｌ_２Ｏ_３）は、ジルコニウム酸化物（ＺｒＯ_２）及びハフニウム酸化物（ＨｆＯ_２）よりバンドギャップ（Ｂａｎｄｇａｐ）が大きいことができる。アルミニウム酸化物（Ａｌ_２Ｏ_３）は、ジルコニウム酸化物（ＺｒＯ_２）及びハフニウム酸化物（ＨｆＯ_２）より誘電率が低いことができる。したがって、誘電層ＤＥは、高誘電率物質及び高誘電率物質よりバンドギャップが大きい高バンドギャップ物質（Ｈｉｇｈｂａｎｄｇａｐｍａｔｅｒｉａｌ）のスタックを含むことができる。誘電層ＤＥは、アルミニウム酸化物（Ａｌ_２Ｏ_３）以外に、他の高バンドギャップ物質としてシリコン酸化物（ＳｉＯ_２）を含むこともできる。誘電層ＤＥは、高バンドギャップ物質を含むことにより漏れ電流が抑制され得る。高バンドギャップ物質は、高誘電率物質より薄いことができる。他の実施形態において、誘電層ＤＥは、高誘電率物質と高バンドギャップ物質とが交互に積層されたラミネート構造（Ｌａｍｉｎａｔｅｄｓｔｒｕｃｔｕｒｅ）を含むことができる。例えば、誘電層ＤＥは、ＺＡＺＡ（ＺｒＯ_２／Ａｌ_２Ｏ_３／ＺｒＯ_２／Ａｌ_２Ｏ_３）スタック、ＺＡＺＡＺ（ＺｒＯ_２／Ａｌ_２Ｏ_３／ＺｒＯ_２／Ａｌ_２Ｏ_３／ＺｒＯ_２）スタック、ＨＡＨＡ（ＨｆＯ_２／Ａｌ_２Ｏ_３／ＨｆＯ_２／Ａｌ_２Ｏ_３）スタック、またはＨＡＨＡＨ（ＨｆＯ_２／Ａｌ_２Ｏ_３／ＨｆＯ_２／Ａｌ_２Ｏ_３／ＨｆＯ_２）スタックを含むことができる。上記のようなラミネート構造において、アルミニウム酸化物（Ａｌ_２Ｏ_３）は、ジルコニウム酸化物（ＺｒＯ_２）及びハフニウム酸化物（ＨｆＯ_２）より薄いことができる。

【0051】

他の実施形態において、誘電層ＤＥは、ジルコニウム酸化物、ハフニウム酸化物、アルミニウム酸化物を含むスタック構造、ラミネート構造、または相互ミキシング構造を含むことができる。

【0052】

他の実施形態において、第１の電極ＳＮと誘電層ＤＥとの間に漏れ電流改善のための界面制御層がさらに形成されることができる。界面制御層は、チタニウム酸化物（ＴｉＯ_２）、タンタル酸化物（Ｔａ_２Ｏ_５）、またはニオブ酸化物（Ｎｂ_２Ｏ_５）を含むことができる。界面制御層は、第２の電極ＰＮと誘電層ＤＥとの間にも形成されることができる。

【0053】

データ格納要素ＣＡＰは、ＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）キャパシタを備えることができる。第１の電極ＳＮ及び第２の電極ＰＮは、金属－ベース物質（Ｍｅｔａｌ－ｂａｓｅｍａｔｅｒｉａｌ）を含むことができる。

【0054】

データ格納要素ＣＡＰは、他のデータ格納物質に代替されることもできる。例えば、データ格納物質は、相変換物質、ＭＴＪ（ＭａｇｎｅｔｉｃＴｕｎｎｅｌＪｕｎｃｔｉｏｎ）、または可変抵抗物質であることができる。

【0055】

水平導電ラインＤＷＬ、水平層ＨＬは、セル絶縁層ＩＬの間に位置することができる。セル絶縁層ＩＬは、絶縁物質を含むことができる。

【0056】

第１のドープド領域ＳＲと垂直導電ラインＢＬとの間に第１のコンタクトノード（Ｃｏｎｔａｃｔｎｏｄｅ）が形成され得る。第１のコンタクトノードは、Ｎ型ドーパントでドーピングされたポリシリコンを含むことができる。第１のドープド領域ＳＲは、第１のコンタクトノードから拡散されたドーパントを含むことができる。他の実施形態において、第１のコンタクトノードと垂直導電ラインＢＬとの間にオミックコンタクト（ｏｈｍｉｃｃｏｎｔａｃｔ）が形成され得る。オミックコンタクトは、金属シリサイドを含むことができる。

【0057】

他の実施形態において、第２のドープド領域ＤＲとデータ格納要素ＣＡＰの第１の電極ＳＮとの間に第２のコンタクトノードが形成され得る。第２のコンタクトノードは、Ｎ型ドーパントでドーピングされたポリシリコンを含むことができる。第２のドープド領域ＤＲは、追加コンタクトノードから拡散されたドーパントを含むことができる。

【0058】

垂直導電ラインＢＬと第３の仕事関数電極Ｇ３との間に第１のキャッピング層ＢＣが位置しうる。第１の仕事関数電極Ｇ１と第１の電極ＳＮとの間に第２のキャッピング層ＣＣが位置しうる。第１及び第２のキャッピング層ＢＣ、ＣＣは、絶縁物質を含むことができる。第１及び第２のキャッピング層ＢＣ、ＣＣは、シリコン酸化物、シリコン窒化物、ＳｉＣＮ、ＳｉＣＯ、ＳｉＣＯＮ、またはこれらの組み合わせを含むことができる。

【0059】

上述したように、メモリセルＭＣは、トリプル仕事関数電極構造を有する水平導電ラインＤＷＬを備えることができる。水平導電ラインＤＷＬの第１及び第２の水平導電ラインＷＬ１、ＷＬ２の各々が第１の仕事関数電極Ｇ１、第２の仕事関数電極Ｇ２、及び第３の仕事関数電極Ｇ３を備えることができる。第２の仕事関数電極Ｇ２は、チャネルＣＨにオーバーラップされることができ、第３の仕事関数電極Ｇ３は、垂直導電ラインＢＬ及び第１のドープド領域ＳＲに隣接することができ、第１の仕事関数電極Ｇ１は、データ格納要素ＣＡＰ及び第２のドープド領域ＤＲに隣接することができる。第３の仕事関数電極Ｇ３の低い仕事関数により、水平導電ラインＤＷＬと垂直導電ラインＢＬとの間に低い電界が形成されて、漏れ電流を改善できる。第１の仕事関数電極Ｇ１の低い仕事関数により、水平導電ラインＤＷＬとデータ格納要素ＣＡＰとの間に低い電界が形成されて、漏れ電流を改善できる。第２の仕事関数電極Ｇ２の高い仕事関数により、スイッチング要素ＴＲの高い閾値電圧を形成できるだけでなく、低い電界形成により、メモリセルＭＣの高さを下げることができ、集積度の側面でも有利である。

【0060】

比較例１として、第１及び第２の水平導電ラインＷＬ１、ＷＬ２が金属－ベース物質単独で形成される場合、金属－ベース物質の高仕事関数により、第１、２の水平導電ラインＷＬ１、ＷＬ２とデータ格納要素ＣＡＰとの間に高い電界が形成され、これは、メモリセルＭＣの漏れ電流を劣化させる。このような高い電界による漏れ電流劣化は、チャネルＣＨが薄くなるほど深化される。

【0061】

比較例２として、第１及び第２の水平導電ラインＷＬ１、ＷＬ２が低仕事関数物質単独で形成される場合、低い仕事関数により、スイッチング要素ＴＲの閾値電圧が減少して漏れ電流を発生させる。

【0062】

本実施形態は、水平導電ラインＤＷＬの第１及び第２の水平導電ラインＷＬ１、ＷＬ２が各々トリプル電極構造を有するので、漏れ電流が改善され、これにより、メモリセルＭＣのリフレッシュ特性を確保して低電力化が可能である。

【0063】

また、本実施形態は、水平導電ラインＤＷＬの第１及び第２の水平導電ラインＷＬ１、ＷＬ２が各々トリプル電極構造を有するので、高集積化のためにチャネルＣＨの厚みが減少しても、電界増加に相対的に有利であって、高い積層数を実現できる。

【0064】

図２Ａは、実施形態に係る半導体装置の概略的な平面図を示す。図２Ｂは、図２ＡのＡ－Ａ’線に沿った断面図である。以下、重複する構成要素についての詳細な説明は、図１Ａ及び図１Ｂを参照する。

【0065】

図２Ａ及び図２Ｂに示すように、半導体装置１００は、下部構造物ＬＳ及びメモリセルアレイＭＣＡを備えることができる。メモリセルアレイＭＣＡは、メモリセルＭＣの３次元アレイを備えることができる。メモリセルＭＣの３次元アレイは、メモリセルＭＣのコラムアレイ（ｃｏｌｕｍｎａｒｒａｙ）及びメモリセルＭＣのローアレイ（ｒｏｗａｒｒａｙ）を備えることができる。メモリセルＭＣのコラムアレイは、第１の方向Ｄ１に沿って複数のメモリセルＭＣが積層され得るし、メモリセルＭＣのローアレイは、第３の方向Ｄ３に沿って複数のメモリセルＭＣが水平に配置され得る。一部実施形態等において、第１の方向Ｄ１に沿って積層されたメモリセルＭＣの間にセル絶縁層ＩＬが配置され得る。第３の方向Ｄ３に沿ってメモリセルＭＣの間に素子分離層ＩＳＯ１、ＩＳＯ２が配置され得る。素子分離層ＩＳＯ１、ＩＳＯ２は、第１の素子分離層ＩＳＯ１及び第２の素子分離層ＩＳＯ２を備えることができる。第１の素子分離層ＩＳＯ１は、第３の方向Ｄ３に沿って垂直導電ラインＢＬの間に配置されることができ、第２の素子分離層ＩＳＯ２は、第２の方向Ｄ２に沿って水平導電ラインＤＷＬとデータ格納要素ＣＡＰとの間に配置されることができる。

【0066】

個別メモリセルＭＣは、垂直導電ラインＢＬ、スイッチング要素ＴＲ、及びデータ格納要素ＣＡＰを備えることができる。個別スイッチング要素ＴＲは、トランジスタであって、水平層ＨＬ、ゲート絶縁層ＧＤ、及び水平導電ラインＤＷＬを備えることができる。個別水平層ＨＬは、第１のドープド領域ＳＲ、第２のドープド領域ＤＲ、及び第１のドープド領域ＳＲと第２のドープド領域ＤＲとの間のチャネルＣＨを備えることができる。個別水平導電ラインＤＷＬは、第１の水平導電ラインＷＬ１及び第２の水平導電ラインＷＬ２の一対を備えることができる。第１の水平導電ラインＷＬ１及び第２の水平導電ラインＷＬ２の各々は、第１の仕事関数電極Ｇ１、第２の仕事関数電極Ｇ２、及び第３の仕事関数電極Ｇ３を備えることができる。個別データ格納要素ＣＡＰは、第１の電極ＳＮ、第２の電極ＰＮ、及び第１の電極ＳＮと第２の電極ＰＮとの間の誘電層ＤＥを備えることができる。

【0067】

メモリセルＭＣのコラムアレイは、第１の方向Ｄ１に沿って積層された複数のスイッチング要素ＴＲを備えることができ、メモリセルＭＣのローアレイは、第３の方向Ｄ３に沿って水平に配置された複数のスイッチング要素ＴＲを備えることができる。

【0068】

水平層ＨＬは、下部構造物ＬＳ上部で第１の方向Ｄ１に沿って積層されることができ、また、水平層ＨＬは、下部構造物ＬＳから離間し、下部構造物ＬＳの表面に平行な第２の方向Ｄ１に沿って延びることができる。

【0069】

垂直導電ラインＢＬは、下部構造物ＬＳの表面に垂直な第１の方向Ｄ１に沿って延びるものの、水平層ＨＬの一側端に接続されることができる。

【0070】

データ格納要素ＣＡＰは、水平層ＨＬの他側端の各々に接続されることができる。

【0071】

水平導電ラインＤＷＬは、下部構造物ＬＳ上部で第１の方向Ｄ１に沿って積層されることができ、また、水平導電ラインＤＷＬは、下部構造物ＬＳから離間し、下部構造物ＬＳの表面に平行な第３の方向Ｄ１に沿って延びることができる。

【0072】

データ格納要素ＣＡＰの第２の電極ＰＮは、コモンプレート（Ｃｏｍｍｏｎｐｌａｔｅ、ＰＬ）に接続されることができる。第３の方向Ｄ３に沿って水平に配置されたスイッチング要素ＴＲの水平層ＨＬは、１つの水平導電ラインＤＷＬを共有できる。第３の方向Ｄ３に沿って水平に配置されたスイッチング要素ＴＲの水平層ＨＬは、互いに異なる垂直導電ラインＢＬに接続されることができる。第１の方向Ｄ１に沿って積層されたスイッチング要素ＴＲは、１つの垂直導電ラインＢＬを共有できる。第３の方向Ｄ３に沿って水平に配置されたスイッチング要素ＴＲは、１つの水平導電ラインＤＷＬを共有できる。

【0073】

下部構造物ＬＳは、半導体基板または周辺回路部を備えることができる。下部構造物ＬＳは、メモリセルアレイＭＣＡより低いレベルに配置されることができる。これをＣＯＰ（ＣｅｌｌｏｖｅｒＰＥＲＩ）構造と称することができる。周辺回路部は、メモリセルアレイＭＣＡを駆動させるための少なくとも１つ以上の制御回路を備えることができる。周辺回路部の少なくとも１つ以上の制御回路は、Ｎ－チャネルトランジスタ、Ｐ－チャネルトランジスタ、ＣＭＯＳ回路、またはこれらの組み合わせを含むことができる。周辺回路部の少なくとも１つ以上の制御回路は、アドレスデコーダ回路、読み出し回路、書き込み回路などを備えることができる。周辺回路部の少なくとも１つ以上の制御回路は、プラナチャネルトランジスタ（Ｐｌａｎａｒｃｈａｎｎｅｌｔｒａｎｓｉｓｔｏｒ）、リセスチャネルトランジスタ（Ｒｅｃｅｓｓｃｈａｎｎｅｌｔｒａｎｓｉｓｔｏｒ）、埋め込みゲートトランジスタ（Ｂｕｒｉｅｄｇａｔｅｔｒａｎｓｉｓｔｏｒ）、フィンチャネルトランジスタ（Ｆｉｎｃｈａｎｎｅｌｔｒａｎｓｉｓｔｏｒ、ＦｉｎＦＥＴ）などを備えることができる。

【0074】

例えば、周辺回路部は、サブワードラインドライバ及びセンスアンプを備えることができる。水平導電ラインＤＷＬは、サブワードラインドライバに接続されることができる。垂直導電ラインＢＬは、センスアンプに接続されることができる。

【0075】

他の実施形態において、メモリセルアレイＭＣＡより高いレベルに周辺回路部が位置しうる。これをＰＯＣ（ＰＥＲＩｏｖｅｒＣｅｌｌ）構造と称することができる。

【0076】

メモリセルアレイＭＣＡは、第１の方向Ｄ１に沿って積層された水平導電ラインＤＷＬを備えることができる。個別水平導電ラインＤＷＬは、第１の水平導電ラインＷＬ１と第２の水平導電ラインＷＬ２との対を備えることができる。

【0077】

第１及び第２の水平導電ラインＷＬ１、ＷＬ２の各々は、第１の仕事関数電極Ｇ１、第２の仕事関数電極Ｇ２、及び第３の仕事関数電極Ｇ３を備えることができる。第１の仕事関数電極Ｇ１、第２の仕事関数電極Ｇ２、及び第３の仕事関数電極Ｇ３は、第２の方向Ｄ２に沿って水平に位置することができる。

【0078】

図３～図２１は、実施形態等に係る半導体装置を製造する方法の一例を説明するための図である。

【0079】

図３に示されたように、下部構造物１１上部にスタックボディＳＢが形成され得る。スタックボディＳＢは、複数のサブスタックが交互に積層され得る。個別サブスタックは、第１の絶縁層１２、第１の犠牲層１３、半導体層１４、第２の犠牲層１５、及び第２の絶縁層１６の順に積層されることができる。第１及び第２の絶縁層１２、１６は、シリコン酸化物を含むことができ、第１、２の犠牲層１３、１５は、シリコン窒化物を含むことができる。半導体層１４は、半導体物質または酸化物半導体物質を含むことができる。半導体層１４は、単結晶シリコン、ポリシリコン、またはＩＧＺＯ（Ｉｎｄｉｕｍｇａｌｌｉｕｍｚｉｎｃｏｘｉｄｅ）を含むことができる。前述した実施形態等を参照したように、メモリセルを積層する場合、スタックボディＳＢを数回積層することができる。

【0080】

図４に示されたように、スタックボディＳＢの一部分をエッチングして第１及び第２のオープニング１７Ａ、１７Ｂを形成できる。第１及び第２のオープニング１７Ａ、１７Ｂは、下部構造物１１の表面から垂直に延びることができる。第１及び第２のオープニング１７Ａ、１７Ｂを形成する前に、図２Ａ及び図２Ｂにおいて参照したように、スタックボディＳＢは、メモリセル単位でパターニングされることができる。

【0081】

図５に示されたように、第２のオープニング１７Ｂを満たす第１の犠牲ギャップフィル層１８を形成できる。第１の犠牲ギャップフィル層１８は、絶縁物質を含むことができる。

【0082】

次に、第１のオープニング１７Ａにおいて、第１、２の犠牲層１３、１５を選択的にエッチングしてリセス１９を形成できる。リセス１９により半導体層１４の一部分が露出しうる。リセス１９は、第１、２の絶縁層１２、１６と半導体層１４との間に配置されることができる。

【0083】

図６に示されたように、リセス１９及び第１のオープニング１７Ａを満たす第２の犠牲ギャップフィル層２０を形成できる。第２の犠牲ギャップフィル層２０は、絶縁物質を含むことができる。第２の犠牲ギャップフィル層２０は、リセス１９を満たす拡張部２０Ｒを備えることができる。

【0084】

図７に示されたように、第１の犠牲ギャップフィル層１８を除去して第２のオープニング１７Ｂを再度露出させることができる。

【0085】

図８に示されたように、第２のオープニング１７Ｂを介して第１、２の犠牲層１３、１５を除去できる。これにより、半導体層１４の一部分を露出させる水平型リセス２１が形成され得る。水平型リセス２１は、第１、２の絶縁層１２、１６と半導体層１４との間に配置されることができる。水平型リセス２１は、ワードラインレベルリセスまたはゲート－レベルリセスと称することができる。

【0086】

次に、半導体層１４の露出した部分上にゲート絶縁層２２を形成できる。ゲート絶縁層２２は、シリコン酸化物（ｓｉｌｉｃｏｎｏｘｉｄｅ）、シリコン窒化物（ｓｉｌｉｃｏｎｎｉｔｒｉｄｅ）、金属酸化物、金属酸化窒化物、金属シリケート、高誘電率物質（ｈｉｇｈ－ｋｍａｔｅｒｉａｌ）、強誘電体物質（ｆｅｒｒｏｅｌｅｃｔｒｉｃｍａｔｅｒｉａｌ）、反強誘電体物質（ａｎｔｉ－ｆｅｒｒｏｅｌｅｃｔｒｉｃｍａｔｅｒｉａｌ）、またはこれらの組み合わせを含むことができる。ゲート絶縁層２２は、ＳｉＯ_２、Ｓｉ_３Ｎ_４、ＨｆＯ_２、Ａｌ_２Ｏ_３、ＺｒＯ_２、ＡｌＯＮ、ＨｆＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮなどを含むことができる。

【0087】

本実施形態において、ゲート絶縁層２２は、酸化工程により形成されることができ、半導体層１４の一部が薄くなりうる。半導体層１４の薄い部分は、シン－ボディと称することができる。

【0088】

図９に示されたように、水平型リセス２１上に第１の仕事関数物質２３Ａ及び第１のバリア物質２４Ａを順次形成できる。

【0089】

第１の仕事関数物質２３Ａは、コンフォーマルに形成することができ、第１の仕事関数物質２３Ａは、ゲート絶縁層２２上で水平型リセス２１をコンフォーマルにカバーリングすることができる。第１の仕事関数物質２３Ａは、導電物質を含むことができる。第１の仕事関数物質２３Ａは、シリコンのミッドギャップ仕事関数より低い仕事関数を有することができる。例えば、第１の仕事関数物質２３Ａは、Ｎ型ドーパントでドーピングされたポリシリコンを含むことができる。Ｎ型ドーパントは、リン（Ｐ）またはヒ素（Ａｓ）を含むことができる。

【0090】

第１のバリア物質２４Ａは、金属－ベース物質を含むことができる。第１のバリア物質２４Ａは、金属窒化物を含むことができる。第１のバリア物質２４Ａは、チタニウム窒化物を含むことができる。

【0091】

図１０に示されたように、第１の水平電極Ｇ１０を形成できる。第１の水平電極Ｇ１０は、第１の仕事関数電極２３及び第１のバリア層２４を備えることができる。第１の仕事関数電極２３及び第１のバリア層２４を形成するために、第１の仕事関数物質２３Ａ及び第１のバリア物質２４Ａを選択的にリセスさせることができる。

【0092】

半導体層１４を挟んで一対の第１の低仕事関数電極２３が形成され得る。第１の仕事関数電極２３は、ベンディド形状またはコップ形状であることができる。第１の仕事関数電極２３は、第１のバリア層２４を部分的にサラウンディングすることができる。

【0093】

水平型リセス２１の内部は、第１の水平電極Ｇ１０で満たされることができる。

【0094】

図１１に示されたように、第１の水平電極Ｇ１０上に水平型リセス２１の残りの部分をギャップフィルするように第２のバリア物質２５Ａ及び第２の仕事関数物質２６Ａを順次形成できる。第２のバリア物質２５Ａは、金属－ベース物質を含むことができる。第２のバリア物質２５Ａは、金属窒化物を含むことができる。第２の仕事関数物質２６Ａは、シリコンのミッドギャップ仕事関数より高い仕事関数を有することができる。第２の仕事関数物質２６Ａは、第１の仕事関数電極２３より高い仕事関数を有することができる。第２の仕事関数物質２６Ａは、第１の仕事関数電極２３より低抵抗を有することができる。第２の仕事関数物質２６Ａは、金属－ベース物質を含むことができる。第２の仕事関数物質２６Ａは、金属窒化物、金属、またはこれらの組み合わせを含むことができる。第２の仕事関数物質２６Ａは、チタニウム窒化物、タングステン、またはこれらの組み合わせを含むことができる。第２のバリア物質２５Ａ及び第２の仕事関数物質２６Ａのスタックは、チタニウム窒化物とタングステンとを順次積層することができる。

【0095】

図１２に示されたように、水平型リセス２１内に第２の水平電極Ｇ２０を形成できる。第２の水平電極Ｇ２０は、第２のバリア層２５及び第２の仕事関数電極２６を備えることができる。第２のバリア層２５及び第２の仕事関数電極２６を形成するために、第２のバリア物質２５Ａ及び第２の仕事関数物質２６Ａの選択的エッチングを行うことができる。

【0096】

第２の仕事関数電極２６は、第２のバリア層２５を挟んで第１の仕事関数電極２３の一側面に隣接することができる。第２の仕事関数電極２６は、第１の仕事関数電極２３より高い仕事関数を有することができる。第２の仕事関数電極２６は、金属－ベース物質を含むことができる。例えば、第２の仕事関数電極２６は、チタニウム窒化物、タングステン、またはこれらの組み合わせを含むことができる。

【0097】

半導体層１４を挟んで一対の第２の仕事関数電極２６が形成され得る。

【0098】

図１３に示されたように、第２の水平電極Ｇ２０上に第３のバリア物質２７Ａ及び第１の犠牲バリア物質２８Ａが順次形成され得る。第３のバリア物質２７Ａは、金属－ベース物質を含むことができる。第３のバリア物質２７Ａは、金属窒化物を含むことができる。第３のバリア物質２７Ａは、チタニウム窒化物を含むことができる。第１の犠牲バリア物質２８Ａは、ポリシリコンを含むことができる。

【0099】

図１４に示されたように、第１の犠牲バリア２８を形成するために、第１の犠牲バリア物質２８Ａを選択的にリセスさせることができる。

【0100】

次に、第１の犠牲バリア２８をエッチストッパとして用いて、第３のバリア物質２７Ａを選択的にエッチングすることができる。これにより、第２の仕事関数電極２６及び第２のバリア層２５に接触する第３のバリア層２７が形成され得る。

【0101】

図１５に示されたように、第１の犠牲バリア２８を除去した後に、第３のバリア層２７上に第３の仕事関数物質２９Ａを形成できる。第３の仕事関数物質２９Ａは、導電物質を含むことができる。第３の仕事関数物質２９Ａは、シリコンのミッドギャップ仕事関数より低い仕事関数を有することができる。例えば、第３の仕事関数物質２９Ａは、Ｎ型ドーパントでドーピングされたポリシリコンを含むことができる。Ｎ型ドーパントは、リン（Ｐ）またはヒ素（Ａｓ）を含むことができる。

【0102】

第３の仕事関数物質２９Ａ上にギャップフィル物質層３０Ａを形成できる。ギャップフィル物質層３０Ａは、シリコン酸化物を含むことができる。

【0103】

図１６に示されたように、第３の仕事関数電極２９及びギャップフィル物質３０を形成するために、第３の仕事関数物質２９Ａ及びギャップフィル物質層３０Ａを選択的にエッチングすることができる。第３の仕事関数電極２９は、ベンディド形状またはコップ形状であることができる。第３の仕事関数電極２９は、ギャップフィル物質３０の一部分をサラウンディングすることができる。

【0104】

第３のバリア層２７及び第３の仕事関数電極２９は、第３の水平電極Ｇ３０を構成できる。

【0105】

上述したような一連の工程により、半導体層１４を挟んで互いに垂直に対向する第１の水平導電ラインＷＬ１及び第２の水平導電ラインＷＬ２が形成され得る。第１の水平導電ラインＷＬ１及び第２の水平導電ラインＷＬ２は、１つの対をなしてダブル構造の水平導電ラインを構成できる。

【0106】

ダブル構造の水平導電ラインには、一対の第１の水平電極Ｇ１０、一対の第２の水平電極Ｇ２０、及び一対の第３の水平電極Ｇ３０が形成され得る。第１の水平電極Ｇ１０は、第１の仕事関数電極２３及び第１のバリア層２４を備えることができる。第２の水平電極Ｇ２０は、第２の仕事関数電極２６及び第２のバリア層２５を備えることができる。第３の水平電極Ｇ３０は、第３の仕事関数電極２９及び第３のバリア層２７を備えることができる。

【0107】

また、半導体層１４を挟んで一対の第１の仕事関数電極２３、一対の第２の仕事関数電極２６、及び一対の第３の仕事関数電極２９が形成され得る。

【0108】

第１及び第２のバリア層２４、２５により第１の仕事関数電極２３と第２の仕事関数電極２６との間の相互拡散が防止され得る。第３のバリア層２７により第２の仕事関数電極２６と第３の仕事関数電極２９との間の相互拡散が防止され得る。

【0109】

図１７に示されたように、第１のキャッピング層３１を形成できる。第１のキャッピング層３１は、絶縁物質を含むことができる。第１のキャッピング層３１は、シリコン酸化物、シリコン窒化物、ＳｉＣＮ、ＳｉＣＯ、ＳｉＣＯＮ、またはこれらの組み合わせを含むことができる。

【0110】

次に、水平層ＨＬに接続される垂直導電ライン３３を形成できる。垂直導電ライン３３は、チタニウム窒化物、タングステン、またはこれらの組み合わせを含むことができる。

【0111】

垂直導電ライン３３を形成する前に、半導体層１４の一側端に第１のドープド領域３２を形成できる。第１のドープド領域３２は、不純物のドーピング工程により形成されることができる。

【0112】

図１８に示されたように、第２の犠牲ギャップフィル層２０を除去した後に、第１及び第２の犠牲層１３、１５を選択的にリセスさせることができる。これにより、第１の仕事関数電極２３の側面に各々第２のキャッピング層３４が形成され得る。

【0113】

第１及び第２の犠牲層１３、１５のリセス工程後に、水平層ＨＬを形成するために、半導体層１４の他側をカッティングできる。

【0114】

第２のキャッピング層３４及び水平層ＨＬを形成した後に、絶縁層１２、１６の間にワイドオープニング３５またはキャパシタオープニングが画定され得る。

【0115】

図１９に示されたように、水平層ＨＬの他側端に第２のドープド領域３６を形成できる。第２のドープド領域３６は、不純物のドーピング工程により形成されることができる。

【0116】

次に、第２のドープド領域３６に各々接触するデータ格納要素の第１の電極３７を形成できる。第１の電極３７を形成するために、導電物質の蒸着及びエッチバック工程を行うことができる。第１の電極３７は、チタニウム窒化物を含むことができる。第１の電極３７は、水平に配向されたシリンダー形状であることができる。第１の電極３７は、ワイドオープニング３５内に形成されることができる。

【0117】

図２０に示されたように、絶縁層１２、１６を部分的にリセス１２Ｒ、１６Ｒさせることができる。これにより、第１の電極３７の外壁が露出しうる。残留する絶縁層１２、１６は、セル分離層と称することができる。

【0118】

図２１に示されたように、第１の電極３７上に誘電層３８及び第２の電極３９を順次形成できる。第１の電極３７、誘電層３８、及び第２の電極３９は、データ格納要素ＣＡＰになることができる。

【0119】

図２２は、他の実施形態に係るメモリセルの概略的な断面図である。図２２のメモリセルＭＣ１０は、図１ＢのメモリセルＭＣと類似することができる。以下、重複する構成要素等についての詳細な説明は、図１Ａ及び図１Ｂを参照する。

【0120】

図２２に示すように、メモリセルＭＣ１０は、垂直導電ラインＢＬ、スイッチング要素ＴＲ、及びデータ格納要素ＣＡＰを備えることができる。スイッチング要素ＴＲは、水平層ＨＬ、ゲート絶縁層ＧＤ、及び水平導電ラインＤＷＬを備えることができる。データ格納要素ＣＡＰは、キャパシタのようなメモリ要素を備えることができる。垂直導電ラインＢＬは、ビットラインを備えることができる。水平導電ラインＤＷＬは、ワードラインを備えることができ、水平層ＨＬは、活性層を備えることができる。データ格納要素ＣＡＰは、第１の電極ＳＮ、誘電層ＤＥ、及び第２の電極ＰＮを備えることができる。スイッチング要素ＴＲは、トランジスタを備えることができ、この場合、水平導電ラインＤＷＬは、ゲート電極の役割を果たすことができる。スイッチング要素ＴＲは、アクセス要素または選択要素と称することもできる。

【0121】

【0122】

【0123】

【0124】

【0125】

水平層ＨＬは、チャネル（ｃｈａｎｎｅｌ）ＣＨ、チャネルＣＨと垂直導電ラインＢＬとの間の第１のドープド領域ＳＲ、及びチャネルＣＨとデータ格納要素ＣＡＰとの間の第２のドープド領域ＤＲを備えることができる。第１のドープド領域ＳＲは、垂直導電ラインＢＬに接続されることができ、第２のドープド領域ＤＲは、データ格納要素ＣＡＰの第１の電極ＳＮに接続されることができる。

【0126】

【0127】

【0128】

【0129】

【0130】

【0131】

【0132】

【0133】

第１の仕事関数電極Ｇ１と第２の仕事関数電極Ｇ２との間に第１のバリア層Ｇ１Ｌが位置しうる。第２の仕事関数電極Ｇ２の上部面及び下部面上に各々第２のバリア層Ｇ２Ｌが位置しうる。第２の仕事関数電極Ｇ２と第３の仕事関数電極Ｇ３との間に第３のバリア層Ｇ３Ｌが位置しうる。第１、第２、及び第３のバリア層Ｇ１Ｌ、Ｇ２Ｌ、Ｇ３Ｌは、相互電気的に接続されることができる。

【0134】

第１、第２、及び第３のバリア層Ｇ１Ｌ、Ｇ２Ｌ、Ｇ３Ｌは、チタニウム窒化物、タンタル窒化物、タングステン窒化物、またはモリブデン窒化物を含むことができる。

【0135】

第１のバリア層Ｇ１Ｌは、第１の仕事関数電極Ｇ１の外側面一部をカバーリングするベンディド形状またはコップ形状であることができる。第３のバリア層Ｇ３Ｌは、第３の仕事関数電極Ｇ３の外側面一部をカバーリングするベンディド形状またはコップ形状であることができる。

【0136】

第１及び第３の仕事関数電極Ｇ１、Ｇ３は、ベンディド形状（Ｂｅｎｄｅｄｓｈａｐｅ）またはコップ形状であることができる。第２の仕事関数電極Ｇ２を基準とするとき、第１の仕事関数電極Ｇ１と第３の仕事関数電極Ｇ３とは、互いに対称されることができる。

【0137】

第１の仕事関数電極Ｇ１は、ギャップフィル物質ＧＦをカバーリングする内側面と第１のバリア層Ｇ１Ｌに接触する外側面とを備えることができる。第１のバリア層Ｇ１Ｌは、第１の仕事関数電極Ｇ３の外側面一部をカバーリングするベンディド形状またはコップ形状であることができる。

【0138】

第３の仕事関数電極Ｇ３は、ギャップフィル物質ＧＦをカバーリングする内側面と第３のバリア層Ｇ３Ｌに接触する外側面とを備えることができる。第３のバリア層Ｇ３Ｌは、第３の仕事関数電極Ｇ３の外側面一部をカバーリングするベンディド形状またはコップ形状であることができる。

【0139】

【0140】

【0141】

【0142】

上述したように、メモリセルＭＣ１０は、トリプル仕事関数電極構造を有する水平導電ラインＤＷＬを備えることができる。水平導電ラインＤＷＬの第１及び第２の水平導電ラインＷＬ１、ＷＬ２の各々が第１の仕事関数電極Ｇ１、第２の仕事関数電極Ｇ２、及び第３の仕事関数電極Ｇ３を備えることができる。第２の仕事関数電極Ｇ２は、チャネルＣＨにオーバーラップされることができ、第３の仕事関数電極Ｇ３は、垂直導電ラインＢＬ及び第１のドープド領域ＳＲに隣接することができ、第１の仕事関数電極Ｇ１は、データ格納要素ＣＡＰ及び第２のドープド領域ＤＲに隣接することができる。第３の仕事関数電極Ｇ３の低い仕事関数により、水平導電ラインＤＷＬと垂直導電ラインＢＬとの間に低い電界が形成されて、漏れ電流を改善できる。第１の仕事関数電極Ｇ１の低い仕事関数により、水平導電ラインＤＷＬとデータ格納要素ＣＡＰとの間に低い電界が形成されて、漏れ電流を改善できる。第２の仕事関数電極Ｇ２の高い仕事関数により、スイッチング要素ＴＲの高い閾値電圧を形成できるだけでなく、低い電界形成により、メモリセルＭＣ１０の高さを下げることができ、集積度の側面でも有利である。

【0143】

本実施形態は、水平導電ラインＤＷＬの第１及び第２の水平導電ラインＷＬ１、ＷＬ２が各々トリプル電極構造を有するので、漏れ電流が改善され、これにより、メモリセルＭＣ１０のリフレッシュ特性を確保して低電力化が可能である。

【0144】

【0145】

図２３～図４０は、他の実施形態に係る半導体装置を製造する方法を説明する。

【0146】

図２３に示されたように、下部構造物１１上部にスタックボディＥＰが形成され得る。スタックボディＥＰは、複数のサブスタックが交互に積層され得る。個別サブスタックは、犠牲層４１、犠牲半導体層４２、半導体層４３、犠牲半導体層４２、及び犠牲層４１の順に積層されることができる。犠牲層４１は、シリコンゲルマニウムを含むことができ、犠牲半導体層４２は、単結晶シリコンを含むことができる。半導体層４３は、単結晶シリコンを含むことができる。犠牲層４１、犠牲半導体層４２、及び半導体層４３は、エピタキシャル成長により形成されることができる。犠牲層４１は、犠牲半導体層４２より薄いことができ、半導体層４３は、犠牲半導体層４２より厚いことができる。

【0147】

スタックボディＥＰ上にハードマスク層４４が形成され得る。

【0148】

前述した実施形態を参照したように、メモリセルを積層する場合、スタックボディＥＰを数回積層することができる。

【0149】

図２４に示されたように、スタックボディＥＰの一部分をエッチングして第１のオープニング４５Ａ及び第２のオープニング４５Ｂを形成できる。第１及び第２のオープニング４５Ａ、４５Ｂは、下部構造物１１の表面から垂直に延びることができる。

【0150】

図２５に示されたように、犠牲層４１を選択的に除去し、複数の初期水平型リセス４１Ｇを形成できる。複数の初期水平型リセス４１Ｇを形成するために、第１及び第２のオープニング４５Ａ、４５Ｂを介して犠牲層４１を選択的に除去することができる。初期水平型リセス４１Ｇは、同じ大きさ、例えば、同一高さを有することができる。

【0151】

犠牲層４１を選択的に除去するために、犠牲半導体層４２及び半導体層４３と犠牲層４１とのエッチング選択比差を利用できる。犠牲層４１は、ウェットエッチングまたはドライエッチングを利用して除去されることができる。例えば、犠牲層４１がシリコンゲルマニウム層を備え、犠牲半導体層４２及び半導体層４３がシリコン層を備える場合、シリコン層に対して選択比を有するエッチング液またはエッチングガスを用いてシリコンゲルマニウム層をエッチングすることができる。

【0152】

図２６に示されたように、初期水平型リセス４１Ｇを介して犠牲半導体層４２及び半導体層４３をリセスさせることができる。犠牲半導体層４２及び半導体層４３をリセスさせるために、ウェットエッチングまたはドライエッチングを利用できる。本実施形態において、犠牲半導体層４２が全て除去されるまで、半導体層４３に対して部分的にエッチングを行うことができる。これにより、薄い犠牲半導体層４２は全て除去されることができ、厚い半導体層４３は、図面符号「４３Ｈ」のように薄くなることができる。薄くなった半導体層４３Ｈ、すなわち、半導体層パターン４３Ｈを形成するためのリセス工程は、半導体層４３のシンニング工程（ｔｈｉｎｎｉｎｇｐｒｏｃｅｓｓ）と称することができる。半導体層パターン４３Ｈは、シン－ボディ活性層（Ｔｈｉｎ－ｂｏｄｙａｃｔｉｖｅｌａｙｅｒ）と称することができる。半導体層パターン４３Ｈは、単結晶シリコン層を備えることができる。半導体層パターン４３Ｈを形成する間に下部構造物１１の表面が一定深さリセスされることもできる。

【0153】

上述したようなリセス工程により、半導体層パターン４３Ｈと水平型リセス４２Ｇとが形成され得る。

【0154】

図２７に示されたように、半導体層パターン４３Ｈをフリーカバーリングするゲート絶縁層４６が形成され得る。ゲート絶縁層４６は、蒸着工程または酸化工程により形成されることができる。ゲート絶縁層４６は、シリコン酸化物（ｓｉｌｉｃｏｎｏｘｉｄｅ）、シリコン窒化物（ｓｉｌｉｃｏｎｎｉｔｒｉｄｅ）、金属酸化物、金属酸化窒化物、金属シリケート、高誘電率物質（ｈｉｇｈ－ｋｍａｔｅｒｉａｌ）、強誘電体物質（ｆｅｒｒｏｅｌｅｃｔｒｉｃｍａｔｅｒｉａｌ）、反強誘電体物質（ａｎｔｉ－ｆｅｒｒｏｅｌｅｃｔｒｉｃｍａｔｅｒｉａｌ）、またはこれらの組み合わせを含むことができる。ゲート絶縁層４６は、ＳｉＯ_２、Ｓｉ_３Ｎ_４、ＨｆＯ_２、Ａｌ_２Ｏ_３、ＺｒＯ_２、ＡｌＯＮ、ＨｆＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、またはこれらの組み合わせを含むことができる。

【0155】

本実施形態において、ゲート絶縁層４６は、酸化工程により形成されることができ、半導体層パターン４３Ｈの表面で均一な厚みを有し、ゲート絶縁層４６が形成され得る。

【0156】

図２８に示されたように、ゲート絶縁層４６上に複数の導電層が形成され得る。導電層は、ポリシリコン、金属、金属窒化物、金属炭化物、またはこれらの組み合わせを含むことができる。導電層は、タングステン、チタニウム窒化物、ドープドポリシリコン、またはこれらの組み合わせを含むことができる。導電層は、互いに異なる仕事関数物質を順次蒸着することもできる。

【0157】

複数の導電層は、第１のライナー物質４７Ａ、高仕事関数物質４８Ａ、及び第２のライナー物質４９Ａのスタックを含むことができる。

【0158】

第１のライナー物質４７Ａ、高仕事関数物質４８Ａ、及び第２のライナー物質４９Ａのスタックは、ゲート絶縁層４６上で半導体層パターン４３Ｈをサラウンディングすることができる。

【0159】

第１及び第２のライナー物質４７Ａ、４９Ａは、金属窒化物を含むことができ、高仕事関数物質４８Ａは、金属－ベース高仕事関数物質を含むことができる。第１及び第２のライナー物質４７Ａ、４９Ａは、チタニウム窒化物を含むことができ、高仕事関数物質４８Ａは、タングステンを含むことができる。

【0160】

次に、第２のライナー物質４９Ａ上にセル分離物質５０Ａを形成できる。セル分離物質５０Ａは、シリコン酸化物を含むことができる。

【0161】

図２９に示されたように、第１のライナー物質４７Ａ、高仕事関数物質４８Ａ、第２のライナー物質４９Ａ、及びセル分離物質５０Ａを選択的にリセスさせることができる。これにより、半導体層パターン４３Ｈの下部と上部に各々セル分離層５０が形成され得るし、半導体層パターン４３Ｈとセル分離層５０との間に内側バリア層パターン４７Ｂ、高仕事関数物質パターン４８Ｂ、及び外側バリア層パターン４９Ｂが形成され得る。

【0162】

図３０に示されたように、第１のオープニング４５Ａを満たす第１の犠牲ギャップフィル層５１が形成され得る。

【0163】

次に、第２のオープニング４５Ｂを介して内側バリア層パターン４７Ｂ、高仕事関数物質パターン４８Ｂ、及び外側バリア層パターン４９Ｂを水平にリセスさせることができる。

【0164】

これにより、セル分離層５０と半導体層パターン４３Ｈとの間にリセス５２が形成され得る。リセス５２が形成されても、半導体層パターン４３Ｈの表面は、ゲート絶縁層４６が保護することができる。

【0165】

図３１に示されたように、第１のバリア物質５２Ａ及び第１の犠牲バリア物質５３Ａが順次形成され得る。第１のバリア物質５２Ａは、金属－ベース物質を含むことができる。第１のバリア物質５２Ａは、金属窒化物を含むことができる。第２のバリア物質５２Ａは、チタニウム窒化物を含むことができる。第１の犠牲バリア物質５３Ａは、ポリシリコンを含むことができる。

【0166】

図３２に示されたように、第１の犠牲バリア５３を形成するために、犠牲バリア物質５３Ａを選択的にリセスさせることができる。

【0167】

次に、第１の犠牲バリア５３をエッチストッパとして用いて、第１のバリア物質５２Ａを選択的にエッチングすることができる。これにより、内側バリア層パターン４７Ｂ、高仕事関数物質パターン４８Ｂ、及び外側バリア層パターン４９Ｂに接触する第１のバリア層５２が形成され得る。

【0168】

図３３に示されたように、第１の犠牲バリア５３を除去した後に、第１のバリア層５２上に第１の低仕事関数物質５４Ａを形成できる。第１の低仕事関数物質５４Ａは、導電物質を含むことができる。第１の低仕事関数物質５４Ａは、シリコンのミッドギャップ仕事関数より低い仕事関数を有することができる。例えば、第１の低仕事関数物質５４Ａは、Ｎ型ドーパントでドーピングされたポリシリコンを含むことができる。Ｎ型ドーパントは、リン（Ｐ）またはヒ素（Ａｓ）を含むことができる。

【0169】

第１の仕事関数物質５４Ａ上にギャップフィル物質層５５Ａを形成できる。ギャップフィル物質層５５Ａは、シリコン酸化物を含むことができる。

【0170】

図３４に示されたように、第１の低仕事関数電極５４及びギャップフィル物質５５を形成するために、第１の仕事関数物質５４Ａ及びギャップフィル物質層５５Ａを選択的にエッチングすることができる。第１の低仕事関数電極５４は、ベンディド形状またはコップ形状であることができる。第１の低仕事関数電極５４は、ギャップフィル物質５５の一部分をサラウンディングすることができる。

【0171】

第１の低仕事関数電極５４及び第１のバリア層５２は、第１の水平電極Ｇ１０を構成できる。

【0172】

図３５に示されたように、第２の犠牲ギャップフィル層５６が形成され得る。第２の犠牲ギャップフィル層５６は、シリコン酸化物、シリコン窒化物、またはこれらの組み合わせを含むことができる。

【0173】

次に、第１の犠牲ギャップフィル層５１を除去した後に、内側バリア層パターン４７Ｂ、外側バリア層パターン４９Ｂ、及び高仕事関数物質パターン４８Ｂを水平にリセスさせることができる。内側バリア層パターン４７Ｂのリセスにより内側第２のバリア層４７が形成され得るし、外側バリア層パターン４９Ｂのリセスにより外側第２のバリア層４９が形成され得る。高仕事関数物質パターン４８Ｂのリセスにより高仕事関数電極４８が形成され得る。

【0174】

内側第２のバリア層４７、高仕事関数電極４８、及び外側第２のバリア層４９の順に垂直に積層されることができ、これらのスタックは、第２の水平電極Ｇ２０を構成できる。

【0175】

第２の水平電極Ｇ２０を形成した後に、水平型リセス５７が画定され得る。

【0176】

図３６に示されたように、第２の水平電極Ｇ２０上に第３のバリア物質５８Ａ及び第２の犠牲バリア物質５９Ａが順次形成され得る。第３のバリア物質５８Ａは、金属－ベース物質を含むことができる。第３のバリア物質５８Ａは、金属窒化物を含むことができる。第３のバリア物質５８Ａは、チタニウム窒化物を含むことができる。第２の犠牲バリア物質５９Ａは、ポリシリコンを含むことができる。

【0177】

図３７に示されたように、第２の犠牲バリア５９を形成するために、第２の犠牲バリア物質５９Ａを選択的にリセスさせることができる。

【0178】

次に、第２の犠牲バリア５９をエッチストッパとして用いて、第３のバリア物質５８Ａを選択的にエッチングすることができる。これにより、高仕事関数電極４８及び内側及び外側第２のバリア層４７、４９に接触する第３のバリア層５８が形成され得る。

【0179】

図３８に示されたように、第２の犠牲バリア５９を除去した後に、第３のバリア層５８上に第２の低仕事関数物質６０Ａを形成できる。第２の低仕事関数物質６０Ａは、導電物質を含むことができる。第２の低仕事関数物質６０Ａは、シリコンのミッドギャップ仕事関数より低い仕事関数を有することができる。例えば、第２の低仕事関数物質６０Ａは、Ｎ型ドーパントでドーピングされたポリシリコンを含むことができる。Ｎ型ドーパントは、リン（Ｐ）またはヒ素（Ａｓ）を含むことができる。

【0180】

第２の低仕事関数物質６０Ａ上にギャップフィル物質層６１Ａを形成できる。ギャップフィル物質層６１Ａは、シリコン酸化物を含むことができる。

【0181】

図３９に示されたように、第２の低仕事関数電極６０及びギャップフィル物質６１を形成するために、第２の低仕事関数物質６０Ａ及びギャップフィル物質層６１Ａを選択的にエッチングすることができる。第２の低仕事関数電極６０は、ベンディド形状またはコップ形状であることができる。第２の低仕事関数電極６０は、ギャップフィル物質６１の一部分をサラウンディングすることができる。

【0182】

第３のバリア層５８及び第２の低仕事関数電極６０は、第３の水平電極Ｇ３０を構成できる。

【0183】

上述したような一連の工程により、半導体層パターン４３Ｈを挟んで互いに垂直に対向するダブル構造の水平導電ラインを構成できる。

【0184】

ダブル構造の水平導電ラインには、一対の第１の水平電極Ｇ１０、一対の第２の水平電極Ｇ２０、及び一対の第３の水平電極Ｇ３０が形成され得る。第１の水平電極Ｇ１０は、第１の低仕事関数電極５４及び第１のバリア層５２を備えることができる。第２の水平電極Ｇ２０は、高仕事関数電極４８及び第２のバリア層４７、４９を備えることができる。第３の水平電極Ｇ３０は、第２の低仕事関数電極６０及び第３のバリア層５８を備えることができる。

【0185】

図４０に示されたように、第１のキャッピング層６２を形成できる。第１のキャッピング層６２は、絶縁物質を含むことができる。第１のキャッピング層６２は、シリコン酸化物、シリコン窒化物、ＳｉＣＮ、ＳｉＣＯ、ＳｉＣＯＮ、またはこれらの組み合わせを含むことができる。

【0186】

次に、半導体層パターン４３Ｈに接続される垂直導電ライン６５を形成できる。垂直導電ライン６５は、チタニウム窒化物、タングステン、またはこれらの組み合わせを含むことができる。

【0187】

垂直導電ライン６５を形成する前に、半導体層パターン４３Ｈの一側端に第１のドープド領域６４を形成できる。第１のドープド領域６４を形成するステップは、コンタクトノード６３形成ステップ及び熱処理を行ってコンタクトノード６３から不純物を拡散させるステップを含むことができる。コンタクトノード６３は、不純物がドーピングされたポリシリコンを含むことができる。

【0188】

続いて、図１９～図２３を参照したような一連の工程を行うことができる。

【0189】

上述した実施形態等によれば、ベンディド－形状の低仕事関数電極を形成するによって低仕事関数電極の長さ散布を改善できる。

【0190】

図４１は、他の実施形態に係るメモリセルの概略的な断面図である。図４１のメモリセルＭＣ２０は、図１ＢのメモリセルＭＣと類似することができる。以下、重複する構成要素についての詳細な説明は、図１Ａ及び図１Ｂを参照する。

【0191】

図４１に示すように、メモリセルＭＣ２０は、垂直導電ラインＢＬ、スイッチング要素ＴＲ、及びデータ格納要素ＣＡＰを備えることができる。スイッチング要素ＴＲは、水平層ＨＬ、ゲート絶縁層ＧＤ、及び水平導電ラインＤＷＬを備えることができる。データ格納要素ＣＡＰは、キャパシタのようなメモリ要素を備えることができる。垂直導電ラインＢＬは、ビットラインを備えることができる。水平導電ラインＤＷＬは、ワードラインを備えることができ、水平層ＨＬは、活性層を備えることができる。データ格納要素ＣＡＰは、第１の電極ＳＮ、誘電層ＤＥ、及び第２の電極ＰＮを備えることができる。スイッチング要素ＴＲは、トランジスタを備えることができ、この場合、水平導電ラインＤＷＬは、ゲート電極の役割を果たすことができる。スイッチング要素ＴＲは、アクセス要素または選択要素と称することができる。

【0192】

【0193】

水平導電ラインＤＷＬは、第３の方向Ｄ３に沿って長く延びることができ、水平層ＨＬは、第２の方向Ｄ２に沿って延びることができる。水平層ＨＬは、垂直導電ラインＢＬから水平的に配列されることができる。水平導電ラインＤＷＬは、ダブル構造（Ｄｏｕｂｌｅｓｔｒｕｃｔｕｒｅ）であることができる。例えば、水平導電ラインＤＷＬは、水平層ＨＬを挟んで互いに対向する第１及び第２の水平導電ラインＷＬ１１、ＷＬ１２を備えることができる。水平層ＨＬの上部表面及び下部表面上にゲート絶縁層ＧＤが形成され得る。水平層ＨＬの上部に第１の水平導電ラインＷＬ１１が位置しうるし、水平層ＨＬの下部に第２の水平導電ラインＷＬ１２が位置しうる。水平導電ラインＤＷＬは、第１の水平導電ラインＷＬ１１と第２の水平導電ラインＷＬ１２との対（Ｐａｉｒ）を備えることができる。

【0194】

【0195】

【0196】

【0197】

第１及び第２の水平導電ラインＷＬ１１、ＷＬ１２の各々は、高仕事関数水平電極Ｇ２０及び低仕事関数水平電極Ｇ３０を備えることができる。高仕事関数水平電極Ｇ２０は、前述した実施形態等の第２の水平電極Ｇ２０に対応することができ、低仕事関数水平電極Ｇ３０は、前述した実施形態等の第３の水平電極Ｇ３０に対応することができる。メモリセルＭＣ２０は、第１の水平電極Ｇ１０が省略され得る。

【0198】

高仕事関数水平電極Ｇ２０は、高仕事関数電極Ｇ２及びカバードバリア層Ｇ２Ｌを備えることができ、低仕事関数電極Ｇ３０は、低仕事関数電極Ｇ３及び垂直型バリア層Ｇ３Ｌを備えることができる。

【0199】

第１及び第２の水平導電ラインＷＬ１１、ＷＬ１２の各々は、高仕事関数電極Ｇ２及び低仕事関数電極Ｇ３を備えることができる。高仕事関数電極Ｇ２及び低仕事関数電極Ｇ３は、第２の方向Ｄ２に沿って水平に位置することができる。低仕事関数電極Ｇ３は、垂直導電ラインＢＬに隣接することができ、高仕事関数電極Ｇ２は、データ格納要素ＣＡＰに隣接することができる。

【0200】

高仕事関数電極Ｇ２及び低仕事関数電極Ｇ３は、半導体物質、チタニウム窒化物、タングステン、モリブデン、ルテニウム、ポリシリコン、またはこれらの組み合わせを含むことができる。

【0201】

高仕事関数電極Ｇ２及び低仕事関数電極Ｇ３は、互いに異なる仕事関数物質で形成される。高仕事関数電極Ｇ２は、低仕事関数電極Ｇ３より仕事関数が高いことができる。高仕事関数電極Ｇ２は、高仕事関数物質（Ｈｉｇｈｗｏｒｋｆｕｎｃｔｉｏｎｍａｔｅｒｉａｌ）を含むことができる。高仕事関数電極Ｇ２は、シリコンのミッドギャップ仕事関数（Ｍｉｄ－ｇａｐＷｏｒｋｆｕｎｃｔｉｏｎ）より高い仕事関数を有することができる。低仕事関数電極Ｇ３は、低仕事関数物質（Ｌｏｗｗｏｒｋｆｕｎｃｔｉｏｎｍａｔｅｒｉａｌ）を含むことができる。低仕事関数電極Ｇ３は、シリコンのミッドギャップ仕事関数より低い仕事関数を有することができる。付け加えると、高仕事関数物質は、４．５ｅＶより高い仕事関数を有し、低仕事関数物質は、４．５ｅＶより低い仕事関数を有することができる。高仕事関数電極Ｇ２は、金属－ベース物質を含むことができ、低仕事関数電極Ｇ１、Ｇ３は、半導体物質を含むことができる。

【0202】

低仕事関数電極Ｇ３は、Ｎ型ドーパントでドーピングされたドープドポリシリコン（Ｎ－ｔｙｐｅｄｏｐａｎｔｄｏｐｅｄｐｏｌｙｓｉｌｉｃｏｎ）を含むことができる。高仕事関数電極Ｇ２は、金属、金属窒化物、またはこれらの組み合わせを含むことができる。高仕事関数電極Ｇ２は、タングステン、チタニウム窒化物、モリブデン、ルテニウム、またはこれらの組み合わせを含むことができる。

【0203】

本実施形態において、水平導電ラインＤＷＬの第１及び第２の水平導電ラインＷＬ１１、ＷＬ１２の各々は、第２の方向Ｄ２に沿って低仕事関数電極Ｇ３－高仕事関数電極Ｇ２の順に水平に配置されることができる。高仕事関数電極Ｇ２が金属を含み、低仕事関数電極Ｇ３はポリシリコンを含むことができる。

【0204】

水平導電ラインＤＷＬの第１及び第２の水平導電ラインＷＬ１１、ＷＬ１２の各々は、第２の方向Ｄ２に沿って水平に配置されるＰＭ（ＰｏｌｙＳｉ－Ｍｅｔａｌ）構造であることができる。ＰＭ構造において、高仕事関数電極Ｇ２は、金属－ベース物質であることができ、低仕事関数電極Ｇ３は、Ｎ型ドーパントでドーピングされたドープドポリシリコン（Ｎ－ｔｙｐｅｄｏｐａｎｔｄｏｐｅｄｐｏｌｙｓｉｌｉｃｏｎ）であることができる。Ｎ型ドーパントは、リンまたはヒ素を含むことができる。

【0205】

高仕事関数電極Ｇ２の上部面及び下部面上に各々カバードバリア層Ｇ２Ｌが位置しうる。高仕事関数電極Ｇ２と低仕事関数電極Ｇ３との間に垂直型バリア層Ｇ３Ｌが位置しうる。カバードバリア層Ｇ２Ｌ及び垂直型バリア層Ｇ３Ｌは、相互電気的に接続されることができる。

【0206】

カバードバリア層Ｇ２Ｌ及び垂直型バリア層Ｇ３Ｌは、チタニウム窒化物、タンタル窒化物、タングステン窒化物、またはモリブデン窒化物を含むことができる。

【0207】

カバードバリア層Ｇ２Ｌは、高仕事関数電極Ｇ２の上部面、下部面、及び一側面一部をカバーリングするベンディド形状またはコップ形状であることができる。垂直型バリア層Ｇ３Ｌは、低仕事関数電極Ｇ３の外側面一部をカバーリングするベンディド形状またはコップ形状であることができる。

【0208】

低仕事関数電極Ｇ１、Ｇ３は、ベンディド形状（Ｂｅｎｄｅｄｓｈａｐｅ）またはコップ形状であることができる。

【0209】

低仕事関数電極Ｇ３は、ギャップフィル物質ＧＦをカバーリングする内側面と垂直型バリア層Ｇ３Ｌに接触する外側面とを備えることができる。垂直型バリア層Ｇ３Ｌは、低仕事関数電極Ｇ３の外側面一部をカバーリングするベンディド形状またはコップ形状であることができる。

【0210】

上述したように、第１及び第２の水平導電ラインＷＬ１１、ＷＬ１２の各々は、高仕事関数電極Ｇ２及び低仕事関数電極Ｇ３を備えるダブル（Ｄｏｕｂｌｅ）電極構造であることができる。水平導電ラインＤＷＬは、水平層ＨＬを挟んで水平層ＨＬを横断（ａｃｒｏｓｓ）する一対の高仕事関数電極Ｇ２及び一対の低仕事関数電極Ｇ３を有することができる。水平導電ラインＤＷＬの高仕事関数電極Ｇ２は、チャネルＣＨに垂直にオーバーラップされることができ、水平導電ラインＤＷＬの低仕事関数電極Ｇ３は、水平層の第１のドープド領域ＳＲに垂直にオーバーラップされることができる。

【0211】

水平導電ラインＤＷＬの中心部に高仕事関数電極Ｇ２が配置され、垂直導電ラインＢＬに隣接する低仕事関数電極Ｇ３が配置されることによってＧＩＤＬ（ＧａｔｅＩｎｄｕｃｅｄＤｒａｉｎｌｅａｋａｇｅ）のような漏れ電流を改善できる。

【0212】

水平導電ラインＤＷＬの中心部に高仕事関数電極Ｇ２が配置されることによってスイッチング要素ＴＲの閾値電圧を増加させることができる。水平導電ラインＤＷＬの低仕事関数電極Ｇ３が低仕事関数を有するので、垂直導電ラインＢＬと水平導電ラインＤＷＬとの間に低い電界（ｌｏｗｅｌｅｃｔｒｉｃｆｉｅｌｄ）が形成され得る。

【0213】

前述した本発明は、前述した実施形態及び添付された図面により限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形、及び変更が可能であるということが本発明の属する技術分野における通常の知識を有する者にとって明らかであろう。

【符号の説明】

【0214】

ＤＷＬ水平導電ライン
ＡＣＴ水平層
ＧＤゲート絶縁層
ＣＨチャネル
ＳＲ第１のドープド領域
ＤＲ第２のドープド領域
ＢＬ垂直導電ライン
ＴＲスイッチング要素
ＣＡＰデータ格納要素
ＳＮ第１の電極
ＤＥ誘電層
ＰＮ第２の電極
ＰＬコモンプレート
ＷＬ１第１の水平導電ライン
ＷＬ２第２の水平導電ライン
ＭＣＡメモリセルアレイ
ＭＣメモリセル
Ｇ１第１の仕事関数電極
Ｇ２第２の仕事関数電極
Ｇ３第３の仕事関数電極

【図1A】