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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024124897
(43)【公開日】2024-09-13
(54)【発明の名称】出力回路及び増幅装置
(51)【国際特許分類】
H03F 1/22 20060101AFI20240906BHJP
H03F 3/26 20060101ALI20240906BHJP
H03F 3/45 20060101ALI20240906BHJP
【ＦＩ】
H03F1/22
H03F3/26
H03F3/45 110
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2023032874
(22)【出願日】2023-03-03
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】110002000
【氏名又は名称】弁理士法人栄光事務所
(72)【発明者】
【氏名】遠藤 大司
【テーマコード（参考）】
5J500
【Ｆターム（参考）】
5J500AA01
5J500AA12
5J500AA13
5J500AA15
5J500AC18
5J500AC33
5J500AC36
5J500AC54
5J500AF01
5J500AF11
5J500AF19
5J500AH09
5J500AH16
5J500AH25
5J500AK02
5J500AK05
5J500AK12
5J500AK20
5J500AM17
5J500AT01
5J500DN01
5J500DN22
5J500DN23
5J500DP01
(57)【要約】
【課題】出力電流能力の向上を図った高耐圧の出力回路及び増幅装置を提供する。
【解決手段】トランジスタＭｎ１，Ｍｐ１は、入力信号に応じた電流が流れるように制御される。トランジスタＭｎ２，Ｍｐ２は、トランジスタＭｎ１，Ｍｐ１よりも耐圧が大きく、ゲートにバイアス電圧Ｖｂ１１，Ｖｂ１２が供給される。トランジスタＭｎ３，Ｍｐ３は、出力端子ＴＯＵＴにドレインが接続され、トランジスタＭｎ１，Ｍｐ１のゲートにゲートが接続される。トランジスタＭｎ３，Ｍｐ３は、トランジスタＭｎ１，Ｍｐ１よりしきい値電圧が大きい。
【選択図】図９
【解決手段】トランジスタＭｎ１，Ｍｐ１は、入力信号に応じた電流が流れるように制御される。トランジスタＭｎ２，Ｍｐ２は、トランジスタＭｎ１，Ｍｐ１よりも耐圧が大きく、ゲートにバイアス電圧Ｖｂ１１，Ｖｂ１２が供給される。トランジスタＭｎ３，Ｍｐ３は、出力端子ＴＯＵＴにドレインが接続され、トランジスタＭｎ１，Ｍｐ１のゲートにゲートが接続される。トランジスタＭｎ３，Ｍｐ３は、トランジスタＭｎ１，Ｍｐ１よりしきい値電圧が大きい。
【選択図】図９
【特許請求の範囲】
【請求項1】
入力端子から入力した入力信号を増幅して出力端子から出力信号として出力する増幅装置に用いられる出力回路であって、
電源電圧が供給された電源端子と前記出力端子との間に接続された出力部を備え、
前記出力部が、
前記電源端子と前記出力端子との間に接続され、ゲート又はベースに前記入力信号に応じた信号が供給され、前記入力信号に応じた電流が流れるように制御される第１のトランジスタと、
前記第１のトランジスタよりも耐圧が大きく、前記第１のトランジスタと前記出力端子との間に接続され、ゲート又はベースに第１のバイアス電圧が供給された第２のトランジスタと、
前記出力端子にドレイン又はコレクタが接続され、前記第１のトランジスタのゲート又はベースにゲート又はベースが接続された第３のトランジスタとを有し、
前記第３のトランジスタは、前記第１のトランジスタよりしきい値電圧が大きい
出力回路。
電源電圧が供給された電源端子と前記出力端子との間に接続された出力部を備え、
前記出力部が、
前記電源端子と前記出力端子との間に接続され、ゲート又はベースに前記入力信号に応じた信号が供給され、前記入力信号に応じた電流が流れるように制御される第１のトランジスタと、
前記第１のトランジスタよりも耐圧が大きく、前記第１のトランジスタと前記出力端子との間に接続され、ゲート又はベースに第１のバイアス電圧が供給された第２のトランジスタと、
前記出力端子にドレイン又はコレクタが接続され、前記第１のトランジスタのゲート又はベースにゲート又はベースが接続された第３のトランジスタとを有し、
前記第３のトランジスタは、前記第１のトランジスタよりしきい値電圧が大きい
出力回路。
【請求項2】
請求項１に記載の出力回路において、
前記電源端子は、互いに異なる電源電圧が供給された第１の電源端子及び第２の電源端子が設けられ、
前記出力部は、前記第１の電源端子と前記出力端子との間に接続された第１の出力部と、前記第２の電源端子と前記出力端子との間に接続された第２の出力部とが設けられ、
前記第１の出力部が有する前記第１のトランジスタ、前記第２のトランジスタ及び前記第３のトランジスタと、前記第２の出力部が有する前記第１のトランジスタ、前記第２のトランジスタ及び前記第３のトランジスタとは、互いに極性が異なる、
出力回路。
前記電源端子は、互いに異なる電源電圧が供給された第１の電源端子及び第２の電源端子が設けられ、
前記出力部は、前記第１の電源端子と前記出力端子との間に接続された第１の出力部と、前記第２の電源端子と前記出力端子との間に接続された第２の出力部とが設けられ、
前記第１の出力部が有する前記第１のトランジスタ、前記第２のトランジスタ及び前記第３のトランジスタと、前記第２の出力部が有する前記第１のトランジスタ、前記第２のトランジスタ及び前記第３のトランジスタとは、互いに極性が異なる、
出力回路。
【請求項3】
請求項１に記載の出力回路において、
前記第１のトランジスタ及び前記第３のトランジスタのゲート・ソース間電圧又はベース・エミッタ間電圧を制限し、前記出力端子からの出力電流を制限する電流制限回路を備えた
出力回路。
前記第１のトランジスタ及び前記第３のトランジスタのゲート・ソース間電圧又はベース・エミッタ間電圧を制限し、前記出力端子からの出力電流を制限する電流制限回路を備えた
出力回路。
【請求項4】
請求項１に記載の出力回路において、
前記第１のトランジスタのゲート又はベースと前記第３のトランジスタのゲート又はベースとの間に接続された位相補償回路を備えた
出力回路。
前記第１のトランジスタのゲート又はベースと前記第３のトランジスタのゲート又はベースとの間に接続された位相補償回路を備えた
出力回路。
【請求項5】
請求項４に記載の出力回路において、
前記位相補償回路が抵抗から構成された
出力回路。
前記位相補償回路が抵抗から構成された
出力回路。
【請求項6】
入力端子に入力された入力電圧に応じた差動電流を出力する差動入力部と、
請求項２に記載の出力回路と、
前記差動入力部から出力される前記差動電流に応じた出力電圧及び出力電流を前記出力端子から出力するように前記第１の出力部及び前記第２の出力部がそれぞれ有する前記第１のトランジスタを制御する制御回路とを備え、
前記制御回路は、第２のバイアス電圧を出力するバイアス回路を有し、前記差動電流が０の場合に前記第２のバイアス電圧を前記第１のトランジスタに供給する、
増幅装置。
請求項２に記載の出力回路と、
前記差動入力部から出力される前記差動電流に応じた出力電圧及び出力電流を前記出力端子から出力するように前記第１の出力部及び前記第２の出力部がそれぞれ有する前記第１のトランジスタを制御する制御回路とを備え、
前記制御回路は、第２のバイアス電圧を出力するバイアス回路を有し、前記差動電流が０の場合に前記第２のバイアス電圧を前記第１のトランジスタに供給する、
増幅装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、出力回路及び増幅装置に関する。
【背景技術】
【0002】
増幅装置に用いられる出力回路として、特許文献１に記載されたプッシュプル回路が提案されている。また、高耐圧の増幅装置に用いられるようにプッシュプル回路として図１０に示すものが提案されている。
【0003】
同図に示すように、増幅回路１００は、差動入力部６と、プッシュプル回路１０１と、制御回路７とを有している。差動入力部６は、入力電流に応じた差動電流を出力する。
【0004】
プッシュプル回路１０１は、カスコード接続されたトランジスタＭｐ１，トランジスタＭｐ２と、カスコード接続されたトランジスタＭｎ１，トランジスタＭｎ２とを有している。トランジスタＭｐ１，Ｍｎ１は、低耐圧のトランジスタから構成され、トランジスタＭｐ２，Ｍｎ２は、高耐圧のトランジスタから構成されている。トランジスタＭｐ２，Ｍｎ２は、ドレインが出力端子ＴＯＵＴに接続され、ゲートには一定のバイアス電圧Ｖｂ１１，Ｖｂ１２が供給されている。
【0005】
低耐圧のトランジスタＭｎ１，Ｍｎ２を設けることにより、大きなＧｍ値を実現することができる。また、高耐圧のトランジスタＭｎ２を設けることにより、トランジスタＭｎ１のドレイン電位をバイアス電圧Ｖｂ１１－トランジスタＭｎ２のゲート・ソース電圧とすることができ、トランジスタＭｎ１に耐圧を超える電圧がかからないように保護することができる。高耐圧のトランジスタＭｐ２を設けることにより、トランジスタＭｐ１のドレイン電位をバイアス電圧Ｖｂ１２＋トランジスタＭｐ２のゲート・ソース電圧とすることができ、トランジスタＭｐ１に耐圧を超える電圧がかからないように保護することができる。制御回路７は、トランジスタＭｎ１，Ｍｐ１のゲートに接続され、差動電流に応じてトランジスタＭｎ１，Ｍｐ１を制御する。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】米国特許第８８９０６１０号明細書
【発明の概要】
【発明が解決しようとする課題】
【0007】
上述した従来のプッシュプル回路１０１では、出力端子ＴＯＵＴからトランジスタＭｎ１，Ｍｎ２に流れ込む電流が増えると、高耐圧のトランジスタＭｎ２のゲート・ソース間電圧が増加する。この結果、低耐圧のトランジスタＭｎ１のドレイン・ソース間電圧が小さくなり、トランジスタＭｎ１に電流が流れにくくなる。同様に、トランジスタＭｐ１，Ｍｐ２から出力端子ＴＯＵＴに流れ出す電流が増えると、高耐圧トランジスタＭｐ２のゲート・ソース間電圧が増加する。この結果、低耐圧のトランジスタＭｐ１のドレイン・ソース間電圧が小さくなり、トランジスタＭｐ１に電流が流れにくくなる。このため、上述した従来のプッシュプル回路１０１は、出力電流能力が低い、という課題があった。
【0008】
本発明は、上述した事情に鑑みてなされたものであり、その目的は、出力電流能力の向上を図った高耐圧の出力回路及び増幅装置を提供することにある。
【課題を解決するための手段】
【0009】
前述した目的を達成するために、本発明に係る出力回路及び増幅装置は、下記［１］～［５］を特徴としている。
［１］
入力端子から入力した入力信号を増幅して出力端子から出力信号として出力する増幅装置に用いられる出力回路であって、
電源電圧が供給された電源端子と前記出力端子との間に接続された出力部を備え、
前記出力部が、
前記電源端子と前記出力端子との間に接続され、ゲート又はベースに前記入力信号に応じた信号が供給され、前記入力信号に応じた電流が流れるように制御される第１のトランジスタと、
前記第１のトランジスタよりも耐圧が大きく、前記第１のトランジスタと前記出力端子との間に接続され、ゲート又はベースに第１のバイアス電圧が供給された第２のトランジスタと、
前記出力端子にドレイン又はコレクタが接続され、前記第１のトランジスタのゲート又はベースにゲート又はベースが接続された第３のトランジスタとを有し、
前記第３のトランジスタは、前記第１のトランジスタよりしきい値電圧が大きい
出力回路であること。
［２］
［１］に記載の出力回路において、
前記電源端子は、互いに異なる電源電圧が供給された第１の電源端子及び第２の電源端子が設けられ、
前記出力部は、前記第１の電源端子と前記出力端子との間に接続された第１の出力部と、前記第２の電源端子と前記出力端子との間に接続された第２の出力部とが設けられ、
前記第１の出力部が有する前記第１のトランジスタ、前記第２のトランジスタ及び前記第３のトランジスタと、前記第２の出力部が有する前記第１のトランジスタ、前記第２のトランジスタ及び前記第３のトランジスタとは、互いに極性が異なる、
出力回路であること。
［３］
［１］に記載の出力回路において、
前記第１のトランジスタ及び前記第３のトランジスタのゲート・ソース間電圧又はベース・エミッタ間電圧を制限し、前記出力端子からの出力電流を制限する電流制限回路を備えた
出力回路であること。
［４］
［１］に記載の出力回路において、
前記第１のトランジスタのゲート又はベースと前記第３のトランジスタのゲート又はベースとの間に接続された位相補償回路を備えた
出力回路であること。
［５］
［４］に記載の出力回路において、
前記位相補償回路が抵抗から構成された
出力回路であること。
［６］
入力端子に入力された入力電圧に応じた差動電流を出力する差動入力部と、
請求項２に記載の出力回路と、
前記差動入力部から出力される前記差動電流に応じた出力電圧及び出力電流を前記出力端子から出力するように前記第１の出力部及び前記第２の出力部がそれぞれ有する前記第１のトランジスタを制御する制御回路とを備え、
前記制御回路は、第２のバイアス電圧を出力するバイアス回路を有し、前記差動電流が０の場合に前記第２のバイアス電圧を前記第１のトランジスタに供給する、
増幅装置であること。
［１］
入力端子から入力した入力信号を増幅して出力端子から出力信号として出力する増幅装置に用いられる出力回路であって、
電源電圧が供給された電源端子と前記出力端子との間に接続された出力部を備え、
前記出力部が、
前記電源端子と前記出力端子との間に接続され、ゲート又はベースに前記入力信号に応じた信号が供給され、前記入力信号に応じた電流が流れるように制御される第１のトランジスタと、
前記第１のトランジスタよりも耐圧が大きく、前記第１のトランジスタと前記出力端子との間に接続され、ゲート又はベースに第１のバイアス電圧が供給された第２のトランジスタと、
前記出力端子にドレイン又はコレクタが接続され、前記第１のトランジスタのゲート又はベースにゲート又はベースが接続された第３のトランジスタとを有し、
前記第３のトランジスタは、前記第１のトランジスタよりしきい値電圧が大きい
出力回路であること。
［２］
［１］に記載の出力回路において、
前記電源端子は、互いに異なる電源電圧が供給された第１の電源端子及び第２の電源端子が設けられ、
前記出力部は、前記第１の電源端子と前記出力端子との間に接続された第１の出力部と、前記第２の電源端子と前記出力端子との間に接続された第２の出力部とが設けられ、
前記第１の出力部が有する前記第１のトランジスタ、前記第２のトランジスタ及び前記第３のトランジスタと、前記第２の出力部が有する前記第１のトランジスタ、前記第２のトランジスタ及び前記第３のトランジスタとは、互いに極性が異なる、
出力回路であること。
［３］
［１］に記載の出力回路において、
前記第１のトランジスタ及び前記第３のトランジスタのゲート・ソース間電圧又はベース・エミッタ間電圧を制限し、前記出力端子からの出力電流を制限する電流制限回路を備えた
出力回路であること。
［４］
［１］に記載の出力回路において、
前記第１のトランジスタのゲート又はベースと前記第３のトランジスタのゲート又はベースとの間に接続された位相補償回路を備えた
出力回路であること。
［５］
［４］に記載の出力回路において、
前記位相補償回路が抵抗から構成された
出力回路であること。
［６］
入力端子に入力された入力電圧に応じた差動電流を出力する差動入力部と、
請求項２に記載の出力回路と、
前記差動入力部から出力される前記差動電流に応じた出力電圧及び出力電流を前記出力端子から出力するように前記第１の出力部及び前記第２の出力部がそれぞれ有する前記第１のトランジスタを制御する制御回路とを備え、
前記制御回路は、第２のバイアス電圧を出力するバイアス回路を有し、前記差動電流が０の場合に前記第２のバイアス電圧を前記第１のトランジスタに供給する、
増幅装置であること。
【発明の効果】
【0010】
本発明によれば、出力電流能力の向上を図った高耐圧の出力回路及び増幅装置を提供することができる。
【0011】
以上、本発明について簡潔に説明した。更に、以下に説明される発明を実施するための形態（以下、「実施形態」という。）を添付の図面を参照して通読することにより、本発明の詳細は更に明確化されるであろう。
【図面の簡単な説明】
【0012】
【発明を実施するための形態】
【0013】
本発明に関する具体的な実施形態について、各図を参照しながら以下に説明する。
【0014】
（第１実施形態）
図１は、第１実施形態における出力回路１の一例を示す回路図である。図１に示す出力回路１は、入力端子から入力した入力信号を増幅して出力端子ＴＯＵＴから出力信号ＶＯＵＴとして出力する増幅装置に用いられる。出力回路１は、グランド電圧（＝電源電圧）が供給されたグランド端子Ｔ１（＝第１の電源端子、電源端子）と出力端子ＴＯＵＴとの間に接続された第１の出力部２１（＝出力部）と、電流制限回路３１と、位相補償用の抵抗Ｒ１（＝位相補償回路）とを備えている。
図１は、第１実施形態における出力回路１の一例を示す回路図である。図１に示す出力回路１は、入力端子から入力した入力信号を増幅して出力端子ＴＯＵＴから出力信号ＶＯＵＴとして出力する増幅装置に用いられる。出力回路１は、グランド電圧（＝電源電圧）が供給されたグランド端子Ｔ１（＝第１の電源端子、電源端子）と出力端子ＴＯＵＴとの間に接続された第１の出力部２１（＝出力部）と、電流制限回路３１と、位相補償用の抵抗Ｒ１（＝位相補償回路）とを備えている。
【0015】
第１の出力部２１は、トランジスタＭｎ１～Ｍｎ３を有し、これらトランジスタＭｎ１～Ｍｎ３をオンすることにより出力端子ＴＯＵＴからグランド端子Ｔ１に流れ込む出力電流を出力して、負の出力電圧となる出力信号ＶＯＵＴを出力させる。トランジスタＭｎ１～Ｍｎ３は、Ｎｃｈの電界効果トランジスタから構成されている。
【0016】
トランジスタＭｎ１（＝第１のトランジスタ）は、グランド端子Ｔ１と出力端子ＴＯＵＴとの間に接続され、ゲートに入力信号に応じた信号が供給され、入力電圧に応じた電流が流れるように制御される。トランジスタＭｎ１は、ソースがグランド端子Ｔ１に接続されている。
【0017】
トランジスタＭｎ２（＝第２のトランジスタ）は、トランジスタＭｎ１よりも耐圧が大きく、トランジスタＭｎ１と出力端子ＴＯＵＴとの間に接続され、ゲートにバイアス電圧Ｖｂ１１（＝第１のバイアス電圧）が供給されている。トランジスタＭｎ２は、ソースがトランジスタＭｎ１のドレインに接続され、ドレインが出力端子ＴＯＵＴに接続されている。
【0018】
トランジスタＭｎ３（＝第３のトランジスタ）は、出力端子ＴＯＵＴにドレインが接続され、トランジスタＭｎ１のゲートにゲートが接続され、グランド端子Ｔ１にソースが接続されている。トランジスタＭｎ３は、トランジスタＭｎ１よりも耐圧が大きく、しきい値電圧が大きい。
【0019】
電流制限回路３１は、トランジスタＭｎ１，Ｍｎ３のゲートとグランド端子Ｔ１との間に接続されている。電流制限回路３１は、トランジスタＭｎ１，Ｍｎ３のゲート・ソース間電圧を制限し、出力端子ＴＯＵＴからグランドに流れ込む出力電流を制限する。
【0020】
電流制限回路３１としては、例えば、図２や図３に示すものが挙げられる。図２に示す例の電流制限回路３１は、トランジスタＭｎ１，Ｍｎ３のゲートとグランド端子Ｔ１との間に直列接続された複数のトランジスタＭｎ４を有している。複数のトランジスタＭｎ４は、Ｎｃｈの電界効果トランジスタから構成されている。複数のトランジスタＭｎ４は各々、ゲート・ソースが接続され、ダイオード接続されている。これにより、トランジスタＭｎ１，Ｍｎ３のゲート・ソース間電圧を複数のトランジスタＭｎ４のしきい値電圧の和に制限することができる。
【0021】
図３に示す例の電流制限回路３１は、トランジスタＭｎ１，Ｍｎ３のゲートとグランド端子Ｔ１との間に接続されたトランジスタＭｐ５を有している。トランジスタＭｐ５は、Ｐｃｈの電界効果トランジスタから構成されている。トランジスタＭｐ５は、ソースがトランジスタＭｎ１，Ｍｎ３のゲートに接続され、ドレインがグランド端子Ｔ１に接続されている。トランジスタＭｐ５のゲートには一定のバイアス電圧Ｖｂ３が供給されている。これにより、トランジスタＭｎ１，Ｍｎ３のゲート電位をバイアス電圧Ｖｂ３＋トランジスタＭｐ５のゲート・ソース電圧に制限することができる。
【0022】
図１に示すように、抵抗Ｒ１は、トランジスタＭｎ１のゲートとトランジスタＭｎ３のゲートとの間に接続されている。
【0023】
次に、上述した構成の出力回路１の動作について説明する。出力回路１は、出力電流を流さない静止動作時にトランジスタＭｎ１にバイアス電圧が供給され、トランジスタＭｎ１はオン状態となる。上述したように高耐圧トランジスタＭｎ３は、低耐圧トランジスタＭｎ１よりもしきい値電圧が大きい。低耐圧トランジスタＭｎ１に供給されるバイアス電圧は、高耐圧トランジスタＭｎ３のしきい値電圧よりも小さく、高耐圧トランジスタＭｎ３はオフ状態となっている。このため、静止動作時は消費電力を低減できる。
【0024】
出力端子ＴＯＵＴからグランドに流れ込む出力電流を大きくするときは、トランジスタＭｎ１，Ｍｎ３のゲート・ソース間電圧が増加する。ゲート・ソース間電圧が高耐圧トランジスタＭｎ３のしきい値電圧を越えると、高耐圧トランジスタＭｎ３がオン状態となり、出力電流がトランジスタＭｎ１，Ｍｎ２に加えトランジスタＭｎ３を通じても流れる。したがって、背景技術でも説明したようにトランジスタＭｎ１に電流が流れにくくなっても、トランジスタＭｎ３を通じて出力電流を流すことができるため、出力電流能力の向上を図ることができる。
【0025】
高耐圧トランジスタＭｎ３を接続したことによって、図４に示すように、トランジスタＭｎ３のゲートとグランド端子Ｔ１との間に発生する寄生容量Ｃ１の影響により位相補償の安定性を悪化させてしまう。本実施形態では、抵抗Ｒ１を挿入することによって、寄生容量Ｃ１の影響を改善することができる。
【0026】
（第２実施形態）
次に、第２実施形態における出力回路について説明する。図５は、第２実施形態における出力回路１Ｂの一例を示す回路図である。図５に示す出力回路１Ｂは、入力端子から入力した入力信号を増幅して出力端子ＴＯＵＴから出力信号ＶＯＵＴとして出力する増幅装置に用いられる。出力回路１Ｂは、正の電源電圧（＝電源電圧）が供給された電源端子Ｔ２（＝第２の電源端子、電源端子）と出力端子ＴＯＵＴとの間に接続された第２の出力部２２（＝出力部）と、電流制限回路３２と、位相補償用の抵抗Ｒ２（＝位相補償回路）とを備えている。
次に、第２実施形態における出力回路について説明する。図５は、第２実施形態における出力回路１Ｂの一例を示す回路図である。図５に示す出力回路１Ｂは、入力端子から入力した入力信号を増幅して出力端子ＴＯＵＴから出力信号ＶＯＵＴとして出力する増幅装置に用いられる。出力回路１Ｂは、正の電源電圧（＝電源電圧）が供給された電源端子Ｔ２（＝第２の電源端子、電源端子）と出力端子ＴＯＵＴとの間に接続された第２の出力部２２（＝出力部）と、電流制限回路３２と、位相補償用の抵抗Ｒ２（＝位相補償回路）とを備えている。
【0027】
第２の出力部２２は、トランジスタＭｐ１～Ｍｐ３を有し、これらトランジスタＭｐ１～Ｍｐ３をオンすることにより電源端子Ｔ２から出力端子ＴＯＵＴに流れ出す出力電流を出力して、正の出力電圧となる出力信号ＶＯＵＴを出力させる。トランジスタＭｐ１～Ｍｐ３は、Ｐｃｈの電界効果トランジスタから構成されている。
【0028】
トランジスタＭｐ１（＝第１のトランジスタ）は、電源端子Ｔ２と出力端子ＴＯＵＴとの間に接続され、ゲートに入力信号に応じた信号が供給され、入力電圧に応じた電流が流れるように制御される。トランジスタＭｐ１は、ソースが電源端子Ｔ２に接続されている。
【0029】
トランジスタＭｐ２（＝第２のトランジスタ）は、トランジスタＭｐ１よりも耐圧が大きく、トランジスタＭｐ１と出力端子ＴＯＵＴとの間に接続され、ゲートにバイアス電圧Ｖｂ１２（＝第１のバイアス電圧）が供給されている。トランジスタＭｐ２は、ソースがトランジスタＭｐ１のドレインに接続され、ドレインが出力端子ＴＯＵＴに接続されている。
【0030】
トランジスタＭｐ３（＝第３のトランジスタ）は、出力端子ＴＯＵＴにドレインが接続され、トランジスタＭｐ１のゲートにゲートが接続され、電源端子Ｔ２にソースが接続されている。トランジスタＭｐ３は、トランジスタＭｐ１よりも耐圧が大きく、しきい値電圧が大きい。
【0031】
電流制限回路３２は、トランジスタＭｐ１，Ｍｐ３のゲートと電源端子Ｔ２との間に接続されている。電流制限回路３２は、トランジスタＭｐ１，Ｍｐ３のゲート・ソース間電圧を制限し、電源端子Ｔ２から出力端子ＴＯＵＴに流れ出す出力電流を制限する。
【0032】
電流制限回路３２としては、例えば、図６や図７に示すものが挙げられる。図６に示す例の電流制限回路３２は、トランジスタＭｐ１，Ｍｐ３のゲートと電源端子Ｔ２との間に直列接続された複数のトランジスタＭｐ４を有している。複数のトランジスタＭｐ４は、Ｐｃｈの電界効果トランジスタから構成されている。複数のトランジスタＭｐ４は、ゲート・ソースが接続され、ダイオード接続されている。これにより、トランジスタＭｐ１，Ｍｐ３のゲート・ソース間電圧を複数のトランジスタＭｐ４のしきい値電圧の和に制限することができる。
【0033】
図７に示す例の電流制限回路３２は、トランジスタＭｐ１，Ｍｐ３のゲートと電源端子Ｔ２との間に接続されたトランジスタＭｎ５を有している。トランジスタＭｎ５は、Ｎｃｈの電界効果トランジスタから構成されている。トランジスタＭｎ５は、ソースがトランジスタＭｐ１，Ｍｐ３のゲートに接続され、ドレインが電源端子Ｔ２に接続されている。トランジスタＭｎ５のゲートには一定のバイアス電圧Ｖｂ４が供給されている。これにより、トランジスタＭｐ１，Ｍｐ３のゲート電位をバイアス電圧Ｖｂ４－トランジスタＭｎ５のゲート・ソース間電圧に制限することができる。
【0034】
図５に示すように、抵抗Ｒ２は、トランジスタＭｐ１のゲートとトランジスタＭｐ３のゲートとの間に接続されている。
【0035】
次に、上述した構成の出力回路１Ｂの動作について説明する。出力回路１Ｂは、出力電流を流さない静止動作時にトランジスタＭｐ１にバイアス電圧が供給され、トランジスタＭｐ１はオン状態となる。上述したように高耐圧トランジスタＭｐ３は、低耐圧トランジスタＭｐ１よりもしきい値電圧が大きい。低耐圧トランジスタＭｐ１に供給されるバイアス電圧は、高耐圧トランジスタＭｐ３のしきい値電圧よりも小さく、高耐圧トランジスタＭｐ３はオフ状態となっている。このため、静止動作時は消費電力を低減できる。
【0036】
電源端子Ｔ２から出力端子ＴＯＵＴに流れ出す出力電流を大きくするときは、トランジスタＭｐ１，Ｍｐ３のゲート・ソース間電圧が増加する。ゲート・ソース間電圧が高耐圧トランジスタＭｐ３のしきい値電圧を越えると、高耐圧トランジスタＭｐ３がオン状態となり、出力電流がトランジスタＭｐ１，Ｍｐ２に加えトランジスタＭｐ３を通じても流れる。したがって、背景技術でも説明したようにトランジスタＭｐ１に電流が流れにくくなっても、トランジスタＭｐ３を通じて出力電流を流すことができるため、出力電流能力の向上を図ることができる。
【0037】
高耐圧トランジスタＭｐ３を接続したことによって、図８に示すようにトランジスタＭｐ３のゲートと電源端子Ｔ２との間に発生する寄生容量Ｃ２の影響により位相補償の安定性を悪化させてしまう。本実施形態では、抵抗Ｒ２を挿入することによって、寄生容量Ｃ２の影響を改善することができる。
【0038】
（第３実施形態）
次に、第３実施形態の増幅装置５について、図９を参照して説明する。なお、図９において、上述した第１，第２実施形態で既に説明した図１～図８に示す出力回路１，１Ｂと同等の部分については同一符号を付してその詳細な説明を省略する。増幅装置５は、入力端子ＴＩＮＭに入力された入力電位ＩＮＭと、入力端子ＴＩＮＰに入力された入力電位ＩＮＰとの差分である入力電圧を増幅して、出力端子ＴＯＵＴから出力信号ＶＯＵＴとして出力する回路である。
次に、第３実施形態の増幅装置５について、図９を参照して説明する。なお、図９において、上述した第１，第２実施形態で既に説明した図１～図８に示す出力回路１，１Ｂと同等の部分については同一符号を付してその詳細な説明を省略する。増幅装置５は、入力端子ＴＩＮＭに入力された入力電位ＩＮＭと、入力端子ＴＩＮＰに入力された入力電位ＩＮＰとの差分である入力電圧を増幅して、出力端子ＴＯＵＴから出力信号ＶＯＵＴとして出力する回路である。
【0039】
増幅装置５は、差動入力部６と、プッシュプル回路１Ｃと、制御回路７とを備えている。
【0040】
差動入力部６は、入力電圧に応じた差動電流を出力する。差動入力部６は、ソースが共通接続された差動トランジスタＭ１，Ｍ２と、定電流源６１とを有している。差動トランジスタＭ１，Ｍ２は、Ｐｃｈ、高耐圧の電界効果トランジスタから構成されている。差動トランジスタＭ１のゲートは、入力端子ＴＩＮＭに接続され、差動トランジスタＭ２のゲートは、入力端子ＴＩＮＰに接続されている。差動トランジスタＭ１，Ｍ２のソースは共通接続され、定電流源６１に接続されている。
【0041】
定電流源６１は、電源端子Ｔ２と共通接続された差動トランジスタＭ１，Ｍ２のソースとの間に接続される。差動入力部６は、定電流源６１が供給する定電流を差動トランジスタＭ１，Ｍ２に分流する。差動トランジスタＭ１，Ｍ２に流れる電流の電流比（分流比）は、入力電位ＩＮＭ，ＩＮＰに応じた値となる。この差動トランジスタＭ１，Ｍ２に流れる電流差が差動電流として出力される。
【0042】
プッシュプル回路１Ｃは、第１の出力部２１と、電流制限回路３１と、抵抗Ｒ１と、第２の出力部２２と、電流制限回路３２と、抵抗Ｒ２と、容量Ｃ２１，Ｃ２２とを有している。第１の出力部２１、電流制限回路３１、抵抗Ｒ１は、第１実施形態で既に説明したものと同等であるためここでは詳細な説明を省略する。第２の出力部２２、電流制限回路３２、抵抗Ｒ２は、第２実施形態で既に説明したものと同等であるためここでは詳細な説明を省略する。容量Ｃ２１は、トランジスタＭｎ１のゲートとトランジスタＭｎ２のドレインとの間に接続されている。容量Ｃ２２は、トランジスタＭｐ１のゲートとトランジスタＭｐ２のドレインとの間に接続されている。
【0043】
制御回路７は、差動トランジスタＭ１，Ｍ２に流れる電流差（差動電流）に応じた出力電圧及び出力電流を出力端子ＴＯＵＴから出力するようにプッシュプル回路１Ｃが有するトランジスタＭｎ１，Ｍｐ１を制御する回路である。制御回路７は、トランジスタＭｎ１のバイアス電圧Ｖｂ２１（＝第２のバイアス電圧）を出力するＮｃｈバイアス回路７１（＝バイアス回路）と、トランジスタＭｐ１のバイアス電圧Ｖｂ２２（＝第２のバイアス電圧）を出力するＰｃｈバイアス回路７２（＝バイアス回路）とを有している。
【0044】
制御回路７は、差動トランジスタＭ２に流れる電流が差動トランジスタＭ１に流れる電流よりも少ない場合、トランジスタＭｎ１のゲート・ソース間電圧が低くなり、トランジスタＭｐ１のゲート・ソース間電圧が高くなるように制御する。これにより、電源端子Ｔ２から出力端子ＴＯＵＴに流れ出す出力電流を出力することができる。
【0045】
一方、制御回路７は、差動トランジスタＭ１に流れる電流が差動トランジスタＭ２に流れる電流よりも少ない場合、トランジスタＭｐ１のゲート・ソース間電圧が低くなり、トランジスタＭｎ１のゲート・ソース間電圧が高くなるように制御する。これにより、出力端子ＴＯＵＴからグランドに流れ込む出力電流を出力することができる。
【0046】
制御回路７は、差動トランジスタＭ１，Ｍ２に流れる電流が等しく差動電流が０の場合（出力電流＝０の静止状態の場合）、トランジスタＭｎ１のゲートにバイアス電圧Ｖｂ２１を供給し、トランジスタＭｐ１のゲートにバイアス電圧Ｖｂ２２を供給する。このため、静止状態であっても、トランジスタＭｐ１，Ｍｎ１は双方ともオンする。
【0047】
なお、本発明は、上述した実施形態に限定されるものではなく、適宜、変形、改良、等が可能である。その他、上述した実施形態における各構成要素の材質、形状、寸法、数、配置箇所、等は本発明を達成できるものであれば任意であり、限定されない。
【0048】
上述した実施形態によれば、第１、第２の出力部２１，２２は、電流制限回路３１，３２を備えていたが、電流制限回路３１，３２を備えることは必須ではなく、なくてもよい。
【0049】
上述した実施形態によれば、トランジスタＭｎ１，Ｍｐ１のゲートとトランジスタＭｎ３，Ｍｐ３のゲートとの間には抵抗Ｒ１，Ｒ２が接続されていたが、これに限ったものではない。位相補償の悪化が問題にならない場合は、抵抗Ｒ１，Ｒ２は接続しなくてもよい。
【0050】
上述した第３実施形態によれば、第１、第２の出力部２１を、静止状態のときのトランジスタＭｎ１，Ｍｐ１をオンとするＡＢ級の増幅装置５に用いていたが、これに限ったものではない。静止状態のときトランジスタＭｎ１，Ｍｐ１がオフとなるＢ級の増幅装置に用いてもよい。
【0051】
上述した実施形態によれば、トランジスタとして電界効果トランジスタを用いていたが、これに限ったものではなく、バイポーラ型のトランジスタを用いてもよい。その場合、ＮｃｈをＮＰＮ型、ＰｃｈをＰＮＰ型、ゲートをベース、ソースをエミッタ、ドレインをコレクタに読み替えて説明することができる。
【符号の説明】
【0052】
１，１Ｂ 出力回路
１Ｃ プッシュプル回路（出力回路）
５ 増幅装置
６ 差動入力部
７ 制御回路
２１ 第１の出力部（出力部）
２２ 第２の出力部（出力部）
３１，３２ 電流制限回路
７１ Ｎｃｈバイアス回路（バイアス回路）
７２ Ｐｃｈバイアス回路（バイアス回路）
Ｍｎ１，Ｍｐ１ トランジスタ（第１のトランジスタ）
Ｍｎ２，Ｍｐ２ トランジスタ（第２のトランジスタ）
Ｍｎ３，Ｍｐ３ トランジスタ（第３のトランジスタ）
Ｒ１，Ｒ２ 抵抗（位相補償回路）
Ｔ１ グランド端子（第１の電源端子、電源端子）
Ｔ２ 電源端子（第２の電源端子、電源端子）
ＴＩＮＭ，ＴＩＮＰ 入力端子
ＴＯＵＴ 出力端子
Ｖｂ１１，Ｖｂ１２ バイアス電圧（第１のバイアス電圧）
Ｖｂ２１，Ｖｂ２２ バイアス電圧（第２のバイアス電圧）
ＶＯＵＴ 出力信号
１Ｃ プッシュプル回路（出力回路）
５ 増幅装置
６ 差動入力部
７ 制御回路
２１ 第１の出力部（出力部）
２２ 第２の出力部（出力部）
３１，３２ 電流制限回路
７１ Ｎｃｈバイアス回路（バイアス回路）
７２ Ｐｃｈバイアス回路（バイアス回路）
Ｍｎ１，Ｍｐ１ トランジスタ（第１のトランジスタ）
Ｍｎ２，Ｍｐ２ トランジスタ（第２のトランジスタ）
Ｍｎ３，Ｍｐ３ トランジスタ（第３のトランジスタ）
Ｒ１，Ｒ２ 抵抗（位相補償回路）
Ｔ１ グランド端子（第１の電源端子、電源端子）
Ｔ２ 電源端子（第２の電源端子、電源端子）
ＴＩＮＭ，ＴＩＮＰ 入力端子
ＴＯＵＴ 出力端子
Ｖｂ１１，Ｖｂ１２ バイアス電圧（第１のバイアス電圧）
Ｖｂ２１，Ｖｂ２２ バイアス電圧（第２のバイアス電圧）
ＶＯＵＴ 出力信号
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】