特開 2024-126313 半導体装置及び半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024126313

(43)【公開日】2024-09-20

(54)【発明の名称】半導体装置及び半導体装置の製造方法

(51)【国際特許分類】

   H01L 25/07 20060101AFI20240912BHJP

【ＦＩ】

H01L25/08 E

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2023034613

(22)【出願日】2023-03-07

(71)【出願人】

【識別番号】000004455

【氏名又は名称】株式会社レゾナック

(74)【代理人】

【識別番号】100088155

【弁理士】

【氏名又は名称】長谷川 芳樹

(74)【代理人】

【識別番号】100128381

【弁理士】

【氏名又は名称】清水 義憲

(74)【代理人】

【識別番号】100169454

【弁理士】

【氏名又は名称】平野 裕之

(74)【代理人】

【識別番号】100148013

【弁理士】

【氏名又は名称】中山 浩光

(72)【発明者】

【氏名】尾崎 義信

(72)【発明者】

【氏名】大河原 奎佑

(72)【発明者】

【氏名】谷口 紘平

(72)【発明者】

【氏名】中村 奏美

(72)【発明者】

【氏名】橋本 裕貴

(57)【要約】

【課題】生産性及び製造歩留まりの双方を十分に確保できる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置１は、基板２と、基板２の一面２ａに接合されたコントローラチップ（第１の半導体チップ）３と、複数のメモリチップ（第２の半導体チップ）４が接着層Ａ２を介して積層され、基板２の一面２ａに接合されたチップ積層体５と、を備え、チップ積層体５は、複数のメモリチップ４が一方向にシフトしたシフト積層部分５Ｆを有し、シフト積層部分５Ｆは、スペーサ１１によって構成された支持体６によって支持されている。
【選択図】図１

【特許請求の範囲】

【請求項1】

基板と、
前記基板の一面に接合された第１の半導体チップと、
複数の第２の半導体チップが接着層を介して積層され、前記基板の一面に接合されたチップ積層体と、を備え、
前記チップ積層体は、前記複数の第２の半導体チップが一方向にシフトしたシフト積層部分を有し、
前記シフト積層部分は、スペーサによって構成された支持体によって支持されている半導体装置。

【請求項2】

前記スペーサは、熱伝導性を有している請求項１記載の半導体装置。

【請求項3】

前記支持体は、前記基板の一面と前記チップ積層体のシフト積層部分との間に配置されている請求項１記載の半導体装置。

【請求項4】

前記支持体は、前記第１の半導体チップと前記チップ積層体のシフト積層部分との間に配置されている請求項１記載の半導体装置。

【請求項5】

前記支持体は、前記スペーサが複数積層されたスペーサ積層体によって構成されている請求項１記載の半導体装置。

【請求項6】

前記スペーサ積層体は、前記複数のスペーサが前記チップ積層体における前記シフト積層部分のシフト方向と同じ方向にシフトしたシフト積層部分を有している請求項５記載の半導体装置。

【請求項7】

前記スペーサ積層体は、前記複数のスペーサが前記チップ積層体における前記シフト積層部分のシフト方向と反対の方向にシフトしたシフト積層部分を有している請求項５記載の半導体装置。

【請求項8】

前記第１の半導体チップは、前記基板の一面において、前記チップ積層体の前記シフト積層部分と、前記スペーサ積層体の前記シフト積層部分とに囲まれた領域に配置されている請求項７記載の半導体装置。

【請求項9】

前記スペーサは、熱硬化性樹脂層と、前記熱硬化性樹脂層よりも高い剛性を有する高剛性層とによる２層構成となっている請求項１～８のいずれか一項記載の半導体装置。

【請求項10】

前記スペーサは、一対の熱硬化性樹脂層によって前記熱硬化性樹脂層よりも高い剛性を有する高剛性層を挟んだ３層構成となっている請求項１～８のいずれか一項記載の半導体装置。

【請求項11】

基板の一面に第１の半導体チップを接合する第１の接合ステップと、
複数の第２の半導体チップを接着層を介して積層し、前記基板の一面にチップ積層体を接合する第２の接合ステップと、を備え、
前記第２の接合ステップの実施にあたって、前記複数の第２の半導体チップを一方向にシフトしながら積層することによってシフト積層部分を形成し、スペーサによって構成された支持体によって当該シフト積層部分を支持する半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置及び半導体装置の製造方法に関する。

【背景技術】

【0002】

半導体装置の一態様として、基板上に配置されたコントローラチップ上に半導体チップを積層した構造がある。特許文献１に記載の半導体アセンブリは、いわゆるドルメン構造（或いはトンネル構造）と称される構造を有している。この従来の半導体アセンブリは、基板と、基板上に配置されたコントローラチップと、コントローラチップの上方に配置された複数のメモリチップとを備え、メモリチップが支柱のような支持部材によって支持されている。基板とコントローラチップ、基板とメモリチップ、及びメモリチップ同士は、例えば接着フィルムによる接着層を用いて接合されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特表２０１７－５１５３０６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

近年では、上述のような半導体装置の分野において、高集積化、小型化、高速化の要求が高まっている。これらの要求を満たすため、半導体装置においては、基板上のメモリチップの積層段数が増加の一途を辿っている。メモリチップの積層段数を増加させる場合、例えばメモリチップを一方向に少しずつシフトさせながら積層する部分（以下、「シフト積層部分」と称す）を設ける手法が考えられる。シフト積層部分を設ける手法によれば、各メモリチップに対するボンディングワイヤの配置が容易となる。また、斜めに積層されたメモリチップの積層体（以下、「チップ積層体」と称す）の積層方向から見て、当該積層体と重なるようにコントローラチップを配置できるため、半導体装置の小型化が図られるという利点もある。

【0005】

一方、シフト積層部分を採用する構成においては、積層段数が増加するほど積層端のメモリチップが基板から離れること、及び複数の接着層が熱伝導のボトルネックとなることで、積層端近くの接着層の濡れ拡がりが不十分となり、接着層内にボイドが生じてしまうことが考えられる。また、接着層への熱の付加にあたって、チップ積層体をコレットで積層方向に押圧する際に、押圧力によってチップ積層体が崩れてしまうことも考えられる。

【0006】

このような問題に対しては、例えば付加する熱を高温にする、コレットによる押圧力を大きくする、熱の付加時間を長くする、といった対策が想定され得る。しかしながら、付加する熱を高温にすると、接着層の発泡や基板の反りなどが発生するおそれがあり、コレットによる押圧力を大きくすると、チップ積層体に過剰な負荷がかかってメモリチップにクラックが発生するおそれがある。したがって、これらの対策では、半導体装置の製造歩留まりが得られにくいという問題がある。また、熱の付加時間を長くすると、製造工程に要する時間が長くなり、半導体装置の生産性が低下してしまうことが考えられる。

【0007】

本開示は、上記課題の解決のためになされたものであり、生産性及び製造歩留まりの双方を十分に確保できる半導体装置及び半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0008】

本開示の一側面に係る半導体装置は、基板と、基板の一面に接合された第１の半導体チップと、複数の第２の半導体チップが接着層を介して積層され、基板の一面に接合されたチップ積層体と、を備え、チップ積層体は、複数の第２の半導体チップが一方向にシフトしたシフト積層部分を有し、シフト積層部分は、スペーサによって構成された支持体によって支持されている。

【0009】

この半導体装置では、複数の第２の半導体チップが一方向にシフトしたシフト積層部分をチップ積層体に設けることにより、各第２の半導体チップに対するボンディングワイヤの配置が容易となる。また、第２の半導体チップの積層段数が多くなった場合に、基板の厚さ方向から見て、チップ積層体と重なるように第１の半導体チップを配置できるため、半導体装置の小型化が図られる。さらに、この半導体装置では、チップ積層体のシフト積層部分がスペーサによって構成された支持体によって支持されている。この支持体は、コレットによる押圧力に対するチップ積層体の支えとして機能すると共に、チップ積層体への伝熱経路の一つとして機能し得る。したがって、接合時の温度、熱の付加時間、コレットによる押圧力を増大させることなく複数の第２の半導体チップの接合を実施でき、接合時の接着層の発泡や基板の反り、第２の半導体チップにおけるクラックの発生などを好適に抑制できる。熱の付加時間を抑えることで、製造工程に要する時間も抑えることができる。以上により、この半導体装置では、生産性及び製造歩留まりの双方を十分に確保できる。

【0010】

スペーサは、熱伝導性を有していてもよい。この場合、支持体による伝熱経路の伝熱効率を十分に高めることができる。

【0011】

支持体は、基板の一面とチップ積層体のシフト積層部分との間に配置されていてもよい。このような構成によれば、支持体によってチップ積層体のシフト積層部分をしっかりと支えることができる。また、接合時の熱を支持体を介して基板側からチップ積層体に効率良く伝導できる。

【0012】

支持体は、第１の半導体チップとチップ積層体のシフト積層部分との間に配置されていてもよい。このような構成によれば、支持体によってチップ積層体のシフト積層部分をしっかりと支えることができる。また、第１の半導体チップの厚さの分、スペーサの厚さを削減できる。

【0013】

支持体は、スペーサが複数積層されたスペーサ積層体によって構成されていてもよい。この場合、チップ積層体における第２の半導体チップの積層段数が増加した場合であっても、支持体の高さをスペーサの積層段数によって容易に調整できる。

【0014】

スペーサ積層体は、複数のスペーサがチップ積層体におけるシフト積層部分のシフト方向と同じ方向にシフトしたシフト積層部分を有していてもよい。この場合、チップ積層体のシフト積層部分をスペーサ積層体のシフト積層部分によって複数箇所で支持できる。したがって、支持体によってチップ積層体のシフト積層部分を一層十分に支えることができる。また、接合時の熱をチップ積層体に一層効率良く伝導できる。

【0015】

スペーサ積層体は、複数のスペーサがチップ積層体におけるシフト積層部分のシフト方向と反対の方向にシフトしたシフト積層部分を有してもよい。この場合、支持体によってチップ積層体のシフト積層部分をしっかりと支えることができる。

【0016】

第１の半導体チップは、基板の一面において、チップ積層体のシフト積層部分と、スペーサ積層体のシフト積層部分とに囲まれた領域に配置されていてもよい。この場合、チップ積層体のシフト積層部分と、スペーサ積層体のシフト積層部分とに囲まれた余剰の領域に第１の半導体チップを配置できるため、半導体装置の小型化が図られる。

【0017】

スペーサは、熱硬化性樹脂層と、熱硬化性樹脂層よりも高い剛性を有する高剛性層とによる２層構成となっていてもよい。この場合、高剛性層によってスペーサの剛性を確保しつつ、熱硬化性樹脂層によってスペーサと基板との接合或いはスペーサ同士の接合を実現できる。したがって、チップ積層体のシフト積層部分を支持体によって一層しっかりと支えることができる。

【0018】

スペーサは、一対の熱硬化性樹脂層によって熱硬化性樹脂層よりも高い剛性を有する高剛性層を挟んだ３層構成となっていてもよい。この場合、高剛性層によってスペーサの剛性を確保しつつ、一対の熱硬化性樹脂層によってスペーサと基板との接合、スペーサ同士の接合、或いはスペーサとチップ積層体のシフト積層部分との接合を実現できる。したがって、チップ積層体のシフト積層部分を支持体によって一層しっかりと支えることができる。

【0019】

本開示の一側面に係る半導体装置の製造方法は、基板の一面に第１の半導体チップを接合する第１の接合ステップと、複数の第２の半導体チップを接着層を介して積層し、基板の一面にチップ積層体を接合する第２の接合ステップと、を備え、第２の接合ステップの実施にあたって、複数の第２の半導体チップを一方向にシフトしながら積層することによってシフト積層部分を形成し、スペーサによって構成された支持体によって当該シフト積層部分を支持する。

【0020】

この半導体装置の製造方法では、複数の第２の半導体チップが一方向にシフトしたシフト積層部分をチップ積層体に設けることにより、各第２の半導体チップに対するボンディングワイヤの配置が容易となる。また、基板の厚さ方向から見て、チップ積層体と重なるように第１の半導体チップを配置できるため、半導体装置の小型化が図られる。さらに、この半導体装置の製造方法では、チップ積層体のシフト積層部分をスペーサによって構成された支持体によって支持している。この支持体は、コレットによる押圧力に対するチップ積層体の支えとして機能すると共に、チップ積層体への伝熱経路の一つとして機能し得る。したがって、接合時の温度、熱の付加時間、コレットによる押圧力を増大させることなく複数の第２の半導体チップの接合を実施でき、接合時の接着層の発泡や基板の反り、第２の半導体チップにおけるクラックの発生などを好適に抑制できる。熱の付加時間を抑えることで、製造工程に要する時間も抑えることができる。以上により、この半導体装置の製造方法では、生産性及び製造歩留まりの双方を十分に確保できる。

【発明の効果】

【0021】

本開示によれば、生産性及び製造歩留まりの双方を十分に確保できる。

【図面の簡単な説明】

【0022】

【図1】本開示の第１実施形態に係る半導体装置の構成を示す模式的な断面図である。

【図2】（ａ）は、スペーサの層構成の一例を示す模式的な断面図であり、（ｂ）は、スペーサの層構成の別例を示す模式的な断面図である。

【図3】（ａ）は、図１に示した半導体装置の製造に係る第１の接合ステップを示す模式的な断面図であり、（ｂ）は、後続する第２の接合ステップを示す模式的な断面図である。

【図4】本開示の第２実施形態に係る半導体装置の構成を示す模式的な断面図である。

【図5】（ａ）は、図４に示した半導体装置の製造に係る第１の接合ステップを示す模式的な断面図であり、（ｂ）は、後続する第２の接合ステップを示す模式的な断面図である。

【図6】本開示の第３実施形態に係る半導体装置の構成を示す模式的な断面図である。

【図7】（ａ）は、図６に示した半導体装置の製造に係る第１の接合ステップを示す模式的な断面図であり、（ｂ）は、後続する第２の接合ステップを示す模式的な断面図である。

【図8】本開示の第４実施形態に係る半導体装置の構成を示す模式的な断面図である。

【図9】（ａ）は、図８に示した半導体装置の製造に係る第１の接合ステップを示す模式的な断面図であり、（ｂ）は、後続する第２の接合ステップを示す模式的な断面図である。

【発明を実施するための形態】

【0023】

以下、図面を参照しながら、本開示の一側面に係る半導体装置及び半導体装置の製造方法の好適な実施形態について詳細に説明する。

【0024】

以下の説明では、同一要素には同一符号を用い、重複する説明は省略する。図中の寸法及び寸法割合は便宜的なものであり、必ずしも実際の寸法を反映したものではない。本明細書中、「～」を用いて示された数値範囲は、「～」の前後に記載される数値をそれぞれ最小値及び最大値として含む。本明細書において段階的に記載されている数値範囲の上限値又は下限値は、他の段階の数値範囲の上限値又は下限値に置き換えてもよい。また、本明細書における「層」は、平面図として観察したときに、被形成物の全面に形成されている態様、及び被形成物の一部に形成されている態様のいずれも包含される。
［第１実施形態］

【0025】

図１は、本開示の第１実施形態に係る半導体装置の構成を示す模式的な断面図である。図１に示す半導体装置１Ａは、ＮＡＮＤ型フラッシュメモリなどのメモリ用半導体パッケージとして構成されている。図１に示すように、半導体装置１Ａは、基板２と、コントローラチップ（第１の半導体チップ）３と、複数のメモリチップ（第２の半導体チップ）４を積層してなるチップ積層体５と、複数のボンディングワイヤＷと、支持体６とを含んで構成されている。コントローラチップ３、複数のメモリチップ４、及び複数のボンディングワイヤＷは、基板２の一面２ａに設けられた封止材７によって封止されている。封止材７は、例えばエポキシ樹脂によって構成されている。封止材７の構成材料には、フィラー、硬化剤、硬化促進剤などが含まれていてもよい。また、必要に応じて着色剤、離型剤、改質剤、難燃剤などが含まれていてもよい。

【0026】

基板２は、例えば有機基板である。基板２は、リードフレーム等の金属基板であってもよい。基板２は、一面２ａ及び他面２ｂを有している。基板２の一面２ａ及び他面２ｂには、ソルダーレジスト等による表面処理が施されている。基板２の他面２ｂの所定の位置には、半導体装置１Ａの実装に用いられる複数の接続端子が設けられている。基板２には、複数の接続端子の位置に対応して、基板２の一面２ａから他面２ｂに至る複数のビアが設けられている。

【0027】

コントローラチップ３は、接着層Ａ１を介して基板２の一面２ａに接合されている。コントローラチップ３は、複数のボンディングワイヤＷ及び基板２のビア内の導電層を介して、基板２の他面２ｂ側の所定の接続端子に電気的に接続されている。コントローラチップ３と基板２の電極との電気的な接続には、ボンディングワイヤＷに代えて、バンプ接続（例えばＣｕバンプとハンダを用いた接続）が用いられていてもよい。

【0028】

接着層Ａ１の厚さは、例えば１０～２５μｍ程度となっている。接着層Ａ１の構成材料としては、例えば熱硬化性樹脂が挙げられる。熱硬化性樹脂組成物は、半硬化（Ｂステージ）状態を経て、その後の硬化処理によって完全硬化（Ｃステージ）状態になるものである。熱硬化性樹脂組成物には、例えばエポキシ樹脂と、硬化剤と、エラストマ（例えばアクリル樹脂）とが含まれている。また、必要に応じて、無機フィラー及び硬化促進剤などが含まれていてもよい。

【0029】

チップ積層体５は、複数のメモリチップ４が接着層Ａ２を介して積層されることによって構成されている。チップ積層体５におけるメモリチップ４の積層段数は、図１の例では８段となっているが、実際には半導体装置１Ａに要求されるメモリ容量に応じて設定される。チップ積層体５における最下段のメモリチップ４は、接着層Ａ２を介して基板２の一面２ａに接合されている。複数のメモリチップ４のそれぞれは、複数のボンディングワイヤＷ及び基板２のビア内壁の導電層を介して、基板２の他面２ｂ側の所定の接続端子に電気的に接続されている。チップ積層体５は、基板２の一面２ａにおいて、コントローラチップ３から離間した位置に配置されている。本実施形態では、コントローラチップ３とチップ積層体５とは、基板２の厚さ方向から見て、互いに重ならない位置に配置されている。

【0030】

接着層Ａ２の厚さは、例えば３～１４０μｍ程度となっている。接着層Ａ２の厚さは、例えば３～２０μｍ程度となっていてもよい。接着層Ａ２の構成材料としては、接着層Ａ１と同様に、例えば熱硬化性樹脂が挙げられる。熱硬化性樹脂組成物は、半硬化（Ｂステージ）状態を経て、その後の硬化処理によって完全硬化（Ｃステージ）状態になるものである。熱硬化性樹脂組成物には、例えばエポキシ樹脂と、硬化剤と、エラストマ（例えばアクリル樹脂）とが含まれている。また、必要に応じて、無機フィラー及び硬化促進剤などが含まれていてもよい。

【0031】

チップ積層体５は、複数のメモリチップ４が一方向にシフトしたシフト積層部分５Ｆを有している。本実施形態では、チップ積層体５の全体がシフト積層部分５Ｆとなっている。シフト積層部分５Ｆでは、積層方向に隣り合う下段のメモリチップ４に対し、上段のメモリチップ４がコントローラチップ３側にシフトしている。上段のメモリチップ４のシフトにより、下段のメモリチップ４の頂面の一部が基板２と反対側に露出すると共に、上段のメモリチップ４の底面の一部が接着層Ａ２と共に基板２側に露出する。メモリチップ４の頂面の露出領域は、ボンディングワイヤＷの接続領域として用いられている。メモリチップ４の底面の接着層Ａ２の露出領域は、支持体６によるチップ積層体５の支持領域として用いられている。

【0032】

支持体６は、チップ積層体５のシフト積層部分５Ｆを支持する部材である。支持体６は、熱伝導性を有するスペーサ１１によって構成されている。本実施形態では、支持体６は、単体のスペーサ１１によって構成されている。支持体６は、基板２の厚さ方向について、基板２の一面２ａとチップ積層体５のシフト積層部分５Ｆとの間に配置され、チップ積層体５の中段のメモリチップ４を支持している。

【0033】

スペーサ１１の底面は、基板２の一面２ａにおいて、コントローラチップ３とチップ積層体５との間の位置に配置され、後述の熱硬化性樹脂層１２によって基板２の一面２ａに接合されている。スペーサ１１の頂面は、チップ積層体５のシフト積層部分５Ｆにおいて、中間層（図１では５段目）となるメモリチップ４の底面の接着層Ａ２の一部に接合されている。

【0034】

スペーサ１１は、２段目以降のメモリチップ４のいずれを支持するものであってもよい。スペーサ１１は、積層方向の中間に位置するメモリチップ４を支持してもよく、中間よりも下段側或いは上段側に位置するメモリチップ４を支持してもよい。スペーサ１１は、支持しているメモリチップ４の下段のメモリチップ４の側面に対して接触していてもよく、離間していてもよい。

【0035】

本実施形態では、スペーサ１１は、図２（ａ）に示すように、熱硬化性樹脂層１２と、熱硬化性樹脂層１２よりも高い剛性を有する高剛性層１３とによる２層構成となっている。熱硬化性樹脂層１２は、例えばダイアタッチフィルム（DAF: Die Attach Film）に相当する部材によって構成されている。熱硬化性樹脂層１２は、例えば半硬化（Ｂステージ）状態を経て、その後の硬化処理によって完全硬化物（Ｃステージ）状態となり得るものである。熱硬化性樹脂組成物には、エポキシ樹脂と、硬化剤と、エラストマ（例えば、アクリル樹脂）とが含まれる。熱硬化性樹脂組成物には、必要に応じて、カップリング剤及び硬化促進剤等が更に含まれていてもよい。

【0036】

熱硬化性樹脂層１２は、電気伝導性ダイアタッチフィルム（C-DAF: Conductive Die Attach Film）に相当する部材によって構成されていてもよい。この場合、熱硬化性樹脂組成物には、金属粒子が更に含まれ得る。金属粒子は、スペーサ１１の熱伝導性の向上にも寄与する。金属粒子としては、例えば銀、銅、金、アルミニウム、マグネシウム、タングステン、モリブデン、亜鉛、ニッケル、鉄、白金、スズ、鉛、及びチタンからなる群より選ばれる少なくとも１種の金属が挙げられる。金属粒子は、銀、銅、及び金からなる群より選ばれる少なくとも１種の金属であってもよい。金属粒子は、１種の金属によって構成されていてもよく、２種以上の金属によって構成されていてもよい。金属粒子が２種以上の金属から構成される場合、金属粒子の表面を当該金属粒子とは異なる金属で被覆した金属被覆金属粒子を用いてもよい。

【0037】

金属粒子は、例えば電気伝導率（０℃）が４０×１０^６Ｓ／ｍ以上である金属、又は熱伝導率（２０℃）が２５０Ｗ／ｍ・Ｋ以上である金属）から構成される導電性粒子であってもよい。電気伝導率（０℃）が４０×１０^６Ｓ／ｍ以上である金属としては、金（４９×１０^６Ｓ／ｍ）、銀（６７×１０^６Ｓ／ｍ）、銅（６５×１０^６Ｓ／ｍ）などが挙げられる。熱伝導率（２０℃）が２５０Ｗ／ｍ・Ｋ以上である金属としては、金（２９５Ｗ／ｍ・Ｋ）、銀（４１８Ｗ／ｍ・Ｋ）、銅（３７２Ｗ／ｍ・Ｋ）などが挙げられる。電気伝導率、熱伝導率、及び酸化耐性の観点から、金属粒子は、銀粒子であってもよい。銀粒子は、例えば銀単独で構成される粒子であってもよく、金属粒子の表面を銀で被覆した銀被覆金属粒子であってもよい。銀被覆金属粒子としては、例えば銀被覆銅粒子などが挙げられる。

【0038】

高剛性層１３は、例えばポリイミド層、或いは金属層によって構成されている。高剛性層１３は、コントローラチップ３及びメモリチップ４とは異なるダミーの半導体チップ（シリコンチップ）によって構成されていてもよい。金属層としては、例えば銅層、アルミニウム層などを用いることができる。金属層を用いる場合、例えば基板２の構成材料と金属材料との間の光学的なコントラストにより、スペーサ１１を基板２の一面２ａに配置する際のスペーサ１１の視認性を高めることができる。

【0039】

スペーサ１１は、図２（ｂ）に示すように、一対の熱硬化性樹脂層１２，１２によって熱硬化性樹脂層１２よりも高い剛性を有する高剛性層１３を挟んだ３層構成となっていてもよい。３層構成のスペーサ１１を用いる場合、当該スペーサ１１の頂面側の熱硬化性樹脂層１２は、チップ積層体５のシフト積層部分５Ｆにおいて、中間層（図１では５段目）となるメモリチップ４の底面の接着層Ａ２の一部に接合される。

【0040】

本実施形態及び後述の第２実施形態～第４実施形態では、図２（ａ）に示す２層構成のスペーサ１１を例示しているが、これらの各実施形態について図２（ｂ）に示す３層構成のスペーサ１１に置き換えることが可能である。第３実施形態及び第４実施形態のように、スペーサ１１が複数積層されたスペーサ積層体１５によって支持体６を構成する場合、２層構成のスペーサ１１と３層構成のスペーサ１１とを組み合わせて用いてもよい。

【0041】

図３（ａ）及び図３（ｂ）は、図１に示した半導体装置１Ａの製造工程を示す模式的な断面図である。半導体装置１Ａを製造するにあたっては、基板２の一面２ａにコントローラチップ３を接合する第１の接合ステップＳ０１と、複数のメモリチップ４を接着層Ａ１を介して積層し、基板２の一面２ａにチップ積層体５を接合する第２の接合ステップＳ０２とを実施する。以下の説明では、第１の接合ステップＳ０１の後に第２の接合ステップＳ０２を実施する態様を例示するが、第１の接合ステップＳ０１と第２の接合ステップＳ０２とは、いずれを先に実施してもよい。

【0042】

第１の接合ステップＳ０１では、図３（ａ）に示すように、まず、加熱ステージＨに基板２を載置する。次に、基板２の一面２ａに接着層Ａ１を介してコントローラチップ３を配置し、加熱ステージＨによって接着層Ａ１に熱を付加することで、基板２の一面２ａにコントローラチップ３を接合する。接合後、複数のボンディングワイヤＷ及び基板２のビア内の導電層を介して、コントローラチップ３を基板２の他面２ｂ側の所定の接続端子に電気的に接続する。

【0043】

また、基板２の一面２ａに支持体６を配置し、加熱ステージＨによって熱硬化性樹脂層１２に熱を付加することで、基板２の一面２ａにおいてコントローラチップ３と離間した位置に支持体６を接合する（支持体接合ステップ）。基板２の一面２ａに対するコントローラチップ３の接合と支持体６の接合とは、いずれを先に実施してもよく、同時に実施してもよい。基板２の一面２ａへのコントローラチップ３及び支持体６の接合の際の加熱ステージＨの温度は、例えば１００℃～１４０℃、荷重は０．０５ＭＰａ～０．２ＭＰａ、熱及び荷重の付加時間は０．３秒～３．０秒である。

【0044】

次に、図３（ｂ）に示すように、基板２の一面２ａに複数のメモリチップ４を接着層Ａ２を介して積層し、チップ積層体５を形成する。複数のメモリチップ４の積層の際、積層方向に隣り合う下段のメモリチップ４に対し、上段のメモリチップ４をコントローラチップ３側にシフトさせ、チップ積層体５の全体にシフト積層部分５Ｆを形成する。このとき、チップ積層体５のシフト積層部分５Ｆにおいて、所定段のメモリチップ４の底面の接着層Ａ２の一部をスペーサ１１の頂面に載置し、シフト積層部分５Ｆを支持体６によって支持する。

【0045】

第２の接合ステップＳ０２では、チップ積層体５の形成の後、加熱ステージＨによってチップ積層体５の各接着層Ａ２に熱を付加することで、基板２の一面２ａに最下段のメモリチップ４を接合すると共に、積層方向に隣り合うメモリチップ４，４同士を互いに接合する。接合の際、加熱ステージＨから基板２を介してチップ積層体５に付加される熱は、下段のメモリチップ４から上段のメモリチップ４に向かって順に伝熱する（図３（ｂ）の矢印Ｆ１）。本実施形態では、チップ積層体５のシフト積層部分５Ｆが支持体６によって支持されているため、加熱ステージＨから基板２を介してチップ積層体５に付加される熱は、支持体６を伝熱した後、当該支持体６が支持する中段のメモリチップ４から上段及び下段のメモリチップ４に向かって順に伝熱する（図３（ｂ）の矢印Ｆ２）。

【0046】

接合にあたっては、最上段のメモリチップ４にコレット（不図示）を当接し、当該コレットによってチップ積層体５の各メモリチップ４に基板２の厚さ方向の押圧力を付与してもよい。この場合、コレットからチップ積層体５に付与される押圧力に対し、各メモリチップ４が下段のメモリチップ４によって支持されることに加え、シフト積層部分５Ｆを支持する支持体６が支柱として機能する。したがって、複数のメモリチップ４が一方向にシフトしたシフト積層部分５Ｆを有するチップ積層体５においても、コレットから付与される押圧力に対してチップ積層体５がしっかりと支持される。

【0047】

基板２の一面２ａへの最下段のメモリチップ４の接合及び積層方向に隣り合うメモリチップ４，４同士の接合の際の加熱ステージＨの温度は、コントローラチップ３及び支持体６の接合の際と同様、例えば１００℃～１４０℃、荷重は０．０５ＭＰａ～０．２ＭＰａ、熱及び荷重の付加時間は０．３秒～３．０秒である。

【0048】

チップ積層体５の接合の後、複数のボンディングワイヤＷ及び基板２のビア内の導電層を介して、各メモリチップ４を基板２の他面２ｂ側の所定の接続端子に電気的に接続する。ボンディングワイヤＷの接合後、基板２の一面２ａに封止材７を形成し、コントローラチップ３、複数のメモリチップ４、及び複数のボンディングワイヤＷを封止する。これにより、図１に示した半導体装置１Ａが得られる。

【0049】

以上説明したように、半導体装置１Ａでは、複数のメモリチップ４が一方向にシフトしたシフト積層部分５Ｆをチップ積層体５に設けることにより、各メモリチップ４に対するボンディングワイヤＷの配置が容易となる。また、メモリチップ４の積層段数が多くなった場合に、基板２の厚さ方向から見て、チップ積層体５と重なるようにコントローラチップ３を配置できるため、半導体装置１Ａの小型化が図られる。

【0050】

さらに、半導体装置１Ａでは、チップ積層体５のシフト積層部分５Ｆがスペーサ１１によって構成された支持体６によって支持されている。支持体６は、コレットによる押圧力に対するチップ積層体５の支えとして機能すると共に、チップ積層体５への伝熱経路の一つとして機能し得る。したがって、接合時の温度、熱の付加時間、コレットによる押圧力を増大させることなく複数のメモリチップ４の接合を実施でき、接合時の接着層Ａ２の発泡や基板２の反り、メモリチップ４におけるクラックの発生などを好適に抑制できる。熱の付加時間を抑えることで、製造工程に要する時間も抑えることができる。以上により、半導体装置１Ａでは、生産性及び製造歩留まりの双方を十分に確保できる。

【0051】

本実施形態では、スペーサ１１が熱伝導性を有している。このため、支持体６による伝熱経路の伝熱効率を十分に高めることができる。

【0052】

本実施形態では、支持体６が基板２の一面２ａとチップ積層体５のシフト積層部分５Ｆとの間に配置されている。このような構成によれば、支持体６によってチップ積層体５のシフト積層部分５Ｆをしっかりと支えることができる。また、接合時の熱を支持体６を介して基板２側からチップ積層体５に効率良く伝導できる。

【0053】

本実施形態では、スペーサ１１は、熱硬化性樹脂層１２と、熱硬化性樹脂層１２よりも高い剛性を有する高剛性層１３とによる２層構成となっている。この場合、高剛性層１３によってスペーサ１１の剛性を確保しつつ、熱硬化性樹脂層１２によってスペーサ１１と基板２との接合を実現できる。したがって、チップ積層体５のシフト積層部分５Ｆを支持体６によって一層しっかりと支えることができる。

【0054】

スペーサ１１は、一対の熱硬化性樹脂層１２，１２によって熱硬化性樹脂層１２よりも高い剛性を有する高剛性層１３を挟んだ３層構成となっていてもよい。この場合、高剛性層１３によってスペーサ１１の剛性を確保しつつ、一対の熱硬化性樹脂層１２，１２によってスペーサ１１と基板２との接合、或いはスペーサ１１とチップ積層体５のシフト積層部分５Ｆとの接合を実現できる。したがって、チップ積層体５のシフト積層部分５Ｆを支持体６によって一層しっかりと支えることができる。
［第２実施形態］

【0055】

図４は、本開示の第２実施形態に係る半導体装置の構成を示す模式的な断面図である。同図に示すように、第２実施形態に係る半導体装置１Ｂは、支持体６がコントローラチップ３とチップ積層体５のシフト積層部分５Ｆとの間に配置されている点で、支持体６が基板２とチップ積層体５のシフト積層部分５Ｆとの間に配置されている第１実施形態と相違している。

【0056】

具体的には、半導体装置１Ｂでは、コントローラチップ３の頂面に支持体６が載置されている。スペーサ１１の底面は、熱硬化性樹脂層１２によってコントローラチップ３の頂面に接合されている。スペーサ１１の頂面は、第１実施形態と同様に、チップ積層体５のシフト積層部分５Ｆにおいて、中間層（図１では５段目）となるメモリチップ４の底面の接着層Ａ２の一部に接合されている。

【0057】

図５（ａ）及び図５（ｂ）は、図４に示した半導体装置１Ｂの製造工程を示す模式的な断面図である。第１の接合ステップＳ０１は、第１実施形態と同様である。第１の接合ステップＳ０１の実施後、図５（ａ）に示すように、コントローラチップ３の頂面に支持体６を配置し、加熱ステージＨによって熱硬化性樹脂層１２に熱を付加することで、コントローラチップ３の頂面に支持体６を接合する。

【0058】

次に、図５（ｂ）に示すように、基板２の一面２ａに複数のメモリチップ４を接着層Ａ２を介して積層し、チップ積層体５を形成する。複数のメモリチップ４の積層の際、第１実施形態と同様に、チップ積層体５のシフト積層部分５Ｆにおいて、所定段のメモリチップ４の底面の接着層Ａ２の一部をスペーサ１１の頂面に載置し、シフト積層部分５Ｆを支持体６によって支持する。

【0059】

第２の接合ステップＳ０２は、第１の実施形態と同様である。すなわち、チップ積層体５の形成の後、加熱ステージＨによってチップ積層体５の各接着層Ａ２に熱を付加することで、基板２の一面２ａに最下段のメモリチップ４を接合すると共に、積層方向に隣り合うメモリチップ４，４同士を互いに接合する。チップ積層体５の接合の後、各メモリチップ４を基板２の他面２ｂ側の所定の接続端子に電気的に接続し、基板２の一面２ａに封止材７を形成することで、図４に示した半導体装置１Ｂが得られる。

【0060】

かかる半導体装置１Ｂにおいても、第１実施形態と同様の作用効果を奏し、生産性及び製造歩留まりの双方を十分に確保できる。また、半導体装置１Ｂでは、コントローラチップとチップ積層体のシフト積層部分との間に配置されている。このような構成によれば、支持体６によってチップ積層体５のシフト積層部分５Ｆをしっかりと支えることができる。また、コントローラチップ３の厚さの分、スペーサ１１の厚さを削減できる。
［第３実施形態］

【0061】

図６は、本開示の第３実施形態に係る半導体装置の構成を示す模式的な断面図である。同図に示すように、第３実施形態に係る半導体装置１Ｃは、スペーサ１１が複数積層されたスペーサ積層体１５によって支持体６が構成されている点で、単体のスペーサ１１で支持体６が構成されている第１実施形態と相違している。

【0062】

具体的には、半導体装置１Ｃでは、複数（ここでは３段）のスペーサ１１によってスペーサ積層体１５が構成されている。１段目のスペーサ１１の底面は、熱硬化性樹脂層１２によって基板２の一面２ａに接合されている、２段目及び３断面のスペーサ１１の底面は、熱硬化性樹脂層１２によって下段側のスペーサ１１の頂面にそれぞれ接合されている。

【0063】

スペーサ積層体１５は、複数のスペーサ１１がチップ積層体５におけるシフト積層部分５Ｆのシフト方向と同じ方向にシフトしたシフト積層部分１５Ｆを有している。スペーサ積層体１５のシフト積層部分１５Ｆでは、上段のスペーサ１１のシフトにより、下段のスペーサ１１の頂面の一部が露出する。スペーサ１１の頂面の露出領域は、チップ積層体５のシフト積層部分５Ｆを支持する支持領域として用いられている。図６の例では、１段目のスペーサ１１は、３段目のメモリチップ４の底面の接着層Ａ２の一部に接合され、２段目のスペーサ１１は、５段目のメモリチップ４の底面の接着層Ａ２の一部に接合されている、また、３段目のスペーサ１１は、７段目のメモリチップの底面の接着層Ａ２の一部に接合されている。

【0064】

図７（ａ）及び図７（ｂ）は、図６に示した半導体装置１Ｃの製造工程を示す模式的な断面図である。第１の接合ステップＳ０１は、第１実施形態と同様である。第１の接合ステップＳ０１の実施後、図７（ａ）に示すように、基板２の一面２ａに複数のスペーサ１１を積層する。そして、加熱ステージＨによって各段の熱硬化性樹脂層１２に熱を付加することで、スペーサ積層体１５を形成する。複数のスペーサ１１の積層の際、積層方向に隣り合う下段のスペーサ１１に対し、上段のスペーサ１１をコントローラチップ３側にシフトさせ、スペーサ積層体１５の全体にシフト積層部分１５Ｆを形成する。

【0065】

次に、図７（ｂ）に示すように、基板２の一面２ａに複数のメモリチップ４を接着層Ａ２を介して積層し、チップ積層体５を形成する。複数のメモリチップ４の積層の際、チップ積層体５のシフト積層部分５Ｆにおいて、所定段のメモリチップ４の底面の接着層Ａ２の一部を各段のスペーサ１１の頂面にそれぞれ載置し、シフト積層部分５Ｆをスペーサ積層体１５によって支持する。

【0066】

第２の接合ステップＳ０２は、第１の実施形態と同様である。すなわち、チップ積層体５の形成の後、加熱ステージＨによってチップ積層体５の各接着層Ａ２に熱を付加することで、基板２の一面２ａに最下段のメモリチップ４を接合すると共に、積層方向に隣り合うメモリチップ４，４同士を互いに接合する。チップ積層体５の接合の後、各メモリチップ４を基板２の他面２ｂ側の所定の接続端子に電気的に接続し、基板２の一面２ａに封止材７を形成することで、図６に示した半導体装置１Ｃが得られる。

【0067】

かかる半導体装置１Ｃにおいても、第１実施形態と同様の作用効果を奏し、生産性及び製造歩留まりの双方を十分に確保できる。半導体装置１Ｃでは、スペーサ１１が複数積層されたスペーサ積層体１５によって支持体６が構成されている。このような構成によれば、チップ積層体５におけるメモリチップ４の積層段数が増加した場合であっても、支持体６の高さをスペーサ１１の積層段数によって容易に調整できる。

【0068】

また、半導体装置１Ｃでは、スペーサ積層体１５は、複数のスペーサ１１がチップ積層体におけるシフト積層部分５Ｆのシフト方向と同じ方向にシフトしたシフト積層部分１５Ｆを有している。これにより、チップ積層体５のシフト積層部分５Ｆをスペーサ積層体１５のシフト積層部分１５Ｆによって複数箇所で支持できる。したがって、支持体６によってチップ積層体５のシフト積層部分５Ｆを一層十分に支えることができる。また、加熱ステージＨから支持体６介してチップ積層体５に伝熱する熱のルートが複数に分岐するため（図７（ｂ）の矢印Ｆ２）、接合時の熱をチップ積層体５に一層効率良く伝導できる。
［第４実施形態］

【0069】

図８は、本開示の第４実施形態に係る半導体装置の構成を示す模式的な断面図である。同図に示すように、第４実施形態に係る半導体装置１Ｄは、スペーサ１１が複数積層されたスペーサ積層体１５によって支持体６が構成されている点で、単体のスペーサ１１で支持体６が構成されている第１実施形態と相違している。また、スペーサ積層体１５のシフト積層部分１５Ｆにおける各段のスペーサ１１のシフト方向が第３実施形態と相違している。

【0070】

具体的には、半導体装置１Ｄでは、複数（ここでは３段）のスペーサ１１によってスペーサ積層体１５が構成され、スペーサ積層体１５は、複数のスペーサ１１がチップ積層体５におけるシフト積層部分５Ｆのシフト方向と反対方向にシフトしたシフト積層部分１５Ｆを有している。図８の例では、最上段となる３段目のスペーサ１１が７段目のメモリチップ４の底面の接着層Ａ２の一部に接合されている。

【0071】

半導体装置１Ｄでは、複数のスペーサ１１のシフト方向がチップ積層体５におけるシフト積層部分５Ｆのシフト方向となっていることで、チップ積層体５のシフト積層部分５Ｆと、スペーサ積層体１５のシフト積層部分１５Ｆとに囲まれた領域Ｒが基板２の一面２ａ側に形成されている。コントローラチップ３は、基板２の一面２ａにおいて領域Ｒ内に位置し、且つ基板２の厚さ方向から見てチップ積層体５と重なるように配置されている。

【0072】

図９（ａ）及び図９（ｂ）は、図８に示した半導体装置１Ｄの製造工程を示す模式的な断面図である。第１の接合ステップＳ０１は、第１実施形態と同様である。第１の接合ステップＳ０１の実施後、図９（ａ）に示すように、基板２の一面２ａに複数のスペーサ１１を積層する。そして、加熱ステージＨによって各段の熱硬化性樹脂層１２に熱を付加することで、スペーサ積層体１５を形成する。複数のスペーサ１１の積層の際、積層方向に隣り合う下段のスペーサ１１に対し、上段のスペーサ１１をチップ積層体５側にシフトさせ、スペーサ積層体１５の全体にシフト積層部分１５Ｆを形成する。

【0073】

次に、図７（ｂ）に示すように、基板２の一面２ａに複数のメモリチップ４を接着層Ａ２を介して積層し、チップ積層体５を形成する。複数のメモリチップ４の積層の際、チップ積層体５のシフト積層部分５Ｆにおいて、所定段のメモリチップ４の底面の接着層Ａ２の一部を最上段のスペーサ１１の頂面に載置し、シフト積層部分５Ｆをスペーサ積層体１５によって支持する。

【0074】

第２の接合ステップＳ０２は、第１の実施形態と同様である。すなわち、チップ積層体５の形成の後、加熱ステージＨによってチップ積層体５の各接着層Ａ２に熱を付加することで、基板２の一面２ａに最下段のメモリチップ４を接合すると共に、積層方向に隣り合うメモリチップ４，４同士を互いに接合する。チップ積層体５の接合の後、各メモリチップ４を基板２の他面２ｂ側の所定の接続端子に電気的に接続し、基板２の一面２ａに封止材７を形成することで、図８に示した半導体装置１Ｄが得られる。

【0075】

かかる半導体装置１Ｄにおいても、第１実施形態と同様の作用効果を奏し、生産性及び製造歩留まりの双方を十分に確保できる。半導体装置１Ｄでは、スペーサ１１が複数積層されたスペーサ積層体１５によって支持体６が構成されている。このような構成によれば、チップ積層体５におけるメモリチップ４の積層段数が増加した場合であっても、支持体６の高さをスペーサ１１の積層段数によって容易に調整できる。半導体装置１Ｄでは、スペーサ積層体１５は、複数のスペーサ１１がチップ積層体におけるシフト積層部分５Ｆのシフト方向と反対の方向にシフトしたシフト積層部分１５Ｆを有している。これにより、支持体６によってチップ積層体５のシフト積層部分５Ｆをしっかりと支えることができる。

【0076】

さらに、半導体装置１Ｄでは、コントローラチップ３は、基板２の一面２ａにおいて、チップ積層体５のシフト積層部分５Ｆと、スペーサ積層体１５のシフト積層部分１５Ｆとに囲まれた領域Ｒに配置されている。このように、チップ積層体５のシフト積層部分５Ｆと、スペーサ積層体１５のシフト積層部分１５Ｆとに囲まれた余剰の領域Ｒにコントローラチップ３を配置することで、基板２の一面２ａの配置効率が向上し、半導体装置１Ｄの小型化が図られる。
［変形例］

【0077】

本開示は、上記実施形態に限られるものではない。例えば上記実施形態では、複数の第２の半導体チップとしていずれもメモリチップ４を例示しているが、複数の第２の半導体チップは、同種の半導体チップに限られず、異種の半導体チップを含んで構成されていてもよい。図２（ｂ）に示したように、一対の熱硬化性樹脂層１２，１２によって高剛性層１３を挟むことでスペーサ１１を構成する場合、一対の熱硬化性樹脂層１２，１２は、互いに同じ構成及び組成であってもよく、互いに異なる構成及び組成であってもよい。

【0078】

また、例えば上記各実施形態では、チップ積層体５の全体がシフト積層部分５Ｆとなっているが、チップ積層体５の一部のみがシフト積層部分５Ｆとなっていてもよい。また、チップ積層体５において、コントローラチップ３側にシフトするシフト積層部分５Ｆと、コントローラチップ３と反対側にシフトするシフト積層部分５Ｆとが組み合わせられていてもよい。この場合、コントローラチップ３と反対側にシフトするシフト積層部分５Ｆを別の支持体６によって支持する態様としてもよい。第３実施形態では、スペーサ積層体１５が基板２の一面２ａに接合されているが、第２実施形態のようにスペーサ積層体１５がコントローラチップ３の頂面に接合された態様としてもよい。

【0079】

本開示の要旨は、以下の［１］～［１１］に示すとおりである。
［１］基板と、前記基板の一面に接合された第１の半導体チップと、複数のメモリチップが接着層を介して積層され、前記基板の一面に接合されたチップ積層体と、を備え、前記チップ積層体は、前記複数のメモリチップが一方向にシフトしたシフト積層部分を有し、前記シフト積層部分は、スペーサによって構成された支持体によって支持されている半導体装置。
［２］前記スペーサは、熱伝導性を有している［１］記載の半導体装置。
［３］前記支持体は、前記基板の一面と前記チップ積層体のシフト積層部分との間に配置されている［１］又は［２］記載の半導体装置。
［４］前記支持体は、前記第１の半導体チップと前記チップ積層体のシフト積層部分との間に配置されている［１］又は［２］記載の半導体装置。
［５］前記支持体は、前記スペーサが複数積層されたスペーサ積層体によって構成されている［１］～［４］のいずれか記載の半導体装置。
［６］前記スペーサ積層体は、前記複数のスペーサが前記チップ積層体における前記シフト積層部分のシフト方向と同じ方向にシフトしたシフト積層部分を有している［５］記載の半導体装置。
［７］前記スペーサ積層体は、前記複数のスペーサが前記チップ積層体における前記シフト積層部分のシフト方向と反対の方向にシフトしたシフト積層部分を有している［５］記載の半導体装置。
［８］前記第１の半導体チップは、前記基板の一面において、前記チップ積層体の前記シフト積層部分と、前記スペーサ積層体の前記シフト積層部分とに囲まれた領域に配置されている［７］記載の半導体装置。
［９］前記スペーサは、熱硬化性樹脂層と、前記熱硬化性樹脂層よりも高い剛性を有する高剛性層とによる２層構成となっている［１］～［８］のいずれか記載の半導体装置。
［１０］前記スペーサは、一対の熱硬化性樹脂層によって前記熱硬化性樹脂層よりも高い剛性を有する高剛性層を挟んだ３層構成となっている［１］～［８］のいずれか記載の半導体装置。
［１１］基板の一面に第１の半導体チップを接合する第１の接合ステップと、複数のメモリチップを接着層を介して積層し、前記基板の一面にチップ積層体を接合する第２の接合ステップと、を備え、前記第２の接合ステップの実施にあたって、前記複数のメモリチップを一方向にシフトしながら積層することによってシフト積層部分を形成し、スペーサによって構成された支持体によって当該シフト積層部分を支持する半導体装置の製造方法。

【符号の説明】

【0080】

１Ａ～１Ｄ…半導体装置、２…基板、２ａ…一面、３…コントローラチップ（第１の半導体チップ）、４…メモリチップ（第２の半導体チップ）、５…チップ積層体、５Ｆ…シフト積層部分、６…支持体、１１…スペーサ、１２…熱硬化性樹脂層、１３…高剛性層、１５…スペーサ積層体、１５Ｆ…シフト積層部分、Ａ２…接着層、Ｒ…領域。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】