特開 2024-126314 半導体装置及び半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024126314

(43)【公開日】2024-09-20

(54)【発明の名称】半導体装置及び半導体装置の製造方法

(51)【国際特許分類】

   H01L 25/07 20060101AFI20240912BHJP

   H01L 21/60 20060101ALI20240912BHJP

【ＦＩ】

H01L25/08 E

H01L21/60 301A

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2023034614

(22)【出願日】2023-03-07

(71)【出願人】

【識別番号】000004455

【氏名又は名称】株式会社レゾナック

(74)【代理人】

【識別番号】100088155

【弁理士】

【氏名又は名称】長谷川 芳樹

(74)【代理人】

【識別番号】100128381

【弁理士】

【氏名又は名称】清水 義憲

(74)【代理人】

【識別番号】100169454

【弁理士】

【氏名又は名称】平野 裕之

(74)【代理人】

【識別番号】100148013

【弁理士】

【氏名又は名称】中山 浩光

(72)【発明者】

【氏名】大河原 奎佑

(72)【発明者】

【氏名】尾崎 義信

(72)【発明者】

【氏名】谷口 紘平

(72)【発明者】

【氏名】中村 奏美

(72)【発明者】

【氏名】橋本 裕貴

【テーマコード（参考）】

5F044

【Ｆターム（参考）】

5F044AA02

5F044CC01

(57)【要約】

【課題】生産性及び製造歩留まりの双方を十分に確保できる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置１は、基板２と、基板２の一面２ａに接合されたコントローラチップ（第１の半導体チップ）３と、複数のメモリチップ（第２の半導体チップ）４が接着層Ａ２を介して積層され、基板２の一面２ａに接合されたチップ積層体５と、を備え、チップ積層体５は、複数のメモリチップ４が一方向にシフトしたシフト積層部分５Ｆを有し、チップ積層体５における最上段のメモリチップ４には、熱伝導性を有する保護スペーサ２１が接合されている。
【選択図】図１

【特許請求の範囲】

【請求項1】

基板と、
前記基板の一面に接合された第１の半導体チップと、
複数の第２の半導体チップが接着層を介して積層され、前記基板の一面に接合されたチップ積層体と、を備え、
前記チップ積層体は、前記複数の第２の半導体チップが一方向にシフトしたシフト積層部分を有し、
前記チップ積層体における最上段の第２の半導体チップには、熱伝導性を有する保護スペーサが接合されている半導体装置。

【請求項2】

前記保護スペーサは、熱硬化性樹脂層と、前記熱硬化性樹脂層よりも高い剛性を有する高剛性層とによる２層構成となっている請求項１記載の半導体装置。

【請求項3】

前記保護スペーサは、一対の熱硬化性樹脂層によって前記熱硬化性樹脂層よりも高い剛性を有する高剛性層を挟んだ３層構成となっている請求項１記載の半導体装置。

【請求項4】

前記シフト積層部分は、支持スペーサによって構成された支持体によって支持されている請求項１～３のいずれか一項記載の半導体装置。

【請求項5】

前記支持スペーサは、熱伝導性を有している請求項４記載の半導体装置。

【請求項6】

前記支持スペーサは、熱硬化性樹脂層と、前記熱硬化性樹脂層よりも高い剛性を有する高剛性層とによる２層構成となっている請求項４記載の半導体装置。

【請求項7】

前記保護スペーサは、一対の熱硬化性樹脂層によって前記熱硬化性樹脂層よりも高い剛性を有する高剛性層を挟んだ３層構成となっている請求項４記載の半導体装置。

【請求項8】

前記保護スペーサの厚さは、前記支持スペーサの厚さよりも小さくなっている請求項４記載の半導体装置。

【請求項9】

基板の一面に第１の半導体チップを接合する第１の接合ステップと、
複数の第２の半導体チップを接着層を介して積層し、前記基板の一面にチップ積層体を接合する第２の接合ステップと、を備え、
前記第２の接合ステップの実施にあたって、前記複数の第２の半導体チップを一方向にシフトしながら積層することによって前記チップ積層体にシフト積層部分を形成すると共に、前記チップ積層体における最上段の第２の半導体チップに熱伝導性を有する保護スペーサを接合し、
前記第２の接合ステップでは、加熱ステージに前記基板を載置した状態で、前記保護スペーサを介して加熱コレットで前記チップ積層体を押圧する半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置及び半導体装置の製造方法に関する。

【背景技術】

【0002】

半導体装置の一態様として、基板上に配置されたコントローラチップ上に半導体チップを積層した構造がある。特許文献１に記載の半導体アセンブリは、いわゆるドルメン構造（或いはトンネル構造）と称される構造を有している。この従来の半導体アセンブリは、基板と、基板上に配置されたコントローラチップと、コントローラチップの上方に配置された複数のメモリチップとを備え、メモリチップが支柱のような支持部材によって支持されている。基板とコントローラチップ、基板とメモリチップ、及びメモリチップ同士は、例えば接着フィルムによる接着層を用いて接合されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特表２０１７－５１５３０６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

近年では、上述のような半導体装置の分野において、高集積化、小型化、高速化の要求が高まっている。これらの要求を満たすため、半導体装置においては、基板上のメモリチップの積層段数が増加の一途を辿っている。メモリチップの積層段数を増加させる場合、例えばメモリチップを一方向に少しずつシフトさせながら積層する部分（以下、「シフト積層部分」と称す）を設ける手法が考えられる。シフト積層部分を設ける手法によれば、各メモリチップに対するボンディングワイヤの配置が容易となる。また、斜めに積層されたメモリチップの積層体（以下、「チップ積層体」と称す）の積層方向から見て、当該積層体と重なるようにコントローラチップを配置できるため、半導体装置の小型化が図られるという利点もある。

【0005】

一方、シフト積層部分を採用する構成においては、積層段数が増加するほど積層端のメモリチップが基板から離れること、及び複数の接着層が熱伝導のボトルネックとなることで、積層端近くの接着層の濡れ拡がりが不十分となり、接着層内にボイドが生じてしまうことが考えられる。また、接着層への熱の付加にあたって、チップ積層体をコレットで積層方向に押圧する際に、押圧力によってチップ積層体が崩れてしまうことも考えられる。

【0006】

このような問題に対しては、例えば付加する熱を高温にする、コレットによる押圧力を大きくする、熱の付加時間を長くする、といった対策が想定され得る。しかしながら、付加する熱を高温にすると、接着層の発泡や基板の反りなどが発生するおそれがあり、コレットによる押圧力を大きくすると、チップ積層体に過剰な負荷がかかってメモリチップにクラックが発生するおそれがある。したがって、これらの対策では、半導体装置の製造歩留まりが得られにくいという問題がある。また、熱の付加時間を長くすると、製造工程に要する時間が長くなり、半導体装置の生産性が低下してしまうことが考えられる。

【0007】

本開示は、上記課題の解決のためになされたものであり、生産性及び製造歩留まりの双方を十分に確保できる半導体装置及び半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0008】

本開示の一側面に係る半導体装置は、基板と、基板の一面に接合された第１の半導体チップと、複数の第２の半導体チップが接着層を介して積層され、基板の一面に接合されたチップ積層体と、を備え、チップ積層体は、複数の第２の半導体チップが一方向にシフトしたシフト積層部分を有し、チップ積層体における最上段の第２の半導体チップには、熱伝導性を有する保護スペーサが接合されている。

【0009】

この半導体装置では、複数の第２の半導体チップが一方向にシフトしたシフト積層部分をチップ積層体に設けることにより、各第２の半導体チップに対するボンディングワイヤの配置が容易となる。また、第２の半導体チップの積層段数が多くなった場合に、基板の厚さ方向から見て、チップ積層体と重なるように第１の半導体チップを配置できるため、半導体装置の小型化が図られる。さらに、この半導体装置では、チップ積層体における最上段の第２の半導体チップに熱伝導性を有する保護スペーサが接合されている。この保護スペーサは、チップ積層体を基板に接合する際の加熱コレットの押圧力に対する第２の半導体チップの保護層として機能すると共に、チップ積層体への伝熱経路としても機能する。したがって、加熱コレットによる十分な押圧力をチップ積層体に付与しつつ、接合時の温度及び熱の付加時間を増大させることなく、複数の第２の半導体チップの接合を実施できる。これにより、接合時の接着層の発泡や基板の反り、第２の半導体チップにおけるクラックの発生などを好適に抑制でき、製造工程に要する時間も抑えることができる。以上により、この半導体装置では、生産性及び製造歩留まりの双方を十分に確保できる。

【0010】

保護スペーサは、熱硬化性樹脂層と、熱硬化性樹脂層よりも高い剛性を有する高剛性層とによる２層構成となっていてもよい。この場合、高剛性層によって保護スペーサの剛性を十分に確保でき、保護スペーサによるチップ積層体の保護機能を高めることができる。また、保護スペーサが熱硬化性樹脂層を有することで、保護スペーサをチップ積層体に接合する際の利便性を向上できる。

【0011】

保護スペーサは、一対の熱硬化性樹脂層によって熱硬化性樹脂層よりも高い剛性を有する高剛性層を挟んだ３層構成となっていてもよい。この場合、加熱コレットによる押圧力をチップ積層体に付与する際のクッション性を向上できる。また、半導体装置の封止の際に、封止材と保護スペーサとの間の密着性を高めることができる。

【0012】

シフト積層部分は、支持スペーサによって構成された支持体によって支持されていてもよい。この場合、支持体は、加熱コレットによる押圧力に対するチップ積層体の支えとして機能すると共に、チップ積層体への伝熱経路の一つとして機能し得る。したがって、接合時の温度、熱の付加時間、加熱コレットによる押圧力を増大させることなく複数の第２の半導体チップの接合を実施できる。

【0013】

支持スペーサは、熱伝導性を有していてもよい。この場合、支持体による伝熱経路の伝熱効率を十分に高めることができる。

【0014】

支持スペーサは、熱硬化性樹脂層と、熱硬化性樹脂層よりも高い剛性を有する高剛性層とによる２層構成となっていてもよい。この場合、高剛性層によってスペーサの剛性を確保しつつ、熱硬化性樹脂層によってスペーサと基板との接合或いはスペーサ同士の接合を実現できる。したがって、チップ積層体のシフト積層部分を支持体によって一層しっかりと支えることができる。

【0015】

保護スペーサは、一対の熱硬化性樹脂層によって熱硬化性樹脂層よりも高い剛性を有する高剛性層を挟んだ３層構成となっていてもよい。この場合、高剛性層によってスペーサの剛性を確保しつつ、一対の熱硬化性樹脂層によってスペーサと基板との接合、スペーサ同士の接合、或いはスペーサとチップ積層体のシフト積層部分との接合を実現できる。したがって、チップ積層体のシフト積層部分を支持体によって一層しっかりと支えることができる。

【0016】

保護スペーサの厚さは、支持スペーサの厚さよりも小さくなっていてもよい。この場合、保護スペーサによってチップ積層体への熱の伝導性が阻害されることを回避できる。また、チップ積層体の高背化を抑制でき、半導体装置の大型化を回避できる。

【0017】

本開示の一側面に係る半導体装置の製造方法は、基板の一面に第１の半導体チップを接合する第１の接合ステップと、複数の第２の半導体チップを接着層を介して積層し、基板の一面にチップ積層体を接合する第２の接合ステップと、を備え、第２の接合ステップの実施にあたって、複数の第２の半導体チップを一方向にシフトしながら積層することによってチップ積層体にシフト積層部分を形成すると共に、チップ積層体における最上段の第２の半導体チップに熱伝導性を有する保護スペーサを接合し、第２の接合ステップでは、加熱ステージに基板を載置した状態で、保護スペーサを介して加熱コレットでチップ積層体を押圧する。

【0018】

この半導体装置の製造方法では、複数の第２の半導体チップが一方向にシフトしたシフト積層部分をチップ積層体に設けることにより、各第２の半導体チップに対するボンディングワイヤの配置が容易となる。また、第２の半導体チップの積層段数が多くなった場合に、基板の厚さ方向から見て、チップ積層体と重なるように第１の半導体チップを配置できるため、半導体装置の小型化が図られる。さらに、この半導体装置の製造方法では、チップ積層体における最上段の第２の半導体チップに熱伝導性を有する保護スペーサが接合されている。この保護スペーサは、チップ積層体を基板に接合する際の加熱コレットの押圧力に対する第２の半導体チップの保護層として機能すると共に、チップ積層体への伝熱経路としても機能する。したがって、加熱コレットによる十分な押圧力をチップ積層体に付与しつつ、接合時の温度及び熱の付加時間を増大させることなく、複数の第２の半導体チップの接合を実施できる。これにより、接合時の接着層の発泡や基板の反り、第２の半導体チップにおけるクラックの発生などを好適に抑制でき、製造工程に要する時間も抑えることができる。以上により、この半導体装置の製造方法では、生産性及び製造歩留まりの双方を十分に確保できる。

【発明の効果】

【0019】

本開示によれば、生産性及び製造歩留まりの双方を十分に確保できる。

【図面の簡単な説明】

【0020】

【図1】本開示の一実施形態に係る半導体装置の構成を示す模式的な断面図である。

【図2】（ａ）は、保護スペーサの層構成の一例を示す模式的な断面図であり、（ｂ）は、保護スペーサの層構成の別例を示す模式的な断面図である。

【図3】（ａ）は、支持スペーサの層構成の一例を示す模式的な断面図であり、（ｂ）は、支持スペーサの層構成の別例を示す模式的な断面図である。

【図4】（ａ）は、図１に示した半導体装置の製造に係る第１の接合ステップを示す模式的な断面図であり、（ｂ）は、後続する第２の接合ステップを示す模式的な断面図である。

【発明を実施するための形態】

【0021】

以下、図面を参照しながら、本開示の一側面に係る半導体装置の好適な実施形態について詳細に説明する。

【0022】

図１は、本開示の第１実施形態に係る半導体装置の構成を示す模式的な断面図である。図１に示す半導体装置１は、ＮＡＮＤ型フラッシュメモリなどのメモリ用半導体パッケージとして構成されている。図１に示すように、半導体装置１は、基板２と、コントローラチップ（第１の半導体チップ）３と、複数のメモリチップ（第２の半導体チップ）４を積層してなるチップ積層体５と、保護スペーサ２１と、複数のボンディングワイヤＷと、支持体６とを含んで構成されている。コントローラチップ３、複数のメモリチップ４、及び複数のボンディングワイヤＷは、基板２の一面２ａに設けられた封止材７によって封止されている。封止材７は、例えばエポキシ樹脂によって構成されている。封止材７の構成材料には、フィラー、硬化剤、硬化促進剤などが含まれていてもよい。また、必要に応じて着色剤、離型剤、改質剤、難燃剤などが含まれていてもよい。

【0023】

基板２は、例えば有機基板である。基板２は、リードフレーム等の金属基板であってもよい。基板２は、一面２ａ及び他面２ｂを有している。基板２の一面２ａ及び他面２ｂには、ソルダーレジスト等による表面処理が施されている。基板２の他面２ｂの所定の位置には、半導体装置１の実装に用いられる複数の接続端子が設けられている。基板２には、複数の接続端子の位置に対応して、基板２の一面２ａから他面２ｂに至る複数のビアが設けられている。

【0024】

コントローラチップ３は、接着層Ａ１を介して基板２の一面２ａに接合されている。コントローラチップ３は、複数のボンディングワイヤＷ及び基板２のビア内の導電層を介して、基板２の他面２ｂ側の所定の接続端子に電気的に接続されている。コントローラチップ３と基板２の電極との電気的な接続には、ボンディングワイヤＷに代えて、バンプ接続（例えばＣｕバンプとハンダを用いた接続）が用いられていてもよい。

【0025】

接着層Ａ１の厚さは、例えば１０～２５μｍ程度となっている。接着層Ａ１の構成材料としては、例えば熱硬化性樹脂が挙げられる。熱硬化性樹脂組成物は、半硬化（Ｂステージ）状態を経て、その後の硬化処理によって完全硬化（Ｃステージ）状態になるものである。熱硬化性樹脂組成物には、例えばエポキシ樹脂と、硬化剤と、エラストマ（例えばアクリル樹脂）とが含まれている。また、必要に応じて、無機フィラー及び硬化促進剤などが含まれていてもよい。

【0026】

チップ積層体５は、複数のメモリチップ４が接着層Ａ２を介して積層されることによって構成されている。チップ積層体５におけるメモリチップ４の積層段数は、図１の例では８段となっているが、実際には半導体装置１に要求されるメモリ容量に応じて設定される。チップ積層体５における最下段のメモリチップ４は、接着層Ａ２を介して基板２の一面２ａに接合されている。複数のメモリチップ４のそれぞれは、複数のボンディングワイヤＷ及び基板２のビア内壁の導電層を介して、基板２の他面２ｂ側の所定の接続端子に電気的に接続されている。チップ積層体５は、基板２の一面２ａにおいて、コントローラチップ３から離間した位置に配置されている。本実施形態では、コントローラチップ３とチップ積層体５とは、基板２の厚さ方向から見て、互いに重ならない位置に配置されている。

【0027】

接着層Ａ２の厚さは、例えば３～１４０μｍ程度となっている。接着層Ａ２の厚さは、例えば３～２０μｍ程度となっていてもよい。接着層Ａ２の構成材料としては、接着層Ａ１と同様に、例えば熱硬化性樹脂が挙げられる。熱硬化性樹脂組成物は、半硬化（Ｂステージ）状態を経て、その後の硬化処理によって完全硬化（Ｃステージ）状態になるものである。熱硬化性樹脂組成物には、例えばエポキシ樹脂と、硬化剤と、エラストマ（例えばアクリル樹脂）とが含まれている。また、必要に応じて、無機フィラー及び硬化促進剤などが含まれていてもよい。

【0028】

チップ積層体５は、複数のメモリチップ４が一方向にシフトしたシフト積層部分５Ｆを有している。本実施形態では、チップ積層体５の全体がシフト積層部分５Ｆとなっている。シフト積層部分５Ｆでは、積層方向に隣り合う下段のメモリチップ４に対し、上段のメモリチップ４がコントローラチップ３側にシフトしている。上段のメモリチップ４のシフトにより、下段のメモリチップ４の頂面の一部が基板２と反対側に露出すると共に、上段のメモリチップ４の底面の一部が接着層Ａ２と共に基板２側に露出する。メモリチップ４の頂面の露出領域は、ボンディングワイヤＷの接続領域として用いられている。メモリチップ４の底面の接着層Ａ２の露出領域は、支持体６によるチップ積層体５の支持領域として用いられている。

【0029】

保護スペーサ２１は、チップ積層体５を保護するための部材である。保護スペーサ２１は、熱伝導性を有する材料によって構成されている。本実施形態では、保護スペーサ２１は、チップ積層体５における最上段のメモリチップ４の頂面に配置され、後述の熱硬化性樹脂層２２によって当該最上段のメモリチップ４の頂面に接合されている。メモリチップ４のシフト方向における保護スペーサ２１の寸法は、同方向におけるメモリチップ４の寸法よりも小さくなっており、最上段のメモリチップ４の頂面の一部は、保護スペーサ２１から露出した状態となっている。最上段のメモリチップ４の頂面の露出領域は、他の段のメモリチップ４の頂面の露出領域と同様に、ボンディングワイヤＷの接続領域として用いられている。

【0030】

図１の例では、保護スペーサ２１のコントローラチップ３側の縁は、最上段の最上段のメモリチップ４のコントローラチップ３側の縁と揃っているが、保護スペーサ２１のコントローラチップ３側の縁は、最上段の最上段のメモリチップ４のコントローラチップ３側の縁よりもコントローラチップ３側に突出していてもよい。

【0031】

本実施形態では、保護スペーサ２１は、図２（ａ）に示すように、熱硬化性樹脂層２２と、熱硬化性樹脂層２２よりも高い剛性を有する高剛性層２３とによる２層構成となっている。熱硬化性樹脂層２２は、例えばダイアタッチフィルム（DAF: Die Attach Film）に相当する部材によって構成されている。熱硬化性樹脂層２２は、例えば半硬化（Ｂステージ）状態を経て、その後の硬化処理によって完全硬化物（Ｃステージ）状態となり得るものである。熱硬化性樹脂組成物には、エポキシ樹脂と、硬化剤と、エラストマ（例えば、アクリル樹脂）とが含まれる。熱硬化性樹脂組成物には、必要に応じて、カップリング剤及び硬化促進剤等が更に含まれていてもよい。

【0032】

熱硬化性樹脂層２２は、電気伝導性ダイアタッチフィルム（C-DAF: Conductive Die Attach Film）に相当する部材によって構成されていてもよい。この場合、熱硬化性樹脂組成物には、金属粒子が更に含まれ得る。金属粒子は、保護スペーサ２１の熱伝導性の向上にも寄与する。金属粒子としては、例えば銀、銅、金、アルミニウム、マグネシウム、タングステン、モリブデン、亜鉛、ニッケル、鉄、白金、スズ、鉛、及びチタンからなる群より選ばれる少なくとも１種の金属が挙げられる。金属粒子は、銀、銅、及び金からなる群より選ばれる少なくとも１種の金属であってもよい。金属粒子は、１種の金属によって構成されていてもよく、２種以上の金属によって構成されていてもよい。金属粒子が２種以上の金属から構成される場合、金属粒子の表面を当該金属粒子とは異なる金属で被覆した金属被覆金属粒子を用いてもよい。

【0033】

金属粒子は、例えば電気伝導率（０℃）が４０×１０^６Ｓ／ｍ以上である金属、又は熱伝導率（２０℃）が２５０Ｗ／ｍ・Ｋ以上である金属）から構成される導電性粒子であってもよい。電気伝導率（０℃）が４０×１０^６Ｓ／ｍ以上である金属としては、金（４９×１０^６Ｓ／ｍ）、銀（６７×１０^６Ｓ／ｍ）、銅（６５×１０^６Ｓ／ｍ）などが挙げられる。熱伝導率（２０℃）が２５０Ｗ／ｍ・Ｋ以上である金属としては、金（２９５Ｗ／ｍ・Ｋ）、銀（４１８Ｗ／ｍ・Ｋ）、銅（３７２Ｗ／ｍ・Ｋ）などが挙げられる。電気伝導率、熱伝導率、及び酸化耐性の観点から、金属粒子は、銀粒子であってもよい。銀粒子は、例えば銀単独で構成される粒子であってもよく、金属粒子の表面を銀で被覆した銀被覆金属粒子であってもよい。銀被覆金属粒子としては、例えば銀被覆銅粒子などが挙げられる。

【0034】

高剛性層２３は、例えばポリイミド層、或いは金属層によって構成されている。高剛性層２３は、コントローラチップ３及びメモリチップ４とは異なるダミーの半導体チップ（シリコンチップ）によって構成されていてもよい。金属層としては、例えば銅層、アルミニウム層などを用いることができる。金属層を用いる場合、例えば基板２の構成材料と金属材料との間の光学的なコントラストにより、保護スペーサ２１を最上段のメモリチップ４の頂面に配置する際の保護スペーサ２１の視認性を高めることができる。

【0035】

保護スペーサ２１は、図２（ｂ）に示すように、一対の熱硬化性樹脂層２２，２２によって熱硬化性樹脂層２２よりも高い剛性を有する高剛性層２３を挟んだ３層構成となっていてもよい。３層構成の保護スペーサ２１を用いる場合、保護スペーサ２１の底面側は、一方の熱硬化性樹脂層２２を介して最上段のメモリチップ４の頂面に接合され、保護スペーサ２１の頂面側は、もう一方の熱硬化性樹脂層２２を介して封止材７に接合される。

【0036】

保護スペーサ２１の厚さは、例えばチップ積層体５に対する保護性能及び熱伝導性、半導体装置１の寸法（特に基板２の厚さ方向の寸法）などのバランスを考慮して決定される。本実施形態では、保護スペーサ２１の厚さは、支持スペーサ１１の厚さよりも小さくなっている。熱硬化性樹脂層２２の厚さは、５μｍ以上であってもよい。熱硬化性樹脂層２２の厚さは、２５μｍ以下であってもよい。

【0037】

高剛性層２３をポリイミド層或いは金属層によって形成する場合、高剛性層２３の厚さは、３μｍ以上であってもよく、５μｍ以上であってもよく、１２．５μｍ以上であってもよい。また、この場合の高剛性層２３の厚さは、５０μｍ以下であってもよい。高剛性層２３をダミーの半導体チップによって構成する場合、高剛性層２３の厚さは、２５μｍ以上であってもよい。

【0038】

支持体６は、チップ積層体５のシフト積層部分５Ｆを支持する部材である。支持体６は、熱伝導性を有する支持スペーサ１１によって構成されている。本実施形態では、支持体６は、単体の支持スペーサ１１によって構成されている。支持体６は、基板２の厚さ方向について、基板２の一面２ａとチップ積層体５のシフト積層部分５Ｆとの間に配置され、チップ積層体５の中段のメモリチップ４を支持している。

【0039】

支持スペーサ１１の底面は、基板２の一面２ａにおいて、コントローラチップ３とチップ積層体５との間の位置に配置され、後述の熱硬化性樹脂層１２によって基板２の一面２ａに接合されている。支持スペーサ１１の頂面は、チップ積層体５のシフト積層部分５Ｆにおいて、中間層（図１では５段目）となるメモリチップ４の底面の接着層Ａ２の一部に接合されている。

【0040】

支持スペーサ１１は、２段目以降のメモリチップ４のいずれを支持するものであってもよい。支持スペーサ１１は、積層方向の中間に位置するメモリチップ４を支持してもよく、中間よりも下段側或いは上段側に位置するメモリチップ４を支持してもよい。支持スペーサ１１は、支持しているメモリチップ４の下段のメモリチップ４の側面に対して接触していてもよく、離間していてもよい。

【0041】

本実施形態では、支持スペーサ１１は、２段目以降のメモリチップ４のいずれを支持するものであってもよい。支持スペーサ１１は、積層方向の中間に位置するメモリチップ４を支持してもよく、中間よりも下段側或いは上段側に位置するメモリチップ４を支持してもよい。支持スペーサ１１は、支持しているメモリチップ４の下段のメモリチップ４の側面に対して接触していてもよく、離間していてもよい。

【0042】

本実施形態では、支持スペーサ１１は、図３（ａ）に示すように、熱硬化性樹脂層１２と、熱硬化性樹脂層１２よりも高い剛性を有する高剛性層１３とによる２層構成となっている。熱硬化性樹脂層１２は、例えば保護スペーサ２１の熱硬化性樹脂層２２と同様の材料によって構成されている。すなわち、熱硬化性樹脂層２２は、上述したダイアタッチフィルム（DAF: Die Attach Film）に相当する部材によって構成されていてもよく、上述した電気伝導性ダイアタッチフィルム（C-DAF: Conductive Die Attach Film）に相当する部材によって構成されていてもよい。熱硬化性樹脂層１２，２２の一方がダイアタッチフィルムに相当する部材で構成され、熱硬化性樹脂層１２，２２の他方が電気伝導性ダイアタッチフィルムに相当する部材で構成されていてもよい。

【0043】

高剛性層１３は、保護スペーサ２１の高剛性層２３と同様に、例えばポリイミド層、金属層、或いはコントローラチップ３及びメモリチップ４とは異なるダミーの半導体チップ（シリコンチップ）によって構成されている。金属層としては、例えば銅層、アルミニウム層などを用いることができる。金属層を用いる場合、例えば基板２の構成材料と金属材料との間の光学的なコントラストにより、支持スペーサ１１を基板２の一面２ａに配置する際の支持スペーサ１１の視認性を高めることができる。

【0044】

支持スペーサ１１は、図３（ｂ）に示すように、一対の熱硬化性樹脂層１２，１２によって熱硬化性樹脂層１２よりも高い剛性を有する高剛性層１３を挟んだ３層構成となっていてもよい。３層構成の支持スペーサ１１を用いる場合、当該支持スペーサ１１の頂面側の熱硬化性樹脂層１２は、チップ積層体５のシフト積層部分５Ｆにおいて、中間層（図１では５段目）となるメモリチップ４の底面の接着層Ａ２の一部に接合される。

【0045】

図３（ａ）及び図３（ｂ）は、図１に示した半導体装置１の製造工程を示す模式的な断面図である。半導体装置１を製造するにあたっては、基板２の一面２ａにコントローラチップ３を接合する第１の接合ステップＳ０１と、複数のメモリチップ４を接着層Ａ１を介して積層し、基板２の一面２ａにチップ積層体５を接合する第２の接合ステップＳ０２とを実施する。以下の説明では、第１の接合ステップＳ０１の後に第２の接合ステップＳ０２を実施する態様を例示するが、第１の接合ステップＳ０１と第２の接合ステップＳ０２とは、いずれを先に実施してもよい。

【0046】

第１の接合ステップＳ０１では、図４（ａ）に示すように、まず、加熱ステージＨに基板２を載置する。次に、基板２の一面２ａに接着層Ａ１を介してコントローラチップ３を配置し、加熱ステージＨによって接着層Ａ１に熱を付加することで、基板２の一面２ａにコントローラチップ３を接合する。接合後、複数のボンディングワイヤＷ及び基板２のビア内の導電層を介して、コントローラチップ３を基板２の他面２ｂ側の所定の接続端子に電気的に接続する。

【0047】

また、基板２の一面２ａに支持体６を配置し、加熱ステージＨによって熱硬化性樹脂層１２に熱を付加することで、基板２の一面２ａにおいてコントローラチップ３と離間した位置に支持体６を接合する（支持体接合ステップ）。基板２の一面２ａに対するコントローラチップ３の接合と支持体６の接合とは、いずれを先に実施してもよく、同時に実施してもよい。基板２の一面２ａへのコントローラチップ３及び支持体６の接合の際の加熱ステージＨの温度は、例えば１００℃～１４０℃、荷重は０．０５ＭＰａ～０．２ＭＰａ、熱及び荷重の付加時間は０．３秒～３．０秒である。

【0048】

次に、図４（ｂ）に示すように、基板２の一面２ａに複数のメモリチップ４を接着層Ａ２を介して積層し、チップ積層体５を形成する。複数のメモリチップ４の積層の際、積層方向に隣り合う下段のメモリチップ４に対し、上段のメモリチップ４をコントローラチップ３側にシフトさせ、チップ積層体５の全体にシフト積層部分５Ｆを形成する。このとき、チップ積層体５のシフト積層部分５Ｆにおいて、所定段のメモリチップ４の底面の接着層Ａ２の一部を支持スペーサ１１の頂面に載置し、シフト積層部分５Ｆを支持体６によって支持する。また、チップ積層体５の最上段のメモリチップ４の頂面に保護スペーサ２１を積層する。

【0049】

第２の接合ステップＳ０２では、チップ積層体５の形成の後、加熱ステージＨによってチップ積層体５の各接着層Ａ２に熱を付加することで、基板２の一面２ａに最下段のメモリチップ４を接合すると共に、積層方向に隣り合うメモリチップ４，４同士を互いに接合する。接合の際、加熱ステージＨから基板２を介してチップ積層体５に付加される熱は、下段のメモリチップ４から上段のメモリチップ４に向かって順に伝熱する（図４（ｂ）の矢印Ｆ１）。本実施形態では、チップ積層体５のシフト積層部分５Ｆが支持体６によって支持されているため、加熱ステージＨから基板２を介してチップ積層体５に付加される熱は、支持体６を伝熱した後、当該支持体６が支持する中段のメモリチップ４から上段及び下段のメモリチップ４に向かって順に伝熱する（図４（ｂ）の矢印Ｆ２）。

【0050】

また、第２の接合ステップＳ０２では、加熱ステージＨによるチップ積層体５への熱の付加に加え、加熱コレットＣによるチップ積層体５への加熱及び加圧を行う。加熱コレットＣからの熱は、保護スペーサ２１を介して上段のメモリチップ４から下段のメモリチップ４に向かって順に伝熱する（図４（ｂ）の矢印Ｆ３）。加熱コレットＣからの押圧力は、保護スペーサ２１を介して基板２の厚さ方向に付加される。加熱コレットＣの材質としては、例えば金属或いはセラミックなどが挙げられる。チップ積層体５に付加する加熱コレットＣの温度は、例えば１００℃～１４０℃である。チップ積層体５に付加する加熱コレットＣの押圧力（荷重）は、例えば０．０５ＭＰａ～０．５ＭＰａである。加熱コレットＣによる加熱・加圧の時間は、例えば１００ｍｓ～１０００ｍｓである。

【0051】

本実施形態では、保護スペーサ２１によってチップ積層体５（特に最上段のメモリチップ４）が加熱コレットＣの物理的な接触から保護される。また、支持体６がチップ積層体５のシフト積層部分５Ｆを支持することで、複数のメモリチップ４が一方向にシフトしたシフト積層部分５Ｆを有するチップ積層体５においても、加熱コレットＣから付与される押圧力に対してチップ積層体５がしっかりと支持される。

【0052】

チップ積層体５の接合の後、保護スペーサ２１を最上段のメモリチップ４の頂面にそのまま残存させ、複数のボンディングワイヤＷ及び基板２のビア内の導電層を介して、各メモリチップ４を基板２の他面２ｂ側の所定の接続端子に電気的に接続する。ボンディングワイヤＷの接合後、基板２の一面２ａに封止材７を形成し、コントローラチップ３、複数のメモリチップ４、及び複数のボンディングワイヤＷを封止する。これにより、図１に示した半導体装置１が得られる。

【0053】

以上説明したように、半導体装置１及び半導体装置１の製造方法では、複数のメモリチップ４が一方向にシフトしたシフト積層部分５Ｆをチップ積層体５に設けることにより、各メモリチップ４に対するボンディングワイヤＷの配置が容易となる。また、メモリチップ４の積層段数が多くなった場合に、基板２の厚さ方向から見て、チップ積層体５と重なるようにコントローラチップ３を配置できるため、半導体装置１の小型化が図られる。

【0054】

さらに、半導体装置１では、チップ積層体５における最上段のメモリチップ４に熱伝導性を有する保護スペーサ２１が接合されている。この保護スペーサ２１は、チップ積層体５を基板２に接合する際の加熱コレットＣの押圧力に対するメモリチップ４の保護層として機能すると共に、チップ積層体５への伝熱経路としても機能する。したがって、加熱コレットＣによる十分な押圧力をチップ積層体５に付与しつつ、接合時の温度及び熱の付加時間を増大させることなく、複数のメモリチップ４の接合を実施できる。これにより、接合時の接着層Ａ２の発泡や基板２の反り、メモリチップ４におけるクラックの発生などを好適に抑制できる。熱の付加時間を抑えることで、製造工程に要する時間も抑えることができる。以上により、半導体装置１及び半導体装置１の製造方法では、生産性及び製造歩留まりの双方を十分に確保できる。

【0055】

本実施形態では、保護スペーサ２１は、熱硬化性樹脂層２２と、熱硬化性樹脂層２２よりも高い剛性を有する高剛性層２３とによる２層構成となっている（図２（ａ）参照）。これにより、高剛性層２３によって保護スペーサ２１の剛性を十分に確保でき、保護スペーサ２１によるチップ積層体５の保護機能を高めることができる。また、保護スペーサ２１が熱硬化性樹脂層２２を有することで、保護スペーサ２１をチップ積層体５に接合する際の利便性を向上できる。

【0056】

保護スペーサ２１は、一対の熱硬化性樹脂層２２，２２によって熱硬化性樹脂層２２よりも高い剛性を有する高剛性層２３を挟んだ３層構成となっていてもよい（図２（ｂ）参照）。この場合、加熱コレットＣによる押圧力をチップ積層体５に付与する際のクッション性を向上できる。また、半導体装置１の封止の際に、封止材７と保護スペーサ２１との間の密着性を高めることができる。

【0057】

本実施形態では、チップ積層体５のシフト積層部分５Ｆが支持スペーサ１１によって構成された支持体６によって支持されていている。この支持体６は、加熱コレットＣによる押圧力に対するチップ積層体５の支えとして機能すると共に、チップ積層体５への伝熱経路の一つとして機能し得る。したがって、接合時の温度、熱の付加時間、加熱コレットＣによる押圧力を増大させることなく複数のメモリチップ４の接合を実施できる。本実施形態では、支持スペーサ１１が熱伝導性を有しているため、支持体６による伝熱経路の伝熱効率を十分に高めることができる。

【0058】

本実施形態では、支持スペーサ１１は、熱硬化性樹脂層１２と、熱硬化性樹脂層１２よりも高い剛性を有する高剛性層１３とによる２層構成となっている（図３（ａ）参照）。これにより、高剛性層１３によって支持スペーサ１１の剛性を確保しつつ、熱硬化性樹脂層１２によって支持スペーサ１１と基板２との接合を実現できる。したがって、チップ積層体５のシフト積層部分５Ｆを支持体６によって一層しっかりと支えることができる。

【0059】

支持スペーサ１１は、一対の熱硬化性樹脂層１２，１２によって熱硬化性樹脂層１２よりも高い剛性を有する高剛性層１３を挟んだ３層構成となっていてもよい（図３（ｂ）参照）。この場合、高剛性層１３によって支持スペーサ１１の剛性を確保しつつ、一対の熱硬化性樹脂層１２，１２によって支持スペーサ１１と基板２との接合、或いは支持スペーサ１１とチップ積層体５のシフト積層部分５Ｆとの接合を実現できる。したがって、チップ積層体５のシフト積層部分５Ｆを支持体６によって一層しっかりと支えることができる。

【0060】

本実施形態では、保護スペーサ２１の厚さは、支持スペーサ１１の厚さよりも小さくなっている。このような構成によれば、保護スペーサ２１によってチップ積層体５への熱の伝導性が阻害されることを回避できる。また、チップ積層体５の高背化を抑制でき、半導体装置１の大型化を回避できる。

【0061】

本開示は、上記実施形態に限られるものではない。例えば上記実施形態では、最上段のメモリチップ４の頂面に単層の保護スペーサ２１が配置されているが、最上段のメモリチップ４の頂面に複数層の保護スペーサ２１が配置されていてもよい。この場合、各層の保護スペーサ２１における熱硬化性樹脂層２２及び高剛性層１３の構成材料は、互いに等しくてもよく、異なっていてもよい。また、各層の保護スペーサ２１の厚さは、互いに等しくてもよく、異なっていてもよい。

【0062】

また、上記実施形態では、複数の第２の半導体チップとしていずれもメモリチップ４を例示しているが、複数の第２の半導体チップは、同種の半導体チップに限られず、異種の半導体チップを含んで構成されていてもよい。図２（ｂ）に示したように、一対の熱硬化性樹脂層２２，２２によって高剛性層２３を挟むことで保護スペーサ２１を構成する場合、一対の熱硬化性樹脂層２２，２２は、互いに同じ構成及び組成であってもよく、互いに異なる構成及び組成であってもよい。図３（ｂ）に示したように、一対の熱硬化性樹脂層１２，１２によって高剛性層１３を挟むことで支持スペーサ１１を構成する場合、一対の熱硬化性樹脂層１２，１２は、互いに同じ構成及び組成であってもよく、互いに異なる構成及び組成であってもよい。

【0063】

また、上記実施形態では、支持体６が基板２の一面２ａに配置されているが、支持体６がコントローラチップ３の頂面に配置されていてもよい。上記実施形態では、単体の支持スペーサ１１によって支持体６が構成されているが、複数の支持スペーサ１１を積層したスペーサ積層体によって支持体６が構成されていてもよい。この場合、複数の支持スペーサ１１は、チップ積層体５のシフト積層部分５Ｆのシフト方向と同じ方向又は反対の方向にシフトしたシフト積層部分を有していてもよい。

【0064】

また、上記各実施形態では、チップ積層体５の全体がシフト積層部分５Ｆとなっているが、チップ積層体５の一部のみがシフト積層部分５Ｆとなっていてもよい。また、チップ積層体５において、コントローラチップ３側にシフトするシフト積層部分５Ｆと、コントローラチップ３と反対側にシフトするシフト積層部分５Ｆとが組み合わせられていてもよい。この場合、コントローラチップ３と反対側にシフトするシフト積層部分５Ｆを別の支持体６によって支持する態様としてもよい。

【0065】

本開示の要旨は、以下の［１］～［８］に示すとおりである。
［１］基板と、前記基板の一面に接合された第１の半導体チップと、複数の第２の半導体チップが接着層を介して積層され、前記基板の一面に接合されたチップ積層体と、を備え、前記チップ積層体は、前記複数の第２の半導体チップが一方向にシフトしたシフト積層部分を有し、前記チップ積層体における最上段の第２の半導体チップには、熱伝導性を有する保護スペーサが接合されている半導体装置。
［２］前記保護スペーサは、熱硬化性樹脂層と、前記熱硬化性樹脂層よりも高い剛性を有する高剛性層とによる２層構成となっている［１］記載の半導体装置。
［３］前記保護スペーサは、一対の熱硬化性樹脂層によって前記熱硬化性樹脂層よりも高い剛性を有する高剛性層を挟んだ３層構成となっている［１］記載の半導体装置。
［４］前記シフト積層部分は、熱伝導性を有する支持スペーサによって構成された支持体によって支持されている［１］～［３］のいずれか記載の半導体装置。
［５］前記支持スペーサは、熱伝導性を有している［４］記載の半導体装置。
［６］前記支持スペーサは、熱硬化性樹脂層と、前記熱硬化性樹脂層よりも高い剛性を有する高剛性層とによる２層構成となっている［４］又は［５］記載の半導体装置。
［７］前記保護スペーサは、一対の熱硬化性樹脂層によって前記熱硬化性樹脂層よりも高い剛性を有する高剛性層を挟んだ３層構成となっている［４］又は［５］記載の半導体装置。
［８］前記保護スペーサの厚さは、前記支持スペーサの厚さよりも小さくなっている［４］～［７］のいずれか記載の半導体装置。
［９］基板の一面に第１の半導体チップを接合する第１の接合ステップと、複数の第２の半導体チップを接着層を介して積層し、前記基板の一面にチップ積層体を接合する第２の接合ステップと、を備え、前記第２の接合ステップの実施にあたって、前記複数の第２の半導体チップを一方向にシフトしながら積層することによって前記チップ積層体にシフト積層部分を形成すると共に、前記チップ積層体における最上段の第２の半導体チップに熱伝導性を有する保護スペーサを接合し、前記第２の接合ステップでは、加熱ステージに前記基板を載置した状態で、前記保護スペーサを介して加熱コレットで前記チップ積層体を押圧する半導体装置の製造方法。

【符号の説明】

【0066】

１…半導体装置、２…基板、２ａ…一面、３…コントローラチップ（第１の半導体チップ）、４…メモリチップ（第２の半導体チップ）、５…チップ積層体、５Ｆ…シフト積層部分、６…支持体、１１…支持スペーサ、１２…熱硬化性樹脂層、１３…高剛性層、２１…保護スペーサ、２２…熱硬化性樹脂層、２３…高剛性層、Ａ２…接着層。

【図1】

【図2】

【図3】

【図4】