特開 2024-129714 半導体装置及び半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024129714

(43)【公開日】2024-09-27

(54)【発明の名称】半導体装置及び半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240919BHJP

   H01L 29/06 20060101ALI20240919BHJP

【ＦＩ】

H01L29/78 652N

H01L29/78 653A

H01L29/06 301V

H01L29/78 652P

H01L29/06 301G

H01L29/06 301M

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2023039082

(22)【出願日】2023-03-13

(71)【出願人】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】清水 壮

(57)【要約】

【課題】トレンチによって半導体層を確実に分断し、半導体装置の耐圧を向上させる。
【解決手段】半導体装置１２は、半導体基板（第一半導体層２０）と、半導体基板に積層され、半導体基板と反対側の表面（第二面２４Ｂ）が周辺部２４Ｅにおいて中央部２４Ｃよりも半導体基板側に位置している積層半導体（第三半導体層２４）と、周辺部２４Ｅ及び中央部２４Ｃにおいて積層半導体を厚み方向に貫く複数のトレンチ３２を介して形成された複数の第一膜（ゲート電極３６、ゲート酸化膜３４）と、を有する。
【選択図】図２

【特許請求の範囲】

【請求項1】

半導体基板と、
前記半導体基板に積層され、前記半導体基板と反対側の表面が周辺部において中央部よりも前記半導体基板側に位置している積層半導体と、
前記周辺部及び前記中央部において前記積層半導体を厚み方向に貫く複数のトレンチを介して形成された複数の第一膜と、
を有する半導体装置。

【請求項2】

前記トレンチの前記半導体基板への侵入深さが前記中央部よりも前記周辺部において深い、請求項１に記載の半導体装置。

【請求項3】

複数の前記トレンチは一定の深さである、請求項１に記載の半導体装置。

【請求項4】

前記周辺部において前記中央部に相対的に近い位置に設けられる第一領域と、
前記周辺部において前記第一領域よりも前記中央部から相対的に遠い位置に設けられ、複数の前記トレンチの間隔が前記第一領域よりも狭い第二領域と、
を有する請求項１に記載の半導体装置。

【請求項5】

半導体基板に積層された積層半導体の、前記半導体基板の反対側の表面の周辺部に中央部よりも前記半導体基板側に凹む凹部を形成し、
前記中央部及び前記周辺部に、前記積層半導体を厚み方向に貫く複数のトレンチを形成する、
ことを含む半導体装置の製造方法。

【請求項6】

請求項５に記載の半導体装置の製造方法であって、
前記積層半導体の表面にシリコン酸化膜を設け、
前記シリコン酸化膜上に窒化膜を設けると共に前記周辺部において前記窒化膜を除去し、
前記周辺部において前記シリコン酸化膜を成長させて前記表面を局所的に凹ませ、
前記窒化膜及び前記シリコン酸化膜を除去することで前記凹部を形成する、半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置及び半導体装置の製造方法に関する。

【背景技術】

【0002】

セル部と、セル部の外周の外周耐圧部と、を備えた半導体装置がある。たとえば、特許文献１には、外周耐圧部が、セル部の外周に設けられた外周サージ緩和領域と、外周サージ緩和領域の外周に設けられた外周ウェル領域と、ダミーゲート電極を含んでいる構成が開示されている。この半導体装置では、外周サージ緩和領域および外周ウェル領域にそれぞれ設けられると共に、トレンチゲート構造と同じ構造のダミートレンチ構造を備えている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１０－１０５５６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１に記載の技術では、外周サージ緩和領域と外周ウェル領域との境界部に設けられたダミートレンチおよび外周ウェル領域に配置されたダミートレンチは、外周サージ緩和領域に配置されたダミートレンチよりも深くなっている。これにより、ダミートレンチはＰ型ベース層を分断している。

【0005】

このように、たとえば外周サージ緩和領域と外周ウェル領域との境界部のダミートレンチを深くすると、つまりこのダミートレンチがＰ型ベース層（半導体層）を貫通していると、Ｐ型ベース層（半導体層）をダミートレンチにより分断できる。そして、半導体層を分断することで、電圧印加時の電界を緩和し、半導体装置の耐圧を向上させることが可能である。

【0006】

しかしながら、これら複数のトレンチが同じ工程で形成される場合、一部のトレンチの深さを他のトレンチの深さと異ならせることは難しい。このため、半導体装置において、トレンチが半導体層を確実に貫いていない、すなわち半導体層を分断できていない構造になってしまうと、耐圧が低くなる。すなわち、半導体装置の耐圧を向上させる点で改善の余地がある。

【0007】

本開示は、トレンチによって半導体層を確実に分断し、半導体装置の耐圧を向上させることを目的とする。

【課題を解決するための手段】

【0008】

本開示の半導体装置は、半導体基板と、前記半導体基板に積層され、前記半導体基板と反対側の表面が周辺部において中央部よりも前記半導体基板側に位置している積層半導体と、前記周辺部及び前記中央部において前記積層半導体を厚み方向に貫く複数のトレンチを介して形成された複数の第一膜と、を有する。

【0009】

本開示の半導体装置の製造方法は、半導体基板に積層された積層半導体の、前記半導体基板の反対側の表面の周辺部に中央部よりも前記半導体基板側に凹む凹部を形成し、前記中央部及び前記周辺部に、前記積層半導体を厚み方向に貫く複数のトレンチを形成する、ことを含む。

【発明の効果】

【0010】

本開示によれば、トレンチによって半導体層を確実に分断し、半導体装置の耐圧を向上させることができる。

【図面の簡単な説明】

【0011】

【図1】図１は第一実施形態の半導体装置を示す平面図である。

【図2】図２は第一実施形態の半導体装置を部分的に示す図１の２－２線断面図である。

【図3】図３は第一実施形態の半導体装置を部分的に図２からさらに拡大して示す断面図である。

【図4】図４は第一実施形態の半導体装置の製造工程の一部を示す断面図である。

【図5】図５は第一実施形態の半導体装置の製造工程の一部を示す断面図である。

【図6】図６は第一実施形態の半導体装置の製造工程の一部を示す断面図である。

【図7】図７は第一実施形態の半導体装置の製造工程の一部を示す断面図である。

【図8】図８は第一実施形態の半導体装置の製造工程の一部を示す断面図である。

【図9】図９は第一実施形態の半導体装置の製造工程の一部を示す断面図である。

【図10】図１０は第一実施形態の半導体装置の製造工程の一部を示す断面図である。

【図11】図１１は第一実施形態の半導体装置において空乏層が広がる状態を示す断面図である。

【図12】図１２は第一比較例の半導体装置において空乏層が広がる状態を示す断面図である。

【発明を実施するための形態】

【0012】

以下、図面を参照して本開示の半導体装置について説明する。なお、説明の便宜上、各図面において、半導体装置の幅方向を矢印Ｗで、上下方向を矢印Ｕで示す。ただしこれらの方向は、半導体装置の実際の使用状況を制限するものではない。また、以下において、Ｐ型半導体、Ｎ型半導体を示す場合の「＋」及び「－」は、それぞれ不純物の濃度が「高い」構成、及び「低い」構成を示す。

【0013】

図１及び図２には、第一実施形態の半導体装置１２が示されている。この半導体装置１２は、例えば、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、又はＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）である。

【0014】

図１に示すように、半導体装置１２は、セル部１４、ＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）部１６及びＥＱＲ（Ｅｑｕｉｖａｌｅｎｔ Ｐｏｔｅｎｔｉａｌ Ｒｉｎｇ）部１８を含んでいる。セル部１４は、半導体装置１２の平面視で中央部分に位置しており、トランジスタセルとして作用する。ＦＬＲ部１６は、半導体装置１２の平面視でセル部１４を取り囲んでおり、半導体装置１２における電界を緩和する作用を有する。ＥＱＲ部１８はさらにＦＬＲ部１６を取り囲んでおり、半導体装置１２の外縁部分を一定の電位に維持する作用を有する。

【0015】

図２に示すように、半導体装置１２は、第一半導体層２０、第二半導体層２２、第三半導体層２４、及び第四半導体層２６を有している。

【0016】

第一半導体層２０は、Ｎ－型半導体により構成される基板にエピタキシャル層が形成されており、全体として、本開示の技術の半導体基板の一例を成している。

【0017】

第二半導体層２２は、第一半導体層２０の第一面２０Ａ（図２における下側の面）において、Ｎ＋型半導体により構成されるエピタキシャル層である。第二半導体層２２には、図示しないドレイン電極が設けられている。

【0018】

第一半導体層２０において、第二面２０Ｂ（図２における上側の面）には収容部２８が形成されている。収容部２８では、第一半導体層２０の第二面２０Ｂが、局所的に第一面２０Ａ側に凹んでいる。

【0019】

第三半導体層２４は、第一半導体層２０の収容部２８において、第一半導体層２０に積層されている。第三半導体層２４は、Ｐ＋半導体により構成されるＰ型ボディー層である。また、第三半導体層２４は、本開示の技術の積層半導体の一例を成している。

【0020】

第三半導体層２４の第一面２４Ａ（図２における下側の面）は平坦である。これに対し、第三半導体層２４の第二面２４Ｂ（図２における上側の面）には、凹部３０が形成されている。凹部３０の位置は、セル部１４を囲む領域であり、半導体装置１２を平面視した場合にＦＬＲ部１６に含まれる範囲である。凹部３０では、第二面２４Ｂが、凹部３０以外の領域と比較して、第一半導体層２０側に位置している。この凹部３０が形成されていることで、第三半導体層２４の第一面２４Ａには段差２４Ｄが生じている。図３に示すように、第三半導体層２４において凹部３０が形成されている部分は周辺部２４Ｅであり、凹部３０が形成されていない部分は中央部２４Ｃである。

【0021】

第三半導体層２４には、複数のトレンチ３２が形成されている。トレンチ３２は、周辺部２４Ｅ及び中央部２４Ｃにおいて、それぞれ複数形成されている。トレンチ３２はそれぞれ、第三半導体層２４を厚み方向に貫いている。そして、トレンチ３２の底面３２Ｂは、第一半導体層２０に部分的に侵入している。

【0022】

本開示の技術において、複数のトレンチ３２の深さＤ１は一定である。上記したように、第三半導体層２４には周辺部２４Ｅに凹部３０が形成されており、周辺部２４Ｅでは中央部２４Ｃよりも、第一面２４Ａの位置が第一半導体層２０側に位置している。このため、ＦＬＲ部１６の領域、すなわち周辺部２４Ｅに形成されているトレンチ３２の底面３２Ｂは、セル部１４の領域、すなわち中央部２４Ｃに形成されているトレンチ３２よりも、第一半導体層２０への侵入深さＤ２が深い。

【0023】

なお、トレンチ３２の深さＤ１が「一定」である、とは、完全に一定である場合の他、たとえば、公差の範囲内で深さＤ１に差が生じている程度を含む。たとえば、複数のトレンチ３２を１つの工程で成形した場合に、深さＤ１に製造上のバラツキが生じている程度であれば、「一定」に含まれる。

【0024】

ＦＬＲ部１６では、複数のトレンチ３２の間隔Ｓ１が、中央部２４Ｃ（セル部１４）から離隔するに従って狭くなるように形成されている。図２に示す例では、中央部２４Ｃ（セル部１４）に相対的に近い位置の第一領域１６Ｆと、中央部２４Ｃから相対的に遠い位置の第二領域１６Ｓと、が設定されている。第一領域１６Ｆにおける複数のトレンチ３２の間隔Ｓ１は、たとえばセル部１４における複数のトレンチ３２の間隔Ｓ１よりも広い。これに対し、第二領域１６Ｓにおける複数のトレンチ３２の間隔Ｓ１は、セル部１４の複数のトレンチ３２の間隔Ｓ１よりも狭い。このため、第二領域１６Ｓにおけるトレンチ３２の間隔Ｓ１は、第一領域１６Ｆにおけるトレンチ３２の間隔Ｓ１よりも狭い。換言すれば、第二領域１６Ｓにおけるトレンチ３２の配置密度は、第一領域１６Ｆにおけるトレンチ３２の配置密度よりも高い。

【0025】

それぞれのトレンチ３２には、底面３２Ｂ及び内周面３２Ｃに沿うゲート酸化膜３４と、このゲート酸化膜３４の内側のゲート電極３６と、が形成されている。つまり、トレンチ３２内にはゲート酸化膜３４等の絶縁膜やゲート電極３６等の導電膜が形成されている。ゲート酸化膜３４は絶縁膜として作用する。

【0026】

第一半導体層２０の第一面２０Ａ及び第三半導体層２４の第一面２４Ａは、絶縁膜３８で覆われている。絶縁膜３８は、トレンチ３２において、ゲート酸化膜３４の間にも入り込んでいる。

【0027】

絶縁膜３８上には、セル部１４の領域にソース電極４０が形成され、ＥＱＲ部１８の領域にＥＱＲ電極４２が形成されている。

【0028】

セル部１４では、トレンチ３２の間に第四半導体層２６が形成されている。第四半導体層２６は、Ｎ＋半導体により構成されるＮ型ソース層である。そして、セル部１４におけるトレンチ３２の間では、ソース電極４０が部分的に絶縁膜３８及び第四半導体層２６を貫通して、第三半導体層２４に達している。

【0029】

次に、本実施形態の半導体装置１２の製造方法を説明する。図２～図１０には、半導体装置１２を製造する工程の一部が、半導体装置１２において図２に破線Ｌ１で囲った領域で示されている。

【0030】

図４に示すように、あらかじめ第一半導体層２０（Ｎ－半導体層）中に第三半導体層２４（Ｐ＋半導体層）を形成しておき、さらに、第三半導体層２４の第一面２４Ａにシリコン酸化膜５０を成膜する。

【0031】

次に、図５に示すように、シリコン酸化膜５０上に、窒化膜５２を成膜する。そして、図６に示すように、ＦＬＲ部１６となる領域の窒化膜５２をエッチング等により除去する。

【0032】

次に、図７に示すように、窒化膜５２を除去した部分において、シリコン酸化膜５０を成長させる。シリコン酸化膜５０は、第三半導体層２４の第一面２４Ａから上下に成長される。したがって、所望の段差２４Ｄを第一面２４Ａに形成するためには、段差２４Ｄの約２倍の厚みとなるまでシリコン酸化膜５０を成長させる。

【0033】

次に、図８に示すように窒化膜５２を除去し、さらに、図９に示すようにシリコン酸化膜５０を除去する。これにより、第三半導体層２４の第一面２４Ａに、周辺部２４Ｅにおいて中央部２４Ｃよりも第一半導体層２０側に凹む凹部３０が形成される。

【0034】

そして、図１０に示すように、第三半導体層２４の第一面２４Ａから、複数のトレンチ３２を所定位置（中央部２４Ｃ及び周辺部２４Ｅの両部位）に形成する。１つの工程で複数のトレンチ３２を形成することが可能であり、この場合、複数のトレンチ３２自体の深さＤ１は一定である。実質的に、周辺部２４Ｅでは凹部３０が形成されていることで、中央部２４Ｃよりもトレンチ３２の上下位置が低くなる。すなわち、トレンチ３２が確実に第三半導体層２４を貫くための余裕分（マージン）が得られている。第一半導体層２０に対するトレンチ３２の侵入深さＤ２は、中央部２４Ｃよりも周辺部２４Ｅで深い。

【0035】

次に、本実施形態の半導体装置１２の作用を説明する。

【0036】

半導体装置１２では、ゲート電極３６に印加された電圧に応じて、ドレイン電極とソース電極４０との間の電流が制御される。

【0037】

図１１には、ゲートがオフ状態でドレイン電極にプラスの電圧を印加した場合における半導体装置１２の状態が示されている。ドレイン電極への電圧印加により、第一半導体層２０には空乏層５４が生じており、印加電圧を高くするほど、空乏層５４は矢印Ｆ１で示すように、横方向に広がる。空乏層５４は絶縁体として作用するので、空乏層５４が広がることで、半導体装置１２の耐圧が向上する。

【0038】

ここで、図１２には、第一比較例の半導体装置９２が示されている。第一比較例の半導体装置９２では、第三半導体層２４においてＦＬＲ部１６の領域にはトレンチ３２が形成されていない。この場合、空乏層５４は、矢印Ｆ１方向へ広がっていくが、第一半導体層２０の第二面２０Ｂに達した空乏層５４は、表面効果により広がりにくい。このため、第一半導体層２０の第二面２０Ｂに、電界の集中領域Ｅ１が生じる。

【0039】

これに対し、本実施形態の半導体装置１２では、第三半導体層２４においてＦＬＲ部１６にもトレンチ３２が形成されている。しかも、第三半導体層２４に凹部３０が形成されていることで、トレンチ３２の底面３２Ｂが第一半導体層２０に達し、第三半導体層２４を確実に分断する構造が実現されている。これにより、図１１に示すように、矢印Ｆ１方向への空乏層５４の広がりが制限され、第一半導体層２０の第一面２０Ａへ空乏層５４が到達することが抑制される。すなわち、第一半導体層２０の第一面２０Ａに、電界の集中領域Ｅ１（図１２参照）が生じづらくなり、半導体装置１２の耐圧がさらに向上する。

【0040】

本実施形態の半導体装置１２では、このように、空乏層５４の広がりを許容しつつ、第一半導体層２０の第一面２０Ａにおける電界集中は抑制できる。これにより、半導体装置１２の耐圧を高く確保することができる。

【0041】

しかも、本実施形態の半導体装置１２では、第三半導体層２４に凹部３０を設けているので、複数のトレンチ３２の深さＤ１が一定であっても、ＦＬＲ部１６の領域ではトレンチ３２が第三半導体層２４を確実に分断できる。

【0042】

また、複数のトレンチ３２で深さを変更する必要がないので、深さの異なるトレンチを形成する場合と比較して、トレンチ３２を形成する工程を簡素化できる。

【0043】

特に、中央部２４Ｃは、半導体装置１２のセル部１４として機能する領域であり、これに対し、周辺部２４Ｅは半導体装置１２のＦＬＲ部１６として機能する領域である。したがって、トレンチ３２に求められる作用は、中央部２４Ｃと周辺部２４Ｅとで異なる。中央部２４Ｃに求められるトレンチ３２の深さＤ１を基準にしてトレンチ３２を形成した場合でも、本開示の技術では、周辺部２４Ｅにおいて、トレンチ３２が確実に第三半導体層２４を貫いている構造を実現できる。

【0044】

また、本実施形態の半導体装置１２では、ＦＬＲ部１６の第一領域１６Ｆでは、トレンチ３２の間隔Ｓ１が相対的に広い。したがって、たとえば空乏層５４が矢印Ｆ１方向に広がる前半段階において、空乏層５４広がり速度が速い場合でも、それぞれのトレンチ３２について、空乏層５４の広がりを抑制する作用を充分に発揮させることができる。また、ＦＬＲ部１６の第二領域１６Ｓでは、トレンチ３２の間隔Ｓ１が相対的に狭い。したがって、たとえば空乏層５４が矢印Ｆ１方向に広がる後半段階において、高密度に形成されたトレンチ３２により、空乏層５４の広がりを抑制できる。

【0045】

さらに、以下の付記を開示する。
（付記１）
半導体基板と、
前記半導体基板に積層され、前記半導体基板と反対側の表面が周辺部において中央部よりも前記半導体基板側に位置している積層半導体と、
前記周辺部及び前記中央部において前記積層半導体を厚み方向に貫く複数のトレンチを介して形成された複数の第一膜と、
を有する半導体装置。
（付記２）
前記トレンチの前記半導体基板への侵入深さが前記中央部よりも前記周辺部において深い、付記１に記載の半導体装置。
（付記３）
複数の前記トレンチは一定の深さである、付記１又は付記２に記載の半導体装置。
（付記４）
前記周辺部において前記中央部に相対的に近い位置に設けられる第一領域と、
前記周辺部において前記第一領域よりも前記中央部から相対的に遠い位置に設けられ、複数の前記トレンチの間隔が前記第一領域よりも狭い第二領域と、
を有する付記１～付記３のいずれか１項に記載の半導体装置。
（付記５）
半導体基板に積層された積層半導体の、前記半導体基板の反対側の表面の周辺部に中央部よりも前記半導体基板側に凹む凹部を形成し、
前記中央部及び前記周辺部に、前記積層半導体を厚み方向に貫く複数のトレンチを形成する、
ことを含む半導体装置の製造方法。
（付記６）
付記５に記載の半導体装置の製造方法であって、
前記積層半導体の表面にシリコン酸化膜を設け、
前記シリコン酸化膜上に窒化膜を設けると共に前記周辺部において前記窒化膜を除去し、
前記周辺部において前記シリコン酸化膜を成長させて前記表面を局所的に凹ませ、
前記窒化膜及び前記シリコン酸化膜を除去することで前記凹部を形成する、半導体装置の製造方法。

【符号の説明】

【0046】

１２ 半導体装置
１４ セル部
１６ ＦＬＲ部
１６Ｆ 第一領域
１６Ｓ 第二領域
１８ ＥＱＲ部
２０ 第一半導体層
２０Ａ 第一面
２０Ｂ 第二面
２２ 第二半導体層
２４ 第三半導体層
２４Ａ 第一面
２４Ｃ 中央部
２４Ｄ 段差
２４Ｅ 周辺部
２６ 第四半導体層
２８ 収容部
３０ 凹部
３２ トレンチ
３２Ｂ 底面
３２Ｃ 内周面
３４ ゲート酸化膜
３６ ゲート電極
３８ 絶縁膜
４０ ソース電極
４２ 電極
５０ シリコン酸化膜
５２ 窒化膜
５２ シリコン窒化膜
５４ 空乏層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】