ホーム > 特許ランキング > ＳＫ ｈｙｎｉｘ Ｉｎｃ．
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024129786
(43)【公開日】2024-09-27
(54)【発明の名称】メモリ装置およびストレージ装置
(51)【国際特許分類】
G11C 11/56 20060101AFI20240919BHJP
G11C 16/04 20060101ALI20240919BHJP
G11C 16/10 20060101ALI20240919BHJP
G11C 16/30 20060101ALI20240919BHJP
H10B 41/27 20230101ALI20240919BHJP
H10B 43/27 20230101ALI20240919BHJP
H01L 21/336 20060101ALI20240919BHJP
【ＦＩ】
G11C11/56 210
G11C16/04 170
G11C16/10 140
G11C16/30 120
H10B41/27
H10B43/27
H01L29/78 371
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023215274
(22)【出願日】2023-12-20
(31)【優先権主張番号】10-2023-0032495
(32)【優先日】2023-03-13
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】310024033
【氏名又は名称】エスケーハイニックス株式会社
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000796
【氏名又は名称】弁理士法人三枝国際特許事務所
(72)【発明者】
【氏名】クァク ドン フン
【テーマコード（参考）】
5B225
5F083
5F101
【Ｆターム（参考）】
5B225BA19
5B225CA06
5B225CA14
5B225CA21
5B225DB01
5B225EA05
5B225FA01
5F083EP02
5F083EP18
5F083EP33
5F083EP34
5F083EP42
5F083EP47
5F083EP48
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083ER22
5F083GA10
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083MA06
5F083MA16
5F083ZA21
5F101BA01
5F101BA45
5F101BB02
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BE07
(57)【要約】
【課題】互いにサイズの異なるメモリセルを最適化制御できるメモリ装置を提供する。
【解決手段】メモリ装置１００は、基板に垂直な方向に積層されるメモリセル（以下ＭＣと略記）を含み、ＭＣそれぞれは、第１サブＭＣ及び第１サブＭＣよりサイズの大きい第２サブＭＣを含むメモリセルアレイ１１０と、第１及び第２サブＭＣのサイズに対するサブメモリセルサイズ情報を記憶するサブメモリセル情報記憶部１４０と、ＭＣのうち選択されたサブＭＣに対するプログラム動作を実行するための周辺回路１２０と、サブメモリセルサイズ情報に基づいて第1及び第２サブＭＣにデータを記憶するように周辺回路１２０を制御する制御ロジック１３０と、を含み、複数の第１サブＭＣのうちの少なくとも一部は、基板に垂直な方向に延びる第１チャネル１１１に連結され、複数の第２サブＭＣのうちの少なくとも一部は、基板に垂直な方向に延びる第２チャネル１１２に連結される。
【選択図】図１
【解決手段】メモリ装置１００は、基板に垂直な方向に積層されるメモリセル（以下ＭＣと略記）を含み、ＭＣそれぞれは、第１サブＭＣ及び第１サブＭＣよりサイズの大きい第２サブＭＣを含むメモリセルアレイ１１０と、第１及び第２サブＭＣのサイズに対するサブメモリセルサイズ情報を記憶するサブメモリセル情報記憶部１４０と、ＭＣのうち選択されたサブＭＣに対するプログラム動作を実行するための周辺回路１２０と、サブメモリセルサイズ情報に基づいて第1及び第２サブＭＣにデータを記憶するように周辺回路１２０を制御する制御ロジック１３０と、を含み、複数の第１サブＭＣのうちの少なくとも一部は、基板に垂直な方向に延びる第１チャネル１１１に連結され、複数の第２サブＭＣのうちの少なくとも一部は、基板に垂直な方向に延びる第２チャネル１１２に連結される。
【選択図】図１
【特許請求の範囲】
【請求項1】
基板に垂直な方向に積層されるメモリセルを含み、前記メモリセルそれぞれは、第１サブメモリセルおよび前記第１サブメモリセルよりサイズの大きい第２サブメモリセルを含むメモリセルアレイと、
前記第１サブメモリセルおよび前記第２サブメモリセルのサイズに対するサブメモリセルサイズ情報を記憶するサブメモリセル情報記憶部と、
前記メモリセルのうち選択されたサブメモリセルに対するプログラム動作を実行する周辺回路と、
前記サブメモリセルサイズ情報に基づいて前記第１サブメモリセルおよび前記第２サブメモリセルにデータを記憶するように前記周辺回路を制御する制御ロジックと、を含み、
複数の第１サブメモリセルのうちの少なくとも一部は、
前記基板に垂直な方向に延びる第１チャネルに連結され、
複数の第２サブメモリセルのうちの少なくとも一部は、
前記基板に垂直な方向に延びる第２チャネルに連結されることを特徴とするメモリ装置。
前記第１サブメモリセルおよび前記第２サブメモリセルのサイズに対するサブメモリセルサイズ情報を記憶するサブメモリセル情報記憶部と、
前記メモリセルのうち選択されたサブメモリセルに対するプログラム動作を実行する周辺回路と、
前記サブメモリセルサイズ情報に基づいて前記第１サブメモリセルおよび前記第２サブメモリセルにデータを記憶するように前記周辺回路を制御する制御ロジックと、を含み、
複数の第１サブメモリセルのうちの少なくとも一部は、
前記基板に垂直な方向に延びる第１チャネルに連結され、
複数の第２サブメモリセルのうちの少なくとも一部は、
前記基板に垂直な方向に延びる第２チャネルに連結されることを特徴とするメモリ装置。
【請求項2】
前記第１チャネルおよび前記第２チャネルは、
前記基板に垂直な方向に延びる１つのチャネル構造が分離されることによって形成されることを特徴とする請求項１に記載のメモリ装置。
前記基板に垂直な方向に延びる１つのチャネル構造が分離されることによって形成されることを特徴とする請求項１に記載のメモリ装置。
【請求項3】
前記第１サブメモリセルおよび前記第２サブメモリセルは、それぞれ、
消去状態および１つ以上のプログラム状態を含む複数の状態のうちのいずれか１つの状態に対応するしきい値電圧を有するようにプログラムされることを特徴とする請求項１に記載のメモリ装置。
消去状態および１つ以上のプログラム状態を含む複数の状態のうちのいずれか１つの状態に対応するしきい値電圧を有するようにプログラムされることを特徴とする請求項１に記載のメモリ装置。
【請求項4】
前記制御ロジックは、
前記第２サブメモリセルに記憶されるビット数が前記第１サブメモリセルに記憶されるビット数より多いように前記周辺回路を制御することを特徴とする請求項３に記載のメモリ装置。
前記第２サブメモリセルに記憶されるビット数が前記第１サブメモリセルに記憶されるビット数より多いように前記周辺回路を制御することを特徴とする請求項３に記載のメモリ装置。
【請求項5】
前記制御ロジックは、
前記第２サブメモリセルがプログラムされる状態に対応するしきい値電圧分布数が、前記第１サブメモリセルがプログラムされる状態に対応するしきい値電圧分布数より多いように前記周辺回路を制御することを特徴とする請求項３に記載のメモリ装置。
前記第２サブメモリセルがプログラムされる状態に対応するしきい値電圧分布数が、前記第１サブメモリセルがプログラムされる状態に対応するしきい値電圧分布数より多いように前記周辺回路を制御することを特徴とする請求項３に記載のメモリ装置。
【請求項6】
前記制御ロジックは、
前記第２サブメモリセルの消去状態としきい値電圧が最も高いプログラム状態との間のしきい値電圧差は、前記第１サブメモリセルの消去状態としきい値電圧が最も高いプログラム状態との間のしきい値電圧差より大きいように前記周辺回路を制御することを特徴とする請求項３に記載のメモリ装置。
前記第２サブメモリセルの消去状態としきい値電圧が最も高いプログラム状態との間のしきい値電圧差は、前記第１サブメモリセルの消去状態としきい値電圧が最も高いプログラム状態との間のしきい値電圧差より大きいように前記周辺回路を制御することを特徴とする請求項３に記載のメモリ装置。
【請求項7】
前記制御ロジックは、
前記第１サブメモリセルおよび前記第２サブメモリセルが含まれたメモリブロックのアドレスに基づいて前記第１サブメモリセルおよび前記第２サブメモリセルに前記データを記憶するように前記周辺回路を制御することを特徴とする請求項１に記載のメモリ装置。
前記第１サブメモリセルおよび前記第２サブメモリセルが含まれたメモリブロックのアドレスに基づいて前記第１サブメモリセルおよび前記第２サブメモリセルに前記データを記憶するように前記周辺回路を制御することを特徴とする請求項１に記載のメモリ装置。
【請求項8】
前記制御ロジックは、
前記第１サブメモリセルおよび前記第２サブメモリセルが含まれたワードラインの前記基板に垂直な方向への高さに基づいて前記第１サブメモリセルおよび前記第２サブメモリセルに前記データを記憶するように前記周辺回路を制御することを特徴とする請求項１に記載のメモリ装置。
前記第１サブメモリセルおよび前記第２サブメモリセルが含まれたワードラインの前記基板に垂直な方向への高さに基づいて前記第１サブメモリセルおよび前記第２サブメモリセルに前記データを記憶するように前記周辺回路を制御することを特徴とする請求項１に記載のメモリ装置。
【請求項9】
前記制御ロジックは、
前記第１サブメモリセルおよび前記第２サブメモリセルが含まれたメモリブロックの消去／プログラムサイクル回数に基づいて前記第１サブメモリセルおよび前記第２サブメモリセルに前記データを記憶するように前記周辺回路を制御することを特徴とする請求項１に記載のメモリ装置。
前記第１サブメモリセルおよび前記第２サブメモリセルが含まれたメモリブロックの消去／プログラムサイクル回数に基づいて前記第１サブメモリセルおよび前記第２サブメモリセルに前記データを記憶するように前記周辺回路を制御することを特徴とする請求項１に記載のメモリ装置。
【請求項10】
前記制御ロジックは、
前記第１サブメモリセルおよび前記第２サブメモリセルが含まれたダイの位置に基づいて前記第１サブメモリセルおよび前記第２サブメモリセルに前記データを記憶するように前記周辺回路を制御することを特徴とする請求項１に記載のメモリ装置。
前記第１サブメモリセルおよび前記第２サブメモリセルが含まれたダイの位置に基づいて前記第１サブメモリセルおよび前記第２サブメモリセルに前記データを記憶するように前記周辺回路を制御することを特徴とする請求項１に記載のメモリ装置。
【請求項11】
前記第１サブメモリセルおよび前記第２サブメモリセルは、
互いに異なるドレイン選択ラインに連結されることを特徴とする請求項１に記載のメモリ装置。
互いに異なるドレイン選択ラインに連結されることを特徴とする請求項１に記載のメモリ装置。
【請求項12】
前記第１サブメモリセルおよび前記第２サブメモリセルは、
互いに異なるビットラインに連結されることを特徴とする請求項１に記載のメモリ装置。
互いに異なるビットラインに連結されることを特徴とする請求項１に記載のメモリ装置。
【請求項13】
前記第１サブメモリセルおよび前記第２サブメモリセルは、
互いに異なるワードラインに連結されることを特徴とする請求項１に記載のメモリ装置。
互いに異なるワードラインに連結されることを特徴とする請求項１に記載のメモリ装置。
【請求項14】
それぞれ第１サブメモリセルおよび前記第１サブメモリセルよりサイズの大きい第２サブメモリセルを含んだメモリセルを含み、前記第１サブメモリセルおよび前記第２サブメモリセルのサイズに対するサブメモリセルサイズ情報が記憶されたメモリ装置と、
外部から前記メモリ装置にデータを記憶することを要求する書き込み要求および前記書き込み要求に対応する書き込みデータを受信し、前記サブメモリセルサイズ情報に基づいて前記書き込みデータを前記メモリ装置に記憶するメモリコントローラと、を含み、
前記メモリセルにそれぞれ含まれた第１サブメモリセルのうちの少なくとも一部は、
前記メモリセルが積層される方向に延びる第１チャネルに連結され、
前記メモリセルにそれぞれ含まれた第２サブメモリセルのうちの少なくとも一部は、
前記メモリセルが積層される方向に延びる第２チャネルに連結されることを特徴とするストレージ装置。
外部から前記メモリ装置にデータを記憶することを要求する書き込み要求および前記書き込み要求に対応する書き込みデータを受信し、前記サブメモリセルサイズ情報に基づいて前記書き込みデータを前記メモリ装置に記憶するメモリコントローラと、を含み、
前記メモリセルにそれぞれ含まれた第１サブメモリセルのうちの少なくとも一部は、
前記メモリセルが積層される方向に延びる第１チャネルに連結され、
前記メモリセルにそれぞれ含まれた第２サブメモリセルのうちの少なくとも一部は、
前記メモリセルが積層される方向に延びる第２チャネルに連結されることを特徴とするストレージ装置。
【請求項15】
前記第１チャネルおよび第２チャネルは、
１つのチャネル構造が分離されることによって形成されることを特徴とする請求項１４に記載のストレージ装置。
１つのチャネル構造が分離されることによって形成されることを特徴とする請求項１４に記載のストレージ装置。
【請求項16】
前記メモリコントローラは、
前記第２サブメモリセルに記憶されるビット数が前記第１サブメモリセルに記憶されるビット数より多いように前記メモリ装置を制御することを特徴とする請求項１４に記載のストレージ装置。
前記第２サブメモリセルに記憶されるビット数が前記第１サブメモリセルに記憶されるビット数より多いように前記メモリ装置を制御することを特徴とする請求項１４に記載のストレージ装置。
【請求項17】
前記メモリコントローラは、
前記第２サブメモリセルがプログラムされる状態に対応する分布数が前記第１サブメモリセルがプログラムされる状態に対応する分布数より多いように前記メモリ装置を制御することを特徴とする請求項１４に記載のストレージ装置。
前記第２サブメモリセルがプログラムされる状態に対応する分布数が前記第１サブメモリセルがプログラムされる状態に対応する分布数より多いように前記メモリ装置を制御することを特徴とする請求項１４に記載のストレージ装置。
【請求項18】
メモリコントローラは、
前記第２サブメモリセルの消去状態としきい値電圧が最も高いプログラム状態との間のしきい値電圧差が、前記第１サブメモリセルの消去状態としきい値電圧が最も高いプログラム状態との間のしきい値電圧差より大きいように前記メモリ装置を制御することを特徴とする請求項１４に記載のストレージ装置。
前記第２サブメモリセルの消去状態としきい値電圧が最も高いプログラム状態との間のしきい値電圧差が、前記第１サブメモリセルの消去状態としきい値電圧が最も高いプログラム状態との間のしきい値電圧差より大きいように前記メモリ装置を制御することを特徴とする請求項１４に記載のストレージ装置。
【請求項19】
補助メモリ装置をさらに含むことを特徴とする請求項１４に記載のストレージ装置。
【請求項20】
前記メモリコントローラは、
前記サブメモリセルサイズ情報が前記補助メモリ装置にロードされるように前記メモリ装置および前記補助メモリ装置を制御することを特徴とする請求項１９に記載のストレージ装置。
前記サブメモリセルサイズ情報が前記補助メモリ装置にロードされるように前記メモリ装置および前記補助メモリ装置を制御することを特徴とする請求項１９に記載のストレージ装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、メモリ装置およびストレージ装置に関する。
【背景技術】
【0002】
メモリ装置は、データを記憶する装置であって、揮発性メモリ装置（Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ）と不揮発性メモリ装置（Ｎｏｎ Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ）に分けることができる。
【0003】
メモリ装置は、メモリセルアレイを含むことができる。メモリセルアレイは、複数の絶縁膜と複数の導電膜とが交互に積層された積層体および積層体を貫通するチャネル構造を含むことができる。このとき、３次元で構成されたメモリ装置は、カット構造を介して一つのチャネル構造を２個以上のチャネルに分離して複数のチャネルを形成できる。これにより、一層の導電膜内でチャネル構造に沿って２個以上のメモリセルを形成できるので、メモリセルの集積度は高くなることができる。
【0004】
ただし、一つのチャネル構造をカットすることによって形成される複数のメモリセルのサイズは、非対称であり得、これにより互いにサイズの異なるメモリセルを最適化して制御できる方案が要求される。
【発明の概要】
【発明が解決しようとする課題】
【0005】
本開示の実施例は、互いにサイズの異なるメモリセルを最適化制御できるメモリ装置およびストレージ装置を提供する。
【課題を解決するための手段】
【0006】
本開示の実施例によるメモリ装置は、基板に垂直な方向に積層されるメモリセルを含み、前記メモリセルそれぞれは、第１サブメモリセルおよび前記第１サブメモリセルよりサイズの大きい第２サブメモリセルを含むメモリセルアレイと、前記第１サブメモリセルおよび前記第２サブメモリセルのサイズに対するサブメモリセルサイズ情報を記憶するサブメモリセル情報記憶部と、前記メモリセルのうち選択されたサブメモリセルに対するプログラム動作を実行するための周辺回路と、前記サブメモリセルサイズ情報に基づいて前記第１サブメモリセルおよび前記第２サブメモリセルにデータを記憶するように前記周辺回路を制御する制御ロジックと、を含み、複数の第１サブメモリセルのうちの少なくとも一部は、前記基板に垂直な方向に延びる第１チャネルに連結され、複数の第２サブメモリセルのうちの少なくとも一部は、前記基板に垂直な方向に延びる第２チャネルに連結されることができる。
【0007】
本開示の実施例によるストレージ装置は、それぞれ第１サブメモリセルおよび前記第１サブメモリセルよりサイズの大きい第２サブメモリセルを含んだメモリセルを含み、前記第１サブメモリセルおよび前記第２サブメモリセルのサイズに対するサブメモリセルサイズ情報が記憶されたメモリ装置と、外部から前記メモリ装置にデータを記憶することを要求する書き込み要求および前記書き込み要求に対応する書き込みデータを受信し、前記サブメモリセルサイズ情報に基づいて前記書き込みデータを前記メモリ装置に記憶するメモリコントローラと、を含み、前記メモリセルにそれぞれ含まれた第１サブメモリセルのうちの少なくとも一部は、前記メモリセルが積層される方向に延びる第１チャネルに連結され、前記メモリセルにそれぞれ含まれた第２サブメモリセルのうちの少なくとも一部は、前記メモリセルが積層される方向に延びる第２チャネルに連結されることができる。
【発明の効果】
【0008】
本開示によれば、互いにサイズの異なるメモリセルを最適化制御できるメモリ装置およびストレージ装置が提供される。
【図面の簡単な説明】
【0009】
【図1】本開示の一実施例によるメモリ装置を説明するためのブロック図である。
【図4a】本開示の一実施例によるメモリセルアレイの連結構造を説明するための図である。
【図4b】本開示の一実施例によるメモリセルアレイの連結構造を説明するための図である。
【図5a】本開示の他の一実施例によるメモリセルアレイの連結構造を説明するための図である。
【図5b】本開示の他の一実施例によるメモリセルアレイの連結構造を説明するための図である。
【図6a】本開示のさらに他の一実施例によるメモリセルアレイの連結構造を説明するための図である。
【図6b】本開示のさらに他の一実施例によるメモリセルアレイの連結構造を説明するための図である。
【図7a】本開示によってプログラムされたサブメモリセルの一例を説明するための図である。
【図7b】本開示によってプログラムされたサブメモリセルの一例を説明するための図である。
【図8a】本開示によってプログラムされたサブメモリセルの他の例を説明するための図である。
【図8b】本開示によってプログラムされたサブメモリセルの他の例を説明するための図である。
【図9a】本開示によってプログラムされたサブメモリセルのさらに他の例を説明するための図である。
【図9b】本開示によってプログラムされたサブメモリセルのさらに他の例を説明するための図である。
【図10】本開示の一実施例によるメモリ装置の制御方法を説明するための図である。
【図11】本開示の他の実施例によるメモリ装置の制御方法を説明するための図である。
【図12】本開示の他の一実施例によるメモリ装置の制御方法を説明するための図である。
【図13】本開示のさらに他の一実施例によるメモリ装置の制御方法を説明するための図である。
【図14】本開示の一実施例によるストレージ装置を説明するためのブロック図である。
【発明を実施するための形態】
【0010】
本明細書または出願に開示されている本発明の概念による実施例に対する特定の構造的ないし機能的な説明は、本発明の概念による実施例を説明するためだけに例示されてあり、本発明の概念による実施例は様々な形態で実施されてもよく、本明細書または出願に説明された実施例に限定されると解釈されてはならない。
【0011】
図１は、本開示の一実施例によるメモリ装置を説明するためのブロック図である。
【0012】
図１を参照すると、メモリ装置１００は、メモリセルアレイ１１０、周辺回路１２０、および制御ロジック１３０を含むことができる。
【0013】
メモリセルアレイ１１０は、複数のメモリブロックＢＬＫ１～ＢＬＫｚを含むことができる。複数のメモリブロックＢＬＫ１～ＢＬＫｚは、行ラインＲＬを介してロウデコーダ１２１に連結されることができる。ここで、行ラインＲＬは、少なくとも１つ以上のソース選択ライン、複数のワードライン、および少なくとも１つ以上のドレイン選択ラインを含むことができる。複数のメモリブロックＢＬＫ１～ＢＬＫｚは、ビットラインＢＬ１～ＢＬｎを介してページバッファグループ１２３に連結されることができる。複数のメモリブロックＢＬＫ１～ＢＬＫｚそれぞれは、複数のメモリセルを含むことができる。実施例として、複数のメモリセルは、不揮発性メモリセルであり得る。同じワードラインに連結されたメモリセルは、一つのページとして定義できる。したがって、１つのメモリブロックは、複数のページを含むことができる。
【0014】
複数のメモリブロックのうちのいずれか１つのメモリブロックＢＬＫｉは、第１セレクトラインと第２セレクトラインとの間に互いに平行に配列された多数のワードラインが連結されることができる。ここで、第１セレクトラインはソースセレクトラインＳＳＬであり、第２セレクトラインはドレインセレクトラインＤＳＬであり得る。より具体的に説明すると、メモリブロックＢＬＫｉは、ビットラインＢＬ１～ＢＬｎとソースラインＳＬとの間に連結された多数のストリング（ｓｔｒｉｎｇｓ）ＳＴを含むことができる。ビットラインＢＬ１～ＢＬｎは、ストリングＳＴにそれぞれ連結され、ソースラインＳＬは、ストリングＳＴに共通に連結されることができる。ストリングＳＴは、互いに同じに構成されることができるので、第１ビットラインＢＬ１に連結されたストリングＳＴを例として挙げて具体的に説明する。
【0015】
ストリングＳＴは、ソースラインＳＬと第１ビットラインＢＬ１との間で互いに直列に連結されたソースセレクトトランジスタＳＳＴ、多数のメモリセルＭＣ１～ＭＣ１６、およびドレインセレクトトランジスタＤＳＴを含むことができる。１つのストリングＳＴには、ソースセレクトトランジスタＳＳＴとドレインセレクトトランジスタＤＳＴが少なくとも１つ以上ずつ含まれてもよく、メモリセルＭＣ１～ＭＣ１６も図示された数より多く含まれてもよい。
【0016】
ソースセレクトトランジスタＳＳＴのソース（ｓｏｕｒｃｅ）は、ソースラインＳＬに連結され、ドレインセレクトトランジスタＤＳＴのドレイン（ｄｒａｉｎ）は、第１ビットラインＢＬ１に連結されることができる。メモリセルＭＣ１～ＭＣ１６は、ソースセレクトトランジスタＳＳＴとドレインセレクトトランジスタＤＳＴとの間で直列に連結されることができる。互いに異なるストリングＳＴに含まれたソースセレクトトランジスタＳＳＴのゲートは、ソースセレクトラインＳＳＬに連結され、ドレインセレクトトランジスタＤＳＴのゲートは、ドレインセレクトラインＤＳＬに連結され、メモリセルＭＣ１～ＭＣ１６のゲートは、多数のワードラインＷＬ１～ＷＬ１６に連結されることができる。互いに異なるストリングＳＴに含まれたメモリセルの中で同じワードラインに連結されたメモリセルのグループを物理ページ（ｐｈｙｓｉｃａｌ ｐａｇｅ）ＰＰＧとすることができる。したがって、メモリブロックＢＬＫｉには、ワードラインＷＬ１～ＷＬ１６の数だけの物理ページＰＰＧが含まれることができる。
【0017】
メモリセルは、それぞれ１つのデータビットを記憶するシングルレベルセル（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）ＳＬＣ、２つのデータビットを記憶するマルチレベルセル（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ）ＭＬＣ、３つのデータビットを記憶するトリプルレベルセル（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）ＴＬＣ、または４つのデータビットを記憶することができるクアッドレベルセル（Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ）ＱＬＣで構成されることができる。
【0018】
シングルレベルセル（ｓｉｎｇｌｅ ｌｅｖｅｌ ｃｅｌｌ）ＳＬＣは、１ビットのデータを記憶することができる。シングルレベルセルの１つの物理ページＰＰＧは、１つの論理ページ（ｌｏｇｉｃａｌ ｐａｇｅ）データを記憶することができる。１つの論理ページデータは、１つの物理ページＰＰＧに含まれたセル数だけのデータビットを含むことができる。
【0019】
マルチレベルセル（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ）ＭＬＣ、トリプルレベルセル（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）ＴＬＣ、およびクアッドレベルセル（Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ）ＱＬＣは、２ビット以上のデータを記憶することができる。この場合、１つの物理ページＰＰＧは、２以上の論理ページデータを記憶することができる。
【0020】
メモリセルは、２つ以上のサブメモリセルに分けられることができる。サブメモリセルのサイズは、互いに異なってもよい。例えば、メモリセルは、それぞれ第１サブメモリセルおよび前記第１サブメモリセルよりサイズの大きい第２サブメモリセルを含むことができる。メモリセルについては、以下の図２及び図３を参照してより詳細に説明する。
【0021】
また、メモリ装置１００は、サブメモリセル情報記憶部１４０を含むことができる。サブメモリセル情報記憶部１４０は、第１サブメモリセルおよび第２サブメモリセルのサイズに対するサブメモリセルサイズ情報を記憶することができる。サブメモリセルサイズ情報は、事前に記憶されていてもよい。一実施例では、サブメモリセルサイズ情報は、事前にメモリセルに対するイメージから断面積を比較することによって取得されることができる。他の一実施例では、サブメモリセルサイズ情報は、サブメモリセルに電圧を印加することによって流れる電流の大きさに基づいて取得されることができる。さらに他の一実施例では、サブメモリセルサイズ情報は、プログラム電圧印加によるしきい値電圧変更程度に基づいて取得されることができる。別の一実施例では、サブメモリセルサイズ情報は、電圧は増加型ステップパルスプログラミング（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ：ＩＳＰＰ）の実行による結果に基づいて取得されることができる。ただし、サブメモリセルサイズ情報を取得する方法は、前述の例に限定されない。一実施例では、サブメモリセルサイズ情報は、メモリセルそれぞれに含まれた第１サブメモリセルおよび第２サブメモリセルのサイズを表す情報を含むことができる。他の一実施例では、サブメモリセルサイズ情報は、メモリセルそれぞれに含まれた第１サブメモリセルおよび第２サブメモリセルのサイズ差を表す情報を含むことができる。
【0022】
図１では、サブメモリセル情報記憶部１４０は、メモリセルアレイ１１０内に含まれるものとして示されているが、これに限定されるものではなく、サブメモリセル情報記憶部１４０は、メモリセルアレイ１１０の外部に形成された別途の記憶領域であってもよい。
【0023】
周辺回路１２０は、制御ロジック１３０の制御に従ってメモリセルアレイ１１０の選択された領域にプログラム動作、読み出し動作、または消去動作を実行するように構成されることができる。すなわち、周辺回路１２０は、制御ロジック１３０の制御に従ってメモリセルアレイ１１０を駆動することができる。例えば、周辺回路１２０は、制御ロジック１３０の制御に従って行ラインＲＬおよびビットラインＢＬ１～ＢＬｎに様々な動作電圧を印加したり、印加された電圧をディスチャージしたりすることができる。
【0024】
具体的には、周辺回路１２０は、ロウデコーダ１２１、電圧生成部１２２、ページバッファグループ１２３、カラムデコーダ１２４、入出力回路１２５、およびセンシング回路１２６を含むことができる。
【0025】
ロウデコーダ１２１は、行ラインＲＬを介してメモリセルアレイ１１０に連結されることができる。行ラインＲＬは、少なくとも１つ以上のソース選択ライン、複数のワードライン、および少なくとも１つ以上のドレイン選択ラインを含むことができる。実施例では、ワードラインは、ノーマルワードラインとダミーワードラインを含むことができる。そして、行ラインＲＬは、パイプ選択ラインをさらに含んでもよい。
【0026】
ロウデコーダ１２１は、制御ロジック１３０の制御に応答して動作するように構成されることができる。ロウデコーダ１２１は、制御ロジック１３０からロウアドレスＲＡＤＤを受信することができる。具体的には、ロウデコーダ１２１は、ロウアドレスＲＡＤＤをデコードするように構成されることができる。ロウデコーダ１２１は、デコードされたロウアドレスＲＡＤＤに従ってメモリブロックＢＬＫ１～ＢＬＫｚのうちの少なくとも１つのメモリブロックを選択することができる。そして、ロウデコーダ１２１は、デコードされたアドレスに従って電圧生成部１２２が生成した電圧を少なくとも１つのワードラインに印加するように選択されたメモリブロックの少なくとも１つのワードラインを選択することができる。
【0027】
例えば、プログラム動作時に、ロウデコーダ１２１は、選択されたワードラインにプログラム電圧を印加し、非選択されたワードラインにプログラム電圧よりも低いレベルのプログラムパス電圧を印加することができる。プログラム検証動作時に、ロウデコーダ１２１は、選択されたワードラインに検証電圧を印加し、非選択されたワードラインに検証電圧よりも高い検証パス電圧を印加することができる。読み出し動作時に、ロウデコーダ１２１は、選択されたワードラインに読出し電圧を印加し、非選択されたワードラインに読み出し電圧よりも高い読み出しパス電圧を印加することができる。
【0028】
実施例では、メモリセルアレイ１１０の消去動作は、メモリブロック単位で実行されることができる。消去動作時に、ロウデコーダ１２１は、デコードされたアドレスに従って１つのメモリブロックを選択することができ、ロウデコーダ１２１は、選択されたメモリブロックに連結されるワードラインに接地電圧を印加することができる。
【0029】
電圧生成部１２２は、制御ロジック１３０の制御に応答して動作することができる。具体的には、電圧生成部１２２は、制御ロジック１３０の制御に応答して、メモリ装置１００に供給される外部電源電圧を利用して、複数の電圧を生成するように構成されることができる。例えば、電圧生成部１２２は、制御ロジック１３０の制御に応答して、プログラム電圧、検証電圧、パス電圧、読出し電圧、および消去電圧などを生成することができる。すなわち、電圧生成部１２２は、動作信号ＯＰＳＩＧに応答して、プログラム、読み出し、および消去動作に用いられる様々な動作電圧Ｖｏｐを生成することができる。
【0030】
実施例として、電圧生成部１２２は、外部電源電圧をレギュレートして内部電源電圧を生成することができる。電圧生成部１２２で生成された内部電源電圧は、メモリセルアレイ１１０の動作電圧として用いられることができる。
【0031】
実施例として、電圧生成部１２２は、外部電源電圧または内部電源電圧を利用して複数の電圧を生成することができる。例えば、電圧生成部１２２は、内部電源電圧を受信する複数のポンピングキャパシタを含み、制御ロジック１３０の制御に応答して、複数のポンピングキャパシタを選択的に活性化して複数の電圧を生成することができる。そして、生成された複数の電圧は、ロウデコーダ１２１によってメモリセルアレイ１１０に供給されることができる。
【0032】
ページバッファグループ１２３は、第１～第ｎページバッファＰＢ１～ＰＢｎを含むことができる。第１～第ｎページバッファＰＢ１～ＰＢｎは、それぞれ第１～第ｎビットラインＢＬ１～ＢＬｎを介してメモリセルアレイ１１０に連結されることができる。そして、第１～第ｎページバッファＰＢ１～ＰＢｎは、制御ロジック１３０の制御に応答して動作することができる。具体的には、第１～第ｎページバッファＰＢ１～ＰＢｎは、ページバッファ制御信号ＰＢＳＩＧＮＡＬＳに応答して動作することができる。例えば、第１～第ｎページバッファＰＢ１～ＰＢｎは、第１～第ｎビットラインＢＬ１～ＢＬｎを介して受信されたデータを一時記憶するか、読み出しまたは検証動作時にビットラインＢＬ１～ＢＬｎの電圧または電流をセンシング（ｓｅｎｓｉｎｇ）することができる。
【0033】
具体的には、プログラム動作時、第１～第ｎページバッファＰＢ１～ＰＢｎは、選択されたワードラインにプログラムパルスが印加されると、入出力回路１２５を介して受信したデータＤＡＴＡを第１～第ｎビットラインＢＬ１～ＢＬｎを介して選択されたメモリセルに伝達することができる。伝達されたデータＤＡＴＡに応じて選択されたページのメモリセルは、プログラムされることができる。プログラム許容電圧（例えば、接地電圧）が印加されるビットラインと連結されたメモリセルは、上昇したしきい値電圧を有することができる。プログラム禁止電圧（例えば、電源電圧）が印加されるビットラインと連結されたメモリセルのしきい値電圧は、維持されることができる。プログラム検証動作時、第１～第ｎページバッファＰＢ１～ＰＢｎは、選択されたメモリセルから第１～第ｎビットラインＢＬ１～ＢＬｎを介してページデータを読み取ることができる。
【0034】
カラムデコーダ１２４は、カラムアドレスＣＡＤＤに応答して、入出力回路１２５とページバッファグループ１２３との間でデータを伝達することができる。例えば、カラムデコーダ１２４は、データラインＤＬを介して第１～第ｎページバッファＰＢ１～ＰＢｎとのデータのやり取りをしたり、カラムラインＣＬを介して入出力回路１２５とのデータのやり取りをしたりすることができる。
【0035】
入出力回路１２５は、メモリコントローラ２００から伝達されたコマンドＣＭＤおよびアドレスＡＤＤＲを制御ロジック１３０に伝達したり、カラムデコーダ１２４とデータＤＡＴＡのやり取りをしたりすることができる。
【0036】
センシング回路１２６は、読み出し動作（ｒｅａｄ ｏｐｅｒａｔｉｏｎ）または検証動作（ｖｅｒｉｆｙ ｏｐｅｒａｔｉｏｎ）時、許容ビット信号ＶＲＹ＿ＢＩＴに応答して基準電流を生成し、ページバッファグループ１２３から受信されたセンシング電圧ＶＰＢと基準電流によって生成された基準電圧とを比較して、パス信号ＰＡＳＳまたはフェイル信号ＦＡＩＬを出力することができる。
【0037】
制御ロジック１３０は、コマンドＣＭＤおよびアドレスＡＤＤＲに応答して、動作信号ＯＰＳＩＧ、ロウアドレスＲＡＤＤ、ページバッファ制御信号ＰＢＳＩＧＮＡＬＳ、および許容ビット信号ＶＲＹ＿ＢＩＴを出力して、周辺回路１２０を制御することができる。実施例では、制御ロジック１３０は、サブメモリセル情報記憶部１４０に記憶されたサブメモリセルサイズ情報に基づいて、メモリセルアレイ１１０内のサブメモリセルにデータを記憶するように周辺回路１２０を制御することができる。
【0038】
一実施例では、制御ロジック１３０は、第２サブメモリセルに記憶されるビット数が第１サブメモリセルに記憶されるビット数より多いように周辺回路１２０を制御することができる。他の一実施例では、制御ロジック１３０は、第２サブメモリセルがプログラムされる状態に対応するしきい値電圧分布数が第１サブメモリセルがプログラムされる状態に対応するしきい値電圧分布数より多いように周辺回路１２０を制御することができる。さらに他の一実施例では、第２サブメモリセルのプログラム／消去ウィンドウ幅は、第１サブメモリセルのプログラム／消去ウィンドウ幅より大きいように周辺回路１２０を制御することができる。
【0039】
制御ロジック１３０は、サブメモリセルのサイズ差またはサブメモリセルの特性差に影響を及ぼす要因に関する情報をさらに考慮してメモリセルにデータを記憶するように周辺回路１２０を制御することができる。例えば、制御ロジック１３０は、メモリブロックのアドレスに関する情報、ワードラインの層数に関する情報、メモリブロックの消去／プログラムサイクル回数に関する情報、およびメモリダイの位置に関する情報をさらに考慮することができる。メモリブロックのアドレスに関する情報、ワードラインの層数に関する情報、メモリブロックの消去／プログラムサイクル回数に関する情報、およびメモリダイの位置に関する情報などは、メモリセルアレイ１１０またはサブメモリセル情報記憶部１４０に記憶されているか、または外部のメモリコントローラから受信することができる。
【0040】
【0041】
図１及び図２を参照すると、メモリ装置１００は、複数のビットラインＢＬに連結されたメモリセルアレイ１１０を含むことができる。メモリセルアレイ１１０は、３次元メモリセルアレイとして提供されることができる。このため、メモリセルアレイ１１０は、複数の導電膜１１５を含むゲート積層体ＧＳＴおよびゲート積層体ＧＳＴを貫通する複数のチャネル１１１、１１２並び複数のチャネル１１１、１１２とゲート積層体ＧＳＴとの間の複数のメモリ膜１１３、１１４を含むことができる。
【0042】
それぞれの導電膜１１５は、図２を参照して定義した第１方向ＤＲ１および第２方向ＤＲ２に沿って延びた平板状であり得る。それぞれの導電膜１１５の上面ＴＳは、第１方向ＤＲ１および第２方向ＤＲ２に沿って延びることができ、図２を参照して定義した第３方向ＤＲ３に向かうことができる。図２を参照して定義した第３方向ＤＲ３は、基板に垂直な方向であり、メモリセルが積層される方向であり得る。
【0043】
複数の導電膜１１５は、第３方向ＤＲ３に離隔して積層されることができる。複数の導電膜１１５は、図１に示された少なくとも一層のソースセレクトラインＳＳＬ、複数のワードラインＷＬ１～ＷＬ１６、および少なくとも一層のドレインセレクトラインＤＳＬとして提供されることができる。それぞれの導電膜１１５は、ドープ半導体膜、金属膜、および導電性金属窒化膜のうちの少なくともいずれか１つを含むことができる。ドープ半導体膜は、ドープシリコン膜を含むことができる。金属膜は、タングステン、銅、モリブデンなどを含むことができる。導電性金属窒化膜は、チタン窒化物、タンタル窒化物などを含むことができる。
【0044】
ゲート積層体ＧＳＴは、複数のチャネルホール１１６を含むことができる。複数のチャネルホール１１６は、複数の導電膜１１５を貫通するように第３方向ＤＲ３に延びることができる。ゲート積層体ＧＳＴ内での配置密度を高めるために、複数のチャネルホール１１６は、ジグザグに配列されることができる。
【0045】
複数のチャネル１１１、１１２は、複数の対を構成する複数の第１チャネル１１１および複数の第２チャネル１１２を含むことができる。複数の第１チャネル１１１および複数の第２チャネル１１２の複数の対は、複数のチャネルホール１１６に対応することができる。各対の第１チャネル１１１および第２チャネル１１２は、それに対応するチャネルホール１１６の内部に第２方向ＤＲ２に離隔して配列されることができる。実施例では、各対の第１チャネル１１１および第２チャネル１１２は、１つのチャネル構造が分離されることによって形成されたものであり得る。一実施例では、１つのチャネル構造は、カットによって第１チャネル１１１および第２チャネル１１２に分離されてもよい。
【0046】
複数のメモリ膜１１３、１１４は、複数の対を構成する複数の第１メモリ膜１１３および複数の第２メモリ膜１１４を含むことができる。複数の第１メモリ膜１１３および複数の第２メモリ膜１１４の複数の対は、複数のチャネルホール１１６に対応することができる。各対の第１メモリ膜１１３および第２メモリ膜１１４は、それに対応するチャネルホール１１６の内部に第２方向ＤＲ２に離隔して配列されることができる。
【0047】
複数の第１メモリ膜１１３および複数の第２メモリ膜１１４の複数の対は、複数の第１チャネル１１１および複数の第２チャネル１１２の複数の対に対応することができる。第１メモリ膜１１３は、それに対応する第１チャネル１１１とゲート積層体ＧＳＴとの間に配置されることができ、第２メモリ膜１１４は、それに対応する第２チャネル１１２とゲート積層体ＧＳＴとの間に配置されることができる。
【0048】
メモリセルアレイ１１０の複数のメモリセルは、複数の導電膜１１５のうちワードラインとチャネル構造の交差部に提供されることができる。ただし、チャネル構造が第１チャネル１１１および第２チャネル１１２に分離されることによって、メモリセルに含まれた第１サブメモリセルおよび第２サブメモリセルは、複数の導電膜１１５のうちワードラインと第１チャネル１１１の交差部およびワードラインと第２チャネル１１２の交差部に提供されることができる。各対の第１チャネル１１１および第２チャネル１１２は、同じチャネルホール１１６内で互いに離隔するので、第１チャネル１１１に沿って定義されたメモリセルストリングと第２チャネル１１２に沿って定義されたメモリセルストリングは、個別に制御されることができる。各対の第１チャネル１１１および第２チャネル１１２は、それぞれの導電膜１１５で取り囲まれることができる。言い換えれば、導電膜１１５は、それが配置された平面で各対の第１チャネル１１１および第２チャネル１１２を取り囲むように連続して延びることができる。一実施例では、導電膜１１５は、各対の第１チャネル１１１および第２チャネル１１２を取り囲むようにＸＹ平面に沿って延びることができる。これにより、各対の第１チャネル１１１および第２チャネル１１２は、同じ導電膜１１５によって制御されることができる。
【0049】
【0050】
図２及び図３を参照すると、第１チャネル１１１および第２チャネル１１２は、１つのチャネル構造が分離されることによって形成されたものであり得る。第１サブメモリセルは、第１チャネル１１１に連結されるように形成されることができる。例えば、第１サブメモリセルは、第１チャネル１１１の一断面に形成されることができる。第２サブメモリセルは、第２チャネル１１２に連結されるように形成されることができる。例えば、第２サブメモリセルは、第２チャネル１１２の一断面に形成されることができる。
【0051】
ただし、１つのチャネル構造をカットによって第１チャネル１１１および第２チャネル１１２に分離する場合、第１チャネル１１１の断面および第２チャネル１１２の断面は完全な対称を成すことは難しく、これにより、第１サブメモリセルおよび第２サブメモリセルは、サイズが互いに異なることになる。実施例では、相対的にサイズの小さいサブメモリセルを第１サブメモリセル、相対的にサイズの大きいサブメモリセルを第２サブメモリセルと呼ぶことができる。
【0052】
前述のように、第１チャネルおよび第２チャネルは、第３方向に延びることができる。第３方向は、基板に垂直な方向にメモリセルが積層される方向であり得る。第１サブメモリセルおよび第２サブメモリセルは、それぞれ第３方向に垂直なＸＹ平面上に形成されることができる。
【0053】
【0054】
【0055】
選択されたストリング内で第１ドレインセレクトラインＤＳＬ１と連結されたサブメモリセルは、第１セルストリングＣＳ１を形成することができる。すなわち、第１サブメモリセルは、第１セルストリングＣＳ１を形成することができる。
【0056】
選択されたストリング内で第２ドレインセレクトラインＤＳＬ２と連結されたサブメモリセルは、第２セルストリングＣＳ２を形成することができる。すなわち、第２サブメモリセルは、第２セルストリングＣＳ２を形成することができる。
【0057】
したがって、第１セルストリングＣＳ１と第２セルストリングＣＳ２は、互いに分離されたドレインセレクトラインＤＳＬ１またはＤＳＬ２によって個別に制御されることができる。例えば、選択されたストリングのうち、第２サブメモリセルを含む第２セルストリングＣＳ２を選択しようとすると、第２ドレインセレクトラインＤＳＬ２には、これと連結されたサブメモリセルを選択できる選択電圧Ｖｓｅｌが印加され、第１ドレインセレクトラインＤＳＬ１には、これと連結されたサブメモリセルを非選択できる非選択電圧Ｖｕｎｓｅｌが印加されることができる。ここで、選択電圧および非選択電圧は、それぞれ連結されたセルストリングを選択または非選択するためにドレインセレクトラインに印加される電圧を意味するだけであり、特定の値に限定されない。
【0058】
これにより、第１サブメモリセルが形成する第１セルストリングＣＳ１および第２サブメモリセルが形成する第２セルストリングＣＳ２は、互いに異なるドレインセレクトラインＤＳＬ１、ＤＳＬ２を介して、分けて制御することができる。
【0059】
複数のメモリセルストリングＣＳは、共通ソースラインＣＳＬに並列に連結されることができる。それぞれのメモリセルストリングＣＳは、複数のビットラインＢＬのうちそれに対応する１つのビットラインに連結されることができる。また、第１セルストリングＣＳ１と第２セルストリングＣＳ２は、同じソースセレクトラインＳＳＬに連結されることができる。すなわち、共通ソースラインＣＳＬ、複数のビットラインＢＬ、およびソースセレクトラインＳＳＬは、複数のセルストリングＣＳに連結されることができる。例えば、第１セルストリングＣＳ１および第２セルストリングＣＳ２は、共通ソースラインＣＳＬ、互いに同じビットラインＢＬ、およびソースセレクトラインＳＳＬに連結されることができる。
【0060】
他の一実施例として、同じビットラインＢＬに連結された２個以上のセルストリングＣＳ１、ＣＳ２は、同じドレインセレクトラインに連結されることができ、互いに分離された２個以上のソースセレクトラインにそれぞれ連結されることができる。さらに他の一実施例として、同じビットラインＢＬに連結された２個以上のセルストリングは、互いに分離された２個以上のドレインセレクトラインにそれぞれ連結されることができ、互いに分離された２個以上のソースセレクトラインにそれぞれ連結されることもできる。
【0061】
【0062】
【0063】
選択されたストリング内で第１ビットラインＢＬ１と連結されたサブメモリセルは、第１セルストリングＣＳ１を形成することができる。すなわち、第１サブメモリセルは、第１セルストリングＣＳ１を形成することができる。
【0064】
選択されたストリング内で第２ビットラインＢＬ２と連結されたサブメモリセルは、第２セルストリングＣＳ２を形成することができる。すなわち、第２サブメモリセルは、第２セルストリングＣＳ２を形成することができる。
【0065】
したがって、第１セルストリングＣＳ１と第２セルストリングＣＳ２は、互いに分離されたビットラインＢＬ１またはＢＬ２によって個別に制御されることができる。例えば、選択されたストリングのうち、第２サブメモリセルを含む第２セルストリングＣＳ２を選択しようとすると、第２ビットラインＢＬ２には、これと連結されたサブメモリセルを選択できる選択電圧Ｖｓｅｌが印加され、第１ビットラインＢＬ１には、これと連結されたサブメモリセルを非選択できる非選択電圧Ｖｕｎｓｅｌが印加されることができる。ここで、選択電圧および非選択電圧は、それぞれ連結されたサブメモリセルを選択または非選択するためにビットラインに印加される電圧を意味するだけであり、特定の値に限定されない。
【0066】
これにより、第１サブメモリセルが形成する第１セルストリングＣＳ１および第２サブメモリセルが形成する第２セルストリングＣＳ２は、互いに異なるビットラインＢＬ１、ＢＬ２を介して、分けて制御されることができる。
【0067】
複数のメモリセルストリングＣＳは、共通ソースラインＣＳＬに並列に連結されることができる。第１セルストリングＣＳ１と第２セルストリングＣＳ２は、同じソースセレクトラインＳＳＬに連結されることができる。また、第１セルストリングＣＳ１と第２セルストリングＣＳ２は、同じドレインセレクトラインＤＳＬに連結されることができる。すなわち、共通ソースラインＣＳＬ、ソースセレクトラインＳＳＬ、およびドレインセレクトラインＤＳＬは、複数のセルストリングＣＳに連結されることができる。例えば、第１セルストリングＣＳ１および第２セルストリングＣＳ２は、共通ソースラインＣＳＬ、互いに同じソースセレクトラインＳＳＬ、および互いに同じドレインセレクトラインＤＳＬに連結されることができる。
【0068】
【0069】
【0070】
選択されたストリング内で第１ワードラインＷＬ１［１］～ＷＬ１［ｎ］と連結されたサブメモリセルは、第１セルストリングＣＳ１を形成することができる。すなわち、第１サブメモリセルは、第１セルストリングＣＳ１を形成することができる。
【0071】
選択されたストリング内で第２ワードラインＷＬ２［１］～ＷＬ２［ｎ］と連結されたサブメモリセルは、第２セルストリングＣＳ２を形成することができる。すなわち、第２サブメモリセルは、第２セルストリングＣＳ２を形成することができる。
【0072】
したがって、第１セルストリングＣＳ１と第２セルストリングＣＳ２は、互いに分離されたワードラインＷＬ１［１］～ＷＬ１［ｎ］またはＷＬ２［１］～ＷＬ２［ｎ］によって個別に制御されることができる。例えば、選択されたストリングのうち、第２サブメモリセルを含む第２セルストリングＣＳ２を選択しようとすると、第２ワードラインＷＬ２［１］～ＷＬ２［ｎ］には、これと連結されたサブメモリセルを選択できる選択電圧Ｖｓｅｌが印加され、第１ワードラインＷＬ１［１］～ＷＬ１［ｎ］には、これと連結されたサブメモリセルを非選択できる非選択電圧Ｖｕｎｓｅｌが印加されることができる。ここで、選択電圧および非選択電圧は、それぞれ連結されたサブメモリセルを選択または非選択するためにワードラインに印加される電圧を意味するだけであり、特定の値に限定されない。
【0073】
これにより、第１サブメモリセルが形成する第１セルストリングＣＳ１および第２サブメモリセルが形成する第２セルストリングＣＳ２は、互いに異なるワードラインＷＬ１、ＷＬ２を介して、分けて制御されることができる。
【0074】
また、第１セルストリングＣＳ１は、第１ソースセレクトラインＳＳＬ１および第１ドレインセレクトラインＤＳ１に連結されることができ、第２ストリングＣＳ２は、第２ソースセレクトラインＳＳＬ２および第２ドレインセレクトラインＤＳＬ２に連結されることができる。
【0075】
複数のメモリセルストリングＣＳは、共通ソースラインＣＳＬに並列に連結されることができる。それぞれのメモリセルストリングＣＳは、複数のビットラインＢＬのうち、それに対応する１つのビットラインに連結されることができる。共通ソースラインＣＳＬおよび複数のビットラインＢＬは、複数のセルストリングＣＳに連結されることができる。例えば、第１セルストリングＣＳ１および第２セルストリングＣＳ２は、互いに同じビットラインＢＬおよび互いに同じ共通ソースラインＣＳＬに連結されることができる。
【0076】
【0077】
図３、図７ａ及び図７ｂを参照すると、第１サブメモリセルおよび第２サブメモリセルのサイズは互いに異なってもよく、例えば、第２サブメモリセルのサイズが第１サブメモリセルのサイズより大きくてもよい。本明細書では、サブメモリセルのサイズはサブメモリセル断面の面積を意味することができる。
【0078】
相対的にサイズの大きいサブメモリセルは、相対的にサイズの小さいサブメモリセルに比べてセル特性がさらに優れることができる。例えば、相対的にサイズの大きいサブメモリセルは、しきい値電圧分布が配置されることが可能な電圧ウィンドウ（ｖｏｌｔａｇｅ ｗｉｎｄｏｗ）が比較的広いことができる。電圧ウィンドウが広いメモリセルには、相対的に多いビット数のデータを記憶することができる。一方、電圧ウィンドウが相対的に狭いメモリセルに同じビット数のデータを記憶しようとすると、プログラム状態間の間隔が狭すぎたり、目標とするしきい値電圧がメモリセルの限界を外れる問題が発生したりし得るので、電圧ウィンドウが狭いメモリセルには、相対的に少ないビット数のデータが記憶されることができる。
【0079】
例えば、第１サブメモリセルは、図７ａのように、消去状態Ｅから消去状態Ｅ及び第１～第３プログラム状態Ｐ１～Ｐ３のうちのいずれか１つの状態にプログラムされることができる。すなわち、第１サブメモリセルは、消去状態Ｅまたは第１～第３プログラム状態Ｐ１～Ｐ３のうちのいずれか１つの状態に含まれたしきい値電圧を有するようにプログラムされることができる。
【0080】
第１サブメモリセルよりサイズの大きい第２サブメモリセルは、図７ｂのように、消去状態Ｅから消去状態Ｅおよび第１～第７プログラム状態Ｐ１～Ｐ７のうちのいずれか１つの状態にプログラムされることができる。すなわち、第２サブメモリセルは、消去状態Ｅまたは第１～第７プログラム状態Ｐ１～Ｐ７のうちのいずれか１つの状態に含まれたしきい値電圧を有するようにプログラムされることができる。
【0081】
相対的にサイズの小さい第１サブメモリセルに記憶されたビット数は、２ｂｉｔであり得る。相対的にサイズの大きい第２サブメモリセルに記憶されたビット数は、３ｂｉｔであり得る。すなわち、相対的にサイズの大きい第２サブメモリセルに記憶されるビット数は、相対的にサイズの小さい第１サブメモリセルより多いことができる。
【0082】
【0083】
図８ａ及び図８ｂを参照すると、第１サブメモリセルは、図８ａのように、消去状態Ｅから消去状態Ｅおよび第１プログラム状態Ｐ１のうちのいずれか１つの状態にプログラムされ、第２サブメモリセルは、消去状態Ｅから第１～第３消去状態Ｅ０～Ｅ２および第１プログラム状態にプログラムされることができる。
【0084】
これによれば、第１サブメモリセルに記憶されたビット数および第２サブメモリセルに記憶されたビット数は全て１ｂｉｔであって、同じであることができる。しかしながら、第１サブメモリセルがプログラムされる状態に対応するしきい値電圧分布数は２個である一方、第２サブメモリセルがプログラムされる状態に対応するしきい値電圧分布数は４個であって、異なることができる。
【0085】
すなわち、相対的にサイズの大きい第２サブメモリセルがプログラムされる状態に対応するしきい値電圧分布数は、相対的にサイズの小さい第１サブメモリセルがプログラムされる状態に対応するしきい値電圧分布数より多くてもよい。また、第１サブメモリセルおよび第２サブメモリセルに記憶されるビット数は同じであっても、サブメモリセルがプログラムされる状態に対応するしきい電圧分布数は、互いに異なってもよい。
【0086】
【0087】
図９ａ及び図９ｂを参照すると、第１サブメモリセルは、図９ａのように、消去状態Ｅから消去状態Ｅおよび第１～第３プログラム状態Ｐ１～Ｐ３のうちのいずれか１つの状態にプログラムされることができる。すなわち、第１サブメモリセルは、消去状態Ｅまたは第１～第３プログラム状態Ｐ１～Ｐ３のうちのいずれか１つの状態に含まれたしきい値電圧を有するようにプログラムされることができる。
【0088】
また、第２サブメモリセルは、図９ｂのように、消去状態Ｅから消去状態Ｅおよび第１～第３プログラム状態Ｐ１～Ｐ３のうちのいずれか１つの状態にプログラムされることができる。すなわち、第２サブメモリセルは、消去状態Ｅまたは第１～第３プログラム状態Ｐ１～Ｐ３のうちのいずれか１つの状態に含まれたしきい値電圧を有するようにプログラムされることができる。
【0089】
これによれば、第１サブメモリセルに記憶されたビット数および第２サブメモリセルに記憶されたビット数は全て２ｂｉｔであって、同じであることができる。また、第１サブメモリセルがプログラムされる状態に対応するしきい値電圧分布数および第２サブメモリセルがプログラムされる状態に対応するしきい値電圧分布数も４個であって、同じであることができる。
【0090】
しかしながら、第１サブメモリセルおよび第２サブメモリセルのプログラム／消去ウィンドウは互いに異なってもよい。ここで、プログラム／消去ウィンドウの幅は、消去状態としきい値電圧が最も高いプログラム状態との間のしきい値電圧差と定義することができる。例えば、図９ａ及び図９ｂに示すように、消去状態Ｅに対応する最も高いしきい値電圧からしきい値電圧が最も高いプログラム状態である第３プログラム状態Ｐ３に対応する最も高いしきい値電圧の間の区間をプログラム／消去ウィンドウと定義することができる。
【0091】
すなわち、相対的にサイズの大きい第２サブメモリセルのプログラム／消去ウィンドウは、相対的にサイズの小さい第１サブメモリセルのプログラム／消去ウィンドウより広くてもよい。これにより、相対的にサイズの大きい第２サブメモリセルは、プログラム状態の間のしきい値電圧間隔が相対的に広いので、向上したプログラム性能を確保することができる。
【0092】
図１０は、本開示の一実施例によるメモリ装置の制御方法を説明するための図である。
【0093】
図１０を参照すると、第１サブメモリセルおよび第２サブメモリセルが含まれたメモリブロックのアドレスに基づいて、第１サブメモリセルおよび第２サブメモリセルに対するプログラムを実行することができる。プログラムの実行の際に、第１サブメモリセルおよび第２サブメモリセルが含まれたメモリブロックのアドレスに従って、第１サブメモリセルおよび第２サブメモリセルに記憶されたビット数、第１サブメモリセルおよび第２サブメモリセルのしきい値電圧分布数、並びに第１サブメモリセルおよび第２サブメモリセルのプログラム／消去ウィンドウ幅のうちの１つ以上を異なって設定するかまたは同じく設定することができる。
【0094】
例えば、一部のメモリブロックは、第１サブメモリセルおよび第２サブメモリセルのサイズ差が所定の値より大きくてもよい。第１サブメモリセルおよび第２サブメモリセルのサイズ差が所定の値より大きいと予想される一部のメモリブロックでは、第１サブメモリセルおよび第２サブメモリセルに記憶されたビット数、第１サブメモリセルおよび第２サブメモリセルのしきい値電圧分布数、並びに第１サブメモリセルおよび第２サブメモリセルのプログラム／消去ウィンドウ幅のうちの１つ以上が互いに異なって設定されるようにプログラムを実行することができる。
【0095】
他の一部のメモリブロックは、第１サブメモリセルおよび第２サブメモリセルのサイズ差が所定の値より小さくてもよい。第１サブメモリセルおよび第２サブメモリセルのサイズ差が所定の値より小さいと予想される一部のメモリブロックでは、第１サブメモリセルおよび第２サブメモリセルに記憶されたビット数、第１サブメモリセルおよび第２サブメモリセルのしきい値電圧分布数、並びに第１サブメモリセルおよび第２サブメモリセルのプログラム／消去ウィンドウ幅のうちの１つ以上が互いに同じく設定されるようにプログラムを実行することができる。
【0096】
図１１は、本開示の他の実施例によるメモリ装置の制御方法を説明するための図である。
【0097】
図１１を参照すると、第１サブメモリセルおよび第２サブメモリセルが含まれたワードラインの層数に基づいて、第１サブメモリセルおよび第２サブメモリセルに対するプログラムを実行することができる。ここで、ワードラインの層数は、基板に垂直な方向へのワードラインの高さを表すことができる。プログラムの実行の際に、第１サブメモリセルおよび第２サブメモリセルが含まれたワードラインの層数に応じて、第１サブメモリセルおよび第２サブメモリセルに記憶されたビット数、第１サブメモリセルおよび第２サブメモリセルのしきい値電圧分布数、並びに第１サブメモリセルおよび第２サブメモリセルのプログラム／消去ウィンドウ幅のうちの１つ以上を異なって設定するかまたは同じく設定することができる。
【0098】
例えば、一部のワードラインでは、第１サブメモリセルおよび第２サブメモリセルのサイズ差が所定の値より大きくてもよい。第１サブメモリセルおよび第２サブメモリセルのサイズ差が所定の値より大きいと予想される一部のワードラインでは、第１サブメモリセルおよび第２サブメモリセルに記憶されたビット数、第１サブメモリセルおよび第２サブメモリセルのしきい値電圧分布数、並びに第１サブメモリセルおよび第２サブメモリセルのプログラム／消去ウィンドウ幅のうちの１つ以上が互いに異なって設定されるようにプログラムを実行することができる。
【0099】
他の一部のワードラインでは、第１サブメモリセルおよび第２サブメモリセルのサイズ差が所定の値より小さくてもよい。第１サブメモリセルおよび第２サブメモリセルのサイズ差が所定の値より小さいと予想される一部のワードラインでは、第１サブメモリセルおよび第２サブメモリセルに記憶されたビット数、第１サブメモリセルおよび第２サブメモリセルのしきい値電圧分布数、並びに第１サブメモリセルおよび第２サブメモリセルのプログラム／消去ウィンドウ幅のうちの１つ以上が互いに同じく設定されるようにプログラムを実行することができる。
【0100】
図１２は、本開示の他の一実施例によるメモリ装置の制御方法を説明するための図である。
【0101】
図１２を参照すると、第１サブメモリセルおよび第２サブメモリセルが含まれたメモリブロックの消去／プログラムサイクル回数（ＥＷ Ｃｙｃｌｅ）に基づいて、第１サブメモリセルおよび第２サブメモリセルに対するプログラムを実行することができる。プログラムの実行の際に、第１サブメモリセルおよび第２サブメモリセルが含まれたメモリブロックの消去／プログラムサイクル回数に応じて、第１サブメモリセルおよび第２サブメモリセルに記憶されたビット数、第１サブメモリセルおよび第２サブメモリセルのしきい電圧分布数、並びに第１サブメモリセルおよび第２サブメモリセルのプログラム／消去ウィンドウ幅のうちの１つ以上を異なって設定するかまたは同じく設定することができる。
【0102】
例えば、消去／プログラムサイクル回数が一部範囲内に入る場合、第１サブメモリセルおよび第２サブメモリセルの劣化度合いの差が所定の範囲を外れることができる。第１サブメモリセルおよび第２サブメモリセルの劣化度合いの差が所定の範囲を外れると予想される消去／プログラムサイクル回数では、第１サブメモリセルおよび第２サブメモリセルに記憶されたビット数、第１サブメモリセルおよび第２サブメモリセルのしきい値電圧分布数、並びに第１サブメモリセルおよび第２サブメモリセルのプログラム／消去ウィンドウ幅のうちの１つ以上が互いに異なって設定されるようにプログラムを実行することができる。
【0103】
消去／プログラムサイクル回数が前述の一部範囲を外れる場合、第１サブメモリセルおよび第２サブメモリセルの劣化度合いの差が所定の範囲内であることができる。第１サブメモリセルおよび第２サブメモリセルの劣化度合いの差が所定の範囲内であると予想される消去／プログラムサイクル回数では、第１サブメモリセルおよび第２サブメモリセルに記憶されたビット数、第１サブメモリセルおよび第２サブメモリセルのしきい値電圧分布数、並びに第１サブメモリセルおよび第２サブメモリセルのプログラム／消去ウィンドウ幅のうちの１つ以上が互いに同じく設定されるようにプログラムを実行することができる。
【0104】
図１３は、本開示のさらに他の一実施例によるメモリ装置の制御方法を説明するための図である。
【0105】
図１３を参照すると、第１サブメモリセルおよび第２サブメモリセルが含まれたダイの位置に基づいて、第１サブメモリセルおよび第２サブメモリセルに対するプログラムを実行することができる。プログラムの実行の際に、第１サブメモリセルおよび第２サブメモリセルが含まれたダイの位置に応じて、第１サブメモリセルおよび第２サブメモリセルに記憶されたビット数、第１サブメモリセルおよび第２サブメモリセルのしきい電圧分布数、並びに第１サブメモリセルおよび第２サブメモリセルのプログラム／消去ウィンドウ幅のうちの１つ以上を異なって設定するかまたは同じく設定することができる。
【0106】
例えば、一部のダイでは、第１サブメモリセルおよび第２サブメモリセルのサイズ差が所定の値より大きくてもよい。第１サブメモリセルおよび第２サブメモリセルのサイズ差が所定の値より大きいと予想される一部のダイでは、第１サブメモリセルおよび第２サブメモリセルに記憶されたビット数、第１サブメモリセルおよび第２サブメモリセルのしきい値電圧分布数、並びに第１サブメモリセルおよび第２サブメモリセルのプログラム／消去ウィンドウ幅のうちの１つ以上が互いに異なって設定されるようにプログラムを実行することができる。
【0107】
他の一部のダイでは、第１サブメモリセルおよび第２サブメモリセルのサイズ差が所定の値より小さくてもよい。第１サブメモリセルおよび第２サブメモリセルのサイズ差が所定の値より小さいと予想される一部のダイでは、第１サブメモリセルおよび第２サブメモリセルに記憶されたビット数、第１サブメモリセルおよび第２サブメモリセルのしきい値電圧分布数、並びに第１サブメモリセルおよび第２サブメモリセルのプログラム／消去ウィンドウ幅のうちの１つ以上が互いに同じく設定されるようにプログラムを実行することができる。
【0108】
図１４は、本開示の一実施例によるストレージ装置を説明するためのブロック図である。
【0109】
図１４を参照すると、ストレージ装置５０は、メモリ装置１００、メモリコントローラ２００、および補助メモリ装置３００を含むことができる。
【0110】
ストレージ装置５０は、携帯電話、スマートフォン、ＭＰ３プレーヤ、ラップトップコンピュータ、デスクトップコンピュータ、ゲーム機、ディスプレイ装置、タブレットＰＣ、または車両用インフォテインメント（ｉｎ－ｖｅｈｉｃｌｅ ｉｎｆｏｔａｉｎｍｅｎｔ）システムなどのように、ホスト４００の制御に従ってデータを記憶する装置であり得る。ストレージ装置５０は、ホスト４００との通信方式であるホストインタフェースに応じて様々な種類の記憶装置のうちのいずれか１つで具現されることができる。ストレージ装置５０は、様々な種類のパッケージ（ｐａｃｋａｇｅ）形態のうちのいずれか１つで具現されることができる。
【0111】
メモリ装置１００は、データを記憶したり、記憶されたデータを利用したりすることができる。実施例では、メモリ装置１００は、図１のメモリ装置１００であり得る。具体的には、メモリ装置１００は、メモリコントローラ２００の制御に応答して動作することができる。メモリ装置１００は、不揮発性メモリ装置または揮発性メモリ装置であり得る。
【0112】
メモリ装置１００は、複数のメモリセルを含んだメモリセルアレイ１１０を含むことができる。メモリセルアレイ１１０は、複数のメモリブロックを含むことができる。各メモリブロックは、複数のメモリセルを含むことができ、１つのメモリブロックは、複数のページを含むことができる。ここで、ページは、メモリ装置１００にデータを記憶したり、メモリ装置１００に記憶されたデータを読み出したりする一つの単位であり得る。メモリセルは、それぞれ第１サブメモリセルおよび第１サブメモリセルよりサイズの大きい第２サブメモリセルを含むことができる。実施例では、第１サブメモリセルは、メモリセルが積層される方向に延びる第１チャネルに連結されることができ、第２サブメモリセルは、メモリセルが積層される方向に延びる第２チャネルに連結されることができる。第１チャネルおよび第２チャネルは、メモリセルが積層される方向に延びる１つのチャネル構造が分離されることによって形成されることができる。
【0113】
また、メモリ装置１００は、サブメモリセル情報記憶部１４０を含むことができる。サブメモリセル情報記憶部１４０には、第１サブメモリセルおよび第２サブメモリセルのサイズに対するサブメモリセルサイズ情報が記憶されることができる。
【0114】
メモリ装置１００は、メモリコントローラ２００からコマンドおよびアドレスを受信することができる。メモリ装置１００は、メモリセルアレイのうち受信されたアドレスによって選択された領域をアクセスするように構成されることができる。選択された領域をアクセスするということは、選択された領域に対して受信されたコマンドに該当する動作を実行することを意味できる。例えば、メモリ装置１００は、書き込み動作（プログラム動作）、読み出し動作、および消去動作を実行することができる。ここで、プログラム動作は、メモリ装置１００がアドレスによって選択された領域にデータを記録する動作であり得る。読み出し動作は、メモリ装置１００がアドレスによって選択された領域からデータを読む動作を意味できる。消去動作は、メモリ装置１００がアドレスによって選択された領域に記憶されたデータを消去する動作を意味できる。
【0115】
メモリコントローラ２００は、ストレージ装置５０の全体的な動作を制御することができる。具体的には、メモリコントローラ２００は、ストレージ装置５０に電源が印加されるとファームウェア（ｆｉｒｍｗａｒｅ）ＦＷを実行することができる。ファームウェアＦＷは、ホスト４００から入力された要求を受信したり、ホスト４００に応答を出力したりするホストインタフェースレイヤ（Ｈｏｓｔ Ｉｎｔｅｒｆａｃｅ Ｌａｙｅｒ）ＨＩＬ、ホスト４００のインタフェースとメモリ装置１００のインタフェースとの間の動作を管理するフラッシュ変換レイヤ（Ｆｌａｓｈ Ｔｒａｎｓｌａｔｉｏｎ Ｌａｙｅｒ）ＦＴＬ、およびメモリ装置１００にコマンドを提供したり、メモリ装置１００から応答を受信したりするフラッシュインタフェースレイヤ（Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ Ｌａｙｅｒ）ＦＩＬを含むことができる。
【0116】
メモリコントローラ２００は、ホスト４００からデータと論理アドレス（Ｌｏｇｉｃａｌ Ａｄｄｒｅｓｓ）ＬＡの入力を受け、論理アドレスをメモリ装置１００に含まれたデータが記憶されるメモリセルのアドレスを表す物理アドレス（Ｐｈｙｓｉｃａｌ Ａｄｄｒｅｓｓ）ＰＡ にマッピングすることができる。論理アドレスは、論理ブロックアドレス（Ｌｏｇｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ）ＬＢＡであってもよく、物理アドレスは、物理ブロックアドレス（Ｐｈｙｓｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ）ＰＢＡであってもよい。
【0117】
メモリコントローラ２００は、ホスト４００の要求に応じてプログラム動作、読み出し動作、または消去動作などを実行するようにメモリ装置１００を制御することができる。プログラム動作の際に、メモリコントローラ２００は、ホスト４００から書き込み要求を受信すると、書き込み要求に対応するプログラム動作を実行するようにメモリ装置１００を制御することができる。より詳細には、メモリコントローラ２００は、プログラムコマンド、物理ブロックアドレス、およびデータをメモリ装置１００に提供することができる。
【0118】
メモリコントローラ２００は、ホスト４００からの要求とは関係なく、自律的にプログラム動作、読み出し動作、または消去動作を実行するようにメモリ装置１００を制御することができる。例えば、メモリコントローラ２００は、ウェアレベリング（ｗｅａｒ ｌｅｖｅｌｉｎｇ）、ガベージコレクション（ｇａｒｂａｇｅ ｃｏｌｌｅｃｔｉｏｎ）、リードリクレイム（ｒｅａｄ ｒｅｃｌａｉｍ）などのバックグラウンド動作（ｂａｃｋｇｒｏｕｎｄ ｏｐｅｒａｔｉｏｎ）を実行するために用いられるプログラム動作、読み出し動作、または消去動作を実行するようにメモリ装置１００を制御することができる。
【0119】
補助メモリ装置３００は、メモリコントローラ２００の内部に位置するか、またはメモリコントローラ２００の外部に位置することができる。補助メモリ装置３００は、例えば、バッファメモリまたはキャッシュメモリであり得るが、これに限定されない。補助メモリ装置３００は、揮発性メモリ装置または不揮発性メモリ装置を含むことができ、例えば、ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＤＤＲ４ ＳＤＲＡＭ、ＬＰＤＤＲ４（Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ４） ＳＤＲＡＭ、ＧＤＤＲ（Ｇｒａｐｈｉｃｓ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ) ＳＤＲＡＭ、ＬＰＤＤＲ（Ｌｏｗ Ｐｏｗｅｒ ＤＤＲ）、またはＲＤＲＡＭ（Ｒａｍｂｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を含むことができる。
【0120】
メモリコントローラ２００は、メモリ装置１００内のサブメモリセル情報記憶部１４０に記憶されたサブメモリセルサイズ情報が補助メモリ装置３００にロードされるように、メモリ装置１００および補助メモリ装置３００を制御することができる。メモリコントローラ２００が外部ホスト４００からメモリ装置１００にデータを記憶することを要求する書き込み要求および書き込み要求に対応する書き込みデータを受信すると、メモリコントローラ２００は、補助メモリ装置３００にロードされたサブメモリセルサイズ情報に基づいて、書き込みデータをメモリ装置１００に記憶することができる。
【0121】
メモリコントローラ２００は、メモリブロックに関する情報をさらに考慮しながら、書き込みデータをメモリ装置１００に記憶することができる。一実施例では、補助メモリ装置３００にメモリ装置１００内のメモリブロックのアドレスに関する情報がロードされることができ、メモリコントローラ２００は、補助メモリ装置３００にロードされたメモリブロックのアドレスに関する情報を参考して、書き込みデータをメモリ装置１００に記憶することができる。
【0122】
メモリコントローラ２００は、ワードラインに関する情報をさらに考慮しながら、書き込みデータをメモリ装置１００に記憶することができる。一実施例では、補助メモリ装置３００にメモリ装置１００内のワードラインの層数に関する情報がロードされることができ、メモリコントローラ２００は、補助メモリ装置３００にロードされたワードラインの層数に関する情報を参考して、書き込みデータをメモリ装置１００に記憶することができる。
【0123】
メモリコントローラ２００は、消去／プログラムサイクルに関する情報をさらに考慮しながら、書き込みデータをメモリ装置１００に記憶することができる。一実施例では、補助メモリ装置３００にメモリ装置１００内のメモリブロックの消去／プログラムサイクル回数に関する情報がロードされることができ、メモリコントローラ２００は、補助メモリ装置３００にロードされた消去／プログラムサイクル回数に関する情報を参考して、書き込みデータをメモリ装置１００に記憶することができる。
【0124】
メモリ装置１００は、複数のダイ（ｄｉｅ）を含むことができ、メモリコントローラ２００は、ダイに関する情報をさらに考慮しながら、書き込みデータをメモリ装置１００に記憶することができる。一実施例では、補助メモリ装置３００にメモリ装置１００内のダイの位置に関する情報がロードされることができ、メモリコントローラ２００は、補助メモリ装置３００にロードされたダイの位置に関する情報を参考して、書き込みデータをメモリ装置１００に記憶することができる。
【0125】
一実施例では、メモリコントローラ２００は、相対的にサイズの大きい第２サブメモリセルに記憶されるビット数が、相対的にサイズの小さい第１サブメモリセルに記憶されるビット数より多いようにメモリ装置１００を制御することができる。
【0126】
他の一実施例では、メモリコントローラ２００は、相対的にサイズの大きい第２サブメモリセルがプログラムされる状態に対応するしきい値電圧分布数が、相対的にサイズの小さい第１サブメモリセルがプログラムされる状態に対応するしきい値電圧分布数より多いようにメモリ装置１００を制御することができる。
【0127】
さらに他の一実施例では、メモリコントローラ２００は、相対的にサイズの大きい第２サブメモリセルのプログラム／消去ウィンドウが、相対的にサイズの小さい第１サブメモリセルのプログラム／消去ウィンドウより大きいようにメモリ装置１００を制御することができる。
【0128】
ホスト４００は、様々な通信方式のうちの少なくとも１つを利用してストレージ装置５０と通信することができる。ホスト４００は、ストレージ装置５０にコマンド、アドレス、およびデータを提供することができる。
【0129】
【0130】
図１５を参照すると、メモリコントローラ１０００は、プロセッサ１０１０、内部メモリ１０２０、エラー訂正回路１０３０、ホストインタフェース１０４０、バッファメモリインタフェース１０５０、およびメモリインタフェース１０６０を含むことができる。
【0131】
プロセッサ１０１０は、メモリ装置１００を制御するための各種演算を実行したり、様々なコマンド（ｃｏｍｍａｎｄｓ）を生成したりすることができる。プロセッサ１０１０は、ホスト４００から要求（ｒｅｑｕｅｓｔ）を受信すると、受信された要求に応じてコマンドを生成し、生成されたコマンドをキューコントローラ（図示せず）に伝送することができる。プロセッサ１０１０は、メモリ装置１００に対するその後の動作を、メモリインタフェース１０６０がメモリ装置１００から受信した検証結果に基づいて制御することができる。
【0132】
内部メモリ１０２０は、メモリコントローラ１０００の動作に必要な様々な情報を記憶することができる。例えば、内部メモリ１０２０は、論理（ｌｏｇｉｃａｌ）、物理（ｐｈｙｓｉｃａｌ）アドレスマップテーブル（ａｄｄｒｅｓｓ ｍａｐ ｔａｂｌｅｓ）を含むことができる。一実施例では、内部メモリ１０２０は、図１４の補助メモリ装置３００として機能することができる。この場合、サブメモリセルサイズ情報が内部メモリ１０２０にロードされることができる。また、メモリ装置１００内のメモリブロックのアドレスに関する情報、メモリ装置１００内のワードラインの層数に関する情報、メモリ装置１００内のメモリブロックの消去／プログラムサイクル回数に関する情報、および／またはメモリ装置１００内のダイの位置に関する情報が内部メモリ１０２０にロードされることができる。
【0133】
エラー訂正回路１０３０は、エラー訂正コード（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）ＥＣＣを利用してメモリ装置１００から受信されたデータのエラーを検出し、訂正するように構成される。プロセッサ１０１０は、エラー訂正回路１０３０のエラー検出結果に応じて読み取り電圧を調節し、再読み取りを実行するようにメモリ装置１００を制御することができる。例示的な実施例として、エラー訂正ブロックは、メモリコントローラ１０００の構成要素として提供されることができる。
【0134】
ホストインタフェース１０４０は、メモリコントローラ１０００とホスト４００との間でコマンド、アドレス、およびデータ等のやり取りをすることができる。例えば、ホストインタフェース１０４０は、ホスト４００から要求（ｒｅｑｕｅｓｔ）、アドレス、およびデータなどを受信でき、メモリ装置１００から読み出されたデータをホスト４００に出力することができる。ホストインタフェース１０４０は、様々なプロトコルを用いてホスト４００と通信することができる。実施例では、ホストインタフェース１０４０は、ホスト４００から書き込み要求、書き込みデータ、および書き込みデータが記憶されるアドレスを受信することができる。
【0135】
バッファメモリインタフェース１０５０は、プロセッサ１０１０とバッファメモリ（図示せず）との間でデータを伝送することができる。バッファメモリ（図示せず）は、メモリコントローラ１０００の動作メモリまたはキャッシュメモリとして用いられることができ、ストレージ装置内で用いられるデータを記憶することができる。プロセッサ１０１０によって、バッファメモリは、リードバッファ、ライトバッファ、マップバッファなどとして用いられることができる。一実施例では、バッファメモリは、図１４の補助メモリ装置３００として機能することができる。この場合、サブメモリセルサイズ情報がバッファメモリにロードされることができ、バッファメモリインタフェース１０５０は、メモリ装置１００から読み出されたサブメモリセルサイズ情報をバッファメモリに記憶することができる。また、メモリ装置１００内のメモリブロックのアドレスに関する情報、メモリ装置１００内のワードラインの層数に関する情報、メモリ装置１００内のメモリブロックの消去／プログラムサイクル回数に関する情報、および／またはメモリ装置１００内のダイの位置に関する情報もまたバッファメモリインタフェース１０５０によってバッファメモリにロードされることができる。バッファメモリがメモリコントローラ１０００の内部に含まれる場合には、バッファメモリインタフェース１０５０は省略されてもよい。
【0136】
メモリインタフェース１０６０は、メモリコントローラ１０００とメモリ装置１００との間でコマンド、アドレス、およびデータなどのやり取りをすることができる。例えば、メモリインタフェース１０６０は、チャネル（ｃｈａｎｎｅｌ）を介してメモリ装置１００にコマンド、アドレス、およびデータなどを伝送することができ、メモリ装置１００からデータなどを受信することができる。メモリインタフェース１０６０は、プロセッサ１０１０の指示に従って、メモリ装置１００に対してプログラム動作を実行することができる。実施例では、メモリインタフェース１０６０は、プロセッサ１０１０の指示に従って、メモリ装置１００からサブメモリセルサイズ情報を受信することができる。また、メモリインタフェース１０６０は、プロセッサ１０１０の指示に従って、メモリ装置１００に書き込みデータを記憶することができる。また、メモリインタフェース１０６０は、メモリ装置１００からプログラム動作に対する結果を受信することができる。
【符号の説明】
【0137】
５０ ストレージ装置
１００ メモリ装置
１１０ メモリセルアレイ
１２０ 周辺回路
１３０ 制御ロジック
１４０ サブメモリセル情報記憶部
２００ メモリコントローラ
３００ 補助メモリ装置
１００ メモリ装置
１１０ メモリセルアレイ
１２０ 周辺回路
１３０ 制御ロジック
１４０ サブメモリセル情報記憶部
２００ メモリコントローラ
３００ 補助メモリ装置
【図1】
【図2】
【図3】
【図4a】
【図4b】
【図5a】
【図5b】
【図6a】
【図6b】
【図7a】
【図7b】
【図8a】
【図8b】
【図9a】
【図9b】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】