特開 2024-130566 ゲート駆動装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024130566

(43)【公開日】2024-09-30

(54)【発明の名称】ゲート駆動装置

(51)【国際特許分類】

   H03K 17/567 20060101AFI20240920BHJP

   H02M 1/08 20060101ALI20240920BHJP

【ＦＩ】

H03K17/567

H02M1/08 A

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2023040381

(22)【出願日】2023-03-15

【国等の委託研究の成果に係る記載事項】（出願人による申告）令和３年度、国立研究開発法人新エネルギー・産業技術総合開発機構「省エネエレクトロニクスの製造基盤強化に向けた技術開発事業／新世代パワー半導体の開発／大口径インテリジェント・シリコンパワー半導体の開発」委託研究、産業技術力強化法第１７条の適用を受ける特許出願

(71)【出願人】

【識別番号】504137912

【氏名又は名称】国立大学法人 東京大学

(74)【代理人】

【識別番号】110000017

【氏名又は名称】弁理士法人アイテック国際特許事務所

(72)【発明者】

【氏名】高宮 真

(72)【発明者】

【氏名】畑 勝裕

(72)【発明者】

【氏名】張 狄波

【テーマコード（参考）】

5H740

5J055

【Ｆターム（参考）】

5H740BA11

5H740BC01

5H740BC02

5H740HH06

5H740JA01

5H740JB01

5H740KK01

5H740MM01

5J055AX44

5J055AX64

5J055BX16

5J055CX13

5J055DX09

5J055EX07

5J055EY01

5J055EY03

5J055EY05

5J055EY12

5J055EY21

5J055EY29

5J055EZ07

5J055EZ09

5J055EZ10

5J055EZ20

5J055FX03

5J055FX13

5J055GX01

5J055GX04

5J055GX05

(57)【要約】

【課題】装置全体を小型化する。
【解決手段】パワートランジスタのゲートを駆動するゲート駆動装置であって、パワートランジスタのエミッタまたはソースと配線により接続され基準電圧が供給される基準電圧端子に対するエミッタまたはソースの電圧に基づくセンス電圧を用いて、パワートランジスタのゲート電流を調整する。これにより、パワートランジスタのエミッタまたはソースに電流が流れると、配線の寄生インダクタンスにより、基準電圧端子に対してエミッタまたはソースの電圧が変化する。一般に、配線の寄生インダクタンスは小さいことから、基準電圧端子圧に対するエミッタまたはソースの電圧の振幅は比較的小さいから、装置全体の小型化を図ることができる。
【選択図】図１

【特許請求の範囲】

【請求項1】

パワートランジスタのゲートを駆動するゲート駆動装置であって、
前記パワートランジスタのエミッタまたはソースと配線により接続され基準電圧が供給される基準電圧端子と前記エミッタまたは前記ソースとの間の電圧に基づくセンス電圧を用いて、前記パワートランジスタのゲート電流を調整する
ゲート駆動装置。

【請求項2】

請求項１記載のゲート駆動装置であって、
前記センス電圧と複数の参照電圧とを比較し、比較結果を示す信号を出力する検出回路と、
前記比較結果を示す前記信号に基づくタイミングで前記ゲート電流を複数回に亘って変化させながら、前記パワートランジスタのゲート電圧の立ち上げおよび／または立ち下げを行なうゲート電流調整回路と、
を備えるゲート駆動装置。

【請求項3】

請求項２記載のゲート駆動装置であって、
前記検出回路は、前記センス電圧が前記基準電圧より低い第１参照電圧以下になったときには、第１比較結果信号を出力し、前記センス電圧が前記基準電圧より高い第２参照電圧以上になったときには、第２比較結果信号を出力し、
前記ゲート電流調整回路は、前記ゲート電圧を立ち上げるときには、前記ゲート電流をソース電流である第１ソース電流とした後に前記第１比較結果信号が入力されたタイミングで、前記ゲート電流を前記第１ソース電流より小さいソース電流である第２ソース電流とし、前記ゲート電流を前記第２ソース電流とした後に前記第２比較結果信号が入力されたタイミングで、前記ゲート電流を前記第２ソース電流より大きい第３ソース電流とする
ゲート駆動装置。

【請求項4】

請求項２記載のゲート駆動装置であって、
前記検出回路は、前記センス電圧が前記基準電圧より高い第３参照電圧以上になったときには、第３比較結果信号を出力し、前記センス電圧が前記第３参照電圧未満になったときには、第４比較結果信号を出力し、
前記ゲート電流調整回路は、前記ゲート電圧を立ち下げるときには、前記ゲート電流をシンク電流である第１シンク電流とした後に前記第３比較結果信号が入力されたタイミングで、前記ゲート電流を前記第１シンク電流より小さいシンク電流である第２シンク電流とし、前記ゲート電流を前記第２シンク電流とした後に前記第４比較結果信号が入力されたタイミングで、前記ゲート電流を前記第２シンク電流より大きいシンク電流である第３シンク電流とする
ゲート駆動装置。

【請求項5】

請求項２記載のゲート駆動装置であって、
前記検出回路は、
入力と出力とが接続されたインバータと、
前記センス電圧が入力される入力端子と前記インバータの前記入力とに接続されるコンデンサと、
を有し、前記インバータの前記入力に複数の前記参照電圧を供給する
ゲート駆動装置。

【請求項6】

請求項２記載のゲート駆動装置であって、
前記ゲート電流調整回路は、
電源と前記パワートランジスタの前記ゲートとの間に並列接続されるｎ個のＰ型トランジスタを有するプルアップ回路と、
前記ゲート電圧を立ち上げるときに、前記プルアップ回路の前記ｎ個の前記Ｐ型トランジスタのうちオンする前記Ｐ型トランジスタの個数を調整する第１調整回路と、
を有する
ゲート駆動装置。

【請求項7】

請求項２記載のゲート駆動装置であって、
前記ゲート電流調整回路は、
前記パワートランジスタの前記ゲートと接地との間に並列接続されるｍ個のＮ型トランジスタを有するプルダウン回路と、
前記ゲート電圧を立ち下げるときに、前記プルダウン回路の前記ｍ個の前記Ｎ型トランジスタのうちオンする前記Ｎ型トランジスタの個数を調整する第２調整回路と、
を有する
ゲート駆動装置。

【請求項8】

請求項１または２記載のゲート駆動装置であって、
前記センス電圧は、前記基準電圧端子に対する前記エミッタまたは前記ソースの電圧である
ゲート駆動装置。

【請求項9】

請求項１または２記載のゲート駆動装置であって、
前記基準電圧端子に対する前記エミッタまたは前記ソースの電圧の振幅を減衰させて出力する減衰回路
を備え、
前記センス電圧は、前記減衰回路の出力電圧である
ゲート駆動装置。

【請求項10】

請求項１または２記載のゲート駆動装置であって、
前記基準電圧端子に対する前記エミッタまたは前記ソースの電圧に含まれる所定周波数以上の交流成分をカットして出力するローパスフィルタ
を備え、
前記センス電圧は、前記ローパスフィルタの出力電圧である
ゲート駆動装置。

【請求項11】

請求項１記載のゲート駆動装置であって、
前記ゲートを駆動するインバータと、
前記インバータと電源電圧が供給される電源端子との間に接続され、前記基準電圧端子より前記エミッタまたは前記ソースの電圧が低いときにはオフするトランジスタと、
を備えるゲート駆動装置。

【請求項12】

請求項１、２、１１のいずれか１つの請求項に記載のゲート駆動装置であって、
１つの半導体基板に搭載されている
ゲート駆動装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ゲート駆動装置に関する。

【背景技術】

【0002】

従来、この種のゲート駆動装置としては、パワートランジスタ（SiC MOSFET）のゲートを駆動する装置が提案されている（例えば、非特許文献１参照）。この装置は、パワートランジスタのドレイン電流を検出し、検出したドレイン電流の時間変化量に基づいてゲート・ソース間電圧を調整している。

【先行技術文献】

【非特許文献】

【0003】

【非特許文献1】"Active Gate Driver for Improving Current Sharing Performance of Paralleled High-Power Sic MOSFET Modules", Yan Wen, Yuan Yang, and Yong Gao, IEEE TRANSACTIONS ON POWER ELECTRONICS, VOL.36, NO.2, FEBRUARY 2021, pp. 1491-1505.

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかし、上述のゲート駆動装置では、パワートランジスタのドレイン電流の振幅が大きいため、装置全体を１つの基板に搭載することができない。例えば、ドレイン電流を検出する電流検出部と、ゲート電圧を調整する電圧調整部と、を分けて異なる基板に搭載する必要があり、この場合、装置全体が大型化してしまう。

【0005】

本発明のゲート駆動装置は、装置全体を小型化がすることを主目的とする。

【課題を解決するための手段】

【0006】

本発明のゲート駆動装置は、上述の主目的を達成するために以下の手段を採った。

【0007】

本発明のゲート駆動装置は、
パワートランジスタのゲートを駆動するゲート駆動装置であって、
前記パワートランジスタのエミッタまたはソースと配線により接続され基準電圧が供給される基準電圧端子と前記エミッタまたは前記ソースとの間の電圧に基づくセンス電圧を用いて、前記パワートランジスタのゲート電流を調整する
ことを要旨とする。

【0008】

この本発明のゲート駆動装置では、パワートランジスタのエミッタまたはソースと配線により接続され基準電圧が供給される基準電圧端子とエミッタまたはソースのとの間の電圧に基づくセンス電圧を用いて、パワートランジスタのゲート電流を調整する。パワートランジスタのエミッタまたはソースに電流が流れると、配線の寄生インダクタンスにより、基準電圧端子とエミッタまたはソースとの間の電圧が変化する。一般に、配線の寄生インダクタンスは小さいことから、基準電圧端子とエミッタまたはソースとの間の電圧の振幅は比較的小さい。また、一般に、電圧の振幅が低いときには高いときに比して装置全体
を小型化できる。この結果、装置全体の小型化を図ることができる。

【0009】

こうした本発明のゲート駆動装置において、前記センス電圧と複数の参照電圧とを比較し、比較結果を示す信号を出力する検出回路と、前記比較結果を示す前記信号に基づくタイミングで前記ゲート電流を複数回に亘って変化させながら、前記パワートランジスタのゲート電圧の立ち上げおよび／または立ち下げを行なうゲート電流調整回路と、を備えていてもよい。こうすれば、パワートランジスタのエネルギー損失の抑制と装置全体の小型化を両立させることができる。

【0010】

検出回路とゲート電流調整回路とを備える態様の本発明のゲート駆動装置において、前記検出回路は、前記センス電圧が前記基準電圧より低い第１参照電圧以下になったときには、第１比較結果信号を出力し、前記センス電圧が前記基準電圧より高い第２参照電圧以上になったときには、第２比較結果信号を出力し、前記ゲート電流調整回路は、前記ゲート電圧を立ち上げるときには、前記ゲート電流をソース電流である第１ソース電流とした後に前記第１比較結果信号が入力されたタイミングで、前記ゲート電流を前記第１ソース電流より小さいソース電流である第２ソース電流とし、前記ゲート電流を前記第２ソース電流とした後に前記第２比較結果信号が入力されたタイミングで、前記ゲート電流を前記第２ソース電流より大きい第３ソース電流としてもよい。こうすれば、パワートランジスタのエネルギー損失の抑制と装置全体の小型化とを両立させることができる。

【0011】

また、検出回路とゲート電流調整回路とを備える態様の本発明のゲート駆動装置において、前記検出回路は、前記センス電圧が前記基準電圧より高い第３参照電圧以上になったときには、第３比較結果信号を出力し、前記センス電圧が前記第３参照電圧未満になったときには、第４比較結果信号を出力し、前記ゲート電流調整回路は、前記ゲート電圧を立ち下げるときには、前記ゲート電流をシンク電流である第１シンク電流とした後に前記第３比較結果信号が入力されたタイミングで、前記ゲート電流を前記第１シンク電流より小さいシンク電流である第２シンク電流とし、前記ゲート電流を前記第２シンク電流とした後に前記第４比較結果信号が入力されたタイミングで、前記ゲート電流を前記第２シンク電流より大きいシンク電流である第３シンク電流としてもよい。こうすれば、ゲート電圧を立ち上げる際のエネルギー損失の抑制と装置全体の小型化とを両立させることができる。

【0012】

さらに、検出回路とゲート電流調整回路とを備える態様の本発明のゲート駆動装置において、前記検出回路は、入力と出力とが接続されたインバータと、前記センス電圧が入力される入力端子と前記インバータの前記入力とに接続されるコンデンサと、を有し、前記インバータの前記入力に複数の前記参照電圧を供給してもよい。こうすれば、検出回路としてオペアンプのコンパレータを用いる場合に比して、高速に比較結果を示す信号を出力できる。

【0013】

そして、検出回路とゲート電流調整回路とを備える態様の本発明のゲート駆動装置において、前記ゲート電流調整回路は、電源と前記パワートランジスタの前記ゲートとの間に並列接続されるｎ個のＰ型トランジスタを有するプルアップ回路と、前記ゲート電圧を立ち上げるときに、前記プルアップ回路の前記ｎ個の前記Ｐ型トランジスタのうちオンする前記Ｐ型トランジスタの個数を調整する第１調整回路と、を有していてもよい。こうすれば、プルアップ回路を用いて、ゲート電流を調整できる。

【0014】

また、検出回路とゲート電流調整回路とを備える態様の本発明のゲート駆動装置において、前記ゲート電流調整回路は、前記パワートランジスタの前記ゲートと接地との間に並列接続されるｍ個のＮ型トランジスタを有するプルダウン回路と、前記ゲート電圧を立ち下げるときに、前記プルダウン回路の前記ｍ個の前記Ｎ型トランジスタのうちオンする前記Ｎ型トランジスタの個数を調整する第２調整回路と、を有していてもよい。こうすれば、プルダウン回路を用いてゲート電流を調整できる。

【0015】

また、本発明のゲート駆動装置において、前記センス電圧は、前記基準電圧端子に対する前記エミッタまたは前記ソースの電圧としてもよい。

【0016】

さらに、本発明のゲート駆動装置において、前記基準電圧端子に対する前記エミッタまたは前記ソースの電圧の振幅を減衰させて出力する減衰回路を備え、前記センス電圧は、前記減衰回路の出力電圧としてもよい。こうすれば、より適正にコンパレータの保護を図れる。

【0017】

そして、本発明のゲート駆動装置において、前記基準電圧端子に対する前記エミッタまたは前記ソースの電圧に含まれる所定周波数以上の交流成分をカットして出力するローパスフィルタを備え、前記センス電圧は、前記ローパスフィルタの出力電圧としてもよい。こうすれば、基準電圧端子に対するエミッタまたはソースの電圧のリンキングした場合において、センス電圧のリンキングを抑制できる。これにより、コンパレータの誤動作を抑制できる。

【0018】

また、本発明のゲート駆動装置において、前記ゲートを駆動するインバータと、前記インバータと電源電圧が供給される電源端子との間に接続され、前記基準電圧端子より前記エミッタまたは前記ソースの電圧が低いときにはオフするトランジスタと、を備えていてもよい。こうすれば、基準電圧端子に対するエミッタまたはソースの電圧に応じてトランジスタをオンオフして、ゲート電流を調整することができる。

【0019】

さらに、本発明のゲート駆動装置において、１つの半導体基板に搭載されていてもよい。

【図面の簡単な説明】

【0020】

【図1】本発明の一実施例としてのゲート駆動装置２０の構成の概略を示す構成図である。

【図2】ゲート駆動装置２０の動作を説明するためのタイミングチャートである。

【図3】ＩＧＢＴ１２の温度ＴＪが２５℃のときに負荷電流ＩＬを変化させたときのコレクタ電流ＩＣの時間変化の測定結果を示している。

【図4】ＩＧＢＴ１２の温度ＴＪが２５℃のときに負荷電流ＩＬを変化させたときのゲート－エミッタ間電圧ＶＧＥの時間変化の測定結果を示している。

【図5】ＩＧＢＴ１２の温度ＴＪが７５℃のときに負荷電流ＩＬを変化させたときのコレクタ電流ＩＣの時間変化の測定結果を示している。

【図6】ＩＧＢＴ１２の温度ＴＪが７５℃のときに負荷電流ＩＬを変化させたときのゲート－エミッタ間電圧ＶＧＥの時間変化の測定結果を示している。

【図7】ＩＧＢＴ１２の温度ＴＪが１２５℃のときに負荷電流ＩＬを変化させたときのコレクタ電流ＩＣの時間変化の測定結果を示している。

【図8】ＩＧＢＴ１２の温度ＴＪが１２５℃のときに負荷電流ＩＬを変化させたときのゲート－エミッタ間電圧ＶＧＥの時間変化の測定結果を示している。

【図9】異なる温度ＴＪにおける時間ｔ２と負荷電流ＩＬとの関係の測定結果を示している。

【図10】コレクタ電流ＩＣのオーバーシュート量とＩＧＢＴ１２のエネルギー損失ＥＬＯＳＳとの関係の測定結果を示している。

【図11】コンパレータＣＭＰの一例を示す回路図である。

【図12】インバータＩＮＶの入力と出力との関係の一例を示す説明図である。

【図13】減衰回路ＡＴの構成の概略を示す回路図である。

【図14】変形例のゲート駆動装置１２０の一例を示す回路図である。

【図15】ケルビンエミッタＥに対するパワー端子ｅの電圧ＶＥｅとＰＭＯＳトランジスタＰＶのゲート電圧ＶＧ１とＩＧＢＴ１２のゲート電流ＩＧとの時間変化の一例を示すタイミングチャートである。

【発明を実施するための形態】

【0021】

次に、本発明を実施するための形態を実施例を用いて説明する。

【実施例0022】

図１は、本発明の一実施例としてのゲート駆動装置２０の構成の概略を示す構成図である。ゲート駆動装置２０は、電源ＶＤＣ（例えば、６００Ｖなど）と接地電位が供給されるパワー端子ｅ（基準電圧端子）との間に負荷１０と共に直列に接続される絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor，以下「ＩＧＢＴ」という）１２のゲートＧを駆動する装置として構成されている。ゲート駆動装置２０は、プルアップ回路２２と、プルダウン回路２４と、検出回路３０と、プルアップ側、プルダウン側のシリアルインパラレルアウトレジスタ（以下、「ＳＩＰＯ」という）４０、４２と、プルアップ側、プルダウン側のパラレルインシリアルアウトレジスタ（以下、「ＰＩＳＯ」という）４４、４６と、を備える。なお、負荷１０は、リアクトルＬと、炭化ケイ素（ＳｉＣ）により形成されリアクトルＬに並列に接続されダイオードＤ１と、ＩＧＢＴ１４と、を備えている。負荷１０と接地との間には、ダイオードＤ２がＩＧＢＴ１２に対して並列に接続されている。ＩＧＢＴ１２のケルビンエミッタＥは、寄生インダクタンスＬｅＥの配線によりパワー端子ｅと接続されている。「ゲート電流調整回路」としては、ＳＩＰＯ４０、４２、ＰＩＳＯ４４、４６、レベルシフタ４８、プルアップ回路２２、プルダウン回路２４が相当する。

【0023】

プルアップ回路２２は、電源ＶＤＲＩＶＥとＩＧＢＴ１２のゲートＧとの間に並列に接続されるＰチャネル（Ｐ型）金属酸化膜半導体（P-Channel Metal-Oxide Semiconductor、以下「ＰＭＯＳ」という）トランジスタＰ１～Ｐ６を備える。トランジスタＰ１～Ｐ６は、ゲート長が同一でゲート幅が異なるトランジスタとして構成されている。トランジスタＰ２～Ｐ６のゲート幅は、トランジスタＰ１のゲート幅の２倍、４倍、８倍、１６倍、３２倍となるよう調整されている。実施例では、電源ＶＤＲＩＶＥには、１０Ｖから１８Ｖの電圧、好ましくは、１５Ｖの電圧が供給されている。

【0024】

プルダウン回路２４は、ＩＧＢＴ１２のゲートＧと接地との間に並列に接続されるＮチャネル（Ｎ型）金属酸化膜半導体（N-Channel Metal-Oxide Semiconductor、以下「ＮＭＯＳ」という）トランジスタＮ１～Ｎ６を備える。トランジスタＮ１～Ｎ６は、ゲート長が同一でゲート幅が異なるトランジスタとして構成されている。トランジスタＮ２～Ｎ６のゲート幅は、トランジスタＰ１のゲート幅の２倍、４倍、８倍、１６倍、３２倍となるよう調整されている。

【0025】

検出回路３０は、パワー端子ｅの電圧とケルビンエミッタＥの電圧と第１、第２参照電圧ＶＲＥＦＬ、ＶＲＥＦＨと、基準入力電圧ＩＮとが入力されている。検出回路３０は、パワー端子ｅに対するケルビンエミッタＥの電圧ＶｅＥであるセンス電圧に基づいてコレクタ電流Ｉｃの変化のタイミングを検出する。電圧ＶｅＥは、寄生インダクタンスＬｅＥとＩＧＢＴ１２のコレクタ電流ＩＣとを用いて次式（１）により算出されることから、電圧ＶｅＥを調べることで、コレクタ電流Ｉｃの変化のタイミングを検出できる。第１参照電圧ＶＲＥＦＬは、パワー端子ｅの電圧である基準電圧Ｖｓ（実施例では、接地電圧）より低い電圧として予め定められた電圧である。第２参照電圧ＶＲＥＦＨは、基準電圧Ｖｓより高い電圧として予め定められた電圧である。基準入力電圧ＩＮは、パルス信号であり、ＩＧＢＴ１２のゲートＧをプルダウンするときにはハイとなり、ＩＧＢＴ１２のゲートＧをプルアップするときにはローとなる。検出回路３０は、図示はしないが、オペアンプである２つのコンパレータを備え、電圧ＶｅＥと第１参照電圧ＶＲＥＦＬとの比較と、電圧ＶｅＥと第２参照電圧ＶＲＥＦＨとの比較と、を行なう検出回路３０は、基準入力電圧ＩＮが立ち上がったときに、ＰＩＳＯ４６にパルス信号を出力する。検出回路３０は、基準入力電圧ＩＮが立ち上がっている状態で、電圧ＶｅＥが第１参照電圧ＶＲＥＦＬ以下になったタイミングで、パルス信号（第１比較結果信号）をＰＩＳＯ４６に出力し、電圧ＶｅＥが第２参照電圧ＶＲＥＦＨ以上となったタイミングでパルス信号（第２比較結果信号）をＰＩＳＯ４６に出力する。検出回路３０は、基準入力電圧ＩＮが立ち下がったときに、ＰＩＳＯ４４にレベルシフタ４８を介してパルス信号を出力する。検出回路３０は、基準入力電圧ＩＮが立ち下がっている状態で、電圧ＶｅＥが第２参照電圧ＶＲＥＦＨ以上になったタイミングで、パルス信号（第３比較結果信号）をレベルシフタ４８を介してＰＩＳＯ４４に出力し、電圧ＶｅＥが第２参照電圧ＶＲＥＦＨ以下となったタイミングでパルス信号（第４比較結果信号）をレベルシフタ４８を介してＰＩＳＯ４４に出力する。

【0026】

VeE=－LeE・(dIc/dt) ・・・(1)

【0027】

ＳＩＰＯ４０は、スキャンイン入力ＳＩｎとスキャンクロックＳＣＬＫがレベルシフタ４８を介して入力されている。ＳＩＰＯ４０は、スキャンイン入力ＳＩｎとスキャンクロックＳＣＬＫの入力に基づいて、ＰＭＯＳトランジスタＰ１～Ｐ６のうちオンするトランジスタの組み合わせのパターンＰｐをＰＩＳＯ４４に出力する。パターンＰｐは、ＰＭＯＳトランジスタＰ１をオンしたときに流れる電流をＩｏｐとしたときに、ゲート電流ＩＧがｎ１・Ｉｏｐ、ｎ２・Ｉｏｐ、ｎ３・Ｉｏｐと変化するように定められており、実施例では、「ｎ１」を値４０、「ｎ２」を値０、「ｎ３」を値６３とする。即ち、最初にＰＭＯＳトランジスタＰ４、Ｐ６をオンし、続いてＰＭＯＳトランジスタＰ１～Ｐ６の全てをオフし、最後にＰＭＯＳトランジスタＰ１～Ｐ６の全てをオンする。ＳＩＰＯ４２は、スキャンイン入力ＳＩｎとスキャンクロックＳＣＬＫが入力されている。ＳＩＰＯ４２は、ＮＭＯＳトランジスタＮ１～Ｎ６のうちオンするトランジスタの組み合わせのパターンＰｎをＰＩＳＯ４６に出力する。パターンＰｎは、ＮＭＯＳトランジスタＮ１をオンしたときに流れる電流をＩｏｎとしたときに、ゲート電流ＩＧがｎ４・Ｉｏｎ、ｎ５・Ｉｏｎ、ｎ６・Ｉｏｎと変化するように定められており、実施例では、「ｎ４」を値４０、「ｎ５」を値０、「ｎ６」を値６３とする。即ち、最初にＮＭＯＳトランジスタＮ４、Ｎ６をオンし、続いてＮＭＯＳトランジスタＮ１～Ｎ６の全てをオフし、最後にＮＭＯＳトランジスタＮ１～Ｎ６の全てをオンする。

【0028】

ＰＩＳＯ４４は、検出回路３０から出力されるパルス信号とＳＩＰＯ４０からのオンするプルアップ回路２２のＰＭＯＳトランジスタの組み合わせのパターンＰｐとに基づいて、プルアップ回路２２のＰＭＯＳトランジスタＰ１～Ｐ６を駆動する。ＰＩＳＯ４４は、検出回路３０からパルス信号が入力される度に、プルアップ回路２２のＰＭＯＳトランジスタＰ１～Ｐ６のうちオンするトランジスタをパターンＰｐに従って順次切り替える。これにより、ＩＧＢＴ１２のゲート電流ＩＧを３段階のシンク電流に切り替える。ＰＩＳＯ４６は、検出回路３０から出力されるパルス信号とＳＩＰＯ４２からのオンするプルダウン回路２４のＮＭＯＳトランジスタのパターンＰｎとに基づいて、プルダウン回路２４のＮＭＯＳトランジスタＮ１～Ｎ６を駆動する。ＰＩＳＯ４６は、検出回路３０からパルス信号が入力される度に、プルダウン回路２４のＮＭＯＳトランジスタＮ１～Ｎ６のうちオンするトランジスタをパターンＰｎに従って順次切り替える。これにより、ＩＧＢＴ１２のゲート電流ＩＧを３段階のソース電流に切り替える。

【0029】

ＳＩＰＯ４０、ＰＩＳＯ４４には、例えば、５Ｖなどの電源電圧ＶＤＤ１が供給されている。ＳＩＰＯ４２、ＰＩＳＯ４６、検出回路３０には、例えば、５Ｖなどの電源電圧ＶＤＤ２が供給されている

【0030】

こうして構成された実施例のゲート駆動装置２０では、ゲート駆動装置２０全体を１つの半導体基板に集積している。これは、寄生インダクタンスＬｅＥが小さく、電圧ｅＥの振幅が比較的小さくなるから、ゲート駆動装置２０全体を１つの半導体基板上に集積できることに基づく。ゲート駆動装置２０全体を１つの半導体基板に集積することにより、装置全体を小型化できる。また、一般に、電圧の振幅が低いときには高いときに比して装置全体を小型化できる。よって、ゲート駆動装置２０全体を小型化できる。

【0031】

次に、こうして構成された実施例のゲート駆動装置２０の動作について説明する。図２はゲート駆動装置２０の動作を説明するためのタイミングチャートである。基準入力電圧ＩＮが立ち上がると（時刻ｔ００）、検出回路３０からパルス信号がＰＩＳＯ４４に出力され、ＰＩＳＯ４４はパターンＰｐに従ってプルアップ回路２２のＰＭＯＳトランジスタＰ１～Ｐ６のうちＰＭＯＳトランジスタＰ４、Ｐ６をオンして（図中、「ｎ１」で表記する）ゲート電流ＩＧがソース電流として流れ始めて、ゲート－エミッタ間電圧ＶＧＥが上昇する。

【0032】

ゲート－エミッタ間電圧ＶＧＥが上昇して閾値を超えると、コレクタ電流ＩＣが流れ始めて、寄生インダクタンスＬｅＥにより電圧ｅＥが負の電圧となる。そして、電圧ｅＥが第１参照電圧ＶＲＥＦＬ以下になると（時刻ｔ１０）、検出回路３０は、ＰＩＳＯ４４にパルス信号を出力し、ＰＩＳＯ４４はパターンＰｐに従ってプルアップ回路２２のＰＭＯＳトランジスタＰ１～Ｐ６の全てをオフする（図中、「ｎ２」で表記する）。

【0033】

そして、コレクタ電流Ｉｃがオーバーシュートして低下すると、寄生インダクタンスＬｅＥにより電圧ｅＥが正の電圧となる。そして、電圧ｅＥが第２参照電圧ＶＲＥＦＨ以上になると（時刻ｔ２０）、検出回路３０は、ＰＩＳＯ４４にパルス信号を出力し、ＰＩＳＯ４４は、パターンＰｐに従ってプルアップ回路２２のＰＭＯＳトランジスタＰ１～Ｐ６の全てをオンする（図中、「ｎ３」で表記する）。実施例では、「ｎ１」、「ｎ２」、「ｎ３」を、値４０、値０、値６３としているから、ゲート電圧ＶＧを立ち上げるときには、ゲート電流ＩＧを比較的大きな第１ソース電流とした後に、第１ソース電流より小さい第２ソース電流とし、その後、ゲート電流ＩＧを第２ソース電流より大きい第３ソース電流とする。ゲート電流ＩＧを比較的大きな第１ソース電流とした後に、第１ソース電流より小さい第２ソース電流とするおとにより、コレクタ電流ＩＣのオーバーシュートを抑制でき、ＩＧＢＴ１２のスイッチングによるエネルギー損失ＥＬＯＳＳを抑制できる。時刻ｔ００と時刻ｔ１０との間の時間ｔ１や時刻ｔ１０と時刻ｔ２０との間の時間ｔ２は、コレクタ電流ＩＣの変化に応じて自動的に切り替わる。

【0034】

基準入力電圧ＩＮが立ち下がると（時刻ｔ３０）、検出回路３０からパルス信号がＰＩＳＯ４６に出力され、ＰＩＳＯ４６はパターンＰｎに従ってプルダウン回路２４のＮＭＯＳトランジスタＮ１～Ｎ６のうちＮＭＯＳトランジスタＮ４、Ｎ６をオンして（図中、「ｎ４」で表記する）、ゲート電流ＩＧがシンク電流として流れ始めて、ゲート－エミッタ間電圧ＶＧＥが下降する。ゲート－エミッタ間電圧ＶＧＥが下降すると、コレクタ電流ＩＣが低下し始めて、寄生インダクタンスＬｅＥにより電圧ｅＥが正の電圧となる。

【0035】

そして、電圧ｅＥが第２参照電圧ＶＲＥＦＨ以上になると（時刻ｔ４０）、検出回路３０は、ＰＩＳＯ４６にパルス信号を出力し、ＰＩＳＯ４６はパターンＰｎに従ってプルダウン回路２４のＮＭＯＳトランジスタＮ１～Ｎ６の全てをオフする。そして、コレクタ電流Ｉｃが値０になると、電圧ｅＥが下降する。

【0036】

電圧ｅＥが第２参照電圧ＶＲＥＦＨ以下になると（時刻ｔ５０）、検出回路３０は、ＰＩＳＯ４６にパルス信号を出力し、ＰＩＳＯ４６はパターンＰｎに従ってプルダウン回路２４のＮＭＯＳトランジスタＮ１～Ｎ６の全てをオンする。ゲート電流ＩＧＢＴ１０は、３回に亘って変化する。時刻ｔ３０と時刻ｔ４０との間の時間ｔ４や時刻ｔ４０と時刻ｔ５０との間の時間ｔ５は、コレクタ電流ＩＣの変化に応じて自動的に切り替わる。

【0037】

図３は、ＩＧＢＴ１２の温度ＴＪが２５℃のときに負荷電流ＩＬを変化させたときのコレクタ電流ＩＣの時間変化の測定結果を示している。図４は、ＩＧＢＴ１２の温度ＴＪが２５℃のときに負荷電流ＩＬを変化させたときのゲート－エミッタ間電圧ＶＧＥの時間変化の測定結果を示している。図５は、ＩＧＢＴ１２の温度ＴＪが７５℃のときに負荷電流ＩＬを変化させたときのコレクタ電流ＩＣの時間変化の測定結果を示している。図６は、ＩＧＢＴ１２の温度ＴＪが７５℃のときに負荷電流ＩＬを変化させたときのゲート－エミッタ間電圧ＶＧＥの時間変化の測定結果を示している。図７は、ＩＧＢＴ１２の温度ＴＪが１２５℃のときに負荷電流ＩＬを変化させたときのコレクタ電流ＩＣの時間変化の測定結果を示している。図８は、ＩＧＢＴ１２の温度ＴＪが１２５℃のときに負荷電流ＩＬを変化させたときのゲート－エミッタ間電圧ＶＧＥの時間変化の測定結果を示している。図９は、異なる温度ＴＪにおける時間ｔ２と負荷電流ＩＬとの関係の測定結果を示している。図４、図６、図８に示すように時間ｔ１は負荷電流ＩＬに依存しない。理由は、図３、図５、図７に示すようにコレクタ電流ＩＣがゼロから立ち上がるタイミングは負荷電流ＩＬに依存しないからである。図４、図６、図８に示すように時間ｔ１は温度ＴＪに依存する。理由は、ＩＧＢＴ１２のデバイス特性（例えばしきい値電圧）やゲート駆動装置２０のゲート電流ＩＧが温度ＴＪに依存するからである。また、図９に示すように時間ｔ２は負荷電流ＩＬに依存する。理由は、図３、図５、図７に示すように負荷電流ＩＬが増加するにつれて、コレクタ電流ＩＣがピークに達するタイミングが遅くなるからである。図９に示すように時間ｔ２は温度ＴＪに依存する。理由は、図３、図５、図７に示すように温度ＴＪが増加するにつれて、コレクタ電流ＩＣのピーク値が増大するため、コレクタ電流ＩＣがピークに達するタイミングが遅くなるからである。

【0038】

図１０は、コレクタ電流ＩＣのオーバーシュート量とＩＧＢＴ１２のスイッチングによるエネルギー損失ＥＬＯＳＳとの関係の測定結果を示している。図中、黒丸印は、時間ｔ２を一定とした比較例のゲート駆動装置におけるコレクタ電流ＩＣのオーバーシュート量とＩＧＢＴ１２のエネルギー損失ＥＬＯＳＳとの関係を示している。黒星印は、実施例のゲート駆動装置２０におけるコレクタ電流ＩＣのオーバーシュート量とＩＧＢＴ１２のエネルギー損失ＥＬＯＳＳとの関係を示している。実施例のゲート駆動装置２０では、比較例に比して、ＩＧＢＴ１２のエネルギー損失ＥＬＯＳＳが小さくなっている。このように、実施例のゲート駆動装置２０では、エネルギー損失ＥＬＯＳＳを抑制できる。

【0039】

以上説明した実施例のゲート駆動装置２０によれば、ＩＧＢＴ１２のケルビンエミッタＥに配線により接続され基準電圧が供給されるパワー端子ｅとケルビンエミッタＥとの間の電圧ｅＥを用いて、ＩＧＢＴ１２のゲート電流ＩＧを調整するから、装置全体の小型化を図ることができる。

【0040】

また、電圧ｅＥと第１、第２参照電圧ＶＲＥＦＬ、ＶＲＥＦＨとを比較し、比較結果を示す信号を出力する検出回路３０と、比較結果を示す信号に基づくタイミングでゲート電流ＩＧを３回に亘って変化させながら、ＩＧＢＴのゲート電圧ＶＧの立ち上げと立ち下げとを行なうＳＩＰＯ４０、４２、ＰＩＳＯ４４、４６、レベルシフタ４８、プルアップ回路２２、プルダウン回路２４と、を備えるから、ＩＧＢＴ１２のスイッチングによるエネルギー損失ＥＬＯＳＳの抑制と装置全体の小型化とを両立させることができる。

【0041】

実施例のゲート駆動装置２０では、検出回路３０は、オペアンプとしての２つのコンパレータを備えている。しかし、オペアンプとしての２つのコンパレータに代えて、図１１に示すコンパレータＣＭＰを用いてもよい。コンパレータＣＭＰは、入力と出力とが接続されたＣＭＯＳのインバータＩＮＶと、電圧ｅＥが入力される入力端子ＶｅＥとインバータＩＮＶの入力とに接続されるコンデンサＣと、を備え、インバータＩＮＶの入力に抵抗Ｒを介して複数の参照電圧であるバイアス電圧ＶＢＩＡＳを供給してもよい。図１２は、インバータＩＮＶの入力と出力との関係の一例を示す説明図である。実線は、インバータＩＮＶの特性を示している。破線は、電圧Ｖ１と電圧Ｖ２が等しくなる直線である。この直線とインバータＩＮＶの特性との交点が、出力ＶＯＵＴが反転する動作点となる。インバータＩＮＶの入力にバイアス電圧ＶＢＩＡＳを供給すると、より低い電圧で出力ＶＯＵＴが反転する。こうすれば、検出回路３０において、オペアンプのコンパレータを用いる場合に比して、高速に比較結果を示す信号を出力できる。

【0042】

実施例のゲート駆動装置２０では、パワー端子ｅの電圧とケルビンエミッタＥの電圧とを検出回路３０に入力している。しかし、パワー端子ｅに対するケルビンエミッタＥの電圧である電圧ｅＥの振幅が大きい場合には、入力した電圧の振幅を小さくする減衰回路ＡＴを用いて、電圧ｅＥの振幅を小さくしてもよい。図１３は、減衰回路ＡＴの構成の概略を示す回路図である。減衰回路ＡＴは、分圧回路ＶＤと、ゲイン可変増幅器ＡＭＰと、出力バッファＢＯと、を備える。分圧回路ＶＤは、直列に接続された４つの抵抗Ｒ１～Ｒ４を備える。４つの抵抗Ｒ１～Ｒ４は、パワー端子ｅとケルビンエミッタＥとの間にこの順で直列に接続されている。抵抗Ｒ２と抵抗Ｒ３との接続点には、接地電圧ＧＤＧＮＤ（例えば、２．５Ｖなど）が供給されている。抵抗Ｒ１と抵抗Ｒ２との接続点および抵抗Ｒ３と抵抗Ｒ４との接続点がゲイン可変増幅器ＡＭＰの入力に接続されている。ゲイン可変増幅器ＡＭＰは、増幅のゲインを複数種類設定可能な回路である。ゲイン可変増幅器ＡＭＰは、入力した電圧に設定したゲインを乗じた電圧を出力バッファＢＯを介して出力する。こうして電圧ｅＥを減衰させた検出回路３０に入力するから、検出回路３０の保護を図ることができる。

【0043】

実施例のゲート駆動装置２０では、電圧ｅＥと第１、第２参照電圧ＶＲＥＦＬ、ＶＲＥＦＨとを比較し、比較結果を示す信号を出力する検出回路３０と、比較結果を示す信号に基づくタイミングでゲート電流ＩＧを３回に亘って変化させながら、ＩＧＢＴのゲート電圧ＶＧの立ち上げと立ち下げとを行なうＳＩＰＯ４０、４２、ＰＩＳＯ４４、４６、レベルシフタ４８、プルアップ回路２２、プルダウン回路２４と、を備えている。しかし、本発明は、１つまたは複数段のＣＭＯＳのインバータによりＩＧＢＴ１２のゲートＧを駆動するものにも適用できる。図１４は、変形例のゲート駆動装置１２０の構成の概略を示す構成図である。図中、インバータＩＮＶｌは、複数段のインバータのうち最終段のインバータである。インバータＩＮＶｌのＰＭＯＳトランジスタのソースと電源ＶＤＤ１との間にＰＭＯＳトランジスタＰＶを設け、パワー端子ｅをコンデンサＣｅを介して電源ＶＤＤ１に接続し、ケルビンエミッタＥをコンデンサＣＥを介してＰＭＯＳトランジスタＰＶのゲートに接続し、ＰＭＯＳトランジスタＰＶのゲートを抵抗Ｒｇを介して接地してもよい。図１５は、ケルビンエミッタＥに対するパワー端子ｅの電圧ＶＥｅとＰＭＯＳトランジスタＰＶのゲート電圧ＶＧ１とＩＧＢＴ１２のゲート電流ＩＧとの時間変化の一例を示すタイミングチャートである。図示するように、ゲート電流ＩＧによりコレクタ電流ＩＣが流れ始めると（時刻ｔ１００）、電圧ＶＥｅが正の電圧となり、ＰＭＯＳトランジスタＰＶがオフする。ＰＭＯＳトランジスタＰＶがオフすると、インバータＩＮＶｌに電流が流れなくなり、ゲート電流ＩＧが値０になる。そして、コレクタ電流ＩＣが減少すると、電圧ＶＥｅが降下して負の電圧になると、ＰＭＯＳトランジスタＰＶがオンする。ＰＭＯＳトランジスタＰＶがオンすると、インバータＩＮＶｌに電流が流れ始め、ゲート電流ＩＧが上昇する。このように、ゲート駆動装置１２０では、電圧ＶＥｅを用いて、ＩＧＢＴ１２のゲート電流ＩＧを調整することができ、装置全体の小型化を図ることができる。また、ゲート駆動装置１２０は、ゲート駆動装置２０に比して簡易な構成であり、高速化を図ることができる。

【0044】

実施例のゲート駆動装置２０では、パワー端子ｅの電圧とケルビンエミッタＥの電圧とを検出回路３０に入力している。 しかし、電圧Ｅｅに含まれる所定周波数以上の交流成分をカットして出力するローパスフィルタを備え、センス電圧をローパスフィルタの出力電圧としてもよい。こうすれば、基準電圧端子に対するエミッタの電圧がリンキングした場合において、センス電圧のリンキングを抑制できる。

【0045】

実施例のゲート駆動装置２０では、電圧ｅＥと２つの参照電圧（第１、第２参照電圧ＶＲＥＦＬ、ＶＲＥＦＨ）とを比較しているが、３つ以上の参照電圧と比較してもよい。

【0046】

実施例のゲート駆動装置２０では、ゲート電流ＩＧを３回に亘って変化させながら、ゲート電圧ＶＧの立ち上げ、立ち下げを行なっているが、ゲート電流ＩＧを２回に亘って変化させてもよいし、ゲート電流ＩＧを４回以上に亘って変化させてもよい。

【0047】

実施例のゲート駆動装置２０では、ゲート電流ＩＧを３回に亘って変化させながら、ゲート電圧ＶＧの立ち上げ、立ち下げを行なっている。しかし、ゲート電圧ＶＧを立ち上げるときのみゲート電流ＩＧを複数回に亘って変化させてもよいし、ゲート電圧ＶＧを立ち下げるときのみゲート電流ＩＧを複数回に亘って変化させてもよい。

【0048】

実施例のゲート駆動装置２０では、パワー端子ｅに対するケルビンエミッタＥの電圧ＶｅＥを検出している。しかし、ケルビンエミッタＥが設けられていないときには、電圧ＶｅＥに代えて、パワー端子ｅに対するＩＧＢＴ１２のゲートの電圧を用いてもよい。

【0049】

実施例のゲート駆動装置２０では、プルアップ回路２２は、ゲート長が同一でゲート幅が異なるＰＭＯＳトランジスタＰ１～Ｐ６を備えている。しかし、ＰＭＯＳトランジスタＰ１～Ｐ６のうち少なくとも１つのゲート幅を同一としてもよいし、ゲート長を異なるものとしてもよい。また、プルアップ回路２２に含まれるＰＭＯＳトランジスタの個数は、６つに限定されるものではなく、必要なゲート電流ＩＧに応じて適宜変更してもよい。

【0050】

実施例のゲート駆動装置２０では、プルダウン回路２４は、ゲート長が同一でゲート幅が異なるＮＭＯＳトランジスタＮ１～Ｎ６を備えている。しかし、ＮＭＯＳトランジスタＮ１～Ｎ６のうち少なくとも１つのゲート幅を同一としてもよいし、ゲート長を異なるものとしてもよい。また、プルダウン回路２４に含まれるＮＭＯＳトランジスタの個数は、６つに限定されるものではなく、必要なゲート電流ＩＧに応じて適宜変更してもよい。

【0051】

実施例のゲート駆動装置２０では、ＩＧＢＴ１２のゲートＧを駆動するものとしている。しかし、ゲートを駆動する対象は、ゲートを備えるパワートランジスタであれば如何なるものでもよく、例えば、パワーＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）であってもよい。ゲートを駆動する対象をパワーＭＯＳＦＥＴとする場合、ソースと配線により接続されたパワー端子ｅに対するソースの電圧を用いて、パワーＭＯＳＦＥＴのゲート電流ＩＧを調整すればよい。

【0052】

実施例では、本発明のゲート駆動装置２０、１２０を１つの半導体基板に搭載しているが、２つ以上の半導体基板に分けて搭載してもよい。

【0053】

実施例の主要な要素と課題を解決するための手段の欄に記載した発明の主要な要素との対応関係について説明する。実施例では、ゲート駆動装置２０が「ゲート駆動装置」に相当する。

【0054】

なお、実施例の主要な要素と課題を解決するための手段の欄に記載した発明の主要な要素との対応関係は、実施例が課題を解決するための手段の欄に記載した発明を実施するための形態を具体的に説明するための一例であることから、課題を解決するための手段の欄に記載した発明の要素を限定するものではない。即ち、課題を解決するための手段の欄に記載した発明についての解釈はその欄の記載に基づいて行なわれるべきものであり、実施例は課題を解決するための手段の欄に記載した発明の具体的な一例に過ぎないものである。

【0055】

以上、本発明を実施するための形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。

【産業上の利用可能性】

【0056】

本発明は、ゲート駆動装置の製造産業などに利用可能である。

【符号の説明】

【0057】

１０ 負荷、２０、１２０ ゲート駆動装置、２２ プルアップ回路、２４ プルダウン回路、３０ 検出回路、４８ レベルシフタ、ＡＭＰ ゲイン可変増幅器、ＡＴ 減衰回、ＢＯ 出力バッファ、Ｃ、ＣＥ、Ｃｅ コンデンサ、ＣＭＰ コンパレータ、Ｄ１、Ｄ２ ダイオード、Ｅ ケルビンエミッタ、Ｇ ゲート、ＩＮＶ、ＩＮＶｌ インバータ、Ｌ リアクトル、ＬｅＥ 寄生インダクタンス、Ｎ１～Ｎ６３ ＮＭＯＳトランジスタ、Ｐ１～Ｐ６３、ＰＶ ＰＭＯＳトランジスタ、Ｒ、Ｒ１～Ｒ４、Ｒｇ 抵抗、ＶＤ 分圧回路、ｅ パワー端子。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】