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特開2024-133529改善されたサーマルバジェットを有する半導体および改善されたサーマルバジェットを有する半導体を作製するプロセス
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024133529
(43)【公開日】2024-10-02
(54)【発明の名称】改善されたサーマルバジェットを有する半導体および改善されたサーマルバジェットを有する半導体を作製するプロセス
(51)【国際特許分類】
H01L 21/338 20060101AFI20240925BHJP
H01L 29/423 20060101ALI20240925BHJP
H01L 29/41 20060101ALI20240925BHJP
【ＦＩ】
H01L29/80 F
H01L29/80 H
H01L29/58 Z
H01L29/44 S
【審査請求】有
【請求項の数】1
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2024102718
(22)【出願日】2024-06-26
(62)【分割の表示】P 2022529333の分割
【原出願日】2020-11-17
(31)【優先権主張番号】16/688,344
(32)【優先日】2019-11-19
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】592054856
【氏名又は名称】ウルフスピード インコーポレイテッド
【氏名又は名称原語表記】ＷＯＬＦＳＰＥＥＤ，ＩＮＣ．
(74)【代理人】
【識別番号】100094569
【弁理士】
【氏名又は名称】田中 伸一郎
(74)【代理人】
【識別番号】100109070
【弁理士】
【氏名又は名称】須田 洋之
(74)【代理人】
【識別番号】100119013
【弁理士】
【氏名又は名称】山崎 一夫
(74)【代理人】
【識別番号】100067013
【弁理士】
【氏名又は名称】大塚 文昭
(74)【代理人】
【識別番号】100120525
【弁理士】
【氏名又は名称】近藤 直樹
(74)【代理人】
【識別番号】100139712
【弁理士】
【氏名又は名称】那須 威夫
(74)【代理人】
【識別番号】100141553
【弁理士】
【氏名又は名称】鈴木 信彦
(72)【発明者】
【氏名】リー キョン－クン
(57)【要約】 （修正有）
【課題】改善されたサーマルバジェットを有する半導体を提供する。
【解決手段】トランジスタ１００は、基板層と、パッシベーション層１１６と、ソースと、ゲート１１４と、ドレインと、を含み、ゲートは、少なくとも１つのステップ部分２００を含む。少なくとも１つのステップ部分は、パッシベーション層内に配置され、少なくとも１つのステップ部分は、少なくとも１つの第１の表面２０４および少なくとも１つの第２の表面２０６を含み、少なくとも１つの第１の表面は、少なくとも１つの第２の表面に接続され、ゲートは、第３の表面２０８を含み、少なくとも１つのステップ部分は、第３の表面に接続される。
【選択図】図２
【解決手段】トランジスタ１００は、基板層と、パッシベーション層１１６と、ソースと、ゲート１１４と、ドレインと、を含み、ゲートは、少なくとも１つのステップ部分２００を含む。少なくとも１つのステップ部分は、パッシベーション層内に配置され、少なくとも１つのステップ部分は、少なくとも１つの第１の表面２０４および少なくとも１つの第２の表面２０６を含み、少なくとも１つの第１の表面は、少なくとも１つの第２の表面に接続され、ゲートは、第３の表面２０８を含み、少なくとも１つのステップ部分は、第３の表面に接続される。
【選択図】図２
【特許請求の範囲】
【請求項1】
デバイスであって、
基板と、
前記基板上のバッファ層と、
前記バッファ層上のバリア層と、
前記バリア層上のパッシベーション層と、
前記バリア層に電気的に結合されたソースと、
前記バリア層に電気的に結合されたゲートと、
前記バリア層に電気的に結合されたドレインと、
を備え、
前記ゲートが少なくとも１つの第１の表面を備え、前記少なくとも１つの第１の表面が少なくとも１つの変曲点を介して少なくとも１つの第２の表面に接続され、
前記少なくとも１つの変曲点が前記パッシベーション層内に配置される、
デバイス。
基板と、
前記基板上のバッファ層と、
前記バッファ層上のバリア層と、
前記バリア層上のパッシベーション層と、
前記バリア層に電気的に結合されたソースと、
前記バリア層に電気的に結合されたゲートと、
前記バリア層に電気的に結合されたドレインと、
を備え、
前記ゲートが少なくとも１つの第１の表面を備え、前記少なくとも１つの第１の表面が少なくとも１つの変曲点を介して少なくとも１つの第２の表面に接続され、
前記少なくとも１つの変曲点が前記パッシベーション層内に配置される、
デバイス。
【請求項2】
前記少なくとも１つの変曲点を含む少なくとも１つのステップ部分をさらに備え、
前記少なくとも１つのステップ部分が前記少なくとも１つの第１の表面および前記少なくとも１つの第２の表面を含み、
前記少なくとも１つの第１の表面が前記少なくとも１つの変曲点によって前記少なくとも１つの第２の表面に接続される、
請求項１に記載のデバイス。
前記少なくとも１つのステップ部分が前記少なくとも１つの第１の表面および前記少なくとも１つの第２の表面を含み、
前記少なくとも１つの第１の表面が前記少なくとも１つの変曲点によって前記少なくとも１つの第２の表面に接続される、
請求項１に記載のデバイス。
【請求項3】
前記少なくとも１つの第１の表面が前記パッシベーション層の上面に直交する線に対して傾斜している、請求項２に記載のデバイス。
【請求項4】
前記ゲートが第３の表面を含み、
前記少なくとも１つのステップ部分が前記第３の表面に接続される、
請求項２に記載のデバイス。
前記少なくとも１つのステップ部分が前記第３の表面に接続される、
請求項２に記載のデバイス。
【請求項5】
前記第３の表面が前記ゲートの底面へ延びる、請求項４に記載のデバイス。
【請求項6】
前記第３の表面が前記パッシベーション層の上面に直交する線に対して傾斜している、請求項４に記載のデバイス。
【請求項7】
前記少なくとも１つのステップ部分が複数の前記少なくとも１つのステップ部分を含み、
前記少なくとも１つの第１の表面が複数の前記少なくとも１つの第１の表面を含み、
前記少なくとも１つの第２の表面が複数の前記少なくとも１つの第２の表面を含む、
請求項２に記載のデバイス。
前記少なくとも１つの第１の表面が複数の前記少なくとも１つの第１の表面を含み、
前記少なくとも１つの第２の表面が複数の前記少なくとも１つの第２の表面を含む、
請求項２に記載のデバイス。
【請求項8】
前記パッシベーション層の上面に直交する線に沿った前記少なくとも１つの第１の表面の深さが前記パッシベーション層の深さの１０％～８０％である、請求項２に記載のデバイス。
【請求項9】
前記パッシベーション層の上面に平行な線に沿った前記少なくとも１つの第２の表面の深さが前記ゲートの左下縁部から前記ソースの右下縁部までの距離の５％～８０％である、請求項２に記載のデバイス。
【請求項10】
前記ゲートがチャネル層内の電磁場を調節してピンチオフ電圧および漏れ電流を低減させるように構成される、請求項１に記載のデバイス。
【請求項11】
前記ゲートが、チャネル層内の空乏領域を強化して漏れ電流を低減させ、設計されたデバイス性能のための設計された寄生静電容量を維持するように構成される、請求項１に記載のデバイス。
【請求項12】
請求項１に記載のデバイスを備える増幅器。
【請求項13】
デバイスを形成するプロセスであって、
基板を提供することと、
前記基板上にバッファ層を配置することと、
前記バッファ層上にバリア層を配置することと、
前記バリア層にソースを電気的に結合することと、
前記バリア層にゲートを電気的に結合することと、
前記バリア層にドレインを電気的に結合することと、
前記バリア層上にパッシベーション層を形成することと、
前記バリア層に電気的に結合されたゲートを形成することと、
を含み、
前記ゲートが少なくとも１つの第１の表面を含み、前記少なくとも１つの第１の表面が少なくとも１つの変曲点を介して少なくとも１つの第２の表面に接続され、
前記少なくとも１つの変曲点が前記パッシベーション層内に配置される、
プロセス。
基板を提供することと、
前記基板上にバッファ層を配置することと、
前記バッファ層上にバリア層を配置することと、
前記バリア層にソースを電気的に結合することと、
前記バリア層にゲートを電気的に結合することと、
前記バリア層にドレインを電気的に結合することと、
前記バリア層上にパッシベーション層を形成することと、
前記バリア層に電気的に結合されたゲートを形成することと、
を含み、
前記ゲートが少なくとも１つの第１の表面を含み、前記少なくとも１つの第１の表面が少なくとも１つの変曲点を介して少なくとも１つの第２の表面に接続され、
前記少なくとも１つの変曲点が前記パッシベーション層内に配置される、
プロセス。
【請求項14】
前記少なくとも１つの第１の表面、前記少なくとも１つの第２の表面、および前記少なくとも１つの変曲点を含むように、少なくとも１つのステップ部分を形成することと、
前記少なくとも１つの変曲点によって前記少なくとも１つの第２の表面に接続するように前記少なくとも１つの第１の表面を形成することと、
をさらに含む、請求項１３に記載のデバイスを形成するプロセス。
前記少なくとも１つの変曲点によって前記少なくとも１つの第２の表面に接続するように前記少なくとも１つの第１の表面を形成することと、
をさらに含む、請求項１３に記載のデバイスを形成するプロセス。
【請求項15】
前記パッシベーション層の上面に直交する線に対して傾斜するように前記少なくとも１つの第１の表面を形成することをさらに含む、請求項１４に記載のデバイスを形成するプロセス。
【請求項16】
第３の表面を含むように前記ゲートを形成することと、
前記第３の表面に接続するように前記少なくとも１つのステップ部分を形成することと、
をさらに含む、請求項１４に記載のデバイスを形成するプロセス。
前記第３の表面に接続するように前記少なくとも１つのステップ部分を形成することと、
をさらに含む、請求項１４に記載のデバイスを形成するプロセス。
【請求項17】
前記ゲートの底面へ延びるように前記第３の表面を形成することをさらに含む、請求項１６に記載のデバイスを形成するプロセス。
【請求項18】
前記パッシベーション層の上面に直交する線に対して傾斜するように前記第３の表面を形成することをさらに含む、請求項１６に記載のデバイスを形成するプロセス。
【請求項19】
前記少なくとも１つのステップ部分が複数の前記少なくとも１つのステップ部分を含み、
前記少なくとも１つの第１の表面が複数の前記少なくとも１つの第１の表面を含み、
前記少なくとも１つの第２の表面が複数の前記少なくとも１つの第２の表面を含む、
請求項１５に記載のデバイスを形成するプロセス。
前記少なくとも１つの第１の表面が複数の前記少なくとも１つの第１の表面を含み、
前記少なくとも１つの第２の表面が複数の前記少なくとも１つの第２の表面を含む、
請求項１５に記載のデバイスを形成するプロセス。
【請求項20】
前記パッシベーション層の上面に直交する線に沿った前記少なくとも１つの第１の表面の深さが前記パッシベーション層の深さの１０％～８０％になるように前記少なくとも１つのステップ部分を形成することをさらに含む、請求項１４に記載のデバイスを形成するプロセス。
【請求項21】
前記パッシベーション層の上面に平行な線に沿った前記少なくとも１つの第２の表面の深さが前記ゲートの左下縁部から前記ソースの右下縁部までの距離の５％～８０％になるように前記少なくとも１つのステップ部分を形成することをさらに含む、請求項１４に記載のデバイスを形成するプロセス。
【請求項22】
チャネル層内の電磁場を調節してピンチオフ電圧および漏れ電流を低減させ、設計されたデバイス性能のための設計された寄生静電容量を維持するように、前記ゲートを形成することをさらに含む、請求項１３に記載のデバイスを形成するプロセス。
【請求項23】
チャネル層内の空乏領域を強化して漏れ電流を低減させ、設計されたデバイス性能のための設計された寄生静電容量を維持するように、前記ゲートを形成することをさらに含む、請求項１３に記載のデバイスを形成するプロセス。
【請求項24】
前記少なくとも１つのステップ部分を形成することが、
前記パッシベーション層の少なくとも１つの層を形成することと、
前記パッシベーション層の前記少なくとも１つの層をエッチングして、前記パッシベーション層の前記少なくとも１つの層内の前記少なくとも１つのステップ部分の少なくとも一部分に一貫したエッチングされた表面を形成することと、
前記エッチングされた表面内に前記ゲートを形成して、前記パッシベーション層の前記少なくとも１つの層内に前記少なくとも１つのステップ部分を有する前記ゲートを形成することと、
を含む、請求項１３に記載のデバイスを形成するプロセス。
前記パッシベーション層の少なくとも１つの層を形成することと、
前記パッシベーション層の前記少なくとも１つの層をエッチングして、前記パッシベーション層の前記少なくとも１つの層内の前記少なくとも１つのステップ部分の少なくとも一部分に一貫したエッチングされた表面を形成することと、
前記エッチングされた表面内に前記ゲートを形成して、前記パッシベーション層の前記少なくとも１つの層内に前記少なくとも１つのステップ部分を有する前記ゲートを形成することと、
を含む、請求項１３に記載のデバイスを形成するプロセス。
【請求項25】
デバイスであって、
基板と、
パッシベーション層と、
ソースと、
ゲートと、
ドレインと、
を備え、
前記ゲートが少なくとも１つのステップ部分を備え、
前記少なくとも１つのステップ部分が前記パッシベーション層内に配置され、
前記少なくとも１つのステップ部分が少なくとも１つの第１の表面および少なくとも１つの第２の表面を含み、
前記少なくとも１つの第１の表面が前記少なくとも１つの第２の表面に接続され、
前記ゲートが第３の表面を含み、
前記少なくとも１つのステップ部分が前記第３の表面に接続される、
デバイス。
基板と、
パッシベーション層と、
ソースと、
ゲートと、
ドレインと、
を備え、
前記ゲートが少なくとも１つのステップ部分を備え、
前記少なくとも１つのステップ部分が前記パッシベーション層内に配置され、
前記少なくとも１つのステップ部分が少なくとも１つの第１の表面および少なくとも１つの第２の表面を含み、
前記少なくとも１つの第１の表面が前記少なくとも１つの第２の表面に接続され、
前記ゲートが第３の表面を含み、
前記少なくとも１つのステップ部分が前記第３の表面に接続される、
デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、改善されたサーマルバジェットを有する半導体に関する。本開示はさらに、改善されたサーマルバジェットを有する半導体を作製するプロセスに関する。
【背景技術】
【0002】
第ＩＩＩ族窒化物系の高電子移動度トランジスタ（ＨＥＭＴ）などの半導体デバイスは、窒化ガリウム（ＧａＮ）などの第ＩＩＩ族窒化物およびその合金の材料特性が、高電圧および高電流の実現を可能にするとともに、ＲＦ応用例に対する高ＲＦ利得および線形性も実現するため、高出力増幅器、無線周波（ＲＦ）の応用例、および低周波高出力スイッチングの応用例にとって非常に有望な候補である。典型的な第ＩＩＩ族窒化物ＨＥＭＴは、基板と、基板上に形成された第ＩＩＩ族窒化物（たとえば、ＧａＮ）バッファまたはチャネル層と、バッファまたはチャネル層上に形成されたより高いバンドギャップの第ＩＩＩ族窒化物（たとえば、ＡｌＧａＮ）層とを備える。それぞれのソース、ドレイン、およびゲートコンタクトが、バリア層に電気的に結合される。ＨＥＭＴは、より高いバンドギャップのバリア層とより低いバンドギャップのバッファまたはチャネル層との間の境界面に形成される２次元電子ガス（２ＤＥＧ）に依拠しており、より低いバンドギャップの材料が、より高い電子親和力を有する。２ＤＥＧは、より低いバンドギャップの材料内の蓄積層であり、高い電子濃度および高い電子移動度を含むことができる。
【0003】
第ＩＩＩ族窒化物材料系内に製作されるＨＥＭＴは、高い破壊電界、広いバンドギャップ、大きい伝導帯オフセット、および／または高い飽和電子ドリフト速度を含む材料特性の組合せのため、大量のＲＦ電力を生成する潜在性を有する。
【0004】
しかし、第ＩＩＩ族窒化物ＨＥＭＴなどの半導体デバイスを実装するデバイス性能は、漏れ電流の増大などのために許容動作温度を制限するサーマルバジェットによって制限される可能性がある。漏れ電流の増大は、直流（ＤＣ）応力、無線周波（ＲＦ）応力などに部分的に基づくデバイス寿命の低下を招く。
【0005】
したがって、半導体デバイスのサーマルバジェットを改善することが必要とされている。
【発明の概要】
【0006】
１つの概略的な態様は、基板と、基板上のバッファ層と、バッファ層上のバリア層と、バリア層上のパッシベーション層と、バリア層に電気的に結合されたソースと、バリア層に電気的に結合されたゲートと、バリア層に電気的に結合されたドレインとを含むデバイスを含む。ゲートは、少なくとも１つの第１の表面を含み、少なくとも１つの第１の表面は、少なくとも１つの変曲点を介して少なくとも１つの第２の表面に接続される。少なくとも１つの変曲点は、パッシベーション層内に配置される。
【0007】
１つの概略的な態様は、基板を提供することと、基板上にバッファ層を配置することと、バッファ層上にバリア層を配置することと、バリア層にソースを電気的に結合することと、バリア層にゲートを電気的に結合することと、バリア層にドレインを電気的に結合することと、バリア層上にパッシベーション層を形成することと、バリア層に電気的に結合されたゲートを形成することとを含む、デバイスを形成するプロセスを含む。ゲートは、少なくとも１つの第１の表面を含み、少なくとも１つの第１の表面は、少なくとも１つの変曲点を介して少なくとも１つの第２の表面に接続される。少なくとも１つの変曲点は、パッシベーション層内に配置される。
【0008】
１つの概略的な態様は、基板と、基板上のバッファ層と、バッファ層上のバリア層と、バリア層上のパッシベーション層と、バリア層に電気的に結合されたソースと、バリア層に電気的に結合されたゲートと、バリア層に電気的に結合されたドレインとを含み、ゲートが、少なくとも１つのステップ部分を含む、デバイスを含む。少なくとも１つのステップ部分は、パッシベーション層内に配置される。
【0009】
１つの概略的な態様は、基板を提供することと、基板上にバッファ層を配置することと、バッファ層上にバリア層を配置することと、バリア層にソースを電気的に結合することと、バリア層にゲートを電気的に結合することと、バリア層にドレインを電気的に結合することと、バリア層上にパッシベーション層を形成することと、バリア層に電気的に結合されたゲートを形成することとを含み、ゲートが、少なくとも１つのステップ部分を含む、デバイスを形成するプロセスを含む。少なくとも１つのステップ部分は、パッシベーション層内に配置される。
【0010】
１つの概略的な態様は、基板と、パッシベーション層と、ソースと、ゲートと、ドレインとを含み、ゲートが、少なくとも１つのステップ部分を含む、デバイスを含む。少なくとも１つのステップ部分は、パッシベーション層内に配置され、少なくとも１つのステップ部分は、少なくとも１つの第１の表面および少なくとも１つの第２の表面を含み、少なくとも１つの第１の表面は、少なくとも１つの第２の表面に接続され、ゲートは、第３の表面を含み、少なくとも１つのステップ部分は、第３の表面に接続される。
【0011】
本開示の追加の特徴、利点、および態様について、以下の詳細な説明、図面、および特許請求の範囲の考慮から説明して明らかにする。さらに、上記の本開示の概要および以下の詳細な説明はどちらも例示的であり、特許請求される本開示の範囲を限定することなく、さらなる説明を提供することを意図したものであることを理解されたい。
【0012】
本開示のさらなる理解を提供するために含まれる添付の図面は、本明細書に組み込まれて、本明細書の一部を構成しており、本開示の態様を示し、詳細な説明とともに、本開示の原理について説明する働きをする。本開示および本開示を実施することができる様々な方法の根本的な理解のために必要なものより詳細に、本開示の構造上の詳細を示すことを試みるものではない。
【図面の簡単な説明】
【0013】
【図1】本開示によるトランジスタの一態様の断面図である。
【図4】本開示によるトランジスタの一態様の断面図である。
【図7】本開示によるトランジスタの部分断面図である。
【図8】プロセスオブレコード（ＰＯＲ）トランジスタと本開示によるトランジスタとの間の比較を示す図である。
【図9】本開示によるトランジスタの別の態様の断面図である。
【図10】本開示によるトランジスタの別の態様の断面図である。
【図11】本開示によるトランジスタの別の態様の断面図である。
【図12】本開示によるトランジスタの別の態様の断面図である。
【図13】本開示によるトランジスタを作製するプロセスを示す図である。
【発明を実施するための形態】
【0014】
本開示の態様ならびに様々な特徴および有利な詳細について、添付の図面に説明および／または図示し、以下の説明に詳述する非限定的な態様および例を参照して、より詳細に説明する。図面に示す特徴は、必ずしも原寸に比例して描かれておらず、当業者には理解されるように、本明細書に明示的に記載されていない場合でも、一態様の特徴を他の態様とともに用いることができることに留意されたい。よく知られている構成要素および処理技法の説明は、本開示の態様を不必要に曖昧にしないために省略することがある。本明細書で使用する例は、本開示を実施することができる方法の理解を容易にすること、および当業者であれば本開示の態様を実施することをさらに可能にすることのみを意図したものである。したがって、本明細書の例および態様は、本開示の範囲を限定すると解釈されるべきではなく、本開示の範囲は、添付の特許請求の範囲および適用される法律によってのみ定義される。さらに、図面のすべての図にわたって、同じ参照番号が類似の部分を表すことに留意されたい。
【0015】
本明細書では、第１、第２などの用語を使用して様々な要素について説明するが、これらの要素は、これらの用語によって限定されるべきではないことが理解されよう。これらの用語は、１つの要素を別の要素から区別するためにのみ使用される。たとえば、本開示の範囲から逸脱することなく、第１の要素を第２の要素と呼ぶことができ、同様に第２の要素を第１の要素と呼ぶことができる。本明細書では、「および／または」という用語は、関連する記載の項目のうちの１つまたは複数のあらゆる組合せを含む。
【0016】
層、領域、または基板などの要素が、別の要素「上に（ｏｎ）」位置するまたは別の要素「上へ（ｏｎｔｏ）」延びると言及するとき、この要素は、別の要素上に直接位置し、もしくは別の要素上へ直接延びることができ、または介在要素が存在してもよいことが理解されよう。対照的に、要素が別の要素「上に直接（ｄｉｒｅｃｔｌｙ ｏｎ）」位置するまたは別の要素「上へ直接（ｄｉｒｅｃｔｌｙ ｏｎｔｏ）」延びると言及するとき、介在要素は存在しない。同様に、層、領域、または基板などの要素が、別の要素「上に（ｏｖｅｒ）」位置するまたは別の要素「上に（ｏｖｅｒ）」延びると言及するとき、この要素は、別の要素上に直接位置し、もしくは別の要素上に直接延びることができ、または介在要素が存在してもよいことが理解されよう。対照的に、要素が別の要素「上に直接（ｄｉｒｅｃｔｌｙ ｏｖｅｒ）」位置するまたは別の要素「上に直接（ｄｉｒｅｃｔｌｙ ｏｖｅｒ）」延びると言及するとき、介在要素は存在しない。また、要素が別の要素に「接続（ｃｏｎｎｅｃｔｅｄ）」または「結合（ｃｏｕｐｌｅｄ）」されると言及するとき、この要素は、別の要素に直接接続もしくは結合することができ、または介在要素が存在してもよいことが理解されよう。対照的に、要素が別の要素に「直接接続（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ）」または「直接結合（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ）」されると言及するとき、介在要素は存在しない。
【0017】
本明細書では、「下（ｂｅｌｏｗ）」もしくは「上（ａｂｏｖｅ）」、または「上部（ｕｐｐｅｒ）」もしくは「下部（ｌｏｗｅｒ）」、または「水平（ｈｏｒｉｚｏｎｔａｌ）」もしくは「垂直（ｖｅｒｔｉｃａｌ）」などの相対的な用語を使用して、図に示される１つの要素、層、または領域と別の要素、層、または領域との関係について説明することができる。これらの用語および上記で論じたものは、図に描かれている向きに加えて、デバイスの異なる向きを包含することを意図していることが理解されよう。
【0018】
本明細書に使用する術語は、特定の態様について説明することのみを目的とし、本開示を限定することを意図したものではない。本明細書では、文脈上別途明白に指示しない限り、単数形の「ａ」、「ａｎ」、および「ｔｈｅ」は複数形も同様に含むことを意図したものである。本明細書で使用する「備える（ｃｏｍｐｒｉｓｅｓ）」、「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、および／または「を含む（ｉｎｃｌｕｄｉｎｇ）」という用語は、記載の特徴、整数、ステップ、動作、要素、および／または構成要素の存在を指定するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはこれらの群の存在または追加を除外するものではないことがさらに理解されよう。
【0019】
別途定義しない限り、本明細書で使用するすべての用語（技術的および科学的な用語を含む）が、本開示が属する分野の当業者には一般に理解されるものと同じ意味を有する。本明細書で使用する用語は、本明細書の文脈および関連技術における意味に一貫した意味を有すると解釈されるべきであり、本明細書でそのように明示的に定義しない限り、概念的または過度に形式的な意味で解釈されないことがさらに理解されよう。
【0020】
構造のタイプに加えて、トランジスタが形成される半導体材料の特性もまた、動作パラメータに影響することがある。トランジスタの動作パラメータに影響する特性の中でも、漏れ、漏れ電流などは、トランジスタの動作特性に影響を与えることがある。
【0021】
本明細書では、漏れとは、移動電荷キャリア（電子または正孔）が半導体を通ってたとえば絶縁領域内を流れる現象である。一態様では、漏れとは、移動電荷キャリア（電子または正孔）が半導体を通ってたとえば絶縁領域内を流れる望ましくない現象である。一態様では、漏れとは、移動電荷キャリア（電子または正孔）が絶縁領域を通過する現象である。一態様では、漏れは、移動電荷キャリア（電子または正孔）が絶縁領域を通過する量子現象として特徴付けることができる。
【0022】
本開示は、外因性半導体および真性半導体の両方を含む。真性半導体はドープされていない（純粋）。外因性半導体はドープされており、これは熱平衡状態で半導体の電子および正孔キャリア濃度を変化させるために作用物が導入されたことを意味する。ｐ型半導体およびｎ型半導体の両方が開示されており、ｐ型は、電子濃度より大きい正孔濃度を有し、ｎ型は、正孔濃度より大きい電子濃度を有する。
【0023】
炭化ケイ素（ＳｉＣ）は、優れた物理および電子特性を有しており、理論的には、ケイ素（Ｓｉ）または砒化ガリウム（ＧａＡｓ）から作製されたデバイスより高い温度、高い電力、および高い周波数で動作することができる電子デバイスの作製を可能にするはずである。約４×Ｅ６Ｖ／ｃｍ（ボルト／センチメートル）の高い破壊電界、約２．０×Ｅ７ｃｍ／秒の高い飽和電子ドリフト速度、および約４．９Ｗ／ｃｍ－°Ｋの高い熱伝導率は、高周波および高出力の応用例にとってＳｉＣが好適であることを示す。
【0024】
本明細書では、「第ＩＩＩ族窒化物」という用語は、窒素と周期表の第ＩＩＩ族内の１つまたは複数の元素、通常はアルミニウム（Ａｌ）、ガリウム（Ｇａ）、およびインジウム（Ｉｎ）との間に形成された半導体化合物を指す。この用語はまた、ＧａＮ、ＡｌＧａＮ、およびＡｌＩｎＧａＮなどの２元、３元、および４元化合物を指す。第ＩＩＩ族元素は、窒素と結合して、２元化合物（たとえば、ＧａＮ）、３元化合物（たとえば、ＡｌＧａＮ）、および４元化合物（たとえば、ＡｌＩｎＧａＮ）を形成する。これらの化合物は、１モルの窒素が合計１モルの第ＩＩＩ族元素と組み合わされる実験式を有することができる。それに応じて、これらの化合物を記述するために、ＡｌｘＧａ１－ｘＮなどの式が使用されることが多く、ここで１＞ｘ＞０である。
【0025】
第ＩＩＩ族窒化物ＨＥＭＴなどの半導体は、漏れ電流の増大のために許容動作温度を制限するサーマルバジェットの改善を必要とする。漏れ電流の増大は、ＤＣ応力、ＲＦ応力などに部分的に基づくデバイス寿命の低下を招くことがある。本開示は、修正されたゲート形状を利用してサーマルバジェットを改善するデバイスおよびプロセスを提示する。特に、ゲート形状を変化させることで、チャネル層内の電磁場を調節することができ、その結果、より低いピンチオフ電圧および／またはより低い漏れ電流が得られる。本開示は、修正されたゲート形状を利用するデバイスおよびプロセスをさらに提示し、それによりチャネル層内の空乏領域を強化することができ、その結果、漏れ電流が減少する。
【0026】
本開示のいくつかの態様では、修正されたゲート形状を利用することで、ゲート長を維持しながら、ゲートの金属部分をエピタキシャル層のより近くに配置することによって、ゲート漏れ電流をより良好に制御することができる。この点に関して、実装形態のいくつかでは、ゲート長を維持することで、関心周波数で性能を維持することができる。他方では、金属部分がエピタキシャル層により近い従来技術のＴ字ゲートを実装すると、静電容量の問題が生じることがある。さらに、静電容量の問題に対処するためにゲートの寸法を変化させると、他の構造の寸法も修正することが必要になり、これは他の問題を招く。開示する修正されたゲート形状は、ゲート長を維持することを可能にし、望ましくない静電容量を不利に導入することなく、ゲート漏れ制御を改善することができる。たとえば、同じおよび／または類似のデバイス性能を確実にするために、ゲート長を維持することが有益である。特に、ゲート長を増大させた結果、静電容量の増大および／またはカットオフ周波数の劣化が見られた。加えて、望ましくない静電容量を導入することで、望ましくないインピーダンスの増大を招くことがある。
【0027】
図１は、本開示によるトランジスタの一態様の断面図を示す。
【0028】
特に、図１は、トランジスタ１００の断面図を示す。トランジスタ１００は、ソース１１０、ゲート１１４、およびドレイン１１２を含むことができる。ゲート１１４およびドレイン１１２を保護および分離するために、パッシベーション層１１６をトランジスタ１００上に配置することができる。一態様では、パッシベーション層１１６は、１つまたは複数の層を含むことができる。図１に示すように、パッシベーション層１１６は、パッシベーション層１１６の層状構造を示す破線によって示されている。いくつかの態様では、パッシベーション層１１６は、図示の層より多い層を含むことができる。
【0029】
特に、ゲート１１４は、チャネル層内の電磁場を調節してより低いピンチオフ電圧および／またはより低い漏れ電流をもたらすことができるゲート形状を有するように構成、構築、および／または配置することができる。さらに、ゲート１１４は、チャネル層内の空乏領域を強化して漏れ電流を低減させることができるゲート形状を有するように構成、構築、および／または配置することができる。
【0030】
ゲート１１４は、白金（Ｐｔ）、ニッケル（Ｎｉ）、および／または金（Ａｕ）から形成することができる。しかし、ショットキー効果を実現することが当業者には知られている他の金属を使用することもできる。一態様では、ゲート１１４は、３層構造を有することができるショットキーゲートコンタクトを含むことができる。そのような構造は、いくつかの材料の高い粘着性による利点を有することができる。一態様では、ゲート１１４は、高伝導性金属の被覆層をさらに含むことができる。一態様では、ゲート１１４は、Ｔ字ゲートとして構成することができる。一態様では、ゲート１１４は、Ｔ字以外のゲートとして構成することができる。
【0031】
ゲート１１４は、類似の動作改善を含む様々な半導体、半導体系トランジスタデバイス、微小電子デバイスなどで利用することができる。簡潔にするために、ゲート１１４について、第ＩＩＩ族窒化物系の高電子移動度トランジスタ（ＨＥＭＴ）の応用例で全体として説明する。
【0032】
【0033】
特に図２は、ゲート１１４の形状の一態様を示す。ゲート１１４は、パッシベーション層１１６の上に配置されるように構成された部分２１６を含むことができ、ゲート１１４は、パッシベーション層１１６内に配置されるように構成された部分２１８を含むことができる。一態様では、ゲート１１４の部分２１８は、ステップ部分２００を含むことができる。いくつかの態様では、ステップ部分２００は第１の表面部分を含むことができ、第１の表面部分は第２の表面部分に接続されている。いくつかの態様では、ステップ部分２００は第１の表面部分を含むことができ、第１の表面部分は第２の表面部分に接続されており、これらの表面間に変曲点２１０が位置する。他の態様では、ステップ部分２００は、表面間の変曲点２１０に関連付けられた表面の寸法の遷移、表面間の遷移などを画定することができる。
【0034】
一態様では、ステップ部分２００を実装するゲート１１４は、チャネル層電磁場調節構成要素、ピンチオフ電圧低下構成要素、漏れ電流低下構成要素、チャネル層空乏領域強化を提供するように構成された構成要素などとすることができる。一態様では、ステップ部分２００を実装するゲート１１４は、チャネル層電磁場調節、ピンチオフ電圧低下、漏れ電流低下、チャネル層空乏領域強化構成要素とすることができる。
【0035】
一態様では、ステップ部分２００は、チャネル層内の電磁場を調節してより低いピンチオフ電圧、より低い漏れ電流などをもたらすことができるゲート１１４のゲート形状を部分的に画定することができる。さらに、ステップ部分２００は、チャネル層内の空乏領域を強化して漏れ電流を低減させることができるゲート形状を有するように構成、構築、および／または配置することができるゲート１１４のゲート形状を画定することができる。
【0036】
一態様では、ステップ部分２００は、Ｘ軸およびＹ軸に直交してゲート１１４の１つの縁部および／または複数の縁部に沿って連続的に延びることができる。一態様では、ステップ部分２００は、Ｘ軸およびＹ軸に直交してゲート１１４の１つの縁部および／または複数の縁部に沿って断続的に延びることができる。一態様では、ステップ部分２００は、Ｘ軸およびＹ軸に直交してゲート１１４の１つの縁部および／または複数の縁部に沿って部分的に延びることができる。一態様では、ステップ部分２００は、Ｘ軸およびＹ軸に直交してゲート１１４の１つの縁部および／または複数の縁部に沿って選択的区域内にのみ延びることができる。
【0037】
本明細書に記載するように、ステップ部分２００は、複数の異なる形状および構成を有するように構成することができる。図２の態様では、ステップ部分２００は、第１の表面２０４を含むことができる。第１の表面２０４は、Ｙ軸に対して傾斜させることができ、かつ／または第１の表面２０４は、パッシベーション層１１６の上面２２０に直交する線に対して傾斜させることができる。図２に示すように、第１の表面２０４は、破線に対して角度２１４で傾斜させることができる。角度２１４は、１°～７０°、１°～５°、５°～１０°、１０°～１５°、１５°～２０°、２０°～２５°、２５°～３０°、３０°～３５°、３５°～４０°、４０°～４５°、４５°～５０°、５０°～５５°、５５°～６０°、６０°～６５°、または６５°～７０°とすることができる。
【0038】
他の態様では、第１の表面２０４は、Ｙ軸に平行とすることができ、かつ／または第１の表面２０４は、パッシベーション層１１６の上面２２０に直交する線に平行とすることができる。
【0039】
図２の態様では、ステップ部分２００は、第２の表面２０６を含むことができる。第２の表面２０６は、Ｘ軸に平行とすることができ、かつ／または第２の表面２０６は、パッシベーション層１１６の上面２２０に平行とすることができる。
【0040】
他の態様では、第２の表面２０６は、Ｘ軸に対して傾斜させることができ、かつ／または第２の表面２０６は、パッシベーション層１１６の上面２２０に平行な線に対して傾斜させることができる。この態様では、第２の表面２０６を１°～１０°、１°～２°、２°～３°、３°～４°、４°～５°、５°～６°、６°～７°、７°～８°、８°～９°、または９°～１０°傾斜させることができる。
【0041】
一態様では、第１の表面２０４は、変曲点２１０で第２の表面２０６に接続することができる。変曲点２１０は、接続部、隅部、湾曲した隅部、方向の変化、湾曲区域、縁部などとすることができる。
【0042】
図２の態様では、ステップ部分２００は、第３の表面２０８に接続することができる。第３の表面２０８は、Ｙ軸に対して傾斜させることができ、かつ／または第３の表面２０８は、パッシベーション層１１６の上面２２０に直交する線に対して傾斜させることができる。図２に示すように、第３の表面２０８は、破線に対して角度２１２で傾斜させることができる。角度２１２は、１°～７０°、１°～５°、５°～１０°、１０°～１５°、１５°～２０°、２０°～２５°、２５°～３０°、３０°～３５°、３５°～４０°、４０°～４５°、４５°～５０°、５０°～５５°、５５°～６０°、６０°～６５°、または６５°～７０°とすることができる。
【0043】
他の態様では、第３の表面２０８は、Ｙ軸に平行とすることができ、かつ／または第３の表面２０８は、パッシベーション層１１６の上面２２０に直交する線に平行とすることができる。一態様では、第３の表面２０８は、ゲート１１４の底面２２６へ延びることができる。一態様では、第３の表面２０８は、接合部２２８で底面２２６に接続することができる。接合部２２８は、接続部、隅部、湾曲した隅部、縁部などとすることができる。
【0044】
一態様では、第２の表面２０６は、接合部２２２で第３の表面２０８に接続することができる。接合部２２２は、接続部、隅部、湾曲した隅部、縁部、方向の変化、湾曲区域などとすることができる。
【0045】
図２に示すように、第１の表面２０４および／またはステップ部分２００は、パッシベーション層１１６の上面に平行に配置することができる表面２０２および／またはＸ軸に平行に配置することができる表面２０２に接続することができる。一態様では、表面２０２は、パッシベーション層１１６の上面２２０に沿って配置することができる。一態様では、表面２０２は、パッシベーション層１１６の上面２２０の上に配置することができる。一態様では、表面２０２は、パッシベーション層１１６の上面２２０の下に配置することができる。表面２０２は、接合部２２４で部分２１６に接続することができる。接合部２２４は、接続部、隅部、湾曲した隅部、縁部などとすることができる。他の態様では、表面２０２は、Ｘ軸に対して傾斜させることができ、かつ／または表面２０２は、パッシベーション層１１６の上面２２０に平行な線に対して傾斜させることができる。この態様では、表面２０２を１°～１０°、１°～２°、２°～３°、３°～４°、４°～５°、５°～６°、６°～７°、７°～８°、８°～９°、または９°～１０°傾斜させることができる。
【0046】
ゲート１１４は、パッシベーション層１１６の上に配置されるように構成された部分２１６を含むことができる。図２に示すように、部分２１６は、Ｙ軸に関して対称とすることができる。他の態様では、部分２１６は、Ｙ軸に関して非対称とすることができる。
【0047】
一態様では、部分２１８は、図２に示すように、Ｙ軸に平行な線に関して対称とすることができる。一態様では、部分２１８は、Ｙ軸に平行な線に関して非対称とすることができる（図示せず）。一態様では、ステップ部分２００は、図２に示すように、Ｙ軸に平行な線に関して対称とすることができる。一態様では、ステップ部分２００は、Ｙ軸に平行な線に関して非対称とすることができる（図示せず）。
【0048】
【0049】
特に図３は、第１の表面２０４および第２の表面２０６の例示的な寸法を示す。第１の表面２０４の深さを、深さｄ１として画定することができる。深さｄ１は、Ｙ軸に平行な線および／またはパッシベーション層１１６の上面２２０に直交する線に平行な線に沿って切り取ることができる。さらに、深さｄ１は、パッシベーション層１１６の深さｄの割合として画定することができる。いくつかの態様では、深さｄ１は、深さｄの１０％～８０％、深さｄの１０％～２０％、深さｄの２０％～３０％、深さｄの３０％～４０％、深さｄの４０％～４５％、深さｄの４５％～５０％、深さｄの４５％～５５％、深さｄの５０％～５５％、深さｄの５０％～６０％、深さｄの６０％～７０％、または深さｄの７０％～８０％とすることができる。
【0050】
第２の表面２０６の深さは、深さｄ２として画定することができる。深さｄ２は、Ｘ軸に平行な線および／またはパッシベーション層１１６の上面２２０に平行な線に沿って切り取ることができる。さらに、深さｄ２は、ゲート１１４とソース１１０との間の長さとして画定される距離ＬGSの割合として画定することができる。一態様では、距離ＬGSは、図３に示すように、ゲート１１４の左下縁部（接合部２２８）とソース１１０の右下縁部２３０との間の長さとして画定することができる。
【0051】
いくつかの態様では、深さｄ２は、距離ＬGSの５％～８０％、距離ＬGSの５％～１０％、距離ＬGSの１０％～２０％、距離ＬGSの２０％～３０％、距離ＬGSの３０％～４０％、距離ＬGSの４０％～５０％、距離ＬGSの４５％～５５％、距離ＬGSの５０％～５５％、距離ＬGSの５０％～６０％、距離ＬGSの６０％～７０％、または距離ＬGSの７０％～８０％とすることができる。
【0052】
本開示のいくつかの態様では、パッシベーション層１１６によってゲート１１４の形状を画定することができる。一態様では、パッシベーション層１１６を成形し、その上にゲート１１４を堆積させることができる。一態様では、パッシベーション層１１６をエッチングし、その上にゲート１１４を堆積させることができる。一態様では、パッシベーション層１１６は、１つまたは複数の層を含むことができ、１つまたは複数の層をエッチングすることができ、その上にゲート金属を堆積させて、ゲート１１４を形成することができる。一態様では、パッシベーション層１１６は、１つまたは複数の層を含むことができ、１つまたは複数の層をエッチングして、ゲート１１４の形状を形成することができ、その上にゲート１１４を堆積させることができる。一態様では、パッシベーション層１１６は、１つまたは複数の層を含むことができ、１つまたは複数の層を各々エッチングして、ステップを形成することができ、その上にゲート金属を堆積させて、ゲート１１４を形成することができる。一態様では、エッチングプロセスは、１つまたは複数の光リソグラフィマスクを含むことができる。一態様では、ゲート１１４の底面２２６がバリア層１０８の表面上に位置しまたはバリア層１０８の表面に隣接するように、パッシベーション層１１６をエッチングし、ゲート１１４を堆積させることができる。一態様では、パッシベーション層１１６を横切って延びるように、ゲート１１４を形成する金属をパターニングすることができる。他の態様では、他の方法を利用して、ゲート１１４の形状を形成および／または画定することができる。
【0053】
図１を再び参照すると、トランジスタ１００は、ＨＥＭＴとして実装することができ、基板層１０２およびバッファ層１０４を含むことができる。トランジスタ１００は、バッファ層１０４上に配置されたバリア層１０８をさらに含むことができる。一態様では、バリア層１０８は、バッファ層１０４上に直接配置することができる。
【0054】
一態様では、適当なレベルでバイアスされると、バッファ層１０４とバリア層１０８との間のヘテロ界面１５２に２次元電子ガス（２ＤＥＧ）を形成するように、バッファ層１０４のバンドギャップをバリア層１０８のバンドギャップより小さくすることができる。一態様では、バッファ層１０４は、ＧａＮなどの第ＩＩＩ族窒化物材料であり、バリア層１０８は、ＡｌＧａＮまたはＡｌＮなどの第ＩＩＩ族窒化物材料である。いくつかの態様では、基板層１０２とバッファ層１０４との間に、核形成層１３６などの介在層または領域が存在してもよい。一態様では、バッファ層１０４とバリア層１０８との間に、介在層または領域（図示せず）が存在してもよい。一態様では、バリア層１０８は、バッファ層１０４上のＡｌＮバリア層、およびＡｌＮバリア層上のＡｌＧａＮ層など、複数の層から作られる。一態様では、バリア層１０８と、パッシベーション層１１６、ならびに／またはソース１１０、ゲート１１４、および／もしくはドレイン１１２との間に、介在層または領域が存在する。一態様では、これらの層の組成は、段階的または連続的に変化する。一態様では、バリア層１０８は、バッファ層１０４付近でより高い割合のＡｌから開始し、バッファ層１０４から離れるとＡｌの割合を減少させることができる。
【0055】
本開示のトランジスタ１００のいくつかの態様では、ソース１１０とドレイン１１２との間のゲート１１４のために、ゲートコンタクトを設けることができる。さらに、本開示の特定の態様では、ゲートコンタクトをバリア層１０８上に配置することができる。一態様では、ゲートコンタクトをバリア層１０８上に直接配置することができる。
【0056】
図４は、本開示によるトランジスタの一態様の断面図を示す。
【0057】
特に図４は、本開示の特徴のうちのいずれか１つまたは複数を含むことができるトランジスタ１００である。より具体的には、図４のトランジスタ１００は、チャネル層内の電磁場を調節してより低いピンチオフ電圧および／またはより低い漏れ電流をもたらすことができるゲート形状を有するように構成、構築、および／または配置することができるゲート１１４を含むことができる。さらに、ゲート１１４は、チャネル層内の空乏領域を強化して漏れ電流を低減させることができるゲート形状を有するように構成、構築、および／または配置することができる。図４の一態様では、パッシベーション層１１６が、１つまたは複数の層を含むことができる（分かりやすくすることだけを目的として図示せず）。
【0058】
【0059】
特に図５は、ゲート１１４の形状の一態様を示す。ゲート１１４は、パッシベーション層１１６の上に配置されるように構成された部分３１６を含むことができ、ゲート１１４は、パッシベーション層１１６内に配置されるように構成された部分３１８を含むことができる。一態様では、ゲート１１４の部分３１８は、ステップ部分３００を含むことができる。いくつかの態様では、ステップ部分３００は、１つまたは複数の接続された表面部分を含むことができる。いくつかの態様では、ステップ部分３００は、これらの表面間に変曲点を有する１つまたは複数の接続された表面部分を含むことができる。他の態様では、ステップ部分３００は、表面間の変曲点に関連付けられた表面の寸法の遷移、表面間の遷移などを画定することができる。
【0060】
一態様では、ステップ部分３００を実装するゲート１１４は、チャネル層電磁場調節構成要素、ピンチオフ電圧低下構成要素、漏れ電流低下構成要素、チャネル層空乏領域強化を提供するように構成された構成要素などとすることができる。一態様では、ステップ部分３００を実装するゲート１１４は、チャネル層電磁場調節、ピンチオフ電圧低下、漏れ電流低下、チャネル層空乏領域強化構成要素とすることができる。
【0061】
一態様では、ステップ部分３００は、チャネル層内の電磁場を調節してより低いピンチオフ電圧、より低い漏れ電流などをもたらすことができるゲート１１４のゲート形状を部分的に画定することができる。さらに、ステップ部分３００は、チャネル層内の空乏領域を強化して漏れ電流を低減させることができるゲート形状を有するように構成、構築、および／または配置することができるゲート１１４のゲート形状を画定することができる。
【0062】
一態様では、Ｎ個のステップ部分３００を設けることができ、ここでＮは正の整数である。特に、Ｎは、２～３０個のステップ部分３００、２～４個のステップ部分３００、４～６個のステップ部分３００、６～８個のステップ部分３００、８～１０個のステップ部分３００、１０～１２個のステップ部分３００、１２～１４個のステップ部分３００、１４～１６個のステップ部分３００、１６～２０個のステップ部分３００、２０～２４個のステップ部分３００、または２４～３０個のステップ部分３００とすることができる。
【0063】
一態様では、ステップ部分３００は、Ｘ軸およびＹ軸に直交してゲート１１４の１つの縁部および／または複数の縁部に沿って連続的に延びることができる。一態様では、ステップ部分３００は、Ｘ軸およびＹ軸に直交してゲート１１４の１つの縁部および／または複数の縁部に沿って断続的に延びることができる。一態様では、ステップ部分３００は、Ｘ軸およびＹ軸に直交してゲート１１４の１つの縁部および／または複数の縁部に沿って部分的に延びることができる。一態様では、ステップ部分３００は、Ｘ軸およびＹ軸に直交してゲート１１４の１つの縁部および／または複数の縁部に沿って選択的区域内にのみ延びることができる。
【0064】
本明細書に記載するように、ステップ部分３００は、複数の異なる形状および構成を有するように構成することができる。図５の態様では、ステップ部分３００は、第１の表面３０４を含むことができる。第１の表面３０４は、Ｙ軸に対して傾斜させることができ、かつ／または第１の表面３０４は、パッシベーション層１１６の上面３２０に直交する線に対して傾斜させることができる。図５に示すように、第１の表面３０４は、破線に対して角度３１４で傾斜させることができる。角度３１４は、１°～７０°、１°～５°、５°～１０°、１０°～１５°、１５°～２０°、２０°～２５°、２５°～３０°、３０°～３５°、３５°～４０°、４０°～４５°、４５°～５０°、５０°～５５°、５５°～６０°、６０°～６５°、または６５°～７０°とすることができる。一態様では、第１の表面３０４は、同じ角度３１４で実装することができる。一態様では、第１の表面３０４のうちの１つまたは複数は、異なる角度３１４で実装することができる。
【0065】
他の態様では、第１の表面３０４のうちの１つもしくは複数は、Ｙ軸に平行とすることができ、かつ／または第１の表面３０４のうちの１つもしくは複数は、パッシベーション層１１６の上面３２０に直交する線に平行とすることができる。
【0066】
図５の態様では、ステップ部分３００は、第２の表面３０６を含むことができる。第２の表面３０６のうちの１つもしくは複数は、Ｘ軸に平行とすることができ、かつ／または第２の表面３０６は、パッシベーション層１１６の上面３２０に平行とすることができる。
【0067】
他の態様では、第２の表面３０６のうちの１つもしくは複数は、Ｘ軸に対して傾斜させることができ、かつ／または第２の表面３０６は、パッシベーション層１１６の上面３２０に平行な線に対して傾斜させることができる。この態様では、第２の表面３０６のうちの１つまたは複数を１°～１０°、１°～２°、２°～３°、３°～４°、４°～５°、５°～６°、６°～７°、７°～８°、８°～９°、または９°～１０°傾斜させることができる。
【0068】
一態様では、第１の表面３０４は、接合部３１０で第２の表面３０６に接続することができる。接合部３１０は、接続部、隅部、湾曲した隅部、縁部などとすることができる。
【0069】
図５の態様では、ステップ部分３００のうちの１つは、第３の表面３０８に接続することができる。第３の表面３０８は、Ｙ軸に対して傾斜させることができ、かつ／または第３の表面３０８は、パッシベーション層１１６の上面３２０に直交する線に対して傾斜させることができる。図５に示すように、第３の表面３０８は、破線に対して角度３１２で傾斜させることができる。角度３１２は、１°～７０°、１°～５°、５°～１０°、１０°～１５°、１５°～２０°、２０°～２５°、２５°～３０°、３０°～３５°、３５°～４０°、４０°～４５°、４５°～５０°、５０°～５５°、５５°～６０°、６０°～６５°、または６５°～７０°とすることができる。
【0070】
他の態様では、第３の表面３０８は、Ｙ軸に平行とすることができ、かつ／または第３の表面３０８は、パッシベーション層１１６の上面３２０に直交する線に平行とすることができる。
【0071】
一態様では、第２の表面３０６のうちの１つは、接合部３２２で第３の表面３０８に接続することができる。接合部３２２は、接続部、隅部、湾曲した隅部、縁部などとすることができる。一態様では、第３の表面３０８は、ゲート１１４の底面３２６へ延びることができる。一態様では、第３の表面３０８は、接合部３２８で底面３２６に接続することができる。接合部３２８は、接続部、隅部、湾曲した隅部、縁部などとすることができる。
【0072】
図５に示すように、第１の表面３０４のうちの１つは、パッシベーション層１１６の上面に平行に配置することができる表面３０２および／またはＸ軸に平行に配置することができる表面３０２に接続することができる。一態様では、表面３０２は、パッシベーション層１１６の上面３２０に沿って配置することができる。一態様では、表面３０２は、パッシベーション層１１６の上面３２０の上に配置することができる。一態様では、表面３０２は、パッシベーション層１１６の上面３２０の下に配置することができる。表面３０２は、接合部３２４で部分３１６に接続することができる。接合部３２４は、接続部、隅部、湾曲した隅部、縁部などとすることができる。他の態様では、表面３０２は、Ｘ軸に対して傾斜させることができ、かつ／または表面３０２は、パッシベーション層１１６の上面３２０に平行な線に対して傾斜させることができる。この態様では、表面３０２を１°～１０°、１°～２°、２°～３°、３°～４°、４°～５°、５°～６°、６°～７°、７°～８°、８°～９°、または９°～１０°傾斜させることができる。
【0073】
ゲート１１４は、パッシベーション層１１６の上に配置されるように構成された部分３１６含むことができる。図５に示すように、部分３１６は、Ｙ軸に関して対称とすることができる。他の態様では、部分３１６は、Ｙ軸に関して非対称とすることができる。
【0074】
一態様では、部分３１８は、図５に示すように、Ｙ軸に平行な線に関して対称とすることができる。一態様では、部分３１８は、Ｙ軸に平行な線に関して非対称とすることができる（図示せず）。一態様では、ステップ部分３００は、図５に示すように、Ｙ軸に平行な線に関して対称とすることができる。一態様では、ステップ部分３００は、Ｙ軸に平行な線に関して非対称とすることができる（図示せず）。
【0075】
【0076】
特に図６は、第１の表面３０４および第２の表面３０６の例示的な寸法を示す。第１の表面３０４の深さを、深さｄ３として画定することができる。深さｄ３は、Ｙ軸に平行な線および／またはパッシベーション層１１６の上面３２０に直交する線に平行な線に沿って切り取ることができる。さらに、深さｄ３は、パッシベーション層１１６の深さｄの割合として画定することができる。いくつかの態様では、深さｄ３は、深さｄの１０％～８０％、深さｄの１０％～２０％、深さｄの２０％～３０％、深さｄの３０％～４０％、深さｄの４０％～４５％、深さｄの４５％～５０％、深さｄの４５％～５５％、深さｄの５０％～５５％、深さｄの５０％～６０％、深さｄの６０％～７０％、または深さｄの７０％～８０％とすることができる。
【0077】
第２の表面３０６の深さを、深さｄ４として画定することができる。深さｄ４は、Ｘ軸に平行な線および／またはパッシベーション層１１６の上面３２０に平行な線に沿って切り取ることができる。さらに、深さｄ４は、ゲート１１４とソース１１０との間の長さとして画定される距離ＬGSの割合として画定することができる。一態様では、距離ＬGSは、図６に示すように、ゲート１１４の左下縁部（接合部３２８）とソース１１０の右下縁部３３０との間の長さとして画定することができる。
【0078】
いくつかの態様では、深さｄ４は、距離ＬGSの５％～８０％、距離ＬGSの５％～１０％、距離ＬGSの１０％～２０％、距離ＬGSの２０％～３０％、距離ＬGSの３０％～４０％、距離ＬGSの４０％～５０％、距離ＬGSの４５％～５５％、距離ＬGSの５０％～５５％、距離ＬGSの５０％～６０％、距離ＬGSの６０％～７０％、または距離ＬGSの７０％～８０％とすることができる。
【0079】
図７は、本開示によるトランジスタの部分断面図を示す。
【0080】
特に図７は、ゲート１１４の形状の一態様を示す。ゲート１１４は、パッシベーション層１１６の上に配置されるように構成された部分３１６を含むことができ、ゲート１１４は、パッシベーション層１１６内に配置されるように構成された部分３１８を含むことができる。一態様では、ゲート１１４の部分３１８は、ステップ部分３００を含むことができる。一態様では、パッシベーション層１１６は、１つまたは複数の層を含むことができる。図１３に示すように、パッシベーション層１１６は、パッシベーション層１１６の層状構造を示す破線で示されている。いくつかの態様では、パッシベーション層１１６は、図示の層より多いまたは少ない層を含むことができる。
【0081】
図８は、プロセスオブレコード（ＰＯＲ）トランジスタと本開示によるトランジスタとの間の比較を示す。
【0082】
特に図８は、プロセスオブレコード（ＰＯＲ）トランジスタと本開示によるトランジスタとの間の比較を示すグラフ７００を示す。グラフ７００のＹ軸は、正規化された漏れ電流（Ｎｏｒｍ（ｌｇＬｋｇ））を参照し、ここで、値が０により近いことが、トランジスタを通る漏れ電流がより小さいことを示す。Ｘ軸は、試験レベル温度７０２、パーセント単位のゲート１１４の深さｄ２ ７０４、および試験されたトランジスタの表示７０６を参照する。より具体的には、左３つのグラフは、ゲート１１４を実装する図１～図３のトランジスタ１００（それぞれ深さｄ２が２０％に等しく、深さｄ２が４０％に等しく、深さｄ２が６０％に等しい）に関連し、最も右のグラフは、従来技術のゲート構成を実装するトランジスタ１００に類似したトランジスタに関連する。
【0083】
特に図８は、ゲート１１４を実装する本開示のトランジスタ１００（それぞれ深さｄ２が２０％に等しく、深さｄ２が４０％に等しく、深さｄ２が６０％に等しい）が、０～－０．２の正規化された漏れ電流（Ｎｏｒｍ（ｌｇＬｋｇ））を呈したことを示す。さらに図８は、従来技術のゲート構成を実装するプロセスオブレコード（ＰＯＲ）トランジスタが、－０．３～－１の正規化された漏れ電流（Ｎｏｒｍ（ｌｇＬｋｇ））を呈したことを示す。
【0084】
それに応じて、正規化された漏れ電流（Ｎｏｒｍ（ｌｇＬｋｇ））値が０により近いことは、トランジスタを通る漏れ電流が小さいことを示すため、図８は、ゲート１１４を実装する本開示のトランジスタ１００（それぞれ深さｄ２が２０％に等しく、深さｄ２が４０％に等しく、深さｄ２が６０％に等しい）が、従来技術のゲート構成を実装するプロセスオブレコード（ＰＯＲ）トランジスタより小さい漏れ電流を呈することを示す。特に図８は、ゲート１１４を実装する本開示のトランジスタ１００（それぞれ深さｄ２が２０％に等しく、深さｄ２が４０％に等しく、深さｄ２が６０％に等しい）が、従来技術のゲート構成を実装するプロセスオブレコード（ＰＯＲ）トランジスタと比較して、温度変動にわたってより低い漏れ電流を呈することを示す。より具体的には、図８は、ゲート１１４を実装する本開示のトランジスタ１００（それぞれ深さｄ２が２０％に等しく、深さｄ２が４０％に等しく、深さｄ２が６０％に等しい）が、従来技術のゲート構成を実装するプロセスオブレコード（ＰＯＲ）トランジスタと比較して、温度変動にわたってより低い漏れ電流を呈することを示し、その結果、改善されたサーマルバジェットが得られる。この点に関しては、漏れ電流は、１倍～１０分の１、１倍～２分の１、２分の１～４分の１、４分の１～６分の１、６分の１～８分の１、または８分の１～１０分の１とすることができる。
【0085】
本開示の様々なゲート形状の構成は、本開示のトランジスタ１００を通る漏れ電流の同様に有益な低減を提供するはずであることが企図される。さらに、本開示の様々なゲート形状の構成は、他の類似の微小電子デバイス、他のトランジスタ、他の半導体デバイスなどを通る漏れ電流の同様に有益な低減を提供するはずであることが企図される。
【0086】
図９は、本開示によるトランジスタの別の態様の断面図を示す。
【0087】
特に図９は、本開示の特徴のうちのいずれか１つまたは複数を含むことができるトランジスタ１００である。一態様では、図９のトランジスタ１００は、図１、図２、および図３、ならびにその説明に示す本開示の特徴のうちの１つまたは複数を含むことができる。図９は、トランジスタ１００が、スペーサ層１１７および核形成層１３６を含むことができることをさらに示す。
【0088】
図１０は、本開示によるトランジスタの別の態様の断面図を示す。
【0089】
特に図１０は、本開示の特徴のうちのいずれか１つまたは複数を含むことができるトランジスタ１００である。一態様では、図１０のトランジスタ１００は、図４、図５、および図６、ならびにその説明に示す本開示の特徴のうちの１つまたは複数を含む。図１０は、トランジスタ１００が、スペーサ層１１７および核形成層１３６を含むことができることをさらに示す。
【0090】
図１１は、本開示によるトランジスタの別の態様の断面図を示す。
【0091】
特に図１１は、本開示の特徴のうちのいずれか１つまたは複数を含むことができるトランジスタ１００を示す。一態様では、図１１のトランジスタ１００は、図１、図２、および図３、ならびにその説明に示す本開示の特徴のうちの１つまたは複数を含むことができる。図１１は、トランジスタ１００が、スペーサ層１１７、フィールドプレート１３２、および核形成層１３６を含むことができることをさらに示す。一態様では、複数のフィールドプレート１３２を使用することができ、複数のフィールドプレート１３２の各々を積み重ねて、複数のフィールドプレート１３２間に誘電体材料（図示せず）を配置することができる。
【0092】
図１２は、本開示によるトランジスタの別の態様の断面図を示す。
【0093】
特に図１２は、本開示の特徴のうちのいずれか１つまたは複数を含むことができるトランジスタ１００である。一態様では、図１２のトランジスタ１００は、図４、図５、および図６、ならびにその説明に示す本開示の特徴のうちの１つまたは複数を含むことができる。図１２は、トランジスタ１００が、スペーサ層１１７、フィールドプレート１３２、および核形成層１３６を含むことができることをさらに示す。一態様では、複数のフィールドプレート１３２を使用することができ、複数のフィールドプレート１３２の各々を積み重ねて、複数のフィールドプレート１３２間に誘電体材料（図示せず）を配置することができる。
【0094】
本開示のトランジスタ１００のいくつかの態様では、基板層１０２は、炭化ケイ素（ＳｉＣ）またはサファイアから作ることができる。いくつかの態様では、基板層１０２は、半絶縁性のＳｉＣ基板、ｐ型基板、ｎ型基板などとすることができる。いくつかの態様では、基板層１０２を非常に軽度にドープすることができる。一態様では、背景の不純物レベルを低くすることができる。一態様では、背景の不純物レベルを１Ｅ１５／ｃｍ3以下とすることができる。一態様では、基板層１０２は、６Ｈ、４Ｈ、１５Ｒ、３ＣのＳｉＣなどからなる群から選択されたＳｉＣから形成することができる。別の態様では、基板層１０２は、ＧａＡｓ、ＧａＮ、または本明細書に記載する応用例に好適な他の材料とすることができる。別の態様では、基板層１０２は、サファイア、スピネル、ＺｎＯ、ケイ素、または第ＩＩＩ族窒化物材料の成長を支持することが可能な任意の他の材料を含むことができる。
【0095】
基板層１０２上に、バッファ層１０４および／または核形成層１３６を形成することができる。一態様では、バッファ層１０４は、基板層１０２上に形成される。一態様では、バッファ層１０４は、基板層１０２上に直接形成される。一態様では、核形成層１３６は、基板層１０２上に形成することができる。一態様では、核形成層１３６は、基板層１０２上に直接形成することができる。記載する構造全体にわたって、介在層および／または領域が存在することが可能である。
【0096】
本開示のトランジスタ１００のいくつかの態様では、核形成層１３６は、基板層１０２とトランジスタ１００内の次の層との間の格子の不整合を低減させるために、基板層１０２上に形成することができる。核形成層１３６は、第ＩＩＩ族窒化物材料などの多くの異なる材料を含むことができ、好適な材料はＡｌzＧａ1-zＮ（０≦ｚ≦１）である。核形成層１３６は、金属酸化物化学蒸着（ＭＯＣＶＤ）、水素化物気相エピタキシ（ＨＶＰＥ）、分子線エピタキシ（ＭＢＥ）などの周知の半導体成長技法を使用して、基板層１０２上に形成することができる。さらなる態様では、核形成層１３６と基板層１０２との間に介在層が存在してもよい。さらなる態様では、核形成層１３６とバッファ層１０４との間に介在層が存在してもよい。
【0097】
バッファ層１０４は、ＧａＮ、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）、ＡｌxＧａyＩｎ(1-x-y)Ｎ（ここで、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）、ＡｌxＩｎyＧａ1-x-yＮ（ここで、０≦ｘ≦１および０≦ｙ≦１）などの第ＩＩＩ族窒化物、または別の好適な材料とすることができ、ＡｌＮなどの第ＩＩＩ族窒化物材料の核形成層１３６を含むこともできる。一態様では、バッファ層１０４はＡｌＧａＮから形成される。バッファ層１０４は、ｐ型材料とすることができ、または別法として、非ドープとすることができる。一態様では、基板層１０２に付着するように、ＡｌＮの核形成層１３６を使用することができ、これによりバッファ層１０４の成長を助けることができる。バッファ層１０４は、基板層１０２に結合することができる。一態様では、核形成層１３６は、ＡｌＮまたはＡｌＧａＮとすることができる。
【0098】
一態様では、バッファ層１０４は、高純度のＧａＮとすることができる。一態様では、バッファ層１０４は、高純度のＧａＮとすることができ、低ドープのｎ型とすることができる。一態様では、バッファ層１０４はまた、より良好な電子の閉じ込めを実現するために、バリア層１０８からバッファ層１０４の反対側で、より高いバンドギャップの第ＩＩＩ族窒化物層をＡｌＧａＮのバックバリアなどのバックバリアとして使用することができる。
【0099】
本開示のトランジスタ１００のいくつかの態様では、バッファ層１０４上に、バリア層１０８を形成することができる。一態様では、バリア層１０８は、バッファ層１０４上に直接形成することができる。バリア層１０８は、バッファ層１０４と、ソース１１０、ドレイン１１２、およびゲート１１４との間に、追加の層を提供することができる。バリア層１０８は、ＡｌＧａＮ、ＡｌＮ、第ＩＩＩ族窒化物、ＩｎＡｌＧａＮ、または別の好適な材料とすることができる。一態様では、バリア層１０８をＡｌＧａＮとすることができる。一態様では、バリア層１０８を非ドープとすることができる。一態様では、バリア層１０８をドープすることができる。一態様では、バリア層１０８をｎ型材料とすることができる。いくつかの態様では、バリア層１０８は、異なるキャリア濃度を有する複数のｎ型材料層を有することができる。一態様では、バリア層１０８は、第ＩＩＩ族窒化物またはその組合せとすることができる。一態様では、バッファ層１０４のバンドギャップをバリア層１０８のバンドギャップより小さくすることができる。一態様では、適当なレベルでバイアスされると、バッファ層１０４とバリア層１０８との間のヘテロ界面１５２に２次元電子ガス（２ＤＥＧ）を形成するように、バッファ層１０４のバンドギャップをバリア層１０８のバンドギャップより小さくすることができる。一態様では、バリア層１０８上および／または全体的な構造内に、追加の第ＩＩＩ族窒化物層もしくは領域および／または異なる材料の他の層もしくは領域が存在することも可能である。層および／または領域のいずれかが、均一、不均一、段階的、および／または可変の組成、厚さ、および／またはドープを有することができる。
【0100】
本開示のトランジスタ１００のいくつかの態様では、ソース１１０および／またはドレイン１１２をバリア層１０８に直接接続することができる。一態様では、ソース１１０および／またはドレイン１１２をバリア層１０８に間接的に接続することができる。一態様では、バリア層１０８は、Ｎ＋材料であるソース１１０および／またはドレイン１１２の下の領域を含むことができる。一態様では、バリア層１０８は、Ｓｉでドープされたソース１１０および／またはドレイン１１２の下の領域を含むことができる。
【0101】
本開示のトランジスタ１００のいくつかの態様では、ソース１１０および／またはドレイン１１２をバッファ層１０４に直接接続することができる。一態様では、ソース１１０および／またはドレイン１１２をバッファ層１０４に間接的に接続することができる。一態様では、バッファ層１０４は、Ｎ＋材料であるソース１１０および／またはドレイン１１２の下の領域を含むことができる。一態様では、バッファ層１０４は、Ｓｉでドープされたソース１１０および／またはドレイン１１２の下の領域を含むことができる。
【0102】
ゲート１１４およびドレイン１１２を保護および分離するために、バリア層１０８上のバッファ層１０４とは反対側に、ゲート１１４およびドレイン１１２に隣接して、パッシベーション層１１６を配置することができる。パッシベーション層１１６は、ＳｉＮ、ＡｌＯ、ＳｉＯ、ＳｉＯ2、ＡｌＮなど、またはこれらの複数の層を組み込む組合せから作られたパッシベーション層とすることができる。一態様では、パッシベーション層１１６は、ＳｉＮから作られたパッシベーション層である。一態様では、パッシベーション層１１６は、ＭＯＣＶＤ、プラズマ化学蒸着（ＣＶＤ）、ホットフィラメントＣＶＤ、またはスパッタリングを使用して堆積させることができる。一態様では、パッシベーション層１１６は、Ｓｉ3Ｎ4の堆積を含むことができる。一態様では、パッシベーション層１１６は、絶縁層を形成する。一態様では、パッシベーション層１１６は、絶縁体を形成する。一態様では、パッシベーション層１１６を誘電体とすることができる。
【0103】
本開示のトランジスタ１００のいくつかの態様では、ソース１１０とドレイン１１２との間のゲート１１４の上に、非伝導性のスペーサ層１１７を形成することができる。一態様では、スペーサ層１１７は、誘電体などの非伝導性材料の層を含むことができる。一態様では、スペーサ層１１７は、複数の異なる誘電体層または誘電体層の組合せを含むことができる。一態様では、スペーサ層１１７は、多くの異なる厚さとすることができ、好適な厚さ範囲は約０．５～２μｍである。
【0104】
一態様では、スペーサ層１１７は、ＳｉＮ、ＳｉＯ2など、誘電体または絶縁材料などの材料を含むことができる。いくつかの態様では、スペーサ層１１７は、ＳｉＮ、ＡｌＯ、ＳｉＯ、ＳｉＯ2、ＡｌＮなど、またはこれらの複数の層を組み込む組合せなどのパッシベーション層とすることができる。
【0105】
本開示のトランジスタ１００のいくつかの態様では、バッファ層１０４は、フェルミレベルがバンドギャップの上半分に入る高純度タイプになるように設計することができ、それによりＧａＮのＨＥＭＴで一般に観察されるスロートラッピング作用が最小になる。この点に関しては、フェルミレベルを下回るトラップが常に充填されており、したがって遅い過渡現象を防止することができる。いくつかの態様では、バッファ層１０４は、良好な結晶品質を実現することに一貫して可能な限り薄くすることができる。本出願人らは、良好な品質を有する０．４μｍの層をすでに実証している。
【0106】
本開示のトランジスタ１００のいくつかの態様では、ＭＯＣＶＤ（金属有機化学蒸着）、ＨＶＰＥ（水素化物気相エピタキシ）、またはＭＢＥ（分子線エピタキシ）などのエピタキシャル結晶成長方法を介して、第ＩＩＩ族窒化物の核形成層１３６および／またはバッファ層１０４を基板層１０２上に成長させることができる。核形成層１３６の形成は、基板層１０２の材料に依存することができる。
【0107】
本開示のトランジスタ１００のいくつかの態様では、バッファ層１０４は、横方向エピタキシャル過成長（ＬＥＯ）とともに形成することができる。ＬＥＯは、たとえば、ＧａＮ層の結晶品質を改善することができる。ＨＥＭＴの半導体層がエピタキシャルであるとき、各エピタキシャル層が成長する下にある層が、デバイスの特性に影響を及ぼすことができる。たとえば、ＬＥＯは、エピタキシャルＧａＮ層内の転位密度を低減させることができる。
【0108】
本開示のトランジスタ１００のいくつかの態様では、バッファ層１０４は、無極性のＧａＮを含むことができる。一態様では、バッファ層１０４は、半極性のＧａＮを含むことができる。一態様では、バッファ層１０４は、ホットウォールエピタキシを含むことができる。一態様では、バッファ層１０４は、０．１５μｍ～０．２５μｍ、０．２μｍ～０．３μｍ、０．２５μｍ～０．３５μｍ、０．３μｍ～０．３５μｍ、０．３５μｍ～０．４μｍ、０．４μｍ～０．４５μｍ、０．４５μｍ～０．５μｍ、０．５μｍ～０．５５μｍ、または０．１５μｍ～０．５５μｍの範囲内の厚さを有するホットウォールエピタキシを含むことができる。
【0109】
本開示のトランジスタ１００のいくつかの態様では、ソース１１０、ドレイン１１２、およびゲート１１４のうちの１つまたは複数の上に、１つまたは複数の金属被覆層を設けることができる。被覆層は、Ａｕ、銀（Ａｇ）、Ａｌ、Ｐｔ、Ｔｉ、Ｓｉ、Ｎｉ、Ａｌ、および／または銅（Ｃｕ）とすることができる。他の好適な高伝導性金属を被覆層に使用することもできる。
【0110】
一態様では、フィールドプレート１３２は、スペーサ層１１７上のゲート１１４とドレイン１１２との間に配置することができる。一態様では、フィールドプレート１３２は、スペーサ層１１７上のゲート１１４とドレイン１１２との間に堆積させることができる。いくつかの態様では、フィールドプレート１３２は、ゲート１１４に隣接することができ、ゲート１１４をフィールドプレート１３２から分離するために、ゲート１１４の上に追加の誘電体材料スペーサ層１１７を少なくとも部分的に含むことができる（図示せず）。いくつかの態様では、フィールドプレート１３２は、ゲート１１４に重なることができ、ゲート１１４をフィールドプレート１３２から分離するために、ゲート１１４の上に追加の誘電体材料スペーサ層１１７を少なくとも部分的に含むことができる。
【0111】
フィールドプレート１３２は、ゲート１１４の縁部から異なる距離だけ延びることができ、好適な距離範囲は約０．１～２μｍである。いくつかの態様では、フィールドプレート１３２は、多くの異なる伝導性材料を含むことができ、好適な材料は、金属または金属の組合せであり、標準的な金属化方法を使用して堆積される。一態様では、フィールドプレート１３２は、チタン、金、ニッケル、チタン／金、ニッケル／金などを含むことができる。
【0112】
一態様では、フィールドプレート１３２は、スペーサ層１１７上のゲート１１４とドレイン１１２との間に形成することができ、フィールドプレート１３２は、ゲート１１４に近接しているがゲート１１４に重なってはいない。一態様では、ゲート１１４とフィールドプレート１３２との間の空間は、ゲート１１４をフィールドプレート１３２から分離するのに十分な広さでありながら、フィールドプレート１３２によって提供される電界効果を最大にするのに十分に小さくすることができる。
【0113】
特定の態様では、フィールドプレート１３２は、トランジスタ１００内のピーク動作電界を低減させることができる。特定の態様では、フィールドプレート１３２は、トランジスタ１００内のピーク動作電界を低減させることができ、トランジスタ１００の破壊電圧を増大させることができる。特定の態様では、フィールドプレート１３２は、トランジスタ１００内のピーク動作電界を低減させることができ、トランジスタ１００内のトラッピングを低減させることができる。特定の態様では、フィールドプレート１３２は、トランジスタ１００内のピーク動作電界を低減させることができ、トランジスタ１００内の漏れ電流を低減させることができる。
【0114】
本開示のトランジスタ１００のいくつかの態様では、ソース１１０およびドレイン１１２は、ゲート１１４に関して対称とすることができる。いくつかのデバイスの応用例の態様では、ソース１１０およびドレイン１１２は、ゲート１１４に関して非対称とすることができる。
【0115】
図１３は、本開示によるトランジスタを作製するプロセスを示す。
【0116】
特に図１３は、本開示のトランジスタ１００を作製するための例示的なプロセス８００を示す。プロセス８００は単なる例示であり、本明細書に開示する様々な態様に一貫して修正することができることに留意されたい。
【0117】
プロセス８００は、ボックス８０２で、基板層１０２を形成することによって開始することができる。基板層１０２は、炭化ケイ素（ＳｉＣ）から作ることができる。いくつかの態様では、基板層１０２は、半絶縁性のＳｉＣ基板、ｐ型基板、ｎ型基板などとすることができる。いくつかの態様では、基板層１０２を非常に軽度にドープすることができる。一態様では、背景の不純物レベルを低くすることができる。一態様では、背景の不純物レベルを１Ｅ１５／ｃｍ3以下とすることができる。基板層１０２は、６Ｈ、４Ｈ、１５Ｒ、３ＣのＳｉＣなどからなる群から選択されたＳｉＣから形成することができる。別の態様では、基板層１０２は、ＧａＡｓ、ＧａＮ、または本明細書に記載する応用例に好適な他の材料とすることができる。別の態様では、基板層１０２は、スピネル、ＺｎＯ、ケイ素、または第ＩＩＩ族窒化物材料の成長を支持することが可能な任意の他の材料を含むことができる。加えて、上述したプロセスは、本開示に一貫した任意の他の態様を含むことができる。
【0118】
ボックス８０４で、基板層１０２上に、バッファ層１０４を形成することができる。バッファ層１０４は、基板層１０２上に成長または堆積させることができる。一態様では、バッファ層１０４をＧａＮとすることができる。別の態様では、バッファ層１０４は、ＬＥＯによって形成することができる。一態様では、基板層１０２上に核形成層１３６を形成することができ、核形成層１３６上にバッファ層１０４を形成することができる。バッファ層１０４は、核形成層１３６上に成長または堆積させることができる。一態様では、バッファ層１０４をＧａＮとすることができる。別の態様では、バッファ層１０４は、ＬＥＯによって形成することができる。加えて、上述したプロセスは、本開示に一貫した任意の他の態様を含むことができる。
【0119】
ボックス８０６で、バッファ層１０４上に、バリア層１０８を形成することができる。バリア層１０８をｎ型伝導層とすることができ、または非ドープとすることができる。一態様では、バリア層１０８をＡｌＧａＮとすることができる。一態様では、バリア層１０８は、バッファ層１０４上に直接形成することができる。バリア層１０８は、バッファ層１０４と、ソース１１０、ドレイン１１２、およびゲート１１４との間に、追加の層を提供することができる。バリア層１０８は、ＡｌＧａＮ、ＡｌＮ、第ＩＩＩ族窒化物、ＩｎＡｌＧａＮ、または別の好適な材料とすることができる。一態様では、バリア層１０８をＡｌＧａＮとすることができる。一態様では、バリア層１０８を非ドープとすることができる。一態様では、バリア層１０８をドープすることができる。一態様では、バリア層１０８をｎ型材料とすることができる。いくつかの態様では、バリア層１０８は、異なるキャリア濃度を有する複数のｎ型材料層を有することができる。一態様では、バリア層１０８は、第ＩＩＩ族窒化物またはその組合せとすることができる。一態様では、バッファ層１０４のバンドギャップをバリア層１０８のバンドギャップより小さくすることができる。一態様では、適当なレベルでバイアスされると、バッファ層１０４とバリア層１０８との間のヘテロ界面１５２に２次元電子ガス（２ＤＥＧ）を形成するように、バッファ層１０４のバンドギャップをバリア層１０８のバンドギャップより小さくすることができる。一態様では、バリア層１０８上および／または全体的な構造内に、追加の第ＩＩＩ族窒化物層もしくは領域および／または異なる材料の他の層もしくは領域が存在することも可能である。層および／または領域のいずれかが、均一、不均一、段階的、および／または可変の組成、厚さ、および／またはドープを有することができる。加えて、上述したプロセスは、本開示に一貫した任意の他の態様を含むことができる。
【0120】
ボックス８０８で、パッシベーション層１１６を形成することができる。パッシベーション層１１６は、ＳｉＮ、ＡｌＯ、ＳｉＯ、ＳｉＯ2、ＡｌＮなど、またはこれらの複数の層を組み込む組合せなどのパッシベーション層とすることができ、バリア層１０８の露出面の上に堆積させることができる。加えて、上述したプロセスは、本開示に一貫した任意の他の態様を含むことができる。
【0121】
一態様では、本明細書に記載するステップ部分２００および／またはステップ部分３００を含むことができるゲート１１４の形成のために、パッシベーション層１１６は、少なくとも１つの層および少なくとも１つのエッチングプロセスを含むことができる。一態様では、本明細書に記載するステップ部分２００および／またはステップ部分３００を含むことができるゲート１１４の形成のために、パッシベーション層１１６は、複数の層および複数のエッチングプロセスを含むことができる。
【0122】
一態様では、本明細書に記載するステップ部分２００および／またはステップ部分３００を含むことができるゲート１１４の形成のために、パッシベーション層１１６の少なくとも１つの層を堆積させることができ、パッシベーション層１１６の少なくとも１つの層内で、少なくとも１つの光リソグラフィマスクを利用して、ステップ部分２００および／またはステップ部分３００の形状をエッチングすることができる。
【0123】
一態様では、本明細書に記載するステップ部分２００および／またはステップ部分３００を含むことができるゲート１１４の形成のために、パッシベーション層１１６は、複数の層を含むことができ、各層は、ステップ部分２００および／またはステップ部分３００の形状の一部を形成するように堆積させることができ、各層は、本明細書に記載するステップ部分２００および／またはステップ部分３００の形状を形成するように、エッチングプロセスを利用してエッチングすることができる。エッチングプロセスは、本明細書に記載するステップ部分２００および／またはステップ部分３００の形状を形成するように、パッシベーション層１１６の部分を除去するための任意のプロセスを含むことができる。エッチングプロセスは、エッチングに耐えるマスキング材料を含むことができる。マスキング材料は、フォトリソグラフィを使用してパターニングされたフォトレジストとすることができる。エッチングプロセスは、湿式エッチング、異方性湿式エッチング、プラズマエッチングなどのうちの１つまたは複数を含むことができる。
【0124】
一態様では、本明細書に記載するステップ部分２００および／またはステップ部分３００を含むことができるゲート１１４の形成のために、パッシベーション層１１６は、複数の層を含むことができ、各層は、ステップ部分２００および／またはステップ部分３００の形状の一部を形成するように堆積させることができ、各層は、本明細書に記載するステップ部分２００および／またはステップ部分３００の形状を形成するように、より広いゲート長の開口を含むことができる光リソグラフィマスクおよび／または複数の異なる形状の光リソグラフィマスクを利用してエッチングすることができる。
【0125】
一態様では、本明細書に記載するステップ部分２００および／またはステップ部分３００を含むことができるゲート１１４の形成のために、パッシベーション層１１６は、複数の層を含むことができ、各層は、ステップ部分２００および／またはステップ部分３００のステップを形成するように堆積させることができ、各層は、本明細書に記載するステップ部分２００および／またはステップ部分３００のステップを各々形成するように、より広いゲート長の開口を含むことができる光リソグラフィマスクおよび／または複数の異なる形状の光リソグラフィマスクを利用してエッチングすることができる。
【0126】
ボックス８１０で、ゲート１１４をソース１１０とドレイン１１２との間のバリア層１０８上に配置することができる。ゲート１１４は、スペーサまたはパッシベーション層１１６の上に延びることができる。パッシベーション層１１６をエッチングし、上述したように、ゲート１１４の底部がバリア層１０８の表面上に位置しかつ／または隣接するように、ゲート１１４を堆積させることができる。ゲート１１４を形成する金属は、パッシベーション層１１６を横切って延び、ゲート１１４の頂部がフィールドプレート１３２を形成するようにパターニングすることができる。
【0127】
特に、ゲート１１４の形成は、本明細書に記載するステップ部分２００および／またはステップ部分３００を含むことができる。一態様では、ゲート１１４のステップ部分２００および／またはステップ部分３００は、上述したように、パッシベーション層１１６をエッチングすることによって形成することができる。他の態様を利用して、ゲート１１４のステップ部分２００および／またはステップ部分３００を形成することもできる。
【0128】
ゲート１１４のために、蒸着または別の技法によってＮｉ、Ｐｔ、ＡＵなどの層を形成することができる。次いで、ＰｔおよびＡｕまたは他の好適な材料の堆積によって、ゲート構造を完成させることができる。いくつかの態様では、ゲート１１４のコンタクトは、Ａｌ、Ｔｉ、Ｓｉ、Ｎｉ、および／またはＰｔを含むことができる。
【0129】
さらに、プロセス８００中、追加のプロセス８１２を実行することができる。たとえば、バリア層１０８上にソース１１０を配置することができる。ソース１１０は、アニーリングすることができる好適な材料のオーミックコンタクトとすることができる。たとえば、ソース１１０は、約５００℃～約８００℃の温度で約２分間アニーリングすることができる。しかし、他の時間および温度を利用することもできる。たとえば、約３０秒～約１０分の時間を許容可能とすることができる。いくつかの態様では、ソース１１０は、Ａｌ、Ｔｉ、Ｓｉ、Ｎｉ、および／またはＰｔを含むことができる。一態様では、バリア層１０８内に、Ｎ＋材料であるソース１１０の下の領域を形成することができる。一態様では、ドレイン１１２の下の領域をＳｉでドープすることができる。
【0130】
さらに、プロセス８１２中、バリア層１０８上にドレイン１１２を配置することができる。ソース１１０と同様に、ドレイン１１２は、Ｎｉまたは別の好適な材料のオーミックコンタクトとすることができ、同様にアニーリングすることもできる。一態様では、バリア層１０８とともにｎ＋のインプラントを使用することができ、これらのコンタクトがインプラントに対して作られる。一態様では、バリア層１０８内に、Ｎ＋材料であるドレイン１１２の下の領域を形成することができる。一態様では、ドレイン１１２の下の領域をＳｉでドープすることができる。
【0131】
ソース電極１１０およびドレイン電極１１２を形成して、オーミックコンタクトを作製することができ、したがって、ゲート電極１１４が適当なレベルでバイアスされると、バッファ層１０４とバリア層１０８との間のヘテロ界面１５２に誘起される２次元電子ガス（２ＤＥＧ）を介して、ソース電極１１０とドレイン電極１１２との間に電流が流れる。一態様では、ヘテロ界面１５２は、０．００５μｍ～０．００７μｍ、０．００７μｍ～０．００９μｍ、および０．００９μｍ～０．１１μｍの範囲内とすることができる。
【0132】
さらに、プロセス８１２のいくつかの態様中、フィールドプレート１３２を別の保護層の上に配置することができ、ゲート１１４から分離することができる。一態様では、フィールドプレート１３２は、スペーサ層１１７上のゲート１１４とドレイン１１２との間に堆積させることができる。いくつかの態様では、フィールドプレート１３２は、多くの異なる伝導性材料を含むことができ、好適な材料は、金属または金属の組合せであり、標準的な金属化方法を使用して堆積される。一態様では、フィールドプレート１３２は、チタン、金、ニッケル、チタン／金、ニッケル／金などを含むことができる。一態様では、複数のフィールドプレート１３２を使用することができる。一態様では、複数のフィールドプレート１３２を使用することができ、複数のフィールドプレート１３２の各々を積み重ねて、複数のフィールドプレート１３２間に誘電体材料を積み重ねることができる。一態様では、フィールドプレート１３２は、ゲート１１４の縁部からドレイン１１２の方へ延びる。一態様では、フィールドプレート１３２は、ソース１１０の方へ延びる。一態様では、フィールドプレート１３２は、ドレイン１１２およびソース１１０の方へ延びる。別の態様では、フィールドプレート１３２は、ゲート１１４の縁部の方へ延びない。最後に、この構造を、窒化ケイ素などの誘電体スペーサ層１１７で覆うことができる。誘電体スペーサ層１１７はまた、パッシベーション層１１６と同様に実装することができる。さらに、これらの図に示すゲート１１４の断面形状が例示的であることに留意されたい。たとえば、いくつかの態様では、ゲート１１４の断面形状は、Ｔ字延長を含まなくてもよい。ゲート１１４の他の構造を利用することもできる。加えて、上述したプロセスは、本開示に一貫した任意の他の態様を含むことができる。
【0133】
上述した態様に一貫した異なる順序で、プロセス８００の態様を実行することができることに留意されたい。加えて、上述した態様に一貫した異なる方法で、プロセス８００の部分を実行することができることに留意されたい。さらに、プロセス８００は、本明細書に開示する様々な態様に一貫したより多いまたはより少ないプロセスを有するように修正することができる。
【0134】
それに応じて、本開示は、チャネル層内の電磁場を調節してより低いピンチオフ電圧および／またはより低い漏れ電流をもたらすことができるゲート形状を有するように構成、構築、および／または配置することができるゲートを有するトランジスタ１００、ならびにトランジスタを作製するプロセスについて説明した。さらに、本開示は、チャネル層内の空乏領域を強化して漏れ電流を低減させることができるゲート形状を有するように構成、構築、および／または配置することができるゲートを有するトランジスタ１００、ならびにトランジスタを作製するプロセスについて説明した。加えて、本開示は、漏れ電流の減少のために許容動作温度を増大させる改善されたサーマルバジェットを有するゲートを有するトランジスタ１００およびトランジスタを作製するプロセスについて説明した。加えて、本開示は、改善されたサーマルバジェットを有するゲートを有する直流（ＤＣ）応力、無線周波（ＲＦ）応力などに部分的に基づくことができるデバイス寿命を増大させるトランジスタ１００およびトランジスタを作製するプロセスについて説明した。
【0135】
加えて、本明細書に記載するように、ステップ部分２００および／またはステップ部分３００を有するゲート１１４は、窒化ガリウム（ＧａＮ）系の高電子移動度トランジスタ（ＨＥＭＴ）で利用することができる。しかし、本開示は、ステップ部分２００および／またはステップ部分３００を有するゲート１１４のこの特定の応用例に限定されるものではない。ステップ部分２００および／またはステップ部分３００を有するゲート１１４は、類似の動作改善を有する他の類似の微小電子デバイス、他のトランジスタ、他の半導体デバイスなどで利用することができる。
【0136】
特定の態様では、本開示のトランジスタ１００を増幅器で利用することができる。さらなる態様では、本開示のトランジスタ１００は、無線デバイスに接続する無線基地局内で利用することができる。さらなる態様では、本開示のトランジスタ１００は、無線デバイスに接続する無線基地局によって実装される増幅器内で利用することができる。さらなる態様では、本開示のトランジスタ１００は、無線デバイス内で利用することができる。さらなる態様では、本開示のトランジスタ１００は、無線デバイス内で実装される増幅器内で利用することができる。
【0137】
本開示では、無線デバイスへの参照は、移動電話、タブレットコンピュータ、ゲーミングシステム、ＭＰ３プレーヤ、パーソナルコンピュータ、ＰＤＡ、ユーザ機器（ＵＥ）などの電子デバイスを包含することを意図したものであることを理解されたい。「無線デバイス」は、移動電話、移動機器、移動局、ユーザ機器、セルラー電話、スマートフォン、ハンドセット、無線ドングル、遠隔警報デバイス、モノのインターネット（ＩｏＴ）に基づく無線デバイス、または無線ネットワークによって対応することができる他の移動コンピューティングデバイスなど、無線通信ネットワークに接続することができる任意の適合している移動技術のコンピューティングデバイスを包含することを意図したものである。無線デバイスは、ＧＳＭ、ＣＤＭＡ、ワイヤレスローカルループ、Ｗｉ－Ｆｉ、ＷｉＭＡＸ、他のワイドエリアネットワーク（ＷＡＮ）技術、３Ｇ技術、４Ｇ技術、５Ｇ技術、ＬＴＥ技術などのような無線通信技術を利用することができる。
【0138】
本開示では、無線基地局への参照は、無線デバイスとネットワークとの間の無線通信を容易にするベーストランシーバ局（ＢＴＳ）、ノードＢデバイス、基地局（ＢＳ）デバイス、進化型ノードＢデバイスなどを包含することを意図したものであることを理解されたい。無線基地局および／またはネットワークは、ＧＳＭ、ＣＤＭＡ、ワイヤレスローカルループ、Ｗｉ－Ｆｉ、ＷｉＭＡＸ、他のワイドエリアネットワーク（ＷＡＮ）技術、３Ｇ技術、４Ｇ技術、５Ｇ技術、ＬＴＥ技術などのような無線通信技術を利用することができる。
【0139】
いくつかの態様では、ｄ１、ｄ２、ｄ３、および／またはｄ４の寸法は、チャネル層内の電磁場を調節してより低いピンチオフ電圧、より低い漏れ電流などをもたらすのに重要となりうる。いくつかの態様では、ｄ１、ｄ２、ｄ３、および／またはｄ４の寸法は、チャネル層内の空乏領域を強化して漏れ電流を低減させるのに重要となりうる。
【0140】
本開示について、例示的な態様に関して説明したが、添付の特許請求の範囲の精神および範囲の修正とともに、本開示を実施することができることが、当業者には理解されよう。上述したこれらの例は、単なる例示であり、本開示のすべての可能な設計、態様、応用例、または修正の網羅的な一覧であることを意味したものではない。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【手続補正書】
【提出日】2024-07-17
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
デバイスであって、
基板と、
前記基板上のバッファ層と、
前記バッファ層上のバリア層と、
前記バリア層上のパッシベーション層と、
前記バリア層に電気的に結合されたソースと、
前記バリア層に電気的に結合されたゲートと、
前記バリア層に電気的に結合されたドレインと、
を備え、
前記ゲートが少なくとも１つの第１の表面を備え、前記少なくとも１つの第１の表面が少なくとも１つの変曲点を介して少なくとも１つの第２の表面に接続され、
前記少なくとも１つの変曲点が前記パッシベーション層内に配置される、
デバイス。
基板と、
前記基板上のバッファ層と、
前記バッファ層上のバリア層と、
前記バリア層上のパッシベーション層と、
前記バリア層に電気的に結合されたソースと、
前記バリア層に電気的に結合されたゲートと、
前記バリア層に電気的に結合されたドレインと、
を備え、
前記ゲートが少なくとも１つの第１の表面を備え、前記少なくとも１つの第１の表面が少なくとも１つの変曲点を介して少なくとも１つの第２の表面に接続され、
前記少なくとも１つの変曲点が前記パッシベーション層内に配置される、
デバイス。
【外国語明細書】