特開2024-134795エピタキシャルウェーハ及びＳＯＩウェーハ並びにそれらの製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024134795
(43)【公開日】2024-10-04
(54)【発明の名称】エピタキシャルウェーハ及びＳＯＩウェーハ並びにそれらの製造方法
(51)【国際特許分類】
H01L 21/02 20060101AFI20240927BHJP
H01L 21/20 20060101ALI20240927BHJP
H01L 21/205 20060101ALI20240927BHJP
C30B 29/06 20060101ALI20240927BHJP
H01L 21/324 20060101ALI20240927BHJP
【ＦＩ】
H01L27/12 B
H01L21/20
H01L21/205
C30B29/06 502H
H01L21/324 X
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2023045162
(22)【出願日】2023-03-22
(71)【出願人】
【識別番号】000190149
【氏名又は名称】信越半導体株式会社
(74)【代理人】
【識別番号】100102532
【弁理士】
【氏名又は名称】好宮 幹夫
(74)【代理人】
【識別番号】100194881
【弁理士】
【氏名又は名称】小林 俊弘
(74)【代理人】
【識別番号】100215142
【弁理士】
【氏名又は名称】大塚 徹
(72)【発明者】
【氏名】生垣 賢
(72)【発明者】
【氏名】鈴木 温
【テーマコード（参考）】
4G077
5F045
5F152
【Ｆターム（参考）】
4G077AA02
4G077AB06
4G077BA04
4G077FG11
4G077HA12
5F045AA03
5F045AB02
5F045AC08
5F045AD10
5F045AD11
5F045AD12
5F045AD13
5F045AD14
5F045AE21
5F045AE23
5F045AF03
5F152LL03
5F152LM08
5F152LP01
5F152LP07
5F152MM18
5F152MM19
5F152NN03
5F152NN29
5F152NP13
5F152NQ03
(57)【要約】
【課題】高抵抗率基板を使用することなく、少ない工程数で製造でき、かつ加工プロセスが容易で、より確実に高調波を低減するエピタキシャルウェーハ及びＳＯＩウェーハ並びにそれらの製造方法を提供することを目的とする。
【解決手段】抵抗率が１０Ω・ｃｍ以上５０００Ω・ｃｍ以下のシリコン単結晶基板上にシリコンエピタキシャル膜を有したエピタキシャルウェーハであって、前記シリコンエピタキシャル膜中の炭素原子濃度が５×１０１７ａｔｏｍｓ／ｃｍ３以上２×１０１９ａｔｏｍｓ／ｃｍ３未満であり、かつ前記シリコンエピタキシャル膜中に炭素欠陥が形成されているものであることを特徴とするエピタキシャルウェーハ。
【選択図】図１
【解決手段】抵抗率が１０Ω・ｃｍ以上５０００Ω・ｃｍ以下のシリコン単結晶基板上にシリコンエピタキシャル膜を有したエピタキシャルウェーハであって、前記シリコンエピタキシャル膜中の炭素原子濃度が５×１０１７ａｔｏｍｓ／ｃｍ３以上２×１０１９ａｔｏｍｓ／ｃｍ３未満であり、かつ前記シリコンエピタキシャル膜中に炭素欠陥が形成されているものであることを特徴とするエピタキシャルウェーハ。
【選択図】図１
【特許請求の範囲】
【請求項1】
抵抗率が１０Ω・ｃｍ以上５０００Ω・ｃｍ以下のシリコン単結晶基板上にシリコンエピタキシャル膜を有したエピタキシャルウェーハであって、前記シリコンエピタキシャル膜中の炭素原子濃度が５×１０１７ａｔｏｍｓ／ｃｍ３以上２×１０１９ａｔｏｍｓ／ｃｍ３未満であり、かつ前記シリコンエピタキシャル膜中に炭素欠陥が形成されているものであることを特徴とするエピタキシャルウェーハ。
【請求項2】
前記エピタキシャルウェーハは、高周波デバイス用ウェーハであることを特徴とする請求項１に記載のエピタキシャルウェーハ。
【請求項3】
請求項１に記載のエピタキシャルウェーハの前記シリコンエピタキシャル膜上に、誘電体層、および、シリコン単結晶膜が、この順に構成された構造を有するものであることを特徴とするＳＯＩウェーハ。
【請求項4】
前記ＳＯＩウェーハは、高周波デバイス用ウェーハであることを特徴とする請求項３に記載のＳＯＩウェーハ。
【請求項5】
抵抗率が１０Ω・ｃｍ以上５０００Ω・ｃｍ以下のシリコン単結晶基板上に、減圧下で炭素原子濃度が５×１０１７ａｔｏｍｓ／ｃｍ３以上２×１０１９ａｔｏｍｓ／ｃｍ３未満のシリコンエピタキシャル膜を気相成長させた後、熱処理温度が９００℃以上１１００℃以下かつ熱処理時間が１時間以上３６時間以下の条件で熱処理することで、前記シリコンエピタキシャル膜中に炭素欠陥を形成することを特徴とするエピタキシャルウェーハの製造方法。
【請求項6】
前記エピタキシャルウェーハを、高周波デバイス用ウェーハとすることを特徴とする請求項５に記載のエピタキシャルウェーハの製造方法。
【請求項7】
請求項５に記載の方法によりエピタキシャルウェーハを製造し、前記エピタキシャルウェーハのシリコンエピタキシャル膜と、表面に誘電体層が形成されたシリコン単結晶基板とを、前記誘電体層を介して貼り合わせることを特徴とするＳＯＩウェーハの製造方法。
【請求項8】
前記ＳＯＩウェーハを、高周波デバイス用ウェーハとすることを特徴とする請求項７に記載のＳＯＩウェーハの製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はエピタキシャルウェーハ及びＳＯＩウェーハ並びにそれらの製造方法に関する。
【背景技術】
【0002】
近年、大容量通信の需要が極めて高く、第５、第６世代移動通信システム（通称５Ｇ、６Ｇ）に適用した機器開発が加速している。これらの通信機器には集積回路が組み込まれており、集積回路を構成する能動素子（トランジスタなど）、及び受動素子（インダクターなど）は５Ｇ、６Ｇ環境下における高度な動作安定性が求められる。特に、これらの大容量通信システムでは高い周波数帯（ミリ波～サブテラヘルツ帯）の使用が予定されていることから、優れた高周波特性と省電力性能を兼ね備えたデバイス設計、及び材料開発が社会的に要求されている。
【0003】
ここで、半導体集積回路に必要な材料に目を向けると、高周波用集積回路の基板としてＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ、チョクラルスキー）法によって作製されたシリコンウェーハが用いられる場合がある。この際使用されるシリコンウェーハは、小さい抵抗損失と良好な高周波特性を達成する目的から、基板抵抗率を高くする必要がある。更に、より優れた高周波特性が求められる用途においては、特許文献１や特許文献２に記載されているようなトラップリッチ（Ｔｒａｐ－ｒｉｃｈ）層が形成されたウェーハが多く利用される。これは、高抵抗率基板上へ形成したデバイスに高周波信号が入力された場合、基板内で反転層が形成されることで抵抗率が変化する現象が知られており、トラップリッチ層の深い準位において反転層で発生したキャリアを捕獲することで高い基板抵抗率が維持できるためである。
【0004】
とりわけ受動素子では、高抵抗率基板上にトラップリッチ層としてポリシリコン層を形成したウェーハが用いられる。それに対して、能動素子にはトラップリッチ層を有したＳＯＩウェーハが広く利用されている。このようなＳＯＩウェーハの構造では、高抵抗率基板上にトラップリッチ層としてポリシリコン層、誘電体層としての酸化膜、単結晶シリコン層がこの順で積層されている。
【0005】
しかし、高周波用集積回路の基板として広く使われる、例えば１００００Ω・ｃｍといった高抵抗率基板の製造は抵抗率制御の技術難易度が高く歩留まりが悪い。加えて、トラップリッチ層として用いられるポリシリコンは加工難易度が高く生産性の悪化につながることや、ポリシリコンをトラップリッチ層として利用したＳＯＩ構造は製造プロセスが煩雑でコスト面に大きな問題を抱えている。そこで、高抵抗率基板を使用せず、シリコン単結晶基板にシリコンエピタキシャル膜を形成したウェーハにおいて、優れた高周波特性を示す、特に高調波を低減する技術開発が求められてきた。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特表２０１５－５０３８５３号公報
【特許文献2】特開２０１９－１２９１９５号公報
【特許文献3】特開２００９－１６４５９０号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
上記のように、高周波用集積回路の基板として、高抵抗率基板を使用することなく高調波を低減でき、また、トラップリッチ層としてポリシリコン層を代替するようなエピタキシャルウェーハ、並びにＳＯＩウェーハが求められてきた。このような要求に応える材料開発を目指して発明者らは、高濃度に炭素を含有するシリコンエピタキシャル膜を通常抵抗率基板上へ形成したエピタキシャルウェーハ、並びにこのようなエピタキシャルウェーハを用いたＳＯＩウェーハが有望であることを突き止めた。これにより、少ない工程数で製造でき、かつ加工プロセスが容易な高周波用集積回路の基板を提供することが可能となる。
【0008】
しかしながら、これらの高調波を低減する能力は従来のポリシリコン層をトラップリッチ層として用いたウェーハには達しておらず、より優れた高周波特性を示すウェーハ開発が急務であった。
【0009】
本発明は、上記問題点を鑑みてなされたものであって、高抵抗率基板を使用することなく、少ない工程数で製造でき、かつ加工プロセスが容易で、より確実に高調波を低減するエピタキシャルウェーハ及びＳＯＩウェーハ並びにそれらの製造方法を提供することを目的とする。
【課題を解決するための手段】
【0010】
上記の課題を解決するために、本発明のエピタキシャルウェーハは、抵抗率が１０Ω・ｃｍ以上５０００Ω・ｃｍ以下のシリコン単結晶基板上にシリコンエピタキシャル膜を有したエピタキシャルウェーハであって、前記シリコンエピタキシャル膜中の炭素原子濃度が５×１０１７ａｔｏｍｓ／ｃｍ３以上２×１０１９ａｔｏｍｓ／ｃｍ３未満であり、かつ前記シリコンエピタキシャル膜中に炭素欠陥が形成されているものである。
【0011】
このようなエピタキシャルウェーハであれば、炭素欠陥が形成されたシリコンエピタキシャル膜がトラップリッチ層として働き反転層の形成を阻害するため、シリコン単結晶基板を用いて優れた高調波低減能力を示すことができる。このため、必ずしも高抵抗率基板を使用する必要が無いので、少ない工程数で製造でき、かつ加工プロセスを容易とすることができる。
【0012】
また、このようなエピタキシャルウェーハは、優れた高調波低減能力を示すため、高周波デバイス用ウェーハとして使用することが好ましい。
【0013】
また、本発明のＳＯＩウェーハは、前記エピタキシャルウェーハのシリコンエピタキシャル膜上に、誘電体層、および、シリコン単結晶膜が、この順に構成された構造を有するものであることが好ましい。
【0014】
このようなＳＯＩウェーハであれば、炭素欠陥が形成されたシリコンエピタキシャル膜がトラップリッチ層として働き反転層の形成を阻害するため、シリコン単結晶基板を用いて優れた高調波低減能力を示すことができる。このため、必ずしも高抵抗率基板を使用する必要が無いので、少ない工程数で製造でき、かつ加工プロセスを容易とすることができる。
【0015】
また、このようなＳＯＩウェーハは、優れた高調波低減能力を示すため、高周波デバイス用ウェーハとして使用することが好ましい。
【0016】
また、本発明のエピタキシャルウェーハの製造方法は、抵抗率が１０Ω・ｃｍ以上５０００Ω・ｃｍ以下のシリコン単結晶基板上に、減圧下で炭素原子濃度が５×１０１７ａｔｏｍｓ／ｃｍ３以上２×１０１９ａｔｏｍｓ／ｃｍ３未満のシリコンエピタキシャル膜を気相成長させた後、熱処理温度が９００℃以上１１００℃以下かつ熱処理時間が１時間以上３６時間以下の条件で熱処理することで、前記シリコンエピタキシャル膜中に炭素欠陥を形成することが好ましい。
【0017】
このようなエピタキシャルウェーハの製造方法であれば、優れた高調波低減能力を示すエピタキシャルウェーハを容易に製造することができる。また、高抵抗率基板を使用する必要が無いので、少ない工程数で製造でき、かつ加工プロセスを容易とすることができる。
【0018】
また、このような方法で製造するエピタキシャルウェーハは、優れた高調波低減能力を示すため、高周波デバイス用ウェーハとして製造することが好ましい。
【0019】
ここで、上記炭素原子濃度のエピタキシャルウェーハに対して熱処理を施すことで、炭素欠陥が形成されたシリコンエピタキシャル膜の作用により優れた高調波特性を達成できる。この理由は、熱処理によってシリコンエピタキシャル膜中に炭素欠陥が形成されることで深い準位が形成され、トラップリッチ層としての機能が高まることで反転層の形成を阻害するためと考えられる。そのため、本発明のエピタキシャルウェーハは高周波デバイス用ウェーハに適している。
【0020】
また、ＳＯＩウェーハの製造方法は、前記方法によりエピタキシャルウェーハを製造し、エピタキシャルウェーハのシリコンエピタキシャル膜と、表面に誘電体層が形成されたシリコン単結晶基板とを、誘電体層を介して貼り合わせることが好ましい。
【0021】
このようなＳＯＩウェーハの製造方法であれば、優れた高調波低減能力を示すＳＯＩウェーハを容易に製造することができる。また、高抵抗率基板を使用する必要が無いので、少ない工程数で製造でき、かつ加工プロセスを容易とすることができる。
【0022】
また、このような方法で製造するＳＯＩウェーハは、優れた高調波低減能力を示すため、高周波デバイス用ウェーハとして製造することが好ましい。
【発明の効果】
【0023】
本発明の炭素欠陥が形成されたシリコンエピタキシャル膜を有するエピタキシャルウェーハは、シリコンエピタキシャル膜の作用により、より大きく高調波を低減できる。この理由は、炭素欠陥が形成されたシリコンエピタキシャル膜がトラップリッチ層として働き、反転層の形成を阻害するためと考えられる。また、本発明の炭素欠陥が形成されたシリコンエピタキシャル膜を有するＳＯＩウェーハも、シリコンエピタキシャル膜の作用により優れた高調波低減能力を示す。本発明のエピタキシャルウェーハの製造方法及びＳＯＩウェーハの製造方法は、上記の優れた高調波低減能力を示すエピタキシャルウェーハ及びＳＯＩウェーハを容易に製造することができる。
特に、通常の抵抗率のシリコン単結晶基板を用いた場合でも優れた高調波低減能力を示すことができるので、高抵抗率基板を使用する必要が無く、少ない工程数で製造でき、かつ加工プロセスを容易とすることができる。
特に、通常の抵抗率のシリコン単結晶基板を用いた場合でも優れた高調波低減能力を示すことができるので、高抵抗率基板を使用する必要が無く、少ない工程数で製造でき、かつ加工プロセスを容易とすることができる。
【図面の簡単な説明】
【0024】
【図1】本発明のエピタキシャルウェーハの製造方法の一例を示すフロー図である。
【図2】本発明のＳＯＩウェーハの製造方法の一例を示すフロー図である。
【図3】実験例１の炭素原子濃度が７．０×１０１８ ａｔｏｍｓ／ｃｍ３の場合のシリコンエピタキシャル膜と基板界面を含む平面ＴＥＭ像である。
【図4】実験例１の炭素原子濃度が７．０×１０１８ ａｔｏｍｓ／ｃｍ３の場合のシリコンエピタキシャル膜と基板界面を含む断面ＴＥＭ像である。
【図5】実験例１の炭素原子濃度が２．０×１０１９ ａｔｏｍｓ／ｃｍ３の場合のシリコンエピタキシャル膜と基板界面を含む平面ＴＥＭ像である。
【図6】実験例１と実験例２のエピタキシャルウェーハのライフタイム測定結果である。
【図7】実験例１と実験例２のエピタキシャルウェーハの２次高調波特性と炭素原子濃度の関係を示したグラフである。
【発明を実施するための形態】
【0025】
以下、本発明を詳細に説明するが、本発明はこれらに限定されるものではない。
【0026】
上述のように、通信機器の小型化や省電力化、低コスト化の要求から、さらなる高周波特性の向上、特に高調波を低減できるエピタキシャルウェーハが求められていた。
【0027】
本発明者らはこの課題について鋭意検討した。まず、抵抗率が１０Ω・ｃｍ以上５０００Ω・ｃｍ以下のシリコン単結晶基板に減圧下にて、シリコン及び炭素を含有するガス雰囲気（例えばモノメチルシランガスまたはトリメチルシランガス）で厚さ０．５～５．５μｍで炭素原子濃度が５×１０１７ａｔｏｍｓ／ｃｍ３以上２×１０１９ａｔｏｍｓ／ｃｍ３未満の炭素ドープシリコンエピタキシャル膜を形成した。その後、より高度に高調波を低減できるよう前記炭素ドープシリコンエピタキシャル膜を有するエピタキシャルウェーハに対して９００℃以上１１００℃以下の雰囲気で熱処理を施した。これらのウェーハに線路長２２００μｍの電極を形成し、２次高調波を測定した。その結果、熱処理を施していない試料に比べて熱処理を施したウェーハは優れた２次高調波の低減効果を示すことが分かった。
【0028】
このうち、炭素原子濃度が２×１０１９ａｔｏｍｓ／ｃｍ３未満のシリコンエピタキシャル膜であれば、炭素欠陥以外の欠陥が形成されず、ウェーハ内の別種の欠陥がデバイス特性を悪化させる心配がないことがわかった。一方、炭素原子濃度が２×１０１９ａｔｏｍｓ／ｃｍ３以上の場合は、熱処理を加えることで炭素欠陥ではない白色欠陥が形成されてしまうことを確認した。以上により、炭素原子濃度は２×１０１９ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。
【0029】
熱処理を実施していないエピタキシャルウェーハに比べて、熱処理を施した試料がより２次高調波を低減できた理由は、シリコンエピタキシャル膜中の炭素原子濃度が５×１０１７ａｔｏｍｓ／ｃｍ３以上２×１０１９ａｔｏｍｓ／ｃｍ３未満であり、シリコンにおける一般的な炭素固溶度である３×１０１７ａｔｏｍｓ／ｃｍ３を大きく上回る濃度なので、熱処理による炭素欠陥の形成が期待できるためである。炭素原子が凝集し炭素欠陥を形成することで、シリコンエピタキシャル膜において深い準位が新たに形成され、その結果、熱処理前に比べてトラップ密度が高くなったためである。
【0030】
このことから、熱処理によって炭素欠陥が形成されたシリコンエピタキシャル膜がトラップリッチ層として有効であることが判明し、能動素子向け基板として利用されるトラップリッチＳＯＩウェーハにも適応できることがわかった。
【0031】
以上の知見から、発明者らは本発明を為すに至った。すなわち、本発明の一つの態様は、抵抗率が１０Ω・ｃｍ以上５０００Ω・ｃｍ以下のシリコン単結晶基板上にシリコンエピタキシャル膜を有したエピタキシャルウェーハであって、前記シリコンエピタキシャル膜中の炭素原子濃度が５×１０１７ａｔｏｍｓ／ｃｍ３以上２×１０１９ａｔｏｍｓ／ｃｍ３未満であり、かつ前記シリコンエピタキシャル膜中に炭素欠陥が形成されているものであることを特徴とするエピタキシャルウェーハである。
【0032】
また、本発明のもう一つの態様は、抵抗率が１０Ω・ｃｍ以上５０００Ω・ｃｍ以下のシリコン単結晶基板上に、減圧下で炭素原子濃度が５×１０１７ａｔｏｍｓ／ｃｍ３以上２×１０１９ａｔｏｍｓ／ｃｍ３未満のシリコンエピタキシャル膜を気相成長させた後、熱処理温度が９００℃以上１１００℃以下かつ熱処理時間が１時間以上３６時間以下の条件で熱処理することで、前記シリコンエピタキシャル膜中に炭素欠陥を形成することを特徴とするエピタキシャルウェーハの製造方法である。
【0033】
以下、図面を参照して本発明を詳細に説明するが、本発明はこれらに限定されるものではない。
【0034】
［エピタキシャルウェーハ及びその製造方法］
本発明のエピタキシャルウェーハの製造方法の一例を図１に示した。この方法は、上記のようにトラップリッチ層として、炭素欠陥が形成されたシリコンエピタキシャル膜を用いたエピタキシャルウェーハの製造方法である。
本発明のエピタキシャルウェーハの製造方法の一例を図１に示した。この方法は、上記のようにトラップリッチ層として、炭素欠陥が形成されたシリコンエピタキシャル膜を用いたエピタキシャルウェーハの製造方法である。
【0035】
まず、抵抗率が１０Ω・ｃｍ以上５０００Ω・ｃｍ以下のシリコン単結晶基板１を用意する。次に、シリコン単結晶基板上に減圧下でシリコン原子及び炭素原子を含有するガスを供給することで５×１０１７ａｔｏｍｓ／ｃｍ３以上２×１０１９ａｔｏｍｓ／ｃｍ３未満の炭素原子濃度のシリコンエピタキシャル膜２（以下、炭素ドープシリコンエピタキシャル膜）を気相成長させる。その後、炭素ドープシリコンエピタキシャル膜２を有するエピタキシャルウェーハを熱処理することで、シリコンエピタキシャル膜内へ炭素欠陥を形成することができる。
【0036】
炭素ドープシリコンエピタキシャル膜２の気相成長は減圧下で行うことにより、シリコンエピタキシャル膜中にドープする炭素以外の不純物濃度を下げることができる。炭素ドープシリコンエピタキシャル膜２を形成する圧力は減圧であればよく特に限定する必要はないが、１０Ｔｏｒｒ程度、例えば５Ｔｏｒｒ以上２０Ｔｏｒｒ以下で行うのが好ましい（１０Ｔｏｒｒは約１．３ｋＰａ、５Ｔｏｒｒ以上２０Ｔｏｒｒ以下は約０．６７ｋＰａ以上約２．７ｋＰａ以下）。
【0037】
炭素ドープシリコンエピタキシャル膜２の気相成長における炭素ドープは、上記のように、シリコン原子及び炭素原子を含有するガス（原料ガス）を用いる。原料ガスとしては、モノメチルシランガス及びトリメチルシランガスの少なくともいずれか一方を含むものとすることが好ましい。これらのガスを用いることにより、シリコンエピタキシャル膜へ容易に良好な炭素ドープを行うことができる。また、原料ガス供給時のキャリアガスとして、気相成長の雰囲気に水素やアルゴン等を含んでいても良い。
【0038】
減圧下における炭素ドープシリコンエピタキシャル膜は６００～１０００℃で気相成長させることにより、炭素ドープシリコンエピタキシャル膜２を良好に形成することができる。
【0039】
また、形成する炭素ドープシリコンエピタキシャル膜２の厚さが所望の厚さになるように気相成長の圧力、温度、時間、原料ガス濃度などを適宜設定することが好ましい。炭素ドープシリコンエピタキシャル膜の厚さの上限値と下限値は特に限定されないが、生産性やコストを考慮して、例えば０．１μｍ以上１０μｍ以下とすることができる。このようなものであれば、より低コストで十分な高周波特性を有するものとなる。また、より好適には０．５μｍ以上５．５μｍ以下とすることができるが、これに限定されない。
【0040】
炭素ドープシリコンエピタキシャル膜２の成膜後の熱処理の方法は特に限定されず、例えば一般的なシリコンウェーハ用の熱処理炉や、炭素ドープシリコンエピタキシャル膜の気相成長に使用したチャンバーを用いることができる。
【0041】
熱処理における熱処理温度の下限は９００℃以上とすることができる。このようにすることで、炭素欠陥の形成が促進され、製造効率が良くなる。また、熱処理時間は１時間以上とすることができる。このようにすることで、十分な炭素欠陥が形成され品質が良くなる。熱処理温度の上限は１１００℃以下とすることができる。このようにすることで、重金属拡散の影響を抑えることができる。熱処理時間の上限は３６時間以下とすることができる。このようにすることで、製造効率の観点から優れたエピタキシャルウェーハとなる。
【0042】
以上を踏まえると、熱処理温度が９００℃以上１１００℃以下に昇温した熱処理炉に直接エピタキシャルウェーハを投入し、熱処理時間が１時間以上３６時間以下の条件で熱処理することで、減圧下における気相成長によって形成されたシリコンエピタキシャル膜内で炭素欠陥が形成される。この際、熱処理時のガス種は用途に合わせて使い分けることが可能であり、例えば酸素ガスや、アルゴンや窒素などの不活性ガスとすることができる。
【0043】
このようにして、本発明のエピタキシャルウェーハを製造することができる。熱処理によって炭素欠陥が形成されたシリコンエピタキシャル膜３がトラップリッチ層として機能する。
【0044】
このうち、５×１０１７ａｔｏｍｓ／ｃｍ３以上２×１０１９ａｔｏｍｓ／ｃｍ３未満の炭素原子濃度であれば熱処理によって十分量の炭素欠陥が形成され、熱処理前と比べてより２次高調波を低減できる。一方、シリコンエピタキシャル膜に含まれる炭素原子濃度が２×１０１９ａｔｏｍｓ／ｃｍ３以上の場合は、熱処理後に炭素欠陥以外の欠陥が多数形成され、品質が悪化してしまう。
【0045】
炭素ドープシリコンエピタキシャル膜２を形成するシリコン単結晶基板１の抵抗率は、上記のように１０Ω・ｃｍ以上５０００Ω・ｃｍ以下とすることで高周波デバイス用として用いることができる。特に高周波特性が良好で、かつ結晶製造において抵抗率制御が可能な１０００Ω・ｃｍ以上～５０００Ω・ｃｍ以下であることがより好ましい。
【0046】
このように、本発明のエピタキシャルウェーハは高周波デバイス用ウェーハとして適している。
【0047】
なお、シリコン単結晶基板上に炭素ドープエピタキシャル膜が形成されたウェーハについては特許文献３に記載がある。
【0048】
特許文献３では、高濃度に炭素を含有したエピタキシャル膜に言及しているが、想定する用途が異なっており、構造や製造プロセス、抵抗率が異なっている。本発明は高周波デバイス用ウェーハへの利用を想定しており、特許文献３は主に撮像素子を想定している。そのため、本発明のウェーハはシリコン単結晶基板１、炭素欠陥が形成されたシリコンエピタキシャル膜３の２層構造、または後述のＳＯＩ構造である。それに対して、特許文献３のウェーハは、少なくともシリコン単結晶基板、炭素ドープエピタキシャル膜、シリコンエピタキシャル膜の３層構造で製造される。また、熱処理プロセスに注目すると、本発明は減圧下での気相成長により炭素ドープシリコンエピタキシャル膜２を形成した後、熱処理を実施することで炭素欠陥が形成されたシリコンエピタキシャル膜３とする。また、ＳＯＩ構造を製造する場合には異なるプロセスで製造した２つの基板を貼り合わせることで製造される。それに対して特許文献３のウェーハは、通常のエピタキシャル成長炉を用いた成膜工程では７５０℃以上の温度が必要であることを特徴としており、成膜後の熱処理工程が含まれない。加えて、多層構造を形成する場合に貼り合わせ工程を必要としない。
【0049】
要求される抵抗率に注目すると、本発明ではシリコン単結晶基板１の抵抗率は１０Ω・ｃｍ以上５０００Ω・ｃｍ以下の範囲で広く使用できることを特徴としている。それに対して、特許文献３のウェーハは、撮像素子の性能向上のため、シリコンエピタキシャル下地膜、炭素ドープエピタキシャル膜、シリコン単結晶膜のうち少なくとも１つは比抵抗が１Ω・ｃｍ以下の低抵抗膜であることを特徴としており、明らかに異なっている。更に、特許文献３のウェーハは、エピタキシャル膜にトラップリッチ層の機能を有しておらず、高周波デバイス用ウェーハへの利用は難しい。
【0050】
以上、本発明の実施の形態によれば、抵抗率が１０Ω・ｃｍ以上５０００Ω・ｃｍ以下のシリコン単結晶基板１上にシリコンエピタキシャル膜を有したエピタキシャルウェーハであって、シリコンエピタキシャル膜中の炭素原子濃度が５×１０１７ａｔｏｍｓ／ｃｍ３以上２×１０１９ａｔｏｍｓ／ｃｍ３未満であり、かつシリコンエピタキシャル膜中に炭素欠陥が形成されているものであることを特徴とするエピタキシャルウェーハを提供できる。
【0051】
また、このようなエピタキシャルウェーハは、高周波デバイス用ウェーハとして好適である。
【0052】
また、本発明の実施の形態によれば、抵抗率が１０Ω・ｃｍ以上５０００Ω・ｃｍ以下のシリコン単結晶基板１上に、減圧下で炭素原子濃度が５×１０１７ａｔｏｍｓ／ｃｍ３以上２×１０１９ａｔｏｍｓ／ｃｍ３未満のシリコンエピタキシャル膜を気相成長させた後、熱処理温度が９００℃以上１１００℃以下かつ熱処理時間が１時間以上３６時間以下の条件で熱処理することで、シリコンエピタキシャル膜中に炭素欠陥を形成することを特徴とするエピタキシャルウェーハの製造方法を提供できる。
【0053】
また、高周波デバイス用ウェーハとして好適なエピタキシャルウェーハの製造方法を提供できる。
【0054】
［ＳＯＩウェーハ及びその製造方法］
次に、ＳＯＩウェーハの製造方法について説明する。本発明のＳＯＩウェーハの製造方法の一例を図２に示した。
特に図２のステップＳ１は炭素欠陥が形成されたエピタキシャルウェーハ（第１の基板４）を作製するステップであり、図１で示したエピタキシャルウェーハの製造方法と同様である。
次に、ＳＯＩウェーハの製造方法について説明する。本発明のＳＯＩウェーハの製造方法の一例を図２に示した。
特に図２のステップＳ１は炭素欠陥が形成されたエピタキシャルウェーハ（第１の基板４）を作製するステップであり、図１で示したエピタキシャルウェーハの製造方法と同様である。
【0055】
ここで、炭素欠陥が形成されたシリコンエピタキシャル膜３を有するエピタキシャルウェーハ（第１の基板４）は、貼り合わせの際にベースウェーハとなる。
【0056】
また、図２のステップＳ２で、上記エピタキシャルウェーハとは別に、第２の基板５を準備する。第２の基板５は、まずシリコン単結晶基板６を準備し、その表面に誘電体層７を形成することによって作製できる。シリコン単結晶基板６としては、例えば抵抗率が１０Ω・ｃｍ程度のシリコン単結晶基板６とすることができるがこれに限定されない。誘電体層７としては酸化膜などを形成することができる。この誘電体層７として酸化膜を形成する場合は、熱酸化により基板表面全体に酸化膜を形成することができる。第２の基板５はボンドウェーハとなる。
【0057】
誘電体層７を形成するシリコン単結晶基板６の抵抗率は、作製するデバイスの仕様によって決定することができる。一方、炭素ドープシリコンエピタキシャル膜２を形成するシリコン単結晶基板１の抵抗率は、前述の通り１０Ω・ｃｍ以上５０００Ω・ｃｍ以下である。
【0058】
図２における第１の基板４を作製するステップＳ１と第２の基板５を作製するステップＳ２の順番は問わない。どちらを先に行っても良く、並行して行うこともできる。
【0059】
上記のように第１の基板４と第２の基板５を準備した後、図２のステップＳ３で、第１の基板４であるエピタキシャルウェーハの炭素欠陥が形成されたシリコンエピタキシャル膜３と、第２の基板５である表面に誘電体層７が形成されたシリコン単結晶基板６とを、誘電体層７を介して貼り合わせる（接合する）。このようにしてＳＯＩウェーハ８を製造することができる。
【0060】
また、貼り合わせの後、図２のステップＳ４で、誘電体層７（例えば酸化膜）側のシリコン単結晶基板６の部分を薄膜化することができる。この薄膜化は、誘電体層７（例えば酸化膜）側のシリコン単結晶基板６を研磨やエッチングする方法やイオン注入剥離法により、用途に合わせて所望の厚さにすることができる。イオン注入剥離法は、例えば図２の貼り合わせ前にシリコン単結晶基板６の誘電体層７側から水素イオンなどを注入してシリコン単結晶基板６内にイオン注入層を形成しておき、貼り合わせ後に熱処理などによってイオン注入層に沿って剥離することにより実施することができる。以上により、薄膜化したシリコン単結晶膜９（シリコン単結晶膜）が得られる。
【0061】
このようにして、本発明のＳＯＩウェーハ８を製造することができる。本発明のＳＯＩウェーハ８は、抵抗率が１０Ω・ｃｍ以上５０００Ω・ｃｍ以下のシリコン単結晶基板１上に、５×１０１７ａｔｏｍｓ／ｃｍ３以上２×１０１９ａｔｏｍｓ／ｃｍ３未満の濃度で炭素を含有する炭素ドープシリコンエピタキシャル膜２を熱処理することで得られる炭素欠陥が形成されたシリコンエピタキシャル膜３、誘電体層７、シリコン単結晶膜９がこの順に構成された構造を有する。この場合、炭素欠陥が形成されたシリコンエピタキシャル膜３がトラップリッチ層として機能する。従って、本発明のＳＯＩウェーハ８は高周波デバイス用ウェーハとして適している。
【0062】
以上、本発明の実施の形態によれば、抵抗率が１０Ω・ｃｍ以上５０００Ω・ｃｍ以下のシリコン単結晶基板１上にシリコンエピタキシャル膜を有したエピタキシャルウェーハであって、シリコンエピタキシャル膜中の炭素原子濃度が５×１０１７ａｔｏｍｓ／ｃｍ３以上２×１０１９ａｔｏｍｓ／ｃｍ３未満であり、かつシリコンエピタキシャル膜中に炭素欠陥が形成されているものであることを特徴とするエピタキシャルウェーハの炭素欠陥が形成されたシリコンエピタキシャル膜３上に、誘電体層７、および、シリコン単結晶膜９が、この順に構成された構造を有するものであることを特徴とするＳＯＩウェーハ８を提供できる。
【0063】
また、このようなＳＯＩウェーハ８は、高周波デバイス用ウェーハとして好適である。
【0064】
また、本発明の実施の形態によれば、抵抗率が１０Ω・ｃｍ以上５０００Ω・ｃｍ以下のシリコン単結晶基板１上に、減圧下で炭素原子濃度が５×１０１７ａｔｏｍｓ／ｃｍ３以上２×１０１９ａｔｏｍｓ／ｃｍ３未満のシリコンエピタキシャル膜を気相成長させた後、熱処理温度が９００℃以上１１００℃以下かつ熱処理時間が１時間以上３６時間以下の条件で熱処理することで、シリコンエピタキシャル膜中に炭素欠陥を形成するエピタキシャルウェーハの製造方法によりエピタキシャルウェーハを製造し、エピタキシャルウェーハの炭素欠陥が形成されたシリコンエピタキシャル膜３と、表面に誘電体層７が形成されたシリコン単結晶基板６とを、誘電体層７を介して貼り合わせることを特徴とするＳＯＩウェーハ８の製造方法を提供できる。
【0065】
また、高周波デバイス用ウェーハとして好適なＳＯＩウェーハ８の製造方法を提供できる。
【0066】
［高調波特性］
エピタキシャルウェーハやＳＯＩウェーハの高調波特性の測定について説明する。
エピタキシャルウェーハやＳＯＩウェーハの高調波特性の測定について説明する。
【0067】
“ＳＯＩウェーハの場合”
ＳＯＩウェーハの高調波特性の測定は以下のようにして行う。２次高調波特性（２ＨＤ特性）は、まず、最も上のシリコン単結晶膜を除去した後に、誘電体層（例えば酸化膜）上に金属（例えばアルミニウム）でＣｏ－ｐｌａｎａｒ Ｗａｖｅｇｕｉｄｅ（ＣＰＷ）を形成し、この金属電極の両端にプローブを接地させる。その後、電極のどちらか一方から高周波信号を入力し、もう片側から出力される２次高調波を測定する（例えば入力信号の周波数：１ＧＨｚ、入力電力：１５ｄＢｍ）。
ＳＯＩウェーハの高調波特性の測定は以下のようにして行う。２次高調波特性（２ＨＤ特性）は、まず、最も上のシリコン単結晶膜を除去した後に、誘電体層（例えば酸化膜）上に金属（例えばアルミニウム）でＣｏ－ｐｌａｎａｒ Ｗａｖｅｇｕｉｄｅ（ＣＰＷ）を形成し、この金属電極の両端にプローブを接地させる。その後、電極のどちらか一方から高周波信号を入力し、もう片側から出力される２次高調波を測定する（例えば入力信号の周波数：１ＧＨｚ、入力電力：１５ｄＢｍ）。
【0068】
その結果、シリコン単結晶基板上の炭素ドープシリコンエピタキシャル膜において熱処理で炭素欠陥が形成されている場合、トラップリッチ層のトラップ密度が熱処理前と比べて高まっており、その結果キャリア捕獲能力が向上するので、シリコン単結晶基板が高抵抗率ではない場合であっても優れた２次高調波特性を得ることができる。
【0069】
高調波特性は、炭素欠陥が形成されたシリコンエピタキシャル膜の厚さが大きいほど向上する。
【0070】
“エピタキシャルウェーハの場合”
エピタキシャルウェーハの高調波特性の測定は以下のようにして行う。シリコン単結晶基板上に炭素ドープシリコンエピタキシャル膜を形成した後、熱処理によって炭素欠陥が形成されたシリコンエピタキシャル膜を有するエピタキシャルウェーハの２次高調波特性を測定する場合は、上記と同様の手順で、炭素欠陥が形成されたシリコンエピタキシャル膜上に金属（例えばアルミニウム）でＣｏ－ｐｌａｎａｒ Ｗａｖｅｇｕｉｄｅ（ＣＰＷ）を形成し、この金属電極の両端にプローブを接地させる。その後、電極のどちらか一方から高周波信号を入力し、もう片側から出力される２次高調波を測定する（例えば入力信号の周波数：１ＧＨｚ、入力電力：１５ｄＢｍ）。
エピタキシャルウェーハの高調波特性の測定は以下のようにして行う。シリコン単結晶基板上に炭素ドープシリコンエピタキシャル膜を形成した後、熱処理によって炭素欠陥が形成されたシリコンエピタキシャル膜を有するエピタキシャルウェーハの２次高調波特性を測定する場合は、上記と同様の手順で、炭素欠陥が形成されたシリコンエピタキシャル膜上に金属（例えばアルミニウム）でＣｏ－ｐｌａｎａｒ Ｗａｖｅｇｕｉｄｅ（ＣＰＷ）を形成し、この金属電極の両端にプローブを接地させる。その後、電極のどちらか一方から高周波信号を入力し、もう片側から出力される２次高調波を測定する（例えば入力信号の周波数：１ＧＨｚ、入力電力：１５ｄＢｍ）。
【0071】
その結果、ＳＯＩウェーハの場合と同様、シリコン単結晶基板上の炭素ドープシリコンエピタキシャル膜において熱処理で炭素欠陥が形成されている場合、トラップリッチ層のトラップ密度が熱処理前と比べて高まっており、その結果キャリア捕獲能力が向上するので、シリコン単結晶基板が高抵抗率ではない場合でも優れた２次高調波特性を得ることができる。
【0072】
このように、本発明のエピタキシャルウェーハ及びＳＯＩウェーハは、２次高調波特性を向上させることができ、高周波デバイス用ウェーハとして適している
【実施例0073】
以下、実験例１から実験例４を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
【0074】
（実験例１）
図１に沿って本発明のエピタキシャルウェーハを製造した。減圧ＣＶＤ装置によりチョクラルスキー法によって製造されたインゴットをスライスして得た直径３００ｍｍのシリコン単結晶基板１上に、炭素の原料ガスとしてモノメチルシランを用いて炭素ドープシリコンエピタキシャル膜２（炭素原子濃度：２．０×１０１８～２．０×１０１９ ａｔｏｍｓ／ｃｍ３、膜厚：５．５μｍ）を形成した。成膜後、得られたエピタキシャルウェーハに対して、酸素雰囲気下、１０００℃、１２時間の熱処理を実施することでシリコンエピタキシャル膜に炭素欠陥を形成した
図１に沿って本発明のエピタキシャルウェーハを製造した。減圧ＣＶＤ装置によりチョクラルスキー法によって製造されたインゴットをスライスして得た直径３００ｍｍのシリコン単結晶基板１上に、炭素の原料ガスとしてモノメチルシランを用いて炭素ドープシリコンエピタキシャル膜２（炭素原子濃度：２．０×１０１８～２．０×１０１９ ａｔｏｍｓ／ｃｍ３、膜厚：５．５μｍ）を形成した。成膜後、得られたエピタキシャルウェーハに対して、酸素雰囲気下、１０００℃、１２時間の熱処理を実施することでシリコンエピタキシャル膜に炭素欠陥を形成した
【0075】
エピタキシャルウェーハの構造を調査するため、成膜時の炭素原子濃度を７．０×１０１８ ａｔｏｍｓ／ｃｍ３としたエピタキシャルウェーハと、炭素原子濃度を２．０×１０１９ ａｔｏｍｓ／ｃｍ３としたエピタキシャルウェーハを用いて、熱処理後にＴＥＭ観察を実施した。ＴＥＭ観察では、炭素欠陥が形成されたシリコンエピタキシャル膜３とシリコン単結晶基板１との界面を含む平面方向のＴＥＭ像（図３）と、炭素欠陥が形成されたシリコンエピタキシャル膜３の表面（ｓｕｒｆａｃｅ）と、炭素欠陥が形成されたシリコンエピタキシャル膜３とシリコン単結晶基板１との界面（ｉｎｔｅｒｆａｃｅ）を含む断面方向のＴＥＭ像（図４）とを、それぞれ取得した。ここで、図３はシリコンエピタキシャル膜と基板界面を含むような深さ位置で切り出した薄片試料（厚さ約５００ｎｍ）の平面ＴＥＭ像であり、図４はシリコンエピタキシャル膜と基板界面を含むよう切り出した薄片試料（厚さ約５００ｎｍ）の断面ＴＥＭ像である。その結果、成膜時の炭素原子濃度を７．０×１０１８ ａｔｏｍｓ／ｃｍ３としたエピタキシャルウェーハでは、成膜後に熱処理を加えることで黒色の炭素欠陥がシリコンエピタキシャル膜全体で形成されていることが判明した。
【0076】
それに対して、成膜時の炭素原子濃度を２．０×１０１９ ａｔｏｍｓ／ｃｍ３としたエピタキシャルウェーハでは、成膜後に熱処理を加えることで炭素欠陥ではない白色欠陥が形成されていること（白色欠陥が形成されたシリコンエピタキシャル膜１０の出現）が判明した（図５参照）。ここで、図５はシリコンエピタキシャル膜と基板界面を含むような深さ位置で切り出した薄片試料（厚さ約５００ｎｍ）の平面ＴＥＭ像である。
【0077】
製造した実験例１のエピタキシャルウェーハ（炭素原子濃度：２．０×１０１８～２．０×１０１９ ａｔｏｍｓ／ｃｍ３、膜厚：５．５μｍ）のトラップ密度を調査するため、μ－ＰＣＤ法によるキャリアライフタイムを測定した。その結果、実験例１のエピタキシャルウェーハのキャリアライフタイムは、炭素原子濃度が２．０×１０１８ａｔｏｍｓ／ｃｍ３のウェーハは約３８４μｓ、炭素原子濃度が７．０×１０１８ ａｔｏｍｓ／ｃｍ３のウェーハは約１４５μｓ、炭素原子濃度が２．０×１０１９ ａｔｏｍｓ／ｃｍ３のウェーハは約１０６μｓであることがわかった（図６参照）。ここで、図６は、実験例１における熱処理によって炭素欠陥が形成されたエピタキシャルウェーハと、後述する実験例２における熱処理を施していない場合のエピタキシャルウェーハのライフタイム測定結果である。
【0078】
続いて、実験例１のエピタキシャルウェーハの高調波特性を調査するため、２次高調波特性を測定した。炭素欠陥が形成されたシリコンエピタキシャル膜上に線路長２２００μｍのアルミニウム電極を形成し、２次高調波特性を測定した。その結果、入力信号の周波数を１ＧＨｚとした場合の２次高調波特性は、炭素原子濃度が２．０×１０１８ａｔｏｍｓ／ｃｍ３のウェーハは約－１９．６ｄＢｍ、炭素原子濃度が７．０×１０１８ ａｔｏｍｓ／ｃｍ３のウェーハは約－１９．０ｄＢｍ、炭素原子濃度が２．０×１０１９ ａｔｏｍｓ／ｃｍ３のウェーハは約－１９．５ｄＢｍであった。この結果は、実験例１のエピタキシャルウェーハが２次高調波を低減できることを示している（図７参照）。ここで、図７は、実験例１における熱処理によって炭素欠陥が形成されたエピタキシャルウェーハと、後述する実験例２における熱処理を施していない場合のエピタキシャルウェーハの２次高調波特性と炭素原子濃度の関係を示したグラフである。
【0079】
（実験例２）
実験例１のエピタキシャルウェーハと同様の手法で、唯一成膜後に熱処理を実施していない点のみが異なるエピタキシャルウェーハを製造した。まず、減圧ＣＶＤ装置によりチョクラルスキー法によって製造されたインゴットをスライスして得た直径３００ｍｍのシリコン単結晶基板上に、炭素の原料ガスとしてモノメチルシランを用いて炭素ドープシリコンエピタキシャル膜（炭素原子濃度：２．０×１０１８～２．０×１０１９ ａｔｏｍｓ／ｃｍ３、膜厚：５．５μｍ）を形成することで、実験例２のエピタキシャルウェーハを用意した。
実験例１のエピタキシャルウェーハと同様の手法で、唯一成膜後に熱処理を実施していない点のみが異なるエピタキシャルウェーハを製造した。まず、減圧ＣＶＤ装置によりチョクラルスキー法によって製造されたインゴットをスライスして得た直径３００ｍｍのシリコン単結晶基板上に、炭素の原料ガスとしてモノメチルシランを用いて炭素ドープシリコンエピタキシャル膜（炭素原子濃度：２．０×１０１８～２．０×１０１９ ａｔｏｍｓ／ｃｍ３、膜厚：５．５μｍ）を形成することで、実験例２のエピタキシャルウェーハを用意した。
【0080】
このエピタキシャルウェーハのトラップ密度を調査するため、μ－ＰＣＤ法によるキャリアライフタイムを測定した。その結果、実験例２のエピタキシャルウェーハのキャリアライフタイムは、炭素原子濃度が２．０×１０１８ａｔｏｍｓ／ｃｍ３のウェーハは約９５３μｓ、炭素原子濃度が７．０×１０１８ ａｔｏｍｓ／ｃｍ３のウェーハは約８０５μｓ、炭素原子濃度が２．０×１０１９ ａｔｏｍｓ／ｃｍ３のウェーハは約１０１μｓであることがわかった。図６を参照して、実験例１と実験例２を比較すると、実験例１の方がキャリアライフタイムを低減できており、この結果は、実験例１のエピタキシャルウェーハは熱処理によってトラップ密度が大幅に増加したことを示している。
【0081】
続いて、このエピタキシャルウェーハの高調波特性を調査するため、２次高調波特性を測定した。シリコンエピタキシャル膜上に線路長２２００μｍのアルミニウム電極を形成し、２次高調波特性を測定した。その結果、入力信号の周波数を１ＧＨｚとした場合の２次高調波特性は、炭素原子濃度が２．０×１０１８ａｔｏｍｓ／ｃｍ３のウェーハは約－１８．８ｄＢｍ、炭素原子濃度が７．０×１０１８ ａｔｏｍｓ／ｃｍ３のウェーハは約－１８．５ｄＢｍ、炭素原子濃度が２．０×１０１９ ａｔｏｍｓ／ｃｍ３のウェーハは約－１９．３ｄＢｍであった。図７を参照して、実験例１と実験例２を比較すると、実験例１の方が２次高調波特性を低減できており、この結果は、実験例１のエピタキシャルウェーハは熱処理によって２次高調波を低減する能力が向上したことを示している。
【0082】
以上の結果より、炭素ドープシリコンエピタキシャル膜の炭素原子濃度を２×１０１８ａｔｏｍｓ／ｃｍ３以上２×１０１９ａｔｏｍｓ／ｃｍ３未満とし、熱処理によって炭素欠陥が形成されたシリコンエピタキシャル膜を有したエピタキシャルウェーハを作製することで、高周波特性に優れたエピタキシャルウェーハが得られることがわかった。
【0083】
（実験例３）
図２に沿って、本発明のＳＯＩウェーハを製造した。まず、直径３００ｍｍのシリコン単結晶基板１上に炭素原子濃度が２×１０１８ａｔｏｍｓ／ｃｍ３以上２×１０１９ａｔｏｍｓ／ｃｍ３未満の炭素ドープシリコンエピタキシャル膜２（膜厚：５．５μｍ）を実験例１と同様の条件で成膜したエピタキシャルウェーハを用意し、成膜後、得られたエピタキシャルウェーハに対して、酸素雰囲気下、１０００℃、１２時間の熱処理を実施することでシリコンエピタキシャル膜に炭素欠陥を形成した。これをベースウェーハ（第１の基板４）とした。別途、直径３００ｍｍのシリコン単結晶基板６の表面に誘電体層７として厚さ４００ｎｍの酸化膜を形成したシリコンウェーハをボンドウェーハ（第２の基板５）として用意した。次に、ベースウェーハの炭素欠陥が形成されたシリコンエピタキシャル膜３の面と、ボンドウェーハの酸化膜面（誘電体層７の表面）を接合し、ボンドウェーハ側のシリコン単結晶基板６を研磨することで、シリコン単結晶膜を１μｍ残したＳＯＩウェーハ８とした。
図２に沿って、本発明のＳＯＩウェーハを製造した。まず、直径３００ｍｍのシリコン単結晶基板１上に炭素原子濃度が２×１０１８ａｔｏｍｓ／ｃｍ３以上２×１０１９ａｔｏｍｓ／ｃｍ３未満の炭素ドープシリコンエピタキシャル膜２（膜厚：５．５μｍ）を実験例１と同様の条件で成膜したエピタキシャルウェーハを用意し、成膜後、得られたエピタキシャルウェーハに対して、酸素雰囲気下、１０００℃、１２時間の熱処理を実施することでシリコンエピタキシャル膜に炭素欠陥を形成した。これをベースウェーハ（第１の基板４）とした。別途、直径３００ｍｍのシリコン単結晶基板６の表面に誘電体層７として厚さ４００ｎｍの酸化膜を形成したシリコンウェーハをボンドウェーハ（第２の基板５）として用意した。次に、ベースウェーハの炭素欠陥が形成されたシリコンエピタキシャル膜３の面と、ボンドウェーハの酸化膜面（誘電体層７の表面）を接合し、ボンドウェーハ側のシリコン単結晶基板６を研磨することで、シリコン単結晶膜を１μｍ残したＳＯＩウェーハ８とした。
【0084】
（実験例４）
実験例３のエピタキシャルウェーハと同様の手法で、唯一炭素ドープエピタキシャル膜の成膜後に熱処理を実施していない点のみが異なるエピタキシャルウェーハを製造した。まず、直径３００ｍｍのシリコン単結晶基板１上に炭素原子濃度が２．０×１０１８ ａｔｏｍｓ／ｃｍ３の炭素ドープシリコンエピタキシャル膜２（膜厚：５．５μｍ）を実験例１と同様の条件で成膜したエピタキシャルウェーハを用意し、これをベースウェーハとした。別途、直径３００ｍｍのシリコン単結晶基板６の表面に誘電体層７として厚さ４００ｎｍの酸化膜を形成したシリコンウェーハをボンドウェーハとして用意した。次に、ベースウェーハの炭素ドープシリコンエピタキシャル膜２の面と、ボンドウェーハの酸化膜面（誘電体層７の表面）を接合し、ボンドウェーハ側のシリコン単結晶基板６を研磨することで、シリコン単結晶膜を１μｍ残したＳＯＩウェーハとした。
実験例３のエピタキシャルウェーハと同様の手法で、唯一炭素ドープエピタキシャル膜の成膜後に熱処理を実施していない点のみが異なるエピタキシャルウェーハを製造した。まず、直径３００ｍｍのシリコン単結晶基板１上に炭素原子濃度が２．０×１０１８ ａｔｏｍｓ／ｃｍ３の炭素ドープシリコンエピタキシャル膜２（膜厚：５．５μｍ）を実験例１と同様の条件で成膜したエピタキシャルウェーハを用意し、これをベースウェーハとした。別途、直径３００ｍｍのシリコン単結晶基板６の表面に誘電体層７として厚さ４００ｎｍの酸化膜を形成したシリコンウェーハをボンドウェーハとして用意した。次に、ベースウェーハの炭素ドープシリコンエピタキシャル膜２の面と、ボンドウェーハの酸化膜面（誘電体層７の表面）を接合し、ボンドウェーハ側のシリコン単結晶基板６を研磨することで、シリコン単結晶膜を１μｍ残したＳＯＩウェーハとした。
【0085】
これらの（実験例３）及び（実験例４）のＳＯＩウェーハの単結晶層を研磨して除去し、酸化膜層を露出させた後、酸化膜上に線路長２２００μｍのアルミニウム電極を形成し、実験例１と同様の手順で２次高調波特性を測定した結果、（実験例３）の方が（実験例４）よりも－１ｄＢ程度良好であることがわかった。以上の結果より、（実験例３）に示したように炭素ドープシリコンエピタキシャル膜の炭素原子濃度を２×１０１８ａｔｏｍｓ／ｃｍ３以上２×１０１９ａｔｏｍｓ／ｃｍ３未満とし、熱処理によって炭素欠陥が形成されたシリコンエピタキシャル膜３を有したＳＯＩウェーハ８を作製することで、高周波特性に優れたＳＯＩウェーハ８が得られることがわかった。
【0086】
本発明は上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【符号の説明】
【0087】
１、６…シリコン単結晶基板、 ２…炭素ドープシリコンエピタキシャル膜、 ３…炭素欠陥が形成されたシリコンエピタキシャル膜、 ４…第１の基板、 ５…第２の基板、 ７…誘電体層、 ８…ＳＯＩウェーハ、 ９…薄膜化したシリコン単結晶膜（シリコン単結晶膜）、 １０…白色欠陥が形成されたシリコンエピタキシャル膜。
Ｓ１、Ｓ２、Ｓ３、Ｓ４…ステップ。
Ｓ１、Ｓ２、Ｓ３、Ｓ４…ステップ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】