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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024135834
(43)【公開日】2024-10-04
(54)【発明の名称】光制御デバイスおよびその製造方法
(51)【国際特許分類】
G02F 1/295 20060101AFI20240927BHJP
G02B 6/12 20060101ALI20240927BHJP
G02B 6/125 20060101ALI20240927BHJP
G02B 6/13 20060101ALI20240927BHJP
【ＦＩ】
G02F1/295
G02B6/12 363
G02B6/125 301
G02B6/12 371
G02B6/13
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2023046717
(22)【出願日】2023-03-23
(71)【出願人】
【識別番号】000004352
【氏名又は名称】日本放送協会
(74)【代理人】
【識別番号】110001807
【氏名又は名称】弁理士法人磯野国際特許商標事務所
(72)【発明者】
【氏名】難波 正和
(72)【発明者】
【氏名】柴崎 純一
(72)【発明者】
【氏名】宮本 裕司
(72)【発明者】
【氏名】三浦 雅人
(72)【発明者】
【氏名】平野 芳邦
【テーマコード（参考）】
2H147
2K102
【Ｆターム（参考）】
2H147AB11
2H147AB31
2H147AB36
2H147AC01
2H147BC01
2H147BC03
2H147BC05
2H147BE22
2H147BG04
2H147CD02
2H147CD04
2H147CD11
2H147DA08
2H147DA10
2H147EA02A
2H147EA13C
2H147EA14B
2H147EA19A
2H147EA43A
2H147FA03
2H147FA06
2H147FA09
2H147FC02
2H147FC03
2H147FC08
2H147FD15
2H147FF08
2H147GA10
2K102AA21
2K102BA07
2K102BB04
2K102BB08
2K102BC04
2K102CA20
2K102CA28
2K102DC08
2K102DD01
2K102EA02
2K102EA07
2K102EA12
2K102EA16
2K102EA21
2K102EB01
2K102EB20
(57)【要約】
【課題】導波路を半導体集積回路上に備え配線を容易にした小型な光制御デバイスを提供する。
【解決手段】光制御デバイス１は、複数の駆動回路３１にそれぞれ導通した複数の下部電極３３を有し半導体集積回路からなる位相制御部駆動回路部３０と、位相制御部駆動回路部３０の上に搭載された光フェーズドアレイ２とを備え、光フェーズドアレイ２は、複数のＳｉ3Ｎ4導波路８ａと、複数のＥＯポリマー導波路９と、Ｓｉ3Ｎ4導波路８ａの延長線上に設けられたＳｉ3Ｎ4導波路８ｂと、複数の下部電極３３に共通に形成された上部電極３５とを有し、ＥＯポリマー導波路９とＳｉ3Ｎ4導波路８ａ，８ｂとは高さが異なり、ＥＯポリマー導波路９とＳｉ3Ｎ4８ａ，８ｂとが平面視において重なる領域を有し、複数の下部電極３３は、Ｓｉ3Ｎ4導波路８ａとＳｉ3Ｎ4導波路８ｂとの間の領域に高さを異ならせてＥＯポリマー導波路９に沿ってそれぞれ形成されている。
【選択図】図１
【解決手段】光制御デバイス１は、複数の駆動回路３１にそれぞれ導通した複数の下部電極３３を有し半導体集積回路からなる位相制御部駆動回路部３０と、位相制御部駆動回路部３０の上に搭載された光フェーズドアレイ２とを備え、光フェーズドアレイ２は、複数のＳｉ3Ｎ4導波路８ａと、複数のＥＯポリマー導波路９と、Ｓｉ3Ｎ4導波路８ａの延長線上に設けられたＳｉ3Ｎ4導波路８ｂと、複数の下部電極３３に共通に形成された上部電極３５とを有し、ＥＯポリマー導波路９とＳｉ3Ｎ4導波路８ａ，８ｂとは高さが異なり、ＥＯポリマー導波路９とＳｉ3Ｎ4８ａ，８ｂとが平面視において重なる領域を有し、複数の下部電極３３は、Ｓｉ3Ｎ4導波路８ａとＳｉ3Ｎ4導波路８ｂとの間の領域に高さを異ならせてＥＯポリマー導波路９に沿ってそれぞれ形成されている。
【選択図】図１
【特許請求の範囲】
【請求項1】
光フェーズドアレイを駆動する複数の駆動回路が埋め込まれ前記複数の駆動回路にそれぞれ導通した複数の第１電極を有し半導体集積回路からなる位相制御部駆動回路部と、
前記位相制御部駆動回路部の上に搭載された光フェーズドアレイと、を備え、
前記光フェーズドアレイは、
複数の入力側無機導波路を有し入射光を複数チャンネルに分離する光分離部と、
複数チャンネルに分離された光を導波する複数のＥＯポリマー導波路を有する位相制御部と、
複数の入力側無機導波路の延長線上に複数の出力側無機導波路をそれぞれ有し位相制御された光を導波するマルチ光導波路部と、
前記複数の第１電極のそれぞれに高さを異ならせて平面視において重なるように前記位相制御部の上に形成された共通の第２電極と、を有し、
前記ＥＯポリマー導波路の高さと、前記入力側無機導波路および出力側無機導波路の高さと、は異ならせて、前記ＥＯポリマー導波路と、前記入力側無機導波路および出力側無機導波路と、が平面視において重なる領域を有し、
前記位相制御部駆動回路部において前記複数の第１電極は、前記入力側無機導波路と前記出力側無機導波路との間の領域に、高さを異ならせて前記ＥＯポリマー導波路に沿ってそれぞれ形成されていることを特徴とする光制御デバイス。
前記位相制御部駆動回路部の上に搭載された光フェーズドアレイと、を備え、
前記光フェーズドアレイは、
複数の入力側無機導波路を有し入射光を複数チャンネルに分離する光分離部と、
複数チャンネルに分離された光を導波する複数のＥＯポリマー導波路を有する位相制御部と、
複数の入力側無機導波路の延長線上に複数の出力側無機導波路をそれぞれ有し位相制御された光を導波するマルチ光導波路部と、
前記複数の第１電極のそれぞれに高さを異ならせて平面視において重なるように前記位相制御部の上に形成された共通の第２電極と、を有し、
前記ＥＯポリマー導波路の高さと、前記入力側無機導波路および出力側無機導波路の高さと、は異ならせて、前記ＥＯポリマー導波路と、前記入力側無機導波路および出力側無機導波路と、が平面視において重なる領域を有し、
前記位相制御部駆動回路部において前記複数の第１電極は、前記入力側無機導波路と前記出力側無機導波路との間の領域に、高さを異ならせて前記ＥＯポリマー導波路に沿ってそれぞれ形成されていることを特徴とする光制御デバイス。
【請求項2】
前記入力側無機導波路および出力側無機導波路のコアは、Ｓｉ3Ｎ4で形成されていることを特徴とする請求項１に記載の光制御デバイス。
【請求項3】
半導体集積回路からなる位相制御部駆動回路部と、光フェーズドアレイと、が一体に形成された光制御デバイスの製造方法であって、
複数の駆動回路が埋め込まれ、前記複数の駆動回路にそれぞれ導通した複数の第１電極を有する駆動回路基板を形成する工程と、
半導体集積回路の耐熱温度を超える温度で、犠牲基板の上に無機材料からなる膜を成膜する工程と、
前記無機材料からなる膜をパターニングして入力側無機導波路と、前記入力側無機導波路の延長線上に配置された出力側無機導波路と、の組を複数備える導波路基板を形成する工程と、
前記入力側無機導波路と前記出力側無機導波路との間の領域に前記第１電極が平面視において重なるように、前記駆動回路基板と前記導波路基板とを接合する工程と、
前記犠牲基板を除去して露出させた表面に、前記入力側無機導波路と前記出力側無機導波路とにそれぞれ平面視において重なるようにＥＯポリマー膜を積層する工程と、
前記ＥＯポリマー膜を分割して前記入力側無機導波路と前記出力側無機導波路との組に沿ったＥＯポリマー導波路を複数形成する工程と、
前記複数の第１電極に平面視において重なるように前記複数のＥＯポリマー導波路の上に共通の第２電極を形成する工程と、を有することを特徴とする光制御デバイスの製造方法。
複数の駆動回路が埋め込まれ、前記複数の駆動回路にそれぞれ導通した複数の第１電極を有する駆動回路基板を形成する工程と、
半導体集積回路の耐熱温度を超える温度で、犠牲基板の上に無機材料からなる膜を成膜する工程と、
前記無機材料からなる膜をパターニングして入力側無機導波路と、前記入力側無機導波路の延長線上に配置された出力側無機導波路と、の組を複数備える導波路基板を形成する工程と、
前記入力側無機導波路と前記出力側無機導波路との間の領域に前記第１電極が平面視において重なるように、前記駆動回路基板と前記導波路基板とを接合する工程と、
前記犠牲基板を除去して露出させた表面に、前記入力側無機導波路と前記出力側無機導波路とにそれぞれ平面視において重なるようにＥＯポリマー膜を積層する工程と、
前記ＥＯポリマー膜を分割して前記入力側無機導波路と前記出力側無機導波路との組に沿ったＥＯポリマー導波路を複数形成する工程と、
前記複数の第１電極に平面視において重なるように前記複数のＥＯポリマー導波路の上に共通の第２電極を形成する工程と、を有することを特徴とする光制御デバイスの製造方法。
【請求項4】
半導体集積回路からなる位相制御部駆動回路部と、光フェーズドアレイと、が一体に形成された光制御デバイスの製造方法であって、
複数の駆動回路が埋め込まれ、前記複数の駆動回路にそれぞれ導通した複数の接触電極を有する駆動回路基板を形成する工程と、
半導体集積回路の耐熱温度を超える温度で、犠牲基板の上に無機材料からなる膜を成膜する工程と、
前記無機材料からなる膜をパターニングして入力側無機導波路と、前記入力側無機導波路の延長線上に配置された出力側無機導波路と、の組を複数形成する工程と、
前記入力側無機導波路と前記出力側無機導波路との間の領域に第１電極をそれぞれ形成して導波路基板を形成する工程と、
前記複数の接触電極と複数の前記第１電極とがそれぞれ対向するように前記駆動回路基板と前記導波路基板とを接合する工程と、
前記犠牲基板を除去して露出させた表面に前記入力側無機導波路と前記出力側無機導波路とにそれぞれ平面視において重なるようにＥＯポリマー膜を積層する工程と、
前記ＥＯポリマー膜を分割して前記入力側無機導波路と前記出力側無機導波路に沿ったＥＯポリマー導波路を複数形成する工程と、
前記複数の第１電極に平面視において重なるように前記複数のＥＯポリマー導波路の上に共通の第２電極を形成する工程と、を有することを特徴とする光制御デバイスの製造方法。
複数の駆動回路が埋め込まれ、前記複数の駆動回路にそれぞれ導通した複数の接触電極を有する駆動回路基板を形成する工程と、
半導体集積回路の耐熱温度を超える温度で、犠牲基板の上に無機材料からなる膜を成膜する工程と、
前記無機材料からなる膜をパターニングして入力側無機導波路と、前記入力側無機導波路の延長線上に配置された出力側無機導波路と、の組を複数形成する工程と、
前記入力側無機導波路と前記出力側無機導波路との間の領域に第１電極をそれぞれ形成して導波路基板を形成する工程と、
前記複数の接触電極と複数の前記第１電極とがそれぞれ対向するように前記駆動回路基板と前記導波路基板とを接合する工程と、
前記犠牲基板を除去して露出させた表面に前記入力側無機導波路と前記出力側無機導波路とにそれぞれ平面視において重なるようにＥＯポリマー膜を積層する工程と、
前記ＥＯポリマー膜を分割して前記入力側無機導波路と前記出力側無機導波路に沿ったＥＯポリマー導波路を複数形成する工程と、
前記複数の第１電極に平面視において重なるように前記複数のＥＯポリマー導波路の上に共通の第２電極を形成する工程と、を有することを特徴とする光制御デバイスの製造方法。
【請求項5】
前記入力側無機導波路および出力側無機導波路のコアは、Ｓｉ3Ｎ4で形成されていることを特徴とする請求項３または請求項４に記載の光制御デバイスの製造方法。
【請求項6】
前記犠牲基板の上に無機材料からなる膜を成膜する工程の前に、前記犠牲基板の表面に酸化膜を成膜する工程を有し、
前記犠牲基板の表面に成膜された酸化膜の上に半導体集積回路の耐熱温度を超える温度で前記無機材料からなる膜を成膜することを特徴とする請求項３または請求項４に記載の光制御デバイスの製造方法。
前記犠牲基板の表面に成膜された酸化膜の上に半導体集積回路の耐熱温度を超える温度で前記無機材料からなる膜を成膜することを特徴とする請求項３または請求項４に記載の光制御デバイスの製造方法。
【請求項7】
前記酸化膜は、ＳｉＯ2からなり、
前記犠牲基板は、Ｓｉ基板からなり、
前記Ｓｉ基板からなる犠牲基板を、２フッ化キセノンガスを用いたドライエッチングを用いて除去することで露出させたＳｉＯ2からなる酸化膜の表面に、前記ＥＯポリマー膜を積層することを特徴とする請求項６に記載の光制御デバイスの製造方法。
前記犠牲基板は、Ｓｉ基板からなり、
前記Ｓｉ基板からなる犠牲基板を、２フッ化キセノンガスを用いたドライエッチングを用いて除去することで露出させたＳｉＯ2からなる酸化膜の表面に、前記ＥＯポリマー膜を積層することを特徴とする請求項６に記載の光制御デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、光制御デバイスおよびその製造方法に係り、特に、導波路を半導体集積回路上に備える光制御デバイスおよびその製造方法に関する。
【背景技術】
【0002】
従来、マルチ光導波路と位相制御器とを用いた光フェーズドアレイが提案されている（例えば特許文献１参照）。図１２は、従来の光フェースアレイの一例を示す概略模式図である。図１２に示す光フェーズドアレイ１０１は、光入力部１０３と、光分離部１０４と、位相制御部１０５と、マルチ光導波路部１０６と、光出力端１０７と、を備えている。光フェーズドアレイ１０１は、これらの構成要素を基板１１０上に有した光フェーズドアレイチップとして構成される。なお、図１２では導波路１０８として光導波路コアのみ図示しており、コア周囲のクラッド層の図示を省略している。
【0003】
位相制御部１０５は、各導波路１０８の位相を制御するものである。位相制御部１０５は、各導波路１０８を伝搬する光の位相を制御するために異なる電圧をそれぞれ印加する制御電極である上部電極１３５と、各チャンネル共通の電極としての下部電極１３３と、を備えている。下部電極１３３と上部電極１３５とによってクラッド層を介して挟まれた各チャンネルの導波路コア領域は、それぞれ位相制御器として機能する。
【0004】
マルチ光導波路部１０６は、一例として８チャンネルの導波路１０８を有している。光フェーズドアレイ１０１には、チップ外部の装置である駆動回路３１から信号線を介して各チャンネルの位相制御のための電圧や信号などが入力される。図１２では、位相制御のための駆動回路３１を模式的に印加電圧の種別によって図示している。Ｖ１～Ｖ８は、８チャンネルの導波路１０８を個別に駆動する８個の駆動回路３１をそれぞれ模式的に示している。
【0005】
光フェーズドアレイは、各導波路に設けられた位相制御器によって導波路間の光の位相を制御することによって、光出力端からの光ビームを、回折と干渉を利用して偏向することができる。光出力端から離れた場所での光ビームの広がり角は、次の数式（１）に従う。
Ψ = sin-1 [1.22λ/（(N-1)・d）] （１）
ここで、λは光の波長、Nは導波路の本数、dは導波路ピッチをそれぞれ示す。
Ψ = sin-1 [1.22λ/（(N-1)・d）] （１）
ここで、λは光の波長、Nは導波路の本数、dは導波路ピッチをそれぞれ示す。
【0006】
数式（１）によれば、広がり角（スポット径に比例）の小さな、細い光ビームを作り出すには、導波路ピッチが一定である場合、導波路数を増やすことが必要になる。導波路数が増えると、導波路数に対応した位相制御器を駆動するための信号線が多くなり、これらの多数の信号線を光フェーズドアレイチップの外部に取り出さなければならない。必要な信号線の数の例として、１０２４本の導波路アレイを用いた光フェーズドアレイが報告されている（非特許文献１参照）。
このような多数の配線を外部の信号回路へ取り出すには、フレキシブルケーブルなどスペースを消費するような配線が必要になる。また、配線の取りまわしが長くなるため、浮遊静電容量などにより負荷が大きくなり高速駆動の妨げになる。
このような多数の配線を外部の信号回路へ取り出すには、フレキシブルケーブルなどスペースを消費するような配線が必要になる。また、配線の取りまわしが長くなるため、浮遊静電容量などにより負荷が大きくなり高速駆動の妨げになる。
【0007】
また、非特許文献２には、光導波路としてのＳｉ3Ｎ4導波路の作製プロセスが記載されている。非特許文献２に記載された技術は、Ｓｉ3Ｎ4導波路を半導体集積回路（ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）回路）上に形成することを前提としており、温度の低い（４００℃）プラズマ励起化学気相成長蒸着（ＰＥ－ＣＶＤ：plasma-enhanced chemical vapor deposition）による成膜を用いている。
なお、位相制御部の光導波路にＥＯ効果を持つポリマー（ＥＯポリマー）を用いた光フェーズドアレイが報告されている（非特許文献３参照）。
なお、位相制御部の光導波路にＥＯ効果を持つポリマー（ＥＯポリマー）を用いた光フェーズドアレイが報告されている（非特許文献３参照）。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開２０２２－１３３０３１号公報
【非特許文献】
【0009】
【非特許文献1】Guangzhen Luo et. al., “1024-channel Passive Optical Phased Array with High Angular Resolution”, Asia Communications and Photonics Conference 2021, T3D.5 (2021).
【非特許文献2】A. Z. Subramanian et. al., “Low-Loss Single mode PECVD Silicon Nitride Photonic Wire Waveguides for 532-900 nm Wavelength Window Fabricated Within a CMOS Pilot Line”, IEEE Photonics Journal, Vol. 5, No. 6, 2202809, (2013).
【非特許文献3】宮本裕司、外９名、“有機/無機積層型光フェーズドアレイの設計と試作”、2022年映像情報メディア学会年次大会講演予稿集、13C-5（2022）.
【発明の概要】
【発明が解決しようとする課題】
【0010】
光フェーズドアレイとその制御基板をコンパクトなものにするために、駆動回路を有する半導体集積回路（駆動回路ＬＳＩ）を、光フェーズドアレイ駆動制御チップとして作製し、その光フェーズドアレイ駆動制御チップに直接光フェーズドアレイを形成することが考えられる。しかし、例えばＳｉ3Ｎ4導波路を半導体集積回路（ＣＭＯＳ回路）上に形成する場合に、非特許文献２に記載された技術を適用すると、成膜したＳｉ3Ｎ4に次の問題がある。温度の低いＰＥ－ＣＶＤで成膜したＳｉ3Ｎ4は、Ｎ－Ｈ結合による欠陥が多く存在し、波長１５５０ｎｍ付近の光で吸収が起こり、測距や通信などの用途の光フェーズドアレイには使用することができない。
本発明は、以上のような問題点に鑑みてなされたものであり、導波路を半導体集積回路上に備え配線を容易にした小型な光制御デバイスおよびその製造方法を提供することを課題とする。
本発明は、以上のような問題点に鑑みてなされたものであり、導波路を半導体集積回路上に備え配線を容易にした小型な光制御デバイスおよびその製造方法を提供することを課題とする。
【課題を解決するための手段】
【0011】
前記課題を解決するために、本発明に係る光制御デバイスは、光フェーズドアレイを駆動する複数の駆動回路が埋め込まれ前記複数の駆動回路にそれぞれ導通した複数の第１電極を有し半導体集積回路からなる位相制御部駆動回路部と、前記位相制御部駆動回路部の上に搭載された光フェーズドアレイと、を備え、前記光フェーズドアレイは、複数の入力側無機導波路を有し入射光を複数チャンネルに分離する光分離部と、複数チャンネルに分離された光を導波する複数のＥＯポリマー導波路を有する位相制御部と、複数の入力側無機導波路の延長線上に複数の出力側無機導波路をそれぞれ有し位相制御された光を導波するマルチ光導波路部と、前記複数の第１電極のそれぞれに高さを異ならせて平面視において重なるように前記位相制御部の上に形成された共通の第２電極と、を有し、前記ＥＯポリマー導波路の高さと、前記入力側無機導波路および出力側無機導波路の高さと、は異ならせて、前記ＥＯポリマー導波路と、前記入力側無機導波路および出力側無機導波路と、が平面視において重なる領域を有し、前記位相制御部駆動回路部において前記複数の第１電極は、前記入力側無機導波路と前記出力側無機導波路との間の領域に、高さを異ならせて前記ＥＯポリマー導波路に沿ってそれぞれ形成されていることとした。
【0012】
かかる構成によれば、光制御デバイスの光フェーズドアレイにおいて、入力光は入力側無機導波路を進行し、入力側無機導波路とＥＯポリマー導波路とが高さを異ならせて平面視において重なる領域で光結合することでＥＯポリマー導波路へ進入し、ＥＯポリマー導波路と出力側無機導波路とが高さを異ならせて平面視において重なる領域で光結合することで出力側無機導波路へ進入し、外部に出射する。光制御デバイスにおいて、位相制御部駆動回路部に埋め込まれた駆動回路は、複数の第１電極を介して、位相制御部のＥＯポリマー導波路それぞれに個別の電圧を印加し、ＥＯポリマー導波路を伝搬する光の位相を制御することができる。光制御デバイスにおいて、駆動回路と制御電極である第１電極とは、半導体集積回路からなる位相制御部駆動回路部に設けられているので、光フェーズドアレイとその制御基板である位相制御部駆動回路部とをコンパクトなものとしている。これにより、光制御デバイスは、駆動回路と第１電極との距離を短縮することができる。したがって、光制御デバイスは、駆動回路から第１電極までの配線による浮遊容量を極力低減し、低消費電力化と高速な位相制御が可能となる。
【0013】
また、本発明の第１の観点に係る光制御デバイスの製造方法は、半導体集積回路からなる位相制御部駆動回路部と、光フェーズドアレイと、が一体に形成された光制御デバイスの製造方法であって、複数の駆動回路が埋め込まれ、前記複数の駆動回路にそれぞれ導通した複数の第１電極を有する駆動回路基板を形成する工程と、半導体集積回路の耐熱温度を超える温度で、犠牲基板の上に無機材料からなる膜を成膜する工程と、前記無機材料からなる膜をパターニングして入力側無機導波路と、前記入力側無機導波路の延長線上に配置された出力側無機導波路と、の組を複数備える導波路基板を形成する工程と、前記入力側無機導波路と前記出力側無機導波路との間の領域に前記第１電極が平面視において重なるように、前記駆動回路基板と前記導波路基板とを接合する工程と、前記犠牲基板を除去して露出させた表面に、前記入力側無機導波路と前記出力側無機導波路とにそれぞれ平面視において重なるようにＥＯポリマー膜を積層する工程と、前記ＥＯポリマー膜を分割して前記入力側無機導波路と前記出力側無機導波路との組に沿ったＥＯポリマー導波路を複数形成する工程と、前記複数の第１電極に平面視において重なるように前記複数のＥＯポリマー導波路の上に共通の第２電極を形成する工程と、を有することとした。
【0014】
かかる手順によれば、光制御デバイスの製造方法は、駆動回路基板および導波路基板を個別に形成する工程と、それら駆動回路基板と導波路基板とを接合する工程とを有しているので、駆動回路基板において特性を与えるプロセス温度に適切な値を適用することができると共に、導波路基板において特性を与えるプロセス温度に適切な値を適用することができる。光制御デバイスの製造方法は、半導体集積回路の耐熱温度を超える温度で犠牲基板の上に無機材料からなる膜を成膜するので、導波路基板に形成された入力側無機導波路および出力側無機導波路の不良を低減することができる。したがって、光制御デバイスの製造方法は、品質良好の入力側無機導波路および出力側無機導波路を半導体集積回路上に備えることで、配線を容易にした小型な光制御デバイスを製造することができる。
【0015】
また、本発明の第２の観点に係る光制御デバイスの製造方法は、半導体集積回路からなる位相制御部駆動回路部と、光フェーズドアレイと、が一体に形成された光制御デバイスの製造方法であって、複数の駆動回路が埋め込まれ、前記複数の駆動回路にそれぞれ導通した複数の接触電極を有する駆動回路基板を形成する工程と、半導体集積回路の耐熱温度を超える温度で、犠牲基板の上に無機材料からなる膜を成膜する工程と、前記無機材料からなる膜をパターニングして入力側無機導波路と、前記入力側無機導波路の延長線上に配置された出力側無機導波路と、の組を複数形成する工程と、前記入力側無機導波路と前記出力側無機導波路との間の領域に第１電極をそれぞれ形成して導波路基板を形成する工程と、前記複数の接触電極と複数の前記第１電極とがそれぞれ対向するように前記駆動回路基板と前記導波路基板とを接合する工程と、前記犠牲基板を除去して露出させた表面に前記入力側無機導波路と前記出力側無機導波路とにそれぞれ平面視において重なるようにＥＯポリマー膜を積層する工程と、前記ＥＯポリマー膜を分割して前記入力側無機導波路と前記出力側無機導波路に沿ったＥＯポリマー導波路を複数形成する工程と、前記複数の第１電極に平面視において重なるように前記複数のＥＯポリマー導波路の上に共通の第２電極を形成する工程と、を有することとした。
【0016】
かかる手順によれば、光制御デバイスの製造方法は、駆動回路基板および導波路基板を個別に形成する工程と、それら駆動回路基板と導波路基板とを接合する工程とを有しているので、駆動回路基板および導波路基板において、特性を与えるプロセス温度にそれぞれの基板にとって適切な値を適用することができる。光制御デバイスの製造方法は、駆動回路基板と導波路基板とを接合する前に、パターニングにより入力側無機導波路と出力側無機導波路とを形成するので、基板接合時における位置合わせの規制を低減することができる。光制御デバイスの製造方法は、半導体集積回路の耐熱温度を超える温度で犠牲基板の上に無機材料からなる膜を成膜するので、導波路基板に形成された入力側無機導波路および出力側無機導波路の不良を低減することができる。したがって、光制御デバイスの製造方法は、品質良好の入力側無機導波路および出力側無機導波路を半導体集積回路上に備えることで、配線を容易にした小型な光制御デバイスを製造することができる。
【発明の効果】
【0017】
本発明によれば、導波路を半導体集積回路上に備え配線を容易にした小型な光制御デバイスを提供することができる。また、本発明によれば、導波路を半導体集積回路上に備え配線を容易にした小型な光制御デバイスを製造することができる。
【図面の簡単な説明】
【0018】
【図1】第１実施形態に係る光制御デバイスを分解して示す概略模式図である。
【図2】（ａ）～（ｂ）は、第１実施形態に係る光制御デバイスの概略断面図である。
【図3】第１実施形態に係る光制御デバイスの製造工程の流れを示すフローチャートである。
【図4】（ａ）～（ｆ）は駆動回路基板を形成する工程を示す断面図である。
【図5】（ａ）～（ｈ）は導波路基板を形成する工程を示す断面図である。
【図6】（ａ）～（ｆ）は基板を貼り合わせてから完成させるまでの工程の前半を示す断面図である。
【図7】（ａ）～（ｆ）は基板を貼り合わせてから完成させるまでの工程の後半を示す断面図である。
【図8】（ａ）～（ｂ）は、変形例に係る光制御デバイスの概略断面図である。
【図9】第２実施形態に係る光制御デバイスの製造工程の流れを示すフローチャートである。
【図10】（ａ）～（ｆ）は駆動回路基板を形成する工程を示す断面図である。
【図11】（ａ）～（ｄ）は導波路基板を完成させてから基板を貼り合わせるまでの工程を示す断面図である。
【図12】従来のマルチ光導波路と位相制御器を用いた光フェースアレイの一例を示す概略模式図である。
【発明を実施するための形態】
【0019】
（第１実施形態）
［光制御デバイスの概要］
まず、図１、図２（ａ）および図２（ｂ）を参照して第１実施形態に係る光制御デバイス１の概要について説明する。参照する図面において、光制御デバイス１の幅方向をｘ軸、光制御デバイス１の高さ方向をｙ軸、光制御デバイス１の奥行き方向をｚ軸とする。また、一例として、導波路アレイを４本の導波路で表しているが、導波路アレイは、実際には、１６本、３２本、６４本、…のようにより多くの本数の導波路で構成される。導波路を便宜上、図２（ｂ）において左から、チャンネル１、チャンネル２、…と呼ぶ。
図２（ａ）は、光制御デバイス１のチャンネル１の導波路に沿ってｚ方向に切り出したときのｙｚ断面の要部を示す模式図である。図２（ａ）は、位相制御部５を含み、位相制御に必要なサイズの一部分を示している。なお、製造工程を説明するための図面を含む他のｙｚ断面を示す模式図についても同様の意味である。
図２（ｂ）は、光制御デバイス１の各チャンネルの導波路を横切ってｘ方向に切り出したときのｘｙ断面を示す模式図である。図２（ｂ）は、図２（ａ）のＩＩｂ－ＩＩｂ線における断面矢視図に相当するが、Ｓｉ3Ｎ4導波路８ａや駆動回路３１については直観的に把握しやすいように参考として配置して示している。なお、製造工程を説明するための図面を含む他のｘｙ断面を示す模式図についても同様の意味でこれらの部材を示している。
［光制御デバイスの概要］
まず、図１、図２（ａ）および図２（ｂ）を参照して第１実施形態に係る光制御デバイス１の概要について説明する。参照する図面において、光制御デバイス１の幅方向をｘ軸、光制御デバイス１の高さ方向をｙ軸、光制御デバイス１の奥行き方向をｚ軸とする。また、一例として、導波路アレイを４本の導波路で表しているが、導波路アレイは、実際には、１６本、３２本、６４本、…のようにより多くの本数の導波路で構成される。導波路を便宜上、図２（ｂ）において左から、チャンネル１、チャンネル２、…と呼ぶ。
図２（ａ）は、光制御デバイス１のチャンネル１の導波路に沿ってｚ方向に切り出したときのｙｚ断面の要部を示す模式図である。図２（ａ）は、位相制御部５を含み、位相制御に必要なサイズの一部分を示している。なお、製造工程を説明するための図面を含む他のｙｚ断面を示す模式図についても同様の意味である。
図２（ｂ）は、光制御デバイス１の各チャンネルの導波路を横切ってｘ方向に切り出したときのｘｙ断面を示す模式図である。図２（ｂ）は、図２（ａ）のＩＩｂ－ＩＩｂ線における断面矢視図に相当するが、Ｓｉ3Ｎ4導波路８ａや駆動回路３１については直観的に把握しやすいように参考として配置して示している。なお、製造工程を説明するための図面を含む他のｘｙ断面を示す模式図についても同様の意味でこれらの部材を示している。
【0020】
図１に示すように、光制御デバイス１は、位相制御部駆動回路部３０と、位相制御部駆動回路部３０の上に搭載された光フェーズドアレイ２と、を備えている。なお、説明の都合上、図１では、位相制御部駆動回路部３０と光フェーズドアレイ２とが分離して示しているが、本来は、位相制御部駆動回路部３０上に直接光フェーズドアレイ２が積層されており、両者は一体に形成されている。
位相制御部駆動回路部３０は、半導体集積回路からなり、光フェーズドアレイ２を駆動する複数の駆動回路３１が埋め込まれ、複数の駆動回路３１にそれぞれ導通した複数の下部電極（第１電極）３３を有している。
位相制御部駆動回路部３０は、半導体集積回路からなり、光フェーズドアレイ２を駆動する複数の駆動回路３１が埋め込まれ、複数の駆動回路３１にそれぞれ導通した複数の下部電極（第１電極）３３を有している。
【0021】
光フェーズドアレイ２は、光分離部４と、位相制御部５と、マルチ光導波路部６と、共通の上部電極（第２電極）３５と、を備えている。
光分離部４は、入射光を複数チャンネルに分離する。位相制御部５は、複数のＥＯポリマー導波路９を有している。複数のＥＯポリマー導波路９は、複数チャンネルに分離された光をそれぞれ導波する。
光分離部４は、複数のＳｉ3Ｎ4導波路（入力側無機導波路）８ａを有し、マルチ光導波路部６は、複数のＳｉ3Ｎ4導波路（出力側無機導波路）８ｂを有している。
複数のＳｉ3Ｎ4導波路８ｂは、位相制御された光をそれぞれ導波する。複数のＳｉ3Ｎ4導波路８ｂは、複数のＳｉ3Ｎ4導波路８ａの延長線上にそれぞれ設けられている。
上部電極３５は、複数の下部電極３３のそれぞれに高さ方向を異ならせ平面視において重なるように位相制御部５の上に形成されている。
光分離部４は、入射光を複数チャンネルに分離する。位相制御部５は、複数のＥＯポリマー導波路９を有している。複数のＥＯポリマー導波路９は、複数チャンネルに分離された光をそれぞれ導波する。
光分離部４は、複数のＳｉ3Ｎ4導波路（入力側無機導波路）８ａを有し、マルチ光導波路部６は、複数のＳｉ3Ｎ4導波路（出力側無機導波路）８ｂを有している。
複数のＳｉ3Ｎ4導波路８ｂは、位相制御された光をそれぞれ導波する。複数のＳｉ3Ｎ4導波路８ｂは、複数のＳｉ3Ｎ4導波路８ａの延長線上にそれぞれ設けられている。
上部電極３５は、複数の下部電極３３のそれぞれに高さ方向を異ならせ平面視において重なるように位相制御部５の上に形成されている。
【0022】
光制御デバイス１において、ＥＯポリマー導波路９の高さと、Ｓｉ3Ｎ4導波路８ａ，８ｂの高さと、は異ならせて、ＥＯポリマー導波路９と、Ｓｉ3Ｎ4導波路８ａ，８ｂと、が平面視において重なる領域を有している。
位相制御部駆動回路部３０において複数の下部電極３３は、Ｓｉ3Ｎ4導波路８ａとＳｉ3Ｎ4導波路８ｂとの間の領域に、高さを異ならせてＥＯポリマー導波路９に沿ってそれぞれ形成されている。
位相制御部駆動回路部３０において複数の下部電極３３は、Ｓｉ3Ｎ4導波路８ａとＳｉ3Ｎ4導波路８ｂとの間の領域に、高さを異ならせてＥＯポリマー導波路９に沿ってそれぞれ形成されている。
【0023】
［光制御デバイスの各部の構成］
光入力部３は、外部から光制御デバイス１に光を入力するための要素である。光入力部３へ光を入力する光源は、コヒーレンス性が優れ、偏波を整えられるレーザーがよいが、ＬＥＤ（発光ダイオード）やＳＬＤ（スーパールミネッセントダイオード）を用いてもよい。本実施形態では、光入力部３は、Ｓｉ3Ｎ4導波路８ａ，８ｂと同時に作製されるため、これら導波路と同様に、Ｓｉ3Ｎ4で作製されている。
光入力部３は、外部から光制御デバイス１に光を入力するための要素である。光入力部３へ光を入力する光源は、コヒーレンス性が優れ、偏波を整えられるレーザーがよいが、ＬＥＤ（発光ダイオード）やＳＬＤ（スーパールミネッセントダイオード）を用いてもよい。本実施形態では、光入力部３は、Ｓｉ3Ｎ4導波路８ａ，８ｂと同時に作製されるため、これら導波路と同様に、Ｓｉ3Ｎ4で作製されている。
【0024】
光分離部４は、光入力部３から入力した光を、位相制御部５を構成するＥＯポリマー導波路９の本数分だけ光を等強度で分配する要素である。本実施形態では、１入力４分岐の多モード干渉（１ｘ４ＭＭＩ）を用いて４本の導波路に光分配する。分配方法としては、１ｘ４ＭＭＩを用いるほか、１ｘｎＭＭＩ（ｎ：２以上の整数、例えば１ｘ２など）やＹ分岐を用いて、カスケード状に配置するなどしてもよい。本実施形態では、光分離部４はＳｉ3Ｎ4導波路８ａ，８ｂと同時に作製されるため、これら導波路と同様に、Ｓｉ3Ｎ4で作製されている。
【0025】
位相制御部５のＥＯポリマー導波路９の上部には、各チャンネルの共通の上部電極３５が、上部クラッド２０ｃを介して配置されている。ＥＯポリマー導波路９の下方には、チャンネルごとに分割された下部電極３３が中間クラッド２０ａおよび下部クラッド２０ｂを介して配置されている。
【0026】
ＥＯポリマー導波路９を構成するＥＯポリマーとしては、例えば、ポリメチルメタクリレート（ＰＭＭＡ）系に、非線形応答を発現する有機色素を分散配合させたポリマー材料を使用できる。そのほかＥＯ色素としてDisperse redなどを適用することが可能である。入力側光結合部１１および出力側光結合部１２において、Ｓｉ3Ｎ4導波路８ａ，８ｂは、図面では平行な幅として記載しているが、平面視における幅が端面に向かって先細りのテーパ状に形成されることが好ましい。なお、使用波長域を１．３～１．６μｍの通信帯域の用途に限れば、Ｓｉ3Ｎ4導波路（入出力側無機導波路）８ａ、Ｓｉ3Ｎ4導波路（出力側無機導波路）８ｂを、それぞれＳｉ導波路に置き換えて用いてもよい。
【0027】
上部電極３５は平板状の電極である。上部電極３５は、ＥＯポリマー導波路９の上側にＥＯポリマー導波路９から間隔を空けて上部クラッド２０ｃを介して配置されている。上部電極３５は、例えば複数（例えば４個）のＥＯポリマー導波路９にとって共通の電極であり、ここではグランドに接地されている（図２（ｂ）参照）。
下部電極３３は、ＥＯポリマー導波路９に沿って分割されている。下部電極３３は、ＥＯポリマー導波路９の下側に高さを異ならせて対向する位置にそれぞれが下部クラッド２０ｂを介して配置されている。下部電極３３は、例えば複数（例えば４個）のＥＯポリマー導波路９それぞれに個別の電圧Ｖ１～Ｖ４（図２（ｂ）参照）を印加するために設けられた電極である。下部電極３３は、長手方向をｚ方向として、長手方向には位相制御に必要な長さを有している。
上部電極３５や下部電極３３に用いる材料としては、Ｔｉ、Ｃｒ、Ａｕ、Ｃｕ、Ａｌの金属電極、または、ＺｎＯ、ＩＴＯ（Indium Tin Oxide：インジウム－スズ酸化物）、ＩＺＯ（Indium Zinc Oxide：インジウム亜鉛酸化物）などの透明電極を選択できる。
下部電極３３は、ＥＯポリマー導波路９に沿って分割されている。下部電極３３は、ＥＯポリマー導波路９の下側に高さを異ならせて対向する位置にそれぞれが下部クラッド２０ｂを介して配置されている。下部電極３３は、例えば複数（例えば４個）のＥＯポリマー導波路９それぞれに個別の電圧Ｖ１～Ｖ４（図２（ｂ）参照）を印加するために設けられた電極である。下部電極３３は、長手方向をｚ方向として、長手方向には位相制御に必要な長さを有している。
上部電極３５や下部電極３３に用いる材料としては、Ｔｉ、Ｃｒ、Ａｕ、Ｃｕ、Ａｌの金属電極、または、ＺｎＯ、ＩＴＯ（Indium Tin Oxide：インジウム－スズ酸化物）、ＩＺＯ（Indium Zinc Oxide：インジウム亜鉛酸化物）などの透明電極を選択できる。
【0028】
クラッド２０は、この光制御デバイス１の製造時に例えば３つの異なる工程でそれぞれ積層される中間クラッド２０ａと、下部クラッド２０ｂと、上部クラッド２０ｃと、を備えている。下部クラッド２０ｂは、Ｓｉ3Ｎ4導波路８ａ，８ｂの下方に配置されている。上部クラッド２０ｃは、Ｓｉ3Ｎ4導波路８ａ，８ｂの上方に配置されている。中間クラッド２０ａは、下部クラッド２０ｂと上部クラッド２０ｃとの間に配置されている。なお、中間クラッド２０ａと、下部クラッド２０ｂと、上部クラッド２０ｃとを区別しない場合、単にクラッド２０と呼称する。
【0029】
クラッド２０の材料としては、その屈折率がＥＯポリマーの屈折率よりも小さく、ＥＯポリマーの屈折率との屈折率差がなるべく大きな材料が良い。そのような材料として、例えばＳｉＯ2（屈折率１．４８）を用いることができる。
基板１０は、各層を支持できる機械的強度があるものを使用することができるが、各層との線膨張係数値の差が小さいものを選ぶのが望ましい。例えば、Ｓｉ基板などが望ましい。
基板１０は、各層を支持できる機械的強度があるものを使用することができるが、各層との線膨張係数値の差が小さいものを選ぶのが望ましい。例えば、Ｓｉ基板などが望ましい。
【0030】
［光制御デバイスの動作］
次に、光制御デバイスの動作について、図１、図２（ａ）および図２（ｂ）を参照して説明する。光入力部３へ、光ファイバーなどから入射したコヒーレント光は、光分離部４により、所望の本数の導波路に分配される。分配された光はＳｉ3Ｎ4導波路８ａをｚ方向に進み、入力側光結合部１１において、Ｓｉ3Ｎ4導波路８ａから位相制御部のＥＯポリマー導波路９へ進入する。ＥＯポリマー導波路９を進んだ光は、出力側光結合部１２において、マルチ光導波路部６のＳｉ3Ｎ4導波路８ｂへ光結合されて、Ｓｉ3Ｎ4導波路８ｂを進み、光出力端７から空間へ放射される。それぞれのチャンネルの導波路を通って光出力端７から放射された、それぞれの光は空間を伝搬するなかで干渉および回折することによって、光出力端７から遠く離れたところにおいては１本の光ビームとして観察されることになる。
次に、光制御デバイスの動作について、図１、図２（ａ）および図２（ｂ）を参照して説明する。光入力部３へ、光ファイバーなどから入射したコヒーレント光は、光分離部４により、所望の本数の導波路に分配される。分配された光はＳｉ3Ｎ4導波路８ａをｚ方向に進み、入力側光結合部１１において、Ｓｉ3Ｎ4導波路８ａから位相制御部のＥＯポリマー導波路９へ進入する。ＥＯポリマー導波路９を進んだ光は、出力側光結合部１２において、マルチ光導波路部６のＳｉ3Ｎ4導波路８ｂへ光結合されて、Ｓｉ3Ｎ4導波路８ｂを進み、光出力端７から空間へ放射される。それぞれのチャンネルの導波路を通って光出力端７から放射された、それぞれの光は空間を伝搬するなかで干渉および回折することによって、光出力端７から遠く離れたところにおいては１本の光ビームとして観察されることになる。
【0031】
光制御デバイス１において、上部電極３５に対して各チャンネル共通の電位（０Ｖまたは接地電位）を印加すると共に、各下部電極３３に対して各チャンネル別にＥＯポリマー膜の屈折率を制御するための電圧をそれぞれ印加すると、位相制御部５において、チャンネルごとに光の位相を変調することができる。電圧に対するＥＯポリマー膜内での位相シフト量Δφは、次の数式（２）に従う。
【0032】
Δφ＝πｎ0
3・ｒ・V・L /（λ・ｄ） … （２）
ここで、ｎ0は電界を印加していない場合の屈折率、rは電気テンソルによる電気光学定数、Ｖは電圧、Ｌは電圧が印加される際の光の伝搬方向（ｚ方向）における光路長、λは光の波長、ｄは媒質（ＥＯポリマー膜）の厚さ、をそれぞれ示す。
数式（２）にしたがって各導波路間の位相を制御することで、光出力端７から放射される光ビームを偏向することができる。図１では、光制御デバイス１が例えば位相制御しないときのビーム方向を白抜き矢印で模式的に示しており、位相制御したときにビーム方向を破線の矢印で模式的に示している。すなわち、本実施形態の光制御デバイス１は、ｚｘ面内でｚ方向からｘ方向の側へ傾斜するように光ビームを偏向することができる。
ここで、ｎ0は電界を印加していない場合の屈折率、rは電気テンソルによる電気光学定数、Ｖは電圧、Ｌは電圧が印加される際の光の伝搬方向（ｚ方向）における光路長、λは光の波長、ｄは媒質（ＥＯポリマー膜）の厚さ、をそれぞれ示す。
数式（２）にしたがって各導波路間の位相を制御することで、光出力端７から放射される光ビームを偏向することができる。図１では、光制御デバイス１が例えば位相制御しないときのビーム方向を白抜き矢印で模式的に示しており、位相制御したときにビーム方向を破線の矢印で模式的に示している。すなわち、本実施形態の光制御デバイス１は、ｚｘ面内でｚ方向からｘ方向の側へ傾斜するように光ビームを偏向することができる。
【0033】
本実施形態に係る光制御デバイス１は、位相制御部５のＥＯポリマー導波路９それぞれに個別の電圧を印加するために設けられた複数の下部電極３３と、各チャネルに共通の上部電極３５と、を備えている。ここで、比較例１として、仮に光フェーズドアレイ駆動制御チップの上に、図１２に示す光フェーズドアレイ１０１を搭載した光制御デバイスがあるものとする。比較例１は、位相制御部１０５において個々の制御電極（上部電極１３５）で個々の位相制御器の駆動を制御する。この場合、例えば、個々の制御電極（上部電極１３５）から光フェーズドアレイ駆動制御チップまで配線を設ける必要がある。すなわち、光フェーズドアレイの基板を貫通して駆動回路に接続する配線が必要になる。そのほか、その配線が下方に回り込むためのスペースが余計に必要になり、従来よりも大きな基板面積が必要になるなど大型化の問題がある。加えて、配線が長くなるため浮遊容量が大きくなり、速い光偏向動作速度を必要とする場合、消費電力が大きくなってしまう。
これに対して、本実施形態に係る光制御デバイス１は、駆動回路３１と制御電極（下部電極３３）とが、半導体集積回路からなる位相制御部駆動回路部３０に設けられているので、光フェーズドアレイ２と、その制御基板である位相制御部駆動回路部３０とをコンパクトなものとしている。これにより、光制御デバイス１は、駆動回路３１と制御電極（下部電極３３）との間を極短い距離にすることができる。したがって、光制御デバイス１は、駆動回路３１から制御電極（下部電極３３）までの配線による浮遊容量を極力低減し、低消費電力化と高速な位相制御が可能となる。
これに対して、本実施形態に係る光制御デバイス１は、駆動回路３１と制御電極（下部電極３３）とが、半導体集積回路からなる位相制御部駆動回路部３０に設けられているので、光フェーズドアレイ２と、その制御基板である位相制御部駆動回路部３０とをコンパクトなものとしている。これにより、光制御デバイス１は、駆動回路３１と制御電極（下部電極３３）との間を極短い距離にすることができる。したがって、光制御デバイス１は、駆動回路３１から制御電極（下部電極３３）までの配線による浮遊容量を極力低減し、低消費電力化と高速な位相制御が可能となる。
【0034】
［光制御デバイスの製造方法１］
次に、第１実施形態に係る光制御デバイスの製造方法の概略について図３を参照して説明する。図３に示すように、光制御デバイス１の製造方法は、駆動回路基板を形成する工程（ステップＳ１０）と、犠牲基板の表面に酸化膜を成膜する工程（ステップＳ２０）と、犠牲基板の表面に成膜された酸化膜の上に無機材料からなる膜を成膜する工程（ステップＳ３０）と、導波路基板を形成する工程（ステップＳ４０）と、駆動回路基板と導波路基板とを接合する工程（ステップＳ５０）と、ＥＯポリマー膜を積層する工程（ステップＳ６０）と、ＥＯポリマー導波路を形成する工程（ステップＳ７０）と、上部電極を形成する工程（ステップＳ８０）と、を有している。ステップＳ１０の工程は、Ｓｉ基板上へ下部電極を作成する工程（ステップＳ１１）と、下部電極を酸化膜で埋め込む工程（ステップＳ１２）と、酸化膜表面の平坦化工程（ステップＳ１３）と、を含んでいる。本実施形態では、犠牲基板としてベアＳｉ基板を用いており、ステップＳ２０の工程では、ベアＳｉ基板上へ酸化膜を形成する。本実施形態では、無機材料として、Ｓｉ3Ｎ4を用いており、ステップＳ３０の工程では、酸化膜上へＳｉ3Ｎ4膜を形成する。ステップＳ４０の工程は、Ｓｉ3Ｎ4導波路を形成する工程（ステップＳ４１）と、クラッド形成および平坦化工程（ステップＳ４２）と、を含んでいる。ステップＳ６０の工程は、上部Ｓｉ基板を除去する工程（ステップＳ６１）と、配向済みＥＯポリマーを積層する工程（ステップＳ６２）と、を含んでいる。ステップＳ８０の工程は、上部クラッドを形成する工程（ステップＳ８１）と、上部電極を形成する工程（ステップＳ８２）と、を含んでいる。
次に、第１実施形態に係る光制御デバイスの製造方法の概略について図３を参照して説明する。図３に示すように、光制御デバイス１の製造方法は、駆動回路基板を形成する工程（ステップＳ１０）と、犠牲基板の表面に酸化膜を成膜する工程（ステップＳ２０）と、犠牲基板の表面に成膜された酸化膜の上に無機材料からなる膜を成膜する工程（ステップＳ３０）と、導波路基板を形成する工程（ステップＳ４０）と、駆動回路基板と導波路基板とを接合する工程（ステップＳ５０）と、ＥＯポリマー膜を積層する工程（ステップＳ６０）と、ＥＯポリマー導波路を形成する工程（ステップＳ７０）と、上部電極を形成する工程（ステップＳ８０）と、を有している。ステップＳ１０の工程は、Ｓｉ基板上へ下部電極を作成する工程（ステップＳ１１）と、下部電極を酸化膜で埋め込む工程（ステップＳ１２）と、酸化膜表面の平坦化工程（ステップＳ１３）と、を含んでいる。本実施形態では、犠牲基板としてベアＳｉ基板を用いており、ステップＳ２０の工程では、ベアＳｉ基板上へ酸化膜を形成する。本実施形態では、無機材料として、Ｓｉ3Ｎ4を用いており、ステップＳ３０の工程では、酸化膜上へＳｉ3Ｎ4膜を形成する。ステップＳ４０の工程は、Ｓｉ3Ｎ4導波路を形成する工程（ステップＳ４１）と、クラッド形成および平坦化工程（ステップＳ４２）と、を含んでいる。ステップＳ６０の工程は、上部Ｓｉ基板を除去する工程（ステップＳ６１）と、配向済みＥＯポリマーを積層する工程（ステップＳ６２）と、を含んでいる。ステップＳ８０の工程は、上部クラッドを形成する工程（ステップＳ８１）と、上部電極を形成する工程（ステップＳ８２）と、を含んでいる。
【0035】
（駆動回路基板を形成する工程）
駆動回路基板を形成する工程（ステップＳ１０）において、ステップＳ１１の工程では、図４（ａ）および図４（ｂ）に示すように、通常の半導体集積回路の製造工程を用いて、基板４１の表面に導波路本数に対応した下部電極３３を形成する。下部電極３３は、例えばＣｕ，Ａｌ，Ｔａ，Ｃｒ，Ｗ，Ａｇ，Ａｕ，Ｐｔ等の金属やその合金のような一般的な金属材料を用いることができる。
駆動回路基板を形成する工程（ステップＳ１０）において、ステップＳ１１の工程では、図４（ａ）および図４（ｂ）に示すように、通常の半導体集積回路の製造工程を用いて、基板４１の表面に導波路本数に対応した下部電極３３を形成する。下部電極３３は、例えばＣｕ，Ａｌ，Ｔａ，Ｃｒ，Ｗ，Ａｇ，Ａｕ，Ｐｔ等の金属やその合金のような一般的な金属材料を用いることができる。
【0036】
基板４１としては、予め導波路本数に対応した、例えばＣＭＯＳの駆動回路３１が埋め込まれた集積回路を準備することができる。そのような集積回路は、例えばＳＯＩ（Silicon on insulator）基板上に、駆動回路３１としてＮチャンネルＭＯＳトランジスタやＰチャンネルＭＯＳトランジスタ等の半導体素子を備えている。ステップＳ１１の工程では、基板４１に埋め込まれた駆動回路３１の配線に導通するように基板４１の表面に下部電極３３が形成される。
なお、下部電極３３を形成する前に、Ｓｉベア基板やＳＯＩ基板を準備して一般的な半導体プロセスによって駆動回路３１を含む集積回路を形成することもできる。
なお、下部電極３３を形成する前に、Ｓｉベア基板やＳＯＩ基板を準備して一般的な半導体プロセスによって駆動回路３１を含む集積回路を形成することもできる。
【0037】
次に、ステップＳ１２の工程では、図４（ｃ）および図４（ｄ）に示すように、下部電極３３の表面を覆うように酸化膜４３を形成する。酸化膜４３は、絶縁および保護のために形成される。本実施形態では、酸化膜４３は、例えばＳｉＯ2膜である。酸化膜の形成には、例えば真空蒸着法、スパッタ法、化学気相成長法（ＣＶＤ法：Chemical Vapor Deposition）と、半導体集積回路の耐熱温度以下で成膜を行う既知のものが使用できる。
【0038】
次に、ステップＳ１３の工程では、図４（ｅ）および図４（ｆ）に示すように、下部電極３３の上の酸化膜４３を平坦化する。平坦化の方法としては、化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）法等を用いることができる。
最終的に完成したこの基板を、便宜上、駆動回路基板４５と呼ぶ。ステップＳ１０の工程により、複数の駆動回路３１が埋め込まれ、複数の駆動回路３１にそれぞれ導通した複数の下部電極３３を有する駆動回路基板４５が形成される。駆動回路基板４５の上面４７は、全体が酸化膜４３により被覆されている。
最終的に完成したこの基板を、便宜上、駆動回路基板４５と呼ぶ。ステップＳ１０の工程により、複数の駆動回路３１が埋め込まれ、複数の駆動回路３１にそれぞれ導通した複数の下部電極３３を有する駆動回路基板４５が形成される。駆動回路基板４５の上面４７は、全体が酸化膜４３により被覆されている。
【0039】
（ベアＳｉ基板上へ酸化膜を形成する工程）
次に、ベアＳｉ基板上へ酸化膜を形成する工程（ステップＳ２０）では、図５（ａ）および図５（ｂ）に示すように、犠牲基板４９上へ酸化膜５１を形成する。犠牲基板４９は、Ｓｉ基板（ベアＳｉ基板）である。酸化膜５１の形成には、例えば熱酸化、真空蒸着法、スパッタ法、ＣＶＤ法を用いることができる。本実施形態のように犠牲基板４９がＳｉ基板であれば、熱酸化で酸化膜を形成することで、面内に均一な厚みの酸化膜を形成することができる。また成膜なので膜厚を厳密に管理することができる。ステップＳ２０の工程で形成する酸化膜５１は、中間クラッド２０ａ（図２（ａ）参照）となる。
次に、ベアＳｉ基板上へ酸化膜を形成する工程（ステップＳ２０）では、図５（ａ）および図５（ｂ）に示すように、犠牲基板４９上へ酸化膜５１を形成する。犠牲基板４９は、Ｓｉ基板（ベアＳｉ基板）である。酸化膜５１の形成には、例えば熱酸化、真空蒸着法、スパッタ法、ＣＶＤ法を用いることができる。本実施形態のように犠牲基板４９がＳｉ基板であれば、熱酸化で酸化膜を形成することで、面内に均一な厚みの酸化膜を形成することができる。また成膜なので膜厚を厳密に管理することができる。ステップＳ２０の工程で形成する酸化膜５１は、中間クラッド２０ａ（図２（ａ）参照）となる。
【0040】
（酸化膜上へＳｉ3Ｎ4膜を形成する工程）
次に、酸化膜上へＳｉ3Ｎ4膜を形成する工程：ステップＳ３０）では、図５（ｃ）および図５（ｄ）に示すように、半導体集積回路の耐熱温度を超える温度で、酸化膜５１の上にＳｉ3Ｎ4膜５３を成膜する。Ｓｉ3Ｎ4膜の形成には、例えばスパッタ法やＣＶＤ法等を用いることができる。特に、良質な膜質を得るために８００℃以上で成膜できるＬＰ－ＣＶＤ（Low-Pressure Chemical Vapor Deposition）法が望ましい（例えば、下記参考文献１参照）。
（参考文献）
参考文献１：Xingchen Ji et. al., “Methods to achieve ultra-high quality factor silicon nitride resonators”, APL Photon. 6, 071101 (2021).
次に、酸化膜上へＳｉ3Ｎ4膜を形成する工程：ステップＳ３０）では、図５（ｃ）および図５（ｄ）に示すように、半導体集積回路の耐熱温度を超える温度で、酸化膜５１の上にＳｉ3Ｎ4膜５３を成膜する。Ｓｉ3Ｎ4膜の形成には、例えばスパッタ法やＣＶＤ法等を用いることができる。特に、良質な膜質を得るために８００℃以上で成膜できるＬＰ－ＣＶＤ（Low-Pressure Chemical Vapor Deposition）法が望ましい（例えば、下記参考文献１参照）。
（参考文献）
参考文献１：Xingchen Ji et. al., “Methods to achieve ultra-high quality factor silicon nitride resonators”, APL Photon. 6, 071101 (2021).
【0041】
ステップＳ３０の工程では、犠牲基板４９がＳｉ基板であるので、酸化膜５１の上への成膜は、単なるＳｉ基板上への成膜と同様であるため、半導体集積回路の耐熱温度以上で成膜する方法でも構わない。また、成膜後に１０００℃以上でアニール処理を行うと、Ｎ－Ｈ結合をさらに少なくすることができる（例えば、参考文献１参照）。
【0042】
（導波路基板を形成する工程）
次に、導波路基板を形成する工程（ステップＳ４０）では、図５（ｅ）～図５（ｈ）に示すように、Ｓｉ3Ｎ4膜５３をパターニングしてＳｉ3Ｎ4導波路８ａと、Ｓｉ3Ｎ4導波路８ａの延長線上に配置されたＳｉ3Ｎ4導波路８ｂと、の組を複数備える導波路基板５７を形成する。詳細には、Ｓｉ3Ｎ4導波路を形成する工程（ステップＳ４１）では、図５（ｅ）および図５（ｆ）に示すように、Ｓｉ3Ｎ4膜５３を、フォトリソグラフィとドライエッチングを用いて、導波路状のパターンに形成する。このとき、同時に光分離部４（図１参照）も形成される。
次に、導波路基板を形成する工程（ステップＳ４０）では、図５（ｅ）～図５（ｈ）に示すように、Ｓｉ3Ｎ4膜５３をパターニングしてＳｉ3Ｎ4導波路８ａと、Ｓｉ3Ｎ4導波路８ａの延長線上に配置されたＳｉ3Ｎ4導波路８ｂと、の組を複数備える導波路基板５７を形成する。詳細には、Ｓｉ3Ｎ4導波路を形成する工程（ステップＳ４１）では、図５（ｅ）および図５（ｆ）に示すように、Ｓｉ3Ｎ4膜５３を、フォトリソグラフィとドライエッチングを用いて、導波路状のパターンに形成する。このとき、同時に光分離部４（図１参照）も形成される。
【0043】
続いて、クラッド形成および平坦化工程（ステップＳ４２）では、図５（ｇ）および図５（ｈ）に示すように、Ｓｉ3Ｎ4導波路８ａ，８ｂを、例えば真空蒸着法、スパッタ法、ＣＶＤ法のいずれかの方法を用いて酸化膜５５で埋め込む。酸化膜は、例えばＳｉＯ2である。Ｓｉ3Ｎ4導波路８ａ，８ｂを酸化膜５５で埋め込んだ後に、Ｓｉ3Ｎ4導波路８ａ，８ｂ上の酸化膜５５を平坦化する。平坦化の方法としては、ＣＭＰ法等を用いることができる。なお、図５（ｇ）および図５（ｈ）は、平坦化を完了した状態を示している。
【0044】
ステップＳ４２の工程において、ＳｉＯ2の成膜は、高温（８００℃）でのＣＶＤで形成することが望ましい。その理由は、Ｓｉ3Ｎ4導波路と接するＳｉＯ2膜を、高温（８００℃）でのＣＶＤで形成すると、ＳｉＯ2膜がち密になり、Ｓｉ3Ｎ4－ＳｉＯ2界面の欠陥が減り、導波路内での光の伝搬損失を減少することができるからである。また、ステップＳ４２の工程で形成される酸化膜５５は、下部クラッド２０ｂ（図２（ａ）参照）の一部となる。ステップＳ４２の工程を終え完成した基板を、便宜上、導波路基板５７と呼ぶ。導波路基板５７の上面５９は、全体が酸化膜５５により被覆されている。
【0045】
（駆動回路基板と導波路基板とを接合する工程）
次に、駆動回路基板と導波路基板とを接合する工程（ステップＳ５０）では、図６（ａ）および図６（ｂ）に示すように、駆動回路基板４５の上に、導波路基板５７を積層する。このとき、駆動回路基板４５の上面４７（図４（ｆ）参照）と、導波路基板５７の上面５９（図５（ｈ）参照）とを向かい合わせにして積層する。そして、図６（ｂ）に示すようにｚ方向において、Ｓｉ3Ｎ4導波路８ａとＳｉ3Ｎ4導波路８ｂとの間の領域に下部電極３３が平面視において重なるように位置を合わせて、駆動回路基板４５と導波路基板５７とを接合する。また、接合する前に、図６（ａ）に示すようにＳｉ3Ｎ4導波路８ａに対して下部電極３３がｘ方向にずれを生じないように、駆動回路基板４５と導波路基板５７とを精度よくアライメントしておく。位置合わせ装置としては、基板接合に利用される公知の位置合わせ装置を用いることができる。なお、基板同士を精度よくアライメントして接合するためには、例えばサブμｍオーダーの高精度を有する位置合わせ装置を用いることが好ましい。また、基板接合の合わせ精度は、近年の積層技術の進展に伴って向上し、高精度なものでは±１００ｎｍを達成していることが報告されている。
次に、駆動回路基板と導波路基板とを接合する工程（ステップＳ５０）では、図６（ａ）および図６（ｂ）に示すように、駆動回路基板４５の上に、導波路基板５７を積層する。このとき、駆動回路基板４５の上面４７（図４（ｆ）参照）と、導波路基板５７の上面５９（図５（ｈ）参照）とを向かい合わせにして積層する。そして、図６（ｂ）に示すようにｚ方向において、Ｓｉ3Ｎ4導波路８ａとＳｉ3Ｎ4導波路８ｂとの間の領域に下部電極３３が平面視において重なるように位置を合わせて、駆動回路基板４５と導波路基板５７とを接合する。また、接合する前に、図６（ａ）に示すようにＳｉ3Ｎ4導波路８ａに対して下部電極３３がｘ方向にずれを生じないように、駆動回路基板４５と導波路基板５７とを精度よくアライメントしておく。位置合わせ装置としては、基板接合に利用される公知の位置合わせ装置を用いることができる。なお、基板同士を精度よくアライメントして接合するためには、例えばサブμｍオーダーの高精度を有する位置合わせ装置を用いることが好ましい。また、基板接合の合わせ精度は、近年の積層技術の進展に伴って向上し、高精度なものでは±１００ｎｍを達成していることが報告されている。
【0046】
なお、基板同士の対向する表面の全体は、酸化膜（ＳｉＯ2膜）で覆われている。接合には、既知の技術を用いることができる。例えば、各基板の表面をＯ2プラズマやＡｒプラズマで、清浄化したのち、水分を吸着させて３００℃の加熱と加圧にておこなう拡散接合や、両面に原子層単位でＳｉ膜を形成したのちに常温で加圧をする常温接合方法がある。このような接合でＳｉＯ2同士を接合すると、バルク並みの接合強度が得られる。
【0047】
（ＥＯポリマー膜を積層する工程）
ＥＯポリマー膜を積層する工程（ステップＳ６０）において、まず、上部Ｓｉ基板を除去する工程（ステップＳ６１）では、接合した２つの基板の上部にあるＳｉ基板（犠牲基板４９）を除去する。図６（ｃ）および図６（ｄ）は、Ｓｉ基板（犠牲基板４９）を除去した状態を示している。Ｓｉ基板を除去することで露出した表面６１は、酸化膜５１の表面である。
ＥＯポリマー膜を積層する工程（ステップＳ６０）において、まず、上部Ｓｉ基板を除去する工程（ステップＳ６１）では、接合した２つの基板の上部にあるＳｉ基板（犠牲基板４９）を除去する。図６（ｃ）および図６（ｄ）は、Ｓｉ基板（犠牲基板４９）を除去した状態を示している。Ｓｉ基板を除去することで露出した表面６１は、酸化膜５１の表面である。
【0048】
Ｓｉ基板は、ドライエッチングによって除去できる。2フッ化キセノンガス（ＸｅＦ2）を用いたドライエッチングでは、Ｓｉに対して等方性にエッチングが行われるが、ＳｉＯ2膜やＳｉ3Ｎ4膜は、ほぼエッチングされないため、これらをエッチストッパーとして用いることができる。このようにすることで、導波路基板５７にステップＳ２０の工程で形成されていた酸化膜５１をそのままの厚さで残すことができる。
【0049】
ステップＳ６１の工程では、Ｓｉ基板（犠牲基板４９）をドライエッチングする前に、機械的研磨をすることができる。Ｓｉ基板は、厚みが比較的厚いので、機械的研磨をすることで、Ｓｉ基板の厚さを２０μｍ程度まで薄くすることが好ましい。このようにすることで、Ｓｉ基板を除去する工程の時間を短縮することができると共に、高価な2フッ化キセノンガスの消費を抑え低コスト化を図ることができる。
【0050】
ステップＳ６１の工程により、駆動回路３１および下部電極３３上に、酸化膜５５（下部クラッド２０ｂ）と酸化膜５１（中間クラッド２０ａ）とによって埋め込まれた、Ｓｉ3Ｎ4導波路８ａ，８ｂと光分離部４とを有する基板が出来上がる。以降は、この基板の上に、ＥＯポリマー導波路を用いた位相制御部等を形成する工程である。
【0051】
次に、配向済みＥＯポリマーを積層する工程（ステップＳ６２）では、この基板の酸化膜５１（中間クラッド２０ａ）を露出させた表面に、Ｓｉ3Ｎ4導波路８ａ，８ｂにそれぞれ平面視において重なるようにＥＯポリマー膜６３を貼り付ける。図６（ｅ）および図６（ｆ）は、ＥＯポリマー膜６３の貼りつけが完了した状態を示している。ステップＳ６２の工程では、ＥＯポリマー膜６３として、配向済みのＥＯポリマー膜を準備しておけばよい。または、別の図示しない支持基板を用いて、ＥＯポリマー膜を成膜し、さらに配向（ポーリング）を行うこともできる。
【0052】
（ＥＯポリマー導波路を形成する工程）
次に、ＥＯポリマー導波路を形成する工程（ステップＳ７０）では、フォトリソグラフィとエッチングによって、ＥＯポリマー膜６３を導波路状にパターニングする。図７（ａ）および図７（ｂ）は、複数のＥＯポリマー導波路９に分けられた状態を示している。
次に、ＥＯポリマー導波路を形成する工程（ステップＳ７０）では、フォトリソグラフィとエッチングによって、ＥＯポリマー膜６３を導波路状にパターニングする。図７（ａ）および図７（ｂ）は、複数のＥＯポリマー導波路９に分けられた状態を示している。
【0053】
（第２電極を形成する工程）
次に、第２電極を形成する工程（ステップＳ８０）において、上部クラッドを形成する工程（ステップＳ８１）では、図７（ｃ）および図７（ｄ）に示すように、酸化膜６５（上部クラッド２０ｃ：図２（ａ）参照）にてＥＯポリマー導波路９を埋め込む。次に、上部電極を形成する工程（ステップＳ８２）において、図７（ｅ）および図７（ｆ）に示すように、複数の下部電極３３に平面視において重なるように複数のＥＯポリマー導波路９の上に酸化膜６５を介して共通の上部電極３５を形成する。上部電極３５としては、下部電極３３と同様の材料を用いることができる。
次に、第２電極を形成する工程（ステップＳ８０）において、上部クラッドを形成する工程（ステップＳ８１）では、図７（ｃ）および図７（ｄ）に示すように、酸化膜６５（上部クラッド２０ｃ：図２（ａ）参照）にてＥＯポリマー導波路９を埋め込む。次に、上部電極を形成する工程（ステップＳ８２）において、図７（ｅ）および図７（ｆ）に示すように、複数の下部電極３３に平面視において重なるように複数のＥＯポリマー導波路９の上に酸化膜６５を介して共通の上部電極３５を形成する。上部電極３５としては、下部電極３３と同様の材料を用いることができる。
【0054】
その後、図示はしないが、光入力部３の端面や光出力端７の端面の研磨を行って反射が生じないようにする工程や電極パッドを露出する工程などを行うことができる。ここで、電極パッドは、外部装置と電気的に接続するための部材である。なお、外部装置は、電極パッドを介して、駆動回路３１を動作させるための電圧や信号などを駆動回路３１に与える。
【0055】
前記したように、本実施形態に係る製造方法は、個別に作製した駆動回路基板４５と導波路基板５７とを接合する工程（ステップＳ５０）を有している。これにより、本実施形態に係る製造方法は、以下の効果を奏する。仮に、図２（ａ）に示す光制御デバイス１を従来の光フェーズドアレイの製造方法によって製造する場合を想定し、これを比較例２とする。比較例２では、必要な部材を基板１０の側から順番に積層して光制御デバイス１を製造する。すなわち、比較例２は、例えば下部クラッド２０ｂの上にＳｉ3Ｎ4導波路８ａ，８ｂを形成し、クラッド材料として酸化膜（ＳｉＯ2）を成膜し、その表面の平坦化（ＣＭＰなど）を行った後にＥＯポリマー導波路９を形成することになる。これらの工程のうち、ＣＭＰ平坦化工程における酸化膜（ＳｉＯ2）研磨によって、Ｓｉ3Ｎ4－ＥＯポリマー間の中間クラッド２０ａの厚みとして所望のギャップを得ることになる。
非特許文献３には、Ｓｉ3Ｎ4－ＥＯポリマー間のギャップは、重なり部分のＳｉ3Ｎ4コアの形状によって最適値があるため、精密に定義する必要があることが記載されている。
しかしながら、ＣＭＰ研磨は、下地のパターン形状依存性があるため、チップにおける中心部と周辺部で、それぞれ研磨速度が異なる。あるいは、ウェハーで多チップ並べて作製する場合は、ウェハー中心と周辺部で、それぞれ研磨速度が異なる。そのため、比較例２の各工程のうち、ＣＭＰ研磨は、均一にギャップ（中間クラッド２０ａの厚み）を制御することが難しい。また、比較例２では、ギャップとして残す中間クラッド２０ａの厚みを、その都度測定しながら、研磨を繰り返すため、膜厚制御も困難でかつ煩雑な工程となる。さらに、たとえギャップが不要な場合であっても、Ｓｉ3Ｎ4導波路８ａ，８ｂを均一に露出すること（Ｓｉ3Ｎ4導波路８ａ，８ｂの厚みを揃えること）や、Ｓｉ3Ｎ4導波路８ａ，８ｂの表面と導波路間に配置されたＳｉＯ2の表面とを段差が生じないように平坦にすることも難しい。
非特許文献３には、Ｓｉ3Ｎ4－ＥＯポリマー間のギャップは、重なり部分のＳｉ3Ｎ4コアの形状によって最適値があるため、精密に定義する必要があることが記載されている。
しかしながら、ＣＭＰ研磨は、下地のパターン形状依存性があるため、チップにおける中心部と周辺部で、それぞれ研磨速度が異なる。あるいは、ウェハーで多チップ並べて作製する場合は、ウェハー中心と周辺部で、それぞれ研磨速度が異なる。そのため、比較例２の各工程のうち、ＣＭＰ研磨は、均一にギャップ（中間クラッド２０ａの厚み）を制御することが難しい。また、比較例２では、ギャップとして残す中間クラッド２０ａの厚みを、その都度測定しながら、研磨を繰り返すため、膜厚制御も困難でかつ煩雑な工程となる。さらに、たとえギャップが不要な場合であっても、Ｓｉ3Ｎ4導波路８ａ，８ｂを均一に露出すること（Ｓｉ3Ｎ4導波路８ａ，８ｂの厚みを揃えること）や、Ｓｉ3Ｎ4導波路８ａ，８ｂの表面と導波路間に配置されたＳｉＯ2の表面とを段差が生じないように平坦にすることも難しい。
【0056】
これに対して、本実施形態に係る製造方法は、ステップＳ２０の工程において、犠牲基板４９上へ熱酸化で酸化膜５１を形成し膜厚を厳密に管理した中間クラッド２０ａ（ギャップ）を得ることができる。よって、本実施形態に係る製造方法は、面内均一が良く、さらに精度の良い膜厚で成膜されるＳｉ3Ｎ4－ＥＯポリマー間ギャップを提供することができる。
【0057】
また、本実施形態に係る製造方法によれば、上部Ｓｉ基板（犠牲基板４９）を除去する工程（ステップＳ６１）において、2フッ化キセノンガス（ＸｅＦ2）を用いたドライエッチングを行うので、ステップＳ２０の工程で形成されていた酸化膜５１をそのままの厚さで残すことができる。したがって、入力側光結合部１１および出力側光結合部１２（図２（ａ）参照）において、Ｓｉ3Ｎ4導波路８ａ，８ｂとＥＯポリマー導波路９との間に、中間クラッド２０ａ（図２（ａ）参照）として適正なギャップを精度よく設けることができる。
【0058】
また、本実施形態に係る製造方法によれば、駆動回路基板４５（図４（ｆ）参照）において特性を与えるプロセス温度に適切な値（比較的低温）を適用することができると共に、導波路基板５７（図５（ｈ）参照）において特性を与えるプロセス温度に適切な値（比較的高温）を適用することができる。したがって、例えば、導波路基板５７（図５（ｈ）参照）に形成されたＳｉ3Ｎ4導波路８ａ，８ｂは、Ｎ－Ｈ結合による欠陥が低減され、この製法で作製した光制御デバイス１は、測距や通信などの用途にも使用することができる。
【0059】
（変形例）
図８（ａ）に示す光制御デバイス１Ｂは、ＥＯポリマー導波路９を通った後の出力側のＳｉ3Ｎ4導波路８Ｂにグレーティング６７が設けられている。図８（ｂ）に示す光制御デバイス１Ｃは、ＥＯポリマー導波路９を通った後の出力側のＳｉ3Ｎ4導波路８Ｃにグレーティング６９が設けられている。光制御デバイス１Ｂ，１Ｃは、ｙ方向に光ビームを放射することができる。
図８（ａ）に示す光制御デバイス１Ｂは、ＥＯポリマー導波路９を通った後の出力側のＳｉ3Ｎ4導波路８Ｂにグレーティング６７が設けられている。図８（ｂ）に示す光制御デバイス１Ｃは、ＥＯポリマー導波路９を通った後の出力側のＳｉ3Ｎ4導波路８Ｃにグレーティング６９が設けられている。光制御デバイス１Ｂ，１Ｃは、ｙ方向に光ビームを放射することができる。
【0060】
光制御デバイス１Ｂの製造方法としては、図５（ｆ）に示すＳｉ3Ｎ4導波路を形成する工程（ステップＳ４１）において、フォトリソグラフィでのパターン形状を変更してグレーティング６７の形状を反映させれば前記した製造方法により製造することができる。なお、図８（ａ）および図８（ｂ）では、製法を説明するための符号を付している。すなわち、酸化膜５１は中間クラッド２０ａ（図２（ａ）参照）に対応し、酸化膜５５は下部クラッド２０ｂに対応し、酸化膜６５は上部クラッド２０ｃに対応する。
【0061】
光制御デバイス１Ｃは、以下のようにして製造すればよい。例えばステップＳ６１の工程でＳｉ基板（犠牲基板４９）を除去して酸化膜５１の表面６１を露出させ（図６（ｄ）参照）、一部の酸化膜５１をその直下にある一部のＳｉ3Ｎ4導波路８ｂと共にエッチングする。このとき、酸化膜５１の直下にあるＳｉ3Ｎ4導波路８ｂをハーフエッチングして、所定深さの凹みを有したＳｉ3Ｎ4導波路８Ｃを形成する。続いて、ＥＯポリマー膜６３を積層する（ステップＳ６２）。その後、図７（ｃ）および図７（ｄ）に示す上部クラッドを形成する工程（ステップＳ８２）において、ＥＯポリマー導波路９と共にＳｉ3Ｎ4導波路８Ｃの凹みを、酸化膜６５（上部クラッド２０ｃ）にて埋め込めばよい。
【0062】
なお、グレーティングの形状は、図８（ａ）および図８（ｂ）に示すものに限られない。また、本実施形態では、複数のＳｉ3Ｎ4導波路８ｂは、それぞれの間隔が等しく周期的に配列されているものを図示したが、複数のＳｉ3Ｎ4導波路８ｂは非周期的に配列されていても構わない。
【0063】
また、本実施形態に係る製造方法において、図３、図５（ｃ）および図５（ｄ）に示すステップＳ３０の工程では、Ｓｉ基板からなる犠牲基板４９の表面に成膜された酸化膜５１の上にＳｉ3Ｎ4膜を成膜することとしたが、これに限定されるものではない。たとえばＳｉ3Ｎ4導波路８ａ，８ｂとＥＯポリマー導波路９との間に酸化膜５１（中間クラッド２０ａ）によるギャップが不要な光制御デバイスを製造する場合、図３、図５（ａ）および図５（ｂ）に示すステップＳ２０の工程を省略すればよい。この場合、ステップＳ１０に続くステップＳ３０の工程では、半導体集積回路の耐熱温度を超える温度で、Ｓｉ基板（犠牲基板４９）の上にＳｉ3Ｎ4膜５３を成膜するだけで、以降の工程を同様に行うことができる。
【0064】
（第２実施形態）
［光制御デバイスの製造方法２］
次に、第２実施形態に係る製造方法の概略について図９を参照して説明する。なお、図３に示す製造工程と同じ手順には同じ符号を付して説明を省略する。
図９に示すように、光制御デバイス１の第２実施形態に係る製造方法は、駆動回路基板を形成する工程（ステップＳ１０Ｂ）と、犠牲基板の表面に酸化膜を成膜する工程（ステップＳ２０）と、犠牲基板の表面に成膜された酸化膜の上に無機材料からなる膜を成膜する工程（ステップＳ３０）と、導波路基板を形成する工程（ステップＳ４０Ｂ）と、駆動回路基板と導波路基板とを接合する工程（ステップＳ５０Ｂ）と、ＥＯポリマー膜を積層する工程（ステップＳ６０）と、ＥＯポリマー導波路を形成する工程（ステップＳ７０）と、上部電極を形成する工程（ステップＳ８０）と、を有している。ステップＳ１０Ｂの工程は、Ｓｉ基板上へ接触電極を作成する工程（ステップＳ１１Ｂ）と、接触電極の酸化膜埋め込み工程（ステップＳ１２Ｂ）と、ＣＭＰによる接触電極表面の露出工程（ステップＳ１３Ｂ）と、を含んでいる。
本実施形態においても、犠牲基板としてベアＳｉ基板を用いており、ステップＳ２０の工程では、ベアＳｉ基板上へ酸化膜を形成する。また、本実施形態では、無機材料として、Ｓｉ3Ｎ4を用いており、ステップＳ３０の工程では、酸化膜上へＳｉ3Ｎ4膜を形成する。ただし、導波路基板を形成する工程（ステップＳ４０Ｂ）は、Ｓｉ3Ｎ4導波路を形成する工程（ステップＳ４１）と、そのＳｉ3Ｎ4導波路上にクラッド（酸化膜）を形成してそのクラッドの表面を平坦化する工程（ステップＳ４２）と、に続いて、さらに下部電極を形成してそれら下部電極をクラッド（酸化膜）で埋め込む工程（ステップＳ４３）を含んでいる。ステップＳ５０Ｂは、後記するようにステップＳ５０に比べて接合時のアライメントの精度を緩和できる工程である。
［光制御デバイスの製造方法２］
次に、第２実施形態に係る製造方法の概略について図９を参照して説明する。なお、図３に示す製造工程と同じ手順には同じ符号を付して説明を省略する。
図９に示すように、光制御デバイス１の第２実施形態に係る製造方法は、駆動回路基板を形成する工程（ステップＳ１０Ｂ）と、犠牲基板の表面に酸化膜を成膜する工程（ステップＳ２０）と、犠牲基板の表面に成膜された酸化膜の上に無機材料からなる膜を成膜する工程（ステップＳ３０）と、導波路基板を形成する工程（ステップＳ４０Ｂ）と、駆動回路基板と導波路基板とを接合する工程（ステップＳ５０Ｂ）と、ＥＯポリマー膜を積層する工程（ステップＳ６０）と、ＥＯポリマー導波路を形成する工程（ステップＳ７０）と、上部電極を形成する工程（ステップＳ８０）と、を有している。ステップＳ１０Ｂの工程は、Ｓｉ基板上へ接触電極を作成する工程（ステップＳ１１Ｂ）と、接触電極の酸化膜埋め込み工程（ステップＳ１２Ｂ）と、ＣＭＰによる接触電極表面の露出工程（ステップＳ１３Ｂ）と、を含んでいる。
本実施形態においても、犠牲基板としてベアＳｉ基板を用いており、ステップＳ２０の工程では、ベアＳｉ基板上へ酸化膜を形成する。また、本実施形態では、無機材料として、Ｓｉ3Ｎ4を用いており、ステップＳ３０の工程では、酸化膜上へＳｉ3Ｎ4膜を形成する。ただし、導波路基板を形成する工程（ステップＳ４０Ｂ）は、Ｓｉ3Ｎ4導波路を形成する工程（ステップＳ４１）と、そのＳｉ3Ｎ4導波路上にクラッド（酸化膜）を形成してそのクラッドの表面を平坦化する工程（ステップＳ４２）と、に続いて、さらに下部電極を形成してそれら下部電極をクラッド（酸化膜）で埋め込む工程（ステップＳ４３）を含んでいる。ステップＳ５０Ｂは、後記するようにステップＳ５０に比べて接合時のアライメントの精度を緩和できる工程である。
【0065】
（駆動回路基板を形成する工程）
駆動回路基板を形成する工程（ステップＳ１０Ｂ）において、ステップＳ１１Ｂの工程では、図１０（ａ）および図１０（ｂ）に示すように、通常の半導体集積回路の製造工程を用いて、基板４１の表面に導波路本数に対応した接触電極７１を形成する。接触電極７１は、駆動回路３１につながる表面上の電極である。ステップＳ１１Ｂにおいて、接触電極７１を下部電極３３よりも小さく形成する。接触電極７１のｘ方向の長さは、下部電極３３のｘ方向の長さと同程度または短いことが望ましく、接触電極７１のｚ方向の長さは、下部電極３３のｚ方向の長さよりも短いことが望ましい。接触電極７１には、下部電極３３と同様に一般的な金属材料を用いることができる。接触電極７１は、複数種の金属膜を積層して形成することができる。その場合、最表面の金属膜はＡｕまたはＣｕで形成することが好ましい。
駆動回路基板を形成する工程（ステップＳ１０Ｂ）において、ステップＳ１１Ｂの工程では、図１０（ａ）および図１０（ｂ）に示すように、通常の半導体集積回路の製造工程を用いて、基板４１の表面に導波路本数に対応した接触電極７１を形成する。接触電極７１は、駆動回路３１につながる表面上の電極である。ステップＳ１１Ｂにおいて、接触電極７１を下部電極３３よりも小さく形成する。接触電極７１のｘ方向の長さは、下部電極３３のｘ方向の長さと同程度または短いことが望ましく、接触電極７１のｚ方向の長さは、下部電極３３のｚ方向の長さよりも短いことが望ましい。接触電極７１には、下部電極３３と同様に一般的な金属材料を用いることができる。接触電極７１は、複数種の金属膜を積層して形成することができる。その場合、最表面の金属膜はＡｕまたはＣｕで形成することが好ましい。
【0066】
次に、ステップＳ１２Ｂの工程では、図１０（ｃ）および図１０（ｄ）に示すように、接触電極７１の表面を覆うように酸化膜４３を形成する。次に、ステップＳ１３Ｂの工程では、図１０（ｅ）および図１０（ｆ）に示すように、まず接触電極７１の上の酸化膜４３を平坦化する。平坦化の方法としては、ＣＭＰ法等を用いることができる。ただし、ステップＳ１３Ｂでは、ＣＭＰ研磨において、研磨剤（スラリー）を変更し、接触電極７１上の酸化膜４３を除去して、接触電極７１の上面７７を露出させ、なおかつ、接触電極７１の上面７７と、接触電極７１に隣り合う酸化膜４３の上面７９との段差を極力小さくする点がステップＳ１３とは異なる。なお、接触電極７１の上面７７と酸化膜４３の上面７９との段差は、５～１０ｎｍ以下であることが好ましい。最終的に完成したこの基板を、便宜上、駆動回路基板７３と呼ぶ。
【0067】
ステップＳ１０Ｂの工程により、複数の駆動回路３１が埋め込まれ、複数の駆動回路３１にそれぞれ導通した複数の接触電極７１を有する駆動回路基板７３が形成される。駆動回路基板７３は、上面の大部分が酸化膜４３で覆われているが、接触電極７１の上面７７が露出している点が、駆動回路基板４５（図４（ｆ）参照）とは異なる。
なお、ステップＳ２０およびステップＳ３０の工程は、図３に示す製造工程と同じ手順なので、説明を省略する。
なお、ステップＳ２０およびステップＳ３０の工程は、図３に示す製造工程と同じ手順なので、説明を省略する。
【0068】
（導波路基板を形成する工程）
導波路基板を形成する工程（ステップＳ４０Ｂ）では、図５（ｅ）および図５（ｆ）に示すＳｉ3Ｎ4導波路を形成する工程（ステップＳ４１）と、図５（ｇ）および図５（ｈ）に示すクラッド形成および平坦化工程（ステップＳ４２）とを行う点は、図３に示すステップＳ４０と同様である。ステップＳ４１，Ｓ４２を終えた時点では、導波路基板５７（図５（ｈ）参照）が完成している。導波路基板５７は、Ｓｉ3Ｎ4導波路８ａおよびＳｉ3Ｎ4導波路８ｂの組を複数備えている。この導波路基板５７の上面５９は、全体が酸化膜５５により被覆されている。続いて、下部電極埋め込み工程（ステップＳ４３）では、まず、図１１（ａ）および図１１（ｂ）に示すようにｚ方向において、Ｓｉ3Ｎ4導波路８ａとＳｉ3Ｎ4導波路８ｂとの間の領域に下部電極３３をそれぞれ形成する。
導波路基板を形成する工程（ステップＳ４０Ｂ）では、図５（ｅ）および図５（ｆ）に示すＳｉ3Ｎ4導波路を形成する工程（ステップＳ４１）と、図５（ｇ）および図５（ｈ）に示すクラッド形成および平坦化工程（ステップＳ４２）とを行う点は、図３に示すステップＳ４０と同様である。ステップＳ４１，Ｓ４２を終えた時点では、導波路基板５７（図５（ｈ）参照）が完成している。導波路基板５７は、Ｓｉ3Ｎ4導波路８ａおよびＳｉ3Ｎ4導波路８ｂの組を複数備えている。この導波路基板５７の上面５９は、全体が酸化膜５５により被覆されている。続いて、下部電極埋め込み工程（ステップＳ４３）では、まず、図１１（ａ）および図１１（ｂ）に示すようにｚ方向において、Ｓｉ3Ｎ4導波路８ａとＳｉ3Ｎ4導波路８ｂとの間の領域に下部電極３３をそれぞれ形成する。
【0069】
詳細には、ステップＳ４３では、図５（ｈ）に示すように、Ｓｉ3Ｎ4導波路８ａおよびＳｉ3Ｎ4導波路８ｂが既に形成された導波路基板５７に対して、その上面５９全面に、電極材料からなる金属膜を成膜する。そして、フォトリソグラフィ法で、下部電極として所望の配置および形状になるようにパターンニングを行う。このとき、フォトリソグラフィ法を用いるので、Ｓｉ3Ｎ4導波路８ａとＳｉ3Ｎ4導波路８ｂとの間の領域に対する下部電極３３の位置は、サブμｍオーダーの精度のアライメントでパターンニングすることができる。なお、下部電極３３は、複数種の金属膜を積層して形成することができる。その場合、最表面の金属膜は、接触電極７１の最表面の金属膜と同じ材料で形成することが好ましい。接触電極７１の最表面の金属膜がＡｕで形成される場合、下部電極３３の最表面の金属膜もＡｕで形成され、接触電極７１の最表面の金属膜がＣｕで形成される場合、下部電極３３の最表面の金属膜もＣｕで形成される。
【0070】
ステップＳ４３において、下部電極３３の形成後、さらに下部電極３３を酸化膜で埋め込む工程、さらに、その後にＣＭＰ法による下部電極３３の露出工程を行う。これらの工程は、ステップＳ１２Ｂの工程（図１０（ｃ）および図１０（ｄ）参照）と、ステップＳ１３Ｂの工程（図１０（ｅ）および図１０（ｆ）参照）と同様な工程なので、詳細な説明は省略する。なお、図１１（ａ）および図１１（ｂ）は、ＣＭＰ研磨により、下部電極３３上の酸化膜を除去して、下部電極３３の上面８５を露出させ、なおかつ、下部電極３３の上面８５と、下部電極３３に隣り合う酸化膜５５の上面８３との段差を極力小さくした状態を示している。最終的に完成したこの基板を、便宜上、導波路基板８１と呼ぶ。導波路基板８１は、上面の大部分が酸化膜５５で覆われているが、下部電極３３が埋め込まれており、その上面８５が露出している点が、導波路基板５７（図５（ｈ）参照）とは異なる。
【0071】
（駆動回路基板と導波路基板とを接合する工程）
駆動回路基板と導波路基板とを接合する工程（ステップＳ５０Ｂ）では、図１１（ｃ）および図１１（ｄ）に示すように、駆動回路基板７３の上に、導波路基板８１を積層する。このとき、駆動回路基板７３の複数の接触電極７１と、導波路基板８１の複数の下部電極３３とがそれぞれ対向するように駆動回路基板７３と導波路基板８１とを接合する。
駆動回路基板と導波路基板とを接合する工程（ステップＳ５０Ｂ）では、図１１（ｃ）および図１１（ｄ）に示すように、駆動回路基板７３の上に、導波路基板８１を積層する。このとき、駆動回路基板７３の複数の接触電極７１と、導波路基板８１の複数の下部電極３３とがそれぞれ対向するように駆動回路基板７３と導波路基板８１とを接合する。
【0072】
２つの基板を接合する前に、図１０（ｆ）に示すように、駆動回路基板７３は、接触電極７１の上面７７と酸化膜４３の上面７９とが平坦化されていた。また、図１１（ｂ）に示すように、導波路基板８１は、下部電極３３の上面８５と酸化膜５５の上面８３とが平坦化されていた。そのため、２つの基板を接合すると、駆動回路基板７３の接触電極７１と導波路基板８１の下部電極３３とが接合されると共に、駆動回路基板７３の酸化膜４３と導波路基板８１の酸化膜５５とが接合される。すなわち、電極同士が接合されると共に酸化膜同士が接合される。特に、接触電極７１の上面７７と、下部電極３３の上面８５とをそれぞれ金（Ａｕ）で形成しておくと、Ａｕ－Ａｕの表面で原子レベルの拡散が起こり、強固な接合で出来上がるので、各電極をそのように形成しておくことが好ましい。なお、接触電極７１の上面７７と、下部電極３３の上面８５とをそれぞれＣｕで形成しておき、Ｃｕ－Ｃｕ接合により強固に接合してもよい。
このステップＳ５０Ｂの後、ステップＳ６０，Ｓ７０，Ｓ８０は、図３に示す製造工程と同様なので説明を省略する。
このステップＳ５０Ｂの後、ステップＳ６０，Ｓ７０，Ｓ８０は、図３に示す製造工程と同様なので説明を省略する。
【0073】
第２実施形態に係る製造方法によれば、２つの基板を接合する工程よりも前に、既に導波路基板８１の下部電極３３はＳｉ3Ｎ4導波路８ａ，８ｂにアライメントがされている。また、導波路基板８１の下部電極３３に対し駆動回路基板７３の接触電極７１を小さく形成しており、大きな下部電極３３が小さな接触電極７１に導通できれば接合時に多少ずれても構わない。したがって、第２実施形態に係る製造方法によれば、２つの基板の接合時（ステップＳ５０Ｂ）のアライメントは、図３に示すステップＳ５０のアライメントに比べ大幅に緩和することができる。
【0074】
（変形例）
第２実施形態に係る製造方法においても、第１実施形態に係る製造方法と同様に、図８（ａ）に示す光制御デバイス１Ｂや図８（ｂ）に示す光制御デバイス１Ｃを、同様に製造することができる。なお、グレーティングの形状は、図８（ａ）および図８（ｂ）に示すものに限られない。また、第２実施形態に係る製造方法においても、複数のＳｉ3Ｎ4導波路８ｂが非周期的に配列された光制御デバイスを製造することができる。
第２実施形態に係る製造方法においても、第１実施形態に係る製造方法と同様に、図８（ａ）に示す光制御デバイス１Ｂや図８（ｂ）に示す光制御デバイス１Ｃを、同様に製造することができる。なお、グレーティングの形状は、図８（ａ）および図８（ｂ）に示すものに限られない。また、第２実施形態に係る製造方法においても、複数のＳｉ3Ｎ4導波路８ｂが非周期的に配列された光制御デバイスを製造することができる。
【0075】
また、Ｓｉ3Ｎ4導波路８ａ，８ｂとＥＯポリマー導波路９との間にギャップが不要な光制御デバイスを第２実施形態に係る製造方法で製造する場合、図５（ａ）および図５（ｂ）に示すステップＳ２０の工程を省略すればよい。この場合、図５（ｃ）および図５（ｄ）に示すステップＳ３０の工程では、半導体集積回路の耐熱温度を超える温度で、Ｓｉ基板（犠牲基板４９）の上にＳｉ3Ｎ4膜５３を成膜する。
【0076】
また、第２実施形態に係る製造方法においても、図９、図５（ｃ）および図５（ｄ）に示すステップＳ３０の工程では、Ｓｉ基板からなる犠牲基板４９の表面に成膜された酸化膜５１の上にＳｉ3Ｎ4膜を成膜することとしたが、これに限定されるものではない。たとえばＳｉ3Ｎ4導波路８ａ，８ｂとＥＯポリマー導波路９との間に酸化膜５１（中間クラッド２０ａ）によるギャップが不要な光制御デバイスを製造する場合、図９、図５（ａ）および図５（ｂ）に示すステップＳ２０の工程を省略すればよい。この場合、ステップＳ１０Ｂに続くステップＳ３０の工程では、半導体集積回路の耐熱温度を超える温度で、Ｓｉ基板（犠牲基板４９）の上にＳｉ3Ｎ4膜５３を成膜するだけで、以降の工程を同様に行うことができる。
【符号の説明】
【0077】
１，１Ｂ，１Ｃ 光制御デバイス
２ 光フェーズドアレイ
３ 光入力部
４ 光分離部
５ 位相制御部
６ マルチ光導波路部
７ 光出力端
８ａ Ｓｉ3Ｎ4導波路（入力側無機導波路）
８ｂ，８Ｂ，８Ｃ Ｓｉ3Ｎ4導波路（出力側無機導波路）
９ ＥＯポリマー導波路
１０ 基板
１１ 入力側光結合部
１２ 出力側光結合部
２０ クラッド
２０ａ 中間クラッド
２０ｂ 下部クラッド
２０ｃ 上部クラッド
３０ 位相制御部駆動回路部
３１ 駆動回路
３３ 下部電極（第１電極）
３５ 上部電極（第２電極）
４１ 基板
４３ 酸化膜
４５ 駆動回路基板
４７ 上面
４９ 犠牲基板
５１ 酸化膜
５３ Ｓｉ3Ｎ4膜
５５ 酸化膜
５７ 導波路基板
５９ 上面
６１ 表面
６３ ＥＯポリマー膜
６５ 酸化膜
６７，６９ グレーティング
７１ 接触電極
７３ 駆動回路基板
７７，７９ 上面
８１ 導波路基板
８３，８５ 上面
２ 光フェーズドアレイ
３ 光入力部
４ 光分離部
５ 位相制御部
６ マルチ光導波路部
７ 光出力端
８ａ Ｓｉ3Ｎ4導波路（入力側無機導波路）
８ｂ，８Ｂ，８Ｃ Ｓｉ3Ｎ4導波路（出力側無機導波路）
９ ＥＯポリマー導波路
１０ 基板
１１ 入力側光結合部
１２ 出力側光結合部
２０ クラッド
２０ａ 中間クラッド
２０ｂ 下部クラッド
２０ｃ 上部クラッド
３０ 位相制御部駆動回路部
３１ 駆動回路
３３ 下部電極（第１電極）
３５ 上部電極（第２電極）
４１ 基板
４３ 酸化膜
４５ 駆動回路基板
４７ 上面
４９ 犠牲基板
５１ 酸化膜
５３ Ｓｉ3Ｎ4膜
５５ 酸化膜
５７ 導波路基板
５９ 上面
６１ 表面
６３ ＥＯポリマー膜
６５ 酸化膜
６７，６９ グレーティング
７１ 接触電極
７３ 駆動回路基板
７７，７９ 上面
８１ 導波路基板
８３，８５ 上面
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
