(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024136126
(43)【公開日】2024-10-04
(54)【発明の名称】整流回路および電源回路
(51)【国際特許分類】
H02M 7/12 20060101AFI20240927BHJP
【ＦＩ】
H02M7/12 601A
【審査請求】未請求
【請求項の数】16
【出願形態】ＯＬ
(21)【出願番号】P 2023047113
(22)【出願日】2023-03-23
(71)【出願人】
【識別番号】303046277
【氏名又は名称】旭化成エレクトロニクス株式会社
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】多賀 史朗
【テーマコード（参考）】
5H006
【Ｆターム（参考）】
5H006CA02
5H006CB01
5H006CC08
5H006DA04
5H006DB03
5H006DC05
(57)【要約】
【課題】整流回路は、広い電力範囲で高効率動作できることが好ましい。
【解決手段】第１トランジスタと、前記第１トランジスタとはチャネル型が異なる第２トランジスタと、前記第１トランジスタおよび前記第２トランジスタのドレイン端子どうしを接続し、且つ、第１入力端子に入力された前記交流電力に応じた電圧が印加される第１接続部と、第２入力端子に入力された前記交流電力の交流電圧成分を、前記交流電圧成分の振幅の大きさに応じてバイアスして、前記第１トランジスタのゲート端子に入力する第１バイアス部と、前記第２入力端子に入力された前記交流電力の前記交流電圧成分を、前記交流電圧成分の振幅の大きさに応じてバイアスして、前記第２トランジスタのゲート端子に入力する第２バイアス部とを備える整流回路を提供する。
【選択図】図７
【解決手段】第１トランジスタと、前記第１トランジスタとはチャネル型が異なる第２トランジスタと、前記第１トランジスタおよび前記第２トランジスタのドレイン端子どうしを接続し、且つ、第１入力端子に入力された前記交流電力に応じた電圧が印加される第１接続部と、第２入力端子に入力された前記交流電力の交流電圧成分を、前記交流電圧成分の振幅の大きさに応じてバイアスして、前記第１トランジスタのゲート端子に入力する第１バイアス部と、前記第２入力端子に入力された前記交流電力の前記交流電圧成分を、前記交流電圧成分の振幅の大きさに応じてバイアスして、前記第２トランジスタのゲート端子に入力する第２バイアス部とを備える整流回路を提供する。
【選択図】図７
【特許請求の範囲】
【請求項1】
互いに逆相の交流電力が入力される第１入力端子および第２入力端子と、前記交流電力を整流した直流電力を出力する高圧側出力端子および低圧側出力端子とを備える整流回路であって、
前記高圧側出力端子および前記低圧側出力端子の間に設けられた第１トランジスタと、
前記第１トランジスタおよび前記低圧側出力端子の間に設けられ、前記第１トランジスタとはチャネル型が異なる第２トランジスタと、
前記第１トランジスタおよび前記第２トランジスタのドレイン端子どうしを接続し、且つ、前記第１入力端子に入力された前記交流電力に応じた電圧が印加される第１接続部と、
前記第２入力端子に入力された前記交流電力の交流電圧成分を、前記交流電圧成分の振幅の大きさに応じてバイアスして、前記第１トランジスタのゲート端子に入力する第１バイアス部と、
前記第２入力端子に入力された前記交流電力の前記交流電圧成分を、前記交流電圧成分の振幅の大きさに応じてバイアスして、前記第２トランジスタのゲート端子に入力する第２バイアス部と
を備える整流回路。
前記高圧側出力端子および前記低圧側出力端子の間に設けられた第１トランジスタと、
前記第１トランジスタおよび前記低圧側出力端子の間に設けられ、前記第１トランジスタとはチャネル型が異なる第２トランジスタと、
前記第１トランジスタおよび前記第２トランジスタのドレイン端子どうしを接続し、且つ、前記第１入力端子に入力された前記交流電力に応じた電圧が印加される第１接続部と、
前記第２入力端子に入力された前記交流電力の交流電圧成分を、前記交流電圧成分の振幅の大きさに応じてバイアスして、前記第１トランジスタのゲート端子に入力する第１バイアス部と、
前記第２入力端子に入力された前記交流電力の前記交流電圧成分を、前記交流電圧成分の振幅の大きさに応じてバイアスして、前記第２トランジスタのゲート端子に入力する第２バイアス部と
を備える整流回路。
【請求項2】
前記第２入力端子と前記第１バイアス部との間に設けられた第１コンデンサと、
前記第２入力端子と前記第２バイアス部との間に設けられた第２コンデンサと
を更に備える請求項１に記載の整流回路。
前記第２入力端子と前記第２バイアス部との間に設けられた第２コンデンサと
を更に備える請求項１に記載の整流回路。
【請求項3】
前記高圧側出力端子および前記低圧側出力端子の間に設けられた第３トランジスタと、
前記第３トランジスタおよび前記低圧側出力端子の間に設けられ、前記第３トランジスタとはチャネル型が異なる第４トランジスタと、
前記第３トランジスタおよび前記第４トランジスタのドレイン端子どうしを接続し、且つ、前記第２入力端子に入力された前記交流電力に応じた電圧が印加される第２接続部と
を更に備える
請求項２に記載の整流回路。
前記第３トランジスタおよび前記低圧側出力端子の間に設けられ、前記第３トランジスタとはチャネル型が異なる第４トランジスタと、
前記第３トランジスタおよび前記第４トランジスタのドレイン端子どうしを接続し、且つ、前記第２入力端子に入力された前記交流電力に応じた電圧が印加される第２接続部と
を更に備える
請求項２に記載の整流回路。
【請求項4】
前記第１コンデンサおよび前記第２コンデンサは、前記第２接続部に接続されていない
請求項３に記載の整流回路。
請求項３に記載の整流回路。
【請求項5】
前記第１入力端子に入力された前記交流電力の交流電圧成分を、前記交流電圧成分の振幅の大きさに応じてバイアスして、前記第３トランジスタのゲート端子に入力する第３バイアス部と、
前記第１入力端子に入力された前記交流電力の前記交流電圧成分を、前記交流電圧成分の振幅の大きさに応じてバイアスして、前記第４トランジスタのゲート端子に入力する第４バイアス部と
を更に備える請求項３に記載の整流回路。
前記第１入力端子に入力された前記交流電力の前記交流電圧成分を、前記交流電圧成分の振幅の大きさに応じてバイアスして、前記第４トランジスタのゲート端子に入力する第４バイアス部と
を更に備える請求項３に記載の整流回路。
【請求項6】
前記第１バイアス部は、
前記交流電圧成分の振幅の大きさが第１閾値電圧以下の場合に、前記交流電圧成分を第１バイアス電圧でバイアスし、
前記交流電圧成分の振幅の大きさが前記第１閾値電圧より大きい場合に、前記交流電圧成分を、前記第１バイアス電圧よりも前記高圧側出力端子の電圧に近い電圧でバイアスする
請求項１から５のいずれか一項に記載の整流回路。
前記交流電圧成分の振幅の大きさが第１閾値電圧以下の場合に、前記交流電圧成分を第１バイアス電圧でバイアスし、
前記交流電圧成分の振幅の大きさが前記第１閾値電圧より大きい場合に、前記交流電圧成分を、前記第１バイアス電圧よりも前記高圧側出力端子の電圧に近い電圧でバイアスする
請求項１から５のいずれか一項に記載の整流回路。
【請求項7】
前記第１バイアス部は、前記高圧側出力端子と前記低圧側出力端子との間に設けられ、ゲート端子に前記第２入力端子における前記交流電圧成分が印加され、且つ、ダイオード接続されたトランジスタであり、
前記交流電圧成分の振幅の大きさが前記第１閾値電圧以下の場合に、前記低圧側出力端子の電圧に応じた前記第１バイアス電圧で前記交流電圧成分をバイアスし、
前記交流電圧成分の振幅の大きさが前記第１閾値電圧より大きい場合に、前記高圧側出力端子の電圧よりも高い電圧で、前記交流電圧成分をバイアスする
請求項６に記載の整流回路。
前記交流電圧成分の振幅の大きさが前記第１閾値電圧以下の場合に、前記低圧側出力端子の電圧に応じた前記第１バイアス電圧で前記交流電圧成分をバイアスし、
前記交流電圧成分の振幅の大きさが前記第１閾値電圧より大きい場合に、前記高圧側出力端子の電圧よりも高い電圧で、前記交流電圧成分をバイアスする
請求項６に記載の整流回路。
【請求項8】
前記第１バイアス部は、前記交流電圧成分の振幅の大きさが前記第１閾値電圧より大きい場合に、前記交流電圧成分の振幅が大きいほど、前記交流電圧成分に対するバイアス電圧を高くする
請求項７に記載の整流回路。
請求項７に記載の整流回路。
【請求項9】
前記第１バイアス部のドレイン端子と前記低圧側出力端子との間に設けられた第１バイアス抵抗を更に備え、
前記第１バイアス部の前記ドレイン端子が、前記第１トランジスタのゲート端子に接続されている
請求項７に記載の整流回路。
前記第１バイアス部の前記ドレイン端子が、前記第１トランジスタのゲート端子に接続されている
請求項７に記載の整流回路。
【請求項10】
前記第２バイアス部は、
前記交流電圧成分の振幅の大きさが第２閾値電圧以下の場合に、前記交流電圧成分を第２バイアス電圧でバイアスし、
前記交流電圧成分の振幅の大きさが前記第２閾値電圧より大きい場合に、前記交流電圧成分を、前記第２バイアス電圧よりも前記低圧側出力端子の電圧に近い電圧にバイアスする
請求項６に記載の整流回路。
前記交流電圧成分の振幅の大きさが第２閾値電圧以下の場合に、前記交流電圧成分を第２バイアス電圧でバイアスし、
前記交流電圧成分の振幅の大きさが前記第２閾値電圧より大きい場合に、前記交流電圧成分を、前記第２バイアス電圧よりも前記低圧側出力端子の電圧に近い電圧にバイアスする
請求項６に記載の整流回路。
【請求項11】
前記第２バイアス部は、前記高圧側出力端子と前記低圧側出力端子との間に設けられ、ゲート端子に前記第１入力端子における前記交流電圧成分が印加され、且つ、ダイオード接続されたトランジスタであり、
前記交流電圧成分の振幅の大きさが前記第２閾値電圧以下の場合に、前記高圧側出力端子の電圧に応じた前記第２バイアス電圧で前記交流電圧成分をバイアスし、
前記交流電圧成分の振幅の大きさが前記第２閾値電圧より大きい場合に、前記低圧側出力端子の電圧よりも低い電圧で、前記交流電圧成分をバイアスする
請求項１０に記載の整流回路。
前記交流電圧成分の振幅の大きさが前記第２閾値電圧以下の場合に、前記高圧側出力端子の電圧に応じた前記第２バイアス電圧で前記交流電圧成分をバイアスし、
前記交流電圧成分の振幅の大きさが前記第２閾値電圧より大きい場合に、前記低圧側出力端子の電圧よりも低い電圧で、前記交流電圧成分をバイアスする
請求項１０に記載の整流回路。
【請求項12】
前記第２バイアス部は、前記交流電圧成分の振幅の大きさが前記第２閾値電圧より大きい場合に、前記交流電圧成分の振幅が大きいほど、前記交流電圧成分に対するバイアス電圧を低くする
請求項１１に記載の整流回路。
請求項１１に記載の整流回路。
【請求項13】
前記第２バイアス部のドレイン端子と前記高圧側出力端子との間に設けられた第２バイアス抵抗を更に備え、
前記第２バイアス部の前記ドレイン端子が、前記第２トランジスタのゲート端子に接続されている
請求項１１に記載の整流回路。
前記第２バイアス部の前記ドレイン端子が、前記第２トランジスタのゲート端子に接続されている
請求項１１に記載の整流回路。
【請求項14】
前記高圧側出力端子から前記第１トランジスタのバルクまでの抵抗値よりも、前記高圧側出力端子から前記第１バイアス部のバルクまでの抵抗値を高くする高圧側バルク抵抗を更に備える
請求項９に記載の整流回路。
請求項９に記載の整流回路。
【請求項15】
前記低圧側出力端子から前記第２トランジスタのバルクまでの抵抗値よりも、前記低圧側出力端子から前記第２バイアス部のバルクまでの抵抗値を高くする低圧側バルク抵抗を更に備える
請求項１３に記載の整流回路。
請求項１３に記載の整流回路。
【請求項16】
交流電力を生成する電源と、前記交流電力を整流して出力する整流回路とを備える電源回路であって、
前記整流回路は、
互いに逆相の前記交流電力が入力される第１入力端子および第２入力端子と、
前記交流電力を整流した直流電力を出力する高圧側出力端子および低圧側出力端子と、
前記高圧側出力端子および前記低圧側出力端子の間に設けられた第１トランジスタと、
前記第１トランジスタおよび前記低圧側出力端子の間に設けられ、前記第１トランジスタとはチャネル型が異なる第２トランジスタと、
前記第１トランジスタおよび前記第２トランジスタのドレイン端子どうしを接続し、且つ、前記第１入力端子に入力された前記交流電力に応じた電圧が印加される第１接続部と、
前記第２入力端子に入力された前記交流電力の交流電圧成分を、前記交流電圧成分の振幅の大きさに応じてバイアスして、前記第１トランジスタのゲート端子に入力する第１バイアス部と、
前記第１入力端子に入力された前記交流電力の前記交流電圧成分を、前記交流電圧成分の振幅の大きさに応じてバイアスして、前記第２トランジスタのゲート端子に入力する第２バイアス部と
を有する電源回路。
前記整流回路は、
互いに逆相の前記交流電力が入力される第１入力端子および第２入力端子と、
前記交流電力を整流した直流電力を出力する高圧側出力端子および低圧側出力端子と、
前記高圧側出力端子および前記低圧側出力端子の間に設けられた第１トランジスタと、
前記第１トランジスタおよび前記低圧側出力端子の間に設けられ、前記第１トランジスタとはチャネル型が異なる第２トランジスタと、
前記第１トランジスタおよび前記第２トランジスタのドレイン端子どうしを接続し、且つ、前記第１入力端子に入力された前記交流電力に応じた電圧が印加される第１接続部と、
前記第２入力端子に入力された前記交流電力の交流電圧成分を、前記交流電圧成分の振幅の大きさに応じてバイアスして、前記第１トランジスタのゲート端子に入力する第１バイアス部と、
前記第１入力端子に入力された前記交流電力の前記交流電圧成分を、前記交流電圧成分の振幅の大きさに応じてバイアスして、前記第２トランジスタのゲート端子に入力する第２バイアス部と
を有する電源回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、整流回路および電源回路に関する。
【背景技術】
【0002】
従来、入力電力を整流する整流回路が知られている（例えば、特許文献１、２および非特許文献１参照）。
特許文献１ 米国特許第５８９００３１号明細書
特許文献２ 特開２００８－０１１５８４号公報
非特許文献１ Ｋｏｊｉ Ｋｏｔａｎｉ， ｅｔ ａｌ， "Ｈｉｇｈ－Ｅｆｆｉｃｉｅｎｃｙ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｄｒｉｖｅ ＣＭＯＳ Ｒｅｃｔｉｆｉｅｒ ｆｏｒ ＵＨＦ ＲＦＩＤｓ" ＩＥＥＥ Ｊ．Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ｖｏｌ． ４４， ｎｏ． １１ ｐｐ． ３０１１－３０１８， Ｎｏｖ． ２００９．
特許文献１ 米国特許第５８９００３１号明細書
特許文献２ 特開２００８－０１１５８４号公報
非特許文献１ Ｋｏｊｉ Ｋｏｔａｎｉ， ｅｔ ａｌ， "Ｈｉｇｈ－Ｅｆｆｉｃｉｅｎｃｙ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｄｒｉｖｅ ＣＭＯＳ Ｒｅｃｔｉｆｉｅｒ ｆｏｒ ＵＨＦ ＲＦＩＤｓ" ＩＥＥＥ Ｊ．Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ｖｏｌ． ４４， ｎｏ． １１ ｐｐ． ３０１１－３０１８， Ｎｏｖ． ２００９．
【発明の概要】
【発明が解決しようとする課題】
【0003】
整流回路は、広い電力範囲で高効率動作できることが好ましい。
【課題を解決するための手段】
【0004】
本発明の第１の態様においては、互いに逆相の交流電力が入力される第１入力端子および第２入力端子と、前記交流電力を整流した直流電力を出力する高圧側出力端子および低圧側出力端子とを備える整流回路を提供する。上記整流回路は、前記高圧側出力端子および前記低圧側出力端子の間に設けられた第１トランジスタを備えてよい。上記何れかの整流回路は、前記第１トランジスタおよび前記低圧側出力端子の間に設けられ、前記第１トランジスタとはチャネル型が異なる第２トランジスタを備えてよい。上記何れかの整流回路は、前記第１トランジスタおよび前記第２トランジスタのドレイン端子どうしを接続し、且つ、前記第１入力端子に入力された前記交流電力に応じた電圧が印加される第１接続部を備えてよい。上記何れかの整流回路は、前記第２入力端子に入力された前記交流電力の交流電圧成分を、前記交流電圧成分の振幅の大きさに応じてバイアスして、前記第１トランジスタのゲート端子に入力する第１バイアス部を備えてよい。上記何れかの整流回路は、前記第２入力端子に入力された前記交流電力の前記交流電圧成分を、前記交流電圧成分の振幅の大きさに応じてバイアスして、前記第２トランジスタのゲート端子に入力する第２バイアス部を備えてよい。
【0005】
上記何れかの整流回路は、前記第２入力端子と前記第１バイアス部との間に設けられた第１コンデンサを備えてよい。上記何れかの整流回路は、前記第２入力端子と前記第２バイアス部との間に設けられた第２コンデンサを備えてよい。
【0006】
上記何れかの整流回路は、前記高圧側出力端子および前記低圧側出力端子の間に設けられた第３トランジスタを備えてよい。上記何れかの整流回路は、前記第３トランジスタおよび前記低圧側出力端子の間に設けられ、前記第３トランジスタとはチャネル型が異なる第４トランジスタを備えてよい。上記何れかの整流回路は、前記第３トランジスタおよび前記第４トランジスタのドレイン端子どうしを接続し、且つ、前記第２入力端子に入力された前記交流電力に応じた電圧が印加される第２接続部を備えてよい。上記何れかの整流回路において、前記第１コンデンサおよび前記第２コンデンサは、前記第２接続部に接続されていなくてよい。
【0007】
上記何れかの整流回路は、前記第１入力端子に入力された前記交流電力の交流電圧成分を、前記交流電圧成分の振幅の大きさに応じてバイアスして、前記第３トランジスタのゲート端子に入力する第３バイアス部を備えてよい。上記何れかの整流回路は、前記第１入力端子に入力された前記交流電力の前記交流電圧成分を、前記交流電圧成分の振幅の大きさに応じてバイアスして、前記第４トランジスタのゲート端子に入力する第４バイアス部を備えてよい。
【0008】
上記何れかの整流回路において、前記第１バイアス部は、前記交流電圧成分の振幅の大きさが第１閾値電圧以下の場合に、前記交流電圧成分を第１バイアス電圧でバイアスしてよい。上記何れかの整流回路において、前記第１バイアス部は、前記交流電圧成分の振幅の大きさが前記第１閾値電圧より大きい場合に、前記交流電圧成分を、前記第１バイアス電圧よりも前記高圧側出力端子の電圧に近い電圧でバイアスしてよい。
【0009】
上記何れかの整流回路において、前記第１バイアス部は、前記高圧側出力端子と前記低圧側出力端子との間に設けられ、ゲート端子に前記第２入力端子における前記交流電圧成分が印加され、且つ、ダイオード接続されたトランジスタであってよい。上記何れかの整流回路において、前記第１バイアス部は、前記交流電圧成分の振幅の大きさが前記第１閾値電圧以下の場合に、前記低圧側出力端子の電圧に応じた前記第１バイアス電圧で前記交流電圧成分をバイアスしてよい。上記何れかの整流回路において、前記第１バイアス部は、前記交流電圧成分の振幅の大きさが前記第１閾値電圧より大きい場合に、前記高圧側出力端子の電圧よりも高い電圧で、前記交流電圧成分をバイアスしてよい。
【0010】
上記何れかの整流回路において、前記第１バイアス部は、前記交流電圧成分の振幅の大きさが前記第１閾値電圧より大きい場合に、前記交流電圧成分の振幅が大きいほど、前記交流電圧成分に対するバイアス電圧を高くしてよい。
【0011】
上記何れかの整流回路は、前記第１バイアス部のドレイン端子と前記低圧側出力端子との間に設けられた第１バイアス抵抗を備えてよい。上記何れかの整流回路において、前記第１バイアス部の前記ドレイン端子が、前記第１トランジスタのゲート端子に接続されていてよい。
【0012】
上記何れかの整流回路において、前記第２バイアス部は、前記交流電圧成分の振幅の大きさが第２閾値電圧以下の場合に、前記交流電圧成分を第２バイアス電圧でバイアスしてよい。上記何れかの整流回路において、前記第２バイアス部は、前記交流電圧成分の振幅の大きさが前記第２閾値電圧より大きい場合に、前記交流電圧成分を、前記第２バイアス電圧よりも前記低圧側出力端子の電圧に近い電圧にバイアスしてよい。
【0013】
上記何れかの整流回路において、前記第２バイアス部は、前記高圧側出力端子と前記低圧側出力端子との間に設けられ、ゲート端子に前記第１入力端子における前記交流電圧成分が印加され、且つ、ダイオード接続されたトランジスタであってよい。上記何れかの整流回路において、前記第２バイアス部は、前記交流電圧成分の振幅の大きさが前記第２閾値電圧以下の場合に、前記高圧側出力端子の電圧に応じた前記第２バイアス電圧で前記交流電圧成分をバイアスしてよい。上記何れかの整流回路において、前記第２バイアス部は、前記交流電圧成分の振幅の大きさが前記第２閾値電圧より大きい場合に、前記低圧側出力端子の電圧よりも低い電圧で、前記交流電圧成分をバイアスしてよい。
【0014】
上記何れかの整流回路において、前記第２バイアス部は、前記交流電圧成分の振幅の大きさが前記第２閾値電圧より大きい場合に、前記交流電圧成分の振幅が大きいほど、前記交流電圧成分に対するバイアス電圧を低くしてよい。
【0015】
上記何れかの整流回路は、前記第２バイアス部のドレイン端子と前記高圧側出力端子との間に設けられた第２バイアス抵抗を備えてよい。上記何れかの整流回路において、前記第２バイアス部の前記ドレイン端子が、前記第２トランジスタのゲート端子に接続されていてよい。
【0016】
上記何れかの整流回路は、前記高圧側出力端子から前記第１トランジスタのバルクまでの抵抗値よりも、前記高圧側出力端子から前記第１バイアス部のバルクまでの抵抗値を高くする高圧側バルク抵抗を備えてよい。
【0017】
上記何れかの整流回路は、前記第２トランジスタのバルクまでの抵抗値よりも、前記低圧側出力端子から前記第２バイアス部のバルクまでの抵抗値を高くする低圧側バルク抵抗を備えてよい。
【0018】
本発明の第２の態様においては、交流電力を生成する電源と、前記交流電力を整流して出力する整流回路とを備える電源回路を提供する。上記整流回路は、第１の態様に係るいずれかの整流回路であってよい。
【0019】
なお、上記の発明の概要は、本発明の必要な特徴のすべてを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【0020】
【図1】第１の参考例に係る電源回路３００を示す図である。
【図2】各トランジスタのゲート－ソース間に印加される電圧の一例を示す図である。
【図5】第２の参考例に係る電源回路３００を示す図である。
【図7】本発明の一つの実施形態に係る電源回路２００の一例を示す図である。
【図8】交流電圧成分（Ｖｄ１、Ｖｄ２）の振幅が、比較的に大きい場合の整流回路１００の動作を説明する図である。
【図9】整流回路１００の他の構成例を示す図である。
【発明を実施するための形態】
【0021】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。本明細書では、各図における同一の部分には同一の符号を付し、説明を省略する場合がある。また、説明の便宜上一部の構成を図示しない場合がある。
【0022】
本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。また図中の各端子および構成要素は、配線等を用いて接続されてよい。図中の各グランド端子は共通の端子であってよく、異なる端子であってもよい。回路図の説明において、特定の構成要素が他の２つの構成要素の間に設けられている、のように記載した場合、これらの構成要素の電気経路上の位置関係を説明しており、これらの構成要素の空間的な配置を限定するものではない。
【0023】
交流電力から直流電力を取り出す整流回路が知られている。整流回路は、広い電力範囲にわたって高効率で交流直流変換できることが好ましい。例えば、数百ＭＨｚ以上のマイクロ波の交流電力をアンテナで受電し、直流電力を取り出すために整流回路を用いる場合がある。このような技術は、アンテナ付ＩＣチップとの通信用の電磁波、または、無線ＬＡＮの電磁波等の環境電磁波から微小な電力を取り出すエナジーハーベスト、若しくは、各種のセンサーまたは表示装置にマイクロ波で電力を送電する空間伝送型ワイヤレス電力伝送等に用いられる。
【0024】
マイクロ波を含む電磁波の電力は、フリスの伝達公式に従って送電アンテナからの距離の２乗で減衰する。このため、受電アンテナから得られる電力の大きさは、送電アンテナからの距離によって大きく変化する。したがって、このような用途に使用する整流回路は、微弱な電力から直流電力を取り出すことができ、また、広い電力範囲にわたって高効率で交流直流変換できることが好ましい。
【0025】
図１は、第１の参考例に係る電源回路３００を示す図である。電源回路３００は、電源２１０および整流回路２２０を備え、負荷に直流電力を供給する。図１においては、負荷を抵抗２１２で示している。負荷の抵抗２１２と並列に、平滑コンデンサ２１４が設けられていてもよい。
【0026】
電源２１０は、交流電力を生成する。電源２１０は、電磁波を受電して交流電力を生成するアンテナを含んでよい。当該電磁波は、電源２１０に向けて送電された電磁波であってよく、電源２１０向けではないが、周囲環境に存在する環境電磁波であってもよい。電源２１０は、マイクロ波（例えば１００ＭＨｚ以上）を受電して交流電力を生成してよい。電源２１０は、他の方法で交流電力を生成してもよい。電源２１０は、ソーラー発電、熱発電または振動発電のようなエナジーハーベスト電源であってよく、エナジーハーベスト電源以外の電源であってもよい。
【0027】
整流回路２２０は、電源２１０からの交流電力を直流電力に変換する。整流回路２２０は、差動構成の全波整流回路である。整流回路２２０は、ＣＭＯＳトランジスタを含んでいる。
【0028】
整流回路２２０は、第１入力端子１１、第２入力端子１２、高圧側出力端子１５および低圧側出力端子１６を備える。第１入力端子１１および第２入力端子１２には、互いに逆相の交流電力が入力される。第１入力端子１１および第２入力端子１２は、電源２１０に接続されている。
【0029】
高圧側出力端子１５および低圧側出力端子１６は、交流電力を整流した直流電力を出力する。本例では、高圧側出力端子１５に抵抗２１２および平滑コンデンサ２１４が並列に接続されている。本例の高圧側出力端子１５は、整流され、平滑化された直流電圧ＶＯＰを出力する。本例の低圧側出力端子１６からは、直流電圧ＶＯＰより低い電圧ＶＯＮが出力される。低圧側出力端子１６は、接地電位に接続されてよい。
【0030】
本例の整流回路２２０は、第１トランジスタ３１、第２トランジスタ３２、第３トランジスタ３３、第４トランジスタ３４、第１入力コンデンサ２１および第２入力コンデンサ２２を有する。本明細書で説明する各トランジスタは、ＭＯＳトランジスタであってよい。
【0031】
第１トランジスタ３１は、高圧側出力端子１５および低圧側出力端子１６の間に設けられている。第２トランジスタ３２は、第１トランジスタ３１および低圧側出力端子１６の間に設けられている。第２トランジスタ３２は、第１トランジスタ３１とはチャネル型が異なる。チャネル型とは、ＮチャネルまたはＰチャネルのいずれかを指す。図１の例では、第１トランジスタ３１がＰチャネルＭＯＳＦＥＴであり、第２トランジスタ３２がＮチャネルＭＯＳＦＥＴである。
【0032】
第１トランジスタ３１のソース端子が高圧側出力端子１５に接続され、第２トランジスタ３２のソース端子が低圧側出力端子１６に接続されている。第１トランジスタ３１および第２トランジスタ３２のドレイン端子どうしが、第１接続部６１により接続されている。第１接続部６１は例えば電気的な配線である。また第１トランジスタ３１および第２トランジスタ３２のゲート端子どうしが接続されている。
【0033】
第１接続部６１には、第１入力端子１１に入力された交流電力に応じた電圧Ｖｄ１が印加される。本例では、第１入力端子１１と第１接続部６１との間に、第１入力コンデンサ２１が設けられている。第１入力コンデンサ２１は、第１入力端子１１に印加された交流電圧のうちの交流成分に相当する電圧Ｖｄ１を、第１接続部６１に印加する。
【0034】
第１トランジスタ３１および第２トランジスタ３２のゲート端子には、第２入力端子１２に入力された交流電力に応じたゲート信号（本例では電圧Ｖｄ２）が印加される。本例では、第２入力端子１２と各ゲート端子との間に、第２入力コンデンサ２２が設けられている。第２入力コンデンサ２２は、第２入力端子１２に印加された交流電圧のうちの交流成分に相当する電圧Ｖｄ２を、各ゲート端子に印加する。
【0035】
第３トランジスタ３３は、高圧側出力端子１５および低圧側出力端子１６の間に設けられている。第４トランジスタ３４は、第３トランジスタ３３および低圧側出力端子１６の間に設けられている。第４トランジスタ３４は、第３トランジスタ３３とはチャネル型が異なる。第３トランジスタ３３は、第１トランジスタ３１とチャネル型が同じである。図１の例では、第３トランジスタ３３がＰチャネルＭＯＳＦＥＴであり、第４トランジスタ３４がＮチャネルＭＯＳＦＥＴである。
【0036】
第３トランジスタ３３のソース端子が高圧側出力端子１５に接続され、第４トランジスタ３４のソース端子が低圧側出力端子１６に接続されている。第３トランジスタ３３および第４トランジスタ３４のドレイン端子どうしが、第２接続部６２により接続されている。第２接続部６２は例えば電気的な配線である。また第３トランジスタ３３および第４トランジスタ３４のゲート端子どうしが接続されている。
【0037】
第２接続部６２には、第２入力端子１２に入力された交流電力に応じた電圧Ｖｄ２が印加される。本例では、第２入力端子１２と第２接続部６２との間に、第２入力コンデンサ２２が設けられている。第２入力コンデンサ２２は、第２入力端子１２に印加された交流電圧のうちの交流成分に相当する電圧Ｖｄ２を、第２接続部６２に印加する。
【0038】
第３トランジスタ３３および第４トランジスタ３４のゲート端子には、第１入力端子１１に入力された交流電力に応じたゲート信号（本例では電圧Ｖｄ１）が印加される。本例では、第１入力端子１１と各ゲート端子との間に、第１入力コンデンサ２１が設けられている。第１入力コンデンサ２１は、第１入力端子１１に印加された交流電圧のうちの交流成分に相当する電圧Ｖｄ１を、各ゲート端子に印加する。
【0039】
第３トランジスタ３３および第４トランジスタ３４は、第１トランジスタ３１および第２トランジスタ３２に対して逆相で動作する。第２トランジスタ３２および第４トランジスタ３４のソース端子およびバルクは電圧ＶＯＮを出力し、第１トランジスタ３１および第３トランジスタ３３のソース端子およびバルクは電圧ＶＯＰを出力する。本明細書では、整流回路の差動の構成のうち、一方の差動構成の動作を説明し、他方の差動構成の動作を省略する場合がある。ｐ型シリコンウェハ上に掲載される集積回路においては、ＰＭＯＳトランジスタのバルクとは、ＰＭＯＳが形成されるｎ型ウェルであり、ＮＭＯＳトランジスタのバルクとはＮＭＯＳが形成されるディープｎウェル中に形成されたｐ型ウェルである。
【0040】
図２は、各トランジスタのゲート－ソース間に印加される電圧の一例を示す図である。図２においては、第１トランジスタ３１および第２トランジスタ３２のゲート－ソース間電圧を説明し、第３トランジスタ３３および第４トランジスタ３４のゲート－ソース間電圧の説明は省略する。
【0041】
第１トランジスタ３１および第２トランジスタ３２のドレイン端子には正弦波の電圧Ｖｄ１が入力され、ゲート端子には電圧Ｖｄ１を反転した電圧Ｖｄ２が入力される。第２トランジスタ３２のゲート－ソース間の正の電圧をＶＮ１、第１トランジスタ３１のゲート－ソース間の負の電圧をＶＰ１とする。第２トランジスタ３２のソース電圧はＶＯＮなので、電圧ＶＮ１は、電圧ＶＯＮを基準とした電圧Ｖｄ２の電圧である。第１トランジスタ３１のソース電圧はＶＯＰなので、電圧ＶＰ１は、電圧ＶＯＰを基準とした電圧Ｖｄ２の電圧である。図２では、電圧ＶＮ１および電圧ＶＰ１のピーク値を示している。
【0042】
図３は、比較的に小さい振幅の電圧Ｖｄ１、Ｖｄ２が入力されたときの、図１の整流回路２２０の動作例を説明する図である。図３においては、第１トランジスタ３１および第２トランジスタ３２の動作を説明し、第３トランジスタ３３および第４トランジスタ３４の動作の説明は省略する。
【0043】
第１トランジスタ３１の閾値電圧をＶｔｈＰ、第２トランジスタ３２の閾値電圧をＶｔｈＮとする。図３の期間ｔ５～ｔ８のように、第２トランジスタ３２のゲート－ソース間の電圧ＶＮ１が閾値電圧ＶｔｈＮを超えると第２トランジスタ３２がオン状態となる。当該期間において、電圧Ｖｄ１が電圧ＶＯＮより小さければ、第２トランジスタ３２がオンしたことで電圧ＶＯＮが下がる。図３の期間ｔ１～ｔ４、ｔ９～ｔ１２のように、第１トランジスタ３１のゲート－ソース間の電圧ＶＰ１が閾値電圧ＶｔｈＰを超えると第１トランジスタ３１がオン状態となる。当該期間において、電圧Ｖｄ１が電圧ＶＯＰより大きければ、第１トランジスタ３１がオンしたことで電圧ＶＯＰが上がる。このように、第１トランジスタ３１および第２トランジスタ３２のスイッチングにより、整流動作が行われる。
【0044】
本例において整流できる電圧Ｖｄ１の振幅（０Ｖ～ピーク電圧）の最小値は、それぞれのトランジスタの閾値電圧の半分である。また本例の整流回路では、ダイオードを用いる整流回路に比べてダイオードの順方向電圧で生じる電圧降下が無いため、小さい振幅の電圧Ｖｄ１でも効率よく整流できる。
【0045】
電圧Ｖｄ１の振幅が大きくなると、電圧ＶＮ１のピーク値が閾値電圧ＶｔｈＮより大きくなり、または、電圧ＶＰ１のピーク値が閾値電圧ＶｔｈＰより小さく（絶対値では大きく）なる場合がある。この場合、低圧側出力端子１６または高圧側出力端子１５から第１接続部６１に電流が逆流してしまい、負荷への電力供給が妨げられる場合がある。
【0046】
例えば、第１トランジスタ３１がオンしている期間ｔ１～ｔ４において、期間ｔ１～ｔ２および期間ｔ３～ｔ４では、第１接続部６１の電圧Ｖｄ１よりも、高圧側出力端子１５の電圧ＶＯＰのほうが大きい。この期間では、高圧側出力端子１５から第１接続部６１に電流が逆流する。期間ｔ９～ｔ１０および期間ｔ１１～ｔ１２も同様である。
【0047】
第２トランジスタ３２がオンしている期間ｔ５～ｔ８において、期間ｔ５～ｔ６および期間ｔ７～ｔ８では、第１接続部６１の電圧Ｖｄ１よりも、低圧側出力端子１６の電圧ＶＯＮのほうが低い。この期間では、第１接続部６１から低圧側出力端子１６に電流が逆流する。本明細書では、電流が逆流する期間を時間領域Ａとする。
【0048】
図４は、比較的に大きい振幅の電圧Ｖｄ１、Ｖｄ２が入力された場合の、図１の整流回路２２０の動作例を説明する図である。図４に示す波形では、図３に示した波形に比べて、電圧Ｖｄ１、Ｖｄ２の振幅の、閾値電圧ＶｔｈＰ、ＶｔｈＮに対する比を大きくしている。図４においては、第１トランジスタ３１および第２トランジスタ３２の動作を説明し、第３トランジスタ３３および第４トランジスタ３４の動作の説明は省略する。
【0049】
本例でも、図３に示した例と同様に、時間領域Ａが生じる。また本例では、電圧Ｖｄ１、Ｖｄ２の振幅が大きくなったことで、それぞれのトランジスタがオン状態となっている期間が、オフ状態となっている期間以上になっている。この場合、図４の期間ｔ１３～ｔ１４およびｔ１５～ｔ１６のように、第１トランジスタ３１および第２トランジスタ３２が同時にオン状態となる。本明細書では、第１トランジスタ３１および第２トランジスタ３２が同時にオン状態となる期間を、時間領域Ｂとする。時間領域Ｂでは、高圧側出力端子１５と低圧側出力端子１６との間で貫通電流が流れ、電力を消費してしまう。図３および図４に説明した時間領域Ａおよび時間領域Ｂは、第３トランジスタ３３および第４トランジスタ３４においても発生する。このように、図１に示した参考例の整流回路２２０は、低入力振幅時は高効率で整流できるが、振幅が大きくなると急激に効率が低下してしまう。
【0050】
【0051】
本例の整流回路２２０は、図１の整流回路２２０の構成に加えて、抵抗３５、３８、４１、４２、４３、４４、コンデンサ５１、５２、５３、５４、および、ＭＯＳトランジスタ３６、３７を有する。第２トランジスタ３２のゲート端子には、コンデンサ５２を介して電圧Ｖｄ２が印加される。第２トランジスタ３２のゲート端子に印加される電圧Ｖｄ２は、抵抗４２を介してバイアス電圧ＶＢＮにバイアスされている。第１トランジスタ３１のゲート端子には、コンデンサ５１を介して電圧Ｖｄ２が印加される。第１トランジスタ３１のゲート端子に印加される電圧Ｖｄ２は、抵抗４１を介してバイアス電圧ＶＢＰにバイアスされている。
【0052】
第４トランジスタ３４のゲート端子には、コンデンサ５４を介して電圧Ｖｄ１が印加される。第４トランジスタ３４のゲート端子に印加される電圧Ｖｄ１は、抵抗４４を介してバイアス電圧ＶＢＮにバイアスされている。第３トランジスタ３３のゲート端子には、コンデンサ５３を介して電圧Ｖｄ１が印加される。第３トランジスタ３３のゲート端子に印加される電圧Ｖｄ１は、抵抗４３を介してバイアス電圧ＶＢＰにバイアスされている。
【0053】
ＭＯＳトランジスタ３６および抵抗３５は、バイアス電圧ＶＢＮを生成する。ＭＯＳトランジスタ３６は、ドレイン端子とゲート端子とが接続されている。本明細書では、同一のＭＯＳトランジスタのドレイン端子とゲート端子とを接続することをダイオード接続と称する場合がある。
【0054】
ＭＯＳトランジスタ３６は、高圧側出力端子１５と低圧側出力端子１６との間に配置されている。抵抗３５は、ＭＯＳトランジスタ３６と高圧側出力端子１５との間に配置されている。抵抗３５とＭＯＳトランジスタ３６との接続配線における電圧を、バイアス電圧ＶＢＮとする。当該接続配線は、抵抗４２および抵抗４４に接続されている。
【0055】
高圧側出力端子１５の電圧ＶＯＰがトランジスタ３６の閾値電圧以下の場合、トランジスタ３６はオフ状態となる。この場合、バイアス電圧ＶＢＮは、電圧ＶＯＰとほぼ等しい。電圧ＶＯＰがトランジスタ３６の閾値電圧より大きくなると、トランジスタ３６がオン状態となり、トランジスタ３６の実効的な抵抗値は徐々に小さくなる。このため、電圧ＶＯＰが更に上昇しても、バイアス電圧ＶＢＮはトランジスタ３６の閾値電圧よりわずかに大きい値で安定する。
【0056】
ＭＯＳトランジスタ３７および抵抗３８は、バイアス電圧ＶＢＰを生成する。ＭＯＳトランジスタ３７は、ダイオード接続されている。ＭＯＳトランジスタ３７は、高圧側出力端子１５と低圧側出力端子１６との間に配置されている。抵抗３８は、ＭＯＳトランジスタ３７と低圧側出力端子１６との間に配置されている。抵抗３８とＭＯＳトランジスタ３７との接続配線における電圧を、バイアス電圧ＶＢＰとする。当該接続配線は、抵抗４１および抵抗４３に接続されている。このような構成により、バイアス電圧ＶＢＮと同様に、バイアス電圧ＶＢＰが生成される。
【0057】
図６は、図５に示した整流回路２２０における各トランジスタのゲート－ソース間に印加される電圧の一例を示す図である。図６においては、第１トランジスタ３１および第２トランジスタ３２のゲート－ソース間電圧ＶＰ１、ＶＮ１を説明し、第３トランジスタ３３および第４トランジスタ３４のゲート－ソース間電圧の説明は省略する。本例では、第２トランジスタ３２のゲート端子に印加される電圧をＶｇｎ１、第１トランジスタ３１のゲート端子に印加される電圧をＶｇｐ１とする。
【0058】
電圧ＶＯＰと電圧ＶＯＮの間の電圧が比較的に小さい場合、ＭＯＳトランジスタ３６およびＭＯＳトランジスタ３７はオフ状態となる。この場合、第１トランジスタ３１のゲート端子には、抵抗３８および抵抗４１を介して電圧ＶＯＮにバイアスされた、ゲート電圧Ｖｇｐ１が印加される。また、第２トランジスタ３２のゲート端子には、抵抗３５および抵抗４２を介して電圧ＶＯＰにバイアスされた、ゲート電圧Ｖｇｎ１が印加される。図２の例におけるゲート電圧Ｖｄ２に対して、ゲート電圧Ｖｇｎ１は正側にバイアスされ、ゲート電圧Ｖｇｐ１は負側にバイアスされている。このため、電圧ＶＰ１および電圧ＶＮ１の絶対値は図２の例よりも大きくなり、図２の例より小さい振幅の交流電圧成分でも整流動作できる。
【0059】
電圧ＶＯＰと電圧ＶＯＮの間の電圧が比較的に大きい場合、ＭＯＳトランジスタ３６およびＭＯＳトランジスタ３７はオン状態となる。この場合、第１トランジスタ３１のゲート端子には、ＭＯＳトランジスタ３７の閾値電圧に応じてバイアスされたゲート電圧Ｖｇｐ１が印加される。また、第２トランジスタ３２のゲート端子には、ＭＯＳトランジスタ３６の閾値電圧に応じてバイアスされたゲート電圧Ｖｇｎ１が印加される。このため、第１トランジスタ３１および第２トランジスタ３２がオンする時間割合（つまり、オンする時間およびオフする時間の和に対する、オンする時間の割合）は、最大で約５０％に抑えられる。このため、図４で示した時間領域Ｂの発生を抑制でき、電力供給の効率をある程度抑制できる。しかし、図３で示した時間領域Ａは生じるので、それぞれの出力端子における電流逆流が生じてしまい、電力供給の効率は低下してしまう。
【0060】
図７は、本発明の一つの実施形態に係る電源回路２００の一例を示す図である。電源回路２００は、電源２１０および整流回路１００を備える。電源２１０は、図１から図６において説明した例と同様である。また、整流回路１００において、図１から図６において説明した構成要素と同様の構成要素には、図１から図６の例と同一の符号を付している。図１から図６の例と同一の符号を付した構成要素は、特に説明する場合を除き、図１から図６において説明した構成および機能を有する。整流回路１００は、図１に示した整流回路２２０の構成に加えて、第１バイアス部１３１、第２バイアス部１３２、第３バイアス部１３３および第４バイアス部１３４を備える。
【0061】
第１バイアス部１３１は、第２入力端子１２に入力された交流電力の交流電圧成分を、当該交流電圧成分の振幅の大きさに応じてバイアスしたゲート信号Ｖｇｐ１を生成する。ゲート信号Ｖｇｐ１は、第１トランジスタ３１のゲート端子に入力される。例えば第１バイアス部１３１は、交流電圧成分の振幅の大きさが第１閾値電圧以下の場合に、交流電圧成分を第１バイアス電圧（例えば電圧ＶＯＮ）でバイアスし、交流電圧成分の振幅の大きさが第１閾値電圧より大きい場合に、交流電圧成分を第１バイアス電圧よりも高圧側出力端子１５の電圧ＶＯＰに近い電圧でバイアスする。
【0062】
本例の第１バイアス部１３１は、ダイオード接続されたＰチャネルＭＯＳトランジスタである。第１バイアス部１３１は、第１トランジスタ３１と同一の閾値電圧を有してよい。第１バイアス部１３１のドレイン端子およびゲート端子は、第１トランジスタ３１のゲート端子に接続され、第１バイアス部１３１のソース端子は高圧側出力端子１５に接続される。上述した第１閾値電圧は、第１バイアス部１３１がオンし始める電圧である。第１バイアス部１３１は、高圧側出力端子１５と低圧側出力端子１６との間に設けられ、ゲート端子に第２入力端子１２における交流電圧成分に応じたゲート電圧Ｖｇｐ１が印加される。
【0063】
本例では、第１バイアス部１３１のドレイン端子と第２入力端子１２との間には第１コンデンサ１２１が設けられている。第１コンデンサ１２１は、第１接続部６１および第２接続部６２のいずれにも、他のコンデンサを介さずに直接的に接続されてはいない。第１接続部６１および第２接続部６２におけるバイアス電圧と、ゲート電圧Ｖｇｐ１のバイアス電圧は異なる。また、第１バイアス部１３１のドレイン端子と低圧側出力端子１６との間には、第１バイアス抵抗１４１が設けられている。第１コンデンサ１２１により、第２入力端子１２に入力された交流電力の交流電圧成分が通過する。当該交流電圧成分を、所定の電圧にバイアスした信号が、ゲート信号Ｖｇｐ１となる。第１バイアス部１３１のオンオフ状態に応じて、当該交流電圧成分を、電圧ＶＯＰ側にバイアスするか、または、第１バイアス抵抗１４１を介して電圧ＶＯＮ側にバイアスするかが切り替わる。このような構造により、第１バイアス部１３１は、第１トランジスタ３１に印加するゲート電圧を、交流電圧成分の振幅に応じてバイアスできる。
【0064】
第２バイアス部１３２は、第２入力端子１２に入力された交流電力の交流電圧成分を、交流電圧成分の振幅の大きさに応じてバイアスしたゲート信号Ｖｇｎ１を生成する。ゲート信号Ｖｇｎ１は、第２トランジスタ３２のゲート端子に入力される。例えば第２バイアス部１３２は、交流電圧成分の振幅の大きさが第２閾値電圧以下の場合に、交流電圧成分を第２バイアス電圧（例えば電圧ＶＯＰ）でバイアスし、交流電圧成分の振幅の大きさが第２閾値電圧より大きい場合に、交流電圧成分を第２バイアス電圧よりも低圧側出力端子１６の電圧ＶＯＮに近い電圧でバイアスする。
【0065】
本例の第２バイアス部１３２は、ダイオード接続されたＮチャネルＭＯＳトランジスタである。第２バイアス部１３２は、第２トランジスタ３２と同一の閾値電圧を有してよい。第２バイアス部１３２のドレイン端子およびゲート端子は、第２トランジスタ３２のゲート端子に接続され、第２バイアス部１３２のソース端子は低圧側出力端子１６に接続される。上述した第２閾値電圧は、第２バイアス部１３２がオンし始める電圧である。第２バイアス部１３２は、高圧側出力端子１５と低圧側出力端子１６との間に設けられ、ゲート端子に第２入力端子１２における交流電圧成分に応じたゲート電圧Ｖｇｎ１が印加される。
【0066】
本例では、第２バイアス部１３２のドレイン端子と第２入力端子１２との間には第２コンデンサ１２２が設けられている。第２コンデンサ１２２は、第１接続部６１および第２接続部６２のいずれにも、他のコンデンサを介さずに直接的に接続されてはいない。第１接続部６１および第２接続部６２におけるバイアス電圧と、ゲート電圧Ｖｇｎ１のバイアス電圧は異なる。また、第２バイアス部１３２のドレイン端子と高圧側出力端子１５との間には、第２バイアス抵抗１４２が設けられている。第２コンデンサ１２２により、第２入力端子１２に入力された交流電力の交流電圧成分が通過する。当該交流電圧成分を、所定の電圧にバイアスした信号が、ゲート信号Ｖｇｎ１となる。第２バイアス部１３２のオンオフ状態に応じて、当該交流電圧成分を、電圧ＶＯＰ側にバイアスするか、または、第２バイアス抵抗１４２を介して電圧ＶＯＮ側にバイアスするかが切り替わる。このような構造により、第２バイアス部１３２は、第２トランジスタ３２に印加するゲート電圧を、交流電圧成分の振幅に応じてバイアスできる。
【0067】
第３バイアス部１３３は、第１入力端子１１に入力された交流電力の交流電圧成分を、交流電圧成分の振幅の大きさに応じてバイアスしたゲート信号Ｖｇｐ２を生成する。ゲート信号Ｖｇｐ２は、第３トランジスタ３３のゲート端子に入力される。例えば第３バイアス部１３３は、交流電圧成分の振幅の大きさが第１閾値電圧以下の場合に、交流電圧成分を第１バイアス電圧（例えば電圧ＶＯＮ）でバイアスし、交流電圧成分の振幅の大きさが第１閾値電圧より大きい場合に、交流電圧成分を第１バイアス電圧よりも高圧側出力端子１５の電圧ＶＯＰに近い電圧でバイアスする。
【0068】
本例の第３バイアス部１３３は、ダイオード接続されたＰチャネルＭＯＳトランジスタである。第３バイアス部１３３は、第３トランジスタ３３と同一の閾値電圧を有してよい。第３バイアス部１３３のドレイン端子およびゲート端子は、第３トランジスタ３３のゲート端子に接続され、第３バイアス部１３３のソース端子は高圧側出力端子１５に接続される。また、第３バイアス部１３３の閾値電圧は、上述した第１閾値電圧である。第３バイアス部１３３は、高圧側出力端子１５と低圧側出力端子１６との間に設けられ、ゲート端子に第１入力端子１１における交流電圧成分に応じたゲート電圧Ｖｇｐ２が印加される。
【0069】
本例では、第３バイアス部１３３のドレイン端子と第１入力端子１１との間には第３コンデンサ１２３が設けられている。また、第３バイアス部１３３のドレイン端子と低圧側出力端子１６との間には、第３バイアス抵抗１４３が設けられている。第３コンデンサ１２３により、第１入力端子１１に入力された交流電力の交流電圧成分が通過する。当該交流電圧成分を、所定の電圧にバイアスした信号が、ゲート信号Ｖｇｐ２となる。第３バイアス部１３３のオンオフ状態に応じて、当該交流電圧成分を、電圧ＶＯＰ側にバイアスするか、または、第３バイアス抵抗１４３を介して電圧ＶＯＮ側にバイアスするかが切り替わる。このような構造により、第３バイアス部１３３は、第３トランジスタ３３に印加するゲート電圧を、交流電圧成分の振幅に応じてバイアスできる。
【0070】
第４バイアス部１３４は、第１入力端子１１に入力された交流電力の交流電圧成分を、交流電圧成分の振幅の大きさに応じてバイアスしたゲート信号Ｖｇｎ２を生成する。ゲート信号Ｖｇｎ２は、第４トランジスタ３４のゲート端子に入力される。例えば第４バイアス部１３４は、交流電圧成分の振幅の大きさが第２閾値電圧以下の場合に、交流電圧成分を第２バイアス電圧（例えば電圧ＶＯＰ）でバイアスし、交流電圧成分の振幅の大きさが第２閾値電圧より大きい場合に、交流電圧成分を第２バイアス電圧よりも低圧側出力端子１６の電圧ＶＯＮに近い電圧でバイアスする。
【0071】
本例の第４バイアス部１３４は、ダイオード接続されたＮチャネルＭＯＳトランジスタである。第４バイアス部１３４は、第４トランジスタ３４と同一の閾値電圧を有してよい。第４バイアス部１３４のドレイン端子およびゲート端子は、第４トランジスタ３４のゲート端子に接続され、第４バイアス部１３４のソース端子は低圧側出力端子１６に接続される。また、第４バイアス部１３４の閾値電圧は、上述した第２閾値電圧である。第４バイアス部１３４は、高圧側出力端子１５と低圧側出力端子１６との間に設けられ、ゲート端子に第１入力端子１１における交流電圧成分に応じたゲート電圧Ｖｇｎ２が印加される。
【0072】
本例では、第４バイアス部１３４のドレイン端子と第１入力端子１１との間には第４コンデンサ１２４が設けられている。また、第４バイアス部１３４のドレイン端子と高圧側出力端子１５との間には、第４バイアス抵抗１４４が設けられている。第４コンデンサ１２４により、第１入力端子１１に入力された交流電力の交流電圧成分が通過する。当該交流電圧成分を、所定の電圧にバイアスした信号が、ゲート信号Ｖｇｎ２となる。第４バイアス部１３４のオンオフ状態に応じて、当該交流電圧成分を、電圧ＶＯＰ側にバイアスするか、または、第４バイアス抵抗１４４を介して電圧ＶＯＮ側にバイアスするかが切り替わる。このような構造により、第４バイアス部１３４は、第４トランジスタ３４に印加するゲート電圧を、交流電圧成分の振幅に応じてバイアスできる。
【0073】
整流回路１００は差動構成であるので、主に第１トランジスタ３１、第１バイアス部１３１、第２トランジスタ３２および第２バイアス部１３２の動作を説明するが、第３トランジスタ３３、第３バイアス部１３３、第４トランジスタ３４および第４バイアス部１３４の動作も同様である。
【0074】
まず、電源２１０からの交流電圧成分の振幅が比較的に小さい場合を説明する。交流電圧成分の振幅が比較的に小さい場合のゲート電圧Ｖｇｐ１およびゲート電圧Ｖｇｎ１は、図６に示した例と同様である。
【0075】
交流電圧成分の振幅が比較的に小さい場合、第１バイアス部１３１はオフ状態となる。第１バイアス部１３１がオフ状態の場合、第１トランジスタ３１のゲート端子に入力されるゲート電圧Ｖｇｐ１は、第１バイアス抵抗１４１を介して電圧ＶＯＮでバイアスされる。
【0076】
第１接続部６１に印加される電圧Ｖｄ１の振幅（０Ｖ～ピーク間の電圧）が、第１トランジスタ３１の閾値電圧の１／３に達すると、電圧ＶＯＰおよび電圧ＶＯＮの間の電圧差は、第１トランジスタ３１の閾値電圧の２／３になる。第１トランジスタ３１のゲート電圧Ｖｇｐ１は、電圧Ｖｄ１と同等の振幅を有するので、第１トランジスタ３１のゲート－ソース間電圧の最小値ＶＰ１（ただし絶対値としては最大値）は第１トランジスタ３１の閾値電圧に到達する。これにより、第１トランジスタ３１がオン状態となり、第１接続部６１から高圧側出力端子１５に電力が伝搬する。
【0077】
交流電圧成分の振幅が比較的に小さい場合、第２バイアス部１３２はオフ状態となる。第２バイアス部１３２がオフ状態の場合、第２トランジスタ３２のゲート端子に入力されるゲート電圧Ｖｇｎ１は、第２バイアス抵抗１４２を介して電圧ＶＯＰでバイアスされる。図６に示すように、本例のゲート電圧Ｖｇｎ１は、ゲート電圧Ｖｇｐ１と異なるレベルにバイアスされ、且つ、波形が反転した正弦波である。
【0078】
第１接続部６１に印加される電圧Ｖｄ１の振幅（０Ｖ～ピーク間の電圧）が、第２トランジスタ３２の閾値電圧の１／３に達すると、電圧ＶＯＰおよび電圧ＶＯＮの間の電圧差は、第２トランジスタ３２の閾値電圧の２／３になる。第２トランジスタ３２のゲート電圧Ｖｇｎ１は、電圧Ｖｄ１と同等の振幅を有するので、第２トランジスタ３２のゲート－ソース間電圧の最大値ＶＮ１は第１トランジスタ３１の閾値電圧に到達する。これにより、第１トランジスタ３１がオン状態となり、第１接続部６１から高圧側出力端子１５に電力が伝搬する。このように、図７における整流回路１００は、図１に示した整流回路２２０に比べて、交流電圧成分の振幅が小さい場合（例えば２／３の振幅比）でも整流動作が可能である。
【0079】
図８は、交流電圧成分（Ｖｄ１、Ｖｄ２）の振幅が、比較的に大きい場合の整流回路１００の動作を説明する図である。交流電圧成分の振幅が第１閾値電圧より大きい場合、第１バイアス部１３１はオン状態となる。ゲート電圧Ｖｇｐ１は、第１バイアス部１３１と第１バイアス抵抗１４１によって、交流電圧成分の振幅に応じた電圧にバイアスされる。本例のゲート電圧Ｖｇｐ１は、図８に示すように、電圧ＶＯＮよりも電圧ＶＯＰに近い電圧でバイアスされる。また、交流電圧成分の振幅が第２閾値電圧より大きい場合、第２バイアス部１３２はオン状態となる。ゲート電圧Ｖｇｎ１は、第２バイアス部１３２と第２バイアス抵抗１４２によって、交流電圧成分の振幅に応じた電圧にバイアスされる。本例のゲート電圧Ｖｇｎ１は、図８に示すように、電圧ＶＯＮよりも電圧ＶＯＰに近い電圧でバイアスされる。図８に示すように、第１バイアス部１３１は、交流電圧成分の振幅の大きさが第１閾値電圧より大きい場合に、高圧側出力端子１５の電圧ＶＯＰよりも高い電圧で、ゲート電圧Ｖｇｐ１をバイアスしてよい。第２バイアス部１３２は、交流電圧成分の振幅の大きさが第１閾値電圧より大きい場合に、低圧側出力端子１６の電圧ＶＯＮよりも低い電圧で、ゲート電圧Ｖｇｎ１をバイアスしてよい。
【0080】
第１接続部６１の電圧Ｖｄ１の振幅（０Ｖ～ピーク電圧）が、第１トランジスタ３１の閾値電圧の１／３より大きくなると、図８に示す第１バイアス部１３１のゲート－ソース間電圧の最小値（絶対値では最大値）ＶＰ１は、第１バイアス部１３１の閾値電圧ＶｔｈＰを超えて下がり、第１バイアス部１３１に電流が流れる。このため、第１トランジスタ３１のゲート－ソース間電圧の最小値ＶＰ１は、第１バイアス部１３１および第１トランジスタ３１の閾値電圧（ＰＭＯＳトランジスタの閾値電圧）を大幅に下回ることはない。従って、電圧ＶＰ１が閾値電圧ＶｔｈＰをわずかに下回る状態を維持するように、電圧Ｖｇｐ１のバイアス電圧は、交流信号成分（Ｖｄ１、Ｖｄ２）の上昇に伴って、高圧側にシフトする。第１バイアス部１３１は、交流信号成分の振幅が大きいほど、ゲート電圧Ｖｇｐ１に対するバイアス電圧を高くしてよい。
【0081】
第１接続部６１の電圧Ｖｄ１の振幅（０Ｖ～ピーク電圧）が、第２トランジスタ３２の閾値電圧の１／３より大きくなると、図８に示す第２バイアス部１３２のゲート－ソース間電圧の最小値（絶対値では最大値）ＶＮ１は、第２バイアス部１３２の閾値電圧ＶｔｈＰを超えて上がり、第２バイアス部１３２に電流が流れる。このため、第２トランジスタ３２のゲート－ソース間電圧の最大値ＶＮ１は、第２バイアス部１３２および第２トランジスタ３２の閾値電圧（ＮＭＯＳトランジスタの閾値電圧）を大幅に上回ることはない。従って、電圧ＶＮ１が閾値電圧ＶｔｈＮをわずかに上回る状態を維持するように、電圧Ｖｇｎ１のバイアス電圧は、交流信号成分（Ｖｄ１、Ｖｄ２）の上昇に伴って、低圧側にシフトする。第２バイアス部１３２は、交流信号成分の振幅が大きいほど、ゲート電圧Ｖｇｎ１に対するバイアス電圧を低くしてよい。
【0082】
このような動作により、第１トランジスタ３１がオンする期間と、第２トランジスタ３２がオンする期間を、それぞれ短くできる。このため、図４に示した時間領域Ｂが生じることはなく、また、図３および図４に示した時間領域Ａも生じない。このため整流回路１００は、入力される交流電圧成分の振幅が大きくなっても、高効率で整流動作が可能である。
【0083】
図７の整流回路１００は、第１入力コンデンサ２１および第２入力コンデンサ２２を有している。ただし、電源２１０の直流同相インピーダンスが十分高い場合、第１入力コンデンサ２１および第２入力コンデンサ２２を設けなくともよい。
【0084】
図９は、整流回路１００の他の構成例を示す図である。本例の整流回路１００は、図７に示した整流回路１００の構成に加えて、高圧側バルク抵抗１４５および低圧側バルク抵抗１４６を備える。他の構造は、図７の例と同様である。
【0085】
高圧側バルク抵抗１４５は、高圧側出力端子１５から第１トランジスタ３１のバルクまでの抵抗値よりも、高圧側出力端子１５から第１バイアス部１３１のバルクまでの抵抗値を高くする。高圧側バルク抵抗１４５を設けない場合、高圧側出力端子１５から第１トランジスタ３１のバルクまでの抵抗値と、高圧側出力端子１５から第１バイアス部１３１のバルクまでの抵抗値は同一である。本例では、高圧側出力端子１５から第１トランジスタ３１のバルクまでの経路と、高圧側出力端子１５から第１バイアス部１３１のバルクまでの経路が分岐して設けられている。高圧側バルク抵抗１４５は、分岐した後の、高圧側出力端子１５から第１バイアス部１３１のバルクまでの経路に設けられている。また、高圧側バルク抵抗１４５から第１バイアス部１３１のバルクまでの経路は、分岐して第３バイアス部１３３のバルクにも接続されている。
【0086】
低圧側バルク抵抗１４６は、低圧側出力端子１６から第２トランジスタ３２のバルクまでの抵抗値よりも、低圧側出力端子１６から第２バイアス部１３２のバルクまでの抵抗値を高くする。低圧側バルク抵抗１４６を設けない場合、低圧側出力端子１６から第２トランジスタ３２のバルクまでの抵抗値と、低圧側出力端子１６から第２バイアス部１３２のバルクまでの抵抗値は同一である。本例では、低圧側出力端子１６から第２トランジスタ３２のバルクまでの経路と、低圧側出力端子１６から第２バイアス部１３２のバルクまでの経路が分岐して設けられている。低圧側バルク抵抗１４６は、分岐した後の、低圧側出力端子１６から第２バイアス部１３２のバルクまでの経路に設けられている。また、低圧側バルク抵抗１４６から第２バイアス部１３２のバルクまでの経路は、分岐して第４バイアス部１３４のバルクにも接続されている。
【0087】
図７の例では、第１バイアス部１３１のドレイン端子とバルクとの間には、寄生のダイオードが設けられる。ゲート電圧Ｖｇｐ１が電圧ＶＯＰを大きく超えて、寄生ダイオードの順方向電圧閾値を超えると、高圧側出力端子１５に接続された第１バイアス部１３１のバルクから、第１バイアス部１３１のドレイン端子に負の電流が流れ、第１コンデンサ１２１に充電される。ゲート電圧Ｖｇｐ１の振幅が逆方向になると、第１コンデンサ１２１に充電された電流が、第１バイアス部１３１のドレイン端子からソース端子に流れて、高圧側出力端子１５に流れる。この間、電源２１０は第１コンデンサ１２１を充放電することになり、挿入損失が生じる。他のバイアス部においても同様の挿入損失が生じる。
【0088】
本例では、高圧側バルク抵抗１４５および低圧側バルク抵抗１４６を設けることで、それぞれのバイアス部のバルクと、それぞれの出力端子との間に流れる電流を抑制できる。このため、第１コンデンサ１２１、第２コンデンサ１２２、第３コンデンサ１２３および第４コンデンサ１２４の充放電を小さくして、挿入損失を低減できる。整流回路１００は、高圧側バルク抵抗１４５および低圧側バルク抵抗１４６の両方を有してよく、いずれか一方だけを有していてもよい。
【0089】
図１０は、図１に示した参考例、図７の実施例、および、図９の実施例における、入力電力と効率の関係を示す図である。本例では、電源２１０の出力インピーダンスを５０Ω、交流電力の周波数を１ＧＨｚとした。本例では、電源２１０と整流回路との間には、適切に調整されたインピーダンス整合回路が挿入されている。また、負荷の抵抗２１２は１００ｋΩである。
【0090】
電源２１０からの入力電力は、無負荷時の電源２１０の出力電圧の実効値Ｖｓに対して、Ｐｉｎ＝Ｖｓ２／（４×５０）で定義される。整流回路から抵抗２１２に供給される出力電力をＰｏｕｔとする。図１０の効率は、入力電力Ｐｉｎと出力電力Ｐｏｕｔとの比（Ｐｏｕｔ／Ｐｉｎ）である。
【0091】
図１の例では、入力電力が－２５ｄＢｍ付近で高い効率を示す。ただし、入力電力の大きさを変化させると、より小さい電力でも、より大きい電力でも、効率は急激に低下する。図１の例では、効率が５０％を超える電力範囲は１０ｄＢに満たない。一方、図７および図９の例では、より小さい電力からより大きい電力まで、高い効率で整流を行うことができる。例えば、幅広い電力領域にわたって６０％以上の効率で、整流動作できる。
【0092】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【符号の説明】
【0093】
１１・・・第１入力端子、１２・・・第２入力端子、１５・・・高圧側出力端子、１６・・・低圧側出力端子、２１・・・第１入力コンデンサ、２２・・・第２入力コンデンサ、３１・・・第１トランジスタ、３２・・・第２トランジスタ、３３・・・第３トランジスタ、３４・・・第４トランジスタ、３５・・・抵抗、３６・・・トランジスタ、３７・・・トランジスタ、３８・・・抵抗、４１、４２、４３、４４・・・抵抗、５１、５２、５３、５４・・・コンデンサ、６１・・・第１接続部、６２・・・第２接続部、１００・・・整流回路、１２１・・・第１コンデンサ、１２２・・・第２コンデンサ、１２３・・・第３コンデンサ、１２４・・・第４コンデンサ、１３１・・・第１バイアス部、１３２・・・第２バイアス部、１３３・・・第３バイアス部、１３４・・・第４バイアス部、１４１・・・第１バイアス抵抗、１４２・・・第２バイアス抵抗、１４３・・・・第３バイアス抵抗、１４４・・・第４バイアス抵抗、１４５・・・高圧側バルク抵抗、１４６・・・低圧側バルク抵抗、２００・・・電源回路、２１０・・・電源、２１２・・・抵抗、２１４・・・平滑コンデンサ、２２０・・・整流回路、３００・・・電源回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】