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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024136318
(43)【公開日】2024-10-04
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/336 20060101AFI20240927BHJP
H01L 29/78 20060101ALI20240927BHJP
H01L 29/12 20060101ALI20240927BHJP
【ＦＩ】
H01L29/78 301P
H01L29/78 653C
H01L29/78 652H
H01L29/78 652T
H01L29/78 301H
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023047402
(22)【出願日】2023-03-23
【国等の委託研究の成果に係る記載事項】（出願人による申告）国立研究開発法人 新エネルギー・産業技術総合開発機構、２０１９年度「ＮＥＤＯ先導研究プログラム／未踏チャレンジ２０５０／パワーデバイスの技術革新」委託研究、産業技術力強化法第１７条の適用を受ける特許出願
(71)【出願人】
【識別番号】504160781
【氏名又は名称】国立大学法人金沢大学
(71)【出願人】
【識別番号】301021533
【氏名又は名称】国立研究開発法人産業技術総合研究所
(74)【代理人】
【識別番号】100125298
【弁理士】
【氏名又は名称】塩田 伸
(72)【発明者】
【氏名】松本 翼
(72)【発明者】
【氏名】徳田 規夫
(72)【発明者】
【氏名】猪熊 孝夫
(72)【発明者】
【氏名】山崎 聡
(72)【発明者】
【氏名】加藤 宙光
(72)【発明者】
【氏名】小倉 政彦
(72)【発明者】
【氏名】牧野 俊晴
【テーマコード（参考）】
5F140
【Ｆターム（参考）】
5F140AA25
5F140AA30
5F140AC22
5F140BA01
5F140BA02
5F140BA03
5F140BA04
5F140BA05
5F140BA06
5F140BB13
5F140BC11
5F140BD05
5F140BD11
5F140BE09
5F140BE10
5F140BF05
5F140BF06
5F140BF07
5F140BF10
5F140BF43
5F140BG27
5F140BG28
5F140BH18
5F140BH30
5F140BJ05
5F140BJ06
5F140BJ07
5F140BJ10
5F140BJ30
5F140BK28
5F140BK30
(57)【要約】
【課題】低オン抵抗と高耐圧との両方が実現可能とされ、かつ、高電圧動作が安定化された半導体装置を提供する。
【解決手段】本発明の半導体装置１０は、第１導電型の第１半導体層１１と、第１半導体層１１と接するように配され、第２導電型の半導体部とされるソース部１２と、前記ソース部とオーミック接触して配されるソース電極１５と、第１半導体層１１上にゲート絶縁膜１７を介して配され、印加電場により第１半導体層１１におけるゲート絶縁膜１７との接触面近傍の領域に反転層１９を形成可能なゲート電極１８と、反転層１９と接するように配される第１導電型の第２半導体層１３と、反転層１９から離間されるとともに、第２導電型の半導体部として第２半導体層１３とｐｎ接合を形成するように第２半導体層１３と接して配されるドレイン部１４と、ドレイン部１４とオーミック接触して配されるドレイン電極１６とを有する。
【選択図】図３（ｂ）
【解決手段】本発明の半導体装置１０は、第１導電型の第１半導体層１１と、第１半導体層１１と接するように配され、第２導電型の半導体部とされるソース部１２と、前記ソース部とオーミック接触して配されるソース電極１５と、第１半導体層１１上にゲート絶縁膜１７を介して配され、印加電場により第１半導体層１１におけるゲート絶縁膜１７との接触面近傍の領域に反転層１９を形成可能なゲート電極１８と、反転層１９と接するように配される第１導電型の第２半導体層１３と、反転層１９から離間されるとともに、第２導電型の半導体部として第２半導体層１３とｐｎ接合を形成するように第２半導体層１３と接して配されるドレイン部１４と、ドレイン部１４とオーミック接触して配されるドレイン電極１６とを有する。
【選択図】図３（ｂ）
【特許請求の範囲】
【請求項1】
ｐ型及びｎ型のいずれかの導電型とされる第１導電型の第１半導体層と、
前記第１半導体層と接するように配され、前記導電型が前記第１導電型と異なる第２導電型の半導体部とされるソース部と、
前記ソース部とオーミック接触して配されるソース電極と、
前記第１半導体層のいずれかの面上にゲート絶縁膜を介して配され、印加電場により前記第１半導体層における前記ゲート絶縁膜との接触面近傍の領域に反転層を形成可能なゲート電極と、
前記反転層と接するように配される前記第１導電型の第２半導体層と、
前記反転層から離間されるとともに、前記第２導電型の半導体部として前記第２半導体層とｐｎ接合を形成するように前記第２半導体層と接して配されるドレイン部と、
前記ドレイン部とオーミック接触して配されるドレイン電極と、
を有することを特徴とする半導体装置。
前記第１半導体層と接するように配され、前記導電型が前記第１導電型と異なる第２導電型の半導体部とされるソース部と、
前記ソース部とオーミック接触して配されるソース電極と、
前記第１半導体層のいずれかの面上にゲート絶縁膜を介して配され、印加電場により前記第１半導体層における前記ゲート絶縁膜との接触面近傍の領域に反転層を形成可能なゲート電極と、
前記反転層と接するように配される前記第１導電型の第２半導体層と、
前記反転層から離間されるとともに、前記第２導電型の半導体部として前記第２半導体層とｐｎ接合を形成するように前記第２半導体層と接して配されるドレイン部と、
前記ドレイン部とオーミック接触して配されるドレイン電極と、
を有することを特徴とする半導体装置。
【請求項2】
反転層－ドレイン部間の最短距離である距離Ｌｄｇが、下記式（１）の条件を満たす請求項１に記載の半導体装置。
ただし、前記式（１）中、εは、第２半導体層の誘電率を示し、φｂｉは、前記第２半導体層と前記ドレイン部との間に生じるビルトインポテンシャルを示し、ｑは、電子電荷を示し、Ｎｄは、前記第２半導体層における不純物濃度を示し、Ｎaは、前記ドレイン部における不純物濃度を示す。
【数1】
【請求項3】
第２半導体層における不純物濃度が、第１半導体層における不純物濃度よりも１桁以上低い請求項１又は２に記載の半導体装置。
【請求項4】
第１半導体層と第２半導体層とが一の層として同一の半導体材料及び不純物濃度で形成される請求項１又は２に記載の半導体装置。
【請求項5】
ソース部及びドレイン部における不純物濃度が、第１半導体層における不純物濃度よりも１桁以上高い請求項１又は２に記載の半導体装置。
【請求項6】
ソース部が第１半導体層の一の面から前記一の面と反対側の面側に向けて埋設される層及び前記一の面上に積層される層のいずれかとして形成され、
ゲート電極が前記第１半導体層の前記一の面上にゲート絶縁膜を介して配され、
第２半導体層が前記ゲート電極及び反転層を挟んで前記ソース部と対向する位置に前記第１半導体層の前記一の面から前記一の面と反対側の面側に向けて埋設される層及び前記一の面上に積層される層のいずれかとして形成され、
ドレイン部が前記第２半導体層を挟んで前記反転層と対向する位置に前記第１半導体層の前記一の面から前記一の面と反対側の面側に向けて埋設される層及び前記第２半導体層上に積層される層のいずれかとして形成される請求項１又は２に記載の半導体装置。
ゲート電極が前記第１半導体層の前記一の面上にゲート絶縁膜を介して配され、
第２半導体層が前記ゲート電極及び反転層を挟んで前記ソース部と対向する位置に前記第１半導体層の前記一の面から前記一の面と反対側の面側に向けて埋設される層及び前記一の面上に積層される層のいずれかとして形成され、
ドレイン部が前記第２半導体層を挟んで前記反転層と対向する位置に前記第１半導体層の前記一の面から前記一の面と反対側の面側に向けて埋設される層及び前記第２半導体層上に積層される層のいずれかとして形成される請求項１又は２に記載の半導体装置。
【請求項7】
ソース部が一の面上にソース電極が配される層として形成され、
第１半導体層が前記層の前記一の面と反対側の面上に積層されるとともに前記層との積層面から前記積層面と反対側の面まで通される貫通孔を持つように形成され、
前記第１半導体層の前記反対側の面上に第２半導体層とドレイン部とがこの順で配され、
ゲート電極が前記第１半導体層及び前記層との接触面がゲート絶縁膜で被覆された状態で前記貫通孔内に配される請求項１又は２に記載の半導体装置。
第１半導体層が前記層の前記一の面と反対側の面上に積層されるとともに前記層との積層面から前記積層面と反対側の面まで通される貫通孔を持つように形成され、
前記第１半導体層の前記反対側の面上に第２半導体層とドレイン部とがこの順で配され、
ゲート電極が前記第１半導体層及び前記層との接触面がゲート絶縁膜で被覆された状態で前記貫通孔内に配される請求項１又は２に記載の半導体装置。
【請求項8】
第１半導体層、第２半導体層、ドレイン部及びソース部の少なくともいずれかがシリコンより大きなバンドギャップを持つワイドギャップ半導体形成材料で形成される請求項１又は２に記載の半導体装置。
【請求項9】
ワイドギャップ半導体形成材料がダイヤモンドである請求項８に記載の半導体装置。
【請求項10】
ソース部及びドレイン部がダイヤモンドで形成され、ホッピング伝導性を有する請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ＭＯＳＦＥＴ構造に類した構造を有する高耐圧向けの半導体装置に関する。
【背景技術】
【0002】
現在、大電力向けのスイッチング素子として低オン抵抗で高耐圧のＩＧＢＴが利用されている。
しかしながら、前記ＩＧＢＴは、少数キャリアが伝導に関与するバイポーラ動作の素子であるため、スイッチング速度がユニポーラ動作の素子に劣る問題がある。
しかしながら、前記ＩＧＢＴは、少数キャリアが伝導に関与するバイポーラ動作の素子であるため、スイッチング速度がユニポーラ動作の素子に劣る問題がある。
【0003】
一方、ＭＯＳＦＥＴに代表されるユニポーラ動作の素子としては、オン抵抗と耐圧との関係がトレードオフの関係にあり、低オン抵抗を求めると耐圧が低下し、高耐圧を求めるとオン抵抗が高くなる問題がある（非特許文献１～３参照）。従来のＭＯＳＦＥＴ素子が有するこの問題は、耐圧向上のために形成するドリフト層の高いドリフト抵抗に由来する。なお、ここでいう耐圧とは、素子が誤動作や破壊を起こさない限界の電圧を意味する。
【0004】
こうした問題を解決するため、本発明者らは、前記ドリフト層を持たない新たな動作原理で動作する半導体装置を開発した（特許文献１参照）。以下、この半導体装置について図面を参照しつつ、具体的に説明する。
図１（ａ），（ｂ）に示すように、従来の半導体装置１００は、ｐ型及びｎ型のいずれかの導電型とされる第１導電型（図示の例ではｎ型）の第１半導体層１０１と、第１半導体層１０１と接するように配され、前記導電型が前記第１導電型と異なる第２導電型（図示の例ではｐ＋型）の半導体部とされるソース部１０２と、ソース部１０２とオーミック接触して配されるソース電極１０５と、第１半導体層１０１上にゲート絶縁膜１０７を介して配され、印加電場により第１半導体層１０１におけるゲート絶縁膜１０７との接触面近傍の領域に反転層１０９を形成可能なゲート電極１０８と、反転層１０９と接するように配される第１導電型の第２半導体層１０３と、反転層１０９から離間されるとともに第２半導体層１０３とショットキー接触して配されるドレイン電極１０６と、を有し、従来のＭＯＳＦＥＴ素子が有する前記ドリフト層を持たずに構成される。なお、図１（ａ）は、従来の半導体装置１００の構成を示す断面説明図であり、図１（ｂ）は、ゲート電圧の印加により反転層１０９を形成した状態を示す断面説明図である。
図１（ａ），（ｂ）に示すように、従来の半導体装置１００は、ｐ型及びｎ型のいずれかの導電型とされる第１導電型（図示の例ではｎ型）の第１半導体層１０１と、第１半導体層１０１と接するように配され、前記導電型が前記第１導電型と異なる第２導電型（図示の例ではｐ＋型）の半導体部とされるソース部１０２と、ソース部１０２とオーミック接触して配されるソース電極１０５と、第１半導体層１０１上にゲート絶縁膜１０７を介して配され、印加電場により第１半導体層１０１におけるゲート絶縁膜１０７との接触面近傍の領域に反転層１０９を形成可能なゲート電極１０８と、反転層１０９と接するように配される第１導電型の第２半導体層１０３と、反転層１０９から離間されるとともに第２半導体層１０３とショットキー接触して配されるドレイン電極１０６と、を有し、従来のＭＯＳＦＥＴ素子が有する前記ドリフト層を持たずに構成される。なお、図１（ａ）は、従来の半導体装置１００の構成を示す断面説明図であり、図１（ｂ）は、ゲート電圧の印加により反転層１０９を形成した状態を示す断面説明図である。
【0005】
このように構成される従来の半導体装置１００では、図２（ａ）に示すように、オフ時において、ドレイン電極１０６と第２半導体層１０３とのショットキー接合により第１空乏層が形成され、また、ソース部１０２と第１半導体層１０１とのｐｎ接合により、第１半導体層１０１に第２空乏層が形成される。これら第１，２空乏層同士は、接しておらず、第１半導体層１０１の中性領域によって隔離されて存在する。
即ち、ゲート電極１０８に電圧が印加されていない状態の場合、前記中性領域によって形成される下向きのバンドのたわみによって、ソース部１０２における正孔（図中、「＋」で示す）の移動がブロックされ、電流が流れないオフ状態となる。仮に、ドレイン電極１０６に順方向電圧が印加されたとしても、ソース部１０２のｐ＋層の価電子帯に存在する正孔が第１半導体層１０１のｎ層に流れ込み、電子（図中、「－」で示す）と再結合して消滅する。よって、ソース部１０２における正孔は、ドレイン電極１０６に到達することができず、結果として、第１半導体層１０１は、多数キャリアである正孔に対して絶縁体として作用する。
即ち、ゲート電極１０８に電圧が印加されていない状態の場合、前記中性領域によって形成される下向きのバンドのたわみによって、ソース部１０２における正孔（図中、「＋」で示す）の移動がブロックされ、電流が流れないオフ状態となる。仮に、ドレイン電極１０６に順方向電圧が印加されたとしても、ソース部１０２のｐ＋層の価電子帯に存在する正孔が第１半導体層１０１のｎ層に流れ込み、電子（図中、「－」で示す）と再結合して消滅する。よって、ソース部１０２における正孔は、ドレイン電極１０６に到達することができず、結果として、第１半導体層１０１は、多数キャリアである正孔に対して絶縁体として作用する。
【0006】
一方、ゲート電極１０８に電圧を印加してオン状態とすると、図２（ｂ）に示すように、第１半導体層１０１層におけるゲート絶縁層１０７の直下位置に反転層１０９が形成され、前記中性領域が消失する。この時、ドレイン電極１０６に順方向電圧が印加されると、ソース部１０２の価電子帯に存在する正孔が反転層１０９を介して第２半導体層１０３に流れ込み、第２半導体層１０３の内部電界により、ドレイン電極１０６に到達する。つまり、ドレイン電流が流れる。
【0007】
以上の原理により、従来の半導体装置１００では、従来のＭＯＳＦＥＴ素子と同等の動作が実現される一方で、前記ドリフト層を持たないことから、前記ドリフト抵抗から解放された高耐圧向けの素子構造が適用可能とされる。つまり、オン抵抗と耐圧との関係がトレードオフの関係にあることを打破して、低オン抵抗と高耐圧との両方を実現可能とされる。
なお、図２（ａ）は、熱平衡状態に置かれた半導体装置１００におけるドレイン電極１０６－ソース電極１０５間のオフ時のエネルギーバンド図を示す図であり、図２（ｂ）は、熱平衡状態に置かれた半導体装置１００におけるドレイン電極１０６－ソース電極１０５間のオン時のエネルギーバンド図を示す図である。
なお、図２（ａ）は、熱平衡状態に置かれた半導体装置１００におけるドレイン電極１０６－ソース電極１０５間のオフ時のエネルギーバンド図を示す図であり、図２（ｂ）は、熱平衡状態に置かれた半導体装置１００におけるドレイン電極１０６－ソース電極１０５間のオン時のエネルギーバンド図を示す図である。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】国際公開第２０２１／２１０５４７号公報
【非特許文献】
【0009】
【非特許文献1】S.M.Sze, "Physics of Semiconductor Devices", Wiley, 3rd Edition (2007).
【非特許文献2】“次世代パワー半導体―省エネルギー社会に向けたデバイス開発の最前線”，エヌ・ティー・エス，ISBN-10: 4860432622, (2009).
【非特許文献3】荒井和雄，吉田貞史，“SiC素子の基礎と応用”，(2003)，オーム社
【発明の概要】
【発明が解決しようとする課題】
【0010】
本発明は、従来技術における前記諸問題を解決し、低オン抵抗と高耐圧との両方が実現可能とされ、かつ、高電圧動作が安定化された半導体装置を提供することを課題とする。
【0011】
本発明者らは、引き続き、従来の半導体装置１００のデバイス性能を検討していたところ、幾つかの製造サンプルにおいて、高電圧動作が不安定となり、期待した耐圧特性が得られない事象に遭遇した。
そのため、高電圧動作が不安定となる原因について検討した結果、順方向電圧を印加した際、ショットキー接触性の第２半導体層１０３とドレイン電極１０６との界面において最も大きな電界が作用するため、夾雑物等でショットキー障壁が低くなるなどの不具合が存在すると、オフ状態であるにも関わらず、意図しないリーク電流が流れ易く、高電圧動作が不安定となることが分かった。
そのため、高電圧動作が不安定となる原因について検討した結果、順方向電圧を印加した際、ショットキー接触性の第２半導体層１０３とドレイン電極１０６との界面において最も大きな電界が作用するため、夾雑物等でショットキー障壁が低くなるなどの不具合が存在すると、オフ状態であるにも関わらず、意図しないリーク電流が流れ易く、高電圧動作が不安定となることが分かった。
【0012】
本発明者らは、更に、この問題に対して鋭意検討を行い、次の知見を得た。
即ち、第２半導体層１０３とドレイン電極１０６との間に、第２半導体層１０３とｐｎ接合を形成する前記第２導電型の半導体部（ドレイン部）を配すると、最も大きな電界が作用するポイントが第２半導体層１０３とドレイン電極１０６との界面から半導体ボディの内部にシフトし、延いては、意図しないリーク電流を低減させることができる。即ち、低オン抵抗と高耐圧とを両立させながら、不具合があっても高電圧動作が安定化され易い新たな半導体装置を実現することができる。
即ち、第２半導体層１０３とドレイン電極１０６との間に、第２半導体層１０３とｐｎ接合を形成する前記第２導電型の半導体部（ドレイン部）を配すると、最も大きな電界が作用するポイントが第２半導体層１０３とドレイン電極１０６との界面から半導体ボディの内部にシフトし、延いては、意図しないリーク電流を低減させることができる。即ち、低オン抵抗と高耐圧とを両立させながら、不具合があっても高電圧動作が安定化され易い新たな半導体装置を実現することができる。
【課題を解決するための手段】
【0013】
本発明は、前記知見に基づくものであり、前記課題を解決するための手段としては、以下の通りである。
＜１＞ ｐ型及びｎ型のいずれかの導電型とされる第１導電型の第１半導体層と、前記第１半導体層と接するように配され、前記導電型が前記第１導電型と異なる第２導電型の半導体部とされるソース部と、前記ソース部とオーミック接触して配されるソース電極と、前記第１半導体層のいずれかの面上にゲート絶縁膜を介して配され、印加電場により前記第１半導体層における前記ゲート絶縁膜との接触面近傍の領域に反転層を形成可能なゲート電極と、前記反転層と接するように配される前記第１導電型の第２半導体層と、前記反転層から離間されるとともに、前記第２導電型の半導体部として前記第２半導体層とｐｎ接合を形成するように前記第２半導体層と接して配されるドレイン部と、前記ドレイン部とオーミック接触して配されるドレイン電極と、を有することを特徴とする半導体装置。
＜２＞ 反転層－ドレイン部間の最短距離である距離Ｌｄｇが、下記式（１）の条件を満たす前記＜１＞に記載の半導体装置。
ただし、前記式（１）中、εは、第２半導体層の誘電率を示し、φｂｉは、前記第２半導体層と前記ドレイン部との間に生じるビルトインポテンシャルを示し、ｑは、電子電荷を示し、Ｎｄは、前記第２半導体層における不純物濃度を示し、Ｎaは、前記ドレイン部における不純物濃度を示す。
＜３＞ 第２半導体層における不純物濃度が、第１半導体層における不純物濃度よりも１桁以上低い前記＜１＞又は＜２＞に記載の半導体装置。
＜４＞ 第１半導体層と第２半導体層とが一の層として同一の半導体材料及び不純物濃度で形成される前記＜１＞から＜３＞のいずれかに記載の半導体装置。
＜５＞ ソース部及びドレイン部における不純物濃度が、第１半導体層における不純物濃度よりも１桁以上高い前記＜１＞から＜４＞のいずれかに記載の半導体装置。
＜６＞ ソース部が第１半導体層の一の面から前記一の面と反対側の面側に向けて埋設される層及び前記一の面上に積層される層のいずれかとして形成され、ゲート電極が前記第１半導体層の前記一の面上にゲート絶縁膜を介して配され、第２半導体層が前記ゲート電極及び反転層を挟んで前記ソース部と対向する位置に前記第１半導体層の前記一の面から前記一の面と反対側の面側に向けて埋設される層及び前記一の面上に積層される層のいずれかとして形成され、ドレイン部が前記第２半導体層を挟んで前記反転層と対向する位置に前記第１半導体層の前記一の面から前記一の面と反対側の面側に向けて埋設される層及び少なくとも一部が前記第２半導体層上に積層される層のいずれかとして形成される前記＜１＞から＜５＞のいずれかに記載の半導体装置。
＜７＞ ソース部が一の面上にソース電極が配される層として形成され、第１半導体層が前記層の前記一の面と反対側の面上に積層されるとともに前記層との積層面から前記積層面と反対側の面まで通される貫通孔を持つように形成され、前記第１半導体層の前記反対側の面上に第２半導体層とドレイン部とがこの順で配され、ゲート電極が前記第１半導体層及び前記層との接触面がゲート絶縁膜で被覆された状態で前記貫通孔内に配される前記＜１＞から＜５＞のいずれかに記載の半導体装置。
＜８＞ 第１半導体層、第２半導体層、ドレイン部及びソース部の少なくともいずれかがシリコンより大きなバンドギャップを持つワイドギャップ半導体形成材料で形成される前記＜１＞から＜７＞のいずれかに記載の半導体装置。
＜９＞ ワイドギャップ半導体形成材料がダイヤモンドである前記＜８＞に記載の半導体装置。
＜１０＞ ソース部及びドレイン部がダイヤモンドで形成され、ホッピング伝導性を有する前記＜９＞に記載の半導体装置。
＜１＞ ｐ型及びｎ型のいずれかの導電型とされる第１導電型の第１半導体層と、前記第１半導体層と接するように配され、前記導電型が前記第１導電型と異なる第２導電型の半導体部とされるソース部と、前記ソース部とオーミック接触して配されるソース電極と、前記第１半導体層のいずれかの面上にゲート絶縁膜を介して配され、印加電場により前記第１半導体層における前記ゲート絶縁膜との接触面近傍の領域に反転層を形成可能なゲート電極と、前記反転層と接するように配される前記第１導電型の第２半導体層と、前記反転層から離間されるとともに、前記第２導電型の半導体部として前記第２半導体層とｐｎ接合を形成するように前記第２半導体層と接して配されるドレイン部と、前記ドレイン部とオーミック接触して配されるドレイン電極と、を有することを特徴とする半導体装置。
＜２＞ 反転層－ドレイン部間の最短距離である距離Ｌｄｇが、下記式（１）の条件を満たす前記＜１＞に記載の半導体装置。
【数1】
＜３＞ 第２半導体層における不純物濃度が、第１半導体層における不純物濃度よりも１桁以上低い前記＜１＞又は＜２＞に記載の半導体装置。
＜４＞ 第１半導体層と第２半導体層とが一の層として同一の半導体材料及び不純物濃度で形成される前記＜１＞から＜３＞のいずれかに記載の半導体装置。
＜５＞ ソース部及びドレイン部における不純物濃度が、第１半導体層における不純物濃度よりも１桁以上高い前記＜１＞から＜４＞のいずれかに記載の半導体装置。
＜６＞ ソース部が第１半導体層の一の面から前記一の面と反対側の面側に向けて埋設される層及び前記一の面上に積層される層のいずれかとして形成され、ゲート電極が前記第１半導体層の前記一の面上にゲート絶縁膜を介して配され、第２半導体層が前記ゲート電極及び反転層を挟んで前記ソース部と対向する位置に前記第１半導体層の前記一の面から前記一の面と反対側の面側に向けて埋設される層及び前記一の面上に積層される層のいずれかとして形成され、ドレイン部が前記第２半導体層を挟んで前記反転層と対向する位置に前記第１半導体層の前記一の面から前記一の面と反対側の面側に向けて埋設される層及び少なくとも一部が前記第２半導体層上に積層される層のいずれかとして形成される前記＜１＞から＜５＞のいずれかに記載の半導体装置。
＜７＞ ソース部が一の面上にソース電極が配される層として形成され、第１半導体層が前記層の前記一の面と反対側の面上に積層されるとともに前記層との積層面から前記積層面と反対側の面まで通される貫通孔を持つように形成され、前記第１半導体層の前記反対側の面上に第２半導体層とドレイン部とがこの順で配され、ゲート電極が前記第１半導体層及び前記層との接触面がゲート絶縁膜で被覆された状態で前記貫通孔内に配される前記＜１＞から＜５＞のいずれかに記載の半導体装置。
＜８＞ 第１半導体層、第２半導体層、ドレイン部及びソース部の少なくともいずれかがシリコンより大きなバンドギャップを持つワイドギャップ半導体形成材料で形成される前記＜１＞から＜７＞のいずれかに記載の半導体装置。
＜９＞ ワイドギャップ半導体形成材料がダイヤモンドである前記＜８＞に記載の半導体装置。
＜１０＞ ソース部及びドレイン部がダイヤモンドで形成され、ホッピング伝導性を有する前記＜９＞に記載の半導体装置。
【発明の効果】
【0014】
本発明によれば、従来技術における前記諸問題を解決することができ、低オン抵抗と高耐圧との両方が実現可能とされ、かつ、高電圧動作が安定化された半導体装置を提供することができる。
【図面の簡単な説明】
【0015】
【図1(a)】従来の半導体装置の構成を示す断面説明図である。
【図1(b)】従来の半導体装置において、ゲート電圧の印加により反転層を形成した状態を示す断面説明図である。
【図2(a)】従来の半導体装置のオフ時におけるドレイン電極－ソース電極間のエネルギーバンド図を示す図である。
【図2(b)】従来の半導体装置のオン時におけるドレイン電極－ソース電極間のエネルギーバンド図を示す図である。
【図3(a)】第１実施形態に係る半導体装置のオフ時の状態を示す断面図である。
【図3(b)】第１実施形態に係る半導体装置のオン時の状態を示す断面図である。
【図4(a)】熱平衡状態に置かれた第１実施形態に係る半導体装置のオフ時におけるドレイン部－ソース部間のエネルギーバンド図を示す図である。
【図4(b)】熱平衡状態に置かれた第１実施形態に係る半導体装置において、ゲート電圧が印加されて反転層が形成された状態、かつ、ドレイン電圧が印加されていない状態のドレイン部－ソース部間のエネルギーバンド図を示す図である。
【図4(c)】熱平衡状態に置かれた第１実施形態に係る半導体装置のオン時におけるドレイン部－ソース部間のエネルギーバンド図を示す図である。
【図5(a)】第２実施形態に係る半導体装置のオフ時の状態を示す断面図である。
【図5(b)】第２実施形態に係る半導体装置のオン時の状態を示す断面図である。
【図6】熱平衡状態に置かれた第２実施形態に係る半導体装置のオフ時におけるドレイン部－ソース部間のエネルギーバンド図を示す図である。
【図7(a)】熱平衡状態に置かれた第１実施形態に係る半導体装置のオフ時において、順方向電圧が印加された状態のドレイン部－ソース部間のエネルギーバンド図を示す図である。
【図7(b)】熱平衡状態に置かれた第２実施形態に係る半導体装置のオフ時において、順方向電圧が印加された状態のドレイン部－ソース部間のエネルギーバンド図を示す図である。
【図8】第３実施形態に係る半導体装置の構成を説明する断面説明図である。
【図9】第４実施形態に係る半導体装置の構成を説明する断面説明図である。
【図10】実施例１に係る半導体装置のドレイン電流－ドレイン電圧特性を示す図である。
【図11】実施例２に係る半導体装置のドレイン電流－ドレイン電圧特性を示す図である。
【図12(a)】実施例２に係る半導体装置を上面から撮像した光学顕微鏡像を示す図である。
【図14】実施例３に係る半導体装置のドレイン電流－ドレイン電圧特性を示す図である。
【発明を実施するための形態】
【0016】
（半導体装置）
本発明の半導体装置は、第１半導体層、ソース部、ソース電極、第２半導体層、ドレイン部、ドレイン電極、ゲート絶縁膜及びゲート電極を有して構成される。
前記半導体装置では、ドリフト層を有する従来のＭＯＳＦＥＴ素子と異なり、ドリフト層を介することなく前記ドレイン部が反転層から離間されて配され、異なる動作原理で動作する。また、前記半導体装置では、前記ドリフト層を有しない従来の半導体装置１００（図１（ａ），（ｂ）参照）と異なり、前記ドレイン部を有し、高電圧動作が安定化される。
以下では、先に前記半導体装置の各部について説明し、次いで前記半導体装置の動作原理を実施形態の具体的な例示とともに図面を用いて詳細に説明する。
本発明の半導体装置は、第１半導体層、ソース部、ソース電極、第２半導体層、ドレイン部、ドレイン電極、ゲート絶縁膜及びゲート電極を有して構成される。
前記半導体装置では、ドリフト層を有する従来のＭＯＳＦＥＴ素子と異なり、ドリフト層を介することなく前記ドレイン部が反転層から離間されて配され、異なる動作原理で動作する。また、前記半導体装置では、前記ドリフト層を有しない従来の半導体装置１００（図１（ａ），（ｂ）参照）と異なり、前記ドレイン部を有し、高電圧動作が安定化される。
以下では、先に前記半導体装置の各部について説明し、次いで前記半導体装置の動作原理を実施形態の具体的な例示とともに図面を用いて詳細に説明する。
【0017】
＜第１半導体層＞
前記第１半導体層は、ｐ型及びｎ型のいずれかの導電型とされる第１導電型の半導体層とされる。前記第１半導体層としては、ｐ型不純物物質及びｎ型不純物物質のいずれかの不純物物質を導入することで、前記導電型とされる。
前記ｐ型不純物物質としては、特に制限はなく公知のものが適用でき、代表的には、ボロンが挙げられる。また、前記ｎ型不純物物質としても、特に制限はなく公知のものが適用でき、代表的には、リン又は窒素が挙げられる。
前記第１半導体層における不純物濃度としては、特に制限はないが、１×１０１１ｃｍ－３～１×１０１８ｃｍ－３程度が好ましい。
前記第１半導体層は、ｐ型及びｎ型のいずれかの導電型とされる第１導電型の半導体層とされる。前記第１半導体層としては、ｐ型不純物物質及びｎ型不純物物質のいずれかの不純物物質を導入することで、前記導電型とされる。
前記ｐ型不純物物質としては、特に制限はなく公知のものが適用でき、代表的には、ボロンが挙げられる。また、前記ｎ型不純物物質としても、特に制限はなく公知のものが適用でき、代表的には、リン又は窒素が挙げられる。
前記第１半導体層における不純物濃度としては、特に制限はないが、１×１０１１ｃｍ－３～１×１０１８ｃｍ－３程度が好ましい。
【0018】
前記第１半導体層の形成材料としては、特に制限はなく、シリコン、ゲルマニウムを含む公知の半導体材料を挙げることができるが、パワーデバイスへの応用の観点から、前記シリコンよりも大きなバンドギャップを持つワイドギャップ半導体形成材料が好ましい。即ち、前記半導体装置では、オン抵抗がドリフト抵抗の影響を受けず、専ら耐圧を考慮して前記半導体材料を選択することができることから、前記ワイドギャップ半導体によるパワーデバイスへの応用が好適となる。
前記ワイドギャップ半導体形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、ダイヤモンド等を挙げることができるが、中でも、広いバンドギャップに加え、融点、熱伝導率、耐絶縁破壊性、キャリア速度限界、硬度・弾性定数、化学的安定性及び耐放射線性にも優れるダイヤモンドが好ましい。
前記ワイドギャップ半導体形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、ダイヤモンド等を挙げることができるが、中でも、広いバンドギャップに加え、融点、熱伝導率、耐絶縁破壊性、キャリア速度限界、硬度・弾性定数、化学的安定性及び耐放射線性にも優れるダイヤモンドが好ましい。
【0019】
前記第１半導体層としては、特に制限はなく、公知の半導体基板等から構成されていてもよい。
また、前記第１半導体層の形成方法としては、特に制限はなく、形成材料に応じて公知の形成方法から適宜選択することができる。なお、前記第１半導体層が前記ダイヤモンドである場合には、特開２０１８－００６５７２号公報に記載のプラズマ気相堆積法によりダイヤモンド基板上に形成する方法が好ましい。
なお、前記第１半導体層に後述の貫通孔を形成する場合、前記貫通孔の形成方法としては、特に制限はなく、公知のリソグラフィ加工法が挙げられる。
また、前記第１半導体層の形成方法としては、特に制限はなく、形成材料に応じて公知の形成方法から適宜選択することができる。なお、前記第１半導体層が前記ダイヤモンドである場合には、特開２０１８－００６５７２号公報に記載のプラズマ気相堆積法によりダイヤモンド基板上に形成する方法が好ましい。
なお、前記第１半導体層に後述の貫通孔を形成する場合、前記貫通孔の形成方法としては、特に制限はなく、公知のリソグラフィ加工法が挙げられる。
【0020】
＜ソース部＞
前記ソース部は、前記第１半導体層と接するように配され、前記導電型が前記第１導電型と異なる第２導電型の半導体部とされる。
前記ソース部の形成材料としては、前記第１半導体層の形成材料と同様の形成材料を挙げることができる。また、前記ソース部における前記不純物物質としては、前記第１半導体層と逆の極性のものを用いることができる。
前記ソース部における不純物濃度としては、特に制限はないが、前記第１半導体層における不純物濃度よりも１桁以上高いことが好ましく、具体的には、１×１０１９ｃｍ－３～１×１０２２ｃｍ－３程度が好ましい。前記ソース部における不純物濃度を前記第１半導体層よりも高くすると、前記ソース部における低抵抗化を図ることができる。
前記ソース部は、前記第１半導体層と接するように配され、前記導電型が前記第１導電型と異なる第２導電型の半導体部とされる。
前記ソース部の形成材料としては、前記第１半導体層の形成材料と同様の形成材料を挙げることができる。また、前記ソース部における前記不純物物質としては、前記第１半導体層と逆の極性のものを用いることができる。
前記ソース部における不純物濃度としては、特に制限はないが、前記第１半導体層における不純物濃度よりも１桁以上高いことが好ましく、具体的には、１×１０１９ｃｍ－３～１×１０２２ｃｍ－３程度が好ましい。前記ソース部における不純物濃度を前記第１半導体層よりも高くすると、前記ソース部における低抵抗化を図ることができる。
【0021】
前記ソース部の形成方法としては、特に制限はなく、形成材料に応じて公知の形成方法から適宜選択することができる。
代表的な形成方法としては、公知のイオン注入法を挙げることができる。即ち、前記ソース部としては、公知のソース領域と同様、前記第１半導体層の一の面から前記一の面と反対側の面側に向けて埋設される層として形成することができる。
また、イオン注入法が適用しづらい形成材料（前記ダイヤモンド等）で形成される場合には、前記第１半導体層の前記一の面上に積層される層として形成してもよく、この場合、特開２０１８－００６５７２号公報に記載のプラズマ気相堆積法、リソグラフィ加工法により形成することができる。
また、前記ソース部としては、形成材料によらず、前記半導体装置の素子構造に応じて層状の形状をとり得る。
また、前記ソース部としては、前記ダイヤモンドで形成される場合、前記ソース部を低抵抗化する観点から、ホッピング伝導性又は金属伝導性を有することが好ましい。前記ホッピング伝導性は、前記ダイヤモンドで形成される前記ソース部における不純物濃度を１×１０１９ｃｍ－３以上とすることで発現する。また、前記金属伝導性は、前記ダイヤモンドで形成される前記ソース部における不純物濃度を３×１０２０ｃｍ－３以上とすることで発現する。
代表的な形成方法としては、公知のイオン注入法を挙げることができる。即ち、前記ソース部としては、公知のソース領域と同様、前記第１半導体層の一の面から前記一の面と反対側の面側に向けて埋設される層として形成することができる。
また、イオン注入法が適用しづらい形成材料（前記ダイヤモンド等）で形成される場合には、前記第１半導体層の前記一の面上に積層される層として形成してもよく、この場合、特開２０１８－００６５７２号公報に記載のプラズマ気相堆積法、リソグラフィ加工法により形成することができる。
また、前記ソース部としては、形成材料によらず、前記半導体装置の素子構造に応じて層状の形状をとり得る。
また、前記ソース部としては、前記ダイヤモンドで形成される場合、前記ソース部を低抵抗化する観点から、ホッピング伝導性又は金属伝導性を有することが好ましい。前記ホッピング伝導性は、前記ダイヤモンドで形成される前記ソース部における不純物濃度を１×１０１９ｃｍ－３以上とすることで発現する。また、前記金属伝導性は、前記ダイヤモンドで形成される前記ソース部における不純物濃度を３×１０２０ｃｍ－３以上とすることで発現する。
【0022】
＜ソース電極＞
前記ソース電極は、前記ソース部とオーミック接触して配される。
前記ソース電極の形成材料としては、特に制限はなく、チタン、アルミニウム、ニッケル、モリブデン、タングステン、タンタル、白金、金、これら元素を含む合金、これら元素の炭化物、窒化物及び珪化物等の公知の電極材料を挙げることができる。前記ソース部が前記ダイヤモンドで形成される場合には、チタン、白金、金及びこれら金属の積層体が好ましい。
前記ソース電極の形成方法としては、特に制限はなく、公知の真空蒸着法、ＣＶＤ法、ＡＬＤ法等が挙げられる。
なお、前記ソース部を前記ダイヤモンドで形成する場合における前記ソース部及び前記ソース電極の形成方法としては、公知の形成方法から適宜選択することができ、例えば、特許第６３４１４７７号公報に記載の方法等を挙げることができる。
前記ソース電極は、前記ソース部とオーミック接触して配される。
前記ソース電極の形成材料としては、特に制限はなく、チタン、アルミニウム、ニッケル、モリブデン、タングステン、タンタル、白金、金、これら元素を含む合金、これら元素の炭化物、窒化物及び珪化物等の公知の電極材料を挙げることができる。前記ソース部が前記ダイヤモンドで形成される場合には、チタン、白金、金及びこれら金属の積層体が好ましい。
前記ソース電極の形成方法としては、特に制限はなく、公知の真空蒸着法、ＣＶＤ法、ＡＬＤ法等が挙げられる。
なお、前記ソース部を前記ダイヤモンドで形成する場合における前記ソース部及び前記ソース電極の形成方法としては、公知の形成方法から適宜選択することができ、例えば、特許第６３４１４７７号公報に記載の方法等を挙げることができる。
【0023】
＜ゲート電極＞
前記ゲート電極は、前記第１半導体層のいずれかの面上にゲート絶縁膜を介して配され、印加電場により前記第１半導体層における前記ゲート絶縁膜との接触面近傍の領域に反転層を形成可能とされる。
前記ゲート電極は、前記第１半導体層のいずれかの面上にゲート絶縁膜を介して配され、印加電場により前記第１半導体層における前記ゲート絶縁膜との接触面近傍の領域に反転層を形成可能とされる。
【0024】
前記ゲート絶縁膜の形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２等の公知の形成材料が挙げられる。特に、前記第１半導体層が前記ダイヤモンドで形成される場合には、Ａｌ２Ｏ３が好ましい。Ａｌ２Ｏ３を用いると、前記ダイヤモンドとの間で欠陥準位である界面準位密度を低減させ、前記第１半導体層に対し前記反転層を好適に誘起させることができる（例えば、特開２０１８－００６５７２号公報、下記参考文献１参照）。
また、前記ゲート絶縁膜の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、前記形成材料を用いた、ＡＬＤ法、スパッタリング法、ＣＶＤ法等が挙げられる。
参考文献１： T.Matsumoto et.al., "Inversion channel diamond metal oxide-semiconductor field-effect transistor with normally off characteristics", Scientific Reports, 6, 31585 (2016).
また、前記ゲート絶縁膜の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、前記形成材料を用いた、ＡＬＤ法、スパッタリング法、ＣＶＤ法等が挙げられる。
参考文献１： T.Matsumoto et.al., "Inversion channel diamond metal oxide-semiconductor field-effect transistor with normally off characteristics", Scientific Reports, 6, 31585 (2016).
【0025】
前記ゲート電極の形成材料としては、特に制限はなく、チタン、アルミニウム、ニッケル、モリブデン、タングステン、タンタル、白金、金、これら元素を含む合金、これら元素の炭化物、窒化物及び珪化物等の公知の電極材料挙げられる。
また、前記ゲート電極の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、スパッタリング法、ＣＶＤ法が挙げられる。
また、前記ゲート電極の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、スパッタリング法、ＣＶＤ法が挙げられる。
【0026】
＜第２半導体層＞
前記第２半導体層は、前記反転層と接するように配される前記第１導電型の半導体層とされる。
前記第２半導体層の形成材料としては、前記第１半導体層の形成材料と同様の形成材料を挙げることができる。
前記第２半導体層は、前記反転層と接するように配される前記第１導電型の半導体層とされる。
前記第２半導体層の形成材料としては、前記第１半導体層の形成材料と同様の形成材料を挙げることができる。
【0027】
前記第２半導体層における不純物濃度としては、特に制限はなく、前記第１半導体層と同様、１×１０１１ｃｍ－３～１×１０１８ｃｍ－３程度の範囲から選択されるが、前記第１半導体層の不純物濃度と同じであるか、又は、前記第１半導体層の不純物濃度よりも１桁以上低いことが好ましい。
【0028】
前記第２半導体層は、同一導電型の前記第１半導体層から独立して不純物濃度を設定可能な層であるが、前記第２半導体層における不純物濃度を前記第１半導体層の不純物濃度と同じとする場合、前記第１半導体層と前記第２半導体層とを同一の形成材料から形成される一の層として、これらの層を構成することができる。このような構成とすると、前記第１半導体層自身が前記第２半導体層を兼ね、前記第２半導体層を前記第１半導体層と別の半導体層として形成する製造工程を省略することができる。
【0029】
一方、前記第２半導体層における不純物濃度を前記第１半導体層の不純物濃度よりも１桁以上低い関係とする場合、これ以外の場合と比べて、前記半導体装置をより一層、高耐圧化させることができる。この点については、後述の第２実施形態に係る半導体装置についての図面を用いた説明とともに詳述する。
なお、前記第２半導体層を前記第１半導体層と別の半導体層として形成する場合の形成方法としては、特に制限はなく、公知の半導体層の形成方法、公知のリソグラフィ加工法を適用することができる。
なお、前記第２半導体層を前記第１半導体層と別の半導体層として形成する場合の形成方法としては、特に制限はなく、公知の半導体層の形成方法、公知のリソグラフィ加工法を適用することができる。
【0030】
＜ドレイン部＞
前記ドレイン部は、前記反転層から離間されるとともに、前記第２導電型の半導体部として前記第２半導体層とｐｎ接合するように前記第２半導体層と接して配される。
前記ドレイン部は、導電型が前記ソース部と同じ半導体部であり、前記ソース部について説明した事項を適用して構成することができる。
前記ドレイン部は、前記反転層から離間されるとともに、前記第２導電型の半導体部として前記第２半導体層とｐｎ接合するように前記第２半導体層と接して配される。
前記ドレイン部は、導電型が前記ソース部と同じ半導体部であり、前記ソース部について説明した事項を適用して構成することができる。
【0031】
前記第２半導体層と前記ドレイン電極との間に新たに前記ドレイン部を配することで、従来の半導体装置１００（図１（ａ），（ｂ）参照）において、順方向電圧の印加時に最も大きな電界が作用するポイントが、ショットキー接触性の第２半導体層１０３とドレイン電極１０６との界面から半導体ボディの内部（前記ドレイン部と前記第２半導体層との界面）にシフトする。
その結果、ショットキー障壁が低くなるなどの不具合が存在する場合であっても、意図しないリーク電流を低減させることができ、延いては、高電圧動作を安定化させ、前記半導体装置をより一層、高耐圧化させることができる。
その結果、ショットキー障壁が低くなるなどの不具合が存在する場合であっても、意図しないリーク電流を低減させることができ、延いては、高電圧動作を安定化させ、前記半導体装置をより一層、高耐圧化させることができる。
【0032】
＜ドレイン電極＞
前記ドレイン電極は、前記ドレイン部とオーミック接触して配される電極である。
前記ドレイン電極は、前記ドレイン部とオーミック接触して配される電極である。
【0033】
前記ドレイン電極の形成材料としては、特に制限はなく、前記ソース電極と同様に、チタン、アルミニウム、ニッケル、モリブデン、タングステン、タンタル、白金、金、これら元素を含む合金、これら元素の炭化物、窒化物及び珪化物等の公知の電極材料を挙げることができる。前記ソース部が前記ダイヤモンドで形成される場合には、チタン、白金、金及びこれら金属の積層体が好ましい。
また、前記ドレイン電極の形成方法としては、特に制限はなく、前記ソース電極と同様に、公知の真空蒸着法、ＣＶＤ法、ＡＬＤ法等が挙げられる。
また、前記ドレイン電極の形成方法としては、特に制限はなく、前記ソース電極と同様に、公知の真空蒸着法、ＣＶＤ法、ＡＬＤ法等が挙げられる。
【0034】
以下、本発明の実施形態を図面を参照しつつ説明する。なお、本発明の技術的思想は、これら実施形態に限定されるものではなく、ワイドギャップ半導体等で形成されるユニポーラ動作のトランジスタ等に広く適用することができる。
【0035】
［第１実施形態］
第１実施形態に係る半導体装置を図３（ａ），（ｂ）に示す。この第１実施形態に係る半導体装置は、平面型のＭＯＳＦＥＴ素子に類する構成例を示すものである。なお、図３（ａ）は、第１実施形態に係る半導体装置のオフ時の状態を示す断面図であり、図３（ｂ）は、第１実施形態に係る半導体装置のオン時の状態を示す断面図である。
第１実施形態に係る半導体装置を図３（ａ），（ｂ）に示す。この第１実施形態に係る半導体装置は、平面型のＭＯＳＦＥＴ素子に類する構成例を示すものである。なお、図３（ａ）は、第１実施形態に係る半導体装置のオフ時の状態を示す断面図であり、図３（ｂ）は、第１実施形態に係る半導体装置のオン時の状態を示す断面図である。
【0036】
図３（ａ），（ｂ）に示すように半導体装置１０は、導電型がｎ型の第１半導体層１１と、第１半導体層１１と接するように配され、導電型がｐ＋型のソース部１２と、ソース部１２とオーミック接触して配されるソース電極１５と、第１半導体層１１の一の面上にゲート絶縁膜１７を介して配されるゲート電極１８と、導電型がｎ型の第２半導体層１３と、導電型がｐ＋型のドレイン部１４と、ドレイン部１４上に配されるドレイン電極１６とを有する。
【0037】
ソース部１２は、第１半導体層１１の前記一の面から前記一の面と反対側の面側に向けて埋設される層として形成され、不純物濃度が第１半導体層１１よりも高く設定され（ｐ＋層）、ソース電極１５とのオーミック接触が得られるように形成される。また、ソース部１２は、反転層１９と接触可能な位置に形成される。
一方、ドレイン部１４は、ゲート電極１８直下の第１半導体層１１に形成される反転層１９（図３（ｂ）参照）から離間されて配される。なお、図中の「Ｌｄｇ」は、反転層１９－ドレイン部１４間の最短距離を示し、ドレイン部１４は、第２半導体層１３を介して反転層１９から距離Ｌｄｇだけ離間されている。
第２半導体層１３は、第１半導体層１１自身の一領域とされ、一の層として第１半導体層１１と同一の半導体材料及び不純物濃度で形成される。この第２半導体層１３としては、ゲート電極１８直下の第１半導体層１１に形成される反転層１９からドレイン部１４に至る最短経路上の領域を主領域とした第１半導体層１１の一領域が相当し、ｐｎ接合を形成するように、この領域がドレイン部１４と接する構成とされる（図３（ｂ）参照）。
一方、ドレイン部１４は、ゲート電極１８直下の第１半導体層１１に形成される反転層１９（図３（ｂ）参照）から離間されて配される。なお、図中の「Ｌｄｇ」は、反転層１９－ドレイン部１４間の最短距離を示し、ドレイン部１４は、第２半導体層１３を介して反転層１９から距離Ｌｄｇだけ離間されている。
第２半導体層１３は、第１半導体層１１自身の一領域とされ、一の層として第１半導体層１１と同一の半導体材料及び不純物濃度で形成される。この第２半導体層１３としては、ゲート電極１８直下の第１半導体層１１に形成される反転層１９からドレイン部１４に至る最短経路上の領域を主領域とした第１半導体層１１の一領域が相当し、ｐｎ接合を形成するように、この領域がドレイン部１４と接する構成とされる（図３（ｂ）参照）。
【0038】
図１（ａ），（ｂ）と図３（ａ），（ｂ）との比較から理解されるように、半導体装置１０では、第２半導体層１３とドレイン電極１６との間に新たにドレイン部１４が配される点で従来の半導体装置１００と相違する。
この相違に基づき、半導体装置１０では、順方向電圧の印加時に最も大きな電界が作用するポイントを半導体ボディの内部にシフトさせ、高電圧動作を安定化させることができる。
以下、半導体装置１０の動作原理について図４（ａ）～（ｃ）を参照しつつ説明する。
この相違に基づき、半導体装置１０では、順方向電圧の印加時に最も大きな電界が作用するポイントを半導体ボディの内部にシフトさせ、高電圧動作を安定化させることができる。
以下、半導体装置１０の動作原理について図４（ａ）～（ｃ）を参照しつつ説明する。
【0039】
図４（ａ）は、熱平衡状態に置かれた第１実施形態に係る半導体装置１０のオフ時におけるドレイン部１４－ソース部１２間のエネルギーバンド図を示す図である。
該図に示す通り、オフ時には、ドレイン部１４と第２半導体層１３（第１半導体層１１）とのｐｎ接合により第２半導体層１３（第１半導体層１１）に第１空乏層が形成され、また、ソース部１２と第１半導体層１１とのｐｎ接合により第１半導体層１１に第２空乏層が形成される。これら第１，２空乏層同士は、接しておらず、中性領域及び第１，第２空乏層が及ばない第１半導体層１１及び第２半導体層１３の領域によって隔離されて存在する。
ゲート電極１８に電圧が印加されていない状態の場合、前記中性領域及び前記第１，第２空乏層が及ばない第１半導体層１１及び第２半導体層１３の前記領域によって形成される下向きのバンドのたわみによって、ソース部１２における正孔（図中、「＋」で示す）の移動がブロックされ、電流が流れないオフ状態となる。仮に、ドレイン電極１６に順方向電圧が印加されたとしても、ソース部１２のｐ＋層の価電子帯に存在する正孔が第１半導体層１１のｎ層に流れ込み、電子（図中、「－」で示す）と再結合して消滅する。
よって、ソース部１２における正孔は、ドレイン電極１６に到達することができず、結果として、第１半導体層１１は、多数キャリアである正孔に対して絶縁体として作用する。
該図に示す通り、オフ時には、ドレイン部１４と第２半導体層１３（第１半導体層１１）とのｐｎ接合により第２半導体層１３（第１半導体層１１）に第１空乏層が形成され、また、ソース部１２と第１半導体層１１とのｐｎ接合により第１半導体層１１に第２空乏層が形成される。これら第１，２空乏層同士は、接しておらず、中性領域及び第１，第２空乏層が及ばない第１半導体層１１及び第２半導体層１３の領域によって隔離されて存在する。
ゲート電極１８に電圧が印加されていない状態の場合、前記中性領域及び前記第１，第２空乏層が及ばない第１半導体層１１及び第２半導体層１３の前記領域によって形成される下向きのバンドのたわみによって、ソース部１２における正孔（図中、「＋」で示す）の移動がブロックされ、電流が流れないオフ状態となる。仮に、ドレイン電極１６に順方向電圧が印加されたとしても、ソース部１２のｐ＋層の価電子帯に存在する正孔が第１半導体層１１のｎ層に流れ込み、電子（図中、「－」で示す）と再結合して消滅する。
よって、ソース部１２における正孔は、ドレイン電極１６に到達することができず、結果として、第１半導体層１１は、多数キャリアである正孔に対して絶縁体として作用する。
【0040】
図４（ｂ）は、熱平衡状態に置かれた第１実施形態に係る半導体装置１０において、ゲート電圧を印加して反転層１９が形成された状態、かつ、ドレイン電圧が印加されていない状態のドレイン部１４－ソース部１２間のエネルギーバンド図を示す図である。
該図に示すように、ゲート電極１８に電圧を印加すると、第１半導体層１１層におけるゲート絶縁層１７の直下位置に反転層１９が形成され、前記中性領域を含む下向きにたわむバンドを形成する一部の領域が消失する。
しかしながら、ｐ型に反転しないｎ型の第２半導体層１３によって形成される下向きのバンドのたわみによって、ソース部１２における正孔の移動がブロックされる。
該図に示すように、ゲート電極１８に電圧を印加すると、第１半導体層１１層におけるゲート絶縁層１７の直下位置に反転層１９が形成され、前記中性領域を含む下向きにたわむバンドを形成する一部の領域が消失する。
しかしながら、ｐ型に反転しないｎ型の第２半導体層１３によって形成される下向きのバンドのたわみによって、ソース部１２における正孔の移動がブロックされる。
【0041】
図４（ｃ）は、熱平衡状態に置かれた第１実施形態に係る半導体装置１０のオン時におけるドレイン部１４－ソース部１２間のエネルギーバンド図を示す図である。
該図に示す通り、ゲート電極１８に電圧を印加して反転層１９が形成された状態で、ドレイン電極１６に順方向電圧が印加されると、第２半導体層１３によって形成される下向きのバンドがなくなる。つまり、前記第１空乏層が反転層１９に到達して完全に空乏化され、前記第１空乏層の形成領域である第２半導体層１３が正孔に対して良導体となる。
その結果、ソース部１２の価電子帯に存在する正孔が反転層１９及び第２半導体層１３を介してドレイン部１４に流れ込み、ドレイン電極１６に到達する。つまり、ドレイン電流が流れる。
該図に示す通り、ゲート電極１８に電圧を印加して反転層１９が形成された状態で、ドレイン電極１６に順方向電圧が印加されると、第２半導体層１３によって形成される下向きのバンドがなくなる。つまり、前記第１空乏層が反転層１９に到達して完全に空乏化され、前記第１空乏層の形成領域である第２半導体層１３が正孔に対して良導体となる。
その結果、ソース部１２の価電子帯に存在する正孔が反転層１９及び第２半導体層１３を介してドレイン部１４に流れ込み、ドレイン電極１６に到達する。つまり、ドレイン電流が流れる。
【0042】
なお、反転層１９－ドレイン部１６間の最短距離である距離Ｌｄｇが長い場合、前記第１空乏層が反転層１９に到達しにくく、ドレイン電流が前記第１空乏層と反転層１９との間に介在される中間層（前記第１空乏層と反転層１９との間の半導体領域）の影響を受けて流れにくくなることがある。
よって、反転層１９－ドレイン部１６間の最短距離である距離Ｌｄｇとしては、オン時に前記中間層を生じさせないように設定されることが好ましく、具体的には、下記式（１）を満足するように設定されることが好ましい。
よって、反転層１９－ドレイン部１６間の最短距離である距離Ｌｄｇとしては、オン時に前記中間層を生じさせないように設定されることが好ましく、具体的には、下記式（１）を満足するように設定されることが好ましい。
【0043】
【数2】
【0044】
以上のように、第１実施形態に係る半導体装置１０では、従来のＭＯＳＦＥＴ素子におけるドリフト層を有さず、オン抵抗がドリフト抵抗フリーとされる。
また、第１実施形態に係る半導体装置１０では、従来の半導体装置１００（図１（ａ），（ｂ）と異なり、前記第１空乏層を介したドレイン電流の制御がｐｎ接合を基端とする位置で行われ、順方向電圧の印加時に最も大きな電界が作用するポイントが半導体ボディの内部にシフトされる。
よって、第１実施形態に係る半導体装置１０では、低オン抵抗と高耐圧との両方が実現可能とされ、かつ、高電圧動作を安定化させることも可能とされる。
また、第１実施形態に係る半導体装置１０では、従来の半導体装置１００（図１（ａ），（ｂ）と異なり、前記第１空乏層を介したドレイン電流の制御がｐｎ接合を基端とする位置で行われ、順方向電圧の印加時に最も大きな電界が作用するポイントが半導体ボディの内部にシフトされる。
よって、第１実施形態に係る半導体装置１０では、低オン抵抗と高耐圧との両方が実現可能とされ、かつ、高電圧動作を安定化させることも可能とされる。
【0045】
なお、ｐチャネル型動作の半導体装置１０の素子構成を変更して、ｎチャネル型動作させるためには、第１半導体層１１及び第２半導体層１３の導電型をｎ型からｐ型に変更するとともに、ソース部１２及びドレイン部１４の導電型をｐ型からｎ型に変更してｎ＋型の半導体層とし、印加する電圧の極性をｐチャネル型動作に対して逆転させる。こうして構成されるｎチャネル型動作の半導体装置では、多数キャリアが正孔から電子になること以外は、図４（ａ）～（ｃ）を用いて説明した動作原理と共通した動作原理により、動作可能とされる。
【0046】
また、図４（ａ）～（ｃ）を用いて説明した動作原理は、前記第１半導体層及び前記第２半導体層の伝導不純物のエネルギー準位（ドナー準位、アクセプタ準位）が前記半導体装置の動作温度に対応する熱励起エネルギーよりも充分深い位置にある半導体材料（例えば、ダイヤモンド）で形成される前記半導体装置に適用可能であるが、室温で浅い不純物準位を有する半導体材料（例えば、シリコン）で形成される前記半導体装置に対しても、前記熱励起エネルギーが充分低くなる低温で動作させることで適用可能とされる。
【0047】
［第２実施形態］
次に、第２実施形態に係る半導体装置を図５（ａ），（ｂ）に示す。この第２実施形態に係る半導体装置は、平面型のＭＯＳＦＥＴ素子に類する構成例を示すものである。
次に、第２実施形態に係る半導体装置を図５（ａ），（ｂ）に示す。この第２実施形態に係る半導体装置は、平面型のＭＯＳＦＥＴ素子に類する構成例を示すものである。
【0048】
図５（ａ），（ｂ）に示すように、第２実施形態に係る半導体装置２０は、導電型がｎ型の第１半導体層２１と、第１半導体層２１と接するように配され、導電型がｐ＋型のソース部２２と、ソース部２２とオーミック接触して配されるソース電極２５と、第１半導体層２１の一の面上にゲート絶縁膜２７を介して配され、印加電場により第１半導体層２１におけるゲート絶縁膜２７との接触面近傍の領域に反転層２９を形成可能なゲート電極２８と、導電型がｎ型の第２半導体層２３と、導電型がｐ＋型のドレイン部２４と、ドレイン部２４上に配されるドレイン電極２６とを有する。
【0049】
第２実施形態に係る半導体装置２０では、第１実施形態に係る半導体装置１０（図３（ａ），（ｂ）参照）と異なり、第１半導体層２１と独立した不純物濃度を有する層として、第２半導体層２３が第１半導体層２１よりも不純物濃度が１桁以上低い層として構成される。これ以外については、第１実施形態に係る半導体装置１０（図３（ａ），（ｂ）参照）について説明した事項を適用して構成される。
【0050】
第２半導体層２３の不純物濃度を第１半導体層２１よりも低くする利点について、図面を参照しつつ、以下に説明する。
図６は、熱平衡状態に置かれた第２実施形態に係る半導体装置２０のオフ時におけるドレイン部２４－ソース部２２間のエネルギーバンド図を示す図である。
図４（ａ）との比較から理解されるように、半導体装置２０では、第２半導体層２３の不純物濃度が第１半導体層２１よりも低くなる関係を満たすように第１半導体層２１の不純物濃度を比較的高くすることで、ソース部２２側におけるｎ型領域の多くが中性領域化される。
図６は、熱平衡状態に置かれた第２実施形態に係る半導体装置２０のオフ時におけるドレイン部２４－ソース部２２間のエネルギーバンド図を示す図である。
図４（ａ）との比較から理解されるように、半導体装置２０では、第２半導体層２３の不純物濃度が第１半導体層２１よりも低くなる関係を満たすように第１半導体層２１の不純物濃度を比較的高くすることで、ソース部２２側におけるｎ型領域の多くが中性領域化される。
【0051】
この意図的に設定した中性領域の増加は、図７（ａ）と図７（ｂ）との比較から理解されるように、半導体装置２０をより一層、高耐圧化させることに寄与する。
ここで、図７（ａ）は、熱平衡状態に置かれた第１実施形態に係る半導体装置１０のオフ時において、順方向電圧が印加された状態のドレイン部－ソース部間のエネルギーバンド図を示す図であり、図７（ｂ）は、第２実施形態に係る半導体装置２０についてのそれである。
半導体装置１０，２０ともに、順方向電圧を大きくするにつれて、前記第１空乏層がｐｎ接合から前記中性領域に向けて伸びる挙動を示すが、図７（ａ）に示すように、半導体装置１０では、前記中性領域の幅が狭いため、前記第１空乏層が前記中性領域を圧し潰すようにソース部１２まで伸び易い。
一方、図７（ｂ）に示すように、第２半導体層２３の不純物濃度を第１半導体層２１よりも低くした半導体装置２０では、前記中性領域の幅が広く、また、第１半導体層２１の不純物濃度が高くなるため、前記第１空乏層の伸びが鈍化され、正孔に対して絶縁体として作用する前記中性領域が潰されにくい。
前記第１空乏層が前記中性領域を圧し潰すようにソース部１２まで伸びると、リーク電流として意図しない大電流が流れ、耐圧限界を迎える。
よって、第２半導体層２３の不純物濃度を第１半導体層２１よりも低くする半導体装置２０では、半導体装置１０と比較して、より一層高耐圧化させることができる。
なお、半導体装置２０では、ｐチャネル型動作として説明を行ったが、半導体装置２０におけるｐ型とｎ型との関係を反対としてｎチャネル型動作の半導体装置とすることもできる。
ここで、図７（ａ）は、熱平衡状態に置かれた第１実施形態に係る半導体装置１０のオフ時において、順方向電圧が印加された状態のドレイン部－ソース部間のエネルギーバンド図を示す図であり、図７（ｂ）は、第２実施形態に係る半導体装置２０についてのそれである。
半導体装置１０，２０ともに、順方向電圧を大きくするにつれて、前記第１空乏層がｐｎ接合から前記中性領域に向けて伸びる挙動を示すが、図７（ａ）に示すように、半導体装置１０では、前記中性領域の幅が狭いため、前記第１空乏層が前記中性領域を圧し潰すようにソース部１２まで伸び易い。
一方、図７（ｂ）に示すように、第２半導体層２３の不純物濃度を第１半導体層２１よりも低くした半導体装置２０では、前記中性領域の幅が広く、また、第１半導体層２１の不純物濃度が高くなるため、前記第１空乏層の伸びが鈍化され、正孔に対して絶縁体として作用する前記中性領域が潰されにくい。
前記第１空乏層が前記中性領域を圧し潰すようにソース部１２まで伸びると、リーク電流として意図しない大電流が流れ、耐圧限界を迎える。
よって、第２半導体層２３の不純物濃度を第１半導体層２１よりも低くする半導体装置２０では、半導体装置１０と比較して、より一層高耐圧化させることができる。
なお、半導体装置２０では、ｐチャネル型動作として説明を行ったが、半導体装置２０におけるｐ型とｎ型との関係を反対としてｎチャネル型動作の半導体装置とすることもできる。
【0052】
［第３実施形態］
次に、第３実施形態に係る半導体装置を図８に示す。この第３実施形態に係る半導体装置は、縦型のＭＯＳＦＥＴ素子に類する構成例を示すものである。
次に、第３実施形態に係る半導体装置を図８に示す。この第３実施形態に係る半導体装置は、縦型のＭＯＳＦＥＴ素子に類する構成例を示すものである。
【0053】
図８に示すように、第３実施形態に係る半導体装置３０は、導電型がｎ型の第１半導体層３１と、第１半導体層３１と接するように配され、導電型がｐ＋型のソース半導体層として形成されるソース部３２と、ソース部３２とオーミック接触して配されるソース電極３５と、第１半導体層３１の一の面上にゲート絶縁膜３７を介して配されるゲート電極３８と、導電型がｎ型の第２半導体層３３ａ，ｂと、導電型がｐ＋型のドレイン部３４ａ，ｂと、ドレイン部３４ａ，ｂ上に配されるドレイン電極３６ａ，ｂとを有する。
第２半導体層３３ａ，ｂは、第１半導体層３１自身の一領域とされ、一の層として第１半導体層３１と同一の半導体材料及び不純物濃度で形成される。この第２半導体層３３ａ，ｂとしては、第１半導体層３１におけるゲート絶縁膜３７との接触面近傍に形成される反転層３９ａからドレイン部３４ａに至る最短経路上の領域を主領域とした第１半導体層３１の一領域と、同じく反転層３９ｂからドレイン部３４ｂに至る最短経路上の領域を主領域とした第１半導体層３１の別領域とが相当し、ｐｎ接合を形成するように、これらの領域とドレイン部３４ａ，ｂとが接する構成とされる。
第２半導体層３３ａ，ｂは、第１半導体層３１自身の一領域とされ、一の層として第１半導体層３１と同一の半導体材料及び不純物濃度で形成される。この第２半導体層３３ａ，ｂとしては、第１半導体層３１におけるゲート絶縁膜３７との接触面近傍に形成される反転層３９ａからドレイン部３４ａに至る最短経路上の領域を主領域とした第１半導体層３１の一領域と、同じく反転層３９ｂからドレイン部３４ｂに至る最短経路上の領域を主領域とした第１半導体層３１の別領域とが相当し、ｐｎ接合を形成するように、これらの領域とドレイン部３４ａ，ｂとが接する構成とされる。
【0054】
半導体装置３０では、ソース部３２が一の面上にソース電極３５が配される層として形成され、第１半導体層３１がソース部３２の前記一の面と反対側の面上に積層されるとともにソース部３２との積層面から前記積層面と反対側の面まで通される貫通孔を持つように形成される。
また、第１半導体層３１の前記反対側の面上にドレイン部３４ａ，３４ｂが配される。本例では、前述の通り、第１半導体層３１自身が第２半導体層３３ａ（３３ｂ）を兼ね、第２半導体層３３ａ（３３ｂ）が反転層３９ａ（３９ｂ）からドレイン部３４ａ（３４ｂ）に至る最短経路上の領域を主領域とした第１半導体層３１の領域に相当することから、実質的に反転層３９ａ（３９ｂ）の上端位置における第１半導体層３１上に第２半導体層３３ａ（３３ｂ）とドレイン部３４ａ（３４ｂ）とドレイン電極３６ａ（３６ｂ）とがこの順で配された構成とされる。
また、ゲート電極３８が第１半導体層３１及びソース部３２との接触面がゲート絶縁膜３７で被覆された状態で前記貫通孔内に配される。
また、第１半導体層３１の前記反対側の面上にドレイン部３４ａ，３４ｂが配される。本例では、前述の通り、第１半導体層３１自身が第２半導体層３３ａ（３３ｂ）を兼ね、第２半導体層３３ａ（３３ｂ）が反転層３９ａ（３９ｂ）からドレイン部３４ａ（３４ｂ）に至る最短経路上の領域を主領域とした第１半導体層３１の領域に相当することから、実質的に反転層３９ａ（３９ｂ）の上端位置における第１半導体層３１上に第２半導体層３３ａ（３３ｂ）とドレイン部３４ａ（３４ｂ）とドレイン電極３６ａ（３６ｂ）とがこの順で配された構成とされる。
また、ゲート電極３８が第１半導体層３１及びソース部３２との接触面がゲート絶縁膜３７で被覆された状態で前記貫通孔内に配される。
【0055】
このように構成される本発明の第３実施形態に係る半導体装置３０においても、ｐ型の領域とｎ型の領域との位置関係が縦方向に置き換わるだけで、第１実施形態に係る半導体装置１０について図４（ａ）～（ｃ）を用いて説明した動作原理を適用することができることから、高電圧動作が安定化された前記ドリフト抵抗フリーの高耐圧向け半導体装置とすることができる。
なお、半導体装置３０では、ｐチャネル型動作として説明を行ったが、半導体装置３０におけるｐ型とｎ型との関係を反対としてｎチャネル型動作の半導体装置とすることもできる。
また、半導体装置３０は、ソース部３２を下側に配し、ドレイン部３４ａ，ｂを上側に配する構成としたが、上下関係を変更した変形例も与える。即ち、この変形例では、ソース部３２及びソース電極の位置に前記ドレイン部及び前記ドレイン電極を配し、ドレイン部３４ａ，ｂ及びドレイン電極３６ａ，ｂの位置に前記ソース部及び前記ソース電極を配して構成される。また、前記変形例では、第１半導体層３１及び第２半導体層３３ａ，ｂの形成領域を変更することで、前記ソース部が直接、反転層３９ａ，ｂと接するように変更し、かつ、前記ドレイン部が前記第２半導体層を介して反転層３９ａ，ｂと接するように変更して構成される。
なお、半導体装置３０では、ｐチャネル型動作として説明を行ったが、半導体装置３０におけるｐ型とｎ型との関係を反対としてｎチャネル型動作の半導体装置とすることもできる。
また、半導体装置３０は、ソース部３２を下側に配し、ドレイン部３４ａ，ｂを上側に配する構成としたが、上下関係を変更した変形例も与える。即ち、この変形例では、ソース部３２及びソース電極の位置に前記ドレイン部及び前記ドレイン電極を配し、ドレイン部３４ａ，ｂ及びドレイン電極３６ａ，ｂの位置に前記ソース部及び前記ソース電極を配して構成される。また、前記変形例では、第１半導体層３１及び第２半導体層３３ａ，ｂの形成領域を変更することで、前記ソース部が直接、反転層３９ａ，ｂと接するように変更し、かつ、前記ドレイン部が前記第２半導体層を介して反転層３９ａ，ｂと接するように変更して構成される。
【0056】
［第４実施形態］
次に、第４実施形態に係る半導体装置を図９に示す。この第４実施形態に係る半導体装置は、ダイヤモンド半導体を用いて形成された平面型のＭＯＳＦＥＴ素子に類する構成例を示すものである。
次に、第４実施形態に係る半導体装置を図９に示す。この第４実施形態に係る半導体装置は、ダイヤモンド半導体を用いて形成された平面型のＭＯＳＦＥＴ素子に類する構成例を示すものである。
【0057】
図９に示すように、第４実施形態に係る半導体装置４０は、第１導電型の第１半導体層４１と、第１半導体層４１と接するように配される第２導電型のソース部４２と、ソース部４２とオーミック接触して配されるソース電極４５と、第１半導体層４１の一の面上にゲート絶縁膜４７を介して配されるゲート電極４８と、第１導電型の第２半導体層４３と、第２導電型のドレイン部４４と、ドレイン部４４上に配されるドレイン電極４６とを有する。
【0058】
第２半導体層４３は、第１半導体層４１自身の一領域とされ、一の層として第１半導体層４１と同一の半導体材料及び不純物濃度で形成される。この第２半導体層４３としては、ゲート電極４８直下の第１半導体層４１に形成される反転層４９からドレイン部４４に至る最短経路上の領域を主領域とした第１半導体層４１の一領域が相当し、ｐｎ接合を形成するように、この領域とドレイン部４４とが接する構成とされる。
【0059】
半導体装置４０では、第１半導体層４１（第２半導体層４３を含む）及びソース部４２が前記ダイヤモンドで形成される半導体層（ダイヤモンド半導体層）で構成される。
また、半導体装置４０では、ソース部４２及びドレイン部４４が埋設層として形成される半導体装置１０（図３（ａ），（ｂ）参照）と異なり、第１半導体層４１の面上に積層される層として構成される。この層として形成されるソース部４２及びドレイン部４４は、プラズマ気相堆積法、リソグラフィ加工法等の公知の方法により形成することができる。
これ以外は、半導体装置１０（図３（ａ），（ｂ）参照）について説明した事項を適用することができる。
また、半導体装置４０では、ソース部４２及びドレイン部４４が埋設層として形成される半導体装置１０（図３（ａ），（ｂ）参照）と異なり、第１半導体層４１の面上に積層される層として構成される。この層として形成されるソース部４２及びドレイン部４４は、プラズマ気相堆積法、リソグラフィ加工法等の公知の方法により形成することができる。
これ以外は、半導体装置１０（図３（ａ），（ｂ）参照）について説明した事項を適用することができる。
【0060】
以上の第１実施形態～第４実施形態に係る各半導体装置は、本発明の概要を説明するための例示であり、本発明の効果を妨げない限り、これらの例に適宜変更を加えることができる。
また、以下では、本発明の実施例を説明するが、本発明の技術的思想は、この実施例に限定されるものではない。
また、以下では、本発明の実施例を説明するが、本発明の技術的思想は、この実施例に限定されるものではない。
【実施例0061】
（実施例１）
以下に示す製造方法により、半導体形成材料として前記ダイヤモンドを用いて、実施例１に係る半導体装置を製造した。この実施例１に係る半導体装置は、図９に示す半導体装置４０の構成に準じて製造される。
先ず、微傾斜のオフ角でオフされ、主面が｛１１１｝面とされる窒素ドープされたｎ型ダイヤモンド基板（ロシア国立超硬および新炭素材料技術研究所（TISNCM）製、Ｉｂ型基板）を用意し、この基板の上に前記第１半導体層をマイクロ波プラズマ化学気相堆積装置（セキテクノトロン株式会社／現：コーンズテクノロジー株式会社製、AX5010-1-S）で形成した。具体的な前記第１半導体層の形成条件は、次の通りとした。即ち、水素ガス、メタンガス及びｎ型の導電性を付与するホスフィンガスを原料とし、前記水素ガスの流量を９９６ｓｃｃｍ、前記メタンガスの流量を４ｓｃｃｍ、前記ホスフィンの水素希釈ガス（前記ホスフィンの含有率；１，０００ｐｐｍ）の流量を１ｓｃｃｍとして前記マイクロ波プラズマ化学気相堆積装置内にそれぞれ導入し、前記マイクロ波プラズマ化学気相堆積装置のプラズマ投入電力を３，６００Ｗ、圧力条件を１５０Ｔｏｒｒ及び成膜時間を１時間とする成長条件で形成した。なお、前記第１半導体層中のリン濃度は、２×１０１５ｃｍ－３程度であった。
以下に示す製造方法により、半導体形成材料として前記ダイヤモンドを用いて、実施例１に係る半導体装置を製造した。この実施例１に係る半導体装置は、図９に示す半導体装置４０の構成に準じて製造される。
先ず、微傾斜のオフ角でオフされ、主面が｛１１１｝面とされる窒素ドープされたｎ型ダイヤモンド基板（ロシア国立超硬および新炭素材料技術研究所（TISNCM）製、Ｉｂ型基板）を用意し、この基板の上に前記第１半導体層をマイクロ波プラズマ化学気相堆積装置（セキテクノトロン株式会社／現：コーンズテクノロジー株式会社製、AX5010-1-S）で形成した。具体的な前記第１半導体層の形成条件は、次の通りとした。即ち、水素ガス、メタンガス及びｎ型の導電性を付与するホスフィンガスを原料とし、前記水素ガスの流量を９９６ｓｃｃｍ、前記メタンガスの流量を４ｓｃｃｍ、前記ホスフィンの水素希釈ガス（前記ホスフィンの含有率；１，０００ｐｐｍ）の流量を１ｓｃｃｍとして前記マイクロ波プラズマ化学気相堆積装置内にそれぞれ導入し、前記マイクロ波プラズマ化学気相堆積装置のプラズマ投入電力を３，６００Ｗ、圧力条件を１５０Ｔｏｒｒ及び成膜時間を１時間とする成長条件で形成した。なお、前記第１半導体層中のリン濃度は、２×１０１５ｃｍ－３程度であった。
【0062】
次に、金属マスクを用いた選択成長法により、前記第１半導体層の表面（主面が｛１１１｝面とされる面）上にｐ型半導体層としての前記ソース部及び前記ドレイン部をそれぞれ形成した。以下、具体的に説明する。
【0063】
先ず、前記第１半導体層の表面を硫酸及び硝酸の混合液で煮沸処理することで洗浄し、スピンコートによりレジスト材を前記第１半導体層上に塗布し、マスクを用いてレジストパターンを形成した。現像後、金属マスク材（金及びチタンの積層体）を前記レジストパターンが形成された前記第１半導体層上から蒸着し、その後、前記レジストパターンをリフトオフ工程により除去し、前記第１半導体層上に金属マスクパターンを形成した。
【0064】
次に、前記金属マスクパターンが形成された前記第１半導体層をマイクロ波プラズマ化学気相堆積装置に（セキテクノトロン株式会社／現：コーンズテクノロジー株式会社製、AX5010-1-S）導入し、前記第１半導体層の面上における前記金属マスクパターンが形成されていない２つの領域に前記ソース部及び前記ドレイン部をそれぞれ成長させて形成した。
成長条件は、水素ガス、メタンガス及びｐ型の導電性を付与するトリメチルボロンガスを原料とし、前記水素ガスの流量を３９９ｓｃｃｍ、前記メタンガスの流量を０．８ｓｃｃｍ、前記トリメチルボロンの水素希釈ガス（前記トリメチルボロンの含有率；１体積％）の流量を０．８ｓｃｃｍとして前記マイクロ波プラズマ化学気相堆積装置内にそれぞれ導入し、前記マイクロ波プラズマ化学気相堆積装置の成膜条件としてプラズマ投入電力を１，２００Ｗ、圧力を５０Ｔｏｒｒ及び成膜時間を０．１６時間とする条件とした。
以上により形成された前記ソース部及び前記ドレイン部におけるホウ素濃度は、１×１０２１ｃｍ－３程度であった。
次いで、前記ソース部及び前記ドレイン部が形成された前記第１半導体層に対し、酸洗浄を行い、前記金属マスクパターンを除去した。
成長条件は、水素ガス、メタンガス及びｐ型の導電性を付与するトリメチルボロンガスを原料とし、前記水素ガスの流量を３９９ｓｃｃｍ、前記メタンガスの流量を０．８ｓｃｃｍ、前記トリメチルボロンの水素希釈ガス（前記トリメチルボロンの含有率；１体積％）の流量を０．８ｓｃｃｍとして前記マイクロ波プラズマ化学気相堆積装置内にそれぞれ導入し、前記マイクロ波プラズマ化学気相堆積装置の成膜条件としてプラズマ投入電力を１，２００Ｗ、圧力を５０Ｔｏｒｒ及び成膜時間を０．１６時間とする条件とした。
以上により形成された前記ソース部及び前記ドレイン部におけるホウ素濃度は、１×１０２１ｃｍ－３程度であった。
次いで、前記ソース部及び前記ドレイン部が形成された前記第１半導体層に対し、酸洗浄を行い、前記金属マスクパターンを除去した。
【0065】
次に、この状態の前記第１半導体層に対し、加水雰囲気中で５００℃、１時間加熱処理することで、前記第１半導体層の｛１１１｝面から外方に出る１本の炭素原子の未結合手にＯＨ基を結合させ、前記第１半導体層の最表面に位置する炭素原子に対し、ＯＨ基による終端処理を施した。前記終端処理は、チューブタイプの電気炉（光洋サーモシステム社製、小型チューブ炉）を用いて行い、前記加水雰囲気は、超純水を高純度窒素ガスでバブリングすることで行った。
【0066】
次に、原子層堆積装置（PICOSUN社製、R150）を用いて、前記第１半導体層の表面上に前記ゲート絶縁膜としてＡｌ２Ｏ３絶縁膜を形成した。なお、前記原子層堆積装置における前記ゲート絶縁膜の形成条件としては、成膜温度を３００℃とし、厚みを５０ｎｍとした。
このゲート絶縁膜の形成時において、前記終端処理により前記炭素原子に結合させたＯＨ基におけるＨと、前記ゲート絶縁膜（前記Ａｌ２Ｏ３絶縁膜）におけるＡｌとが入れ替わる形となり、前記炭素原子とゲート絶縁膜との間で安定的な結合が形成される。これにより、欠陥が少ない状態で前記第１半導体層の表面上にゲート絶縁膜が形成されることとなる。
このゲート絶縁膜の形成時において、前記終端処理により前記炭素原子に結合させたＯＨ基におけるＨと、前記ゲート絶縁膜（前記Ａｌ２Ｏ３絶縁膜）におけるＡｌとが入れ替わる形となり、前記炭素原子とゲート絶縁膜との間で安定的な結合が形成される。これにより、欠陥が少ない状態で前記第１半導体層の表面上にゲート絶縁膜が形成されることとなる。
【0067】
次に、スピンコートによりレジスト材を前記Ａｌ２Ｏ３絶縁膜上に塗布し、マスクを用いて、次工程で形成される前記ソース電極及び前記ドレイン電極の各形成領域を覆わない態様のレジストパターンを形成した。現像後、希釈したバファードフッ酸溶液に含浸して、前記レジストパターンで覆われていない位置のゲート絶縁膜を除去し、その後、レジスト除去液に含浸し、余分なレジストの除去を行った。
これにより、前記ソース電極及び前記ドレイン電極の各形成領域が露出された状態とされるとともに、前記第１半導体層上が前記ゲート絶縁膜で覆われた状態とされる。
これにより、前記ソース電極及び前記ドレイン電極の各形成領域が露出された状態とされるとともに、前記第１半導体層上が前記ゲート絶縁膜で覆われた状態とされる。
【0068】
次に、こうした状態の前記第１半導体層に対し、スピンコートによりレジスト材を塗布し、マスクを用いて前記ソース電極及び前記ドレイン電極の各形成領域、並びに、前記ゲート絶縁膜上の前記ゲート電極形成領域を覆わない態様のレジストパターンを形成した。現像後、真空蒸着装置（エイコーエンジニアリング社製、電子ビーム蒸着器）を用いて、金（１００ｎｍ）／白金（３０ｎｍ）／チタン（３０ｎｍ）の積層電極を蒸着し、その後、前記レジストパターンをリフトオフにより除去した。
これにより、前記積層電極による前記ソース電極、前記ドレイン電極及び前記ゲート電極が形成されるが各形成領域上に形成される。
ここで、前記ゲート電極は、前記マスクによる形成位置の調整に基づき、前記ドレイン部と前記ゲート電極との間の距離で設定されるＬｄｇを５μｍとする条件で形成した。
以上により、実施例１に係る半導体装置を製造した。
これにより、前記積層電極による前記ソース電極、前記ドレイン電極及び前記ゲート電極が形成されるが各形成領域上に形成される。
ここで、前記ゲート電極は、前記マスクによる形成位置の調整に基づき、前記ドレイン部と前記ゲート電極との間の距離で設定されるＬｄｇを５μｍとする条件で形成した。
以上により、実施例１に係る半導体装置を製造した。
【0069】
＜特性＞
次に、実施例１に係る半導体装置のＭＯＳＦＥＴ動作を確認した。
半導体パラメータアナライザ装置（KEITHLEY社製、4200-SCS）を使用して、実施例１に係る半導体装置のデバイス特性を測定した結果を図１０に示す。該図１０は、横軸に前記ソース電極－前記ドレイン電極間のドレイン電圧をとり、縦軸に前記ソース電極－前記ドレイン電極間を流れるドレイン電流をとり、前記ゲート電極に印加する電圧Ｖｇを－３Ｖ刻みで０Ｖ～－１５Ｖまで変えたときのドレイン電流－ドレイン電圧特性を示している。
該図１０に示すように、ノーマリーオフの状態から前記ゲート電圧Ｖｇの値を（負の方向に）大きくするとドレイン電流が流れる特性が確認され、実施例１に係る半導体装置は、ＭＯＳＦＥＴ動作が可能とされる。
また、ドレイン電流が流れる条件であるドレイン電圧の立ち上がり電圧としては、１０Ｖ程度であることが確認される。
次に、実施例１に係る半導体装置のＭＯＳＦＥＴ動作を確認した。
半導体パラメータアナライザ装置（KEITHLEY社製、4200-SCS）を使用して、実施例１に係る半導体装置のデバイス特性を測定した結果を図１０に示す。該図１０は、横軸に前記ソース電極－前記ドレイン電極間のドレイン電圧をとり、縦軸に前記ソース電極－前記ドレイン電極間を流れるドレイン電流をとり、前記ゲート電極に印加する電圧Ｖｇを－３Ｖ刻みで０Ｖ～－１５Ｖまで変えたときのドレイン電流－ドレイン電圧特性を示している。
該図１０に示すように、ノーマリーオフの状態から前記ゲート電圧Ｖｇの値を（負の方向に）大きくするとドレイン電流が流れる特性が確認され、実施例１に係る半導体装置は、ＭＯＳＦＥＴ動作が可能とされる。
また、ドレイン電流が流れる条件であるドレイン電圧の立ち上がり電圧としては、１０Ｖ程度であることが確認される。
【0070】
（実施例２）
サイズの異なるマスクを用いて前記ドレイン部と前記ゲート電極との間の距離で設定されるＬｄｇを５μｍから１０μｍに変更したこと以外は、実施例１と同様にして、実施例２に係る半導体装置を製造した。
サイズの異なるマスクを用いて前記ドレイン部と前記ゲート電極との間の距離で設定されるＬｄｇを５μｍから１０μｍに変更したこと以外は、実施例１と同様にして、実施例２に係る半導体装置を製造した。
【0071】
＜特性＞
次に、実施例２に係る半導体装置のＭＯＳＦＥＴ動作を確認した。
前記半導体パラメータアナライザ装置を使用して測定した、実施例２に係る半導体装置のデバイス特性の測定結果を図１１に示す。該図１１は、横軸に前記ソース電極－前記ドレイン電極間のドレイン電圧をとり、縦軸に前記ソース電極－前記ドレイン電極間を流れるドレイン電流をとり、前記ゲート電極に印加する電圧Ｖｇを－３Ｖ刻みで０Ｖ～－１２Ｖまで変えたときのドレイン電流－ドレイン電圧特性を示している。
該図１１に示すように、ノーマリーオフの状態から前記ゲート電圧Ｖｇの値を（負の方向に）大きくするとドレイン電流が流れる特性が確認され、実施例２に係る半導体装置においても、ＭＯＳＦＥＴ動作が可能とされる。
ただし、ドレイン電流が流れる条件であるドレイン電圧の立ち上がり電圧が２０Ｖ程度に増加し、ドレイン電流の電流値も減少することが確認される。これは、ドレイン電流の経路において何らかの中間層が形成されたものと考えられる。
次に、実施例２に係る半導体装置のＭＯＳＦＥＴ動作を確認した。
前記半導体パラメータアナライザ装置を使用して測定した、実施例２に係る半導体装置のデバイス特性の測定結果を図１１に示す。該図１１は、横軸に前記ソース電極－前記ドレイン電極間のドレイン電圧をとり、縦軸に前記ソース電極－前記ドレイン電極間を流れるドレイン電流をとり、前記ゲート電極に印加する電圧Ｖｇを－３Ｖ刻みで０Ｖ～－１２Ｖまで変えたときのドレイン電流－ドレイン電圧特性を示している。
該図１１に示すように、ノーマリーオフの状態から前記ゲート電圧Ｖｇの値を（負の方向に）大きくするとドレイン電流が流れる特性が確認され、実施例２に係る半導体装置においても、ＭＯＳＦＥＴ動作が可能とされる。
ただし、ドレイン電流が流れる条件であるドレイン電圧の立ち上がり電圧が２０Ｖ程度に増加し、ドレイン電流の電流値も減少することが確認される。これは、ドレイン電流の経路において何らかの中間層が形成されたものと考えられる。
【0072】
そこで、前記中間層が材質とサイズに応じて抵抗（ドリフト抵抗）が定まるドリフト層に類するものかを次のように検証した。
先ず、実施例２に係る半導体装置を上面から撮影した光学顕微鏡像を図１２（ａ）に示す。上記に説明した実施例２に係る半導体装置の構造部分は、矢印Ａで示した枠内に形成された構造であり、この枠内の拡大図を図１２（ｂ）に示す。
当該図１２（ａ）に示すように、製造した半導体装置では、特性の検証用に実施例２に係る半導体装置の構造部分以外の構造を有する。矢印Ｂで示す構造は、一定の間隔（Ｌｇａｐ）で対向する２つの前記積層電極（金（１００ｎｍ）／白金（３０ｎｍ）／チタン（３０ｎｍ））を前記第１半導体層上に配した抵抗測定用の構造を有する。
先ず、実施例２に係る半導体装置を上面から撮影した光学顕微鏡像を図１２（ａ）に示す。上記に説明した実施例２に係る半導体装置の構造部分は、矢印Ａで示した枠内に形成された構造であり、この枠内の拡大図を図１２（ｂ）に示す。
当該図１２（ａ）に示すように、製造した半導体装置では、特性の検証用に実施例２に係る半導体装置の構造部分以外の構造を有する。矢印Ｂで示す構造は、一定の間隔（Ｌｇａｐ）で対向する２つの前記積層電極（金（１００ｎｍ）／白金（３０ｎｍ）／チタン（３０ｎｍ））を前記第１半導体層上に配した抵抗測定用の構造を有する。
【0073】
前記抵抗測定用の構造（図１２（ａ）のＢで矢視した部分の構造）における電圧－電流特性を図１３に示す。なお、この構造におけるＬｇａｐは、１０μｍである。
該図１３に示す当該構造のオーミック特性から、前記第１半導体層自身で構成される前記第２半導体層の抵抗値（ｎ型ダイヤモンド層自身の抵抗値）は、１０１３Ω以上であることが確認される。
一方、図１１に示すドレイン電流－ドレイン電圧特性においては、このような高抵抗が確認されることはなく、ｎ型ダイヤモンド層自身の抵抗値よりも極めて低い抵抗値であることが確認される。
図１１が示す、立ち上がりのドレイン電圧が増加し、ドレイン電流が減少する結果は、前記ドレイン部及び前記第２半導体層間のｐｎ接合から前記反転層側に伸びる空乏層が前記反転層に到達しない状態で電流が流れることに由来すると考えられる。前記中間層は、こうした前記空乏層と前記反転層との間の半導体領域と考えられ、実施例２に係る半導体装置は、前記ドリフト層に類する抵抗を与えないものと結論付けられる。
該図１３に示す当該構造のオーミック特性から、前記第１半導体層自身で構成される前記第２半導体層の抵抗値（ｎ型ダイヤモンド層自身の抵抗値）は、１０１３Ω以上であることが確認される。
一方、図１１に示すドレイン電流－ドレイン電圧特性においては、このような高抵抗が確認されることはなく、ｎ型ダイヤモンド層自身の抵抗値よりも極めて低い抵抗値であることが確認される。
図１１が示す、立ち上がりのドレイン電圧が増加し、ドレイン電流が減少する結果は、前記ドレイン部及び前記第２半導体層間のｐｎ接合から前記反転層側に伸びる空乏層が前記反転層に到達しない状態で電流が流れることに由来すると考えられる。前記中間層は、こうした前記空乏層と前記反転層との間の半導体領域と考えられ、実施例２に係る半導体装置は、前記ドリフト層に類する抵抗を与えないものと結論付けられる。
【0074】
（実施例３）
サイズの異なるマスクを用いて前記ドレイン部と前記ゲート電極との間の距離で設定されるＬｄｇを５μｍから１５μｍに変更したこと以外は、実施例１と同様にして、実施例３に係る半導体装置を製造した。
サイズの異なるマスクを用いて前記ドレイン部と前記ゲート電極との間の距離で設定されるＬｄｇを５μｍから１５μｍに変更したこと以外は、実施例１と同様にして、実施例３に係る半導体装置を製造した。
【0075】
＜特性＞
次に、実施例３に係る半導体装置のＭＯＳＦＥＴ動作を確認した。
前記半導体パラメータアナライザ装置を使用して測定した、実施例３に係る半導体装置のデバイス特性の測定結果を図１４に示す。該図１４は、横軸に前記ソース電極－前記ドレイン電極間のドレイン電圧をとり、縦軸に前記ソース電極－前記ドレイン電極間を流れるドレイン電流をとり、前記ゲート電極に印加する電圧Ｖｇを－３Ｖ刻みで０Ｖ～－１５Ｖまで変えたときのドレイン電流－ドレイン電圧特性を示している。
該図１４に示すように、ノーマリーオフの状態から前記ゲート電圧Ｖｇの値を（負の方向に）大きくするとドレイン電流が流れる特性が確認され、実施例３に係る半導体装置においても、ＭＯＳＦＥＴ動作が可能とされる。なお、図示の範囲外となるが、電圧Ｖｇを印加しない状態（０Ｖ）でドレイン電圧を－２００Ｖまで大きくしても、素子破壊が生じなかった。
ただし、立ち上がりのドレイン電圧が３０Ｖ程度に増加し、ドレイン電流の電流値も減少することが確認される。これは、実施例２における検証結果とも符号し、前記中間層が形成されたことが原因と考えられる。
また、実施例１～３に係る各半導体装置の比較を通じて確認される、Ｌｄｇを長くすると立ち上がりのドレイン電圧が増加し、ドレイン電流の電流値も減少する傾向から、Ｌｄｇ長さに応じて前記中間層のサイズも大きくなることが想定される。
よって、Ｌｄｇとしては、前記中間層が生じないように前記式（１）を満足するようにＬｄｇを設計する必要がある。この観点から、Ｌｄｇの長さとしては、短いことが好適であり、具体的には、５μｍ以下が好ましく、１μｍ以下であることが特に好ましいといえる。
次に、実施例３に係る半導体装置のＭＯＳＦＥＴ動作を確認した。
前記半導体パラメータアナライザ装置を使用して測定した、実施例３に係る半導体装置のデバイス特性の測定結果を図１４に示す。該図１４は、横軸に前記ソース電極－前記ドレイン電極間のドレイン電圧をとり、縦軸に前記ソース電極－前記ドレイン電極間を流れるドレイン電流をとり、前記ゲート電極に印加する電圧Ｖｇを－３Ｖ刻みで０Ｖ～－１５Ｖまで変えたときのドレイン電流－ドレイン電圧特性を示している。
該図１４に示すように、ノーマリーオフの状態から前記ゲート電圧Ｖｇの値を（負の方向に）大きくするとドレイン電流が流れる特性が確認され、実施例３に係る半導体装置においても、ＭＯＳＦＥＴ動作が可能とされる。なお、図示の範囲外となるが、電圧Ｖｇを印加しない状態（０Ｖ）でドレイン電圧を－２００Ｖまで大きくしても、素子破壊が生じなかった。
ただし、立ち上がりのドレイン電圧が３０Ｖ程度に増加し、ドレイン電流の電流値も減少することが確認される。これは、実施例２における検証結果とも符号し、前記中間層が形成されたことが原因と考えられる。
また、実施例１～３に係る各半導体装置の比較を通じて確認される、Ｌｄｇを長くすると立ち上がりのドレイン電圧が増加し、ドレイン電流の電流値も減少する傾向から、Ｌｄｇ長さに応じて前記中間層のサイズも大きくなることが想定される。
よって、Ｌｄｇとしては、前記中間層が生じないように前記式（１）を満足するようにＬｄｇを設計する必要がある。この観点から、Ｌｄｇの長さとしては、短いことが好適であり、具体的には、５μｍ以下が好ましく、１μｍ以下であることが特に好ましいといえる。
【符号の説明】
【0076】
１０，２０，３０，４０，１００ 半導体装置
１１，２１，３１，４１，１０１ 第１半導体層
１２，２２，３２，４２，１０２ ソース部
１４，２４，３４ａ，３４ｂ，４４ ドレイン部
１５，２５，３５，４５，１０５ ソース電極
１６，２６，３６ａ，３６ｂ，４６，１０６ ドレイン電極
１７，２７，３７，４７，１０７ ゲート絶縁膜
１８，２８，３８，４８，１０８ ゲート電極
１９，２９，３９ａ，３９ｂ，４９，１０９ 反転層
１１，２１，３１，４１，１０１ 第１半導体層
１２，２２，３２，４２，１０２ ソース部
１４，２４，３４ａ，３４ｂ，４４ ドレイン部
１５，２５，３５，４５，１０５ ソース電極
１６，２６，３６ａ，３６ｂ，４６，１０６ ドレイン電極
１７，２７，３７，４７，１０７ ゲート絶縁膜
１８，２８，３８，４８，１０８ ゲート電極
１９，２９，３９ａ，３９ｂ，４９，１０９ 反転層
【図1(a)】
【図1(b)】
【図2(a)】
【図2(b)】
【図3(a)】
【図3(b)】
【図4(a)】
【図4(b)】
【図4(c)】
【図5(a)】
【図5(b)】
【図6】
【図7(a)】
【図7(b)】
【図8】
【図9】
【図10】
【図11】
【図12(a)】
【図12(b)】
【図13】
【図14】
