特開 2024-137658 貫通電極を有する半導体素子

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024137658

(43)【公開日】2024-10-07

(54)【発明の名称】貫通電極を有する半導体素子

(51)【国際特許分類】

   H10B 43/27 20230101AFI20240927BHJP

   H01L 21/336 20060101ALI20240927BHJP

【ＦＩ】

H10B43/27

H01L29/78 371

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2023201179

(22)【出願日】2023-11-29

(31)【優先権主張番号】10-2023-0037886

(32)【優先日】2023-03-23

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】310024033

【氏名又は名称】エスケーハイニックス株式会社

【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．

【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ

(74)【代理人】

【識別番号】110000796

【氏名又は名称】弁理士法人三枝国際特許事務所

(72)【発明者】

【氏名】カン チャン ウ

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP18

5F083EP22

5F083EP32

5F083EP76

5F083ER21

5F083GA10

5F083GA27

5F083JA02

5F083JA04

5F083JA05

5F083JA19

5F083JA35

5F083JA37

5F083JA38

5F083JA39

5F083JA40

5F083JA56

5F083MA06

5F083MA16

5F083MA19

5F083PR40

5F083ZA01

5F101BA46

5F101BB02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE07

5F101BH13

(57)【要約】      （修正有）

【課題】高集積化に有利な半導体素子及びその形成方法を提供する。
【解決手段】半導体素子は、交互に積層された複数の層間絶縁層３３、４４及び複数の水平配線層３７、４８、複数の層間絶縁層及び複数の水平配線層を貫通する複数のチャネル構造体７９並びに複数の層間絶縁層及び複数の水平配線層を貫通し、複数の水平配線層に接続された複数の貫通電極８１～８６を有する積層構造体ＳＴ１、ＳＴ２と、積層構造体ＳＴ２の下部に配置され、第１の貫通電極８１に接続される下部パストランジスタ１５１～１５４を有する第１の論理構造体Ｗ１と、積層構造体ＳＴ１の上部に配置され、第２の貫通電極８２に接続される上部パストランジスタ２５１～２５４を有する第２の論理構造体Ｗ２と、を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

交互に積層された複数の層間絶縁層及び複数の水平配線層、前記複数の層間絶縁層及び前記複数の水平配線層を貫通する複数のチャネル構造体、並びに前記複数の層間絶縁層及び前記複数の水平配線層を貫通し、前記複数の水平配線層に接続された第１及び第２の貫通電極を有する積層構造体；
前記積層構造体の下部に配置され、前記第１の貫通電極に接続された第１の下部パストランジスタを有する第１の論理構造体；及び
前記積層構造体の上部に配置され、前記第２の貫通電極に接続された第１の上部パストランジスタを有する第２の論理構造体を含む半導体素子。

【請求項2】

前記第１及び第２の貫通電極の各々は、前記複数の層間絶縁層及び前記複数の水平配線層を完全に貫通する、請求項１に記載の半導体素子。

【請求項3】

前記第１及び第２の貫通電極の上端は、実質的に同じ平面をなす、請求項１に記載の半導体素子。

【請求項4】

前記第１の下部パストランジスタのソース／ドレイン領域のうちの一つは、前記第１の貫通電極の下端に接続され、
前記第１の上部パストランジスタのソース／ドレイン領域のうちの一つは、前記第２の貫通電極の上端に接続されている、請求項１に記載の半導体素子。

【請求項5】

前記第１の下部パストランジスタ及び前記第１の上部パストランジスタに接続されたブロック選択回路をさらに含む、請求項１に記載の半導体素子。

【請求項6】

前記複数の層間絶縁層及び前記複数の水平配線層を貫通する第３の貫通電極をさらに含み、
前記ブロック選択回路は、前記第３の貫通電極を介して、前記第１の下部パストランジスタ及び前記第１の上部パストランジスタに電気的に接続されている、請求項５に記載の半導体素子。

【請求項7】

前記ブロック選択回路は、ブロック選択トランジスタを含み、
前記第１の論理構造体及び前記第２の論理構造体のうち少なくとも１つは、前記ブロック選択トランジスタを含む、請求項６に記載の半導体素子。

【請求項8】

前記ブロック選択トランジスタのソース／ドレイン領域のうちの一つは、前記第３の貫通電極を介して、前記第１の下部パストランジスタ及び前記第１の上部パストランジスタのゲート電極に電気的に接続されている、請求項７に記載の半導体素子。

【請求項9】

前記積層構造体内の第４及び第５の貫通電極；
前記第１の論理構造体内に配置され、前記第４の貫通電極に接続された第２の下部パストランジスタ；及び
前記第２の論理構造体内に配置され、前記第５の貫通電極に接続された第２の上部パストランジスタをさらに含み、
前記積層構造体は、第１のセル領域、第２のセル領域、及び前記第１のセル領域と前記第２のセル領域との間の接続領域を含み、
前記複数のチャネル構造体は、前記第１のセル領域及び前記第２のセル領域内に配置され、
前記第１、第２、第４及び第５の貫通電極は、前記接続領域内に配置され、
前記複数の水平配線層は、前記第２及び第５の貫通電極に接続された第１のワード線と、前記第１及び第４の貫通電極に接続された第２のワード線とを含み、
前記第１の貫通電極と前記第１のセル領域との間の間隔は、前記第４の貫通電極と前記第の２セル領域との間の間隔と実質的に等しく、
前記第２の貫通電極と前記第１のセル領域との間の間隔は、前記第５の貫通電極と前記第２のセル領域との間の間隔と実質的に等しい、請求項１に記載の半導体素子。

【請求項10】

交互に積層された複数の層間絶縁層及び複数の水平配線層、前記複数の層間絶縁層及び前記複数の水平配線層を貫通する複数のチャネル構造体、並びに前記複数の層間絶縁層及び前記複数の水平配線層を貫通し、前記複数の水平配線層に接続された第１及び第２の貫通電極を有する積層構造体；
前記積層構造体の下部に接合（bonding）され、前記第１の貫通電極に接続された第１の下部パストランジスタを有する第１の論理構造体；及び
前記積層構造体の上部に接合され、前記第２の貫通電極に接続された第１の上部パストランジスタを有する第２の論理構造体を含む半導体素子。

【請求項11】

前記積層構造体と前記第１の論理構造体との間に形成された第１のインターフェース（interface）；及び
前記積層構造体と前記第２の論理構造体との間に形成された第２のインターフェースをさらに含む、請求項１０に記載の半導体素子。

【請求項12】

前記第１の論理構造体は、前記第１のインターフェースに隣接し、前記第１の下部パストランジスタに接続された第１の接合パッドをさらに含み、
前記第２の論理構造体は、前記第２のインターフェースに隣接し、前記第１の上部パストランジスタに接続された第２の接合パッドをさらに含み、
前記積層構造体は、前記第１のインターフェースに隣接し、前記第１の貫通電極に接続された下部接合パッドと、前記第２のインターフェースに隣接し、前記第２の貫通電極に接続された上部接合パッドとをさらに含み、
前記下部接合パッドは、直接に前記第１の接合パッド上に接触し、前記第２の接合パッドは、直接に前記上部接合パッド上に接触している、請求項１１に記載の半導体素子。

【請求項13】

前記積層構造体は、第３及び第４の貫通電極をさらに含み、
前記第１の論理構造体は、前記第３の貫通電極に接続された第２の下部パストランジスタをさらに含み、
前記第２の論理構造体は、前記第４の貫通電極に接続された第２の上部パストランジスタをさらに含む、請求項１０に記載の半導体素子。

【請求項14】

前記複数の層間絶縁層は、複数の第１の層間絶縁層及び複数の第２の層間絶縁層を含み、
前記複数の水平配線層は、複数の第１の水平配線層及び複数の第２の水平配線層を含み、
前記積層構造体は、
交互に積層された前記複数の第１の層間絶縁層及び前記複数の第１の水平配線層を有する第１の積層構造体；及び
前記第１の積層構造体上に配置され、交互に積層された前記複数の第２の層間絶縁層及び前記複数の第２の水平配線層を有する第２の積層構造体を含み、
前記第１及び第２の貫通電極の各々は、前記複数の第１の水平配線層のうち互いに隣接する一対のうち、互いに異なる１つに接続され、
前記第３及び第４の貫通電極の各々は、前記複数の第２の水平配線層のうち互いに隣接する一対のうち、互いに異なる１つに接続されている、請求項１３に記載の半導体素子。

【請求項15】

前記積層構造体は、前記積層構造体上に配置され、前記複数のチャネル構造体に接触された共通ソース線をさらに含む、請求項１０に記載の半導体素子。

【請求項16】

前記第１及び第２の貫通電極の上端は、前記共通ソース線の下面と実質的に同一の平面をなす、請求項１５に記載の半導体素子。

【請求項17】

前記第１の論理構造体は、第１の基板をさらに含み、前記第１の下部パストランジスタは、前記第１の基板と前記積層構造体との間に配置され、
前記第２の論理構造体は、第２の基板をさらに含み、前記第１の上部パストランジスタは、前記第２の基板と前記積層構造体との間に配置されている、請求項１０に記載の半導体素子。

【請求項18】

前記第１の論理構造体は、前記複数のチャネル構造体に接続されたページバッファ回路をさらに含む、請求項１０に記載の半導体素子。

【請求項19】

前記積層構造体は、
前記第１及び第２の貫通電極の側面を囲む複数のコンタクトスペーサ；及び
前記複数の水平配線層に接続された複数の接続パッドをさらに含み、
前記複数の接続パッドのうちの１つは、前記複数のコンタクトスペーサのうちの１つを貫通して、前記第１の貫通電極の側面に直接接触している、請求項１０に記載の半導体素子。

【請求項20】

交互に積層された複数の層間絶縁層及び複数の水平配線層、前記複数の層間絶縁層及び前記複数の水平配線層を貫通する複数のチャネル構造体、並びに前記複数の層間絶縁層及び前記複数の水平配線層を貫通し、前記複数の水平配線層に接続された第１及び第２の貫通電極を有する積層構造体；
前記積層構造体の下部に配置され、前記第１の貫通電極に接続された第１の下部パストランジスタと、前記第２の貫通電極に接続された第２の下部パストランジスタとを有する第１の論理構造体；及び
前記積層構造体の上部に配置され、前記第１の貫通電極に接続された第１の上部パストランジスタと、前記第２の貫通電極に接続された第２の上部パストランジスタとを有する第２の論理構造体を含む半導体素子。

【発明の詳細な説明】

【技術分野】

【0001】

貫通電極を有する半導体素子及びその形成方法に関する。

【背景技術】

【0002】

半導体素子の軽薄短小化の必要に応じて、積層構造体を用いる技術が研究されている。積層構造体内に、複数のメモリセルを三次元的に配置することができる。複数のメモリセルは、論理回路に接続することができる。論理回路は、複数のメモリセルに対する消去（又は初期化）、書き込み及び読み出し動作を制御することができる。

【0003】

積層構造体内の電極層の層数が増加するにつれて、メモリセルの数は、増加することがある。メモリセルの数の増加に起因して、論理回路の構成に要する能動／受動素子の数も増加することがある。能動／受動素子の数の増加は、半導体素子の高集積化に障害となる。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の実施形態は、高集積化に有利な半導体素子及びその形成方法を提供することができる。

【課題を解決するための手段】

【0005】

本発明の一実施形態による半導体素子は、交互に積層された複数の層間絶縁層及び複数の水平配線層、前記複数の層間絶縁層及び前記複数の水平配線層を貫通する複数のチャネル構造体、並びに前記複数の層間絶縁層及び前記複数の水平配線層を貫通し、前記複数の水平配線層に接続された第１及び第２の貫通電極を有する積層構造体を含むことができる。前記積層構造体の下部に配置され、前記第１の貫通電極に接続された下部パストランジスタを有する第１の論理構造体を提供することができる。前記積層構造体の上部に配置され、前記第２の貫通電極に接続された上部パストランジスタを有する第２の論理構造体を提供することができる。

【0006】

本発明の一実施形態による半導体素子は、交互に積層された複数の層間絶縁層及び複数の水平配線層、前記複数の層間絶縁層及び前記複数の水平配線層を貫通する複数のチャネル構造体、並びに前記複数の層間絶縁層及び前記複数の水平配線層を貫通し、前記複数の水平配線層に接続された第１及び第２の貫通電極を有する積層構造体を含むことができる。前記積層構造体の下部に接合（bonding）され、前記第１の貫通電極に接続された第１の下部パストランジスタを有する第１の論理構造体を提供することができる。前記積層構造体の上部に接合され、前記第２の貫通電極に接続された第１の上部パストランジスタを有する第２の論理構造体を提供することができる。

【0007】

本発明の一実施形態による半導体素子は、交互に積層された複数の層間絶縁層及び複数の水平配線層、前記複数の層間絶縁層及び前記複数の水平配線層を貫通する複数のチャネル構造体、並びに前記複数の層間絶縁層及び前記複数の水平配線層を貫通し、前記複数の水平配線層に接続された第１及び第２の貫通電極を有する積層構造体を含むことができる。前記積層構造体の下部に配置され、前記第１の貫通電極に接続された第１の下部パストランジスタと、前記第２の貫通電極に接続された第２の下部パストランジスタとを有する第１の論理構造体を提供することができる。前記積層構造体の上部に配置され、前記第１の貫通電極に接続された第１の上部パストランジスタと、前記第２の貫通電極に接続された第２の上部パストランジスタとを有する第２の論理構造体を提供することができる。

【発明の効果】

【0008】

本発明の実施形態によれば、第１の論理構造体と第２の論理構造体との間に接合された積層構造体を提供することができる。積層構造体は、複数の水平配線層に接続された複数の貫通電極を含むことができる。複数の下部パストランジスタ及び複数の上部パストランジスタは、第１の論理構造体及び第２の論理構造体内に分散配置されてもよい。第１の論理構造体内に配置された複数の下部パストランジスタのそれぞれは、複数の貫通電極のうち対応する１つの下端に接続されてもよい。第２の論理構造体内に配置された複数の上部パストランジスタのそれぞれは、複数の貫通電極のうち対応する他の１つの上端に接続されてもよい。第１の論理構造体、第２の論理構造体、及び積層構造体内の配線密度を低減することができる。高集積化に有利で優れた電気的特性を有する半導体素子を実現することができる。

【図面の簡単な説明】

【0009】

【図1】本発明の実施形態による半導体素子を説明するための断面図である。

【図2】図１の一部構成を説明するための部分図である。

【図3】本発明の実施形態による半導体素子を説明するための断面図である。

【図4】本発明の実施形態による半導体素子を説明するための断面図である。

【図5】本発明の実施形態による半導体素子を説明するための断面図である。

【図6】本発明の実施形態による半導体素子を説明するための断面図である。

【図7】本発明の実施形態による半導体素子を説明するための断面図である。

【図8】本発明の実施形態による半導体素子を説明するための断面図である。

【図9】図８の一部構成を説明するための部分図である。

【図10】本発明の実施形態による半導体素子を説明するためのレイアウトである。

【図11】図１の部分を示す部分図である。

【図12】図１の部分を示す部分図である。

【図13】図１の部分を示す部分図である。

【図14】図１の部分を示す部分図である。

【図15】図１の部分を示す部分図である。

【図16】本発明の実施形態による半導体素子の形成方法を説明するための断面図である。

【図17】本発明の実施形態による半導体素子の形成方法を説明するための断面図である。

【図18】本発明の実施形態による半導体素子の形成方法を説明するための断面図である。

【図19】本発明の実施形態による半導体素子の形成方法を説明するための断面図である。

【図20】本発明の実施形態による半導体素子の形成方法を説明するための断面図である。

【図21】本発明の実施形態による半導体素子の形成方法を説明するための断面図である。

【図22】本発明の実施形態による半導体素子の形成方法を説明するための断面図である。

【図23】本発明の実施形態による半導体素子の形成方法を説明するための断面図である。

【図24】本発明の実施形態による半導体素子の形成方法を説明するための断面図である。

【図25】本発明の実施形態による半導体素子の形成方法を説明するための断面図である。

【図26】本発明の実施形態による半導体素子の形成方法を説明するための断面図である。

【図27】本発明の実施形態による半導体素子の形成方法を説明するための断面図である。

【図28】本発明の実施形態によるストレージ装置の概略構成図である。

【図29】図２８のメモリを概略的に示すブロック図である。

【発明を実施するための形態】

【0010】

図１、図３～図８は、本発明の実施形態による半導体素子を説明するための断面図であり、図２は、図１の一部構成を説明するための部分図であり、図９は、図８の一部構成を説明するための部分図であり、図１０は、本発明の実施形態による半導体素子を説明するためのレイアウトである。図１１～図１３は、図１の一部８０を示す部分図であり、図１４及び図１５は、図１の一部７０を示す部分図である。本発明の一実施形態による半導体素子は、ＶＮＡＮＤなどの３次元フラッシュメモリを含むことができる。本発明の一実施形態による半導体素子は、シェアドスリム（Shared Slim）構造を含むことができる。

【0011】

図１及び図２を参照すると、本発明の一実施形態による半導体素子は、第１の論理構造体Ｗ１、積層構造体ＳＴ、及び第２の論理構造体Ｗ２を含むことができる。積層構造体ＳＴは、セル領域ＣＡＲ及び接続領域ＥＸＴを含むことができる。積層構造体ＳＴは、第１の論理構造体Ｗ１上に接合（bonding）されてもよい。第２の論理構造体Ｗ２は、積層構造体ＳＴ上に接合されてもよい。第１の論理構造体Ｗ１と積層構造体ＳＴとの間に、第１のインターフェース（interface）ＩＦ１を、積層構造体ＳＴと第２の論理構造体Ｗ２との間には、第２のインターフェースＩＦ２を形成することができる。一実施形態では、接続領域ＥＸＴは、スリム（Slim）又はスリム領域と呼ばれることがある。第１の方向ＦＤ及び第２の方向ＶＤを定義することができる。第１の方向ＦＤは、第１及び第２の基板１２１、２２１の上面及び下面と平行であってもよい。第２の方向ＶＤは、第１の方向ＦＤと交差することができる。第２の方向ＶＤは、第１及び第２の基板１２１、２２１の上面及び下面に垂直してもよい。

【0012】

第１の論理構造体Ｗ１は、第１の基板１２１、下部素子分離層１２３、下部絶縁層１２５、複数の下部トランジスタ１５１、１５２、１５３、１５４、１５５、１５６、１５７、１５８、複数の下部配線１６１、及び複数の第１の接合パッド１８４を含むことができる。第２の論理構造体Ｗ２は、第２の基板２２１、上部素子分離層２２３、上部絶縁層２２５、複数の上部トランジスタ２５１、２５２、２５３、２５４、２５５、２５６、複数の上部配線２６１、及び複数の第２の接合パッド２８６を含むことができる。

【0013】

積層構造体ＳＴは、第１の積層構造体ＳＴ１、第２の積層構造体ＳＴ２、第１の絶縁層５２、複数の第１の中間配線５３、複数の下部接合パッド５４、共通ソース線６１、ソース絶縁層６２、第２の絶縁層６４、複数の第２の中間配線６５、複数の上部接合パッド６６、複数のチャネル構造体７９、複数のコンタクトスペーサ８０Ｓ、及び複数の貫通電極８１、８２、８３、８４、８５、８６を含むことができる。一実施形態では、複数の貫通電極８１、８２、８３、８４、８５、８６のそれぞれは、１０：１以上のアスペクト比を有するＨＡＲＣ（High Aspect Ratio Contact）であってもよい。

【0014】

第１の積層構造体ＳＴ１は、複数の第１の層間絶縁層３３、複数の第１の水平配線層３７、複数の接続パッドＲＰ、及び第１の埋め込み絶縁層３９を含むことができる。複数の第１の層間絶縁層３３と複数の第１の水平配線層３７とは、交互に積層することができる。第１の積層構造体ＳＴ１は、第２の積層構造体ＳＴ２と第２のインターフェースＩＦ２との間に配置されてもよい。

【0015】

第２の積層構造体ＳＴ２は、複数の第２の層間絶縁層４４、複数の第２の水平配線層４８、複数の接続パッドＲＰ、第２の埋め込み絶縁層４９、及び複数のドレインプラグ７８を含むことができる。複数の第２の層間絶縁層４４と複数の第２の水平配線層４８とは、交互に積層することができる。第２の積層構造体ＳＴ２は、第１の積層構造体ＳＴ１と第１のインターフェースＩＦ１との間に配置されてもよい。

【0016】

複数の下部トランジスタ１５１、１５２、１５３、１５４、１５５、１５６、１５７、１５８は、第１の基板１２１と積層構造体ＳＴとの間に配置することができる。複数の第１の接合パッド１８４のそれぞれは、複数の下部配線１６１を介して、複数の下部トランジスタ１５１、１５２、１５３、１５４、１５５、１５６、１５７、１５８のうち対応する１つに接続することができる。複数の下部接合パッド５４のそれぞれは、複数の第１の中間配線５３を介して、複数の貫通電極８１、８２、８３、８４、８５、８６及び複数のチャネル構造体７９のうち対応する１つに選択的に接続できる。複数の第１の接合パッド１８４及び複数の下部接合パッド５４は、第１のインターフェースＩＦ１に隣接して配置することができる。複数の下部接合パッド５４は、複数の第１の接合パッド１８４上に直接接触されてもよい。

【0017】

複数の上部トランジスタ２５１、２５２、２５３、２５４、２５５、２５６は、第２の基板２２１と積層構造体ＳＴとの間に配置することができる。複数の上部接合パッド６６のそれぞれは、複数の第２の中間配線６５を介して、複数の貫通電極８１、８２、８３、８４、８５、８６のうち対応する１つに選択的に接続することができる。複数の第２の接合パッド２８６のそれぞれは、複数の上部配線２６１を介して、複数の上部トランジスタ２５１、２５２、２５３、２５４、２５５、２５６のうち対応する１つに接続することができる。複数の上部接合パッド６６及び複数の第２の接合パッド２８６は、第２のインターフェースＩＦ２に隣接して配置することができる。複数の第２の接合パッド２８６は、直接的に複数の上部接合パッド６６に接触されてもよい。

【0018】

複数の貫通電極８１、８２、８３、８４、８５、８６はそれぞれ、接続領域ＥＸＴ内に第２の方向ＶＤに延びることができる。複数の貫通電極８１、８２、８３、８４、８５、８６のそれぞれは、互いに離隔されてもよい。複数の貫通電極８１、８２、８３、８４、８５、８６のそれぞれは、第１の積層構造体ＳＴ１及び第２の積層構造体ＳＴ２を第２の方向ＶＤに完全に貫通することができる。複数の貫通電極８１、８２、８３、８４、８５、８６の各々は、複数の第１の層間絶縁層３３、複数の第１の水平配線層３７、複数の第２の層間絶縁層４４、及び複数の第２の水平配線層４８を完全に貫通することができる。複数のコンタクトスペーサ８０Ｓはそれぞれ、複数の貫通電極８１、８２、８３、８４、８５、８６の側面を囲むことができる。複数の貫通電極８１、８２、８３、８４、８５、８６、複数のコンタクトスペーサ８０Ｓ、複数のチャネル構造体７９、及び複数の第１の層間絶縁層３３の最上端は、実質的に同じ平面を成すことができる。複数の貫通電極８１、８２、８３、８４、８５、８６及び複数のコンタクトスペーサ８０Ｓの最下端は、実質的に同じ平面を成すことができる。

【0019】

複数のチャネル構造体７９はそれぞれ、セル領域ＣＡＲ内に第２の方向ＶＤに延びることができる。複数のチャネル構造体７９はそれぞれ、第１の積層構造体ＳＴ１及び第２の積層構造体ＳＴ２を第２の方向ＶＤに完全に貫通することができる。複数のチャネル構造体７９はそれぞれ、複数の第１の層間絶縁層３３、複数の第１の水平配線層３７、複数の第２の層間絶縁層４４、及び複数の第２の水平配線層４８を完全に貫通することができる。セル領域ＣＡＲ内の複数の第１の層間絶縁層３３上に、複数のチャネル構造体７９に接触した共通ソース線６１の下面は、複数の第１の層間絶縁層３３の最上面及び複数のチャネル構造体７９の上端に直接接触されてもよい。共通ソース線６１の下面は、複数の貫通電極８１、８２、８３、８４、８５、８６、複数のコンタクトスペーサ８０Ｓ、複数のチャネル構造体７９、及び複数の第１の層間絶縁層３３の最上端と実質的に同じ平面を形成することができる。複数のチャネル構造体７９と複数の第１の水平配線層３７との交点と、複数のチャネル構造体７９と複数の第２の水平配線層４８との交点とに、複数のメモリセルＭＣが形成されてもよい。

【0020】

複数の第１の水平配線層３７及び複数の第２の水平配線層４８のそれぞれは、セル領域ＣＡＲにおいて第１の方向ＦＤに沿って接続領域ＥＸＴ内に延びることができる。複数の接続パッドＲＰは、接続領域ＥＸＴ内に配置されてもよい。一実施形態では、複数の接続パッドＲＰはそれぞれ、複数の第１の水平配線層３７及び複数の第２の水平配線層４８のうち対応する１つの下面上に接続されてもよい。複数の接続パッドＲＰ、複数の第１の層間絶縁層３３、複数の第１の水平配線層３７、複数の第２の層間絶縁層４４、及び複数の第２の水平配線層４８は、階段状を成すことができる。

【0021】

第１の埋め込み絶縁層３９は、接続領域ＥＸＴ内に階段状をなす複数の接続パッドＲＰ、複数の第１の層間絶縁層３３、及び複数の第１の水平配線層３７上を覆うことができる。第１の積層構造体ＳＴ１内の階段状は、第２の積層構造体ＳＴ２内の階段状と不連続であってもよい。第２の埋め込み絶縁層４９は、接続領域ＥＸＴ内に階段状をなす複数の接続パッドＲＰ、複数の第２の層間絶縁層４４、及び複数の第２の水平配線層４８上を覆うことができる。

【0022】

第１の貫通電極８１と第２の貫通電極８２とは、互いに隣接してもよい。第１の貫通電極８１及び第２の貫通電極８２は、複数の第２の層間絶縁層４４、複数の第２の水平配線層４８、第１の埋め込み絶縁層３９、複数の接続パッドＲＰ、複数の第１の層間絶縁層３３、及び複数の第１の水平配線層３７を貫通することができる。第１の貫通電極８１及び第２の貫通電極８２のそれぞれは、複数の接続パッドＲＰのうち対応する１つを介して、複数の第１の水平配線層３７のうち互いに隣接する一対のうち異なる１つに接続されてもよい。複数の接続パッドＲＰのうちの１つは、コンタクトスペーサ８０Ｓを貫通して、直接に第１の貫通電極８１の側面に接触することができる。複数の接続パッドＲＰのうちの他の１つは、コンタクトスペーサ８０Ｓを貫通して、直接に第２の貫通電極８２の側面に接触することができる。

【0023】

第３の貫通電極８３と第４の貫通電極８４とは、互いに隣接してもよい。第３の貫通電極８３及び第４の貫通電極８４は、第２の埋め込み絶縁層４９、複数の接続パッドＲＰ、複数の第２の層間絶縁層４４、複数の第２の水平配線層４８、複数の第１の層間絶縁層３３、及び複数の第１の水平配線層３７を貫通することができる。第３の貫通電極８３及び第４の貫通電極８４の各々は、複数の接続パッドＲＰのうち対応する１つを介して、複数の第２の水平配線層４８のうち互いに隣接する一対のうち異なる１つに接続されてもよい。複数の接続パッドＲＰのうちの１つは、コンタクトスペーサ８０Ｓを貫通して、直接に第３の貫通電極８３の側面に接触することができる。複数の接続パッドＲＰのうちの他の１つは、コンタクトスペーサ８０Ｓを貫通して、直接に第４の貫通電極８４に接触することができる。

【0024】

第５の貫通電極８５と第６の貫通電極８６とは、互いに隣接してもよい。第５の貫通電極８５及び第６の貫通電極８６は、複数の第２の層間絶縁層４４、複数の第２の水平配線層４８、複数の第１の層間絶縁層３３、及び複数の第１の水平配線層３７を貫通することができる。第５の貫通電極８５及び第６の貫通電極８６はそれぞれ、コンタクトスペーサ８０Ｓによって、複数の第２の水平配線層４８及び複数の第１の水平配線層３７と絶縁されてもよい。

【0025】

複数の下部トランジスタ１５１、１５２、１５３、１５４、１５５、１５６、１５７、１５８及び複数の上部トランジスタ２５１、２５２、２５３、２５４、２５５、２５６のそれぞれは、ＮＭＯＳトランジスタ、又はＰＭＯＳトランジスタを含むことができる。複数の下部トランジスタ１５１、１５２、１５３、１５４、１５５、１５６、１５７、１５８及び複数の上部トランジスタ２５１、２５２、２５３、２５４、２５５、２５６のそれぞれは、ゲート電極ＧＥ及び一対のソース／ドレイン領域ＳＤを含むことができる。複数の下部トランジスタ１５１、１５２、１５３、１５４、１５５、１５６、１５７、１５８及び複数の上部トランジスタ２５１、２５２、２５３、２５４、２５５、２５６のそれぞれは、プラナ（Planar）トランジスタ、リセスチャネル（Recess Channel）トランジスタ、垂直トランジスタ、ｆｉｎＦＥＴ（fin Field Effect Transistor）、ＧＡＡ（Gate All Around）トランジスタ、マルチブリッジチャネル（Multi-Bridge Channel）トランジスタ、又はこれらの組み合わせを含むことができる。

【0026】

第１～第６の下部トランジスタ１５１、１５２、１５３、１５４、１５５、１５６のそれぞれは、複数の貫通電極８１、８２、８３、８４、８５、８６のうち対応する１つの下端に隣接して整列することができる。第１～第６の上部トランジスタ２５１、２５２、２５３、２５４、２５５、２５６のそれぞれは、複数の貫通電極８１、８２、８３、８４、８５、８６のうち対応する１つの上端に隣接して整列することができる。

【0027】

第１～第４の下部トランジスタ１５１、１５２、１５３、１５４、及び第１～第４の上部トランジスタ２５１、２５２、２５３、２５４のそれぞれは、パストランジスタ（pass transistor）に該当することがある。複数のパストランジスタは、第１の論理構造体Ｗ１及び第２の論理構造体Ｗ２内に分散配置されてもよい。一実施形態では、第１～第４の下部トランジスタ１５１、１５２、１５３、１５４は、第１のパストランジスタ群を構成することができる。第１～第４の下部トランジスタ１５１、１５２、１５３、１５４のそれぞれは、下部パストランジスタと呼ばれることがある。第１～第４の上部トランジスタ２５１、２５２、２５３、２５４は、第２のパストランジスタ群を構成することができる。第１～第４の上部トランジスタ２５１、２５２、２５３、２５４のそれぞれは、上部パストランジスタと呼ばれることがある。

【0028】

第１の下部トランジスタ１５１の一対のソース／ドレイン領域ＳＤのうちの１つは、複数の下部配線１６１、複数の第１の接合パッド１８４のうち対応する１つ、複数の下部接合パッド５４のうち対応する１つ、及び複数の第１の中間配線５３を介して、第１の貫通電極８１の下端に電気的に接続することができる。一実施形態では、第２の下部トランジスタ１５２は、第２の貫通電極８２の下端に隣接して整列することができる。第２の下部トランジスタ１５２は、第２の貫通電極８２と絶縁されてもよい。第２の下部トランジスタ１５２は、ダミートランジスタ又は非活性トランジスタ（inactive transistor）に該当することがある。一実施形態では、第２の下部トランジスタ１５２は、第１～第４の貫通電極８１、８２、８３、８４を除いた他の電極に接続されてもよい。

【0029】

第３の下部トランジスタ１５３の一対のソース／ドレイン領域ＳＤのうちの１つは、複数の下部配線１６１、複数の第１の接合パッド１８４のうち対応する１つ、複数の下部接合パッド５４のうち対応する１つ、及び複数の第１の中間配線５３を介して、第３の貫通電極８３の下端に電気的に接続することができる。一実施形態では、第４の下部トランジスタ１５４は、第４の貫通電極８４の下端に隣接して整列することができる。第４の下部トランジスタ１５４は、第４の貫通電極８４と絶縁されてもよい。第４の下部トランジスタ１５４は、ダミートランジスタ又は非活性トランジスタに該当することがある。一実施形態では、第４の下部トランジスタ１５４は、第１～第４の貫通電極８１、８２、８３、８４を除いた他の電極に接続されてもよい。

【0030】

一実施形態では、第２の下部トランジスタ１５２と第２の貫通電極８２との間、及び、第４の下部トランジスタ１５４と第４の貫通電極８４との間において、複数の下部配線１６１、複数の第１の接合パッド１８４、複数の下部接合パッド５４、及び複数の第１の中間配線５３は、任意に省略することができる。複数の下部配線１６１、複数の第１の接合パッド１８４、複数の下部接合パッド５４、及び複数の第１の中間配線５３の密度を低減することができる。一実施形態では、第２の下部トランジスタ１５２及び第４の下部トランジスタ１５４は、任意に省略することができる。第１の下部トランジスタ１５１及び第３の下部トランジスタ１５３の密度は、低減することができる。

【0031】

第１の上部トランジスタ２５１の一対のソース／ドレイン領域ＳＤのうちの１つは、複数の上部配線２６１、複数の第２の接合パッド２８６のうち対応する１つ、複数の上部接合パッド６６のうち対応する１つ、及び複数の第２の中間配線６５を介して、第２の貫通電極８２の上端に電気的に接続することができる。一実施形態では、第２の上部トランジスタ２５２は、第１の貫通電極８１の上端に隣接して整列することができる。第２の上部トランジスタ２５２は、第１の貫通電極８１と絶縁されてもよい。第２の上部トランジスタ２５２は、ダミートランジスタ又は非活性トランジスタに該当することがある。一実施形態では、第２の上部トランジスタ２５２は、第１～第４の貫通電極８１、８２、８３、８４を除いた他の電極に接続されてもよい。

【0032】

第３の上部トランジスタ２５３の一対のソース／ドレイン領域ＳＤのうちの１つは、複数の上部配線２６１、複数の第２の接合パッド２８６のうち対応する１つ、複数の上部接合パッド６６のうち対応する１つ、及び複数の第２の中間配線６５を介して、第４の貫通電極８４の上端に電気的に接続することができる。一実施形態では、第４の上部トランジスタ２５４は、第３の貫通電極８３の上端に隣接して整列することができる。第４の上部トランジスタ２５４は、第３の貫通電極８３と絶縁されてもよい。第４の上部トランジスタ２５４は、ダミートランジスタ又非活性トランジスタに該当することがある。一実施形態では、第４の上部トランジスタ２５４は、第１～第４の貫通電極８１、８２、８３、８４を除いた他の電極に接続されてもよい。

【0033】

一実施形態では、第２の上部トランジスタ２５２と第１の貫通電極８１との間、及び、第４の上部トランジスタ２５４と第３の貫通電極８３との間において、複数の上部配線２６１、複数の第２の接合パッド２８６、複数の上部接合パッド６６、及び複数の第２の中間配線６５は、任意に省略することができる。第２の上部トランジスタ２５２及び第４の上部トランジスタ２５４は、任意に省略することができる。

【0034】

第５及び第６の下部トランジスタ１５５、１５６と、第５及び第６の上部トランジスタ２５５、２５６とは、ブロック選択回路を構成することができる。第１の論理構造体Ｗ１及び第２の論理構造体Ｗ２のうち少なくとも１つは、ブロック選択回路を含むことができる。第５及び第６の下部トランジスタ１５５、１５６、及び第５及び第６の上部トランジスタ２５５、２５６のそれぞれは、ブロック選択トランジスタに該当することがある。一実施形態では、複数のブロック選択トランジスタは、第１の論理構造体Ｗ１及び第２の論理構造体Ｗ２内に分散配置されてもよい。第５及び第６の下部トランジスタ１５５、１５６と、第５及び第６の上部トランジスタ２５５、２５６とは、任意に省略することができる。例えば、第６の下部トランジスタ１５６及び第６の上部トランジスタ２５６は、省略されてもよい。

【0035】

一実施形態では、第５及び第６の下部トランジスタ１５５、１５６、及び第５及び第６の上部トランジスタ２５５、２５６のうち少なくとも１つは、第５及び第６の貫通電極８５、８６のうち対応する１つを介して、第１～第４の下部トランジスタ１５１、１５２、１５３、１５４のうちの１つ又は複数に電気的に接続することができ、同時に、第１～第４の上部トランジスタ２５１、２５２、２５３、２５４のうちの１つ又は複数に電気的に接続することができる。

【0036】

一実施形態では、 第５及び第６の下部トランジスタ１５５、１５６の各一対のソース／ドレイン領域ＳＤのうちの１つは、複数の下部配線１６１、複数の第１の接合パッド１８４のうち対応する１つ、複数の下部接合パッド５４のうち対応する１つ、及び複数の第１の中間配線５３を介して、第５及び第６の貫通電極８５、８６のうち対応する１つの下端に電気的に接続することができる。第５及び第６の上部トランジスタ２５５、２５６の各一対のソース／ドレイン領域ＳＤのうちの１つは、複数の上部配線２６１、複数の第２の接合パッド２８６のうち対応する１つ、複数の上部接合パッド６６のうち対応する１つ、及び複数の第２の中間配線６５を介して、第５及び第６の貫通電極８５、８６のうち対応する１つの上端に電気的に接続することができる。

【0037】

一実施形態は、第５の貫通電極８５の下端は、複数の下部配線１６１、複数の第１の接合パッド１８４、複数の下部接合パッド５４、及び複数の第１の中間配線５３を介して、第１及び第３の下部トランジスタ１５１、１５３のゲート電極ＧＥに電気的に接続することができ、第５の貫通電極８５の上端は、複数の上部配線２６１、複数の第２の接合パッド２８６、複数の上部接合パッド６６、及び複数の第２の中間配線６５を介して、第１及び第３の上部トランジスタ２５１、２５３のゲート電極ＧＥに電気的に接続することができる。

【0038】

第７及び第８の下部トランジスタ１５７、１５８は、ページバッファ回路を構成することができる。第７及び第８の下部トランジスタ１５７、１５８の各一対のソース／ドレイン領域ＳＤのうちの１つは、複数の下部配線１６１、複数の第１の接合パッド１８４のうち対応する１つ、複数の下部接合パッド５４のうち対応する１つ、及び複数の第１の中間配線５３を介して、複数のチャネル構造体７９のうち対応する１つのドレインプラグ７８に接続することができる。

【0039】

図３を参照すると、一実施形態では、第１の下部トランジスタ１５１は、第２の下部トランジスタ１５２と並列接続されてもよく、第３の下部トランジスタ１５３は、第４の下部トランジスタ１５４と並列接続されてもよく、第１の上部トランジスタ２５１は、第２の上部トランジスタ２５２と並列接続されてもよく、第３の上部トランジスタ２５３は、第４の上部トランジスタ２５４と並列接続されてもよい。例えば、第１の下部トランジスタ１５１のゲート電極ＧＥは、第２の下部トランジスタ１５２のゲート電極ＧＥと接続されてもよく、第１の下部トランジスタ１５１の一対のソース／ドレイン領域ＳＤのそれぞれは、第２の下部トランジスタ１５２の一対のソース／ドレイン領域ＳＤのうち対応する１つに接続されてもよい。第１～第４の貫通電極８１、８２、８３、８４のそれぞれに印加される電流駆動能力は、増加することができる。

【0040】

複数の下部トランジスタ１５１、１５２、１５３、１５４、１５５、１５６、１５７、１５８、複数の下部配線１６１、複数の第１の接合パッド１８４、複数の第１の中間配線５３、複数の下部接合パッド５４、複数の第２の中間配線６５、複数の上部接合パッド６６、複数の上部トランジスタ２５１、２５２、２５３、２５４、２５５、２５６、複数の上部配線２６１、及び複数の第２の接合パッド２８６のそれぞれは、配線密度を考慮して様々に配置することができる。複数の下部配線１６１、複数の第１の接合パッド１８４、複数の第１の中間配線５３、複数の下部接合パッド５４、複数の第２の中間配線６５、複数の上部接合パッド６６、複数の上部配線２６１、及び複数の第２の接合パッド２８６のうち選択されたいくつかは、省略されてもよい。第１の論理構造体Ｗ１、積層構造体ＳＴ、及び第２の論理構造体Ｗ２内の配線密度は、低減することができる。

【0041】

図４を参照すると、一実施形態では、第２の下部トランジスタ（図１の１５２）、第４の下部トランジスタ（図１の１５４）、第２の上部トランジスタ（図１の２５２）、及び第４の上部トランジスタ（図１の２５４）は、省略することができる。複数の下部配線１６１、複数の第１の接合パッド１８４、複数の第１の中間配線５３、複数の下部接合パッド５４、複数の第２の中間配線６５、複数の上部接合パッド６６、複数の上部配線２６１、及び複数の第２の接合パッド２８６は、配線密度を考慮して様々に配置することができる。第１の論理構造体Ｗ１、積層構造体ＳＴ、及び第２の論理構造体Ｗ２内の配線密度は、低減することができる。

【0042】

図５を参照すると、第１の下部トランジスタ１５１の一対のソース／ドレイン領域ＳＤのうちの１つは、複数の下部配線１６１、複数の第１の接合パッド１８４のうち対応する１つ、複数の下部接合パッド５４のうち対応する１つ、及び複数の第１の中間配線５３を介して、第１の貫通電極８１の下端に電気的に接続することができる。同様の方法で、第２～第４の下部トランジスタ１５２、１５３、１５４は、第２～第４の貫通電極８２、８３、８４の下端に電気的に接続することができる。

【0043】

第１の上部トランジスタ２５１の一対のソース／ドレイン領域ＳＤのうちの１つは、複数の上部配線２６１、複数の第２の接合パッド２８６のうち対応する１つ、複数の上部接合パッド６６のうち対応する１つ、及び複数の第２の中間配線６５を介して、第２の貫通電極８２の上端に電気的に接続することができる。同様の方法で、第２の上部トランジスタ２５２は、第１の貫通電極８１の上端に電気的に接続することができ、第３の上部トランジスタ２５３は、第４の貫通電極８４の上端に電気的に接続することができ、第４の上部トランジスタ２５４は、第３の貫通電極８３の上端に電気的に接続することができる。第１～第４の貫通電極８１、８２、８３、８４のそれぞれに印加される電流駆動能力は、増加することができる。

【0044】

第５及び第６の下部トランジスタ１５５、１５６、及び第５及び第６の上部トランジスタ２５５、２５６のそれぞれは、ブロック選択トランジスタに該当することがある。第５及び第６の下部トランジスタ１５５、１５６、及び第５及び第６の上部トランジスタ２５５、２５６は、ブロック選択回路を構成することができる。図１を参照して説明したのと同様に、第５及び第６の下部トランジスタ１５５、１５６、及び第５及び第６の上部トランジスタ２５５、２５６のそれぞれは、第５及び第６の貫通電極８５、８６のうち対応する１つに電気的に接続することができる。

【0045】

一実施形態では、第５の貫通電極８５の下端は、複数の下部配線１６１、複数の第１の接合パッド１８４、複数の下部接合パッド５４、及び複数の第１の中間配線５３を介して、第１～第４の下部トランジスタ１５１、１５２、１５３、１５４のゲート電極ＧＥに電気的に接続することができ、第５の貫通電極８５の上端は、複数の上部配線２６１、複数の第２の接合パッド２８６、複数の上部接合パッド６６、及び複数の第２の中間配線６５を介して、第１～第４の上部トランジスタ２５１、２５２、２５３、２５４のゲート電極ＧＥに電気的に接続することができる。第１～第４の下部トランジスタ１５１、１５２、１５３、１５４及び第１～第４の上部トランジスタ２５１、２５２、２５３、２５４は、第５の下部トランジスタ１５５及び／又は第６の上部トランジスタ２５６によって、同時にターンオンされても、又はターンオフされてもよい。

【0046】

図６を参照すると、複数の下部トランジスタ１５１、１５２、１５３、１５４、１５５、１５６、１５７、１５８、複数の下部配線１６１、複数の第１の接合パッド１８４、複数の第１の中間配線５３、複数の下部接合パッド５４、複数の第２の中間配線６５、複数の上部接合パッド６６、複数の上部トランジスタ２５１、２５２、２５３、２５４、２５５、２５６、複数の上部配線２６１、及び複数の第２の接合パッド２８６のそれぞれは、配線密度を考慮して様々に配置することができる。一実施形態では、第４の下部トランジスタ１５４は、第４の貫通電極８４の下端に接続することができる。第３の下部トランジスタ１５３は、第３の貫通電極８３と絶縁されてもよい。第４の上部トランジスタ２５４は、第３の貫通電極８３の上端に接続することができる。第３の上部トランジスタ２５３は、第４の貫通電極８４と絶縁されてもよい。

【0047】

一実施形態では、複数の第１の水平配線層３７及び複数の第２の水平配線層４８は、交互に積層された複数の奇数番目の配線層及び複数の偶数番目の配線層を含むことができる。複数の奇数番目の配線層のうちのいくつかは、第１～第４の貫通電極８１、８２、８３、８４のうちのいくつかを介して、第１～第４の下部トランジスタ１５１、１５２、１５３、１５４のうち対応するいくつかに接続できる。複数の偶数番目の配線層のうちのいくつかは、第１～第４の貫通電極８１、８２、８３、８４のうちの他のいくつかを介して、第１～第４の上部トランジスタ２５１、２５２、２５３、２５４のうち対応するいくつかに接続できる。

【0048】

一実施形態では、第１～第４の貫通電極８１、８２、８３、８４のそれぞれは、隣接する他の１つとは異なる方向に接続することができる。例えば、第１及び第２の貫通電極８１、８２は、互いに隣接して配置されてもよい。第１の貫通電極８１の下端は、第１の論理構造体Ｗ１内の第１の下部トランジスタ１５１に接続されてもよく、第２の貫通電極８２の上端は、第２の論理構造体Ｗ２内の第１の上部トランジスタ２５１に接続されてもよい。第３及び第４の貫通電極８３、８４は、互いに隣接して配置されてもよい。第３の貫通電極８３の上端は、第２の論理構造体Ｗ２内の第４の上部トランジスタ２５４に接続されてもよく、第４の貫通電極８４の下端は、第１の論理構造体Ｗ１内の第４の下部トランジスタ１５４に接続されてもよい。

【0049】

図７を参照すると、第５及び第６の下部トランジスタ１５５、１５６と、第５及び第６の上部トランジスタ２５５、２５６とは、ブロック選択回路を構成することができる。第５及び第６の下部トランジスタ１５５、１５６と、第５及び第６の上部トランジスタ２５５、２５６とは、それぞれ、ブロック選択トランジスタに該当することがある。第５及び第６の下部トランジスタ１５５、１５６、複数の下部配線１６１、複数の第１の接合パッド１８４、複数の第１の中間配線５３、複数の下部接合パッド５４、複数の第２の中間配線６５、複数の上部接合パッド６６、第５及び第６の上部トランジスタ２５５、２５６、複数の上部配線２６１、及び複数の第２の接合パッド２８６のそれぞれは、配線密度を考慮して様々に配置することができる。一実施形態では、第６の下部トランジスタ１５６は、第６の貫通電極８６と絶縁されてもよく、第６の上部トランジスタ２５６は、第５の貫通電極８５と絶縁されてもよい。

【0050】

図８及び図９を参照すると、本発明の一実施形態による半導体素子は、シェアドスリム（Shared Slim）構造を含むことができる。一実施形態では、積層構造体ＳＴは、複数のセル領域ＣＡＲ１、ＣＡＲ２及び接続領域ＥＸＴを含むことができる。複数のセル領域ＣＡＲ１、ＣＡＲ２は、接続領域ＥＸＴを共有してもよい。例えば、第１のセル領域ＣＡＲ１と第２のセル領域ＣＡＲ２との間に、接続領域ＥＸＴを配置することができる。接続領域ＥＸＴは、スリム（Slim）又はスリム領域と呼ばれることがある。第１のセル領域ＣＡＲ１及び第２のセル領域ＣＡＲ２のそれぞれは、複数のチャネル構造体７９を含むことができる。

【0051】

複数の第１の水平配線層３７、３７Ｗ１Ｒ、３７Ｗ１Ｌ、３７Ｗ２Ｒ、３７Ｗ２Ｌは、第１の上部ワード線右部３７Ｗ１Ｒ、第１の上部ワード線左部３７Ｗ１Ｌ、第２の上部ワード線右部３７Ｗ２Ｒ、及び第２の上部ワード線左部３７Ｗ２Ｌを含むことができる。第１の上部ワード線右部３７Ｗ１Ｒ及び第１の上部ワード線左部３７Ｗ１Ｌは、第１の上部ワード線を構成することができ、第２の上部ワード線右部３７Ｗ２Ｒ及び第２の上部ワード線左部３７Ｗ２Ｌは、第２の上部ワード線を構成することができる。複数の第２の水平配線層４８、４８Ｗ１Ｒ、４８Ｗ１Ｌ、４８Ｗ２Ｒ、４８Ｗ２Ｌは、第１の下部ワード線右部４８Ｗ１Ｒ、第１の下部ワード線左部４８Ｗ１Ｌ、第２の下部ワード線右部４８Ｗ２Ｒ、及び第２の下部ワード線左部４８Ｗ２Ｌを含むことができる。第１の下部ワード線右部４８Ｗ１Ｒ及び第１の下部ワード線左部４８Ｗ１Ｌは、第１の下部ワード線を構成することができ、第２の下部ワード線右部４８Ｗ２Ｒ及び第２の下部ワード線左部４８Ｗ２Ｌは、第２の下部ワード線を構成することができる。

【0052】

第１及び第２の上部ワード線右部３７Ｗ１Ｒ、３７Ｗ２Ｒ、及び、第１及び第２の下部ワード線右部４８Ｗ１Ｒ、４８Ｗ２Ｒのそれぞれは、第１のセル領域ＣＡＲ１内から接続領域ＥＸＴへ第１の方向ＦＤに延びることができる。第１及び第２の上部ワード線左部３７Ｗ１Ｌ、３７Ｗ２Ｌ、及び、第１及び第２の下部ワード線左部４８Ｗ１Ｌ、４８Ｗ２Ｌのそれぞれは、第２のセル領域ＣＡＲ２内から接続領域ＥＸＴへ第１の方向ＦＤに延びることができる。第１及び第２の上部ワード線右部３７Ｗ１Ｒ、３７Ｗ２Ｒ、及び、第１及び第２の下部ワード線右部４８Ｗ１Ｒ、４８Ｗ２Ｒのそれぞれは、接続領域ＥＸＴを介して、第１及び第２の上部ワード線左部３７Ｗ１Ｌ、３７Ｗ２Ｌ、及び、第１及び第２の下部ワード線左部４８Ｗ１Ｌ、４８Ｗ２Ｌのうち対応する１つに接続することができる。第１及び第２の上部ワード線右部３７Ｗ１Ｒ、３７Ｗ２Ｒ、及び、第１及び第２の下部ワード線右部４８Ｗ１Ｒ、４８Ｗ２Ｒのそれぞれは、第１及び第２の上部ワード線左部３７Ｗ１Ｌ、３７Ｗ２Ｌ、及び、第１及び第２の下部ワード線左部４８Ｗ１Ｌ、４８Ｗ２Ｌのうち対応する１つと実質的に同じレベルに配置することができる。例えば、第１の上部ワード線右部３７Ｗ１Ｒは、第１の上部ワード線左部３７Ｗ１Ｌと実質的に同じレベルに配置されてもよい。第１の上部ワード線右部３７Ｗ１Ｒは、接続領域ＥＸＴを介して、第１の上部ワード線左部３７Ｗ１Ｌと接続されてもよい。

【0053】

第１～第４の貫通電極８１、８２、８３、８４はそれぞれ、第１及び第２の上部ワード線右部３７Ｗ１Ｒ、３７Ｗ２Ｒ、及び、第１及び第２の下部ワード線右部４８Ｗ１Ｒ、４８Ｗ２Ｒのうち対応する１つに接続することができる。第７～第１０の貫通電極９１、９２、９３、９４はそれぞれ、第１及び第２の上部ワード線左部３７Ｗ１Ｌ、３７Ｗ２Ｌ、及び、第１及び第２の下部ワード線左部４８Ｗ１Ｌ、４８Ｗ２Ｌのうち対応する１つに接続することができる。例えば、第１の貫通電極８１は、第２の上部ワード線右部３７Ｗ２Ｒに接続することができ、第７の貫通電極９１は、第２の上部ワード線左部３７Ｗ２Ｌに接続することができる。第２の貫通電極８２は、第１の上部ワード線右部３７Ｗ１Ｒに接続することができ、第８の貫通電極９２は、第１の上部ワード線左部３７Ｗ１Ｌに接続することができる。

【0054】

第１～第４の下部トランジスタ１５１、１５２、１５３、１５４、第９～第１２の下部トランジスタ１７１、１７２、１７３、１７４、第１～第４の上部トランジスタ２５１、２５２、２５３、２５４、及び第７～第１０の上部トランジスタ２７１、２７２、２７３、２７４のそれぞれは、パストランジスタ（pass transistor）に該当することがある。一実施形態では、第１～第４の下部トランジスタ１５１、１５２、１５３、１５４及び第９～第１２の下部トランジスタ１７１、１７２、１７３、１７４は、第１のパストランジスタ群を構成することができる。第１～第４の上部トランジスタ２５１、２５２、２５３、２５４及び第７～第１０の上部トランジスタ２７１、２７２、２７３、２７４は、第２のパストランジスタ群を構成することができる。第１～第４の貫通電極８１、８２、８３、８４及び第７～第１０の貫通電極９１、９２、９３、９４のそれぞれは、第１～第４の下部トランジスタ１５１、１５２、１５３、１５４、第９～第１２の下部トランジスタ１７１、１７２、１７３、１７４、第１～第４の上部トランジスタ２５１、２５２、２５３、２５４、及び第７～第１０の上部トランジスタ２７１、２７２、２７３、２７４のうち対応する少なくとも１つに接続することができる。

【0055】

第５及び第６の下部トランジスタ１５５、１５６、第１３及び第１４の下部トランジスタ１７５、１７６、第５及び第６の上部トランジスタ２５５、２５６、及び第１１及び第１２の上部トランジスタ２７５、２７６は、ブロック選択回路を構成することができる。第５及び第６の下部トランジスタ１５５、１５６、第１３及び第１４の下部トランジスタ１７５、１７６、第５及び第６の上部トランジスタ２５５、２５６、及び第１１及び第１２の上部トランジスタ２７５、２７６のそれぞれは、ブロック選択トランジスタに該当することがある。第５及び第６の貫通電極８５、８６及び第１１及び第１２の貫通電極９５、９６の各々は、第５及び第６の下部トランジスタ１５５、１５６、第１３及び第１４の下部トランジスタ１７５、１７６、第５及び第６の上部トランジスタ２５５、２５６、及び第１１及び第１２の上部トランジスタ２７５、２７６のうち対応する少なくとも１つに接続することができる。

【0056】

一実施形態では、第５及び第６の下部トランジスタ１５５、１５６、第１３及び第１４の下部トランジスタ１７５、１７６、第５及び第６の上部トランジスタ２５５、２５６、及び第１１及び第１２の上部トランジスタ２７５、２７６のうち少なくとも１つは、第５及び第６の貫通電極８５、８６、及び第１１及び第１２の貫通電極９５、９６のうち対応する少なくとも１つを介して、第１～第４の下部トランジスタ１５１、１５２、１５３、１５４及び第９～第１２の下部トランジスタ１７１、１７２、１７３、１７４のうちの１つ又は複数に電気的に接続することができ、同時に、第１～第４の上部トランジスタ２５１、２５２、２５３、２５４及びび第７～第１０の上部トランジスタ２７１、２７２、２７３、２７４のうちの１つ又は複数に電気的に接続することができる。

【0057】

一実施形態では、第５及び第６の下部トランジスタ１５５、１５６、第１３及び第１４の下部トランジスタ１７５、１７６、第５及び第６の上部トランジスタ２５５、２５６、及び第１１及び第１２の上部トランジスタ２７５、２７６のうち少なくとも１つは、第５及び第６の貫通電極８５、８６、及び第１１及び第１２の貫通電極９５、９６のうち対応する少なくとも１つを介して、第１及び第３の下部トランジスタ１５１、１５３、及び第９及び第１１の下部トランジスタ１７１、１７３に電気的に接続することができ、同時に、第１及び第３の上部トランジスタ２５１、２５３及び第７及び第９の上部トランジスタ２７１、２７３に電気的に接続することができる。

【0058】

第１～第４の貫通電極８１、８２、８３、８４は、第１のセル領域ＣＡＲ１に比較的近接して配置することができ、第７～第１０の貫通電極９１、９２、９３、９４は、第２のセル領域ＣＡＲ２に比較的近接して配置することができる。第１～第４の貫通電極８１、８２、８３、８４のそれぞれと、第１のセル領域ＣＡＲ１との間の間隔は、第７～第１０の貫通電極９１、９２、９３、９４のそれぞれと第２のセル領域ＣＡＲ２との間の間隔と実質的に等しく配置することができる。例えば、第１の貫通電極８１と第１のセル領域ＣＡＲ１との間の間隔は、第７の貫通電極９１と第２のセル領域ＣＡＲ２との間の間隔と実質的に等しく配置することができる。

【0059】

第１のセル領域ＣＡＲ１内の複数のチャネル構造体７９と、第１～第４の貫通電極８１、８２、８３、８４との間の間隔は、第２のセル領域ＣＡＲ２内の複数のチャネル構造体７９と、第７～第１０の貫通電極９１、９２、９３、９４との間の間隔と実質的に等しく配置することができる。例えば、第１のセル領域ＣＡＲ１内の複数のチャネル構造体７９のうち選択された１つと、第１の貫通電極８１との間の間隔は、第２のセル領域ＣＡＲ２内の複数のチャネル構造体７９のうち対応する１つと、第７の貫通電極９１との間の間隔と実質的に等しく配置することができる。

【0060】

第１の上部ワード線右部３７Ｗ１Ｒ及び第１の上部ワード線左部３７Ｗ１Ｌ、第２の上部ワード線右部３７Ｗ２Ｒ及び第２の上部ワード線左部３７Ｗ２Ｌ、第１の下部ワード線右部４８Ｗ１Ｒ及び第１の下部ワード線左部４８Ｗ１Ｌ、及び第２の下部ワード線右部４８Ｗ２Ｒ及び第２の下部ワード線左部４８Ｗ２Ｌの信号伝達経路は、互いに等しく形成されてもよい。第１の上部ワード線右部３７Ｗ１Ｒ及び第１の上部ワード線左部３７Ｗ１Ｌ、第２の上部ワード線右部３７Ｗ２Ｒ及び第２の上部ワード線左部３７Ｗ２Ｌ、第１の下部ワード線右部４８Ｗ１Ｒ及び第１の下部ワード線左部４８Ｗ１Ｌ、及び第２の下部ワード線右部４８Ｗ２Ｒ及び第２の下部ワード線左部４８Ｗ２Ｌの配線抵抗偏差は、低減することができる。

【0061】

第７及び第８の下部トランジスタ１５７、１５８、及び第１５及び第１６の下部トランジスタ１７７、１７８は、ページバッファ回路を構成することができる。第７及び第８の下部トランジスタ１５７、１５８、及び第１５及び第１６の下部トランジスタ１７７、１７８のそれぞれは、複数のチャネル構造体７９のうち対応する１つに接続することができる。

【0062】

図１０を参照すると、本発明の一実施形態による半導体素子は、シェアドスリム（Shared Slim）構造を含むことができる。一実施形態では、積層構造体ＳＴは、複数のセル領域ＣＡＲ１、ＣＡＲ２及び接続領域ＥＸＴを含むことができる。複数のセル領域ＣＡＲ１、ＣＡＲ２のそれぞれは、接続領域ＥＸＴの周辺に配置されてもよい。複数のセル領域ＣＡＲ１、ＣＡＲ２は、接続領域ＥＸＴを共有することができる。例えば、第１のセル領域ＣＡＲ１と第２のセル領域ＣＡＲ２との間に、接続領域ＥＸＴを配置することができる。接続領域ＥＸＴは、スリム（Slim）又はスリム領域と呼ばれることがある。第１のセル領域ＣＡＲ１及び第２のセル領域ＣＡＲ２のそれぞれは、複数のチャネル構造体７９を含むことができる。

【0063】

図１及び図１１を参照すると、第２の貫通電極８２は、接続パッドＲＰ、複数の第１の層間絶縁層３３、及び複数の第１の水平配線層３７を貫通することができる。コンタクトスペーサ８０Ｓは、第２の貫通電極８２の側面を囲むことができる。接続パッドＲＰは、複数の第１の水平配線層３７のうち対応する１つの下面に接続されてもよい。接続パッドＲＰは、コンタクトスペーサ８０Ｓを貫通して、直接に第２の貫通電極８２の側面に接触することができる。

【0064】

図１及び図１２を参照すると、第２の貫通電極８２と第１の埋め込み絶縁層３９との間と、第２の貫通電極８２と複数の第１の水平配線層３７のうち対応する１つとの間に、コンタクトスペーサ８０Ｓがエッチバック（etch-back）されて形成された第１のアンダーカット領域ＵＣ１を提供することができる。第１のアンダーカット領域ＵＣ１内に、接続パッドＲＰの突出部ＲＰＰを形成することができる。接続パッドＲＰの突出部ＲＰＰは、直接に第２の貫通電極８２の側面に接触することができる。突出部ＲＰＰに起因して、接続パッドＲＰと第２の貫通電極８２との間の接触抵抗を低減することができる。

【0065】

図１及び図１３を参照すると、複数の第１の層間絶縁層３３間に、複数の第２のアンダーカット領域ＵＣ２を設けることができる。複数の第２のアンダーカット領域ＵＣ２内に、コンタクトスペーサ８０Ｓの複数の側方拡張部８０Ｐを形成することができる。複数の側方拡張部８０Ｐに起因して、第２の貫通電極８２と複数の第１の水平配線層３７との間のリーク電流を低減することができる。

【0066】

一実施形態では、図１１～図１３を参照して説明した構成の一部又は全部は、第２の貫通電極８２の他の部分と、第１の貫通電極８１及び第３～第６の貫通電極８３、８４、８５、８６にも同様に適用することができる。

【0067】

図１及び 図１４を参照すると、チャネル構造体７９は、チャネル層７１、情報記憶層７６、及びコア層７７を含むことができる。情報記憶層７６は、トンネル層７２、電荷蓄積層（charge trap layer）７３、第１のブロッキング層７４、及び第２のブロッキング層７５を含むことができる。チャネル構造体７９と第１の水平配線層３７との交差領域には、メモリセルＭＣを設けてもよい。

【0068】

チャネル層７１は、コア層７７の外側を囲むことができる。情報記憶層７６は、チャネル層７１の外側を囲むことができる。チャネル層７１は、情報記憶層７６とコア層７７との間に介在されてもよい。トンネル層７２は、チャネル層７１の外側を囲むことができる。トンネル層７２は、チャネル層７１に接触することができる。電荷蓄積層７３は、トンネル層７２の外側を囲むことができる。第１のブロッキング層７４は、電荷蓄積層７３の外側を囲むことができる。第２のブロッキング層７５は、第１のブロッキング層７４と第１の水平配線層３７との間に配置することができる。第２のブロッキング層７５は、第１の水平配線層３７の上面及び下面上に延在することができる。

【0069】

チャネル構造体７９は、ドレインプラグ（図１の７８）を含むことができる。ドレインプラグ（図１の７８）は、チャネル層７１に接触することができる。チャネル層７１は、直接に共通ソース線（図１の６１）に接触することができる。一実施形態では、第２のブロッキング層７５は、省略されてもよい。

【0070】

図１及び図１５を参照すると、チャネル構造体７９は、チャネル層７１、情報記憶層７６、及びコア層７７を含むことができる。情報記憶層７６は、トンネル層７２、電荷蓄積層７３、及び第１のブロッキング層７４を含むことができる。第１のブロッキング層７４は、電荷蓄積層７３と第１の水平配線層３７との間に介在されてもよい。トンネル層７２、電荷蓄積層７３、及び第１のブロッキング層７４のそれぞれは、互いに同じ厚さを有するように示されているが、異なる厚さを有してもよい。一実施形態では、第１のブロッキング層７４の有効等価厚さは、トンネル層７２の有効等価厚さよりも大きくてもよい。

【0071】

図１６～図２７は、本発明の実施形態による半導体素子の形成方法を説明するための断面図である。

【0072】

図１６を参照すると、本発明の一実施形態による半導体素子の形成方法は、犠牲基板２２上に犠牲絶縁層２６を形成することを含むことができる。犠牲絶縁層２６上に、第１の予備（preliminary）積層構造体ＳＴ１Ｐを形成することができる。第１の予備積層構造体ＳＴ１Ｐは、複数の第１の層間絶縁層３３、複数の第１のモールド層３６、及び第１の埋め込み絶縁層３９を含むことができる。

【0073】

複数の第１の層間絶縁層３３と複数の第１のモールド層３６とは、交互に繰り返し積層されてもよい。複数の第１の層間絶縁層３３及び複数の第１のモールド層３６は、第２の方向ＶＤに積層することができる。一実施形態では、第１の予備積層構造体ＳＴ１Ｐの最下層及び最上層のそれぞれは、複数の第１の層間絶縁層３３のうち対応する１つを含むことができる。複数の第１のモールド層３６のそれぞれは、第１の方向ＦＤに沿って延びることができる。複数の第１のモールド層３６のそれぞれは、セル領域ＣＡＲから接続領域ＥＸＴに延びることができる。複数の第１のモールド層３６は、接続領域ＥＸＴ内に階段状を有するように形成することができる。接続領域ＥＸＴ内に複数の第１の予備（preliminary）接続パッドＲＰＰ１を形成することができる。

【0074】

複数の第１の予備接続パッドＲＰＰ１のそれぞれは、複数の第１のモールド層３６のうち対応する１つの上面に直接接触することができる。複数の第１の予備接続パッドＲＰＰ１のいくつかは、複数の第１のモールド層３６のうち対応する１つの末端に隣接して形成することができる。第１の埋め込み絶縁層３９は、複数の第１の予備接続パッドＲＰＰ１及び複数の第１のモールド層３６上を覆うことができる。第１の埋め込み絶縁層３９は、複数の第１の予備接続パッドＲＰＰ１の上面及び側面、複数の第１のモールド層３６の側面、及び複数の第１の層間絶縁層３３の側面に接触することができる。

【0075】

第１の予備積層構造体ＳＴ１Ｐを貫通して、犠牲絶縁層２６内に延びる複数の第１の予備チャネル（preliminary channel）７９Ｐ１及び複数の犠牲スペーサ７４Ｐ１を形成することができる。複数の犠牲スペーサ７４Ｐ１は、複数の第１の予備チャネル７９Ｐ１の側面及び底部を包むように形成することができる。複数の第１の予備チャネル７９Ｐ１のそれぞれは、セル領域ＣＡＲ内に第２の方向ＶＤに延びることができる。複数の第１の予備チャネル７９Ｐ１のそれぞれは、複数の第１の層間絶縁層３３及び複数の第１のモールド層３６を貫通して、犠牲絶縁層２６内に延びることができる。複数の第１の予備チャネル７９Ｐ１、複数の犠牲スペーサ７４Ｐ１、第１の埋め込み絶縁層３９、及び複数の第１の層間絶縁層３３の上面は、実質的に同じ平面上に露出させることができる。

【0076】

犠牲基板２２は、シリコンウェハなどの半導体基板を含むことができる。犠牲絶縁層２６は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、又はそれらの組み合わせを含むことができる。複数の第１の層間絶縁層３３は、Ｓｉ、Ｏ、Ｎ、Ｂ、Ｃ、及びＨからなる群から選択された少なくとも２つを含むことができる。複数の第１の層間絶縁層３３は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、又はそれらの組み合わせを含むことができる。複数の第１のモールド層３６は、複数の第１の層間絶縁層３３に対して、エッチング選択比を有する材料を含むことができる。

【0077】

複数の第１の予備接続パッドＲＰＰ１は、複数の第１のモールド層３６及び複数の第１の層間絶縁層３３に対して、エッチング選択比を有する材料を含むことができる。一実施形態では、複数の第１の層間絶縁層３３は、シリコン酸化物を含むことができ、複数の第１のモールド層３６は、シリコン窒化物を含むことができ、複数の第１の予備接続パッドＲＰＰ１は、ポリシリコンを含むことができる。第１の埋め込み絶縁層３９は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、又はそれらの組み合わせを含むことができる。第１の埋め込み絶縁層３９は、複数の第１の予備接続パッドＲＰＰ１及び複数の第１のモールド層３６に対して、エッチング選択比を有する材料を含むことができる。一実施形態では、第１の埋め込み絶縁層３９は、シリコン酸化物を含むことができる。

【0078】

複数の第１の予備チャネル７９Ｐ１は、複数の第１のモールド層３６及び複数の第１の層間絶縁層３３に対して、エッチング選択比を有する材料を含むことができる。一実施形態では、複数の第１の予備チャネル７９Ｐ１は、ポリシリコンを含むことができる。複数の犠牲スペーサ７４Ｐ１は、複数の第１の予備チャネル７９Ｐ１に対して、エッチング選択比を有する材料を含むことができる。複数の犠牲スペーサ７４Ｐ１は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、金属酸化物、又はそれらの組み合わせなどの絶縁物を含むことができる。一実施形態では、複数の犠牲スペーサ７４Ｐ１は、シリコン酸化物を含むことができる。

【0079】

図１７を参照すると、第１の予備積層構造体ＳＴ１Ｐ上に、第２の予備（preliminary）積層構造体ＳＴ２Ｐを形成することができる。第２の予備積層構造体ＳＴ２Ｐは、複数の第２の層間絶縁層４４、複数の第２のモールド層４６、及び第２の埋め込み絶縁層４９を含むことができる。

【0080】

複数の第２の層間絶縁層４４と複数の第２のモールド層４６とは、交互に繰り返し積層されてもよい。複数の第２の層間絶縁層４４及び複数の第２のモールド層４６は、第２の方向ＶＤに積層されてもよい。一実施形態では、第２の予備積層構造体ＳＴ２Ｐの最下層は、複数の第２の層間絶縁層４４のうち対応する１つを含むことができる。第２の予備積層構造体ＳＴ２Ｐの下面は、直接に第１の予備積層構造体ＳＴ１Ｐの上面に接触することができる。第２の予備積層構造体ＳＴ２Ｐの最上層は、第２の埋め込み絶縁層４９を含むことができる。第２の埋め込み絶縁層４９は、複数の第２の層間絶縁層４４のうち最上層上を覆うことができる。複数の第２のモールド層４６のそれぞれは、第１の方向ＦＤに沿って延びることができる。複数の第２のモールド層４６のそれぞれは、セル領域ＣＡＲから接続領域ＥＸＴに延びることができる。複数の第２のモールド層４６は、接続領域ＥＸＴ内に階段状を有するように形成することができる。接続領域ＥＸＴ内に複数の第２の予備（preliminary）接続パッドＲＰＰ２を形成することができる。

【0081】

複数の第２の予備接続パッドＲＰＰ２のそれぞれは、複数の第２のモールド層４６のうち対応する１つの上面に直接接触することができる。複数の第２の予備接続パッドＲＰＰ２のいくつかは、複数の第２のモールド層４６のうち対応する１つの末端に隣接して形成することができる。第２の埋め込み絶縁層４９は、複数の第２の予備接続パッドＲＰＰ２及び複数の第２のモールド層４６上を覆うことができる。第２の埋め込み絶縁層４９は、複数の第２の予備接続パッドＲＰＰ２の上面及び側面、複数の第２のモールド層４６の側面、及び複数の第２の層間絶縁層４４の側面に接触することができる。

【0082】

第２の予備積層構造体ＳＴ２Ｐを貫通する複数の上部チャネルホール７９Ｈ２を形成することができる。複数の上部チャネルホール７９Ｈ２のそれぞれは、セル領域ＣＡＲ内に第２の方向ＶＤに延びることができる。複数の上部チャネルホール７９Ｈ２のそれぞれは、複数の第２の層間絶縁層４４及び複数の第２のモールド層４６を貫通することができる。複数の上部チャネルホール７９Ｈ２のそれぞれは、複数の第１の予備チャネル７９Ｐ１のうち対応する１つの上部に整列することができる。複数の上部チャネルホール７９Ｈ２の底部には、複数の第１の予備チャネル７９Ｐ１を露出させることができる。

【0083】

複数の第２の層間絶縁層４４は、複数の第１の層間絶縁層３３と同じ材料を含むことができ、複数の第２のモールド層４６は、複数の第１のモールド層３６と同じ材料を含むことができ、複数の第２の予備接続パッドＲＰＰ２は、複数の第１の予備接続パッドＲＰＰ１と同じ材料を含むことができる。第２の埋め込み絶縁層４９は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、又はそれらの組み合わせを含むことができる。第２の埋め込み絶縁層４９は、複数の第２の予備接続パッドＲＰＰ２及び複数の第２のモールド層４６に対して、エッチング選択比を有する材料を含むことができる。一実施形態では、第２の埋め込み絶縁層４９は、シリコン酸化物を含むことができる。

【0084】

図１８を参照すると、複数の第１の予備チャネル７９Ｐ１及び複数の犠牲スペーサ７４Ｐ１を除去して、複数の下部チャネルホール７９Ｈ１を露出させることができる。複数の下部チャネルホール７９Ｈ１のそれぞれは、複数の上部チャネルホール７９Ｈ２のうち対応する１つの下部に連通することができる。複数の下部チャネルホール７９Ｈ１及び複数の上部チャネルホール７９Ｈ２の内壁に、複数の第１の層間絶縁層３３、複数の第１のモールド層３６、複数の第２の層間絶縁層４４、及び複数の第２のモールド層４６を露出させることができる。

【0085】

図１９を参照すると、複数の上部チャネルホール７９Ｈ２及び複数の下部チャネルホール７９Ｈ１内に、複数のチャネル構造体７９を形成することができる。一実施形態では、複数のチャネル構造体７９のそれぞれは、図１５に示すものと同様に、チャネル層７１、情報記憶層７６、及びコア層７７を含むことができる。情報記憶層７６は、トンネル層７２、電荷蓄積層（charge trap layer）７３、及び第１のブロッキング層７４を含むことができる。複数のチャネル構造体７９のそれぞれは、ドレインプラグ７８を含むことができる。ドレインプラグ７８は、チャネル層７１に接触することができる。複数のドレインプラグ７８の上端を露出させることができる。

【0086】

一実施形態では、 複数のチャネル構造体７９のそれぞれは、第１の予備積層構造体ＳＴ１Ｐ及び第２の予備積層構造体ＳＴ２Ｐを貫通して、犠牲絶縁層２６内に延びることができる。チャネル層７１は、コア層７７の外側を囲むことができる。トンネル層７２は、チャネル層７１の外側を囲むことができる。電荷蓄積層７３は、トンネル層７２の外側を囲むことができる。第１のブロッキング層７４は、電荷蓄積層７３の外側を囲むことができる。

【0087】

チャネル層７１は、ポリシリコン、アモルファスシリコン、単結晶シリコン、又はそれらの組み合わせなどの半導体材料を含むことができる。トンネル層７２は、シリコン酸化物を含むことができる。電荷蓄積層７３は、シリコン窒化物を含むことができる。第１のブロッキング層７４は、シリコン酸化物、金属酸化物、金属窒化物、又はそれらの組み合わせを含むことができる。コア層７７は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、ポリシリコン、又はそれらの組み合わせを含むことができる。

【0088】

図２０を参照すると、接続領域ＥＸＴ内に、第２の予備積層構造体ＳＴ２Ｐ及び第１の予備積層構造体ＳＴ１Ｐを貫通して、犠牲絶縁層２６内に延びる複数のコンタクトスペーサ８０Ｓ及び複数の貫通電極８１、８２、８３、８４、８５、８６を形成することができる。複数のコンタクトスペーサ８０Ｓのそれぞれは、複数の貫通電極８１、８２、８３、８４、８５、８６のうち対応する１つの側面及び底部を包むように形成されてもよい。複数の貫通電極８１、８２、８３、８４、８５、８６のそれぞれは、接続領域ＥＸＴ内に第２の方向ＶＤに延びることができる。複数の貫通電極８１、８２、８３、８４、８５、８６のそれぞれは、１０：１以上のアスペクト比を有するＨＡＲＣ（High-Aspect-Ratio-Contact）に該当することがある。

【0089】

第１の貫通電極８１と第２の貫通電極８２とは、互いに隣接してもよい。第１の貫通電極８１及び第２の貫通電極８２のそれぞれは、複数の第２の層間絶縁層４４、複数の第２のモールド層４６、第１の埋め込み絶縁層３９、第１の予備接続パッドＲＰＰ１、複数の第１のモールド層３６、及び複数の第１の層間絶縁層３３を貫通して、犠牲絶縁層２６内に延びることができる。

【0090】

第３の貫通電極８３と第４の貫通電極８４とは、互いに隣接してもよい。第３の貫通電極８３及び第４の貫通電極８４のそれぞれは、第２の埋め込み絶縁層４９、第２の予備接続パッドＲＰＰ２、複数の第２のモールド層４６、複数の第２の層間絶縁層４４、複数の第１のモールド層３６、及び複数の第１の層間絶縁層３３を貫通して、犠牲絶縁層２６内に延びることができる。第５の貫通電極８５と第６の貫通電極８６とは、互いに隣接してもよい。第５の貫通電極８５及び第６の貫通電極８６は、複数の第２の層間絶縁層４４、複数の第２のモールド層４６、複数の第１のモールド層３６及び複数の第１の層間絶縁層３３を貫通して、犠牲絶縁層２６内に延長されてもよい。

【0091】

複数のコンタクトスペーサ８０Ｓは、複数の第１のモールド層３６、複数の第２のモールド層４６、複数の第１の予備接続パッドＲＰＰ１、及び複数の第２の予備接続パッドＲＰＰ２に対して、エッチング選択比を有する材料を含むことができる。複数の貫通電極８１、８２、８３、８４、８５、８６は、金属、金属窒化物、金属酸化物、導電性カーボン、ポリシリコン、又はそれらの組み合わせなどの導電性材料を含むことができる。複数の貫通電極８１、８２、８３、８４、８５、８６のそれぞれは、単層又は多層を含むことができる。一実施形態では、複数の貫通電極８１、８２、８３、８４、８５、８６は、Ｗ、ＷＮ、Ｒｕ、Ｃｏ、Ｐｔ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、又はそれらの組み合わせを含むことができる。複数の貫通電極８１、８２、８３、８４、８５、８６のそれぞれは、導電性パターン及び導電性パターンの外側を囲むバリア層を含んでもよい。

【0092】

図２１を参照すると、複数の第１のモールド層３６、複数の第２のモールド層４６、複数の第１の予備接続パッドＲＰＰ１、及び複数の第２の予備接続パッドＲＰＰ２を除去し、複数の第１の水平配線層３７、複数の第２の水平配線層４８、及び複数の接続パッドＲＰを形成することができる。複数の接続パッドＲＰのうちのいくつかは、コンタクトスペーサ８０Ｓを貫通して、直接に第１～第４の貫通電極８１、８２、８３、８４のうち対応する１つの側面に接触することができる。複数の第１の層間絶縁層３３、複数の第１の水平配線層３７、複数の接続パッドＲＰ、及び第１の埋め込み絶縁層３９は、第１の積層構造体ＳＴ１を構成することができる。複数の第２の層間絶縁層４４、複数の第２の水平配線層４８、複数の接続パッドＲＰ、及び第２の埋め込み絶縁層４９は、第２の積層構造体ＳＴ２を構成することができる。

【0093】

複数の第１の水平配線層３７、複数の第２の水平配線層４８、及び複数の接続パッドＲＰは、金属、金属窒化物、金属酸化物、金属シリサイド、導電性カーボン、ポリシリコン、又はそれらの組み合わせなどの導電性材料を含むことができる。複数の第１の水平配線層３７、複数の第２の水平配線層４８、及び複数の接続パッドＲＰのそれぞれは、単層又は多層を含むことができる。一実施形態では、複数の第１の水平配線層３７、複数の第２の水平配線層４８、及び複数の接続パッドＲＰは、Ｗ、ＷＮ、Ｒｕ、Ｃｏ、Ｐｔ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、又はそれらの組み合わせを含むことができる。複数の第１の水平配線層３７、複数の第２の水平配線層４８、及び複数の接続パッドＲＰのそれぞれは、導電性パターン及び導電性パターンの外側を囲むバリア層を含んでもよい。

【0094】

図２２を参照すると、第２の積層構造体ＳＴ２上に第１の絶縁層５２を形成することができる。第１の絶縁層５２内に、複数の第１の中間配線５３及び複数の下部接合パッド５４を形成することができる。第１の絶縁層５２及び複数の下部接合パッド５４を形成することは、複数の薄膜形成工程及び平坦化工程を含むことができる。一実施形態では、第１の絶縁層５２及び複数の下部接合パッド５４を形成するための平坦化工程は、化学機械研磨（Chemical Mechanical Polishing、ＣＭＰ）工程、エッチバック（Etch-Back）工程、又はそれらの組み合わせを含むことができる。第１の絶縁層５２及び複数の下部接合パッド５４の上面は、実質的に同じ平面上に露出することができる。第１の絶縁層５２の最上面は、シリコン酸化物を含むことができる。複数の下部接合パッド５４の最上面は、Ｃｕを含むことができる。

【0095】

図２３を参照すると、第１の基板１２１上に、下部素子分離層１２３、下部絶縁層１２５、複数の下部トランジスタ１５１、１５２、１５３、１５４、１５５、１５６、１５７、１５８、複数の下部配線１６１、及び複数の第１の接合パッド１８４を形成することができる。下部絶縁層１２５及び複数の第１の接合パッド１８４を形成することは、複数の薄膜形成工程及び平坦化工程を含むことができる。一実施形態では、下部絶縁層１２５及び複数の第１の接合パッド１８４を形成するための平坦化工程は、化学機械研磨（ＣＭＰ）工程、エッチバック工程、又はそれらの組み合わせを含むことができる。下部絶縁層１２５及び複数の第１の接合パッド１８４の上面は、実質的に同じ平面上に露出されてもよい。

【0096】

複数の下部トランジスタ１５１、１５２、１５３、１５４、１５５、１５６、１５７、１５８のそれぞれは、ゲート電極ＧＥ及び一対のソース／ドレイン領域ＳＤを含むことができる。下部絶縁層１２５は、下部素子分離層１２３、複数の下部トランジスタ１５１、１５２、１５３、１５４、１５５、１５６、１５７、１５８、複数の下部配線１６１、及び複数の第１の接合パッド１８４を覆うことができる。複数の下部配線１６１は、複数の水平配線及び複数の垂直配線を含むことができる。複数の下部配線１６１のそれぞれは、複数の下部トランジスタ１５１、１５２、１５３、１５４、１５５、１５６、１５７、１５８のうち対応する１対のソース／ドレイン領域ＳＤのうち対応する１つに電気的に接続することができる。複数の第１の接合パッド１８４のそれぞれは、複数の下部配線１６１のうち対応する１つに接触することができる。一実施形態では、下部絶縁層１２５の最上面は、シリコン酸化物を含むことができる。複数の第１の接合パッド１８４の最上面は、Ｃｕを含むことができる。

【0097】

図２４を参照すると、第１の基板１２１上に、犠牲基板２２を接合（bonding）することができる。下部絶縁層１２５と第１の絶縁層５２との間と、複数の第１の接合パッド１８４と複数の下部接合パッド５４との間に、第１のインターフェース（interface）ＩＦ１を形成することができる。第１の絶縁層５２は、直接に下部絶縁層１２５上に接触することができ、複数の下部接合パッド５４は、直接に複数の第１の接合パッド１８４上に接触することができる。

【0098】

図２５を参照すると、犠牲基板２２及び犠牲絶縁層２６を除去して、第１の積層構造体ＳＴ１の一面に複数の貫通電極８１、８２、８３、８４、８５、８６及び複数のチャネル構造体７９の一端を露出させることができる。犠牲基板２２及び犠牲絶縁層２６を除去することは、化学機械研磨（ＣＭＰ）工程、エッチバック工程、又はそれらの組み合わせなどの平坦化工程を含むことができる。複数の第１の層間絶縁層３３、複数のコンタクトスペーサ８０Ｓ、複数の貫通電極８１、８２、８３、８４、８５、８６、及び複数のチャネル構造体７９の最上面は、実質的に同一の平面を成すことができる。

【0099】

第１の積層構造体ＳＴ１上には、共通ソース線６１及びソース絶縁層６２を形成することができる。共通ソース線６１は、セル領域ＣＡＲ内の複数の第１の層間絶縁層３３及び複数のチャネル構造体７９上を覆うことができる。共通ソース線６１は、直接にチャネル層（図１５の７１）に接触することができる。共通ソース線６１は、単層又は多層を含むことができる。共通ソース線６１は、ポリシリコン、金属、金属窒化物、金属酸化物、導電性カーボン、又はそれらの組み合わせなどの導電性材料を含むことができる。一実施形態では、共通ソース線６１は、ポリシリコンを含むことができる。共通ソース線６１の下面は、複数のコンタクトスペーサ８０Ｓ及び複数の貫通電極８１、８２、８３、８４、８５、８６の最上端と実質的に同じ平面を形成することができる。ソース絶縁層６２は、複数の第１の層間絶縁層３３、複数のコンタクトスペーサ８０Ｓ及び複数の貫通電極８１、８２、８３、８４、８５、８６上を覆うことができる。

【0100】

共通ソース線６１及びソース絶縁層６２上に、第２の絶縁層６４、複数の第２の中間配線６５、及び複数の上部接合パッド６６を形成することができる。第２の絶縁層６４は、複数の第２の中間配線６５及び複数の上部接合パッド６６を覆うことができる。複数の第２の中間配線６５のうちのいくつかは、ソース絶縁層６２を貫通して、複数の貫通電極８１、８２、８３、８４、８５、８６に接触することができる。複数の第２の中間配線６５は、複数の水平配線及び複数の垂直配線を含むことができる。複数の上部接合パッド６６のそれぞれは、複数の第２の中間配線６５のうち対応する１つに接触することができる。

【0101】

複数の上部接合パッド６６及び第２の絶縁層６４を形成することは、複数の薄膜形成工程及び平坦化工程を含むことができる。複数の上部接合パッド６６及び第２の絶縁層６４を形成するための平坦化工程は、化学機械研磨（ＣＭＰ）工程、エッチバック工程、又はそれらの組み合わせを含むことができる。複数の上部接合パッド６６及び第２の絶縁層６４の上面は、実質的に同じ平面上に露出することができる。一実施形態では、複数の上部接合パッド６６の最上面は、Ｃｕを含むことができる。第２の絶縁層６４の最上面は、シリコン酸化物を含むことができる。

【0102】

図２６を参照すると、第２の基板２２１上に、上部素子分離層２２３、上部絶縁層２２５、複数の上部トランジスタ２５１、２５２、２５３、２５４、２５５、２５６、複数の上部配線２６１、及び複数の第２の接合パッド２８６を形成することができる。上部絶縁層２２５及び複数の第２の接合パッド２８６を形成することは、複数の薄膜形成工程及び平坦化工程を含むことができる。一実施形態では、上部絶縁層２２５及び複数の第２の接合パッド２８６を形成するための平坦化工程は、化学機械研磨（ＣＭＰ）工程、エッチバック工程、又はそれらの組み合わせを含むことができる。上部絶縁層２２５及び複数の第２の接合パッド２８６の上面は、実質的に同じ平面上に露出されてもよい。

【0103】

複数の上部トランジスタ２５１、２５２、２５３、２５４、２５５、２５６のそれぞれは、ゲート電極（図２５のＧＥ）及び一対のソース／ドレイン領域（図２５のＳＤ）を含むことができる。上部絶縁層２２５は、上部素子分離層２２３、複数の上部トランジスタ２５１、２５２、２５３、２５４、２５５、２５６、複数の上部配線２６１、及び複数の第２の接合パッド２８６を覆うことができる。複数の上部配線２６１は、複数の水平配線及び複数の垂直配線を含むことができる。複数の上部配線２６１のそれぞれは、複数の上部トランジスタ２５１、２５２、２５３、２５４、２５５、２５６のうち対応する１対のソース／ドレイン領域（図２５のＳＤ）のうち対応する１つに電気的に接続することができる。複数の第２の接合パッド２８６のそれぞれは、複数の上部配線２６１のうち対応する１つに接触することができる。一実施形態では、上部絶縁層２２５の最上面は、シリコン酸化物を含むことができる。複数の第２の接合パッド２８６の最上面は、Ｃｕを含むことができる。

【0104】

図１及び図２７を参照すると、第２の絶縁層６４及び複数の上部接合パッド６６上に、第２の基板２２１を接合（bonding）することができる。第２の絶縁層６４と上部絶縁層２２５との間と、複数の上部接合パッド６６と複数の第２の接合パッド２８６との間に、第２のインターフェースＩＦ２を形成することができる。上部絶縁層２２５は、直接に第２の絶縁層６４上に接触することができ、複数の第２の接合パッド２８６は、直接に複数の上部接合パッド６６上に接触することができる。

【0105】

第１の基板１２１及び第２の基板２２１のそれぞれは、シリコンウェハ、ＳＯＩ（Silicon On Insulator）ウェハ、Ｇｅウェハ、ＧａＡｓウェハ、ＧａＰウェハ、ＧａＡｓＰウェハ、又はそれらの組み合わせなどの半導体基板を含むことができる。下部素子分離層１２３及び上部素子分離層２２３は、トレンチ分離（Trench Isolation）技術を用いて形成することができる。下部素子分離層１２３、下部絶縁層１２５、第１の絶縁層５２、ソース絶縁層６２、第２の絶縁層６４、上部素子分離層２２３及び上部絶縁層２２５は、単層又は多層を含むことができる。下部素子分離層１２３、下部絶縁層１２５、第１の絶縁層５２、ソース絶縁層６２、第２の絶縁層６４、上部素子分離層２２３及び上部絶縁層２２５は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、低ケイ誘電体（Low-K Dielectrics）、高ケイ誘電体（High-K Dielectrics)、又はそれらの組み合わせを含むことができる。

【0106】

ゲート電極ＧＥ、複数の下部配線１６１、複数の第１の接合パッド１８４、複数の第１の中間配線５３、複数の下部接合パッド５４、複数の第２の中間配線６５、複数の上部接合パッド６６、複数の上部配線２６１、及び複数の第２の接合パッド２８６は、金属、金属窒化物、金属酸化物、導電性カーボン、ポリシリコン、又はそれらの組み合わせなどの導電性材料を含むことができる。一実施形態では、ゲート電極ＧＥ、複数の下部配線１６１、複数の第１の接合パッド１８４、複数の第１の中間配線５３、複数の下部接合パッド５４、複数の第２の中間配線６５、複数の上部接合パッド６６、複数の上部配線２６１及び複数の第２の接合パッド２８６は、Ｗ、ＷＮ、Ｃｕ、Ｓｎ、Ａｇ、Ａｕ、Ｒｕ、Ｃｏ、Ｐｔ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、又はそれらの組み合わせを含むことができる。

【0107】

図２８は、本発明の実施形態によるストレージ装置の概略構成図であり、図２９は、図２８のメモリ１１００を概略的に示すブロック図である。

【0108】

図２８を参照すると、本発明の実施形態によるストレージ装置１０００は、データを記憶するメモリ１１００と、メモリ１１００を制御するコントローラ１２００とを含むことができる。メモリ１１００は、複数のメモリブロック（Memory Block）を含むことができ、コントローラ１２００の制御に応答して動作することができる。一実施形態では、メモリ１１００の動作は、リード動作、プログラム動作（Program Operation;「Write Operation」とも呼ばれる）、及び消去動作などを含むことができる。メモリ１１００は、データを記憶する複数のメモリセルを有するメモリセルアレイ（Memory Cell Array）を含むことができる。メモリセルアレイは、メモリブロック内に配置することができる。

【0109】

メモリ１１００は、不揮発性メモリ（non-volatile memory）、擬似不揮発性メモリ（pseudo non-volatile memory）、揮発性メモリ（volatile memory）、又はそれらの組み合わせを含むことができる。一実施形態では、メモリ１１００は、 ＮＡＮＤフラッシュメモリ（Flash Memory）、ＮＯＲフラッシュメモリ、ＲＲＡＭ（Resistive Random Access Memory）、ＰＲＡＭ（Phase-Change Random Access Memory）、ＭＲＡＭ（Magnetoresistive Random Access Memory）、ＳＴＴ（Spin Transfer Torque）ＭＲＡＭ、ＳＯＴ（Spin-Orbit Torque)ＭＲＡＭ、ＦＲＡＭ（登録商標）（Ferroelectric Random Access Memory）、３次元クロスポイントメモリ（3D X-point Memory）、ＤＲＡＭ（Dynamic Random Access Memory）、ＧＤＤＲ（Graphics Double Data Rate）ＳＤＲＡＭ（Synchronous DRAM）、ＲＤＲＡＭ（Rambus DRAM）、ＨＢＭ（High Bandwidth Memory）、ＳＲＡＭ（Static Random Access Memory）、又はそれらの組み合わせを含むことができる。

【0110】

メモリ１１００は、コントローラ１２００からコマンドやアドレスなどを受信し、メモリセルアレイのうちアドレスによって選択された領域にアクセスすることができる。一実施形態では、メモリ１１００は、アドレスによって選択された領域に対して、コマンドが指示する動作を実行することができる。メモリ１１００は、プログラム動作、リード動作、消去動作などを行うことができる。

【0111】

コントローラ１２００は、メモリ１１００への書き込み（プログラム）、読み出し、消去、及びバックグラウンド（background）動作を制御することができる。バックグラウンド動作には、ガベージコレクション（Garbage Collection、ＧＣ）、ウェアレベリング（Wear Leveling、ＷＬ）、リードリクレーム（Read Reclaim、ＲＲ）、バッドブロック管理（Bad Block Management、ＢＢＭ）、又はそれらの組み合わせが含まれ得る。コントローラ１２００は、ストレージ装置１０００の外部に位置する装置（例えば、ホストＨＯＳＴ）の要求に応じて、メモリ１１００の動作を制御することができる。一実施形態では、コントローラ１２００は、ホストＨＯＳＴの要求に関係なく、メモリ１１００の動作を制御してもよい。

【0112】

ホストＨＯＳＴは、コンピュータ、スマートフォン、ナビゲーション、ブラックボックス、デジタルカメラ、スマートテレビ、デジタルビデオレコーダー（digital video recorder）、データセンターを構成するストレージ、ホームネットワークを構成する多様な電子装置のうちの１つ、コンピュータネットワークを構成する様々な電子装置のうちの１つ、テレマティクスネットワークを構成する様々な電子装置のうちの１つ、ＲＦＩＤ（radio frequency identification）装置、様々なモバイル機器（例えば、車両、ロボット、ドローン）、又はそれらの組み合わせを含むことができる。

【0113】

一実施形態では、コントローラ１２００は、ホストインターフェース１２１０、メモリインターフェース１２２０、制御回路１２３０、又はそれらの組み合わせを含むことができる。ホストインターフェース１２１０は、ホストＨＯＳＴと通信するためのインターフェースを提供することができる。制御回路１２３０は、ホストＨＯＳＴからコマンドを受信すると、ホストインターフェース１２１０を介して、コマンドを受信し、受信したコマンドを処理する動作を実行することができる。メモリインターフェース１２２０は、メモリ１１００と接続され、メモリ１１００と通信するためのインターフェースを提供することができる。メモリインターフェース１２２０は、制御回路１２３０の制御に応答して、メモリ１１００とコントローラ１２００との間のインターフェースを提供するように構成されてもよい。

【0114】

制御回路１２３０は、コントローラ１２００の全体的な制御動作を実行して、メモリ１１００の動作を制御する。一実施形態では、制御回路１２３０は、プロセッサ１２４０、ワーキングメモリ１２５０、エラー検出及び訂正回路（ＥＣＣ Circuit）１２６０、又はそれらの組み合わせを含むことができる。プロセッサ１２４０は、コントローラ１２００の一般的な動作を制御し、論理演算を実行することができる。プロセッサ１２４０は、ホストインターフェース１２１０を介して、ホストＨＯＳＴと通信し、メモリインターフェース１２２０を介して、メモリ１１００と通信することができる。

【0115】

プロセッセ１２４０は、フラッシュ変換レイヤ（Flash Translation Layer、ＦＴＬ）の機能を実行することができる。プロセッサ１２４０は、ホストＨＯＳＴから受信したデータをランダマイズすることができる。プロセッサ１２４０はファームウェア（Firmware）を実行して、コントローラ１２００の動作を制御することができる。一実施形態では、ファームウェアは、メモリ１１００又はメモリ１１００の外部に配置された別途の不揮発性メモリ（例えば、ＲＯＭ、ＮＯＲ Ｆｌａｓｈ）からワーキングメモリ１２５０にロードすることができる。プロセッサ１２４０は、電源投入後に起動動作を実行するときに、最初にファームウェアの全部又は一部を、ワーキングメモリ１２５０にロードすることができる。プロセッサ１２４０は、コントローラ１２００の一般的な動作を制御するために、ワーキングメモリ１２５０にロードされたファームウェアで定義された論理演算を実行することができる。一実施形態では、プロセッサ１２４０は、ファームウェアを駆動するのに必要なメタデータを、メモリ１１００にロードすることができる。一実施形態では、ファームウェアは、ストレージ装置１０００の製造中又はストレージ装置１０００の使用中に更新されてもよい。コントローラ１２００は、ストレージ装置１０００の外部から新しいファームウェアをダウンロードし、既存のファームウェアを新しいファームウェアに更新することができる。

【0116】

ワーキングメモリ１２５０は、コントローラ１２００を駆動するために必要なファームウェア、プログラムコード、コマンド又はデータを記憶することができる。ワーキングメモリ１２５０は、ＳＲＡＭ（Static RAM）、ＤＲＡＭ（Dynamic RAM）、ＳＤＲＡＭ（Synchronous DRAM）、又はそれらの組み合わせなどの揮発性メモリを含むことができる。

【0117】

エラー検出及び訂正回路１２６０は、エラー訂正コード（Error Correction Code）を用いて、ターゲットデータのエラービットを検出し、検出されたエラービットを訂正することができる。ターゲットデータは、ワーキングメモリ１２５０に記憶されたデータ、メモリ１１００から読み出されたデータ、又はそれらの組み合わせを含むことができる。

【0118】

バス１２７０は、コントローラ１２００の構成要素１２１０、１２２０、１２４０、１２５０、１２６０間のチャネル（Channel）を提供するように構成することができる。バス１２７０は、各種制御信号、コマンド等を伝達するための制御バスと、各種データを伝達するためのデータバス等を含むことができる。

【0119】

一実施形態では、コントローラ１２００の構成要素１２１０、１２２０、１２４０、１２５０、１２６０のうち一部の構成要素は、削除されてもよく、又はコントローラ１２００の構成要素１２１０、１２２０、１２４０、１２５０、１２６０のうちいくつかの構成要素は、１つに統合されてもよい。コントローラ１２００には、前述した構成要素に加えて、１つ以上の他の構成要素を追加してもよい。

【0120】

図２９を参照すると、本発明の一実施形態によるメモリ１１００は、メモリセルアレイ１１１０、パストランジスタ回路１１２０、ブロック選択回路１１３０、ページバッファ回路１１４０、及び周辺回路（PERI circuit）１１５０を含むことができる。メモリセルアレイ１１１０は、複数の行線ＲＬを介して、パストランジスタ回路１１２０に接続することができ、複数のビット線ＢＬを介して、ページバッファ回路１１４０に接続することができる。複数の行線ＲＬは、複数のワード線（word line）及び複数の選択線（select lines）を含むことができる。複数の選択線は、少なくとも１つのソース選択線（source select line）及び少なくとも１つのドレイン選択線（drain select line）を含むことができる。一実施形態では、複数の行線ＲＬは、少なくとも１つのＧＩＤＬ（Gate Induced Drain Leakage）制御線を含むことができる。

【0121】

メモリセルアレイ１１１０は、複数のメモリブロックＢＬＫ－１、ＢＬＫ－２を含むことができる。一実施形態では、複数のメモリブロックＢＬＫ－１、ＢＬＫ－２のそれぞれは、消去動作の基本単位であり得る。

【0122】

パストランジスタ回路１１２０は、ブロック選択回路１１３０からのブロック選択信号ＢＬＫＷＬに応答して、メモリセルアレイ１１１０の複数のメモリブロックＢＬＫ－１、ＢＬＫ－２から選択されたメモリブロックの複数の行線ＲＬに、周辺回路１１５０からの動作電圧ＶＯＰを伝達することができる。パストランジスタ回路１１２０は、複数のメモリブロックＢＬＫ－１、ＢＬＫ－２に対応する複数のパストランジスタ群（ＰＴＲ Ｇｒｏｕｐ－１、ＰＴＲ Ｇｒｏｕｐ－２）を含むことができる。

【0123】

パストランジスタ回路１１２０は、ディスチャージイネーブル信号に応答して、複数のメモリブロックＢＬＫ－１、ＢＬＫ－２の中から選択されたメモリブロックの複数の選択線を接地することができる。

【0124】

ブロック選択回路１１３０は、周辺回路１１５０からのロウアドレスＲＡＤＤに応答して、ブロック選択信号ＢＬＫＷＬを生成することができ、生成したブロック選択信号ＢＬＫＷＬを、パストランジスタ回路１１２０に提供することができる。パストランジスタ回路１１２０及びブロック選択回路１１３０は、ロウデコーダ（row decoder）を構成することができる。ロウデコーダは、Ｘデコーダ（X decoder）又はアドレスデコーダ（address decoder）と呼ばれることがある。ブロック選択回路１１３０は、複数のブロックスイッチＢＬＫＳＷ－１、ＢＬＫＳＷ－２を含むことができる。

【0125】

ページバッファ回路１１４０は、複数のビット線ＢＬを介して、メモリセルアレイ１１１０に接続することができる。ページバッファ回路１１４０は、周辺回路１１５０からページバッファ制御信号ＰＢＣＯＮを受信し、データ信号ＤＡＴＡを周辺回路１１５０と送受信することができる。

【0126】

ページバッファ回路１１４０は、ページバッファ制御信号ＰＢＣＯＮに応答して、メモリセルアレイ１１１０に接続された複数のビット線ＢＬを制御することができる。例えば、ページバッファ回路１１４０は、ページバッファ制御信号ＰＢＣＯＮに応答して、メモリセルアレイ１１１０の複数のビット線ＢＬの信号を感知することにより、メモリセルアレイ１１１０のメモリセルに記憶されたデータを検出することができ、検出されたデータに従って、データ信号ＤＡＴＡを周辺回路１１５０に送信することができる。ページバッファ回路１１４０は、ページバッファ制御信号ＰＢＣＯＮに応答して、周辺回路１１５０から受信されるデータ信号ＤＡＴＡに基づいて、複数のビット線ＢＬに信号を印加することができ、メモリセルアレイ１１１０のメモリセルに、データを書き込むことができる。ページバッファ回路１１４０は、ロウデコーダによって活性化されたワード線に接続されたメモリセルに、データを書き込んでも、それからデータを読み出してもよい。ページバッファ回路１１４０は、複数のページバッファＰＢ－１、ＰＢ－２、ＰＢ－ｚを含むことができる。

【0127】

周辺回路１１５０は、メモリ１１００の外部装置、例えば、メモリコントローラからコマンド信号ＣＭＤ、アドレス信号ＡＤＤ及び制御信号ＣＴＲＬを受信することができ、メモリ１１００の外部装置とデータＤＡＴＡを送受信することができる。

【0128】

周辺回路１１５０は、コマンド信号ＣＭＤ、アドレス信号ＡＤＤ、制御信号ＣＴＲＬに基づいて、メモリセルアレイ１１１０にデータを書き込むか、又はメモリセルアレイ１１１０からデータを読み出すための信号、例えば、ロウアドレス信号ＲＡＤＤ、カラムアドレス信号ＣＡＤＤ、ページバッファ制御信号ＰＢＣＯＮなどを出力することができる。周辺回路１１５０は、動作電圧ＶＯＰを含めて、メモリ１１００に要求される様々な電圧を生成することができる。例えば、周辺回路１１５０は、様々なレベルのプログラム電圧、パス電圧、リード電圧、及び消去電圧を生成することができる。

【0129】

一実施形態では、メモリセルアレイ１１１０は、第１のメモリブロックＢＬＫ－１を含むことができる。パストランジスタ回路１１２０は、第１のメモリブロックＢＬＫ－１に対応する第１及び第２のパストランジスタ群（ＰＴＲ Ｇｒｏｕｐ－１、ＰＴＲ Ｇｒｏｕｐ－２）を含むことができる。ブロック選択回路１１３０は、第１のブロックスイッチＢＬＫＳＷ－１を含むことができる。

【0130】

一実施形態では、第１のパストランジスタ群（ＰＴＲ Ｇｒｏｕｐ－１）及び第２のパストランジスタ群（ＰＴＲ Ｇｒｏｕｐ－２）は、複数の行線ＲＬを介して、第１のメモリブロックＢＬＫ－１に接続されてもよい。ブロック選択回路１１３０からのブロック選択信号ＢＬＫＷＬに応答して、第１のパストランジスタ群（ＰＴＲ Ｇｒｏｕｐ－１）及び第２のパストランジスタ群（ＰＴＲ Ｇｒｏｕｐ－２）が選択され、第１のパストランジスタ群（ＰＴＲ Ｇｒｏｕｐ－１）及び第２のパストランジスタ群（ＰＴＲ Ｇｒｏｕｐ－２）は、周辺回路１１５０からの動作電圧ＶＯＰを、第１のメモリブロックＢＬＫ－１の複数の行線ＲＬに伝達することができる。

【0131】

図１及び図２９をもう一度参照すると、一実施形態では、第１のメモリブロックＢＬＫ－１は、複数の第１の水平配線層３７、複数の第２の水平配線層４８、及び複数のチャネル構造体７９を含むことができる。複数のチャネル構造体７９と複数の第１の水平配線層３７との交点と、複数のチャネル構造体７９と複数の第２の水平配線層４８との交点に、複数のメモリセルＭＣを配置することができる。

【0132】

複数の第１の水平配線層３７及び複数の第２の水平配線層４８は、複数のワード線、少なくとも１つのソース選択線（Source Select Line）及び少なくとも１つのドレイン選択線（Drain Select Line）を含むことができる。複数の第１の水平配線層３７及び複数の第２の水平配線層４８は、少なくとも１つのＧＩＤＬ制御線及びいくつかのダミー線をさらに含むことができる。複数の第１の水平配線層３７のうち共通ソース線６１に隣接する少なくとも１つは、ソース選択線に該当することがある。複数の第２の水平配線層４８のうち第１のインターフェースＩＦ１に隣接する少なくとも１つは、ドレイン選択線に該当することがある。

【0133】

パストランジスタ回路１１２０は、第１の論理構造体Ｗ１及び第２の論理構造体Ｗ２に分散配置することができる。一実施形態では、第１のパストランジスタ群（ＰＴＲ Ｇｒｏｕｐ－１）は、第１の論理構造体Ｗ１内に配置されてもよく、第２のパストランジスタ群（ＰＴＲ Ｇｒｏｕｐ－２）は、第２の論理構造体Ｗ２内に配置されてもよい。第１のパストランジスタ群（ＰＴＲ Ｇｒｏｕｐ－１）は、第１～第４の下部トランジスタ１５１、１５２、１５３、１５４を含むことができ、第２のパストランジスタ群（ＰＴＲ Ｇｒｏｕｐ－２）は、第１～第４の上部トランジスタ２５１、２５２、２５３、２５４を含むことができる。第１の論理構造体Ｗ１及び第２の論理構造体Ｗ２内におけるパストランジスタ回路１１２０の配線密度は、低減することができる。

【0134】

第１の論理構造体Ｗ１及び第２の論理構造体Ｗ２のうち少なくとも１つは、ブロック選択回路１１３０を含むことができる。一実施形態では、ブロック選択回路１１３０は、第１の論理構造体Ｗ１及び第２の論理構造体Ｗ２に分散配置されてもよい。第１のブロックスイッチＢＬＫＳＷ－１は、少なくとも１つのブロック選択トランジスタを含むことができる。第５及び第６の下部トランジスタ１５５、１５６、及び第５及び第６の上部トランジスタ２５５、２５６のうち少なくとも１つは、第１のブロックスイッチＢＬＫＳＷ－１内のブロック選択トランジスタに該当することがある。例えば、第５の下部トランジスタ１５５及び第６の上部トランジスタ２５６のそれぞれは、ブロック選択トランジスタに該当することがある。

【0135】

一実施形態では、ブロック選択回路１１３０の第１のブロックスイッチＢＬＫＳＷ－１から出力されるブロック選択信号ＢＬＫＷＬは、第５の貫通電極８５を介して、パストランジスタ回路１１２０の第１のパストランジスタ群（ＰＴＲ Ｇｒｏｕｐ－１）と、第２のパストランジスタ群（ＰＴＲ Ｇｒｏｕｐ－２）とに同時に伝達することができる。例えば、第５の下部トランジスタ１５５及び／又は第６の上部トランジスタ２５６から出力されるブロック選択信号ＢＬＫＷＬは、第５の貫通電極８５、複数の下部配線１６１、第１の接合パッド１８４、下部接合パッド５４、複数の第１の中間配線５３、複数の上部配線２６１、第２の接合パッド２８６、上部接合パッド６６、及び複数の第２の中間配線６５を介して、第１及び第３の下部トランジスタ１５１、１５３、及び第１及び第３の上部トランジスタ２５１、２５３のゲート電極ＧＥに同時に伝達されてもよい。

【0136】

ブロック選択信号ＢＬＫＷＬによって同時に選択された第１のパストランジスタ群（ＰＴＲ Ｇｒｏｕｐ－１）及び第２のパストランジスタ群（ＰＴＲ Ｇｒｏｕｐ－２）のそれぞれは、第１～第４の貫通電極８１、８２、８３、８４のうち対応する１つを介して、周辺回路１１５０からの動作電圧ＶＯＰを、複数のワード線に伝達することができる。例えば、第１及び第３の下部トランジスタ１５１、１５３及び第１及び第３の上部トランジスタ２５１、２５３のそれぞれは、第１～第４の貫通電極８１、８２、８３、８４のうち対応する１つを介して、複数の第１の水平配線層３７及び複数の第２の水平配線層４８のうち対応する１つに、動作電圧ＶＯＰを伝達することができる。

【0137】

図５及び図２９を再び参照すると、一実施形態では、第１～第４の貫通電極８１、８２、８３、８４のそれぞれは、第１のパストランジスタ群（ＰＴＲ Ｇｒｏｕｐ－１）の第１～第４の下部トランジスタ１５１、１５２、１５３、１５４のうち対応する１つ、及び第２のパストランジスタ群（ＰＴＲ Ｇｒｏｕｐ－２）の第１～第４の上部トランジスタ２５１、２５２、２５３、２５４のうち対応する１つに並列接続することができる。ブロック選択回路１１３０の第１のブロックスイッチＢＬＫＳＷ－１から出力されるブロック選択信号ＢＬＫＷＬは、第５の貫通電極８５を介して、パストランジスタ回路１１２０の第１のパストランジスタ群（ＰＴＲ Ｇｒｏｕｐ－１）及び第２のパストランジスタ群（ＰＴＲ Ｇｒｏｕｐ－２）に同時に伝達することができる。第１～第４の貫通電極８１、８２、８３、８４のそれぞれを介して、複数の第１の水平配線層３７及び複数の第２の水平配線層４８のうち対応する１つに伝達される動作電圧ＶＯＰは、安定して供給することができる。

【0138】

以上の説明は、本発明の技術思想を例示的に説明したものに過ぎず、本発明が属する技術分野で通常の知識を有する者であれば、本発明の本質的な特性から逸脱しない範囲で、種々の修正及び変形が可能であろう。なお、本発明に開示された実施形態は、本発明の技術思想を限定するものではなく、説明するためのものであるため、このような実施形態によって本発明の技術思想の範囲が限定されるものではない。本発明の保護範囲は、以下の特許請求の範囲によって解釈されるべきであり、それと同等の範囲内にあるすべての技術思想は、本発明の権利範囲に含まれるものと解釈されるべきである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】