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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024137665
(43)【公開日】2024-10-07
(54)【発明の名称】半導体装置および半導体装置の製造方法
(51)【国際特許分類】
H10B 41/27 20230101AFI20240927BHJP
H10B 43/27 20230101ALI20240927BHJP
H01L 21/336 20060101ALI20240927BHJP
H01L 21/8234 20060101ALI20240927BHJP
H01L 27/00 20060101ALI20240927BHJP
H01L 21/02 20060101ALI20240927BHJP
H01L 21/28 20060101ALI20240927BHJP
H01L 21/3205 20060101ALI20240927BHJP
H01L 21/768 20060101ALI20240927BHJP
H01L 29/423 20060101ALI20240927BHJP
【ＦＩ】
H10B41/27
H10B43/27
H01L29/78 371
H01L27/088 B
H01L27/088 D
H01L29/78 301P
H01L29/78 301S
H01L27/00 301B
H01L21/02 B
H01L21/28 301S
H01L21/88 Q
H01L21/90 A
H01L29/58 G
【審査請求】未請求
【請求項の数】31
【出願形態】ＯＬ
(21)【出願番号】P 2023203991
(22)【出願日】2023-12-01
(31)【優先権主張番号】10-2023-0036759
(32)【優先日】2023-03-21
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】310024033
【氏名又は名称】エスケーハイニックス株式会社
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000796
【氏名又は名称】弁理士法人三枝国際特許事務所
(72)【発明者】
【氏名】イ ナム ジェ
【テーマコード（参考）】
4M104
5F033
5F048
5F083
5F101
5F140
【Ｆターム（参考）】
4M104BB21
4M104DD78
4M104DD84
4M104EE03
4M104HH15
4M104HH20
5F033HH19
5F033HH20
5F033HH33
5F033JJ19
5F033JJ20
5F033JJ33
5F033KK25
5F033MM02
5F033MM12
5F033MM13
5F033NN06
5F033NN07
5F033QQ09
5F033QQ31
5F033QQ39
5F033QQ73
5F033RR04
5F033RR06
5F033VV16
5F033XX09
5F033XX23
5F033XX34
5F048AB01
5F048AC01
5F048BA01
5F048BB05
5F048BB08
5F048BC01
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5F048BF07
5F048BF16
5F048BF17
5F048BG13
5F083EP02
5F083EP22
5F083GA03
5F083GA06
5F083JA32
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5F083KA01
5F083KA05
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5F083LA16
5F083MA06
5F083MA16
5F083PR03
5F083PR05
5F083PR09
5F083PR25
5F083PR40
5F083ZA28
5F101BA01
5F101BA45
5F101BB02
5F101BD16
5F101BD30
5F101BE07
5F101BH13
5F140AA12
5F140AA24
5F140AB01
5F140AC32
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5F140BB04
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5F140BF08
5F140BF18
5F140BF42
5F140BG08
5F140BG12
5F140BG14
5F140BG44
5F140BH05
5F140BH06
5F140BH15
5F140BJ04
5F140BJ10
5F140BJ17
5F140BJ23
5F140BJ27
5F140BK18
5F140CA03
5F140CB04
5F140CC03
5F140CC08
5F140CF04
(57)【要約】 （修正有）
【課題】安定した構造および改善された特性を有する半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体装置は、基板１０上に位置したシリサイドゲート電極Ｇと、基板から突出した第１エピタキシャルパターンＥＰ１と、基板から突出した第２エピタキシャルパターンＥＰ２と、第１エピタキシャルパターンを介して基板に連結され、シリサイドゲート電極と異なるレベルに位置したシリサイドソースコンタクトＳと、第２エピタキシャルパターンを介して基板に連結され、シリサイドゲート電極と異なるレベルに位置したシリサイドドレインコンタクトＤと、を含む。シリサイドゲート電極Ｇによって、ＲＯＤ（Ｒｉｎｇ Ｏｓｃｉｌｌａｔｏｒ Ｄｅｌａｙ）を改善することができ、トランジスタの動作速度を増加させることができる。
【選択図】図１
【解決手段】半導体装置は、基板１０上に位置したシリサイドゲート電極Ｇと、基板から突出した第１エピタキシャルパターンＥＰ１と、基板から突出した第２エピタキシャルパターンＥＰ２と、第１エピタキシャルパターンを介して基板に連結され、シリサイドゲート電極と異なるレベルに位置したシリサイドソースコンタクトＳと、第２エピタキシャルパターンを介して基板に連結され、シリサイドゲート電極と異なるレベルに位置したシリサイドドレインコンタクトＤと、を含む。シリサイドゲート電極Ｇによって、ＲＯＤ（Ｒｉｎｇ Ｏｓｃｉｌｌａｔｏｒ Ｄｅｌａｙ）を改善することができ、トランジスタの動作速度を増加させることができる。
【選択図】図１
【特許請求の範囲】
【請求項1】
基板上に位置したシリサイドゲート電極と、
前記基板から突出した第１エピタキシャルパターンと、
前記基板から突出した第２エピタキシャルパターンと、
前記第１エピタキシャルパターンを介して前記基板に連結され、前記シリサイドゲート電極と異なるレベルに位置したシリサイドソースコンタクトと、
前記第２エピタキシャルパターンを介して前記基板に連結され、前記シリサイドゲート電極と異なるレベルに位置したシリサイドドレインコンタクトと
を含む半導体装置。
前記基板から突出した第１エピタキシャルパターンと、
前記基板から突出した第２エピタキシャルパターンと、
前記第１エピタキシャルパターンを介して前記基板に連結され、前記シリサイドゲート電極と異なるレベルに位置したシリサイドソースコンタクトと、
前記第２エピタキシャルパターンを介して前記基板に連結され、前記シリサイドゲート電極と異なるレベルに位置したシリサイドドレインコンタクトと
を含む半導体装置。
【請求項2】
前記シリサイドソースコンタクトは、前記第１エピタキシャルパターン上に位置している、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項3】
前記シリサイドドレインコンタクトは、前記第２エピタキシャルパターン上に位置している、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項4】
前記シリサイドゲート電極は、金属シリサイド膜である、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項5】
前記シリサイドゲート電極の側壁を取り囲み、前記シリサイドゲート電極に比べて大きい高さを有する絶縁スペーサ
をさらに含む、請求項１に記載の半導体装置。
をさらに含む、請求項１に記載の半導体装置。
【請求項6】
前記絶縁スペーサは、前記第１エピタキシャルパターンに比べて大きい高さを有する、
請求項５に記載の半導体装置。
請求項５に記載の半導体装置。
【請求項7】
前記シリサイドソースコンタクトおよび前記シリサイドドレインコンタクト上に位置し、前記絶縁スペーサ内に延びた層間絶縁膜
をさらに含む、請求項５に記載の半導体装置。
をさらに含む、請求項５に記載の半導体装置。
【請求項8】
前記層間絶縁膜を介して前記絶縁スペーサ内に延びて前記シリサイドゲート電極に連結された第１ビア
をさらに含む、請求項７に記載の半導体装置。
をさらに含む、請求項７に記載の半導体装置。
【請求項9】
前記層間絶縁膜を介して前記シリサイドソースコンタクトに連結された第２ビアと、
前記層間絶縁膜を介して前記シリサイドドレインコンタクトに連結された第３ビアと
をさらに含む、請求項７に記載の半導体装置。
前記層間絶縁膜を介して前記シリサイドドレインコンタクトに連結された第３ビアと
をさらに含む、請求項７に記載の半導体装置。
【請求項10】
前記第１エピタキシャルパターンは、前記シリサイドゲート電極に比べて大きい高さを有する、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項11】
前記第２エピタキシャルパターンは、前記シリサイドゲート電極に比べて大きい高さを有する、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項12】
基板上に位置し、シリサイド物質で構成されたシリサイドゲート電極と、
前記ゲート電極の側壁を取り囲み、前記シリサイドゲート電極と異なる高さを有する絶縁スペーサと、
前記基板上に位置し、前記シリサイドゲート電極に比べて大きい高さを有する第１エピタキシャルパターンと、
前記基板上に位置し、前記シリサイドゲート電極に比べて大きい高さを有する第２エピタキシャルパターンと、
前記第１エピタキシャルパターン上に位置したシリサイドソースコンタクトと、
前記第２エピタキシャルパターン上に位置したシリサイドドレインコンタクトと
を含む半導体装置。
前記ゲート電極の側壁を取り囲み、前記シリサイドゲート電極と異なる高さを有する絶縁スペーサと、
前記基板上に位置し、前記シリサイドゲート電極に比べて大きい高さを有する第１エピタキシャルパターンと、
前記基板上に位置し、前記シリサイドゲート電極に比べて大きい高さを有する第２エピタキシャルパターンと、
前記第１エピタキシャルパターン上に位置したシリサイドソースコンタクトと、
前記第２エピタキシャルパターン上に位置したシリサイドドレインコンタクトと
を含む半導体装置。
【請求項13】
前記シリサイドソースコンタクトは、前記シリサイドゲート電極と異なるレベルに位置している、
請求項１２に記載の半導体装置。
請求項１２に記載の半導体装置。
【請求項14】
前記シリサイドドレインコンタクトは、前記シリサイドゲート電極と異なるレベルに位置している、
請求項１２に記載の半導体装置。
請求項１２に記載の半導体装置。
【請求項15】
前記絶縁スペーサは、
前記シリサイドゲート電極、前記第１エピタキシャルパターン、および前記第２エピタキシャルパターンに比べて大きい高さを有する、
請求項１２に記載の半導体装置。
前記シリサイドゲート電極、前記第１エピタキシャルパターン、および前記第２エピタキシャルパターンに比べて大きい高さを有する、
請求項１２に記載の半導体装置。
【請求項16】
前記絶縁スペーサの上部面と、前記シリサイドソースコンタクトの上部面とは、同一のレベルに位置している、
請求項１２に記載の半導体装置。
請求項１２に記載の半導体装置。
【請求項17】
基板上に犠牲パターンを形成するステップと、
前記基板から成長した第１エピタキシャルパターンを形成するステップと、
前記基板から成長した第２エピタキシャルパターンを形成するステップと、
前記犠牲パターンをシリサイド化してシリサイドゲート電極を形成するステップと、
前記第１エピタキシャルパターンをシリサイド化して、前記シリサイドゲート電極と異なるレベルに位置したシリサイドソースコンタクトを形成するステップと、
前記第２エピタキシャルパターンをシリサイド化して、前記シリサイドゲート電極と異なるレベルに位置したシリサイドドレインコンタクトを形成するステップと
を含む半導体装置の製造方法。
前記基板から成長した第１エピタキシャルパターンを形成するステップと、
前記基板から成長した第２エピタキシャルパターンを形成するステップと、
前記犠牲パターンをシリサイド化してシリサイドゲート電極を形成するステップと、
前記第１エピタキシャルパターンをシリサイド化して、前記シリサイドゲート電極と異なるレベルに位置したシリサイドソースコンタクトを形成するステップと、
前記第２エピタキシャルパターンをシリサイド化して、前記シリサイドゲート電極と異なるレベルに位置したシリサイドドレインコンタクトを形成するステップと
を含む半導体装置の製造方法。
【請求項18】
前記犠牲パターンを形成するステップは、
前記基板上に犠牲膜を形成するステップと、
前記犠牲膜上にハードマスク膜を形成するステップと、
前記ハードマスク膜をエッチングしてハードマスクパターンを形成するステップと、
前記犠牲膜をエッチングして前記犠牲パターンを形成するステップとを含む、
請求項１７に記載の半導体装置の製造方法。
前記基板上に犠牲膜を形成するステップと、
前記犠牲膜上にハードマスク膜を形成するステップと、
前記ハードマスク膜をエッチングしてハードマスクパターンを形成するステップと、
前記犠牲膜をエッチングして前記犠牲パターンを形成するステップとを含む、
請求項１７に記載の半導体装置の製造方法。
【請求項19】
前記犠牲パターンおよび前記ハードマスクパターンの側壁に絶縁スペーサを形成するステップと、
前記犠牲パターンが露出するように前記ハードマスクパターンを除去するステップと
をさらに含む、請求項１８に記載の半導体装置の製造方法。
前記犠牲パターンが露出するように前記ハードマスクパターンを除去するステップと
をさらに含む、請求項１８に記載の半導体装置の製造方法。
【請求項20】
前記犠牲パターンと前記第１エピタキシャルパターンとが互いに異なるレベルで露出する、
請求項１７に記載の半導体装置の製造方法。
請求項１７に記載の半導体装置の製造方法。
【請求項21】
前記第１エピタキシャルパターンを形成するステップは、
前記犠牲パターンに比べて大きい高さを有するように前記第１エピタキシャルパターンを成長させる、
請求項１７に記載の半導体装置の製造方法。
前記犠牲パターンに比べて大きい高さを有するように前記第１エピタキシャルパターンを成長させる、
請求項１７に記載の半導体装置の製造方法。
【請求項22】
前記第１エピタキシャルパターンを形成するステップは、
前記基板上に第１層間絶縁膜を形成するステップと、
前記第１層間絶縁膜内に前記基板を露出させる開口部を形成するステップと、
前記開口部を介して露出した基板から前記第１エピタキシャルパターンを成長させるステップとを含む、
請求項１７に記載の半導体装置の製造方法。
前記基板上に第１層間絶縁膜を形成するステップと、
前記第１層間絶縁膜内に前記基板を露出させる開口部を形成するステップと、
前記開口部を介して露出した基板から前記第１エピタキシャルパターンを成長させるステップとを含む、
請求項１７に記載の半導体装置の製造方法。
【請求項23】
前記シリサイドゲート電極を形成するとき、前記シリサイドソースパターンおよび前記シリサイドドレインパターンを形成する、
請求項１７に記載の半導体装置の製造方法。
請求項１７に記載の半導体装置の製造方法。
【請求項24】
前記シリサイドゲート電極上に第２層間絶縁膜を形成するステップと、
前記第２層間絶縁膜を介して前記シリサイドゲート電極に連結された第１ビアを形成するステップと
をさらに含む、請求項１７に記載の半導体装置の製造方法。
前記第２層間絶縁膜を介して前記シリサイドゲート電極に連結された第１ビアを形成するステップと
をさらに含む、請求項１７に記載の半導体装置の製造方法。
【請求項25】
前記シリサイドソースコンタクトに連結された第２ビアを形成するステップと、
前記シリサイドドレインコンタクトに連結された第３ビアを形成するステップと
をさらに含む、請求項１７に記載の半導体装置の製造方法。
前記シリサイドドレインコンタクトに連結された第３ビアを形成するステップと
をさらに含む、請求項１７に記載の半導体装置の製造方法。
【請求項26】
基板上に犠牲パターンおよびハードマスクパターンを含むゲートパターンを形成するステップと、
前記ゲートパターンの側壁にスペーサを形成するステップと、
前記基板から成長した第１エピタキシャルパターンを形成するステップと、
前記基板から成長した第２エピタキシャルパターンを形成するステップと、
前記ハードマスクパターンを除去して前記犠牲パターンを露出させるステップと、
前記犠牲パターンをシリサイド電極に代替するステップと
を含む半導体装置の製造方法。
前記ゲートパターンの側壁にスペーサを形成するステップと、
前記基板から成長した第１エピタキシャルパターンを形成するステップと、
前記基板から成長した第２エピタキシャルパターンを形成するステップと、
前記ハードマスクパターンを除去して前記犠牲パターンを露出させるステップと、
前記犠牲パターンをシリサイド電極に代替するステップと
を含む半導体装置の製造方法。
【請求項27】
前記犠牲パターンを前記シリサイドゲート電極に代替するとき、前記第１エピタキシャルパターンをシリサイド化してシリサイドソースコンタクトを形成するステップ
をさらに含む、請求項２６に記載の半導体装置の製造方法。
をさらに含む、請求項２６に記載の半導体装置の製造方法。
【請求項28】
前記シリサイドソースコンタクトは、前記シリサイドゲート電極と異なるレベルに位置している、
請求項２７に記載の半導体装置の製造方法。
請求項２７に記載の半導体装置の製造方法。
【請求項29】
前記犠牲パターンを前記シリサイドゲート電極に代替するとき、前記第２エピタキシャルパターンをシリサイド化してシリサイドドレインコンタクトを形成するステップ
をさらに含む、請求項２６に記載の半導体装置の製造方法。
をさらに含む、請求項２６に記載の半導体装置の製造方法。
【請求項30】
前記シリサイドドレインコンタクトは、前記シリサイドゲート電極と異なるレベルに位置している、
請求項２９に記載の半導体装置の製造方法。
請求項２９に記載の半導体装置の製造方法。
【請求項31】
前記犠牲パターンをシリサイドゲート電極に代替するステップは、
前記犠牲パターンをシリサイド化して金属シリサイド物質膜を形成する、
請求項２６に記載の半導体装置の製造方法。
前記犠牲パターンをシリサイド化して金属シリサイド物質膜を形成する、
請求項２６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電子装置に関し、より詳しくは、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
半導体装置の集積度は、単位メモリセルの占める面積によって主に決定される。最近、基板上に単層でメモリセルを形成する半導体装置の集積度の向上が限界に達していることから、基板上にメモリセルを積層する３次元半導体装置が提案されている。また、このような半導体装置の動作信頼性および動作速度を向上させるために、多様な構造および製造方法が開発されている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明の実施例は、安定した構造および改善された特性を有する半導体装置および半導体装置の製造方法を提供する。
【課題を解決するための手段】
【0004】
本発明の実施例による半導体装置は、基板上に位置したシリサイドゲート電極と、前記基板から突出した第１エピタキシャルパターンと、前記基板から突出した第２エピタキシャルパターンと、前記第１エピタキシャルパターンを介して前記基板に連結され、前記シリサイドゲート電極と異なるレベルに位置したシリサイドソースコンタクトと、前記第２エピタキシャルパターンを介して前記基板に連結され、前記シリサイドゲート電極と異なるレベルに位置したシリサイドドレインコンタクトとを含むことができる。
【0005】
本発明の実施例による半導体装置は、基板上に位置し、シリサイド物質で構成されたシリサイドゲート電極と、前記ゲート電極の側壁を取り囲み、前記シリサイドゲート電極と異なる高さを有する絶縁スペーサと、前記基板上に位置し、前記シリサイドゲート電極に比べて大きい高さを有する第１エピタキシャルパターンと、前記基板上に位置し、前記シリサイドゲート電極に比べて大きい高さを有する第２エピタキシャルパターンと、前記第１エピタキシャルパターン上に位置したシリサイドソースコンタクトと、前記第２エピタキシャルパターン上に位置したシリサイドドレインコンタクトとを含むことができる。
【0006】
本発明の実施例による半導体装置の製造方法は、基板上に犠牲パターンを形成するステップと、前記基板から成長した第１エピタキシャルパターンを形成するステップと、前記基板から成長した第２エピタキシャルパターンを形成するステップと、前記犠牲パターンをシリサイド化してシリサイドゲート電極を形成するステップと、前記第１エピタキシャルパターンをシリサイド化して、前記シリサイドゲート電極と異なるレベルに位置したシリサイドソースコンタクトを形成するステップと、前記第２エピタキシャルパターンをシリサイド化して、前記シリサイドゲート電極と異なるレベルに位置したシリサイドドレインコンタクトを形成するステップとを含むことができる。
【0007】
本発明の実施例による半導体装置の製造方法は、基板上に犠牲パターンおよびハードマスクパターンを含むゲートパターンを形成するステップと、前記ゲートパターンの側壁にスペーサを形成するステップと、前記基板から成長した第１エピタキシャルパターンを形成するステップと、前記基板から成長した第２エピタキシャルパターンを形成するステップと、前記ハードマスクパターンを除去して前記犠牲パターンを露出させるステップと、前記犠牲パターンをシリサイドゲート電極に代替するステップとを含むことができる。
【発明の効果】
【0008】
トランジスタの寄生キャパシタンスを減少させ、ジャンクションリークを改善することができる。これにより、ＲＯＤ（Ｒｉｎｇ Ｏｓｃｉｌｌａｔｏｒ Ｄｅｌａｙ）などのトランジスタの特性を改善することができる。半導体装置の製造工程を改善することができ、製造費用を減少させることができる。
【図面の簡単な説明】
【0009】
【図1】本発明の一実施例による半導体装置の構造を示す図である。
【図2】本発明の一実施例による半導体装置の構造を示す図である。
【図3A】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図3B】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図3C】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図3D】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図3E】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図3F】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図3G】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図3H】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図3I】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図3J】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【発明を実施するための形態】
【0010】
以下、添付した図面を参照して、本発明の技術的思想による実施例を説明する。
【0011】
図１は、本発明の一実施例による半導体装置の構造を示す図である。
【0012】
図１を参照すれば、半導体装置は、基板１０と、シリサイドゲート電極Ｇと、シリサイドソースコンタクトＳと、シリサイドドレインコンタクトＤとを含むことができる。半導体装置は、素子分離膜１１、ゲート絶縁膜１２、第１エピタキシャルパターンＥＰ１、第２エピタキシャルパターンＥＰ２、スペーサＳＰ、第１層間絶縁膜ＩＬ１、第２層間絶縁膜ＩＬ２、第１インターコネクション構造ＩＣ１、第２インターコネクション構造ＩＣ２、または第３インターコネクション構造ＩＣ３をさらに含むか、これらを組み合わせてさらに含むことができる。
【0013】
シリサイドゲート電極Ｇは、基板１０上に位置してもよい。基板１０内に素子分離膜１１が位置してもよく、素子分離膜１１によって活性領域ＡＣＴが画定される。シリサイドゲート電極Ｇは、基板１０の活性領域ＡＣＴに位置してもよい。活性領域ＡＣＴ上にゲート絶縁膜１２が位置してもよい。ゲート絶縁膜１２は、シリサイドゲート電極Ｇと基板１０との間に位置してもよい。
【0014】
シリサイドゲート電極Ｇは、シリサイド物質を含むことができる。シリサイドゲート電極Ｇは、ポリシリコンと金属とを反応させて形成されたものであってもよい。ポリシリコン膜がシリサイド化された程度に応じて、シリサイドゲート電極Ｇが異なる構造を有することができる。一例として、ポリシリコン膜を一部シリサイド化してシリサイドゲート電極Ｇを形成した場合、シリサイドゲート電極Ｇは、シリサイド物質を部分的に含むことができる。シリサイドゲート電極Ｇは、部分的にシリサイド化された（ｐａｒｔｉａｌｌｙ ｓｉｌｉｃｉｄｅｄ）構造を有することができ、未反応のポリシリコン膜を含むことができる。他の例として、ポリシリコン膜を全部シリサイド化してシリサイドゲート電極Ｇを形成した場合、シリサイドゲート電極Ｇは、シリサイド物質で構成され、金属シリサイド膜であってもよい。シリサイドゲート電極Ｇは、フルシリサイド化された（ｆｕｌｌｙ ｓｉｌｉｃｉｄｅｄ）構造を有し、未反応のポリシリコン膜を含まなくてもよい。参照として、シリサイドゲート電極Ｇが工程上の限界によって未反応のポリシリコン膜を微量含む場合には、シリサイドゲート電極Ｇがシリサイド物質で構成されたものと見なされる。シリサイドゲート電極Ｇは、ニッケルシリサイド（ＮｉＳｉｘ）などの金属シリサイドを含むことができる。
【0015】
スペーサＳＰは、シリサイドゲート電極Ｇの側壁を取り囲むことができる。スペーサＳＰは、酸化物、窒化物などの絶縁物質を含む絶縁スペーサであってもよい。スペーサＳＰは、シリサイドゲート電極Ｇと異なる高さを有することができる。実施例として、シリサイドゲート電極Ｇは、第１高さＨ１を有することができ、スペーサＳＰは、第１高さＨ１より大きい第２高さＨ２を有することができる。
【0016】
スペーサＳＰは、第１層間絶縁膜ＩＬ１内に位置してもよい。スペーサＳＰの上部面と、第１層間絶縁膜ＩＬ１の上部面とは、実質的に同一のレベルに位置してもよい。スペーサＳＰの上部面と、シリサイドソースコンタクトＳの上部面とは、実質的に同一のレベルに位置してもよい。スペーサＳＰの上部面と、シリサイドドレインコンタクトＤの上部面とは、実質的に同一のレベルに位置してもよい。
【0017】
第１エピタキシャルパターンＥＰ１は、基板１０から突出できる。第１エピタキシャルパターンＥＰ１は、第３高さＨ３を有することができる。第３高さＨ３は、シリサイドゲート電極Ｇの第１高さＨ１に比べて大きく、スペーサＳＰの第２高さＨ２に比べて小さい。基板１０上に第１層間絶縁膜ＩＬ１が位置してもよく、第１エピタキシャルパターンＥＰ１は、第１層間絶縁膜ＩＬ１を介して基板１０に連結可能である。第１エピタキシャルパターンＥＰ１は、基板３０からエピタキシャル方式で成長したパターンであってもよい。実施例として、第１エピタキシャルパターンＥＰ１は、単結晶シリコンであってもよく、第１エピタキシャルパターンＥＰ１と基板１０との間に界面が存在しなくてもよい。
【0018】
第２エピタキシャルパターンＥＰ２は、基板１０から突出できる。第２エピタキシャルパターンＥＰ２は、第４高さＨ４を有することができる。第４高さＨ４は、シリサイドゲート電極Ｇの第１高さＨ１に比べて大きく、スペーサＳＰの第２高さＨ２に比べて小さい。第２エピタキシャルパターンＥＰ２は、第１層間絶縁膜ＩＬ１を介して基板１０に連結可能である。第２エピタキシャルパターンＥＰ２は、基板１０からエピタキシャル方式で成長したパターンであってもよい。実施例として、第２エピタキシャルパターンＥＰ２は、単結晶シリコンであってもよく、第２エピタキシャルパターンＥＰ２と基板１０との間に界面が存在しなくてもよい。
【0019】
第１エピタキシャルパターンＥＰ１と第２エピタキシャルパターンＥＰ２との間にシリサイドゲート電極Ｇが位置してもよい。シリサイドゲート電極Ｇの上部面は、第１エピタキシャルパターンＥＰ１の上部面および第２エピタキシャルパターンＥＰ２の上部面と異なるレベルに位置してもよい。第１エピタキシャルパターンＥＰ１の上部面が、シリサイドゲート電極Ｇの上部面に比べて高いレベルに位置してもよい。第２エピタキシャルパターンＥＰ２の上部面が、シリサイドゲート電極Ｇの上部面に比べて高いレベルに位置してもよい。
【0020】
シリサイドソースコンタクトＳは、第１エピタキシャルパターンＥＰ１に連結可能である。シリサイドソースコンタクトＳは、第１層間絶縁膜ＩＬ１内に位置してもよく、第１エピタキシャルパターンＥＰ１上に位置してもよい。シリサイドソースコンタクトＳの上部面は、第１層間絶縁膜ＩＬ１の上部面と実質的に同一のレベルに位置してもよい。
【0021】
シリサイドドレインコンタクトＤは、第２エピタキシャルパターンＥＰ２に連結可能である。シリサイドドレインコンタクトＤは、第１層間絶縁膜ＩＬ１内に位置してもよく、第２エピタキシャルパターンＥＰ２上に位置してもよい。シリサイドドレインコンタクトＤの上部面は、第１層間絶縁膜ＩＬ１の上部面と実質的に同一のレベルに位置してもよい。
【0022】
第２層間絶縁膜ＩＬ２は、第１層間絶縁膜ＩＬ１上に位置してもよい。第２層間絶縁膜ＩＬ２は、シリサイドソースコンタクトＳおよびシリサイドドレインコンタクトＤ上に位置してもよい。第２層間絶縁膜ＩＬ２は、スペーサＳＰ内に延びることができ、シリサイドゲート電極Ｇと接することができる。スペーサＳＰは、第１層間絶縁膜ＩＬ１と第２層間絶縁膜ＩＬ２との間に位置してもよい。
【0023】
第２層間絶縁膜ＩＬ２内にインターコネクション構造が位置してもよい。インターコネクション構造は、シリサイドゲート電極Ｇ、シリサイドソースコンタクトＳ、およびシリサイドドレインコンタクトＤにバイアスを印加するためのものである。実施例として、第１インターコネクション構造ＩＣ１、第２インターコネクション構造ＩＣ２、および第３インターコネクション構造ＩＣ３が第２層間絶縁膜ＩＬ２内に位置してもよい。第１インターコネクション構造ＩＣ１、第２インターコネクション構造ＩＣ２、および第３インターコネクション構造ＩＣ３のそれぞれは、ビア、配線などを含むことができる。
【0024】
第１インターコネクション構造ＩＣ１は、第１ビアＶ１と、第１ビアＶ１に連結された第１ラインＬ１とを含むことができる。第１ビアＶ１は、シリサイドゲート電極Ｇに連結可能である。第１ビアＶ１は、第２層間絶縁膜ＩＬ２を介してスペーサＳＰ内に延びることができ、シリサイドゲート電極Ｇと電気的に連結可能である。第１インターコネクション構造ＩＣ１は、第１バリア膜Ｂ１および第１バリア膜Ｂ１内の第１金属膜Ｍ１を含むことができる。第１バリア膜Ｂ１は、チタン窒化物などの金属窒化物を含むことができる。第１金属膜Ｍ１は、タングステン（Ｗ）、モリブデン（Ｍｏ）などの金属を含むことができる。
【0025】
第２インターコネクション構造ＩＣ２は、第２ビアＶ２と、第２ビアＶ２に連結された第２ラインＬ２とを含むことができる。第２ビアＶ２は、シリサイドソースコンタクトＳに連結可能である。第２ビアＶ２は、第２層間絶縁膜ＩＬ２を介して延びることができ、シリサイドソースコンタクトＳと電気的に連結可能である。シリサイドソースコンタクトＳによって第１エピタキシャルパターンＥＰ１と第２インターコネクション構造ＩＣ２のコンタクト抵抗を減少させることができる。第２インターコネクション構造ＩＣ２は、第２バリア膜Ｂ２および第２バリア膜Ｂ２内の第２金属膜Ｍ２を含むことができる。第２バリア膜Ｂ２は、チタン窒化物などの金属窒化物を含むことができる。第２金属膜Ｍ２は、タングステン（Ｗ）、モリブデン（Ｍｏ）などの金属を含むことができる。
【0026】
第３インターコネクション構造ＩＣ３は、第３ビアＶ３と、第３ビアＶ３に連結された第３ラインＬ３とを含むことができる。第３ビアＶ３は、シリサイドドレインコンタクトＤに連結可能である。第３ビアＶ３は、第２層間絶縁膜ＩＬ２を介して延びることができ、シリサイドドレインコンタクトＤと電気的に連結可能である。シリサイドドレインコンタクトＤによって第２エピタキシャルパターンＥＰ２と第３インターコネクション構造ＩＣ３のコンタクト抵抗を減少させることができる。第３インターコネクション構造ＩＣ３は、第３バリア膜Ｂ３および第３バリア膜Ｂ３内の第３金属膜Ｍ３を含むことができる。第３バリア膜Ｂ３は、チタン窒化物などの金属窒化物を含むことができる。第３金属膜Ｍ３は、タングステン（Ｗ）、モリブデン（Ｍｏ）などの金属を含むことができる。
【0027】
前述のような構造によれば、ゲート絶縁膜１２、シリサイドゲート電極Ｇ、第１エピタキシャルパターンＥＰ１、第２エピタキシャルパターンＥＰ２、シリサイドソースコンタクトＳ、およびシリサイドドレインコンタクトＤがトランジスタを構成することができる。ここで、シリサイドゲート電極Ｇは、シリサイド物質を含むことができ、金属シリサイド膜であってもよい。シリサイドゲート電極Ｇによって、ＲＯＤ（Ｒｉｎｇ Ｏｓｃｉｌｌａｔｏｒ Ｄｅｌａｙ）を改善することができ、トランジスタの動作速度を増加させることができる。
【0028】
シリサイドゲート電極Ｇは、ポリシリコンと金属／シリサイドとを組み合わせて形成されたゲート電極に比べて低い比抵抗を有することができる。シリサイドゲート電極Ｇは、ポリシリコンと金属／シリサイドとを組み合わせて形成されたゲート電極に比べてゲート電極の高さを低くすることができ、ゲート電極Ｇとソース／ドレインコンタクトＳ／Ｄとの間の寄生キャパシタンスを減少させることができる。シリサイドソースコンタクトＳおよびシリサイドドレインコンタクトＤが第１エピタキシャルパターンＥＰ１および第２エピタキシャルパターンＥＰ２上に位置するので、トランジスタのチャネルとソース／ドレインコンタクトＳ／Ｄとの間隔を増加させることができ、ジャンクションリーク（ｊｕｎｃｔｉｏｎ ｌｅａｋａｇｅ）を改善することができる。
【0029】
トランジスタは、半導体装置に含まれたトランジスタであってもよい。実施例として、トランジスタは、ページバッファ（Ｐａｇｅ ｂｕｆｆｅｒ）、ロウデコーダ（Ｒｏｗ－ｄｅｃｏｄｅｒ）、レジスタ（ｒｅｓｉｓｔｏｒ）などの回路に含まれる。シリサイドゲート電極Ｇをレジスタに適用することにより、ピッチ（ｐｉｔｃｈ）を調整しなくても所望の抵抗値を実現することができ、レイアウトを単純化することができる。
【0030】
図２は、本発明の一実施例による半導体装置の構造を示す図である。以下、先に説明された内容と重複した内容は省略して説明することができる。
【0031】
図２を参照すれば、半導体装置は、第１ウエハＷＦ１および第２ウエハＷＦ２を含むことができ、第１ウエハＷＦ１と第２ウエハＷＦ２とがボンディングされた構造を有することができる。第１ウエハＷＦ１は、周辺回路ＰＣを含むことができ、第２ウエハＷＦ２は、セルアレイＣＡを含むことができる。セルアレイＣＡは、積層されたメモリセルを含むことができる。周辺回路ＰＣは、セルアレイを駆動するための回路を含むことができる。
【0032】
第１ウエハＷＦ１は、基板２０および素子分離膜２１を含むことができる。周辺回路ＰＣは、基板２０上に位置してもよく、第１回路ＰＣ１および第２回路ＰＣ２を含むことができる。第１回路ＰＣ１は、ページバッファを含むことができ、第２回路ＰＣ２は、ロウデコーダを含むことができる。実施例として、第２回路ＰＣ２は、パストランジスタを含むことができ、パストランジスタは、グローバルラインとローカルラインとの連結を制御するためのスイッチであってもよい。
【0033】
第１回路ＰＣ１の第１トランジスタは、第１ゲート絶縁膜２２Ａと、第１ゲート電極Ｇ１と、第１エピタキシャルパターンＥＰ１１と、第２エピタキシャルパターンＥＰ１２と、第１シリサイドソースコンタクトＳ１と、第１シリサイドドレインコンタクトＤ１とを含むことができる。ここで、第１ゲート電極Ｇ１は、シリサイド物質を含むことができ、金属シリサイド膜であってもよい。第１シリサイドソースコンタクトＳ１は、第１エピタキシャルパターンＥＰ１１上に位置してもよい。第１シリサイドドレインコンタクトＤ１は、第２エピタキシャルパターンＥＰ１２上に位置してもよい。
【0034】
第２回路ＰＣ２の第２トランジスタは、第２ゲート絶縁膜２２Ｂと、第２ゲート電極Ｇ２と、第１エピタキシャルパターンＥＰ２１と、第２エピタキシャルパターンＥＰ２２と、第２シリサイドソースコンタクトＳ２と、第２シリサイドドレインコンタクトＤ２とを含むことができる。ここで、第２ゲート電極Ｇ２は、シリサイド物質を含むことができ、金属シリサイド膜であってもよい。第２シリサイドソースコンタクトＳ２は、第１エピタキシャルパターンＥＰ２１上に位置してもよい。第２シリサイドドレインコンタクトＤ２は、第２エピタキシャルパターンＥＰ２２上に位置してもよい。
【0035】
第１ウエハＷＦ１は、第１層間絶縁膜ＩＬ１、第１インターコネクション構造ＩＣ１、または第１ボンディングパッドＢＰ１をさらに含むか、これらを組み合わせてさらに含むことができる。第１インターコネクション構造ＩＣ１は、第１層間絶縁膜ＩＬ１内に位置してもよく、第１回路ＰＣ１および／または第２回路ＰＣ２と電気的に連結可能である。第１ボンディングパッドＢＰ１は、第１層間絶縁膜ＩＬ１内に位置してもよく、第１インターコネクション構造ＩＣ１と電気的に連結可能である。
【0036】
第２ウエハＷＦ２は、ソース構造ＳＳ、ゲート構造ＧＳＴ、チャネル構造ＣＨ、第２層間絶縁膜ＩＬ２、第２インターコネクション構造ＩＣ２、第３インターコネクション構造ＩＣ３、または第２ボンディングパッドＢＰ２を含むか、これらを組み合わせて含むことができる。ゲート構造ＧＳＴは、交互に積層されたゲートラインＧＬおよび絶縁膜ＩＬを含むことができる。ゲートラインＧＬは、ワードラインまたは選択ラインであってもよい。チャネル構造ＣＨは、ゲート構造ＧＳＴ内に位置してもよく、ゲート構造ＧＳＴを介して延びることができる。チャネル構造ＣＨとゲートラインＧＬとの交差した領域にメモリセルが位置してもよい。
【0037】
第２インターコネクション構造ＩＣ２は、第２層間絶縁膜ＩＬ２内に位置してもよい。第２インターコネクション構造ＩＣ２は、ビットラインを含むことができ、ソース構造ＳＳとビットラインとの間にチャネル構造ＣＨが連結可能である。第２インターコネクション構造ＩＣ２は、ゲートラインＧＬにそれぞれ連結されたビアを含むことができる。第３インターコネクション構造ＩＣ３は、ソース構造ＳＳなどに電気的に連結可能である。第２ボンディングパッドＢＰ２は、第２層間絶縁膜ＩＬ２内に位置してもよく、第２インターコネクション構造ＩＣ２と電気的に連結可能である。第１ボンディングパッドＢＰ１と第２ボンディングパッドＢＰ２とを介して、第１ウエハＷＦ１と第２ウエハＷＦ２とが電気的に連結可能である。
【0038】
前述のような構造によれば、半導体装置がウエハボンディング構造を有することができる。第１ウエハＷＦ１と第２ウエハＷＦ２を別に製造するので、セルアレイＣＡを形成する過程で用いられる熱処理工程により周辺回路ＰＣが影響を受けるのを防止または減少させることができる。また、周辺回路ＰＣがフルシリサイド化された構造のトランジスタを含むので、ＲＯＤ（Ｒｉｎｇ Ｏｓｃｉｌｌａｔｏｒ Ｄｅｌａｙ）などのトランジスタ特性を改善することができる。
【0039】
【0040】
【0041】
まず、図３Ａを参照すれば、基板３０内に素子分離膜３１を形成することができ、基板３０上にゲート絶縁膜３２を形成することができる。酸化工程を用いてゲート絶縁膜３２を形成することができる。次に、基板３０上に犠牲膜３３を形成することができる。犠牲膜３３は、アンドープドポリシリコンを含むことができる。犠牲膜３３は、２００～５００Åの厚さを有することができる。実施例として、犠牲膜３３は、約３００Åの厚さを有することができる。
【0042】
次に、犠牲膜３３上にハードマスク膜３４を形成することができる。蒸着工程を用いてハードマスク膜３４を形成することができる。ハードマスク膜３４は、窒化物を含むことができる。次に、ハードマスク膜３４上に第１マスクパターンＭ１を形成することができる。第１マスクパターンＭ１は、フォトレジストを含むことができる。
【0043】
次に、図３Ｂを参照すれば、第１マスクパターンＭ１をエッチングバリアとしてハードマスク膜３４をエッチングして、ハードマスクパターン３４Ａを形成することができる。次に、ハードマスクパターン３４Ａをエッチングバリアとして犠牲膜３３をエッチングして、犠牲パターン３３Ａを形成することができる。これにより、犠牲パターン３３Ａおよびハードマスクパターン３４Ａを含むゲートパターンＧＰを形成することができる。犠牲膜３３をエッチングする過程でゲート絶縁膜３２が一部エッチングされる。次に、第１マスクパターンＭ１を除去することができ、洗浄工程を行うことができる。
【0044】
犠牲パターン３３Ａは、後続の工程でシリサイドゲート電極に代替される。ポリシリコン膜、金属膜、および／またはシリサイド膜を直接エッチングしてゲート電極を形成する場合、エッチング過程でゲートパターンＧＰのプロファイルが変形しうる。本発明の一実施例によれば、犠牲膜３３をエッチングして犠牲パターン３３Ａを形成するので、エッチング過程でプロファイルが変形するのを防止または減少させることができる。また、エッチング工程後に残留するゲート絶縁膜３２の厚さが均一になる。
【0045】
図３Ｃを参照すれば、ゲートパターンＧＰの側壁にスペーサ３５を形成することができる。実施例として、ゲートパターンＧＰのプロファイルに沿ってスペーサ膜を蒸着した後、エッチバック工程を行ってスペーサ３５を形成することができる。エッチバック工程の後に、洗浄工程を行うことができる。スペーサ３５は、酸化物、窒化物などの絶縁物質を含むことができる。実施例として、スペーサ３５は、低誘電定数物質を含むことができ、シリコン酸化物などの酸化物を含むことができる。低誘電定数物質でスペーサ３５を形成することにより、ゲート電極とソース／ドレインコンタクトとの間の寄生キャパシタンスを減少させることができ、ＲＯＤ（Ｒｉｎｇ Ｏｓｃｉｌｌａｔｏｒ Ｄｅｌａｙ）を改善することができる。
【0046】
次に、基板３０内にジャンクションＪＮ１、ＪＮ２を形成することができる。ジャンクションＪＮ１、ＪＮ２は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造であってもよい。実施例として、基板３０内に不純物をドープして、ゲートパターンＧＰの両側に第１ジャンクションＪＮ１および第２ジャンクションＪＮ２を形成することができる。第１ジャンクションＪＮ１は、ソース領域であってもよく、第２ジャンクションＪＮ２は、ドレイン領域であってもよい。
【0047】
図３Ｄを参照すれば、第１層間絶縁膜３６を形成することができる。第１層間絶縁膜３６は、酸化物、窒化物などの絶縁物質を含むことができる。実施例として、酸化膜を蒸着した後に平坦化工程を行って、第１層間絶縁膜３６を形成することができる。平坦化工程は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）方式を利用することができる。
【0048】
次に、第１層間絶縁膜３６上に第２マスクパターンＭ２を形成することができる。第２マスクパターンＭ２は、フォトレジストを含むことができる。次に、第２マスクパターンＭ２をエッチングバリアとして第１層間絶縁膜３６をエッチングして、第１開口部ＯＰ１を形成することができる。第１開口部ＯＰ１は、ソースコンタクトおよびドレインコンタクトを形成するためのものである。第１開口部ＯＰ１は、基板３０を露出させることができる。次に、第２マスクパターンＭ２を除去することができ、洗浄工程を行うことができる。
【0049】
図３Ｅおよび図３Ｆを参照すれば、第１エピタキシャルパターン３８Ａおよび第２エピタキシャルパターン３８Ｂを形成することができる。第１エピタキシャルパターン３８Ａおよび第２エピタキシャルパターン３８Ｂは、トランジスタのチャネルとソース／ドレインコンタクトとを連結するビアであってもよい。第１エピタキシャルパターン３８Ａおよび第２エピタキシャルパターン３８Ｂによって、ソースコンタクトおよびドレインコンタクトの位置を調整することができる。
【0050】
まず、図３Ｅを参照すれば、第１開口部ＯＰ１内にエピタキシャル膜３８を形成することができる。実施例として、基板３０の表面からエピタキシャル成長（ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）方式でエピタキシャル膜を成長させることができる。エピタキシャル膜３８は、単結晶シリコン膜であってもよい。エピタキシャル膜３８は、犠牲パターン３３Ａに比べて高い高さに成長可能である。
【0051】
次に、第１開口部ＯＰ１内にそれぞれ位置した第１エピタキシャルパターン３８Ａおよび第２エピタキシャルパターン３８Ｂを形成することができる。実施例として、ハードマスクパターン３４Ａを停止膜として用いてエピタキシャル膜３８を平坦化することができる。これにより、第１層間絶縁膜３６を介して延びて基板３０に連結された第１エピタキシャルパターン３８Ａおよび第２エピタキシャルパターン３８Ｂを形成することができる。第１エピタキシャルパターン３８Ａは、ソース領域に連結され、第２エピタキシャルパターン３８Ｂは、ドレイン領域に連結される。第１エピタキシャルパターン３８Ａおよび第２エピタキシャルパターン３８Ｂは、犠牲パターン３３Ａに比べて高い高さを有することができる。
【0052】
次に、ハードマスクパターン３４Ａを除去して第２開口部ＯＰ２を形成することができる。実施例として、ディップアウト（ｄｉｐ ｏｕｔ）方式で犠牲パターン３３Ａを選択的に除去することができる。第２開口部ＯＰ２を介して、犠牲パターン３３Ａが露出してもよい。犠牲パターン３３Ａ、第１エピタキシャルパターン３８Ａ、および第２エピタキシャルパターン３８Ｂは、互いに異なるレベルで露出してもよい。第１層間絶縁膜３６の上部面を介して第１エピタキシャルパターン３８Ａおよび第２エピタキシャルパターン３８Ｂの上部面が露出してもよい。犠牲パターン３３Ａの上部面は、第１エピタキシャルパターン３８Ａおよび第２エピタキシャルパターン３８Ｂの上部面に比べて低いレベルで露出してもよい。
【0053】
図３Ｇを参照すれば、シリサイドゲート電極３３Ｂを形成することができる。実施例として、犠牲パターン３３Ａ上に金属膜を形成し、熱処理工程を行った後に、未反応の金属膜を除去することができる。次に、洗浄工程を行うことができる。
【0054】
金属膜は、第２開口部ＯＰ２内に形成され、犠牲パターン３３Ａ上に形成される。第２開口部ＯＰ２を介して露出した犠牲パターン３３Ａおよびスペーサ３５のプロファイルに沿って金属膜を形成することができる。金属膜は、ニッケル（Ｎｉ）、白金（Ｐｔ）、タングステン（Ｗ）、モリブデン（Ｍｏ）などの金属を含むことができる。熱処理工程により、金属膜と犠牲パターン３３Ａとが反応してシリサイド膜が形成される。例えば、ニッケルとポリシリコンとが反応してニッケルシリサイド（ＮｉＳｉｘ）が形成される。犠牲パターン３３Ａが全部シリサイド化され、これにより、犠牲パターン３３Ａをシリサイドゲート電極３３Ｂに代替することができる。シリサイドゲート電極３３Ｂは、シリサイド物質を含むことができ、金属シリサイド膜であってもよい。
【0055】
第１エピタキシャルパターン３８Ａ上にシリサイドソースコンタクト３９Ａを形成することができる。第１エピタキシャルパターン３８Ａの一部がシリサイドソースコンタクト３９Ａに代替される。実施例として、第１エピタキシャルパターン３８Ａ上に金属膜を形成し、熱処理工程を行った後に、未反応の金属膜を除去することができる。金属膜は、第１層間絶縁膜３６上に形成され、第１エピタキシャルパターン３８Ａの上部面と接することができる。熱処理工程により、金属膜と第１エピタキシャルパターン３８Ａとが反応してシリサイド膜が形成される。
【0056】
第１エピタキシャルパターン３８Ａの上部面からシリサイド化が進み、第１エピタキシャルパターン３８Ａ上にシリサイドソースコンタクト３９Ａが形成される。したがって、シリサイドゲート電極３３Ｂと異なるレベルにシリサイドソースコンタクト３９Ａを形成することができる。これにより、シリサイドゲート電極３３Ｂとシリサイドソースコンタクト３９Ａとの間の寄生キャパシタンスを減少させることができる。
【0057】
第２エピタキシャルパターン３８Ｂ上にシリサイドドレインコンタクト３９Ｂを形成することができる。第２エピタキシャルパターン３８Ｂの一部がシリサイドドレインコンタクト３９Ｂに代替される。実施例として、第２エピタキシャルパターン３８Ｂ上に金属膜を形成し、熱処理工程を行った後に、未反応の金属膜を除去することができる。金属膜は、第１層間絶縁膜３６上に形成され、第２エピタキシャルパターン３８Ｂの上部面と接することができる。熱処理工程により、金属膜と第２エピタキシャルパターン３８Ｂとが反応してシリサイド膜が形成される。
【0058】
第２エピタキシャルパターン３８Ｂの上部面からシリサイド化が進み、第２エピタキシャルパターン３８Ｂ上にシリサイドドレインコンタクト３９Ｂが形成される。したがって、シリサイドゲート電極３３Ｂと異なるレベルにシリサイドドレインコンタクト３９Ｂを形成することができる。これにより、シリサイドゲート電極３３Ｂとシリサイドドレインコンタクト３９Ｂとの間の寄生キャパシタンスを減少させることができる。
【0059】
シリサイドゲート電極３３Ｂ、シリサイドソースコンタクト３９Ａ、およびシリサイドドレインコンタクト３９Ｂは、同時に形成されるか、別個の工程で形成されてもよい。実施例として、シリサイドゲート電極３３Ｂ、シリサイドソースコンタクト３９Ａ、およびシリサイドドレインコンタクト３９Ｂ上に金属膜を形成した後に、熱処理工程を行うことができる。これにより、シリサイドゲート電極３３Ｂを形成するとき、シリサイドソースコンタクト３９Ａおよびシリサイドドレインコンタクト３９Ｂを形成することができる。
【0060】
図３Ｈを参照すれば、第２層間絶縁膜４１を形成することができる。実施例として、第２開口部ＯＰ２を満たすように絶縁膜を蒸着した後、絶縁膜を平坦化して第２層間絶縁膜４１を形成することができる。第２層間絶縁膜４１は、酸化物、窒化物などの絶縁物質を含むことができる。第２層間絶縁膜４１は、シリサイドソースコンタクト３９Ａおよびシリサイドドレインコンタクト３９Ｂ上に位置してもよく、スペーサ３５内に延びることができる。
【0061】
次に、第２層間絶縁膜４１上に第３マスクパターンＭ３を形成することができる。第３マスクパターンＭ３は、フォトレジストを含むことができる。次に、第３マスクパターンＭ３をエッチングバリアとして第２層間絶縁膜４１をエッチングすることができる。これにより、シリサイドゲート電極３３Ｂを露出させる第３開口部ＯＰ３を形成することができる。シリサイドソースコンタクト３９Ａを露出させる第４開口部ＯＰ４を形成することができる。シリサイドドレインコンタクト３９Ｂを露出させる第５開口部ＯＰ５を形成することができる。
【0062】
第３開口部ＯＰ３、第４開口部ＯＰ４、および第５開口部ＯＰ５は、ビアトレンチであってもよい。第３開口部ＯＰ３、第４開口部ＯＰ４、および第５開口部ＯＰ５は、第２層間絶縁膜４１を介して延びることができる。第３開口部ＯＰ３、第４開口部ＯＰ４、および第５開口部ＯＰ５は、同時に形成されるか、別個のマスクパターンを用いて別の工程で形成されてもよい。次に、第３マスクパターンＭ３を除去することができ、洗浄工程を行うことができる。
【0063】
図３Ｉを参照すれば、第２層間絶縁膜４１上に第４マスクパターンＭ４を形成することができる。第４マスクパターンＭ４は、フォトレジストを含むことができる。次に、第４マスクパターンＭ４をエッチングバリアとして第２層間絶縁膜４１をエッチングすることができる。第３開口部ＯＰ３に連結された第６開口部ＯＰ６が形成される。第４開口部ＯＰ４に連結された第７開口部ＯＰ７が形成される。第５開口部ＯＰ５に連結された第８開口部ＯＰ８が形成される。
【0064】
第６開口部ＯＰ６、第７開口部ＯＰ７、および第８開口部ＯＰ８は、配線トレンチであってもよい。第6開口部ＯＰ6、第7開口部ＯＰ7、および第8開口部ＯＰ8は、同時に形成されるか、別個のマスクパターンを用いて別の工程で形成されてもよい。
【0065】
次に、第４マスクパターンＭ４を除去することができ、洗浄工程を行うことができる。第４マスクパターンＭ４を形成するとき、第３開口部ＯＰ３、第４開口部ＯＰ４、および第５開口部ＯＰ5内にマスク物質Ｍ４Ａが形成される。マスク物質Ｍ４Ａは、第４マスクパターンＭ４を除去するとき、一緒に除去されてもよい。
【0066】
図３Ｊを参照すれば、第３開口部ＯＰ３および第６開口部ＯＰ６内に第１インターコネクション構造ＩＣ１を形成することができる。実施例として、第１バリア膜４４Ａを形成し、第１バリア膜４４Ａ内に第１金属膜４５Ａを形成することができる。第１バリア膜４４Ａは、金属窒化物を含むことができ、第１金属膜４５Ａは、タングステン（Ｗ）、モリブデン（Ｍｏ）などの金属を含むことができる。
【0067】
第４開口部ＯＰ４および第７開口部ＯＰ７内に第２インターコネクション構造ＩＣ２を形成することができる。実施例として、第２バリア膜４４Ｂを形成し、第２バリア膜４４Ｂ内に第２金属膜４５Ｂを形成することができる。第２バリア膜４４Ｂは、金属窒化物を含むことができ、第２金属膜４５Ｂは、タングステン（Ｗ）、モリブデン（Ｍｏ）などの金属を含むことができる。
【0068】
第５開口部ＯＰ５および第８開口部ＯＰ８内に第３インターコネクション構造ＩＣ３を形成することができる。実施例として、第３バリア膜４４Ｃを形成し、第３バリア膜４４Ｃ内に第３金属膜４５Ｃを形成することができる。第３バリア膜４４Ｃは、金属窒化物を含むことができ、第３金属膜４５Ｃは、タングステン（Ｗ）、モリブデン（Ｍｏ）などの金属を含むことができる。
【0069】
第１バリア膜４４Ａ、第２バリア膜４４Ｂ、および第３バリア膜４４Ｃは、同時に形成されるか、別個の工程で形成されてもよい。第１金属膜４５Ａ、第２金属膜４５Ｂ、および第３金属膜４５Ｃは、同時に形成されるか、別個の工程で形成されてもよい。次に、第１金属膜４５Ａを平坦化し、洗浄工程を実施することができる。
【0070】
前述のような製造方法によれば、犠牲パターン３３Ａをシリサイド膜に代替することにより、シリサイドゲート電極３３Ｂを形成することができる。ポリシリコン膜および金属膜／シリサイド膜を含む多層構造としてゲート電極を形成する場合、ポリシリコン膜内部のドーパント空乏（ｄｏｐａｎｔ ｄｅｐｌｅｔｉｏｎ）を減少させるために不純物注入工程を行う。これとは異なり、シリサイドゲート電極３３Ｂは、このような工程を省略可能なため、工程を単純化することができ、製造費用を節減することができる。
【0071】
エピタキシャル成長工程を用いて第１エピタキシャルパターン３８Ａおよび第２エピタキシャルパターン３８Ｂを形成することができる。第１／第２エピタキシャルパターン３８Ａ、３８Ｂを介して基板３０とシリサイドソース／ドレインコンタクト３９Ａ、３９Ｂとの間の距離を増加させることにより、ジャンクションリークを改善することができる。シリサイドゲート電極３３Ｂと異なるレベルにシリサイドソースコンタクト３９Ａおよびシリサイドドレインコンタクト３９Ｂを形成することにより、シリサイドゲート電極３３Ｂとシリサイドソース／ドレインコンタクト３９Ａ、３９Ｂとの間の寄生キャパシタンスを減少させることができる。
【0072】
以上、添付した図面を参照して、本発明の技術的思想による実施例を説明したが、これは本発明の概念による実施例を説明するためのものに過ぎず、本発明は上記の実施例に限定されない。特許請求の範囲に記載された本発明の技術的思想を逸脱しない範囲内で、本発明の属する技術分野における通常の知識を有する者によって実施例に対する多様な形態の置換、変形および変更が可能であり、これも本発明の範囲に属する。
【符号の説明】
【0073】
１０：基板
１１：素子分離膜
１２：ゲート絶縁膜
２０：基板
２１：素子分離膜
２２Ａ：第１ゲート絶縁膜
２２Ｂ：第２ゲート絶縁膜
３０：基板
３１：素子分離膜
３２：ゲート絶縁膜
３３：犠牲膜
３３Ａ：犠牲パターン
３３Ｂ：シリサイドゲート電極
３４：ハードマスク膜
３４Ａ：ハードマスクパターン
３５：スペーサ
３６：第１層間絶縁膜
３８：エピタキシャル膜
３８Ａ：第１エピタキシャルパターン
３８Ｂ：第２エピタキシャルパターン
３９Ａ：シリサイドソースコンタクト
３９Ｂ：シリサイドドレインコンタクト
４１：第２層間絶縁膜
４４Ａ：第１バリア膜
４４Ｂ：第２バリア膜
４４Ｃ：第３バリア膜
４５Ａ：第１金属膜
４５Ｂ：第２金属膜
４５Ｃ：第３金属膜
Ｇ：シリサイドゲート電極
ＥＰ１、ＥＰ１１、ＥＰ２１：第１エピタキシャルパターン
ＥＰ２、ＥＰ１２、ＥＰ２２：第２エピタキシャルパターン
Ｓ：ソースコンタクト
Ｄ：ドレインコンタクト
ＳＰ：スペーサ
ＩＣ１：第１インターコネクション構造
ＩＣ２：第２インターコネクション構造
ＩＣ３：第３インターコネクション構造
ＩＬ１：第１層間絶縁膜
ＩＬ２：第２層間絶縁膜
ＢＰ１：第１ボンディングパッド
ＢＰ２：第２ボンディングパッド
ＣＡ：セルアレイ
ＧＳＴ：ゲート構造
ＧＬ：ゲートライン
ＩＬ：絶縁膜
ＳＳ：ソース構造
ＣＨ：チャネル構造
ＰＣ：周辺回路
ＰＣ１：第１回路
ＰＣ２：第２回路
ＷＦ１：第１ウエハ
ＷＦ２：第２ウエハ
ＧＰ：ゲートパターン
１１：素子分離膜
１２：ゲート絶縁膜
２０：基板
２１：素子分離膜
２２Ａ：第１ゲート絶縁膜
２２Ｂ：第２ゲート絶縁膜
３０：基板
３１：素子分離膜
３２：ゲート絶縁膜
３３：犠牲膜
３３Ａ：犠牲パターン
３３Ｂ：シリサイドゲート電極
３４：ハードマスク膜
３４Ａ：ハードマスクパターン
３５：スペーサ
３６：第１層間絶縁膜
３８：エピタキシャル膜
３８Ａ：第１エピタキシャルパターン
３８Ｂ：第２エピタキシャルパターン
３９Ａ：シリサイドソースコンタクト
３９Ｂ：シリサイドドレインコンタクト
４１：第２層間絶縁膜
４４Ａ：第１バリア膜
４４Ｂ：第２バリア膜
４４Ｃ：第３バリア膜
４５Ａ：第１金属膜
４５Ｂ：第２金属膜
４５Ｃ：第３金属膜
Ｇ：シリサイドゲート電極
ＥＰ１、ＥＰ１１、ＥＰ２１：第１エピタキシャルパターン
ＥＰ２、ＥＰ１２、ＥＰ２２：第２エピタキシャルパターン
Ｓ：ソースコンタクト
Ｄ：ドレインコンタクト
ＳＰ：スペーサ
ＩＣ１：第１インターコネクション構造
ＩＣ２：第２インターコネクション構造
ＩＣ３：第３インターコネクション構造
ＩＬ１：第１層間絶縁膜
ＩＬ２：第２層間絶縁膜
ＢＰ１：第１ボンディングパッド
ＢＰ２：第２ボンディングパッド
ＣＡ：セルアレイ
ＧＳＴ：ゲート構造
ＧＬ：ゲートライン
ＩＬ：絶縁膜
ＳＳ：ソース構造
ＣＨ：チャネル構造
ＰＣ：周辺回路
ＰＣ１：第１回路
ＰＣ２：第２回路
ＷＦ１：第１ウエハ
ＷＦ２：第２ウエハ
ＧＰ：ゲートパターン
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図3H】
【図3I】
【図3J】