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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024141210
(43)【公開日】2024-10-10
(54)【発明の名称】半導体素子および半導体デバイス
(51)【国際特許分類】
H01L 21/768 20060101AFI20241003BHJP
H01L 21/3205 20060101ALI20241003BHJP
【ＦＩ】
H01L21/90 B
H01L21/88 J
H01L21/88 M
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2023052726
(22)【出願日】2023-03-29
(71)【出願人】
【識別番号】306037311
【氏名又は名称】富士フイルム株式会社
(74)【代理人】
【識別番号】100152984
【弁理士】
【氏名又は名称】伊東 秀明
(74)【代理人】
【識別番号】100148080
【弁理士】
【氏名又は名称】三橋 史生
(72)【発明者】
【氏名】黒岡 俊次
【テーマコード（参考）】
5F033
【Ｆターム（参考）】
5F033HH11
5F033HH18
5F033JJ11
5F033JJ18
5F033KK11
5F033KK18
5F033MM01
5F033MM12
5F033MM13
5F033NN05
5F033NN07
5F033PP06
5F033PP14
5F033PP27
5F033QQ07
5F033QQ11
5F033QQ48
5F033QQ73
5F033QQ76
5F033RR04
5F033SS11
5F033SS27
5F033TT07
5F033VV16
5F033WW01
5F033WW02
5F033XX08
(57)【要約】
【課題】本発明は、配線抵抗の低い銅配線を有する半導体素子および半導体デバイスを提供することを課題とする。
【解決手段】基材と、基材に形成された溝の内部に設けられた銅配線層と、銅配線層の表面の一部に設けられ、かつ、銅配線層と電気的に接続された複数の端子とを有する半導体素子であって、銅配線層の厚さが１～３０μｍであり、複数の端子の表面の合計面積が半導体素子の一方の表面の面積の５％以上であり、複数の端子の高さが０μｍ超２０μｍ以下である、半導体素子。
【選択図】なし
【解決手段】基材と、基材に形成された溝の内部に設けられた銅配線層と、銅配線層の表面の一部に設けられ、かつ、銅配線層と電気的に接続された複数の端子とを有する半導体素子であって、銅配線層の厚さが１～３０μｍであり、複数の端子の表面の合計面積が半導体素子の一方の表面の面積の５％以上であり、複数の端子の高さが０μｍ超２０μｍ以下である、半導体素子。
【選択図】なし
【特許請求の範囲】
【請求項1】
基材と、前記基材の表面に形成された溝の内部に設けられた銅配線層と、前記銅配線層の表面の一部に設けられ、かつ、前記銅配線層と電気的に接続された複数の端子とを有する半導体素子であって、
前記銅配線層の厚さが、１～３０μｍであり、
前記複数の端子の表面の合計面積が、前記半導体素子の一方の表面の面積の５％以上であり、
前記複数の端子の高さが、いずれも０μｍ超２０μｍ以下である、半導体素子。
前記銅配線層の厚さが、１～３０μｍであり、
前記複数の端子の表面の合計面積が、前記半導体素子の一方の表面の面積の５％以上であり、
前記複数の端子の高さが、いずれも０μｍ超２０μｍ以下である、半導体素子。
【請求項2】
前記基材の表面の少なくとも一部、前記溝の内壁の少なくとも一部、および、前記銅配線層の表面の一部に、絶縁層を有する、請求項１に記載の半導体素子。
【請求項3】
前記複数の端子の一方の端部が、前記絶縁層に対して立設されている、請求項２に記載の半導体素子。
【請求項4】
前記絶縁層が、二酸化ケイ素を含む、請求項２または３に記載の半導体素子。
【請求項5】
前記銅配線層の厚さが、２～１５μｍである、請求項１～３のいずれか１項に記載の半導体素子。
【請求項6】
前記複数の端子が銅端子である、請求項１～３のいずれか１項に記載の半導体素子。
【請求項7】
更に、ヒートスプレッダを有する、請求項１～３のいずれか１項に記載の半導体素子。
【請求項8】
パワー半導体デバイスに用いる、請求項１～３のいずれか１項に記載の半導体素子。
【請求項9】
複数の半導体素子が電気的に接続された積層体を含む半導体デバイスであって、
前記複数の半導体素子の少なくとも１つが、請求項１～３のいずれか１項に記載の半導体素子であり、
前記複数の半導体素子が、異方導電性部材を介して電気的に接続されている、半導体デバイス。
前記複数の半導体素子の少なくとも１つが、請求項１～３のいずれか１項に記載の半導体素子であり、
前記複数の半導体素子が、異方導電性部材を介して電気的に接続されている、半導体デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子および半導体デバイスに関する。
【背景技術】
【0002】
ＬＳＩ（Large Scale Integration）配線には銅配線が用いられている。
例えば、特許文献１には、所定のバリアメタル膜に積層された銅配線を有する半導体装置が記載されている（［請求項１］）。
例えば、特許文献１には、所定のバリアメタル膜に積層された銅配線を有する半導体装置が記載されている（［請求項１］）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１０－１２３５８６号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明者は、特許文献１に記載された半導体装置について検討を行った結果、銅配線の配線抵抗が高く、改善の余地があることを明らかとした。
【0005】
そこで、本発明は、配線抵抗の低い銅配線を有する半導体素子および半導体デバイスを提供することを課題とする。
【課題を解決するための手段】
【0006】
本発明者らは、上記課題を達成すべく鋭意研究した結果、銅配線層の厚みを１～３０μｍとすることで、配線抵抗を低くできることを見出し、本発明を完成させた。
すなわち、以下の構成により上記課題を達成することができることを見出した。
すなわち、以下の構成により上記課題を達成することができることを見出した。
【0007】
［１］ 基材と、基材の表面に形成された溝の内部に設けられた銅配線層と、銅配線層の表面の一部に設けられ、かつ、銅配線層と電気的に接続された複数の端子とを有する半導体素子であって、
銅配線層の厚さが、１～３０μｍであり、
複数の端子の表面の合計面積が、半導体素子の一方の表面の面積の５％以上であり、
複数の端子の高さが、いずれも０μｍ超２０μｍ以下である、半導体素子。
［２］ 基材の表面の少なくとも一部、溝の内壁の少なくとも一部、および、銅配線層の表面の一部に、絶縁層を有する、［１］に記載の半導体素子。
［３］ 複数の端子の一方の端部が、絶縁層に対して立設されている、［２］に記載の半導体素子。
［４］ 絶縁層が、二酸化ケイ素を含む、［２］または［３］に記載の半導体素子。
［５］ 銅配線層の厚さが、２～１５μｍである、［１］～［４］のいずれかに記載の半導体素子。
［６］ 複数の端子が銅端子である、［１］～［５］のいずれかに記載の半導体素子。
［７］ 更に、ヒートスプレッダを有する、［１］～［６］のいずれかに記載の半導体素子。
［８］ パワー半導体デバイスに用いる、［１］～［７］のいずれかに記載の半導体素子。
［９］ 複数の半導体素子が電気的に接続された積層体を含む半導体デバイスであって、
複数の半導体素子の少なくとも１つが、［１］～［８］のいずれかに記載の半導体素子であり、
複数の半導体素子が、異方導電性部材を介して電気的に接続されている、半導体デバイス。
銅配線層の厚さが、１～３０μｍであり、
複数の端子の表面の合計面積が、半導体素子の一方の表面の面積の５％以上であり、
複数の端子の高さが、いずれも０μｍ超２０μｍ以下である、半導体素子。
［２］ 基材の表面の少なくとも一部、溝の内壁の少なくとも一部、および、銅配線層の表面の一部に、絶縁層を有する、［１］に記載の半導体素子。
［３］ 複数の端子の一方の端部が、絶縁層に対して立設されている、［２］に記載の半導体素子。
［４］ 絶縁層が、二酸化ケイ素を含む、［２］または［３］に記載の半導体素子。
［５］ 銅配線層の厚さが、２～１５μｍである、［１］～［４］のいずれかに記載の半導体素子。
［６］ 複数の端子が銅端子である、［１］～［５］のいずれかに記載の半導体素子。
［７］ 更に、ヒートスプレッダを有する、［１］～［６］のいずれかに記載の半導体素子。
［８］ パワー半導体デバイスに用いる、［１］～［７］のいずれかに記載の半導体素子。
［９］ 複数の半導体素子が電気的に接続された積層体を含む半導体デバイスであって、
複数の半導体素子の少なくとも１つが、［１］～［８］のいずれかに記載の半導体素子であり、
複数の半導体素子が、異方導電性部材を介して電気的に接続されている、半導体デバイス。
【発明の効果】
【0008】
本発明によれば、配線抵抗の低い銅配線を有する半導体素子および半導体デバイスを提供することができる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
以下、本発明について詳細に説明する。
以下に記載する構成要件の説明は、本発明の代表的な実施態様に基づいてなされることがあるが、本発明はそのような実施態様に限定されるものではない。
なお、本明細書において、「～」を用いて表される数値範囲は、「～」の前後に記載される数値を下限値および上限値として含む範囲を意味する。
以下に記載する構成要件の説明は、本発明の代表的な実施態様に基づいてなされることがあるが、本発明はそのような実施態様に限定されるものではない。
なお、本明細書において、「～」を用いて表される数値範囲は、「～」の前後に記載される数値を下限値および上限値として含む範囲を意味する。
【0011】
［半導体素子］
本発明の半導体素子は、基材と、基材の表面に形成された溝の内部に設けられた銅配線層と、銅配線層の表面の一部に設けられ、かつ、銅配線層と電気的に接続された複数の端子とを有する半導体素子である。
また、本発明の半導体素子は、銅配線層の厚さが１～３０μｍであり、複数の端子の表面の合計面積が半導体素子の一方の表面の面積の５％以上であり、複数の端子の高さが０μｍ超２０μｍ以下である。
また、本発明の半導体素子は、基材の表面の少なくとも一部、溝の内壁の少なくとも一部、および、銅配線層の表面の一部に、絶縁層を有していることが好ましい。
本発明の半導体素子は、基材と、基材の表面に形成された溝の内部に設けられた銅配線層と、銅配線層の表面の一部に設けられ、かつ、銅配線層と電気的に接続された複数の端子とを有する半導体素子である。
また、本発明の半導体素子は、銅配線層の厚さが１～３０μｍであり、複数の端子の表面の合計面積が半導体素子の一方の表面の面積の５％以上であり、複数の端子の高さが０μｍ超２０μｍ以下である。
また、本発明の半導体素子は、基材の表面の少なくとも一部、溝の内壁の少なくとも一部、および、銅配線層の表面の一部に、絶縁層を有していることが好ましい。
【0012】
図１は、本発明の半導体素子の一例を表す模式的断面図である。
図１に示す半導体素子１０は、基材１と、基材１に形成された溝２の内部に設けられた銅配線層３と、銅配線層３の表面の一部に設けられ、かつ、銅配線層３と電気的に接続された複数の端子４とを有する半導体素子である。
また、図１に示す半導体素子１０は、基材１の表面、溝２の内壁（側壁および底面）、ならびに、銅配線層３の表面に、絶縁層５を有している。
また、図１に示す半導体素子１０は、溝２の内壁に設けられた絶縁層５の表面にバリアメタル層６を有している。すなわち、溝２の内部には、溝の内壁から、絶縁層５とバリアメタル層６と配線層３とがこの順に設けられている。
また、図１に示す半導体素子１０は、複数の端子４の側面にバリアメタル層８を有している。
図１に示す半導体素子１０は、基材１と、基材１に形成された溝２の内部に設けられた銅配線層３と、銅配線層３の表面の一部に設けられ、かつ、銅配線層３と電気的に接続された複数の端子４とを有する半導体素子である。
また、図１に示す半導体素子１０は、基材１の表面、溝２の内壁（側壁および底面）、ならびに、銅配線層３の表面に、絶縁層５を有している。
また、図１に示す半導体素子１０は、溝２の内壁に設けられた絶縁層５の表面にバリアメタル層６を有している。すなわち、溝２の内部には、溝の内壁から、絶縁層５とバリアメタル層６と配線層３とがこの順に設けられている。
また、図１に示す半導体素子１０は、複数の端子４の側面にバリアメタル層８を有している。
【0013】
〔基材〕
本発明の半導体素子が有する基材の組成は、特に限定されるものではない。
基材の組成としては、例えば、ダイヤモンド、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、炭化珪素（ＳｉＣ）、ガリウムひ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、酸化ガリウム、および、シリコン・オン・インシュレータ（ＳＯＩ）等が挙げられる。
これらのうち、シリコンが好ましい。
本発明の半導体素子が有する基材の組成は、特に限定されるものではない。
基材の組成としては、例えば、ダイヤモンド、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、炭化珪素（ＳｉＣ）、ガリウムひ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、酸化ガリウム、および、シリコン・オン・インシュレータ（ＳＯＩ）等が挙げられる。
これらのうち、シリコンが好ましい。
【0014】
基材の厚さ（図１においては符号ｈ１で表される部分）は特に限定されないが、後述する銅配線層の厚さが１～３０μｍであるため、４５～１０００μｍであることが好ましく、４５～１００μｍであることがより好ましい。
ここで、基材の厚さは、顕微鏡を用いて、半導体素子の切断断面の断面観察を行い、基材の厚さを１０箇所測定した際の平均値として算出することができる。なお、後述する溝の深さ、銅配線層の厚さ、端子の高さ、絶縁層の厚さ、バリアメタル層の厚さについても、同様の方法で測定した平均値として算出することができる。
ここで、基材の厚さは、顕微鏡を用いて、半導体素子の切断断面の断面観察を行い、基材の厚さを１０箇所測定した際の平均値として算出することができる。なお、後述する溝の深さ、銅配線層の厚さ、端子の高さ、絶縁層の厚さ、バリアメタル層の厚さについても、同様の方法で測定した平均値として算出することができる。
【0015】
基材に設けられる溝の大きさは特に限定されないが、後述する銅配線層の厚さが１～３０μｍであるため、溝の深さは、１～２５μｍであることが好ましく、１～２１μｍであることがより好ましい。
また、溝の幅は、２～５０μｍであることが好ましく、２～２２μｍであることがより好ましい。
また、溝の幅は、２～５０μｍであることが好ましく、２～２２μｍであることがより好ましい。
【0016】
〔銅配線層〕
本発明の半導体素子が有する銅配線層に用いられる銅は、純銅であってもよく、導電性を有する範囲で銅合金であってもよい。
また、銅配線層を構成する銅層は、１層のみからなるものであってもよく、２層以上の積層体であってもよい。例えば、純銅からなる純銅層上に、銅合金からなる銅合金層を有していてもよく、第１の銅合金層上に第２の銅合金層を有するものであってもよい。
また、銅合金において、銅以外の元素は、導電性を有するものであれば特に限定されず、例えば、ニッケル、マンガン、亜鉛等が挙げられる。
本発明の半導体素子が有する銅配線層に用いられる銅は、純銅であってもよく、導電性を有する範囲で銅合金であってもよい。
また、銅配線層を構成する銅層は、１層のみからなるものであってもよく、２層以上の積層体であってもよい。例えば、純銅からなる純銅層上に、銅合金からなる銅合金層を有していてもよく、第１の銅合金層上に第２の銅合金層を有するものであってもよい。
また、銅合金において、銅以外の元素は、導電性を有するものであれば特に限定されず、例えば、ニッケル、マンガン、亜鉛等が挙げられる。
【0017】
銅配線層の厚さ（図１においては符号ｈ３で表される部分）は、上述した通り、１～３０μｍであるが、配線抵抗がより小さくなり、信頼性（耐久性）が良好となる理由から、１～２０μｍであることが好ましく、２～１５μｍであることがより好ましく、３～１２μｍであることが更に好ましく、５～１０μｍであることが特に好ましい。
【0018】
〔端子〕
本発明の半導体素子は、上述した銅配線層の表面の一部に設けられ、かつ、上述した銅配線層と電気的に接続された複数の端子を有する。
本発明の半導体素子は、上述した銅配線層の表面の一部に設けられ、かつ、上述した銅配線層と電気的に接続された複数の端子を有する。
【0019】
本発明においては、複数の端子の表面の合計面積が半導体素子の一方の表面の面積の５％以上であり、１０％以上であることが好ましく、１０～４０％であることがより好ましく、１０～３０％であることが更に好ましく、１５～２５％であることが特に好ましい。なお、半導体素子の一方の表面の面積に対する複数の端子の表面の合計面積を「端子の面積比」とも略す。
ここで、「複数の端子の表面の合計面積」とは、半導体素子を上部正面から観察した際の各端子の面積の合計値をいう。
また、「半導体素子の一方の表面の面積」とは、半導体素子を上部正面から観察した際の、銅配線層および複数の端子が設けられた側の半導体素子の面積をいう。
ここで、「複数の端子の表面の合計面積」とは、半導体素子を上部正面から観察した際の各端子の面積の合計値をいう。
また、「半導体素子の一方の表面の面積」とは、半導体素子を上部正面から観察した際の、銅配線層および複数の端子が設けられた側の半導体素子の面積をいう。
【0020】
複数の端子の高さ（図１においては符号ｈ４で表される部分）は、上述した通り、いずれも０μｍ超２０μｍ以下であり、０μｍ超５μｍ以下であることが好ましく、０．１～５μｍであることがより好ましく、０．５～５μｍであることが更に好ましい。
また、複数の端子は、円柱形状であることが好ましく、直径が２５μｍ以下の円柱形状であることが好ましく、直径が２～１０μｍの円柱形状であることがより好ましい。
同様に、複数の端子は、矩形柱形状であることが好ましく、対角線が２５μｍ以下の矩形柱形状であることが好ましく、直径が２～１０μｍの矩形柱形状であることがより好ましい。
また、複数の端子は、円柱形状であることが好ましく、直径が２５μｍ以下の円柱形状であることが好ましく、直径が２～１０μｍの円柱形状であることがより好ましい。
同様に、複数の端子は、矩形柱形状であることが好ましく、対角線が２５μｍ以下の矩形柱形状であることが好ましく、直径が２～１０μｍの矩形柱形状であることがより好ましい。
【0021】
本発明においては、複数の端子の材料は、金属材料であれば特に限定されないが、銅材料からなる銅端子であることが好ましい。
ここで、銅材料としては、純銅および銅合金が挙げられる。
また、銅合金において、銅以外の元素は、導電性を有するものであれば特に限定されず、例えば、ニッケル、マンガン、亜鉛等が挙げられる。
ここで、銅材料としては、純銅および銅合金が挙げられる。
また、銅合金において、銅以外の元素は、導電性を有するものであれば特に限定されず、例えば、ニッケル、マンガン、亜鉛等が挙げられる。
【0022】
また、本発明においては、本発明の半導体素子が絶縁層を有している場合、複数の端子の一方の端部が、絶縁層に対して立設されていることが好ましい。
ここで、「複数の端子の一方の端部」とは、銅配線層と接続している側とは反対側の端部のことをいう。
端部における絶縁層から突出している部分の長さ（高さ）は、０μｍ超２０μｍ以下であることが好ましく、０μｍ超５μｍ以下であることがより好ましく、０．１～５μｍであることが更に好ましく、０．５～５μｍであることが特に好ましい。
ここで、「複数の端子の一方の端部」とは、銅配線層と接続している側とは反対側の端部のことをいう。
端部における絶縁層から突出している部分の長さ（高さ）は、０μｍ超２０μｍ以下であることが好ましく、０μｍ超５μｍ以下であることがより好ましく、０．１～５μｍであることが更に好ましく、０．５～５μｍであることが特に好ましい。
【0023】
〔絶縁層〕
本発明の半導体素子は、上述した通り、基材の表面の少なくとも一部、溝の内壁の少なくとも一部、および、銅配線層の表面の一部に、絶縁層を有していることが好ましい。
ここで、絶縁層としては、電気的な絶縁性を有するものであれば特に限定されず、例えば、シリコン、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低誘電率誘電体、または、これらの任意の組み合わせたものなどを含む層が挙げられる。
これらのうち、絶縁層としては、二酸化ケイ素を含む層であることが好ましい。
本発明の半導体素子は、上述した通り、基材の表面の少なくとも一部、溝の内壁の少なくとも一部、および、銅配線層の表面の一部に、絶縁層を有していることが好ましい。
ここで、絶縁層としては、電気的な絶縁性を有するものであれば特に限定されず、例えば、シリコン、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低誘電率誘電体、または、これらの任意の組み合わせたものなどを含む層が挙げられる。
これらのうち、絶縁層としては、二酸化ケイ素を含む層であることが好ましい。
【0024】
絶縁層の厚さは、設けられる位置によって異なるため特に限定さないが、概ね０．１～５μｍであることが好ましく、０．１～１μｍであることがより好ましい。
【0025】
〔バリアメタル層〕
本発明の半導体素子は、図１に示した通り、溝の内壁に設けられた絶縁層の表面にバリアメタル層を有していることが好ましい。
同様に、本発明の半導体素子は、図１に示した通り、端子の側面にバリアメタル層を有していることが好ましい。
ここで、バリアメタル層としては、銅配線に含まれる銅の拡散を抑制できるものであれば特に限定されないが、チタンを含む合金で構成された層であることが好ましく、チタンおよびタンタルを含む合金で構成された層であることがより好ましい。
本発明の半導体素子は、図１に示した通り、溝の内壁に設けられた絶縁層の表面にバリアメタル層を有していることが好ましい。
同様に、本発明の半導体素子は、図１に示した通り、端子の側面にバリアメタル層を有していることが好ましい。
ここで、バリアメタル層としては、銅配線に含まれる銅の拡散を抑制できるものであれば特に限定されないが、チタンを含む合金で構成された層であることが好ましく、チタンおよびタンタルを含む合金で構成された層であることがより好ましい。
【0026】
バリアメタル層の厚さは、５～１００ｎｍであることが好ましく、１０～８０ｎｍであることがより好ましい。
【0027】
〔ヒートスプレッダ〕
本発明の半導体素子は、ヒートスプレッダを有していることが好ましい。
ヒートスプレッダとしては、例えば、フィン、空気または水の流路を持ったケース、グリースを介して設けられた板状の金属部材等の部材が挙げられる。
また、ヒートスプレッダを設ける位置は特に限定されないが、接合面の周囲（裏面または側方）に配置することが好ましい。
本発明の半導体素子は、ヒートスプレッダを有していることが好ましい。
ヒートスプレッダとしては、例えば、フィン、空気または水の流路を持ったケース、グリースを介して設けられた板状の金属部材等の部材が挙げられる。
また、ヒートスプレッダを設ける位置は特に限定されないが、接合面の周囲（裏面または側方）に配置することが好ましい。
【0028】
〔半導体素子の例〕
本発明の半導体素子において、半導体素子の機能は、半導体素子の動作により区別される。半導体の機能としては、例えば、ＣＰＵ（Central Processing Unit）、ＧＰＵ（Graphics Processing Unit）等の演算、メモリ等の記憶、コンバータ等の変換、フィルタ、および、センシング等が挙げられる。また、これらの機能が１つのチップまたはユニットにまとめられた場合には、まとめられた状態で機能が特定される。特定された機能が異なる場合には、異なる半導体素子である。
本発明の半導体素子において、半導体素子の機能は、半導体素子の動作により区別される。半導体の機能としては、例えば、ＣＰＵ（Central Processing Unit）、ＧＰＵ（Graphics Processing Unit）等の演算、メモリ等の記憶、コンバータ等の変換、フィルタ、および、センシング等が挙げられる。また、これらの機能が１つのチップまたはユニットにまとめられた場合には、まとめられた状態で機能が特定される。特定された機能が異なる場合には、異なる半導体素子である。
【0029】
また、本発明の半導体素子は、上述した通り、銅配線層の厚さが１～３０μｍであり、複数の端子の表面の合計面積が半導体素子の一方の表面の面積の５％以上であり、複数の端子の高さが０μｍ超２０μｍ以下となる構成を有してれば、その種類は特に限定されない。
半導体素子としては、より具体的には、例えば、ロジックＬＳＩ（Large Scale Integration）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field Programmable Gate Array）、ＡＳＳＰ（Application Specific Standard Product）、マイクロプロセッサ（例えば、ＣＰＵ、ＧＰＵ等）、メモリ（例えば、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、ＨＭＣ（Hybrid Memory Cube）、ＭＲＡＭ（MagneticRAM）とＰＣＭ（Phase-Change Memory）、ＲｅＲＡＭ（Resistive RAM）、ＦｅＲＡＭ（Ferroelectric RAM）、フラッシュメモリ等）、ＬＥＤ（Light Emitting Diode）、パワー半導体デバイス、アナログＩＣ（Integrated Circuit）、ＤＣ（Direct Current）－ＤＣ（Direct Current）コンバータ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、加速度センサー、圧力センサー、振動子、ジャイロセンサ等のＭＥＭＳ（Micro Electro Mechanical Systems）、ＧＰＳ（Global Positioning System）、ＦＭ（Frequency Modulation）、ＮＦＣ（Nearfieldcommunication）、ＲＦＥＭ（RF Expansion Module）、ＭＭＩＣ（Monolithic Microwave Integrated Circuit）、ＷＬＡＮ（WirelessLocalAreaNetwork）、ディスクリート素子、ＢＳＩ（Back Side Illumination）、ＣＩＳ（Contact Image Sensor）、カメラモジュール、Passiveデバイス、ＳＡＷ（Surface Acoustic Wave）フィルタ、ＲＦ（Radio Frequency）フィルタ、ＲＦＩＰＤ（Radio Frequency Integrated Passive Devices）、ＢＢ（Broadband）等が挙げられる。
これらのうち、パワー半導体デバイスに用いる半導体素子であることが好ましい。
半導体素子としては、より具体的には、例えば、ロジックＬＳＩ（Large Scale Integration）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field Programmable Gate Array）、ＡＳＳＰ（Application Specific Standard Product）、マイクロプロセッサ（例えば、ＣＰＵ、ＧＰＵ等）、メモリ（例えば、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、ＨＭＣ（Hybrid Memory Cube）、ＭＲＡＭ（MagneticRAM）とＰＣＭ（Phase-Change Memory）、ＲｅＲＡＭ（Resistive RAM）、ＦｅＲＡＭ（Ferroelectric RAM）、フラッシュメモリ等）、ＬＥＤ（Light Emitting Diode）、パワー半導体デバイス、アナログＩＣ（Integrated Circuit）、ＤＣ（Direct Current）－ＤＣ（Direct Current）コンバータ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、加速度センサー、圧力センサー、振動子、ジャイロセンサ等のＭＥＭＳ（Micro Electro Mechanical Systems）、ＧＰＳ（Global Positioning System）、ＦＭ（Frequency Modulation）、ＮＦＣ（Nearfieldcommunication）、ＲＦＥＭ（RF Expansion Module）、ＭＭＩＣ（Monolithic Microwave Integrated Circuit）、ＷＬＡＮ（WirelessLocalAreaNetwork）、ディスクリート素子、ＢＳＩ（Back Side Illumination）、ＣＩＳ（Contact Image Sensor）、カメラモジュール、Passiveデバイス、ＳＡＷ（Surface Acoustic Wave）フィルタ、ＲＦ（Radio Frequency）フィルタ、ＲＦＩＰＤ（Radio Frequency Integrated Passive Devices）、ＢＢ（Broadband）等が挙げられる。
これらのうち、パワー半導体デバイスに用いる半導体素子であることが好ましい。
【0030】
〔半導体素子の作製方法〕
本発明の半導体素子を作製する方法は特に限定されないが、例えば、図２Ａ～図２Ｋに示す方法、すなわち、基材１に所定の開口パターンを有するレジスト層（図示せず）を設ける第１工程（図１Ａ）と、図示しないレジスト層の開口部から基材１にエッチング処理を施して溝２を設け、図示しないレジスト層を除去する第２工程（図２Ｂ）と、基材１および溝２に絶縁層５ａを形成する第３工程（図２Ｃ）と、物理気相成長（Physical Vapor Deposition：ＰＶＤ）法により、絶縁層５ａの表面にバリアメタル層６を形成する第４工程（図２Ｄ）と、電解めっきにより、銅めっき層３ａを形成する第５工程（図２Ｅ）と、基材１の表面が露出するまで表面を化学的機械研磨（Chemical Mechanical Polishing：ＣＭＰ）し、銅配線層３を形成する第６工程（図２Ｆ）と、端子に対応する位置にマスクパターンを有するレジスト層（図示せず）を設ける第７工程と、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法により貫通孔７を有する絶縁層５ｂを形成し、図示しないレジスト層を除去する第８工程（図２Ｇ）と、ＰＶＤ法により、絶縁層５ｂおよび貫通孔７にバリアメタル層８を形成する第９工程（図２Ｈ）と、電解めっきにより、金属層４ａを形成する第１０工程（図２Ｉ）と、表面を化学的機械研磨し、貫通孔７内の金属からなる端子４を露出させる第１１工程（図２Ｊ）と、プラズマ処理により絶縁層５ｂの厚み方向の一部を除去し、端子４の端部を絶縁層５ｂから突出させる第１２工程（図２Ｋ）とを、この順に有する方法が好ましい。
本発明の半導体素子を作製する方法は特に限定されないが、例えば、図２Ａ～図２Ｋに示す方法、すなわち、基材１に所定の開口パターンを有するレジスト層（図示せず）を設ける第１工程（図１Ａ）と、図示しないレジスト層の開口部から基材１にエッチング処理を施して溝２を設け、図示しないレジスト層を除去する第２工程（図２Ｂ）と、基材１および溝２に絶縁層５ａを形成する第３工程（図２Ｃ）と、物理気相成長（Physical Vapor Deposition：ＰＶＤ）法により、絶縁層５ａの表面にバリアメタル層６を形成する第４工程（図２Ｄ）と、電解めっきにより、銅めっき層３ａを形成する第５工程（図２Ｅ）と、基材１の表面が露出するまで表面を化学的機械研磨（Chemical Mechanical Polishing：ＣＭＰ）し、銅配線層３を形成する第６工程（図２Ｆ）と、端子に対応する位置にマスクパターンを有するレジスト層（図示せず）を設ける第７工程と、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法により貫通孔７を有する絶縁層５ｂを形成し、図示しないレジスト層を除去する第８工程（図２Ｇ）と、ＰＶＤ法により、絶縁層５ｂおよび貫通孔７にバリアメタル層８を形成する第９工程（図２Ｈ）と、電解めっきにより、金属層４ａを形成する第１０工程（図２Ｉ）と、表面を化学的機械研磨し、貫通孔７内の金属からなる端子４を露出させる第１１工程（図２Ｊ）と、プラズマ処理により絶縁層５ｂの厚み方向の一部を除去し、端子４の端部を絶縁層５ｂから突出させる第１２工程（図２Ｋ）とを、この順に有する方法が好ましい。
【0031】
［半導体デバイス］
本発明の半導体デバイスは、複数の半導体素子が電気的に接続された積層体を含む半導体デバイスであって、複数の半導体素子の少なくとも１つが、上述した本発明の半導体素子であり、また、複数の半導体素子が、異方導電性部材を介して電気的に接続されている、半導体デバイスである。
図３は、本発明の半導体デバイスの一例を表す模式的断面図である。
図３に示す半導体デバイス１０は、２つの半導体素子がいずれも上述した本発明の半導体素子１０であり、これらが、異方導電性部材２０を介して電気的に接続されている態様を表す。
本発明の半導体デバイスは、複数の半導体素子が電気的に接続された積層体を含む半導体デバイスであって、複数の半導体素子の少なくとも１つが、上述した本発明の半導体素子であり、また、複数の半導体素子が、異方導電性部材を介して電気的に接続されている、半導体デバイスである。
図３は、本発明の半導体デバイスの一例を表す模式的断面図である。
図３に示す半導体デバイス１０は、２つの半導体素子がいずれも上述した本発明の半導体素子１０であり、これらが、異方導電性部材２０を介して電気的に接続されている態様を表す。
【0032】
本発明においては、半導体デバイスは、複数の半導体素子が集まって特定の機能を発揮するものであるが、電気信号を伝達するだけのものも含まれる。
また、半導体デバイスは、例えば、２次元（２Ｄ）、２．５次元（２．５Ｄ）、又は３次元（３Ｄ）アーキテクチャの論理デバイスでもよい。
また、半導体デバイスとしては、例えば、複数のＤＲＡＭを積層したＤＲＡＭスタックでもよく、ＤＲＡＭスタックとロジックＬＳＩとが積層された構成でもよい。
また、半導体デバイスは、例えば、２次元（２Ｄ）、２．５次元（２．５Ｄ）、又は３次元（３Ｄ）アーキテクチャの論理デバイスでもよい。
また、半導体デバイスとしては、例えば、複数のＤＲＡＭを積層したＤＲＡＭスタックでもよく、ＤＲＡＭスタックとロジックＬＳＩとが積層された構成でもよい。
【0033】
また、半導体デバイスは、プリント配線板およびヒートシンク等を有する構成でもよい。
半導体デバイスは、上述した本発明の半導体素子以外に、デジタル、アナログまたは混合信号周辺回路を有する構成でもよい。より具体的には、半導体デバイスは、ページバッファ、行デコーダ、列デコーダ、センス増幅器、ドライバ、チャージポンプ、トランジスタ、ダイオード、抵抗器、または、コンデンサのうちの１つ以上を有する周辺デバイス層を備える構成でもよい。
半導体デバイスは、上述した本発明の半導体素子以外に、デジタル、アナログまたは混合信号周辺回路を有する構成でもよい。より具体的には、半導体デバイスは、ページバッファ、行デコーダ、列デコーダ、センス増幅器、ドライバ、チャージポンプ、トランジスタ、ダイオード、抵抗器、または、コンデンサのうちの１つ以上を有する周辺デバイス層を備える構成でもよい。
【0034】
また、半導体デバイスは、上述した本発明の半導体素子以外に、素子領域を有する構成でもよい。素子領域とは、電子素子として機能するための各種の素子構成回路等が形成された領域である。素子領域には、例えば、フラッシュメモリ等のようなメモリ回路、マイクロプロセッサおよびＦＰＧＡ（field-programmable gate array）等のような論理回路が形成された領域、無線タグ等の通信モジュール並びに配線が形成された領域である。素子領域には、これ以外にＭＥＭＳが形成されてもよい。ＭＥＭＳとしては、例えば、センサー、アクチュエーターおよびアンテナ等が挙げられる。センサーには、例えば、加速度、音、及び光等の各種のセンサーが含まれる。
【実施例0035】
以下に実施例に基づいて本発明を更に詳細に説明する。以下の実施例に示す材料、使用量、割合、処理内容、処理手順等は、本発明の趣旨を逸脱しない限り適宜変更することができる。したがって、本発明の範囲は以下に示す実施例により限定的に解釈されるべきものではない。
【0036】
［実施例１］
まず、Ｓｉ基材の表面に、レジスト材料を塗布し、レジスト層を形成した。その後、パターン露光した後、現像処理を施することにより、所定のパターンを有するレジスト層を設けた。
次いで、レジスト層の開口部からＳｉ基材に対して、フッ素系ガスを用いたエッチング処理を施して溝を設けた。その後、レジスト層を除去した。
次いで、酸素雰囲気中で加熱して、Ｓｉ基材の表面および溝に熱酸化膜（ＳｉＯ２）を形成した。
次いで、熱酸化膜の表面に、ＰＶＤＣＶＤ法にてＴｉからなるバリアメタル層を形成した。
次いで、電解めっきで銅めっき層を形成した。
次いで、Ｓｉ基材の表面が露出するまで表面に化学的機械研磨を施し、バリアメタル層および銅めっき層の一部を除去した。
次いで、化学的機械研磨処理を施した表面に、レジスト材料を塗布し、レジスト層を形成した。その後、パターン露光した後、現像処理を施すことにより、１０００個のＤａｉｓｙパターンを有するレジスト層を設けた。
次いで、ＣＶＤ処理で絶縁層（ＳｉＯ２）を形成した。その後、レジスト層を溶剤で除去した。
次いで、ＰＶＤ法でＴｉからなるバリアメタル層形成した。
次いで、電解めっきで銅めっき層を形成した。
次いで、化学的機械研磨を施し、絶縁層の表面が露出するまでバリアメタル層および銅めっき層の一部を除去し、表面を平坦化した。
次いで、フッ素と窒素ガスによるプラズマ処理を施し、絶縁層の表面を削ることにより、端子の端部を絶縁層から突出させた半導体素子を作製した。
作製した半導体素子について、銅配線層の厚さ、端子の表面積、および、端子の高さを上述した方法で測定した。結果を下記表１に示す。
まず、Ｓｉ基材の表面に、レジスト材料を塗布し、レジスト層を形成した。その後、パターン露光した後、現像処理を施することにより、所定のパターンを有するレジスト層を設けた。
次いで、レジスト層の開口部からＳｉ基材に対して、フッ素系ガスを用いたエッチング処理を施して溝を設けた。その後、レジスト層を除去した。
次いで、酸素雰囲気中で加熱して、Ｓｉ基材の表面および溝に熱酸化膜（ＳｉＯ２）を形成した。
次いで、熱酸化膜の表面に、ＰＶＤＣＶＤ法にてＴｉからなるバリアメタル層を形成した。
次いで、電解めっきで銅めっき層を形成した。
次いで、Ｓｉ基材の表面が露出するまで表面に化学的機械研磨を施し、バリアメタル層および銅めっき層の一部を除去した。
次いで、化学的機械研磨処理を施した表面に、レジスト材料を塗布し、レジスト層を形成した。その後、パターン露光した後、現像処理を施すことにより、１０００個のＤａｉｓｙパターンを有するレジスト層を設けた。
次いで、ＣＶＤ処理で絶縁層（ＳｉＯ２）を形成した。その後、レジスト層を溶剤で除去した。
次いで、ＰＶＤ法でＴｉからなるバリアメタル層形成した。
次いで、電解めっきで銅めっき層を形成した。
次いで、化学的機械研磨を施し、絶縁層の表面が露出するまでバリアメタル層および銅めっき層の一部を除去し、表面を平坦化した。
次いで、フッ素と窒素ガスによるプラズマ処理を施し、絶縁層の表面を削ることにより、端子の端部を絶縁層から突出させた半導体素子を作製した。
作製した半導体素子について、銅配線層の厚さ、端子の表面積、および、端子の高さを上述した方法で測定した。結果を下記表１に示す。
【0037】
［実施例２～８および比較例１］
銅配線層の厚さ（μｍ）、端子の面積比、および、端子の高さが、下記表１に示す値となるように製造条件を変更した以外は、実施例１と同様の方法で、半導体素子を作製した。
銅配線層の厚さ（μｍ）、端子の面積比、および、端子の高さが、下記表１に示す値となるように製造条件を変更した以外は、実施例１と同様の方法で、半導体素子を作製した。
【0038】
［評価］
〔配線抵抗〕
比較例１で作製した半導体素子を２個準備し、これらを、国際公開第２０１５／１１１５４２号の実施例１と同様の方法で作製した異方導電性部材を介して、２５０℃、５０ＭＰａの条件で接合し、半導体デバイスを作製し、チップの配線抵抗を測定した。
同様の測定を実施例１～４および比較例２～５で作製した半導体素子についても行い、以下の基準で評価した。結果を下記表１に示す。
＜評価基準＞
Ａ：配線抵抗が比較例１の結果と比較して１／６倍以下
Ｂ：配線抵抗が比較例１の結果と比較して１／６倍超１／５倍以下
Ｃ：配線抵抗が比較例１の結果と比較して１／５倍超
〔配線抵抗〕
比較例１で作製した半導体素子を２個準備し、これらを、国際公開第２０１５／１１１５４２号の実施例１と同様の方法で作製した異方導電性部材を介して、２５０℃、５０ＭＰａの条件で接合し、半導体デバイスを作製し、チップの配線抵抗を測定した。
同様の測定を実施例１～４および比較例２～５で作製した半導体素子についても行い、以下の基準で評価した。結果を下記表１に示す。
＜評価基準＞
Ａ：配線抵抗が比較例１の結果と比較して１／６倍以下
Ｂ：配線抵抗が比較例１の結果と比較して１／６倍超１／５倍以下
Ｃ：配線抵抗が比較例１の結果と比較して１／５倍超
【0039】
〔信頼性〕
配線抵抗の評価に用いた半導体デバイスの信頼性を、－４０℃および１２０℃を３０分ずつ交互に繰り返すヒートサイクル試験にて評価した。５００サイクルを繰り返した時点の導通性を以下の基準で評価した。結果を下記表１に示す。
＜評価基準＞
Ａ：導通不良が発生しない
Ｂ：導通不良が発生
配線抵抗の評価に用いた半導体デバイスの信頼性を、－４０℃および１２０℃を３０分ずつ交互に繰り返すヒートサイクル試験にて評価した。５００サイクルを繰り返した時点の導通性を以下の基準で評価した。結果を下記表１に示す。
＜評価基準＞
Ａ：導通不良が発生しない
Ｂ：導通不良が発生
【0040】
〔絶縁性〕
配線抵抗の評価に用いた半導体デバイスについて、半導体素子と異方導電性部材との接合部を切削し、その断面を走査型電子顕微鏡で観察し、以下の基準で評価した。結果を下記表１に示す。
＜評価基準＞
Ａ：回路間に短絡部が観察されなかった
Ｂ：回路間に短絡部が観察された
配線抵抗の評価に用いた半導体デバイスについて、半導体素子と異方導電性部材との接合部を切削し、その断面を走査型電子顕微鏡で観察し、以下の基準で評価した。結果を下記表１に示す。
＜評価基準＞
Ａ：回路間に短絡部が観察されなかった
Ｂ：回路間に短絡部が観察された
【0041】
【表1】
【0042】
銅配線層の厚さが１～３０μｍであり、複数の端子の表面の合計面積が半導体素子の一方の表面の面積の５％以上であり、複数の端子の高さが０μｍ超２０μｍ以下であると、比較例１と比べて配線抵抗が低くなり、また、信頼性および絶縁性についても良好となることが分かった（実施例１～８）。
【符号の説明】
【0043】
１ 基材
２ 溝
３ 銅配線層
３ａ 銅めっき層
４ 端子
４ａ 金属層
５、５ａ、５ｂ 絶縁層
６、８ バリアメタル層
７ 貫通孔
１０ 半導体素子
２０ 異方導電性部材
３０ 半導体デバイス
２ 溝
３ 銅配線層
３ａ 銅めっき層
４ 端子
４ａ 金属層
５、５ａ、５ｂ 絶縁層
６、８ バリアメタル層
７ 貫通孔
１０ 半導体素子
２０ 異方導電性部材
３０ 半導体デバイス
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図2I】
【図2J】
【図2K】
【図3】